CN112864152B - 存储器、存储器的衬底结构及其制备方法 - Google Patents

存储器、存储器的衬底结构及其制备方法 Download PDF

Info

Publication number
CN112864152B
CN112864152B CN201911175485.7A CN201911175485A CN112864152B CN 112864152 B CN112864152 B CN 112864152B CN 201911175485 A CN201911175485 A CN 201911175485A CN 112864152 B CN112864152 B CN 112864152B
Authority
CN
China
Prior art keywords
mask layer
sacrificial
substrate
layer
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911175485.7A
Other languages
English (en)
Other versions
CN112864152A (zh
Inventor
周震
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201911175485.7A priority Critical patent/CN112864152B/zh
Priority to PCT/CN2020/099985 priority patent/WO2021103535A1/zh
Priority to EP20891550.4A priority patent/EP3971974B1/en
Publication of CN112864152A publication Critical patent/CN112864152A/zh
Priority to US17/396,690 priority patent/US12014932B2/en
Application granted granted Critical
Publication of CN112864152B publication Critical patent/CN112864152B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开提供一种存储器、存储器的衬底结构及存储器的衬底结构的制备方法。该制备方法包括:提供衬底;在衬底上形成包括多个间隔分布的条状图形的第一掩膜层,各条状图形均沿着同一方向延伸;形成覆盖第一掩膜层的第一介质层;在第一介质层上形成多个间隔分布的牺牲部,各牺牲部均覆盖于条状图形;向牺牲部之间的间隙填充第二介质;去除各牺牲部,并保留间隙内的第二介质,以形成第二掩膜层,第二掩膜层对应于各牺牲部的区域均形成暴露条状图形的通孔图形;以第一掩膜层和第二掩膜层为掩膜,逐层刻蚀至衬底内,以形成多个阵列排布的有源区。本公开能够方便地形成多个呈阵列排布的有源区。

Description

存储器、存储器的衬底结构及其制备方法
技术领域
本公开涉及集成电路技术领域,尤其涉及一种存储器、存储器的衬底结构及存储器的衬底结构的制备方法。
背景技术
随着集成电路技术的快速发展,存储器引起了人们越来越多的关注。
存储器包括衬底结构以及位于衬底结构上的电容器结构。在制备存储器的衬底结构的过程中,需要先在衬底上形成多个条状图形,接着需要打断该条状图形,以形成掩膜层,并以此掩膜层为掩膜对衬底进行刻蚀,以形成有源区。然而,该条状图形常常难以打断,导致衬底上难以形成有源区。
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种存储器、存储器的衬底结构及存储器的衬底结构的制备方法,能够方便地形成多个呈阵列排布的有源区。
根据本公开的一个方面,提供一种存储器的衬底结构的制备方法,包括:
提供衬底;
在所述衬底的表面形成第一掩膜层,所述第一掩膜层内形成有多个间隔分布的条状图形,各所述条状图形均沿着同一方向延伸;
形成覆盖所述第一掩膜层的第一介质层;
对所述第一介质层进行图案化,以形成多个间隔分布的牺牲部,各所述牺牲部均覆盖于所述条状图形;
向所述牺牲部之间的间隙填充第二介质;
去除各所述牺牲部,并保留所述间隙内的所述第二介质,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形;
以所述第一掩膜层和所述第二掩膜层为掩膜,逐层刻蚀至所述衬底内,将所述条状图形和所述通孔图形传递至所述衬底内,以形成多个呈阵列排布的有源区。
在本公开的一种示例性实施例中,对所述第一介质层进行图案化,以形成多个间隔分布的牺牲部包括:
在所述第一介质层上形成多个第一通孔,多个所述第一通孔呈阵列分布;
在所述第一介质层上形成多个第二通孔,多个所述第二通孔呈阵列分布;所述第一通孔和所述第二通孔在第一方向和垂直于所述第一方向的第二方向上均交错排列,在所述第一方向和所述第二方向上,任一所述第一通孔与相邻的所述第二通孔在所述衬底上的正投影均接触或重叠;
在第三方向上,所述第一介质层位于任一所述第一通孔与相邻的所述第一通孔之间的部分构成所述牺牲部,所述第三方向相对所述第一方向的偏离角度为π/4。
在本公开的一种示例性实施例中,所述第一通孔和所述第二通孔的横截面的形状相同。
在本公开的一种示例性实施例中,所述第一通孔和所述第二通孔均为圆形孔。
在本公开的一种示例性实施例中,所述第一通孔和所述第二通孔的直径相同。
在本公开的一种示例性实施例中,去除各所述牺牲部,并保留所述间隙内的所述第二介质包括:
对所述牺牲部进行刻蚀,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形。
在本公开的一种示例性实施例中,所述第二介质的刻蚀速率小于所述牺牲部的刻蚀速率,对所述牺牲部进行刻蚀包括:
对所述牺牲部和所述第二介质进行刻蚀,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形。
在本公开的一种示例性实施例中,所述第二介质为氧化硅,所述牺牲部的材料为氮化硅。
在本公开的一种示例性实施例中,对所述牺牲部和所述第二介质进行刻蚀包括:
采用磷酸对所述牺牲部和所述第二介质进行刻蚀,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形。
在本公开的一种示例性实施例中,所述第二介质为氮化硅,所述牺牲部的材料为氧化硅。
在本公开的一种示例性实施例中,对所述牺牲部和所述第二介质进行刻蚀包括:
采用氢氟酸对所述牺牲部和所述第二介质进行刻蚀,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形。
在本公开的一种示例性实施例中,以所述第一掩膜层和所述第二掩膜层为掩膜,逐层刻蚀至所述衬底内包括:
以所述第二掩膜层为掩膜对所述第一掩膜层进行刻蚀,将所述通孔图形传递至所述第一掩膜层,以打断所述条状图形;
以所述条状图形被打断的所述第一掩膜层为掩膜对所述衬底进行刻蚀,将所述条状图形和所述通孔图形传递至所述衬底内,以形成多个呈阵列排布的有源区。
在本公开的一种示例性实施例中,任意相邻的两个所述牺牲部之间的距离大于任一所述牺牲部在平行于所述衬底的方向上的最大尺寸。
在本公开的一种示例性实施例中,向所述牺牲部之间的间隙填充第二介质包括:
形成覆盖所述牺牲部以及所述牺牲部之间的间隙的第二介质层;
去除所述第二介质层位于所述间隙以外的部分。
在本公开的一种示例性实施例中,去除所述第二介质层位于所述间隙以外的部分包括:
通过化学机械研磨工艺去除所述第二介质层位于所述间隙以外的部分。
根据本公开的一个方面,提供一种存储器的衬底结构,由上述任意一项所述的存储器的衬底结构的制备方法制备而成。
根据本公开的一个方面,提供一种存储器,包括上述任意一项所述的存储器的衬底结构。
本公开的存储器、存储器的衬底结构及存储器的衬底结构的制备方法,通过去除各牺牲部,并保留填充于牺牲部之间的间隙位置的第二介质,以形成第二掩膜层。由于各牺牲部均覆盖于条状图形,从而使形成的第二掩膜层对应于各牺牲部的区域均形成暴露条状图形的通孔,以第一掩膜层和第二掩膜层为掩膜,可以方便地将条状图形和通孔图形传递至衬底内,从而可以方便地形成多个呈阵列排布的有源区。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。
附图说明
通过参照附图来详细描述其示例性实施例,本公开的上述和其它特征及优点将变得更加明显。显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本公开实施方式的存储器的衬底结构的制备方法的流程图;
图2为本公开实施方式的存储器的衬底结构的制备方法中步骤S110完成后的示意图;
图3为本公开实施方式的存储器的衬底结构的制备方法中步骤S130的流程图;
图4为本公开实施方式的存储器的衬底结构的制备方法中步骤S1301完成后的示意图;
图5为本公开实施方式的存储器的衬底结构的制备方法中步骤S1302完成后的示意图;
图6为本公开实施方式的存储器的衬底结构的制备方法中第一通孔、第二通孔以及牺牲部的示意图;
图7为本公开实施方式的存储器的衬底结构的制备方法中步骤S140完成后的示意图;
图8为本公开实施方式的存储器的衬底结构的制备方法中步骤S150完成后的示意图;
图9为本公开实施方式的存储器的衬底结构的制备方法中步骤S160完成后的示意图。
图中:1、衬底;101、条状图形;102、有源区;2、第一介质层;201、第一通孔;202、第二通孔;203、牺牲部;3、第二介质。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的范例;相反,提供这些实施例使得本公开将全面和完整,并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中,提供许多具体细节从而给出对本公开的实施方式的充分理解。然而,本领域技术人员将意识到,可以实践本公开的技术方案而没有所述特定细节中的一个或更多,或者可以采用其它的方法、材料、装置等。在其它情况下,不详细示出或描述公知技术方案以避免模糊本公开的各方面。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
此外,附图仅为本公开的示意性图解,并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分,因而将省略对它们的重复描述。用语“一”和“该”用以表示存在一个或多个要素/组成部分/等;用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
本公开实施方式提供一种存储器的衬底结构的制备方法。如图1所示,存储器的衬底结构的制备方法可以包括步骤S100至步骤S160,其中:
步骤S100、提供衬底。
步骤S110、在衬底的表面形成第一掩膜层,第一掩膜层内形成有多个间隔分布的条状图形,各条状图形均沿着同一方向延伸。
步骤S120、形成覆盖第一掩膜层的第一介质层。
步骤S130、对第一介质层进行图案化,以形成多个间隔分布的牺牲部,各牺牲部均覆盖于条状图形。
步骤S140、向牺牲部之间的间隙填充第二介质。
步骤S150、去除各牺牲部,并保留间隙内的第二介质,以形成第二掩膜层,第二掩膜层对应于各牺牲部的区域均形成暴露条状图形的通孔图形。
步骤S160、以第一掩膜层和第二掩膜层为掩膜,逐层刻蚀至衬底内,将条状图形和通孔图形传递至衬底内,以形成多个呈阵列排布的有源区。
本公开的存储器的衬底结构的制备方法,通过去除各牺牲部,并保留填充于牺牲部之间的间隙位置的第二介质,以形成第二掩膜层。由于各牺牲部均覆盖于条状图形,从而使形成的第二掩膜层对应于各牺牲部的区域均形成暴露条状图形的通孔,以第一掩膜层和第二掩膜层为掩膜,可以方便地将条状图形和通孔图形传递至衬底内,以形成多个呈阵列排布的有源区。
下面对本公开实施方式的各步骤进行详细说明:
在步骤S100中,提供衬底。
该衬底可以为单晶硅衬底、单晶锗衬底或绝缘体上硅(SOI)衬底,但本公开实施方式对此不做特殊限定。
在步骤S110中,在衬底的表面形成第一掩膜层,第一掩膜层内形成有多个间隔分布的条状图形,各条状图形均沿着同一方向延伸。
如图2所示,该第一掩膜层的材料可以为氧化硅,但不限于此。任意相邻的两个条状图形101之间的距离可以相同,但不限于此,还可以不同。该条状图形101均为凸起结构。举例而言,在衬底1的表面形成第一掩膜层可以包括:在衬底1的表面形成第一材料层;对第一材料层进行图形化,以形成第一掩膜层。其中,该第一材料层可以通过化学气相沉积制备而成,当然,也可以通过原子层沉积制备而成,但不以此为限,还可以通过其它方式制备而成。该图形化工艺可以为自对准双图形化(SADP)技术,当然,也可以为自对准四次图形化(SAQP)技术,但本公开实施方式对此不做特殊限定。
在步骤S120中,形成覆盖第一掩膜层的第一介质层。
该第一介质层可以通过化学气相沉积制备而成,当然,也可以通过原子层沉积制备而成,但不以此为限,还可以通过其它方式制备而成。该第一介质层的材料可以为氮化硅,当然,也可以为氮氧化硅(SiON)、硅碳氮(SiCN)等,但不限于此,还可以为氧化硅。本公开实施方式对第一介质层的厚度不做具体限定。
在步骤S130中,对第一介质层进行图案化,以形成多个间隔分布的牺牲部,各牺牲部均覆盖于条状图形。
本公开可以利用光刻-蚀刻-光刻-蚀刻工艺对第一介质层进行图案化。具体地,如图3所示,对第一介质层进行图案化以形成多个间隔分布的牺牲部可以包括步骤S1301和步骤S1302,其中:
步骤S1301、在第一介质层上形成多个第一通孔,多个第一通孔呈阵列分布。
本公开可以通过光刻工艺在第一介质上形成多个第一通孔。具体地,该光刻工艺包括:在第一介质层上形成光刻胶层;对光刻胶层进行曝光并显影,以形成多个通道;以形成有多个通道的光刻胶层为掩膜,对第一介质层进行刻蚀,以在第一介质层上对应于通道的区域形成第一通孔。如图4所示,第一通孔201可以为圆形孔,当然,也可以为椭圆形孔,但不限于此,还可以方形孔等。
步骤S1302、在第一介质层上形成多个第二通孔,多个第二通孔呈阵列分布。
如图5所示,第二通孔202可以为圆形孔,当然,也可以为椭圆形孔,但不限于此,还可以方形孔等。优选地,该第二通孔202和第一通孔201的横截面的形状可以相同,例如,且第二通孔202和第一通孔201均为圆形孔。其中,该第一通孔201和第二通孔202的尺寸可以相等,当然,也可以不同,本公开对此不做特殊限定。
如图5和图6所示,该第一通孔201和第二通孔202在第一方向上交错排列,也就是在第一方向上,任一第一通孔201均与一第二通孔202相邻。该第一方向为X方向。该第一方向平行于衬底1。进一步地,在第一方向上,任一第一通孔201与相邻的第二通孔202在衬底1上的正投影均接触或重叠。以第一通孔201和第二通孔202均呈圆形孔为例,在第一方向上,任一第一通孔201与相邻的第二通孔202在衬底1上的正投影均接触或重叠,即任一第一通孔201的轴线与相邻的第二通孔202的轴线之间的距离小于或等于第一通孔201的半径与第二通孔202的半径的和。此外,该第一方向与条状图形101的延伸方向不同。
如图5和图6所示,该第一通孔201和第二通孔202在第二方向上交错排列,也就是在第二方向上,任一第一通孔201均与一第二通孔202相邻。该第二方向为Y方向。该第二方向平行于衬底1,且与第一方向垂直。进一步地,在第二方向上,任一第一通孔201与相邻的第二通孔202在衬底1上的正投影均接触或重叠。以第一通孔201和第二通孔202均呈圆形孔为例,在第二方向上,任一第一通孔201与相邻的第二通孔202在衬底1上的正投影均接触或重叠,即任一第一通孔201的轴线与相邻的第二通孔202的轴线之间的距离小于或等于第一通孔201的半径与第二通孔202的半径的和。此外,该第二方向与条状图形101的延伸方向不同。
如图5和图6所示,在第三方向上,该第一介质层2位于任一第一通孔201与相邻的第一通孔201之间的部分构成上述的牺牲部203。该第三方向为M方向。该第三方向平行于衬底1,且第三方向相对第一方向的偏离角度为π/4,也就是第三方向与第一方向之间的夹角为π/4。此外,以第一通孔201和第二通孔202均为圆形孔为例,该第一通孔201和第二通孔202的直径均大于牺牲部203在平行于衬底1的方向上的最大尺寸。此外,该第三方向与条状图形101的延伸方向不同。
在步骤S140中,向牺牲部之间的间隙填充第二介质。
如图6和图7所示,该第二介质3的刻蚀速率可以小于牺牲部203的刻蚀速率。该第二介质3的材料可以为氧化硅,当然,该第二介质3的材料还可以为BPSG(硼磷硅玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)等,但不限于此,还可以为氮化硅。举例而言,向牺牲部203之间的间隙填充第二介质3可以包括:形成覆盖牺牲部203以及牺牲部203之间的间隙的第二介质层;去除第二介质层位于间隙以外的部分。该第二介质层可以通过化学气相沉积制备而成,当然,也可以通过原子层沉积制备而成,但不以此为限,还可以通过其它方式制备而成。其中,本公开可以通过研磨去除第二介质层位于间隙以外的部分。其中,该研磨可以为化学机械研磨。以第一介质层2位于任一第一通孔201与相邻的第一通孔201之间的部分构成牺牲部203为例,该第二介质3可以填充该各第一通孔201和各第二通孔202内。
在步骤S150中,去除各牺牲部,并保留间隙内的第二介质,以形成第二掩膜层,第二掩膜层对应于各牺牲部的区域均形成暴露条状图形的通孔图形。
如图8所示,本公开可以通过对牺牲部203进行刻蚀,以形成上述的第二掩膜层。进一步地,本公开可以通过对牺牲部203和第二介质3进行刻蚀,以形成上述的第二掩膜层。该刻蚀可以采用干刻工艺,当然,也可以采用湿刻工艺。在一实施方式中,该第二介质3为氧化硅,该牺牲部203的材料为氮化硅,本公开可以采用磷酸对牺牲部203和第二介质3进行刻蚀,以形成第二掩膜层,第二掩膜层对应于各牺牲部203的区域均形成暴露条状图形101的通孔图形。在另一实施方式中,该第二介质3为氮化硅,该牺牲部203的材料为氧化硅,本公开可以采用氢氟酸对牺牲部203和第二介质3进行刻蚀,以形成第二掩膜层,第二掩膜层对应于各牺牲部203的区域均形成暴露条状图形101的通孔图形。此外,该通孔图形在垂直于条状图形101的延伸方向的方向上的尺寸大于条状图形101的宽度,即通孔图形在衬底1上的投影覆盖条状图形101在衬底1上的投影。
在步骤S160中,以第一掩膜层和第二掩膜层为掩膜,逐层刻蚀至衬底内,将条状图形和通孔图形传递至衬底内,以形成多个阵列排布的有源区。
举例而言,以第一掩膜层和第二掩膜层为掩膜,逐层刻蚀至衬底内可以包括:以第二掩膜层为掩膜对第一掩膜层进行刻蚀,将通孔图形传递至第一掩膜层,以打断条状图形;以条状图形被打断的第一掩膜层为掩膜对衬底进行刻蚀,将条状图形和通孔图形传递至衬底内,以形成多个阵列排布的有源区。其中,该刻蚀可以采用干刻工艺进行,但不限于此,还可以采用蚀刻工艺进行。此外,如图9所示,多个有源区102间隔分布。
本公开实施方式还提供一种存储器的衬底结构。该存储器的衬底结构可以由上述任一实施方式所述的存储器的衬底结构的制备方法制备而成,因此,其具有相同的有益效果,在此不再赘述。
本公开实施方式还提供一种存储器。该存储器包括上述实施方式所述的存储器的衬底结构。当然,该存储器还可以包括电容器结构等,但本公开对此不做特殊限定。由于本公开实施方式的存储器所包括的衬底结构同上述存储器的衬底结构的实施方式中的衬底结构相同,因此,其具有相同的有益效果,在此不再赘述。
此外,尽管在附图中以特定顺序描述了本公开中方法的各个步骤,但是,这并非要求或者暗示必须按照该特定顺序来执行这些步骤,或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的,可以省略某些步骤,将多个步骤合并为一个步骤执行,以及/或者将一个步骤分解为多个步骤执行等。
本领域技术人员在考虑说明书及实践后,将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本公开的真正范围和精神由所附的权利要求指出。

Claims (17)

1.一种存储器的衬底结构的制备方法,其特征在于,包括:
提供衬底;
在所述衬底的表面形成第一掩膜层,所述第一掩膜层内形成有多个间隔分布的条状图形,各所述条状图形均沿着同一方向延伸;
形成覆盖所述第一掩膜层的第一介质层;
对所述第一介质层进行图案化,以形成多个间隔分布的牺牲部,各所述牺牲部均覆盖于所述条状图形;
向所述牺牲部之间的间隙填充第二介质;
去除各所述牺牲部,并保留所述间隙内的所述第二介质,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形;
以所述第一掩膜层和所述第二掩膜层为掩膜,逐层刻蚀至所述衬底内,将所述条状图形和所述通孔图形传递至所述衬底内,以形成多个呈阵列排布的有源区。
2.根据权利要求1所述的存储器的衬底结构的制备方法,其特征在于,对所述第一介质层进行图案化,以形成多个间隔分布的牺牲部包括:
在所述第一介质层上形成多个第一通孔,多个所述第一通孔呈阵列分布;
在所述第一介质层上形成多个第二通孔,多个所述第二通孔呈阵列分布;所述第一通孔和所述第二通孔在第一方向和垂直于所述第一方向的第二方向上均交错排列,在所述第一方向和所述第二方向上,任一所述第一通孔与相邻的所述第二通孔在所述衬底上的正投影均接触或重叠;
在第三方向上,所述第一介质层位于任一所述第一通孔与相邻的所述第一通孔之间的部分构成所述牺牲部,所述第三方向相对所述第一方向的偏离角度为π/4。
3.根据权利要求2所述的存储器的衬底结构的制备方法,其特征在于,所述第一通孔和所述第二通孔的横截面的形状相同。
4.根据权利要求3所述的存储器的衬底结构的制备方法,其特征在于,所述第一通孔和所述第二通孔均为圆形孔。
5.根据权利要求4所述的存储器的衬底结构的制备方法,其特征在于,所述第一通孔和所述第二通孔的直径相同。
6.根据权利要求1所述的存储器的衬底结构的制备方法,其特征在于,去除各所述牺牲部,并保留所述间隙内的所述第二介质包括:
对所述牺牲部进行刻蚀,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形。
7.根据权利要求6所述的存储器的衬底结构的制备方法,其特征在于,所述第二介质的刻蚀速率小于所述牺牲部的刻蚀速率,对所述牺牲部进行刻蚀包括:
对所述牺牲部和所述第二介质进行刻蚀,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形。
8.根据权利要求7所述的存储器的衬底结构的制备方法,其特征在于,所述第二介质为氧化硅,所述牺牲部的材料为氮化硅。
9.根据权利要求8所述的存储器的衬底结构的制备方法,其特征在于,对所述牺牲部和所述第二介质进行刻蚀包括:
采用磷酸对所述牺牲部和所述第二介质进行刻蚀,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形。
10.根据权利要求7所述的存储器的衬底结构的制备方法,其特征在于,所述第二介质为氮化硅,所述牺牲部的材料为氧化硅。
11.根据权利要求10所述的存储器的衬底结构的制备方法,其特征在于,对所述牺牲部和所述第二介质进行刻蚀包括:
采用氢氟酸对所述牺牲部和所述第二介质进行刻蚀,以形成第二掩膜层,所述第二掩膜层对应于各所述牺牲部的区域均形成暴露所述条状图形的通孔图形。
12.根据权利要求1所述的存储器的衬底结构的制备方法,其特征在于,以所述第一掩膜层和所述第二掩膜层为掩膜,逐层刻蚀至所述衬底内包括:
以所述第二掩膜层为掩膜对所述第一掩膜层进行刻蚀,将所述通孔图形传递至所述第一掩膜层,以打断所述条状图形;
以所述条状图形被打断的所述第一掩膜层为掩膜对所述衬底进行刻蚀,将所述条状图形和所述通孔图形传递至所述衬底内,以形成多个呈阵列排布的有源区。
13.根据权利要求1所述的存储器的衬底结构的制备方法,其特征在于,任意相邻的两个所述牺牲部之间的距离大于任一所述牺牲部在平行于所述衬底的方向上的最大尺寸。
14.根据权利要求1所述的存储器的衬底结构的制备方法,其特征在于,向所述牺牲部之间的间隙填充第二介质包括:
形成覆盖所述牺牲部以及所述牺牲部之间的间隙的第二介质层;
去除所述第二介质层位于所述间隙以外的部分。
15.根据权利要求14所述的存储器的衬底结构的制备方法,其特征在于,去除所述第二介质层位于所述间隙以外的部分包括:
通过化学机械研磨工艺去除所述第二介质层位于所述间隙以外的部分。
16.一种存储器的衬底结构,其特征在于,由权利要求1-15任一项所述的存储器的衬底结构的制备方法制备而成。
17.一种存储器,其特征在于,包括权利要求16所述的存储器的衬底结构。
CN201911175485.7A 2019-11-26 2019-11-26 存储器、存储器的衬底结构及其制备方法 Active CN112864152B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201911175485.7A CN112864152B (zh) 2019-11-26 2019-11-26 存储器、存储器的衬底结构及其制备方法
PCT/CN2020/099985 WO2021103535A1 (zh) 2019-11-26 2020-07-02 存储器、存储器的衬底结构及其制备方法
EP20891550.4A EP3971974B1 (en) 2019-11-26 2020-07-02 Memory, memory substrate structure, and preparation method for memory substrate structure
US17/396,690 US12014932B2 (en) 2019-11-26 2021-08-07 Memory, substrate structure of the memory, and method for preparing the substrate structure of the memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911175485.7A CN112864152B (zh) 2019-11-26 2019-11-26 存储器、存储器的衬底结构及其制备方法

Publications (2)

Publication Number Publication Date
CN112864152A CN112864152A (zh) 2021-05-28
CN112864152B true CN112864152B (zh) 2022-06-24

Family

ID=75985838

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911175485.7A Active CN112864152B (zh) 2019-11-26 2019-11-26 存储器、存储器的衬底结构及其制备方法

Country Status (4)

Country Link
US (1) US12014932B2 (zh)
EP (1) EP3971974B1 (zh)
CN (1) CN112864152B (zh)
WO (1) WO2021103535A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110112723A (ko) * 2010-04-07 2011-10-13 주식회사 하이닉스반도체 사선 구조의 액티브 형성을 위한 컷팅 마스크
CN105244321A (zh) * 2014-06-17 2016-01-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120075037A (ko) * 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9773838B2 (en) * 2014-09-04 2017-09-26 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
KR20160085043A (ko) * 2015-01-07 2016-07-15 에스케이하이닉스 주식회사 패턴 형성 방법
KR102265271B1 (ko) * 2015-01-14 2021-06-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102280471B1 (ko) * 2015-07-20 2021-07-22 삼성전자주식회사 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
KR102367493B1 (ko) * 2017-03-06 2022-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109148376B (zh) * 2017-06-28 2020-07-31 长鑫存储技术有限公司 存储器及其形成方法、半导体器件
US10290681B2 (en) * 2017-09-21 2019-05-14 Sandisk Technologies Llc Array of hole-type surround gate vertical field effect transistors and method of making thereof
CN107706206A (zh) * 2017-11-02 2018-02-16 睿力集成电路有限公司 电容器阵列及其形成方法、半导体器件
CN110021518B (zh) * 2018-01-09 2020-12-22 联华电子股份有限公司 自对准双重图案方法
US11342333B2 (en) * 2019-09-26 2022-05-24 Nanya Technology Corporation Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110112723A (ko) * 2010-04-07 2011-10-13 주식회사 하이닉스반도체 사선 구조의 액티브 형성을 위한 컷팅 마스크
CN105244321A (zh) * 2014-06-17 2016-01-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Also Published As

Publication number Publication date
CN112864152A (zh) 2021-05-28
US20210366725A1 (en) 2021-11-25
WO2021103535A1 (zh) 2021-06-03
EP3971974A1 (en) 2022-03-23
EP3971974B1 (en) 2023-10-25
EP3971974A4 (en) 2022-09-28
US12014932B2 (en) 2024-06-18

Similar Documents

Publication Publication Date Title
TWI426344B (zh) 形成硬遮罩之方法以及利用其形成半導體裝置細微圖案之方法
TWI479607B (zh) 積體電路裝置及其製造方法
KR101460697B1 (ko) 반도체 집적 회로 장치의 제조 방법
KR20130063072A (ko) 패턴 구조물 형성 방법 및 이를 이용한 커패시터 형성 방법
KR20160125830A (ko) 반도체 소자의 제조 방법
CN112864152B (zh) 存储器、存储器的衬底结构及其制备方法
TW540096B (en) Fabrication of optical waveguides for reduction of minimum waveguide spacing
CN107481923B (zh) 掩膜层结构、半导体器件及其制造方法
JP2006135067A (ja) 半導体装置およびその製造方法
JP2000031262A (ja) 半導体装置及びシャロ―・トレンチ・アイソレ―ションの形成方法
US8420453B2 (en) Method of forming active region structure
JP6130079B2 (ja) 半導体活性区域及び隔離領域を形成するダブルパターン形成方法
US20100055865A1 (en) Method of fabricating semiconductor device
KR100695434B1 (ko) 반도체 소자의 미세 패턴 형성방법
CN106082109B (zh) 具有圆边制动器的mems结构及其制造方法
US10950443B2 (en) Method for forming patterns
TWI495089B (zh) 半導體記憶體陣列結構
TWI850693B (zh) 連接墊的形成方法及半導體結構
CN111863705B (zh) 半导体器件的隔离的形成方法
US6852606B1 (en) Method for forming isolation layer of semiconductor device and semiconductor device
KR100536805B1 (ko) 반도체 소자 및 그 제조방법
KR100549011B1 (ko) 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
CN116666366A (zh) 半导体结构及其制造方法
JP5442517B2 (ja) パターン形成方法
KR20110076548A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant