KR101460697B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 반도체 기판을 제공하고, 반도체 기판 상에 피식각층 및 하드마스크층을 순차적으로 형성하고, 하드마스크층 상에, 제1 피치(pitch)로 이격되고 제1 방향으로 연장된 다수의 제1 라인 패턴을 포함하는 제1 식각 마스크를 형성하고, 제1 식각 마스크를 이용하여 하드마스크층을 식각하여, 제1 하드마스크 패턴을 형성하고, 제1 하드마스크 패턴 상에, 제2 피치로 이격되고 제1 방향과 다른 제2 방향으로 연장된 다수의 제2 라인 패턴을 포함하는 제2 식각 마스크를 형성하고, 제2 식각 마스크를 이용하여 제1 하드마스크 패턴을 식각하여, 제2 하드마스크 패턴을 형성하고, 제2 하드마스크 패턴의 측벽에 스페이서를 형성하고, 스페이서가 형성된 제2 하드마스크 패턴을 이용하여 피식각층을 패터닝하는 것을 포함한다.
반도체 집적 회로 장치, 라인 패턴, T2T, LER

Description

반도체 집적 회로 장치의 제조 방법 {Fabricating method of semiconductor integrated circuit devices}
본 발명은 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
최근 반도체 집적 회로 장치의 고집적화에 따라 디자인 룰이 점차 축소되고 있어 이로 인해 반도체 집적 회로 장치의 미세 패턴 구현이 점차 어려워지고 있다. 이에 반도체 집적 회로 장치의 제조 공정에 있어서도, 디자인 율의 감소로 게이트 사이의 공간 마진을 조절하기가 점차 어려워지고 있는 실정이다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 집적 회로 장치를 제조하기 위한 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판을 제공하고, 상기 반도체 기판 상에 피식각층 및 하드마스크층을 순차적으로 형성하고, 상기 하드마스크층 상에, 제1 피치(pitch)로 이격되고 제1 방향으로 연장된 다수의 제1 라인 패턴을 포함하는 제1 식각 마스크를 형성하고, 상기 제1 식각 마스크를 이용하여 상기 하드마스크층을 식각하여, 제1 하드마스크 패턴을 형성하고, 상기 제1 하드마스크 패턴 상에, 제2 피치로 이격되고 제1 방향과 다른 제2 방향으로 연장된 다수의 제2 라인 패턴을 포함하는 제2 식각 마스크를 형성하고, 상기 제2 식각 마스크를 이용하여 상기 제1 하드마스크 패턴을 식각하여, 제2 하드마스크 패턴을 형성하고, 상기 제2 하드마스크 패턴의 측벽에 스페이서를 형성하고, 상기 스페이서가 형성된 제2 하드마스크 패턴을 이용하여 상기 피식각층을 패터닝하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판을 제공하고, 상기 반도체 기판 상에 피식각층 및 하드마스크층을 순차적으로 형성하고, 상기 하드마스크층 상에, 제1 피치(pitch)로 이격되고 제1 방향으로 연장된 다수의 제1 라인 패턴을 포함하는 제1 식각 마스크를 형성하고, 상기 제1 식각 마스크를 이용하여 상기 하드마스크층을 식각하여, 제1 하드마스크 패턴을 형성하고, 상기 제1 하드마스크 패턴의 측벽에 스페이서를 형성하고, 상기 제1 하드마스크 패턴 상에, 제2 피치로 이격되고 제1 방향과 다른 제2 방향으로 연장된 다수의 제2 라인 패턴을 포함하는 제2 식각 마스크를 형성하고, 상기 제2 식각 마스크를 이용하여 상기 제1 하드마스크 패턴을 식각하여, 제2 하드 마스크 패턴을 형성하고, 상기 제2 하드마스크 패턴을 이용하여 상기 피식각층을 패터닝하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하 게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도 1 내지 도 10를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도이다. 도 2a는 본 발명의 실시예들의 제1 식각 마스크의 형성 과정을 설명하기 위한 개념도이다. 도 2b 내지 도 3은 도 2a의 Ⅰ-Ⅰ′선 및 Ⅱ-Ⅱ′선을 따라 반도체 집적 회로 장치를 절단한 단면도이다. 도 4a는 본 발명의 실시예들의 제2 식각 마스크의 형성 과정을 설명하기 위한 개념도이다. 도 4b 내지 도 6은 도 4a의 I-I'선, II-II'′선, 및 III-III'선을 따라 반도체 집적 회로 장치를 절단한 단면도이다. 도 7a는 본 발명의 실시예들의 스페이서를 포함한 제2 하드마스크 패턴의 형성 과정을 설명하기 위 한 개념도이다. 도 7b 내지 도 8은 도 4a의 I-I'선, II-II'′선, 및 III-III'선을 따라 반도체 집적 회로 장치를 절단한 단면도이다. 도 9는 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 제조 방법에 의해 제조된 게이트 패턴을 예시적으로 나타낸 사시도이다.
먼저, 도 1을 참조하여, 반도체 기판(100)을 제공하고, 반도체 기판(100)상에 피식각층(110) 및 하드마스크층(120)을 순차적으로 형성한다.
반도체 기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP을 포함하는 그룹에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있다. 다만, 이는 예시적인 것에 불과하고 사용 목적에 따라 다른 물질이 사용될 수도 있다.
피식각층(110)은 반도체 기판(100) 상에 형성할 수 있으며, 예를 들어, 폴리실리콘층일 수 있다. 피식각층(110)은 증착 공정, 예를 들어 화학적 기상 증착 공정을 통해 형성할 수 있다.
하드마스크층(120)은 피식각층(110) 상에 형성할 수 있다. 하드마스크층(120)은 예를 들어, TEOS층 및 스핀 온 마스크층을 포함할 수도 있다. TEOS층 및 스핀 온 마스크층은 본 발명이 속하는 기술분야에서 널리 알려진 것이므로 그 설명은 생략한다.
도 2a 및 도 2b를 참조하여, 반도체 기판(100a, 100b) 상에 제1 피치(pitch, P1)로 이격되고 제1 방향으로 연장된 다수의 제1 라인 패턴(210)을 포함하는 제1 식각 마스크(220a, 220b)를 형성한다. 더욱 구체적으로, 피식각층(110a, 110b) 및 하드마스크층(120a, 120b)이 형성된 반도체 기판(100a, 100b) 상에 식각 마스크 물질을 도포하고, 사진 식각 공정을 진행하여 제1 식각 마스크(220a, 220b)를 형성할 수 있다. 식각 마스크 물질은, 예를 들어 포토레지스트일 수 있다.
도 2a에 도시된 바와 같이, 사진 식각 공정을 진행할 때, 제1 노광 마스크를 이용하여 식각 마스크 물질을 선택적으로 제거할 수 있다. 제1 노광 마스크는, 하드마스크층(120a, 120b) 상에 형성될 제1 식각 마스크(220a, 220b)의 다수의 제1 라인 패턴(210)에 대응하는 다수의 제1 노광 패턴을 포함할 수 있다. 다수의 제1 노광 패턴은 각 제1 라인 패턴(210)의 제1 피치(P1)와, 제1 너비(W1)에 대응하는 노광 피치와, 노광 너비를 가질 수 있다.
제1 노광 마스크는 다수의 제1 라인 패턴(210)을 형성하는 영역(201)에 대응하는 제1 영역(201)과, 그 밖의 영역(202)에 대응하는 제2 영역(202)을 포함하고, 제1 영역 및 제2 영역에 의해 다수의 제1 노광 패턴이 정의될 수 있다. 예를 들어, 빛에 노출된 영역이 현상 과정에서 제거되는 양성 포토레지스트를 식각 마스크 물질로 사용할 경우, 제1 영역은 빛을 차단 시키는 차단 영역이고, 제2 영역은 빛을 투과시키는 투과 영역일 수 있다. 반대로, 빛에 노출되지 않은 영역이 현상 과정에서 제거되는 음성 포토레지스트를 사용할 경우, 제1 영역은 투과 영역이고, 제2 영역은 차단 영역일 수 있다.
제1 노광 마스크를 이용하여 사진 식각 공정을 진행하여, 도 2b의 좌측 도면에 도시된 바와 같이, 다수의 제1 라인 패턴(210)을 포함하는 제1 식각 마스크(220a)를 형성할 수 있다. 다수의 제1 라인 패턴(210)은 제1 피치(P1)로 이격되 고, 제1 너비(W1)를 가지며, 제1 방향으로 연장될 수 있다. 이 때, 제1 노광 마스크의 다수의 제1 노광 패턴의 노광 피치 및 노광 너비를 조절함으로써, 제1 식각 마스크(220a)의 제1 피치(P1) 및 제1 너비(W1)를 조절할 수 있다.
도 2b의 우측 도면을 살펴보면, 반도체 기판(100b) 상에 피식각층(110b), 하드마스크층(120b), 및 제1 식각 마스크(220b)가 차례로 적층될 수 있다. 도 2a에 도시된 바와 같이, 다수의 제1 라인 패턴(210)을 제1 방향으로 연장되도록 형성하기 때문에 제1 방향과 동일한 방향으로 절단한 단면도에서는 제1 식각 마스크(220b)가 여전히 잔존할 수 있다.
도 3을 참조하여, 제1 식각 마스크(도 2의 220a, 220b 참조)를 이용하여 하드마스크층(120a, 120b)을 식각하여 제1 하드마스크 패턴(121a, 121b)을 형성한다. 더욱 구체적으로, 제1 하드마스크 패턴(121a, 121b)은 제1 식각 마스크(220a, 220b)를 식각 마스크로 하여 식각 공정을 진행할 수 있다. 예를 들어, 식각 공정은 이방성 식각일 수 있다.
도 3의 좌측 도면에 도시된 바와 같이, 제1 식각 마스크(220a)를 이용하여 하드마스크층(120a)을 제거하므로, 제1 하드마스크 패턴(121a)은 제1 식각 마스크(220a)의 다수의 제1 라인 패턴(210)의 제1 피치(P1) 및 제1 너비(W1)에 대응될 수 있다.
다만, 도면에 도시하지 않았으나, 노광 마스크와 식각 공정을 진행함으로써, 라인 에지의 불균일함, 즉, 라인 에지 러프네스(Line Edge Roughness, 이하 "LER"이라 칭함)가 형성될 수 있다. 특히, 패턴의 피치 및 너비가 감소함에 따라 LER의 정도가 더욱 증가할 수 있다. 예를 들어, 다수의 제1 라인 패턴(210)의 피치 및 너비의 크기가 감소함에 따라, 제1 하드마스크 패턴(121a, 121b)의 라인 에지가 불균일하게 형성될 수 있다.
제1 하드마스크 패턴(121a, 121b)의 LER을 감소시키기 위해, 제1 하드마스크 패턴(121a, 121b)의 측벽에 라인 스페이서를 형성할 수 있다. 더욱 구체적으로, 제1 하드마스크 패턴(121a, 121b)을 포함하는 반도체 기판(100a, 100b) 상에 라인 스페이서층을 형성하고, 라인 스페이서층을 이방성 식각하여 제1 하드마스크 패턴(121a, 121b)의 양 측벽에 라인 스페이서를 형성할 수 있다. 이에 대한 더욱 상세한 설명은 도 10 내지 도 11b에서 후술하기로 한다.
도 3의 우측 도면에 도시된 바와 같이, 제1 식각 마스크(220b)를 유지하고 있는 영역의 하드마스크층(120b)은 제1 식각 마스크(220b)에 의해 보호되어 식각되지 않고 잔존할 수 있다.
도 4a 및 도 4b를 참조하여, 제1 하드마스크 패턴(도 3의 121a, 121b 참조) 상에, 제2 피치(P2)로 이격되고 제1 방향과 다른 제2 방향으로 연장된 다수의 제2 라인 패턴(310)을 포함하는 제2 식각 마스크(320a, 320b, 320c)를 형성한다. 더욱 구체적으로, 제1 하드마스크 패턴(121a, 121b, 121c)이 형성된 반도체 기판(100a, 100b, 100c) 상에 식각 마스크 물질, 예를 들어 포토레지스트를 도포하고, 사진 식각 공정을 진행하여 제2 식각 마스크(320a, 320b, 320c)를 형성할 수 있다.
도 4a에 도시된 바와 같이, 제1 식각 마스크(도 2b의 220a, 220b 참조)를 형성할 때와 마찬가지로 제2 식각 마스크(320a, 320b, 320c)를 형성할 때에도, 제2 노광 마스크를 이용하여 사진 식각 공정을 진행하여 식각 마스크 물질을 선택적으로 제거할 수 있다. 제2 노광 마스크 역시 제2 식각 마스크(320a, 320b, 320c)의 다수의 제2 라인 패턴(310)의 제2 피치(P2)에 대응하는 노광 피치와, 제1 길이(L1)에 대응하는 노광 길이를 가지는 제2 노광 패턴을 포함할 수 있다.
제2 노광 마스크는 다수의 제2 라인 패턴(310)을 형성하는 영역(301)에 대응하는 제1 영역과, 그 밖의 영역(302)에 대응하는 제2 영역을 포함하고, 예를 들어 양성 포토레지스트를 식각 마스크 물질로 사용할 경우, 제1 영역이 차단 영역이고, 제2 영역이 투과 영역일 수 있다.
제2 노광 마스크를 이용하여 사진 식각 공정을 진행하여, 도 4b에 도시된 바와 같이, 다수의 제2 라인 패턴(310)을 포함하는 제2 식각 마스크(320a, 320b, 320c)를 형성할 수 있다. 다수의 제2 라인 패턴(310)은 제2 피치(P2)로 이격되고, 제1 길이(L1)를 가지며, 제2 방향으로 연장될 수 있다. 여기서, 제2 방향은 제1 방향과 서로 다른 방향이고, 예를 들어 도면에 도시된 바와 같이 제1 방향에 수직한 방향을 의미할 수 있다. 또한, 제2 식각 마스크(320a, 320b, 320c)의 제2 피치(P2) 및 제1 길이(L1)는, 제2 노광 마스크의 다수의 제2 노광 패턴의 노광 피치 및 노광 길이를 조절함으로써 조절할 수 있다.
다수의 제1 라인 패턴(210)을 포함하는 제1 식각 마스크(220a, 220b) 상에 다수의 제2 라인 패턴(310)을 포함하는 제2 식각 마스크(320a, 320b, 320c)를 형성하면, 제1 식각 마스크(220a, 220b)와 제2 식각 마스크(320a, 320b, 320c)의 배치 관계는 도 4b의 각 도면과 같이 설명할 수 있다.
더욱 구체적으로, 도 4a의 I-I'선을 따라 중간 구조물을 절단하여 살펴보면, 도 4b의 좌측 도면에 도시된 바와 같이, 제1 피치(P1)로 이격된 제1 하드마스크 패 턴(121a) 상에 제2 식각 마스크(320a)가 형성될 수 있다. 나아가, 제2 식각 마스크(320a)는 각 제1 라인 패턴(210) 사이의 이격된 부분을 매립하도록 형성할 수 있다.
도 4a의 II-II'선을 따라 중간 구조물을 절단하여 살펴보면, 도 4b의 중앙 도면에 도시된 바와 같이, 제1 하드마스크 패턴(121b) 상에 제2 길이(L2)를 가지는 제2 식각 마스크(320b)가 제2 피치(P2)로 이격 배치될 수 있다.
도 4a의 III-III'선을 따라 중간 구조물을 절단하여 살펴보면, 도 4b의 우측 도면에 도시된 바와 같이, 제1 피치(P1)로 이격된 제1 하드마스크 패턴(121c)을 노출시킬 수 있다. 예를 들어, 양성 포토레지스트를 사용할 경우, 제2 노광 마스크의 투과 영역에 대응하는 식각 마스크 물질을 제거하여 제1 하드마스크 패턴(121c)을 노출시킬 수 있다.
도 5를 참조하여, 제2 식각 마스크(도 4b의 320a, 320b, 320c 참조)를 이용하여 제1 하드마스크 패턴(도 4b의 121a, 121b, 121c 참조)을 식각하여, 제2 하드마스크 패턴(122a, 122b)을 형성한다. 더욱 구체적으로, 제2 식각 마스크(320a, 320b, 320c)를 식각 마스크로 하여 예를 들어, 이방성 식각 공정을 진행할 수 있다.
도 5의 좌측 도면에 도시된 바와 같이, 제2 영역의 제1 하드마스크 패턴(121a)은 제2 식각 마스크(320a)에 의해 보호되어 제거되지 않고, 제1 피치(P1) 및 제1 너비(W1)를 가지고 잔존할 수 있다.
도 5의 중앙 도면에 도시된 바와 같이, 제2 식각 마스크(320b)를 이용하여 제1 하드마스크 패턴(121b)을 제거하므로, 제2 식각 마스크(320b)에 대응되는 제2 피치(P2) 및 제1 길이(L1)를 가지는 제2 하드마스크 패턴(122b)을 형성할 수 있다.
도 5의 우측 도면에 도시된 바와 같이, 제2 식각 마스크(320c)의 다수의 제2 라인 패턴(310) 간의 개구부에 의해 노출된 제1 하드마스크 패턴(121c)은 식각 공정에 의해 제거될 수 있다. 따라서, 피식각층(110c) 상에는 제1 하드마스크 패턴이 잔존하지 않을 수 있다.
상술한 바와 같이, 제1 식각 마스크(220a, 220b)는 제1 피치(P1)로 이격되어 제1 방향으로 연장되고, 제2 식각 마스크(320a, 320b, 320c)는 제2 피치(P2)로 이격되어 제2 방향으로 연장된다. 따라서, 제2 식각 마스크(320a, 320b, 320c)를 형성할 때에, 제1 식각 마스크(220a, 220b)를 이용하여 형성된 제1 하드마스크 패턴(121a, 121b, 121c)과 제2 식각 마스크(320a, 320b, 320c)는 서로 교차되어 형성될 수 있다. 즉, 제2 식각 마스크(320a, 320b, 320c)와 교차되어 형성된 제1 하드마스크 패턴(121a, 121b, 121c) 중에서 제2 식각 마스크(320a, 320b, 320c)의 각 제2 라인 패턴(310) 사이의 개구부에 의해 노출된 제1 하드마스크 패턴(121a, 121b, 121c)이 식각 공정을 통해 제거될 수 있다.
요컨대, 제1 방향으로는 제1 피치(P1)로 이격되고 제1 너비(W1)를 가지되, 제2 방향으로는 제2 피치(P2)로 이격되고 제1 길이(L1)를 가지는 제2 하드마스크 패턴(122a, 122b)을 형성할 수 있다. 이 때, 제1 너비(W1)와 제1 길이(L1)가 서로 다를 수 있으며, 예를 들어 길이(L1)가 너비(W1)보다 더 큰 값을 가질 수 있다. 즉, 제2 하드마스크 패턴(122a, 122b)은 제1 방향 및 제2 방향으로 서로 이격된 다 수의 직사각형 패턴으로 형성할 수 있다.
이어서, 도 6을 참조하여, 제2 하드마스크 패턴(122a, 122b)을 포함하는 반도체 기판(100a, 100b, 100c) 상에 스페이서층(130a, 130b, 130c)을 컨포멀(conformal)하게 형성할 수 있다. 이 때, 스페이서층(130a, 130b, 130c)은 저온 산화막 형성 공정을 통해 형성될 수 있다. 따라서, 스페이서층(130a, 130b, 130c)은 저온 산화막일 수 있다. 또한, 스페이서층(130a, 130b, 130c)은 하드마스크층(120a, 120b, 210c)과 동일한 물질로 형성될 수 있다. 스페이서층이 저온 산화막인 경우, 폴리머 등의 물질을 사용하는 것보다 유리할 수 있다. 예를 들어, 스페이서층(130a, 130b, 130c)으로 저온 산화막을 이용하는 경우, 폴리머 등의 물질을 사용하는 것보다 선택비의 관점에서 스페이서의 역할을 하기에 더욱 적합한 장점이 있다.
스페이서층(130a, 130b, 130c)을 형성할 때, 공정 조건, 예를 들어 공정 시간 등을 조절하여 스페이서층(130a, 130b, 130c)의 두께를 결정할 수 있다. 이에 대하여 더욱 구체적으로 살펴본다.
도 7a 및 도 7b를 참조하여, 제2 하드마스크 패턴(122a, 122b)의 측벽에 스페이서(131a, 131b)를 형성한다. 예를 들어, 스페이서층(130a, 130b, 130c)을 포함하는 반도체 기판(100a, 100b, 100c)을 이방성 식각하여 제2 하드마스크 패턴(122a, 122b)의 측벽에 스페이서층(130a, 130b, 130c)이 남도록 함으로써 스페이서(131a, 131b)를 형성할 수 있다.
도 7a에 도시된 바와 같이, 스페이서(131)는 제2 하드마스크 패턴(122)의 측벽을 둘러싸도록 형성할 수 있다. 예를 들어, 제2 하드마스크 패턴(122)을 다수의 직사각형 패턴으로 형성할 경우, 제1 방향 쪽의 스페이서(131) 양 측벽의 두께(A)에 따라 제1 방향의 제3 피치(P3)가 결정될 수 있다. 마찬가지로, 제2 방향 쪽의 스페이서(131) 양 측벽의 두께(B)에 따라 제2 방향의 제4 피치(P4)가 결정될 수 있다.
도 7b의 좌측 도면에 도시된 바와 같이, 스페이서(131a)의 두께(A)에 의해, 스페이서(131a)가 형성된 제2 하드마스크 패턴(122a)의 제1 방향의 제3 피치(P3)는, 스페이서(131a)를 형성하기 전의 제2 하드마스크 패턴(122a)의 제1 방향의 제1 피치(P1)보다 감소될 수 있다.
마찬가지로, 도 7b의 중앙 도면에 도시된 바와 같이, 스페이서(131b)가 형성된 제2 하드마스크 패턴(122b)의 제2 방향의 제4 피치(P4)는, 스페이서(131b)의 두께(B)에 의해, 스페이서(131b)를 형성하기 전의 제2 하드마스크 패턴(122b)의 제2 방향의 제2 피치(P2)보다 감소될 수 있다.
도 7b의 우측 도면에 도시된 바와 같이, 제1 식각 마스크의 개구부 및 제2 식각 마스크의 개구부가 교차되는 영역 상에는 제2 하드마스크 패턴이 형성되지 않는다. 따라서, 피식각층(110c) 상의 스페이서층(130c)이 식각 공정에 의해 제거될 수 있다.
나아가, 스페이서(131a, 131b)의 두께(A, B)는 스페이서(131a, 131b) 형성 전의 각 패턴의 너비(W1) 및 길이(L1)을 확장시켜, 스페이서(131a, 131b)가 형성된 제2 하드마스크 패턴(122a, 122b)의 각 패턴들의 너비(W2) 및 길이(L2)을 이용하여 피식각층(110a, 110b, 110c)을 패터닝하게 된다.
후속 공정에서, 스페이서층(130a, 130b, 130c)을 식각하여 제2 하드마스크 패턴(122a, 122b)의 측벽에 스페이서를 형성하고 상기 스페이서가 형성된 제2 하드 마스크 패턴(122a, 122b)을 이용하여 피식각층(110a, 110b, 110c)을 패터닝하므로, 스페이서층(130a, 130b, 130c)의 두께를 조절하는 것은 제2 하드마스크 패턴(122a, 122b)의 크기를 결정하는 것을 의미할 수 있다. 도면에서는 제1 방향의 스페이서층(130a, 130b, 130c)의 두께(A)와, 제2 방향의 스페이서층(130a, 130b, 130c)의 두께(B)에 서로 다른 도면 부호를 사용하였으나, 다양한 요소에 의하여 양 자의 두께가 서로 다를 수도 있고, 동일할 수도 있음은 물론이다.
이어서, 도 8 및 도 9를 참조하여, 스페이서(131a, 131b)가 형성된 제2 하드마스크 패턴(122a, 122b)을 이용하여 피식각층(110a, 110b, 110c)을 패터닝한다. 더욱 구체적으로, 스페이서(131a, 131b)가 형성된 제2 하드마스크 패턴(122a, 122b)을 식각 마스크로 하여 피식각층(110a, 110b, 110c)을 이방성 식각할 수 있다.
도 8에 도시된 바와 같이, 식각 공정을 진행하여 스페이서(131a, 131b)가 형성된 제2 하드마스크 패턴(122a, 122b)에 정렬되도록 피식각층(110a, 110b, 110c)을 식각하여 피식각 패턴(111a, 111b)을 형성할 수 있다. 피식각 패턴(111a, 111b)은 스페이서(131a, 131b)의 측벽에 정렬되어 형성되므로, 피식각 패턴(111a, 111b)은 스페이서(131a, 131b)를 포함한 제2 하드마스크 패턴(122a, 122b)에 대응될 수 있다.
더욱 구체적으로, 도 8의 좌측 도면에 도시된 바와 같이, 제1 방향에 있어서 피식각 패턴(111a)은 인접하는 피식각 패턴(111a)과 스페이서(131a)를 포함한 제2 하드마스크 패턴(122a)에 대응하는 제3 피치(P3)로 이격하여 형성될 수 있다. 또 한, 피식각 패턴(111a) 각각의 너비(W2)는, 제2 하드마스크 패턴(122a)의 제1 너비(W1)와, 양 측벽에 형성된 스페이서(131a)의 두께(A)의 합(W1+2A)에 대응하는 제2 너비(W2)를 가질 수 있다.
마찬가지로, 도 8의 우측 도면에 도시된 바와 같이, 제2 방향에 있어서 피식각 패턴(111b)은 인접하는 피식각 패턴(111b)과 스페이서(131b)를 포함한 제2 하드마스크 패턴(122b)에 대응하는 제4 피치(P4)로 이격하여 형성될 수 있다. 또한, 피식각 패턴(111b) 각각의 길이는, 제2 하드마스크 패턴(122b)의 제1 길이(L1)와, 양 측벽에 형성된 스페이서(131a, 131b)의 두께(B)의 합(L1+2B)에 대응하는 제2 길이(L2)를 가질 수 있다.
도 9에 도시된 바와 같이, 피식각 패턴(111)은, 예를 들어 다수의 직사각형 패턴으로 형성될 수 있다. 또한, 각 직사각형 패턴은 게이트 절연막(117) 및 게이트 도전층(116)을 포함할 수도 있다.
다수의 직사각형 패턴은 제1 방향으로는 제3 피치로 서로 이격되고, 제2 방향으로는 제4 피치로 서로 이격되도록 형성할 수 있다. 상술한 바와 같이, 각 직사각형 패턴은 제2 너비(W2) 및 제2 길이(L2)를 가질 수 있다.
도면으로 도시하지 않았으나, 후속 공정을 진행하여 반도체 집적 회로 장치를 제조할 수 있을 것이다. 이 후 공정은 당업자에게 널리 알려진 사실이므로 이에 대한 설명은 생략하기로 한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 스페이서가 형성된 하드마스크 패턴을 이용하여 피식각층을 패터닝함으로써, 스페이서의 두께를 조절하여 하드마스크 패턴의 크기를 결정할 수 있다. 즉, 스페이서의 두께를 조절하여 피식각 패턴 간의 피치를 조절할 수 있는 장점이 있다. 나아가, 스페이서층을 저온 산화막을 이용함으로써, 스페이서층을 하드마스크 패턴 상에 컨포멀하게 형성할 수 있다. 또한, 저온 산화막의 표면 장력의 특성에 의해 제1 하드마스크 패턴의 LER을 감소시킬 수 있다.
이하, 도 10 내지 도 11b를 참조하여, 본 발명의 다른 실시예에 따른 집적 회로 장치의 제조 방법에 대하여 설명한다. 본 발명의 다른 실시예에 따른 집적 회로 장치의 제조 방법은 제1 하드마스크 패턴을 형성한 후, 제1 하드마스크 패턴의 측벽에 라인 스페이서를 형성한다는 점에서 본 발명의 일 실시예에 따른 집적 회로 장치의 제조 방법과 구별될 수 있다.
도 10은 도 2a의 I-I'선 및 II-II'′선, 및 III-III'선을 따라 반도체 집적 회로 장치를 절단한 단면도이다. 도 11a는 본 발명의 다른 실시예에 따른 라인 스페이서의 형성 과정을 설명하기 위한 개념도이다. 도 11b는 도 11a의 I-I'선 및 II-II'′선을 따라 반도체 집적 회로 장치를 절단한 단면도이다. 본 발명의 일 실시예에 따른 집적 회로 장치와 실질적으로 동일한 구성 요소에 대해서는 설명의 편의를 위해 생략하거나 간략화한다.
이하에서는, 반도체 기판을 제공하고, 반도체 기판 상에 피식각층 및 하드마스크층을 순차적으로 형성하고, 하드마스크층 상에, 제1 피치(pitch)로 이격되고 제1 방향으로 연장된 다수의 제1 라인 패턴을 포함하는 제1 식각 마스크를 형성하고, 제1 식각 마스크를 이용하여 하드마스크층을 식각하여, 제1 하드마스크 패턴을 형성한 후의 공정 과정에 대하여 설명한다. 다시 말하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법의 도 3까지의 단계 이후의 과정에 대하여 설명한다.
도 10을 참조하여, 제1 하드마스크 패턴(121a, 121b, 121c)을 포함하는 반도체 기판(100) 상에 라인 스페이서층(140a, 140b)을 형성할 수 있다. 더욱 구체적으로, 라인 스페이서층(140a, 140b)은 저온 산화막 형성 공정을 통해 형성될 수 있다. 따라서, 라인 스페이서층(140a, 140b)은 저온 산화막일 수 있다.
이어서, 도 11a 및 도 11b를 참조하여, 라인 스페이서층(140a, 140b)을 식각하여 제1 하드마스크 패턴(121a, 121b)의 측벽에 라인 스페이서(141a, 141b)를 형성할 수 있다. 더욱 구체적으로, 라인 스페이서층(140a, 140b)을 식각하는 것은 라인 스페이서층(140a, 140b)을 포함하는 반도체 기판(100a, 100b)을 이방성 식각하는 것을 포함할 수 있다.
앞서 설명한 바와 같이, 다수의 제1 라인 패턴 간의 간격이 가까워짐에 따라 제1 하드마스크 패턴(121a, 121b)에 라인 에지 러프네스(LER)가 발생할 수 있다. 그러나, 라인 스페이서층(140a, 140b)을 저온 산화막으로 형성하는 경우, 표면 장력에 의해 LER이 감소될 수 있다. 즉, 제1 하드마스크 패턴(121a, 121b)의 측벽에 라인 스페이서(141a, 141b)를 형성하여, 제1 하드마스크 패턴(121a, 121b)의 측벽의 불균일한 라인 에지를 감소시킬 수 있다.
도면으로 도시하지 않았으나, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 실질적으로 동일한 제조 공정을 후속 공정으로 진행할 수 있다. 더욱 구체적으로, 라인 스페이서(141a, 141b)가 형성된 제1 하드마스크 패 턴(121a, 121b) 상에 제2 피치로 이격되고 제1 방향과 다른 제2 방향으로 연장된 다수의 제2 라인 패턴을 포함하는 제2 식각 마스크를 형성하고, 제2 식각 마스크를 이용하여 제1 하드마스크 패턴을 식각하여 제2 하드마스크 패턴을 형성한다.
다만, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 제2 하드마스크 패턴을 형성한 후, 제2 하드마스크 패턴을 이용하여 피식각층을 패터닝한다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 라인 스페이서가 형성된 제1 하드마스크 패턴을 형성함으로써, 간격이 좁은 패턴의 경우에도 LER이 감소된 하드마스크 패턴을 형성할 수 있다. 또한, 라인 스페이서를 저온 산화막으로 형성함으로써, 제1 하드마스크 패턴 상에 컨포멀하게 형성할 수 있고, 표면 장력 특성에서 기인한 LER 감소 효과를 높일 수 있는 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도이다.
도 2a는 본 발명의 실시예들의 제1 식각 마스크의 형성 과정을 설명하기 위한 개념도이다.
도 2b 내지 도 3은 도 2a의 I-I'선 및 II-II'선을 따라 반도체 집적 회로 장치를 절단한 단면도이다.
도 4a는 본 발명의 실시예들의 제2 식각 마스크의 형성 과정을 설명하기 위한 개념도이다.
도 4b 내지 도 6은 도 4a의 I-I'선, II-II'선, 및 III-III'선을 따라 반도체 집적 회로 장치를 절단한 단면도이다.
도 7a는 본 발명의 실시예들의 스페이서를 포함한 제2 하드마스크 패턴의 형성 과정을 설명하기 위한 개념도이다.
도 7b 내지 도 8은 도 4a의 I-I'선, II-II'선, 및 III-III'선을 따라 반도체 집적 회로 장치를 절단한 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 제조 방법에 의해 제조된 게이트 패턴을 예시적으로 나타낸 사시도이다.
도 10은 도 2a의 I-I'선 및 II-II'선, 및 III-III'선을 따라 반도체 집적 회로 장치를 절단한 단면도이다.
도 11a는 본 발명의 다른 실시예에 따른 라인 스페이서의 형성 과정을 설명 하기 위한 개념도이다.
도 11b는 도 11a의 I-I'선 및 II-II'선을 따라 반도체 집적 회로 장치를 절단한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 110: 피식각층
111: 피식각 패턴 120: 하드마스크층
121: 제1 하드마스크 패턴 122: 제2 하드마스크 패턴
130: 스페이서층 131: 스페이서
140: 라인 스페이서층 141: 라인 스페이서
220: 제1 식각 마스크 320: 제2 식각 마스크

Claims (10)

  1. 반도체 기판을 제공하고,
    상기 반도체 기판 상에 피식각층 및 하드마스크층을 순차적으로 형성하고,
    상기 하드마스크층 상에, 제1 피치(pitch)로 이격되고 제1 방향으로 연장된 다수의 제1 라인 패턴을 포함하는 제1 식각 마스크를 형성하고,
    상기 제1 식각 마스크를 이용하여 상기 하드마스크층을 식각하여, 제1 하드마스크 패턴을 형성하고,
    상기 제1 하드마스크 패턴 상에, 제2 피치(pitch)로 이격되고 제1 방향과 다른 제2 방향으로 연장된 다수의 제2 라인 패턴을 포함하는 제2 식각 마스크를 형성하고,
    상기 제2 식각 마스크를 이용하여 상기 제1 하드마스크 패턴을 식각하여, 제2 하드마스크 패턴을 형성하고,
    상기 제2 하드마스크 패턴의 측벽에 스페이서를 형성하고,
    상기 스페이서가 형성된 제2 하드마스크 패턴을 이용하여 상기 피식각층을 패터닝하는 것을 포함하되,
    상기 제2 식각 마스크를 형성하기 전, 상기 제1 하드 마스크 패턴의 측벽에 라인 스페이서를 형성하고,
    상기 라인 스페이서는 상기 각 제1 라인 패턴의 라인 에지 러프니스를 감소시키는 반도체 집적 회로 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 피식각층은 폴리실리콘층인 반도체 집적 회로 장치의 제조 방법..
  3. 제1 항에 있어서,
    상기 스페이서는 상기 하드마스크층과 동일한 물질인 반도체 집적 회로 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 스페이서는 저온 산화막인 반도체 집적 회로 장치의 제조 방법.
  5. 제1 항에 있어서, 상기 스페이서를 형성하는 것은,
    상기 스페이서의 두께를 조절하여 상기 제2 하드 마스크 패턴의 크기를 결정하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  6. 삭제
  7. 제1 항에 있어서, 상기 제2 하드마스크 패턴을 형성하는 것은,
    상기 제1 방향 및 상기 제2 방향으로 서로 이격된 다수의 직사각형 패턴을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  8. 반도체 기판을 제공하고,
    상기 반도체 기판 상에 피식각층 및 하드마스크층을 순차적으로 형성하고,
    상기 하드마스크층 상에, 제1 피치(pitch)로 이격되고 제1 방향으로 연장된 다수의 제1 라인 패턴을 포함하는 제1 식각 마스크를 형성하고,
    상기 제1 식각 마스크를 이용하여 상기 하드마스크층을 식각하여, 제1 하드마스크 패턴을 형성하고,
    상기 제1 하드 마스크 패턴의 측벽에 라인 스페이서를 형성하고,
    상기 라인 스페이서가 형성된 상기 제1 하드마스크 패턴 상에, 제2 피치(pitch)로 이격되고 제1 방향과 다른 제2 방향으로 연장된 다수의 제2 라인 패턴을 포함하는 제2 식각 마스크를 형성하고,
    상기 제2 식각 마스크를 이용하여 상기 제1 하드마스크 패턴을 식각하여, 제2 하드마스크 패턴을 형성하고,
    상기 제2 하드마스크 패턴을 이용하여 상기 피식각층을 패터닝하는 것을 포함하되,
    상기 라인 스페이서는 상기 각 제1 라인 패턴의 라인 에지 러프니스를 감소시키는 반도체 집적 회로 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 라인 스페이서는 저온 산화막인 반도체 집적 회로 장치의 제조 방법.
  10. 삭제
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