KR100674982B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

반도체 소자 제조를 위해 반도체 기재를 식각할 때에 이용되는 식각마스크 형성 단계를 개량한 반도체 소자 제조방법을 제공한다. 본 발명에 따른 반도체 소자 제조방법에서는, 반도체 기재 상에 소정 간격의 하드마스크 패턴들을 형성한 다음, 하드마스크 패턴들의 각 측면과 상면을 둘러싸는 물질층을 형성한다. 이러한 물질층으로 인해 간격이 감소된 하드마스크 패턴들을 식각마스크로 하여 반도체 기재를 식각한다. 본 발명에 따르면 해상 한계 이하의 간격을 가지는 하드마스크 패턴들을 형성할 수 있어, 이것을 이용해 반도체 기재를 식각하여 매우 미세한 패턴을 형성할 수 있다.

Description

반도체 소자의 제조방법{Methods for fabricating semiconductor device}
도 1a는 DRAM RCAT에서 스캐너의 해상도의 한계로 인한 브릿지(bridge) 발생을 보여주는 사진이다.
도 1b는 DRAM SAC 공정에서 스컴(scum)에 의한 낫 오픈(not open)을 보여주는 사진이다.
도 1c는 플래시 소자에서 스컴에 의한 낫 오픈을 보여주는 사진이다.
도 2 내지 도 5는 본 발명의 제1 실시예에 따라 반도체 소자를 제조하는 방법을 설명하는 공정 단면도들이다.
도 6 내지 도 11은 본 발명의 제2 실시예에 따라 반도체 소자를 제조하는 방법을 설명하는 공정 단면도들이다.
도 12 내지 도 15는 본 발명의 제3 실시예에 따라 반도체 소자를 제조하는 방법을 설명하는 공정 단면도들이다.
도 16 내지 도 18은 본 발명의 제4 실시예에 따라 반도체 소자를 제조하는 방법을 설명하는 공정 단면도들이다.
도 19는 본 발명의 제4 실시예에 따라 실제 형성한 반도체 소자의 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10...반도체 기재 10a...홈
20, 70, 160...하드마스크막 20a, 70a, 160a, 230...하드마스크 패턴
30, 170...레지스트 패턴 40, 80, 180, 240...물질층
50, 120, 210...반도체 기판 50a...트렌치
60...버퍼 산화막 110...매립 게이트
145...게이트 전극 155...층간절연막
155a...자기정렬 콘택홀 200...콘택플러그
205...피식각층 220...실리콘 질화막
220a...실리콘 질화막 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자 제조를 위해 반도체 기재를 식각할 때에 이용되는 식각마스크를 형성하는 방법과 이를 이용하여 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 제조 공정에서 요구되는 배선 및 분리폭이 미세화되고 있다. 일반적으로 미세 패턴 형성은 포토리소그라피에 의하여 레지스트 패턴을 형성하고 이를 식각마스크로 하여 바탕의 각종 박막을 식각하는 방법에 의하고 있다. 이 때문에 미세 패턴의 형성에 있어서는 포토리소그라피 기술이 중요해진다. 종래의 포토리소그라피는 감광성 레지스트에 KrF(248nm)나 ArF(193nm) 를 이용하여 마스크의 패턴을 노광하고 현상 속도차를 이용하여 레지스트 패턴을 얻게 된다. 그리고 레지스트 패턴과 하부 막질의 식각 선택비를 이용하여 원하는 패턴을 하부막에 전사한다.
그런데, 반도체 소자가 고집적화됨에 따라 단차가 높아지고, ArF를 노광에 사용하면서 감광성 레지스트를 사용한 패턴 형성 방법에 한계를 보이고 있다. 한계의 원인은 짧은 파장에 기인한 광학적인 원인과 화학증폭형 레지스트의 사용에 의한 화학적인 원인으로 구분할 수 있다.
이러한 한계를 해결하기 위해서, 피식각층 위에 실리콘 질화막 또는 폴리실리콘막과 같은 막을 형성하여 식각마스크로 사용해 미세 패턴을 형성하는 방법이 이용되고 있다. 이렇게 감광성 레지스트 이외에 하드한 물질막을 식각마스크로 사용하는 것을 하드마스크 (또는 하드마스크 패턴)라고 한다.
반도체 소자 제조 공정에서 디자인 룰(design rule)이 100nm 이하로 줄어들면서, DRAM에서의 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor : RCAT), 자기정렬 콘택플러그(Self Aligned Contact Plug : SAC), 스토리지 노드 콘택플러그 및 커패시터, 그리고 플래시 소자에서의 콘택플러그 등 많은 공정에서 작은 CD(Critical Dimension)가 요구되고 있고, 이것은 포토리소그라피 공정과 식각 공정 모두에 큰 도전 과제이다. DRAM, 플래시 소자 등의 반도체 소자 제조 공정에서 현재는 디자인 룰이 약 90nm인 기술이 양산에 이용되고 있고, 연구 개발 수준에서는 50nm 기술이 평가 중에 있다. 이와 같은 작은 디자인 룰의 소자를 개발할 때에 가장 중요한 것은 포토리소그라피와 식각 공정을 이용해서 작 은 CD의 패터닝이 되어야 하는 것이다. 특히, 포토리소그라피 공정이 1차로 확보되어야 후속 식각 공정 평가가 가능하다. 하지만, 노광 장비인 스캐너의 개발 속도는 소자 개발을 위한 디자인 룰 축소의 속도보다 늦어 문제가 있다.
예를 들어, DRAM RCAT에서 스페이스 CD(매립 게이트가 형성될 트렌치의 너비)를 40nm 이하로 확보하는 공정의 경우에, 스캐너의 해상도의 한계로 인해 도 1a와 같은 브릿지(bridge)가 다수 발생하고 있다. 그리고, SAC 공정의 경우에도 스컴(scum)에 의한 브릿지 때문에 도 1b에서와 같이 콘택홀의 낫 오픈(not open)을 유발하고 있다. 플래시 소자의 콘택플러그를 위해 스페이스 CD(콘택플러그가 형성될 콘택홀의 너비)를 60nm 이하로 확보하는 공정의 경우에도 도 1c와 같은 스컴에 의한 낫 오픈 불량이 많이 발생하고 있다. 이 때문에 사이드월 패터닝(sidewall patterning), 이중 노광(double expose) 기술들을 이용하여 우회적으로 작은 CD의 패터닝을 하기 위한 시도를 하고 있다. 그러나, 이러한 방법은 추가 비용이 발생되고 공정이 복잡해지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 종래기술의 문제점을 해결하기 위하여, 포토리소그라피의 한계를 극복하면서 보다 간단한 공정으로 작은 CD를 확보할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법의 일 태양에서는, 반도체 기재 상에 소정 간격의 하드마스크 패턴들을 형성한 다 음, 상기 하드마스크 패턴들의 각 측면과 상면을 둘러싸는 물질층을 형성한다. 이러한 물질층으로 인해 간격이 감소된 상기 하드마스크 패턴들을 식각마스크로 하여 상기 반도체 기재를 식각한다.
상기 하드마스크 패턴들은 실리콘 또는 실리콘저매늄(SiGe) 중에서 선택된 어느 하나일 수 있다. 이 때의 실리콘 또는 실리콘저매늄은 단결정, 다결정 또는 비정질 중 어느 하나일 수 있다. 여기에 형성하는 상기 물질층은 실리콘층 또는 실리콘저매늄층인 것이 바람직하다. 그러면, 이들 실리콘층 또는 실리콘저매늄층은 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG)으로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조방법은 DRAM에서 RCAT나 SAC을 형성하는 데에 이용될 수 있다. 예를 들어, 상기 반도체 기재는 반도체 기판 및 상기 반도체 기판 상에 형성된 버퍼 산화막을 포함하고, 상기 반도체 기재를 식각하는 단계에서는 상기 반도체 기판 안에 트렌치를 형성하며, 상기 트렌치 안에 매립 게이트를 형성하는 단계를 더 포함하면 RCAT를 형성할 수 있다. 또한, 상기 반도체 기재는 반도체 기판 상에 형성된 인접하는 두 개의 게이트 전극 사이를 채우면서 상기 반도체 기판 상에 형성된 층간절연막을 포함하고, 상기 반도체 기재를 식각하는 단계에서는 상기 층간절연막 안에 상기 인접하는 두 개의 게이트 전극 사이에 자기정렬 콘택홀을 형성하며, 상기 자기정렬 콘택홀 안에 콘택플러그를 형성하는 단계를 더 포함하면 SAC를 형성할 수 있다.
뿐만 아니라, 본 발명에 따른 반도체 소자의 제조방법은 실리콘 질화막을 하 드마스크 패턴에 이용하여야 하는 공정에도 이용될 수 있다. 예를 들어, 상기 하드마스크 패턴들은 라인 앤드 스페이스(line and space) 타입으로 형성하고, 상기 반도체 기재는 반도체 기판 상의 피식각층 및 상기 피식각층 상에 형성된 실리콘 질화막을 포함하며, 상기 반도체 기재를 식각하는 단계에서는 상기 실리콘 질화막을 먼저 식각한 다음, 상기 하드마스크 패턴들과 상기 식각된 실리콘 질화막을 식각마스크로 하여 상기 피식각층을 식각하면 된다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법의 다른 태양에서는, 반도체 기재 상에 실리콘을 포함하는 소정 간격의 하드마스크 패턴들을 형성한 다음, 상기 하드마스크 패턴들의 측면과 상면을 둘러싸는 물질층을 SEG로 형성한다. 상기 물질층으로 인해 간격이 감소된 상기 하드마스크 패턴들을 식각마스크로 하여 상기 반도체 기재를 식각한다.
이와 같이, 본 발명은 예컨대 실리콘 또는 실리콘저매늄과 같은 물질로 된 하드마스크 패턴을 사용하는 식각 공정에서 SEG 공정을 이용하여 스페이스 CD를 줄이는 것이다. 즉, 폴리실리콘 하드마스크 패턴을 사용하는 식각 공정에서 폴리실리콘 하드마스크 패턴을 형성한 후에 SEG 공정을 진행한다. 이 과정에서 SEG 성장분만큼 -하드마스크 패턴의 바(bar) CD가 증가하고- 스페이스 CD가 감소한다. 이 후에 바탕이 되는 반도체 기재의 식각을 진행하게 되면 스페이스 CD가 작아진 최종 결과물, 예컨대 트렌치, 콘택홀 등을 확보하게 된다. 폴리실리콘 하드마스크 패턴 대신에 단결정 혹은 비정질의 실리콘, 또는 단결정, 다결정 혹은 비정질의 실리콘저매늄을 사용하는 경우에도 동일한 결과를 얻을 수 있다. 따라서, 비교적 간단한 방법으로 미세한 패턴 형성이 가능한 반도체 소자를 제조할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 요소를 지칭한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 기술하는 실시예들에 한정되는 것으로 해석되어서는 안된다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.
제1 실시예
도 2 내지 도 5는 본 발명의 제1 실시예에 따라 반도체 소자를 제조하는 방법을 설명하는 공정 단면도들이다.
먼저 도 2에서와 같이, 반도체 기재(10) 상에 하드마스크막(20)을 형성한다. 반도체 기재(10)는 반도체 기판 또는 그 위에 형성된 실리콘 산화막 등과 같은 절연막 또는 불순물이 도핑된 폴리실리콘막 등과 같은 도전막일 수 있다. 이와 같이 본 발명의 적용은 그 바탕에 제약된 것이 아니고, 하드마스크막을 형성할 수 있는 기재 위면 어느 경우에 있어서도 적용가능하고, 필요에 따른 기재 위에 형성된 것이다. 이들을 총칭하여 반도체 기재라고 한다.
바람직하게, 하드마스크막(20)은 실리콘을 포함하여, 후속의 실리콘 또는 실리콘저매늄 에피층의 형성시에 성장 씨드(seed)로서 이용된다. 예를 들어, 하드마스크막(20)은 실리콘 또는 실리콘저매늄(SiGe)을 증착하여 형성한다. 이 때의 실리콘 또는 실리콘저매늄은 단결정, 다결정 또는 비정질 중 어느 하나일 수 있다. 그리고, 그 증착방법은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의할 수 있다.
예를 들어, 하드마스크막(20)으로서 실리콘저매늄을 증착하는 경우라면, SiH4, Si2H6, SiH2Cl2 등의 사일렌계 가스 및 GeH4, GeF4 등의 가스를 소오스 가스로 이용한다. 실리콘저매늄의 저매늄 함량 범위는 Ge 소오스 가스의 유량비로 조정할 수 있다. 이 조성비는 특별히 한정되는 것은 아니고, 후속 공정에서 반도체 기재(10)를 식각할 때에 실리콘저매늄이 과도하게 리세스됨 없이 버틸 수 있는 조성이 바람직하고, 반도체 기재(10) 식각 후 실리콘저매늄을 제거할 때에는 반도체 기재(10)에 대해 선택비있게 제거될 수 있는 조성이 바람직하다는 것을 고려하여 함께 설계하는 것이 좋다. 이와 같이, 실리콘저매늄의 저매늄 함량 범위는 특히 한정된 것은 아니고 공정에 최적화된 것을 이용한다.
다음, 하드마스크막(20) 상에 레지스트를 도포한다. 이 때, 하드마스크막(20) 위에 HMDS(hexamethyldisilazane) 처리를 한 다음, 3000rpm 정도의 스핀코트 등에 의해 레지스트를 도포하고 120℃ 온도에서 90초 정도 프리-베이킹(pre-baking)을 실시하여 레지스트 안의 용제를 증발시킬 수 있다. 도포된 레지스트를 소정의 마스크를 이용하여 노광 및 현상하여 레지스트 패턴(30)들을 형성한다. 우선, 적용한 레지스트의 감도 파장에 대응하는 광원을 이용하여 노광한다. 필요에 따라서는 120℃ 온도에서 90초 정도 포스트-베이킹(post-baking)하여 레지스트의 해상도를 향상시킨다. 다음에 TMAH(tetramethylammonium hydroxide) 용액과 같은 현상액에 약 60초간 현상한다.
다음으로, 도 3을 참조하여, 레지스트 패턴(30)들을 식각마스크로 이용하여 하드마스크막(20)을 식각함으로써 하드마스크 패턴(20a)들을 소정 간격(D)으로 형성한다. 그런 다음, 레지스트 패턴(30)들을 애슁(ashing)과 스트립(strip)으로 제거한다. 실리콘 또는 실리콘저매늄으로 이루어진 하드마스크막(20)의 식각은 HBr, HeO2, N2 및 CF4 가스의 혼합가스를 이용한 건식 식각에 의할 수 있으며, 이 때 식각 프로파일의 개선 및 공정 시간 단축을 위해 플라즈마를 이용할 수도 있다.
도 4를 참조하여, 하드마스크 패턴(20a)들의 각 측면과 상면을 둘러싸는 물질층(40)을 형성한다. 실리콘 또는 실리콘저매늄을 포함하는 하드마스크 패턴(20a)들에 형성하는 물질층(40)은 실리콘층 또는 실리콘저매늄층인 것이 바람직하다. 그리고, 이들 실리콘층 또는 실리콘저매늄층은 SEG로 형성하는 것이 바람직하다. 실리콘층의 SEG 공정 조건은 저압(LP) 및 초고진공(ultra high vacuum : UHV) 조건 모두 사용할 수 있고, 각각의 압력은 예컨대 20-120 Torr, ~10-8 Torr이다. 온도는 600-900℃이고, 가스로는 DCS(dichlorosilane), SiH4, HCl, Cl2, H2 등을 조합해서 사용할 수 있다. 참고로 SEG 과정에서 단결정 실리콘 위에는 단결정 실리콘이 성장하고, 다결정 실리콘 위에는 다결정 실리콘이 성장하는데, 일반적으로 다결정 실리콘의 SEG 성장 속도는 단결정 SEG의 성장 속도보다 빠르다. 바람직하게, 물질층(40)은 하드마스크 패턴(20a)들의 측면과 상면에서의 두께가 균일하도록 형성한다.
이러한 물질층(40)으로 인해 하드마스크 패턴(20a)들 사이의 간격은 감소된다. 예컨대, 물질층(40)의 두께가 d이고 하드마스크 패턴(20a)들의 측면 및 상면에서의 두께가 균일하다고 하면, 하드마스크 패턴(20a)들 사이의 간격, 즉 하드마스크 패턴(20a)들이 정의하는 개구부(O)의 CD는 D-2d가 된다. 따라서, 포토리소그라피의 해상 한계에 해당하는 간격 D를 가진 하드마스크 패턴(20a)들을 패터닝해 놓고, 물질층(40)을 형성하게 되며, 해상 한계에 해당하는 간격 D보다 좁은 간격의 CD를 갖는 개구부(O)를 얻을 수 있는 것이다. 이 때, 원하는 좁은 간격을 얻기 위하여 물질층(40)의 두께를 정확히 제어할 필요가 있다.
한편, SEG가 Z 방향(반도체 기재(10)에 수직인 방향)으로도 성장하므로, 하드마스크 패턴(20a)들은 원래 두께에 비하여 물질층(40)의 두께만큼 더 두꺼워진다고 볼 수 있다. 따라서, 반도체 기재(10) 식각시 식각마스크의 두께가 증가하는 셈이므로 공정 마진을 증가시키는 효과도 있다.
다음 도 5에 도시한 바와 같이, 물질층(40)이 형성된 하드마스크 패턴(20a)들을 식각마스크로 하여 반도체 기재(10)를 식각한다. 도 5에는 본 실시예에서 반도체 기재(10)의 일부 깊이까지만 식각하여 그 안에 홈(10a)을 형성하는 경우를 예로서 도시하였다. 예컨대, 이 홈(10a)에는 후속 공정에서 다마신 기법으로 금속 배선이 채워질 수도 있다.
이상 설명한 바와 같이, 본 발명에 따르면 포토리소그라피의 해상 한계에 해당하는 간격 D를 가진 하드마스크 패턴들을 패터닝해 놓고, 그 측면과 상면에 물질층을 형성함으로써, 해상 한계에 해당하는 간격 D보다 물질층 두께의 2배만큼 감소 된 작은 CD를 얻을 수 있다.
제2 실시예
도 6 내지 도 11은 본 발명의 제2 실시예에 따라 반도체 소자를 제조하는 방법을 설명하는 공정 단면도들이다. 본 실시예에서는 DRAM RCAT 공정을 예로 들며, 본 실시예는 제1 실시예의 응용에 해당하므로, 여기서 설명하지 않는 사항은 제1 실시예의 것을 그대로 원용할 수 있다.
먼저 도 6을 참조하면, 반도체 기판(50)에 필드 이온주입영역(미도시)을 형성한 다음, 소자분리막(미도시)을 형성하여 활성영역과 비활성영역을 정의한다. 소자분리막으로는 이 분야에서 잘 알려진 STI(Shallow Trench Isolation)를 형성할 수 있다. 다음에, 필드 이온주입영역과 소자분리막을 포함한 반도체 기판(50) 상에 버퍼 산화막(60)을 얇게 형성한 후, 트렌치 깊이에 맞게 채널 조정용 이온주입과 표면 소오스/드레인 이온주입을 실시한다. 버퍼 산화막(60)은 MTO(middle temperature oxide)와 같은 실리콘 산화막 등으로 형성할 수 있으며, 통상적인 증착방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다. 다음, 버퍼 산화막(60) 위에 하드마스크막(70)을 형성한다.
바람직하게, 하드마스크막(70)은 바람직하게 실리콘을 포함한다. 예를 들어, 하드마스크막(70)은 실리콘 또는 실리콘저매늄을 증착하여 형성한다. 이 때의 실리콘 또는 실리콘저매늄은 단결정, 다결정 또는 비정질 중 어느 하나일 수 있다. 그리고, 앞에서도 언급한 바와 같이, 실리콘저매늄에서 실리콘의 함량은 공정에 따 라 선택을 달리할 수 있다. 실리콘저매늄에서 저매늄의 함량이 높을수록 식각이 잘된다. 따라서, 나중에 하드마스크막(70)을 제거하는 것이 보다 용이해야만 하는 공정에서는 실리콘저매늄에서 실리콘의 함량은 낮추고 저매늄의 함량은 높이도록 한다.
다음, 도 7에 도시한 것과 같이, 앞의 제1 실시예에서 진행한 바와 같은 방법을 이용하여 하드마스크막(70)을 식각함으로써 하드마스크 패턴(70a)들을 소정 간격(D')으로 형성한다.
도 8은 하드마스크 패턴(70a)들의 각 측면과 상면을 둘러싸는 물질층(80)을 두께 d'로 형성한 상태를 도시한다. 앞의 제1 실시예에서 설명한 바와 같이, 물질층(80)은 실리콘층 또는 실리콘저매늄층을 SEG로 형성함이 바람직하다. 이러한 물질층(80)으로 인해 하드마스크 패턴(70a)들 사이의 간격은 D'-2d'로 감소된다.
다음, 도 9에서와 같이, 물질층(80)이 형성된 하드마스크 패턴(70a)들을 식각마스크로 하여 버퍼 산화막(60)과 반도체 기판(50)을 식각하여, 반도체 기판(50) 안에 깊이 1000-1500Å 정도의 트렌치(50a)를 형성한다. 식각하는 방법은 통상의 반응성 이온 식각(RIE)법을 이용할 수 있다. 예를 들어, 반도체 기판(50)의 식각 가스는 염소계 가스 Cl2, BCl3 등을 포함할 수 있으며 식각 프로파일의 재현성을 위해 He, Ne, Ar 등의 가스를 첨가하기도 한다. 이 때, 트렌치(50a)의 CD는 D'-2d'가 되며, D'가 해상 한계라 하면, 해상 한계보다 작은 값을 가진다.
다음, 도 10에서와 같이, 트렌치(50a) 내벽과 바닥에 게이트 절연막(90)을 형성한다. 그 전에, 물질층(80)과 하드마스크 패턴(70a)들을 제거한다. 실리콘 또는 실리콘저매늄으로 이루어진 물질층(80)과 하드마스크 패턴(70a)들을 제거할 때에는 에치백이나 CMP와 같은 방법 또는, CDE(Chemical Dry Etching), 건식 식각 또는 습식 식각을 이용할 수 있다. 여기서 균일한 제거 효과를 얻으려면 CDE로 수행하는 것이 가장 바람직하다. CDE가 건식 식각과 다른 점은 식각 가스를 라디컬(radical) 상태로 활성화시키되 식각 대상인 반도체 기판에 바이어스(bias)를 가하지 않는다는 것이다. 건식 식각은 반도체 기판에 바이어스를 가하기 때문에 가스의 활성종이 직진성을 가지고 반도체 기판에 작용하여 이방성 식각이 이루어진다. 그러나 CDE에서는 활성종의 직진성이 거의 없으므로 반도체 기판 전면에 대해 여러 방향에서 고르게 작용을 하게 되어 거의 등방성에 가깝게 식각이 이루어지게 된다. 따라서, 건식 식각보다는 CDE의 경우에 식각 균일도가 더 좋아진다.
그리고, 트렌치(50a) 식각시의 데미지(damage)를 제거하기 위해 열산화법으로 희생산화막(미도시)을 형성한 다음, 그 희생산화막과 버퍼 산화막(60)을 습식 식각으로 제거할 수 있다. 게이트 절연막(90)으로서 실리콘 산화막, 티타늄 산화막 혹은 탄탈륨 산화막 등을 열산화 또는 증착한다.
그리고 나서, 트렌치(50a) 안에 게이트 도전층(95)을 채운다. 게이트 도전층(95)으로는 도전성 폴리실리콘막을 증착할 수 있는데, 불순물이 도핑되지 않은 상태로 증착한 후, 비소(As) 또는 인(P)을 이온주입으로 도핑시켜 도전성을 갖도록 할 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑하여 도프트(doped) 폴리실리콘 상태로 증착할 수도 있다. 도전성 폴리실리콘막을 에치백 또는 화학적 기 계적 연마(CMP) 등으로 평탄화시킨 위에 금속막을 더 형성할 수도 있다. 금속막은 여기에 한정되는 것은 아니지만 예를 들어 W, Al/Cu 합금, Cu 등일 수 있다. 이러한 금속들은 고밀도 유도결합 플라즈마(ICP), 고밀도 이온화 금속 플라즈마(IMP) 증착, 스퍼터링, CVD 등의 방법으로 증착될 수 있다. 경우에 따라 게이트 도전층(95)은 도전성 폴리실리콘막과 실리사이드막의 적층막으로 구성할 수도 있다. 그리고, 도전성 폴리실리콘막만을 형성하여도 된다. 이어서, 게이트 도전층(95)을 보호하기 위한 캡핑층(100)으로서 실리콘 질화물과 같은 캡핑용 절연물질을 증착한다. 실리콘 질화물은 PECVD 또는 LPCVD 등의 증착하며, 예를 들어 500℃ 내지 850℃의 온도에서 SiH4와 NH3의 반응을 이용한다.
도 11을 참조하면, 게이트 마스크(미도시)를 이용하여 캡핑층(100)과 게이트 도전층(95) 및 게이트 절연막(90)을 차례로 패터닝하여 트렌치(50a) 안을 채우는 매립 게이트(110)를 완성하여, RCAT를 형성한다.
현재의 포토리소그라피 공정으로는 40nm 이하의 트렌치(50a) CD를 확보하는 게 불가능한데, 본 발명에서와 같은 방법에 의할 경우, RCAT 형성을 위한 트렌치 CD를 40nm 이하로 줄일 수 있다.
제3 실시예
도 12 내지 도 15는 본 발명의 제3 실시예에 따라 반도체 소자를 제조하는 방법을 설명하는 공정 단면도들이다. 본 실시예에서는 DRAM SAC 공정을 예로 들며, 본 실시예는 제1 실시예의 응용에 해당하므로, 여기서 설명하지 않는 사항은 제1 실시예의 것을 그대로 원용할 수 있다.
도 12를 참조하면, 반도체 기판(120)에 게이트 전극(145)들을 형성한다. 각 게이트 전극(145)은 게이트 절연막(125), 게이트 도전층(130) 및 게이트 하드마스크(135)의 적층 구조 및 그 측벽에 형성된 스페이서(140)를 포함할 수 있다. 게이트 도전층(130)은 예컨대 폴리실리콘과 텅스텐의 이중막으로 형성할 수 있다. 그런 다음, 인접하는 두 개의 게이트 전극(145) 사이의 반도체 기판(120) 안에 이온 주입으로 불순물 영역(150)을 형성한다. 계속하여, 반도체 기판(120) 상에 층간절연막(155)을 형성하는데, 층간절연막(155)은 반도체 기판(120) 상에 형성된 인접하는 두 개의 게이트 전극(145) 사이를 채우도록 형성한다. 층간절연막(155)은 실리콘 산화막, USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glass), PE-TEOS(Plasma Enhanced-TetraEthylOrthoSilicate), 또는 SOG(Spin On Glass) 등으로 구성할 수 있다.
다음, 층간절연막(155) 위에 하드마스크막(160)을 형성한다. 바람직하게, 하드마스크막(160)은 실리콘을 포함한다. 예를 들어, 하드마스크막(160)은 실리콘 또는 실리콘저매늄을 증착하여 형성한다. 이 때의 실리콘 또는 실리콘저매늄은 단결정, 다결정 또는 비정질 중 어느 하나일 수 있다. 그리고, 실리콘저매늄에서 실리콘의 함량은 공정에 따라 선택을 달리할 수 있다. 앞에서도 언급한 바와 같이, 실리콘저매늄의 조성은 특히 한정된 것은 아니고 공정에 최적화된 것을 이용한다. 하드마스크막(160)을 형성하였으면, 그 위에 레지스트 패턴(170)들을 형성한다.
다음, 도 13에서와 같이, 레지스트 패턴(170)들을 식각마스크로 이용하여 하 드마스크막(160)을 식각함으로써 하드마스크 패턴(160a)들을 소정 간격(D")으로 형성한 후, 레지스트 패턴(170)들을 애슁 및 스트립으로 제거한다. 그런 다음, 하드마스크 패턴(160a)들의 각 측면과 상면을 둘러싸는 물질층(180)을 두께 d"로 형성한다. 물질층(180)은 실리콘층 또는 실리콘저매늄층을 SEG로 형성함이 바람직하다. 이러한 물질층(180)으로 인해 하드마스크 패턴(160a)들 사이의 간격은 D"-2d"로 감소된다.
다음, 도 14에서와 같이, 물질층(180)이 형성된 하드마스크 패턴(160a)들을 식각마스크로 하여 층간절연막(155)을 식각하여, 인접하는 두 개의 게이트 전극(145) 사이에 자기정렬 콘택홀(155a)을 형성한다. 자기정렬 콘택홀(155a)의 CD는 D"-2d"가 된다. 이와 같이, D"가 해상 한계이어도 본 발명에 따른 자기정렬 콘택홀(155a)의 CD는 해상 한계보다 작아진다.
도 15는 자기정렬 콘택홀(155a) 안에 도전층을 매립하여, 불순물 영역(150)과 접촉하는 콘택플러그(200)를 형성한 상태를 도시한다.
이와 같이, 본 실시예에 따르면, SAC 공정에서도 SEG를 이용함으로써, CD를 해상 한계 이하로 확보할 수 있다.
제4 실시예
도 16 내지 도 18은 본 발명의 제4 실시예에 따라 반도체 소자를 제조하는 방법을 설명하는 공정 단면도들이며, 도 19는 실제 반도체 소자의 SEM 사진이다. 본 실시예에서는 실리콘 질화막을 하드마스크 패턴에 이용하여야 하는 공정을 예로 들며, 본 실시예도 제1 실시예의 응용에 해당하므로, 여기서 설명하지 않는 사항은 제1 실시예의 것을 그대로 원용할 수 있다.
도 16을 참조하면, 반도체 기판(210) 상에 피식각층(205)을 형성한 다음, 그 위에 실리콘 질화막(220)을 형성한다. 그런 다음, 실리콘 질화막(220) 위에 라인 앤드 스페이스(line and space) 타입의 하드마스크 패턴(230)들을 형성한다. 하드마스크 패턴(230)들을 형성하는 방법은 앞의 실시예들의 것을 그대로 원용할 수 있다.
그런 다음, 도 17에서와 같이, 하드마스크 패턴(230)들의 각 측면과 상면을 둘러싸는 물질층(240)을 형성한다. 물질층(240)은 실리콘층 또는 실리콘저매늄층을 SEG로 형성한다. 이러한 물질층(240)으로 인해 하드마스크 패턴(230)들 사이의 간격은 감소된다.
다음, 도 18에서와 같이, 물질층(240)이 형성된 하드마스크 패턴(230)들을 식각마스크로 이용하여 실리콘 질화막(220)을 먼저 식각하여 실리콘 질화막 패턴(220a)을 형성한다. 그런 다음, 물질층(240)이 형성된 하드마스크 패턴(230)들과 실리콘 질화막 패턴(220a)을 식각마스크로 하여 피식각층(205)을 식각한다.
이렇게 본 발명의 하드마스크 패턴 및 그 측면과 상면을 둘러싸는 물질층은 다른 하드마스크막 물질을 식각하는 데에도 이용된다. 한편, 본 실시예에서는 실리콘 질화막을 하드마스크 패턴에 이용해야 하는 공정의 경우를 예로 들었으나, 실리콘 질화막 대신에 SiO2, Al2O3 또는 Ta2O5와 같은 막을 하드마스크 패턴에 이용해야 하는 공정의 경우에도 본 발명을 적용할 수 있음을 당 분야에서 통상의 지식을 가진 자라면 알 수 있을 것이다.
도 19는 본 실시예를 적용해서 실제로 형성해 본 반도체 소자의 SEM 사진으로서, 위에서부터 1/5까지의 부분은 폴리실리콘 하드마스크 패턴이고, 그 밑은 실리콘 질화막 패턴이다. 이 경우에도 SEG를 적용함으로써, 최종 바 CD를 증가(스페이스 CD 감소)시킬 수 있다.
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다.
이상 상술한 바와 같이, 본 발명에 따르면 포토리소그라피의 해상 한계에 해당하는 간격 D를 가진 하드마스크 패턴들을 패터닝해 놓고, 그 측면과 상면에 물질층을 형성함으로써, 해상 한계에 해당하는 간격 D보다 물질층 두께의 2배만큼 감소된 작은 CD를 얻을 수 있다.
다르게 말해, 본 발명에 따라 형성하게 되는 식각마스크는 하드마스크 패턴들과 그 측면 및 상면에 형성되는 물질층으로 이루어지며, 그 폭은 포토리소그라피 공정에 의해 구현되는 하드마스크 패턴의 폭보다 물질층 두께의 2배만큼 증가된 폭을 갖게 된다. 따라서, 이러한 식각마스크를 이용해 반도체 기재를 식각하게 되면, 포토리소그라피 공정에 의해 얻을 수 없는 해상 한계 이하의 폭을 갖는 개구부를 형성할 수 있다.
또한, 식각 장벽으로서 기능하는 하드마스크 패턴의 두께는 물질층에 의해 실질적으로 증가되는 것이나 마찬가지이기 때문에, 식각 공정의 안정화를 얻을 수 있다.
이상에서와 같이, 본 발명은 바람직하게 실리콘 또는 실리콘저매늄으로 이루어진 하드마스크 패턴에 실리콘 또는 실리콘저매늄을 에피 성장하는 것에 의해 스페이스 CD를 감소시킬 수 있고, 아울러 에피층의 성장 두께에 따라 CD 제어를 용이하게 수행할 수 있다. 결과적으로 미세한 콘택홀, 트렌치 등의 분리폭을 가지는 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.

Claims (13)

  1. 반도체 기재 상에 하드마스크 패턴들을 소정 간격으로 형성하는 단계;
    상기 하드마스크 패턴들의 각 측면과 상면을 둘러싸는 물질층을 형성하는 단계; 및
    상기 물질층으로 인해 간격이 감소된 상기 하드마스크 패턴들을 식각마스크로 하여 상기 반도체 기재를 식각하는 단계를 포함하고
    상기 하드마스크 패턴들은 실리콘 또는 실리콘저매늄(SiGe) 중에서 선택된 어느 하나이고 상기 물질층은 실리콘층 또는 실리콘저매늄층인 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 삭제
  3. 제1항에 있어서, 상기 실리콘 또는 실리콘저매늄은 단결정, 다결정 또는 비정질 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 삭제
  5. 제1항에 있어서, 상기 실리콘층 또는 실리콘저매늄층은 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 반도체 기재는 반도체 기판 및 상기 반도체 기판 상에 형성된 버퍼 산화막을 포함하고,
    상기 반도체 기재를 식각하는 단계에서는 상기 반도체 기판 안에 트렌치를 형성하며,
    상기 트렌치 안에 매립 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 반도체 기재는 반도체 기판 상에 형성된 인접하는 두 개의 게이트 전극 사이를 채우면서 상기 반도체 기판 상에 형성된 층간절연막을 포함하고,
    상기 반도체 기재를 식각하는 단계에서는 상기 층간절연막 안에 상기 인접하는 두 개의 게이트 전극 사이에 자기정렬 콘택홀을 형성하며,
    상기 자기정렬 콘택홀 안에 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 하드마스크 패턴들은 라인 앤드 스페이스(line and space) 타입으로 형 성하고,
    상기 반도체 기재는 반도체 기판 상의 피식각층 및 상기 피식각층 상에 형성된 실리콘 질화막을 포함하며,
    상기 반도체 기재를 식각하는 단계에서는 상기 실리콘 질화막을 먼저 식각한 다음, 상기 하드마스크 패턴들과 상기 식각된 실리콘 질화막을 식각마스크로 하여 상기 피식각층을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 하드마스크 패턴들의 측면과 상면에서의 상기 물질층의 두께가 균일하도록 상기 물질층을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 반도체 기재 상에 실리콘을 포함하는 하드마스크 패턴들을 소정 간격으로 형성하는 단계;
    상기 하드마스크 패턴들의 측면과 상면을 둘러싸는 물질층을 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG)으로 형성하는 단계; 및
    상기 물질층으로 인해 간격이 감소된 상기 하드마스크 패턴들을 식각마스크로 하여 상기 반도체 기재를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 하드마스크 패턴들은 실리콘 또는 실리콘저매늄 중에 서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 실리콘 또는 실리콘저매늄은 단결정, 다결정 또는 비정질 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서, 상기 물질층은 실리콘층 또는 실리콘저매늄층인 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020050060796A 2005-07-06 2005-07-06 반도체 소자의 제조방법 KR100674982B1 (ko)

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