JP2002280392A - 化合物半導体の製造方法および化合物半導体 - Google Patents
化合物半導体の製造方法および化合物半導体Info
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Abstract
(57)【要約】
【課題】 サイドウォールを利用して微細ゲートを精度
良く形成する。 【解決手段】 ＧａＡｓ基板１上に窒化シリコン３を形
成し、窒化シリコン３上に酸化シリコン４を形成し、酸
化シリコン４上にレジストを形成して酸化シリコン４を
エッチングし、レジストを除去して全面に酸化シリコン
からなるサイドウォール５を形成し、全面をエッチング
してＧａＡｓ基板１の表面に達する開口部６を形成して
化合物半導体１を製造する構成にした。これにより、サ
イドウォール５が酸化シリコンからなるので、開口部６
を良好な形状で形成することができ、化合物半導体１の
ゲートを精度良く形成することができるようになる。ま
た、窒化シリコン３がＺｎの拡散不良を防止し、安定し
た特性の化合物半導体１を得ることができる。
良く形成する。 【解決手段】 ＧａＡｓ基板１上に窒化シリコン３を形
成し、窒化シリコン３上に酸化シリコン４を形成し、酸
化シリコン４上にレジストを形成して酸化シリコン４を
エッチングし、レジストを除去して全面に酸化シリコン
からなるサイドウォール５を形成し、全面をエッチング
してＧａＡｓ基板１の表面に達する開口部６を形成して
化合物半導体１を製造する構成にした。これにより、サ
イドウォール５が酸化シリコンからなるので、開口部６
を良好な形状で形成することができ、化合物半導体１の
ゲートを精度良く形成することができるようになる。ま
た、窒化シリコン３がＺｎの拡散不良を防止し、安定し
た特性の化合物半導体１を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体の製造
方法に関し、特にゲートを微細化する化合物半導体の製
造方法に関する。
方法に関し、特にゲートを微細化する化合物半導体の製
造方法に関する。
【０００２】
【従来の技術】近年、移動体通信システムにおいて、携
帯通信端末の小型化、低消費電力化が求められている。
そのため、ＰＨＳ（Personal Handiphone System）や携
帯電話などに使用される送信用パワーアンプでは、単一
正電源化、駆動電圧の低減、駆動効率の向上等が要求さ
れている。
帯通信端末の小型化、低消費電力化が求められている。
そのため、ＰＨＳ（Personal Handiphone System）や携
帯電話などに使用される送信用パワーアンプでは、単一
正電源化、駆動電圧の低減、駆動効率の向上等が要求さ
れている。
【０００３】現在、このような送信用パワーアンプとし
て実用化されているデバイスには、接合型電界効果型ト
ランジスタ（ＪＦＥＴ，Junction Field Effect Transi
stor）、Ｐ型ゲートを用いたヘテロ接合型電界効果型ト
ランジスタ（ｐ−ｇａｔｅＨＦＥＴ，p-gate Heterojun
ction Field Effect Transistor）、ショットキーバリ
アゲート電界効果型トランジスタ（ＭＥＳＦＥＴ，Meta
l-Semiconductor Field Effect Transistor）、ヘテロ
接合型電界効果型トランジスタ（ＨＦＥＴ，Heterojunc
tion Field Effect Transistor）などがある。
て実用化されているデバイスには、接合型電界効果型ト
ランジスタ（ＪＦＥＴ，Junction Field Effect Transi
stor）、Ｐ型ゲートを用いたヘテロ接合型電界効果型ト
ランジスタ（ｐ−ｇａｔｅＨＦＥＴ，p-gate Heterojun
ction Field Effect Transistor）、ショットキーバリ
アゲート電界効果型トランジスタ（ＭＥＳＦＥＴ，Meta
l-Semiconductor Field Effect Transistor）、ヘテロ
接合型電界効果型トランジスタ（ＨＦＥＴ，Heterojunc
tion Field Effect Transistor）などがある。
【０００４】実用化されている電界効果型トランジスタ
の中で、ＪＦＥＴやｐ−ｇａｔｅＨＦＥＴは、ＰＮ接合
を利用して電流変調を行うことができる。例えば、ガリ
ウム砒素（ＧａＡｓ）またはアルミニウムガリウム砒素
（ＡｌＧａＡｓ）などの半絶縁性単結晶の基板上に直
接、あるいはＰ型層を介して、Ｎ型のチャネル層が形成
されており、このチャネル層に接してＰ型領域が、Ｐ型
領域に接してゲート電極、ソース電極、ドレイン電極が
それぞれ形成されている。Ｐ型領域とチャネル層との界
面には空乏層が形成され、ゲート電極への電圧印加によ
って空乏層の大きさを変化させ、ソース電極からチャネ
ル層を通ってドレイン電極に達するまでの電流が変調さ
れる。
の中で、ＪＦＥＴやｐ−ｇａｔｅＨＦＥＴは、ＰＮ接合
を利用して電流変調を行うことができる。例えば、ガリ
ウム砒素（ＧａＡｓ）またはアルミニウムガリウム砒素
（ＡｌＧａＡｓ）などの半絶縁性単結晶の基板上に直
接、あるいはＰ型層を介して、Ｎ型のチャネル層が形成
されており、このチャネル層に接してＰ型領域が、Ｐ型
領域に接してゲート電極、ソース電極、ドレイン電極が
それぞれ形成されている。Ｐ型領域とチャネル層との界
面には空乏層が形成され、ゲート電極への電圧印加によ
って空乏層の大きさを変化させ、ソース電極からチャネ
ル層を通ってドレイン電極に達するまでの電流が変調さ
れる。
【０００５】ＪＦＥＴをはじめとするＦＥＴ（Field Ef
fect Transistor）において、低電圧駆動を可能にし、
駆動効率を上げるためには電流の増幅率を大きくする必
要がある。そのためには、ゲートの線幅を細くすること
が有効である。線幅を０．５μm以下にする場合には、
短波長光を用いる露光装置、例えば、ｉ線（波長３６５
ｎｍ）のステッパーや、電子ビームリソグラフィの技術
を用いることで達成できる。しかし、このような露光装
置は高額で、低コストが要求されるプロセスに適用する
ことができなかった。従来のｇ線（波長４３６ｎｍ）の
ステッパーを用いても、位相シフトマスクによりＦＥＴ
のゲートに当たる部分の線幅を短くする技術が必要であ
った。
fect Transistor）において、低電圧駆動を可能にし、
駆動効率を上げるためには電流の増幅率を大きくする必
要がある。そのためには、ゲートの線幅を細くすること
が有効である。線幅を０．５μm以下にする場合には、
短波長光を用いる露光装置、例えば、ｉ線（波長３６５
ｎｍ）のステッパーや、電子ビームリソグラフィの技術
を用いることで達成できる。しかし、このような露光装
置は高額で、低コストが要求されるプロセスに適用する
ことができなかった。従来のｇ線（波長４３６ｎｍ）の
ステッパーを用いても、位相シフトマスクによりＦＥＴ
のゲートに当たる部分の線幅を短くする技術が必要であ
った。
【０００６】そこで、ｇ線ステッパーを用いた場合でも
ゲートを微細化する方法として、半導体装置のゲートを
形成するための開口部を形成する際にサイドウォールを
利用する方法が提案されている。
ゲートを微細化する方法として、半導体装置のゲートを
形成するための開口部を形成する際にサイドウォールを
利用する方法が提案されている。
【０００７】図８から図１２にサイドウォールを利用し
た従来の半導体製造工程の概略を示す。図８は半導体装
置の基板の断面図である。
た従来の半導体製造工程の概略を示す。図８は半導体装
置の基板の断面図である。
【０００８】基板１００に対し、レジスト１０１でパタ
ーニングを施し、トランジスタのチャネルとなる部分に
イオン注入を行い、Ｎ型のチャネル層１０２を形成す
る。次いで、ソース、ドレインのコンタクトをとる領域
に対してもイオン注入し、Ｎ+型のソース領域１０３、
ドレイン領域１０４を形成する。チャネル層１０２、ソ
ース領域１０３、ドレイン領域１０４が形成されたＧａ
Ａｓ基板１００には、レジスト１０１を除去した後、イ
オン注入不純物の活性化とイオン注入時の基板１００の
ダメージ回復を目的にアニール処理が施される。
ーニングを施し、トランジスタのチャネルとなる部分に
イオン注入を行い、Ｎ型のチャネル層１０２を形成す
る。次いで、ソース、ドレインのコンタクトをとる領域
に対してもイオン注入し、Ｎ+型のソース領域１０３、
ドレイン領域１０４を形成する。チャネル層１０２、ソ
ース領域１０３、ドレイン領域１０４が形成されたＧａ
Ａｓ基板１００には、レジスト１０１を除去した後、イ
オン注入不純物の活性化とイオン注入時の基板１００の
ダメージ回復を目的にアニール処理が施される。
【０００９】図９は絶縁膜を堆積した状態の断面図であ
る。アニール処理を施した基板１００の全面に、プラズ
マＣＶＤ法により、絶縁膜１０５を堆積する。
る。アニール処理を施した基板１００の全面に、プラズ
マＣＶＤ法により、絶縁膜１０５を堆積する。
【００１０】図１０は絶縁膜をエッチングした状態の断
面図である。図９で示す工程で堆積された絶縁膜１０５
上に、レジスト１０６でゲートパターンを作成し、ｇ線
ステッパーにて約０．５μｍの線幅でレジストの開口を
行う。次いで、レジストの開口部分の絶縁膜１０５をエ
ッチングする。このとき、後述する開口部１０９のエッ
チング工程にて、基板１００の削れ防止のため、図１０
に示すエッチング工程においては、絶縁膜１０５が基板
１００上に薄く残るところでエッチングを止める。
面図である。図９で示す工程で堆積された絶縁膜１０５
上に、レジスト１０６でゲートパターンを作成し、ｇ線
ステッパーにて約０．５μｍの線幅でレジストの開口を
行う。次いで、レジストの開口部分の絶縁膜１０５をエ
ッチングする。このとき、後述する開口部１０９のエッ
チング工程にて、基板１００の削れ防止のため、図１０
に示すエッチング工程においては、絶縁膜１０５が基板
１００上に薄く残るところでエッチングを止める。
【００１１】図１１はサイドウォールとなる層を堆積し
た状態の断面図である。レジスト１０６を除去した後、
プラズマＣＶＤ法により、サイドウォールとなる層１０
７を堆積する。
た状態の断面図である。レジスト１０６を除去した後、
プラズマＣＶＤ法により、サイドウォールとなる層１０
７を堆積する。
【００１２】図１２は従来法により開口部を形成した状
態の断面図である。図１１までの工程が終了した後、全
面に反応性イオンエッチングを行い、サイドウォールと
なる層１０７および絶縁膜１０５を、開口部１０９が基
板１００の表面に達するようエッチングする。
態の断面図である。図１１までの工程が終了した後、全
面に反応性イオンエッチングを行い、サイドウォールと
なる層１０７および絶縁膜１０５を、開口部１０９が基
板１００の表面に達するようエッチングする。
【００１３】このように、基板上に絶縁膜を堆積した
後、ｇ線ステッパーにて、例えば、約０．５μmのレジ
ストの開口を行い、絶縁膜の途中までエッチングし、サ
イドウォールとして同じ材質の絶縁膜を堆積させ、全面
に異方性エッチングを行うことにより、ｇ線のステッパ
ーで約０．３μｍのゲートを形成することが可能であ
る。
後、ｇ線ステッパーにて、例えば、約０．５μmのレジ
ストの開口を行い、絶縁膜の途中までエッチングし、サ
イドウォールとして同じ材質の絶縁膜を堆積させ、全面
に異方性エッチングを行うことにより、ｇ線のステッパ
ーで約０．３μｍのゲートを形成することが可能であ
る。
【００１４】
【発明が解決しようとする課題】しかし、従来の方法で
は、基板上の絶縁膜をエッチングする際、基板の削れ防
止のため、絶縁膜が薄く残るようにエッチングする工程
において、絶縁膜の膜厚面内分布が悪い場合や、エッチ
ングの面内分布が悪い場合には、基板表面が露出してし
まう場合がある。その結果、開口部を形成するためのエ
ッチング工程において、開口部が基板内部にまで達し、
特性に変化が生じて歩留まりが悪化する。
は、基板上の絶縁膜をエッチングする際、基板の削れ防
止のため、絶縁膜が薄く残るようにエッチングする工程
において、絶縁膜の膜厚面内分布が悪い場合や、エッチ
ングの面内分布が悪い場合には、基板表面が露出してし
まう場合がある。その結果、開口部を形成するためのエ
ッチング工程において、開口部が基板内部にまで達し、
特性に変化が生じて歩留まりが悪化する。
【００１５】このようなエッチング工程における不具合
を改善する方法として酸化シリコンで絶縁膜およびサイ
ドウォールを形成する方法がある。酸化シリコンはエッ
チングの際、形状良く、かつ面内分布良くエッチングを
行うことができるため、絶縁膜、サイドウォールの材料
として広く用いられている。しかし、化合物半導体の製
造において、ゲート直下のＧａＡｓやＡｌＧａＡｓなど
の基板部分にＰ型不純物として亜鉛（Ｚｎ）を拡散させ
る場合には、ＧａＡｓやＡｌＧａＡｓからなる基板上に
絶縁膜として酸化シリコンを用いると、添加したＺｎが
ゲート直下の基板部分だけでなく、さらにＧａＡｓまた
はＡｌＧａＡｓと酸化シリコンとの界面近傍において横
方向への拡散が促進される拡散不良が生じてしまうとい
った問題点がある。
を改善する方法として酸化シリコンで絶縁膜およびサイ
ドウォールを形成する方法がある。酸化シリコンはエッ
チングの際、形状良く、かつ面内分布良くエッチングを
行うことができるため、絶縁膜、サイドウォールの材料
として広く用いられている。しかし、化合物半導体の製
造において、ゲート直下のＧａＡｓやＡｌＧａＡｓなど
の基板部分にＰ型不純物として亜鉛（Ｚｎ）を拡散させ
る場合には、ＧａＡｓやＡｌＧａＡｓからなる基板上に
絶縁膜として酸化シリコンを用いると、添加したＺｎが
ゲート直下の基板部分だけでなく、さらにＧａＡｓまた
はＡｌＧａＡｓと酸化シリコンとの界面近傍において横
方向への拡散が促進される拡散不良が生じてしまうとい
った問題点がある。
【００１６】この場合、絶縁膜およびサイドウォール
に、酸素を成分に含まない窒化シリコンを用いることに
より、Ｚｎの拡散不良を防止できる。しかし、窒化シリ
コンを、特にサイドウォールに用いた場合は、エッチン
グ耐性に問題が生じる可能性がある。
に、酸素を成分に含まない窒化シリコンを用いることに
より、Ｚｎの拡散不良を防止できる。しかし、窒化シリ
コンを、特にサイドウォールに用いた場合は、エッチン
グ耐性に問題が生じる可能性がある。
【００１７】図１３は窒化シリコンで形成されたサイド
ウォールをエッチングした状態のひとつの例を示す図で
ある。半導体装置２００は、ＧａＡｓ基板２０１と、Ｇ
ａＡｓ基板２０１に形成されたチャネル層２０２、ソー
ス領域２０３、ドレイン領域２０４と、ＧａＡｓ基板２
０１上に堆積された窒化シリコンからなる絶縁膜２０５
と、窒化シリコンからなるサイドウォール２０６と、ゲ
ート用に開口された開口部２０７とから構成されてい
る。
ウォールをエッチングした状態のひとつの例を示す図で
ある。半導体装置２００は、ＧａＡｓ基板２０１と、Ｇ
ａＡｓ基板２０１に形成されたチャネル層２０２、ソー
ス領域２０３、ドレイン領域２０４と、ＧａＡｓ基板２
０１上に堆積された窒化シリコンからなる絶縁膜２０５
と、窒化シリコンからなるサイドウォール２０６と、ゲ
ート用に開口された開口部２０７とから構成されてい
る。
【００１８】窒化シリコンは高堆積速度を有している。
この窒化シリコンはサイドウォールに使用すると、堆積
初期に形成される窒化シリコンの膜が比較的もろいた
め、サイドウォール２０６とする窒化シリコンの堆積後
に全面をエッチングすると、サイドウォール２０６が崩
れてしまう場合がある。この場合、本来のゲート部分と
なる開口部２０７だけでなく、サイドウォール２０６と
絶縁膜２０５との間に間隙２０８が形成され、エッチン
グの条件によってはＧａＡｓ基板２０１表面が露出して
しまう。これにより、ゲートを形成した場合に、実効ゲ
ート長が長くなり、特性変化を生じて歩留まりが悪化す
るといった問題点がある。
この窒化シリコンはサイドウォールに使用すると、堆積
初期に形成される窒化シリコンの膜が比較的もろいた
め、サイドウォール２０６とする窒化シリコンの堆積後
に全面をエッチングすると、サイドウォール２０６が崩
れてしまう場合がある。この場合、本来のゲート部分と
なる開口部２０７だけでなく、サイドウォール２０６と
絶縁膜２０５との間に間隙２０８が形成され、エッチン
グの条件によってはＧａＡｓ基板２０１表面が露出して
しまう。これにより、ゲートを形成した場合に、実効ゲ
ート長が長くなり、特性変化を生じて歩留まりが悪化す
るといった問題点がある。
【００１９】本発明はこのような点に鑑みてなされたも
のであり、サイドウォールを利用して微細ゲートを精度
良く形成する化合物半導体の製造方法および化合物半導
体を提供することを目的とする。
のであり、サイドウォールを利用して微細ゲートを精度
良く形成する化合物半導体の製造方法および化合物半導
体を提供することを目的とする。
【００２０】また、本発明は、不純物の拡散不良のない
化合物半導体の製造方法および化合物半導体を提供する
ことを目的とする。
化合物半導体の製造方法および化合物半導体を提供する
ことを目的とする。
【００２１】
【課題を解決するための手段】本発明によれば、絶縁膜
をエッチングして開口部を形成する化合物半導体の製造
方法において、ガリウム砒素またはアルミニウムガリウ
ム砒素からなる基板上に窒化シリコンからなる第１の絶
縁膜を形成し、第１の絶縁膜上に酸化シリコンからなる
第２の絶縁膜を形成し、第２の絶縁膜上にレジストを形
成して第２の絶縁膜をエッチングし、レジストを除去し
て全面に酸化シリコンからなる第３の絶縁膜を形成し、
全面をエッチングして基板の表面に達する開口部を形成
することを特徴とする化合物半導体の製造方法が提供さ
れる。
をエッチングして開口部を形成する化合物半導体の製造
方法において、ガリウム砒素またはアルミニウムガリウ
ム砒素からなる基板上に窒化シリコンからなる第１の絶
縁膜を形成し、第１の絶縁膜上に酸化シリコンからなる
第２の絶縁膜を形成し、第２の絶縁膜上にレジストを形
成して第２の絶縁膜をエッチングし、レジストを除去し
て全面に酸化シリコンからなる第３の絶縁膜を形成し、
全面をエッチングして基板の表面に達する開口部を形成
することを特徴とする化合物半導体の製造方法が提供さ
れる。
【００２２】上記構成によれば、第３の絶縁膜が酸化シ
リコンから形成されるので、全面をエッチングして基板
の表面に達する開口部を形成する際、良好な形状の開口
部を形成することができる。これにより、開口部のエッ
チング不良により実効ゲート長が長くなることがなく、
ゲートが精度良く形成された化合物半導体を得ることが
できる。
リコンから形成されるので、全面をエッチングして基板
の表面に達する開口部を形成する際、良好な形状の開口
部を形成することができる。これにより、開口部のエッ
チング不良により実効ゲート長が長くなることがなく、
ゲートが精度良く形成された化合物半導体を得ることが
できる。
【００２３】また、窒化シリコンからなる第１の絶縁膜
が、ＧａＡｓまたはＡｌＧａＡｓからなる基板上に形成
されているので、ＧａＡｓまたはＡｌＧａＡｓからなる
基板に、例えばＰ型不純物として亜鉛などを拡散する場
合であっても、酸化シリコンに誘引される拡散不良を防
止することができるようになる。
が、ＧａＡｓまたはＡｌＧａＡｓからなる基板上に形成
されているので、ＧａＡｓまたはＡｌＧａＡｓからなる
基板に、例えばＰ型不純物として亜鉛などを拡散する場
合であっても、酸化シリコンに誘引される拡散不良を防
止することができるようになる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の実施の形態に係る
化合物半導体の断面図である。
を参照して説明する。図１は本発明の実施の形態に係る
化合物半導体の断面図である。
【００２５】化合物半導体１は、ＧａＡｓ基板２と、Ｇ
ａＡｓ基板２上にプラズマＣＶＤ法により形成された窒
化シリコン３と、窒化シリコン３上にプラズマＣＶＤ法
により形成された酸化シリコン４と、酸化シリコンをプ
ラズマＣＶＤ法により形成した後に、反応性イオンエッ
チングにより形成されたサイドウォール５と、反応性イ
オンエッチングにより形成された、ＧａＡｓ基板２の表
面に達する開口部６とから構成されている。
ａＡｓ基板２上にプラズマＣＶＤ法により形成された窒
化シリコン３と、窒化シリコン３上にプラズマＣＶＤ法
により形成された酸化シリコン４と、酸化シリコンをプ
ラズマＣＶＤ法により形成した後に、反応性イオンエッ
チングにより形成されたサイドウォール５と、反応性イ
オンエッチングにより形成された、ＧａＡｓ基板２の表
面に達する開口部６とから構成されている。
【００２６】上記の構成の化合物半導体１において、全
面が反応性イオンエッチングされると、サイドウォール
５が酸化シリコンから形成されているので、面内分布良
く、良好な形状で開口部６が形成することができる。こ
れにより、実効ゲート長が長くなるなどの特性の変化や
歩留まりの悪化を防止できる。
面が反応性イオンエッチングされると、サイドウォール
５が酸化シリコンから形成されているので、面内分布良
く、良好な形状で開口部６が形成することができる。こ
れにより、実効ゲート長が長くなるなどの特性の変化や
歩留まりの悪化を防止できる。
【００２７】また、開口部６にＰ型不純物としてＺｎを
拡散させた場合には、ＧａＡｓ基板２と酸化シリコン４
とが、窒化シリコン３で隔離されているので、Ｚｎの拡
散不良を防止できる。
拡散させた場合には、ＧａＡｓ基板２と酸化シリコン４
とが、窒化シリコン３で隔離されているので、Ｚｎの拡
散不良を防止できる。
【００２８】次に、上記構成の化合物半導体の製造方法
について詳細に説明する。図２から図７はＪＦＥＴ製造
の各工程での化合物半導体の断面図である。図２はＧａ
Ａｓ基板の断面図である。ＧａＡｓ基板１０に対し、レ
ジスト１１でパターニングし、トランジスタのチャネル
となる部分にイオン注入を行い、Ｎ型のチャネル層１２
を形成する。次いで、ソース、ドレインのコンタクトを
とる領域に対してもイオン注入し、Ｎ+型のソース領域
１３、ドレイン領域１４を形成する。チャネル層１２、
ソース領域１３、ドレイン領域１４が形成されたＧａＡ
ｓ基板１０には、レジスト１１を除去した後、イオン注
入不純物の活性化とイオン注入時のＧａＡｓ基板１０の
ダメージ回復を目的にアニール処理が施される。
について詳細に説明する。図２から図７はＪＦＥＴ製造
の各工程での化合物半導体の断面図である。図２はＧａ
Ａｓ基板の断面図である。ＧａＡｓ基板１０に対し、レ
ジスト１１でパターニングし、トランジスタのチャネル
となる部分にイオン注入を行い、Ｎ型のチャネル層１２
を形成する。次いで、ソース、ドレインのコンタクトを
とる領域に対してもイオン注入し、Ｎ+型のソース領域
１３、ドレイン領域１４を形成する。チャネル層１２、
ソース領域１３、ドレイン領域１４が形成されたＧａＡ
ｓ基板１０には、レジスト１１を除去した後、イオン注
入不純物の活性化とイオン注入時のＧａＡｓ基板１０の
ダメージ回復を目的にアニール処理が施される。
【００２９】図３は窒化シリコンを堆積した状態の断面
図である。アニール処理を施したＧａＡｓ基板１０の全
面に、プラズマＣＶＤ法により、窒化シリコン１５を５
０ｎｍ堆積する。
図である。アニール処理を施したＧａＡｓ基板１０の全
面に、プラズマＣＶＤ法により、窒化シリコン１５を５
０ｎｍ堆積する。
【００３０】図４は酸化シリコンを堆積した状態の断面
図である。図３で示す工程で堆積された窒化シリコン１
５上に、プラズマＣＶＤ法により、酸化シリコン１６を
３００ｎｍ堆積する。
図である。図３で示す工程で堆積された窒化シリコン１
５上に、プラズマＣＶＤ法により、酸化シリコン１６を
３００ｎｍ堆積する。
【００３１】図５は酸化シリコンをエッチングした状態
の断面図である。図４で示す工程で堆積された酸化シリ
コン１６上に、レジスト１７でゲートパターンを作成
し、ｇ線ステッパーにて約０．５μｍの線幅でレジスト
１７の開口を行う。次いで、レジスト１７の開口部分の
酸化シリコン１６を窒化シリコン１５に対して選択的に
エッチングする。
の断面図である。図４で示す工程で堆積された酸化シリ
コン１６上に、レジスト１７でゲートパターンを作成
し、ｇ線ステッパーにて約０．５μｍの線幅でレジスト
１７の開口を行う。次いで、レジスト１７の開口部分の
酸化シリコン１６を窒化シリコン１５に対して選択的に
エッチングする。
【００３２】図６はサイドウォールの酸化シリコンを堆
積した状態の断面図である。レジスト１７を除去した
後、プラズマＣＶＤ法により、酸化シリコン１８を２０
０ｎｍ堆積する。このとき、サイドウォールとなる部分
１９は約０．１μｍの厚みで形成される。
積した状態の断面図である。レジスト１７を除去した
後、プラズマＣＶＤ法により、酸化シリコン１８を２０
０ｎｍ堆積する。このとき、サイドウォールとなる部分
１９は約０．１μｍの厚みで形成される。
【００３３】図７は開口部を形成した状態の断面図であ
る。図６までの工程が終了した後、全面に反応性イオン
エッチングを行い、酸化シリコン１８をエッチングす
る。次いで、窒化シリコンと酸化シリコンのエッチング
レートの選択比が１となる条件にてエッチングし、Ｇａ
Ａｓ基板１０表面まで開口し、開口部２０を形成する。
これにより、ｇ線ステッパーにて約０．５μｍの線幅で
レジスト１７の開口を行った場合には、約０．１μｍの
サイドウォール２１をつけて約０．３μｍの線幅のゲー
トを形成することができる。
る。図６までの工程が終了した後、全面に反応性イオン
エッチングを行い、酸化シリコン１８をエッチングす
る。次いで、窒化シリコンと酸化シリコンのエッチング
レートの選択比が１となる条件にてエッチングし、Ｇａ
Ａｓ基板１０表面まで開口し、開口部２０を形成する。
これにより、ｇ線ステッパーにて約０．５μｍの線幅で
レジスト１７の開口を行った場合には、約０．１μｍの
サイドウォール２１をつけて約０．３μｍの線幅のゲー
トを形成することができる。
【００３４】上記のような化合物半導体の製造方法によ
れば、酸化シリコン１８が良好な形状のサイドウォール
２１を形成し、開口部２０を精度良く形成することがで
きる。これにより、実効ゲート長が長くなるなどの特性
の変化や歩留まりの悪化を防止できる。
れば、酸化シリコン１８が良好な形状のサイドウォール
２１を形成し、開口部２０を精度良く形成することがで
きる。これにより、実効ゲート長が長くなるなどの特性
の変化や歩留まりの悪化を防止できる。
【００３５】さらに、従来広く用いられているｇ線ステ
ッパーにて約０．３μｍの線幅のゲートを安定して形成
することができる。上記の説明では、基板材料にＧａＡ
ｓを用いたが、ＡｌＧａＡｓについても同様に実施可能
である。
ッパーにて約０．３μｍの線幅のゲートを安定して形成
することができる。上記の説明では、基板材料にＧａＡ
ｓを用いたが、ＡｌＧａＡｓについても同様に実施可能
である。
【００３６】また、ＧａＡｓまたはＡｌＧａＡｓの基板
上に堆積する窒化シリコン、酸化シリコンの膜厚は、最
終のフィールド膜の厚さの設計によって自由に設定する
ことができる。さらに、サイドウォールとして堆積する
酸化シリコンの膜厚を変化させることによって、ゲート
の線幅を制御することができる。
上に堆積する窒化シリコン、酸化シリコンの膜厚は、最
終のフィールド膜の厚さの設計によって自由に設定する
ことができる。さらに、サイドウォールとして堆積する
酸化シリコンの膜厚を変化させることによって、ゲート
の線幅を制御することができる。
【００３７】
【発明の効果】以上説明したように本発明では、絶縁膜
をエッチングして開口部を形成する化合物半導体の製造
方法において、ＧａＡｓまたはＡｌＧａＡｓからなる基
板上に窒化シリコンからなる第１の絶縁膜を形成し、第
１の絶縁膜上に酸化シリコンからなる第２の絶縁膜を形
成し、第２の絶縁膜上にレジストを形成して第２の絶縁
膜をエッチングし、レジストを除去して全面に酸化シリ
コンからなる第３の絶縁膜を形成し、全面をエッチング
して基板の表面に達する開口部を形成して化合物半導体
を製造する構成にした。これにより、第３の絶縁膜がサ
イドウォールとなり、全面をエッチングして基板の表面
に達する開口部を形成する際、良好な形状の開口部を形
成することができるので、化合物半導体のゲートを精度
良く形成することができるようになる。
をエッチングして開口部を形成する化合物半導体の製造
方法において、ＧａＡｓまたはＡｌＧａＡｓからなる基
板上に窒化シリコンからなる第１の絶縁膜を形成し、第
１の絶縁膜上に酸化シリコンからなる第２の絶縁膜を形
成し、第２の絶縁膜上にレジストを形成して第２の絶縁
膜をエッチングし、レジストを除去して全面に酸化シリ
コンからなる第３の絶縁膜を形成し、全面をエッチング
して基板の表面に達する開口部を形成して化合物半導体
を製造する構成にした。これにより、第３の絶縁膜がサ
イドウォールとなり、全面をエッチングして基板の表面
に達する開口部を形成する際、良好な形状の開口部を形
成することができるので、化合物半導体のゲートを精度
良く形成することができるようになる。
【００３８】また、窒化シリコンからなる第１の絶縁膜
が、ＧａＡｓまたはＡｌＧａＡｓからなる基板上に形成
されているので、ＧａＡｓまたはＡｌＧａＡｓに、Ｐ型
不純物としてＺｎを含有させる場合であっても、絶縁膜
中の酸化シリコンに誘引される拡散不良がなく、安定し
た特性の化合物半導体を得ることができるようになる。
が、ＧａＡｓまたはＡｌＧａＡｓからなる基板上に形成
されているので、ＧａＡｓまたはＡｌＧａＡｓに、Ｐ型
不純物としてＺｎを含有させる場合であっても、絶縁膜
中の酸化シリコンに誘引される拡散不良がなく、安定し
た特性の化合物半導体を得ることができるようになる。
【００３９】さらに、従来の装置を用いて、微細なゲー
トを安定した特性で形成することができるので、低コス
トで化合物半導体を製造できる。このような化合物半導
体により、低電圧での駆動が可能で、駆動効率の良いデ
バイスを製造することができる。
トを安定した特性で形成することができるので、低コス
トで化合物半導体を製造できる。このような化合物半導
体により、低電圧での駆動が可能で、駆動効率の良いデ
バイスを製造することができる。
【図１】本発明の実施の形態に係る化合物半導体の断面
図である。
図である。
【図２】ＧａＡｓ基板の断面図である。
【図３】窒化シリコンを堆積した状態の断面図である。
【図４】酸化シリコンを堆積した状態の断面図である。
【図５】酸化シリコンをエッチングした状態の断面図で
ある。
ある。
【図６】サイドウォールの酸化シリコンを堆積した状態
の断面図である。
の断面図である。
【図７】開口部を形成した状態の断面図である。
【図８】半導体装置の基板の断面図である。
【図９】絶縁膜を堆積した状態の断面図である。
【図１０】絶縁膜をエッチングした状態の断面図であ
る。
る。
【図１１】サイドウォールとなる層を堆積した状態の断
面図である。
面図である。
【図１２】従来法により開口部を形成した状態の断面図
である。
である。
【図１３】窒化シリコンで形成されたサイドウォールを
エッチングした状態のひとつの例を示す図である。
エッチングした状態のひとつの例を示す図である。
１……化合物半導体、２……ＧａＡｓ基板、３……窒化
シリコン、４……酸化シリコン、５……サイドウォー
ル、６……開口部。
シリコン、４……酸化シリコン、５……サイドウォー
ル、６……開口部。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA05 CC03 DD04 DD07 DD16 DD17 GG12 HH14 5F004 AA04 BA04 DB03 DB07 EA06 EB02 5F102 GB01 GC01 GD01 GJ05 GL04 GL05 GR10 GS03 GT01 HC18 HC21
Claims (5)
- 【請求項１】 絶縁膜をエッチングして開口部を形成す
る化合物半導体の製造方法において、 ガリウム砒素またはアルミニウムガリウム砒素からなる
基板上に窒化シリコンからなる第１の絶縁膜を形成し、 前記第１の絶縁膜上に酸化シリコンからなる第２の絶縁
膜を形成し、 前記第２の絶縁膜上にレジストを形成して前記第２の絶
縁膜をエッチングし、 前記レジストを除去して全面に酸化シリコンからなる第
３の絶縁膜を形成し、全面をエッチングして前記基板の
表面に達する開口部を形成することを特徴とする化合物
半導体の製造方法。 - 【請求項２】 前記化合物半導体の製造方法において、 前記開口部の形成後、前記基板に亜鉛を拡散することを
特徴とする請求項１記載の化合物半導体の製造方法。 - 【請求項３】 請求項１記載の方法を用いて製造された
化合物半導体を有する装置。 - 【請求項４】 絶縁膜のエッチングにより形成された開
口部を有する化合物半導体において、 ガリウム砒素またはアルミニウムガリウム砒素からなる
基板と、 前記基板上に形成された窒化シリコンからなる第１の絶
縁膜と、 前記第１の絶縁膜上に形成された酸化シリコンからなる
第２の絶縁膜およびサイドウォールと、 前記基板の表面に達する開口部と、 を有することを特徴とする化合物半導体。 - 【請求項５】 前記化合物半導体は、前記基板に亜鉛が
拡散されていることを特徴とする請求項４記載の化合物
半導体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001073825A JP2002280392A (ja) | 2001-03-15 | 2001-03-15 | 化合物半導体の製造方法および化合物半導体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001073825A JP2002280392A (ja) | 2001-03-15 | 2001-03-15 | 化合物半導体の製造方法および化合物半導体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002280392A true JP2002280392A (ja) | 2002-09-27 |
Family
ID=18931194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001073825A Pending JP2002280392A (ja) | 2001-03-15 | 2001-03-15 | 化合物半導体の製造方法および化合物半導体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002280392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709389B2 (en) | 2005-07-06 | 2010-05-04 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device |
-
2001
- 2001-03-15 JP JP2001073825A patent/JP2002280392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709389B2 (en) | 2005-07-06 | 2010-05-04 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device |
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