KR100973260B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents

반도체소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 트랜지스터 형성방법을 개시한다. 개시된 발명은, 반도체기판상에 게이트산화막을 형성하는 단계; 상기 게이트산화막상에 감광막 패턴을 형성하는 단계; 상기 감광막패턴을 포함한 게이트산화막상에 절연막을 형성 한후 상기 감광막패턴 상면이 드러날 때까지 상기 절연막을 평탄화시키는 단계; 상기 감광막패턴을 제거하여 트렌치를 형성한후 상기 트렌치내에 도전층패턴을 형성하는 단계; 상기 절연막을 선택적으로 제거하여 상기 도전층패턴측면에 절연막 스페이서를 형성하는 단계; 및 상기 절연막스페이서측면아래의 반도체기판내에 소오스/드레인영역을 형성하는 단계를 포함하여 구성되며, 기존의 방식으로 진행시에 발생될 수 있는 활성영역의 실리콘 손실 방지 및 감광물질을 배리어로 폴리실리콘 식각을 진행시에 패터닝된 감광물질의 측벽 부위도 식각이 진행되어 폴리실리콘라인에 공격을 받는 것을 방지할 수 있는 것이다.

Description

반도체소자의 트랜지스터 형성방법{Method for forming transistor of semiconductor device}
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
31 : 실리콘기판 33 : 게이트산화막
35 : 제1감광막패턴 37 : 제1식각공정
39 : LDD영역 41 : 산화막
41a : 절연막스페이서 43 : 트렌치(네거티브영역)
45 : 폴리실리콘층패턴 47 : 제2감광막패턴
49 : 제2식각공정 51 : 소오스/드레인영역
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 폴리실 리콘의 미세패턴뿐만 아니라 라인을 형성하는 모든 공정에 적용가능하며, 즉 메탈라인 등의 아이솔레이션패턴과 조밀한 패턴이 심한 경우 또는 듀얼 다마신공정등에 적용가능한 반도체소자의 트랜지스터 형성방법에 관한 것이다.
종래기술에 따른 반도체소자의 트랜지스터 형성방법에 대해 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체소자의 트랜지스터 형성방법에 의하면, 도 1a에 도시된 바와같이, 실리콘기판(11)상에 폴리실리콘층을 형성하기 전에 게이트산화공정을 진행하여 상기 실리콘기판(11)표면에 게이트산화막(13)을 형성한후 그 위에 폴리실리콘층(15)을 증착한다.
그다음, 상기 폴리실리콘층(15)상에 폴리실리콘층라인을 정의하기 위해 감광물질을 도포한후 이를 포토리소그라피 공정기술에 의한 노광 및 현상공정을 통해 선택적으로 제거하여 감광막패턴(17)을 형성한다.
이어서, 도 1b에 도시된 바와같이, 상기 감광막패턴(17)을 마스크로 상기 폴리실리콘층(15)과 게이트산화막(13)을 선택적으로 제거한다. 이때, 상기 폴리실리콘층(15) 식각시에 Cl2/HBr/He-O2/Ar 등을 이용한 활성화된 플라즈마를 이용한다.
이렇게 식각공정을 진행한후 감광막패턴(17)을 제거한다. 이때, 폴리실리콘층 진행후의 실리콘 표면이 드러나면서 약간의 실리콘 손실이 발생하게 된다. 이렇 게 형성하게 되면 게이트산화막(13)위에 폴리실리콘층패턴(15a)이 패터닝된 형태로 된다.
그다음, 도 1c에 도시된 바와같이, LDD 구조를 형성하기 위해 실리콘기판(11)에 저농도 이온(19)을 주입하여 저농도영역(21), 예를들어 N-/P-영역을 형성한다.
이어서, 도 1d에 도시된 바와같이, 전체 구조의 상면에 절연막스페이서용 산화막(23)을 증착한다.
그다음, 도 1e에 도시된 바와같이, 상기 산화막(23)을 블랭킷 식각을 진행한후에 상기 폴리실리콘층패턴(15)측면에 산화막스페이서(23a)를 형성한다.
이어서, 고농도 이온, 예를들어 N+/P+ 소오스/드레인 이온(25)을 주입하여 상기 실리콘기판(11)내에 고농도 소오스/드레인영역(27)을 형성하므로써 트랜지스터 구조를 완성한다. 이때, 상기 폴리실리콘층측면의 산화막 스페이서(23a)의 식각은 CHF3/CF4/Ar 등의 가스를 이용한 활성화된 플라즈마를 이용하여 식각을 진행한다. 또한, 이들 가스에 산소 가스를 포함할 수도 있으며, CxFy 등의 가스를 포함할 수가 있다.
그러나, 상기와 같은 종래기술에 의하면, 이렇게 기존의 트랜지스터를 형성하는 공정에 대해 설명하였지만 기술이 발전하여 갈수록 폴리실리콘의 길이가 작아지게 되고, 감광물질을 이용하여 폴리실리콘패턴을 형성하게 되면, 감광물질의 패 턴이 무더지는 현상이 발생할 수도 있다.
또한, 폴리실리콘 식각을 진행시에 실리콘(Si) 손실이 발생하고, 산화막스페이서 식각진행시에 발생하는 실리콘 손실 등으로 접합깊이가 낮아지는 문제 그리고 폴리실리콘 식각을 진행시에 필드영역도 약간 식각되는 문제등이 발생할 수 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 기존의 방식으로 진행시에 발생될 수 있는 활성영역의 실리콘 손실 방지 및 감광물질을 배리어로 폴리실리콘 식각을 진행시에 패터닝된 감광물질의 측벽 부위도 식각이 진행되어 폴리실리콘라인에 공격을 받는 것을 방지할 수 있는 반도체소자의 트랜지스터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 폴리실리콘 식각진행도중에 패터닝된 감광물질 이 쓰러지는 것을 방지하여 미세패턴 형성이 가능하도록 한 반도체소자의 트랜지 스터 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 트랜지스터 형성 방법은, 반도체기판상에 게이트산화막을 형성하는 단계;
상기 게이트산화막상에 감광막패턴을 형성하는 단계;
상기 감광막패턴을 포함한 게이트산화막상에 절연막을 형성한후 상기 감광막패턴 상면이 드러날 때까지 상기 절연막을 평탄화시키는 단계;
상기 감광막패턴을 제거하여 트렌치를 형성한후 상기 트렌치내에 도전층패턴을 형성하는 단계;
상기 절연막을 선택적으로 제거하여 상기 도전층패턴측면에 절연막스페이서를 형성하는 단계; 및
상기 절연막스페이서측면아래의 반도체기판내에 소오스/드레인영역을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 도 2a에 도시된 바와같이, 소자분리공정이 진행된 실리콘기판(31)상에 게이트산화공정을 진행하여 상기 실리콘기판(31)표면에 게이트산화막(33)을 형성한다. 이때, 상기 게이트산화막(33)은 실리콘 표면에 열적방식으로 산화시켜 형성하거나 자연산화막을 형성할 수도 있다. 왜냐하면, 자연산화막은 트랜지스터 구조가 집적화되면서 게이트산화막 또한 짧아지는 추세이고 열적 방식으로 산화막을 성장시키는 방식에는 한계가 있기때문에 자연산화막(native oxide)으로도 산화막이 성장되기 때문이다.
그다음, 상기 게이트산화막(33)상에 감광물질을 도포한후 이를 선택적으로 패터닝하여 감광막패턴(35)을 형성한다. 이때, 상기 감광막패턴(35)은 나중에 폴리실리콘이 형성될 영역이 된다.
이어서, 저농도이온, 예를들어 P-/N- 이온주입(37)을 실시하여 상기 실리콘 기판(31)내에 저농도이온영역(39)을 형성한다. 이는 기존의 폴리실리콘층을 형성한다음 이온 주입하던 것을 본 발명에서는 폴리실리콘 라인이 아닌 감광물질의 패터닝을 진행한후 이온을 주입한다.
그다음, 도 2b에 도시된 바와같이, 전체 구조의 상면에 저온 산화막(ITO) 증착방식으로 산화막(41)을 증착한다. 이때, 상기 산화막(41) 증착은 감광물질의 패턴의 높이만큼의 높이로 증착할 수도 있고, 또는 더 두껍게 예를들어, 1000∼10000Å정도로 증착할 수도 있다.
이어서, 도 2c에 도시된 바와같이, 화학적 기계적 연막(chemical mechanical polishing : CMP)를 진행하여 상기 감광막패턴(35)의 상부가 드러나도록 산화막(41)을 평탄화시킨다.
그다음, O2 플라즈마방식으로 상기 감광막패턴(35)을 제거한다. 이렇게 감광막패턴(35)이 제거된 트렌치, 즉 네거티브영역(43)은 나중에 폴리실리콘 라인이 드러갈 영역이며, 또한 O2 플라즈마로 감광막패턴을 제거하였기 때문에 게이트산화부위의 산화막 손실이 없어 트랜지스터를 형성하는 데에는 아무런 문제가 없게 된다.
이어서, 도 2d에 도시된 바와같이, 상기 트렌치(43)를 포함한 산화막(41a)상에 폴리실리콘층을 증착한후 화학적 기계적 연마공정을 진행하여 상기 트렌치(43)내에 폴리실리콘층패턴(45)을 형성한다. 이때, 일반적으로 증착된 폴리실리콘층은 저항이 매우 높기 때문에 저항을 낮추기 위하여 불순물을 주입하게 되는데, POCl3 도핑이나 이온임플란트장비를 이용한 이온 주입 등의 방법이 있으며, 최근에는 폴 리실리콘 증착과 불순물 주입을 동시에 수행하는 인시튜 도프트된 폴리실리콘 증착공정을 많이 이용하고 있다.
그다음, 도 2e에 도시된 바와같이, 상기 폴리실리콘층패턴(45)의 측면에 스페이서를 형성하기 위해 상기 폴리실리콘층패턴(45)상부를 포함한 상기 산화막(41a)상면에 감광물질을 도포한후 이를 선택적으로 제거하여 상기 폴리실리콘층패턴(45) 상부 및 상기 산화막(41a)의 일부상면에만 잔류하는 감광막패턴(47)을 형성한다.
이어서, 도 2f에 도시된 바와같이, 상기 감광막패턴(47)을 마스크로 드러나 있는 상기 산화막(41a)과 게이트산화막(33)부분을 선택적으로 제거하여 상기 폴리실리콘층패턴(45)측면에 LDD스페이서(41b)를 형성한다. 이때, 상기 LDD 스페이서(41b)를 형성하기 위한 산화막 식각시에 CHF3/CF4/O2/Ar 등을 이용한 활성화된 플라즈마를 이용하여 식각을 진행한다. 또한, 가스는 N2 가스를 포함할 수 있으며, CxFy 등의 가스를 포함할 수도 있다.
그다음, 고농도 이온, 예를들어 N+/P+ 소오스/드레인이온주입(49)을 진행하여 상기 폴리실리콘층패턴(45)측면아래의 실리콘기판(31)내에 소오스/드레인영역 (51)을 형성한다.
한편, 본 발명에서 사용한 LTO(low temperature oxide) 증착 방식은 CIS(CMOS image sensor) 디바이스에서 사용하고 있는 공정을 적용한 것이다. CIS에서는 칼라필터(R,G,B)를 형성한 다음 LTO를 증착하여 R,G,B 패턴을 보호하게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 트랜지스터 형성방법에 의하면, 본 발명에서 제시하는 방법은 미세패턴 형성시에 사용가능한 것으로서 폴리실리콘의 미세패턴을 할 수가 있으며, 또한 미세패턴 진행시에 폴리실리콘을 직접적으로 식각을 진행하는 것이 아니기 때문에 폴리실리콘의 공격 및 활성영역의 Si 손실등을 방지할 수가 있게 된다.
또한, 본 발명은 미세패턴 형성시에 감광물질의 마스크패턴부위가 폴리실리콘층패턴 CD와 동일하기 때문에 기존의 폴리실리콘을 식각진행하여 패턴진행할 때에 소자분리/조밀한 패턴에서 오는 CD 변화 등을 걱정할 필요가 없다.
그리고, 폴리실리콘의 미세패턴뿐만 아니라 라인을 형성하는 모든 공정에 적용가능하며 즉, 메탈라인 등의 소자분리패턴과 조밀한 패턴이 심한 경우 또는 듀얼 다마신 공정에도 적용가능하다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (12)

  1. 반도체기판상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 포함한 게이트산화막상에 절연막을 형성한후 상기 감광막패턴 상면이 드러날 때까지 상기 절연막을 평탄화시키는 단계;
    상기 감광막패턴을 제거하여 트렌치를 형성한후 상기 트렌치내에 도전층으로서 폴리실리콘층을 증착후 화학적 기계적 연마공정을 통해 평탄화하여 도전층패턴을 형성하는 단계;
    상기 절연막을 선택적으로 제거하여 상기 도전층패턴측면에 절연막스페이서를 형성하는 단계; 및
    상기 절연막스페이서측면아래의 반도체기판내에 소오스/드레인영역을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 감광막패턴의 양측아래의 반도체기판내에 LDD영역을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 게이트산화막은 반도체기판표면에 열적방식에 의한 산화공정을 통해 형성하거나 자연산화막으로 형성하는 것을 특징으로하는 반도체소자 의 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 절연막은 저온증착방식에 의한 산화막인 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  5. 제1항에 있어서, 상기 절연막은 화학적 기계적 연마(CMP)공정을 통해 감광막패턴의 상면까지 평탄화되는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  6. 제1항에 있어서, 상기 감광막패턴은 산소(O2) 플라즈마로 제거하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  7. 삭제
  8. 제1항에 있어서, 상기 폴리실리콘층을 증착한후 POCl3 도핑 또는 이온 임플란트 장비를 이용한 이온주입을 실시하거나 폴리실리콘층 증착과 불순물주입을 동시에 수행하는 인시튜 도프트 폴리실리콘층 증착을 수행하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  9. 제1항에 있어서, 상기 절연막스페이서를 형성하는 단계는, 절연막을 평탄화시킨후 도전층패턴과 절연막 부분상에 감광막패턴을 형성한후 이를 마스크로 노출된 절연막을 제거하여 절연막스페이서를 형성하는 단계로 이루어지는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  10. 제9항에 있어서, 상기 절연막 식각시에 CHF3/CF4/O2/Ar 을 이용한 활성화된 플라즈마를 이용하여 식각공정을 진행하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  11. 제10항에 있어서, 상기 절연막 식각시에 N2 가스 또는 CxFy 계열의 가스를 더 추가하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  12. 제4항에 있어서, 상기 산화막은 200 ℃ 이하 온도에서 증착하되, 두께는 1000∼10000 Å 범위이내인 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
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