JPH11261057A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11261057A JPH11261057A JP8271998A JP8271998A JPH11261057A JP H11261057 A JPH11261057 A JP H11261057A JP 8271998 A JP8271998 A JP 8271998A JP 8271998 A JP8271998 A JP 8271998A JP H11261057 A JPH11261057 A JP H11261057A
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Abstract
(57)【要約】
【課題】 諸々の不都合を生ぜしめることなくチャネル
ストッパー層を形成してしきい値電圧を適正に保つ。 【解決手段】 基板１の全面を覆う酸化膜１３を堆積
し、パターニングして、帯状の開孔溝１４を形成する。
酸化膜１３をマスクとして、開孔溝１４の底面を熱酸化
してゲート酸化膜３を形成し、再び酸化膜１３をマスク
として、全面にｐ型不純物をイオン注入し、チャネルス
トッパー層５ａとなるｐ型接合領域５を形成する。そし
て、開孔溝１４を埋め込む形状にゲート電極４を形成
し、酸化膜１３を除去した後に、ゲート電極４をマスク
としてｎ型不純物をイオン注入し、ゲート電極４の両側
にソース／ドレインとなるｎ型接合領域７を形成する。
ストッパー層を形成してしきい値電圧を適正に保つ。 【解決手段】 基板１の全面を覆う酸化膜１３を堆積
し、パターニングして、帯状の開孔溝１４を形成する。
酸化膜１３をマスクとして、開孔溝１４の底面を熱酸化
してゲート酸化膜３を形成し、再び酸化膜１３をマスク
として、全面にｐ型不純物をイオン注入し、チャネルス
トッパー層５ａとなるｐ型接合領域５を形成する。そし
て、開孔溝１４を埋め込む形状にゲート電極４を形成
し、酸化膜１３を除去した後に、ゲート電極４をマスク
としてｎ型不純物をイオン注入し、ゲート電極４の両側
にソース／ドレインとなるｎ型接合領域７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に素子分離構造により画定された
素子活性領域にゲート電極構造を有するＭＯＳトランジ
スタに適用して好適である。
の製造方法に関し、特に素子分離構造により画定された
素子活性領域にゲート電極構造を有するＭＯＳトランジ
スタに適用して好適である。
【０００２】
【従来の技術】従来において、半導体基板上の素子分離
構造に包囲されて形成された素子活性領域に、トランジ
スタ素子が形成されてなる半導体装置（ＭＯＳトランジ
スタ）の一例を図５に示す。
構造に包囲されて形成された素子活性領域に、トランジ
スタ素子が形成されてなる半導体装置（ＭＯＳトランジ
スタ）の一例を図５に示す。
【０００３】このような半導体装置を製造するには、先
ず図５（ａ）に示すように、選択酸化法であるＬＯＣＯ
Ｓ法により、例えばｐ型のシリコン半導体基板１０１上
に素子分離構造であるフィールド酸化膜１０２を膜厚５
０００Å程度に形成し、素子活性領域１０３を画定す
る。続いて、いわゆるショートチャネル効果を防止する
目的で、素子活性領域１０３の表層にｐ型不純物、例え
ばホウ素（Ｂ）をイオン注入し、ｐ型接合領域１１１を
形成する。
ず図５（ａ）に示すように、選択酸化法であるＬＯＣＯ
Ｓ法により、例えばｐ型のシリコン半導体基板１０１上
に素子分離構造であるフィールド酸化膜１０２を膜厚５
０００Å程度に形成し、素子活性領域１０３を画定す
る。続いて、いわゆるショートチャネル効果を防止する
目的で、素子活性領域１０３の表層にｐ型不純物、例え
ばホウ素（Ｂ）をイオン注入し、ｐ型接合領域１１１を
形成する。
【０００４】続いて、図５（ｂ）に示すように、素子活
性領域１０３の表面に熱酸化を施して、ゲート絶縁膜１
０４となるシリコン酸化膜を形成した後、シリコン半導
体基板１０１の全面にＣＶＤ法により多結晶シリコン膜
を堆積させる。次いで、多結晶シリコン膜上にフォトレ
ジストを塗布し、フォトリソグラフィーを行い、レジス
トパターンを形成した後、レジストパターンをマスクと
してシリコン酸化膜及び多結晶シリコン膜にドライエッ
チングを施して、ゲート酸化膜１０４及びゲート電極１
０５を形成する。
性領域１０３の表面に熱酸化を施して、ゲート絶縁膜１
０４となるシリコン酸化膜を形成した後、シリコン半導
体基板１０１の全面にＣＶＤ法により多結晶シリコン膜
を堆積させる。次いで、多結晶シリコン膜上にフォトレ
ジストを塗布し、フォトリソグラフィーを行い、レジス
トパターンを形成した後、レジストパターンをマスクと
してシリコン酸化膜及び多結晶シリコン膜にドライエッ
チングを施して、ゲート酸化膜１０４及びゲート電極１
０５を形成する。
【０００５】続いて、図５（ｃ）に示すように、ゲート
電極１０５をマスクとして、当該ゲート電極１０５の両
側の素子活性領域１０３の表層にｎ型不純物、例えば砒
素（Ａｓ）を高濃度にイオン注入してｎ型接合領域１１
２を形成する。
電極１０５をマスクとして、当該ゲート電極１０５の両
側の素子活性領域１０３の表層にｎ型不純物、例えば砒
素（Ａｓ）を高濃度にイオン注入してｎ型接合領域１１
２を形成する。
【０００６】しかる後、図５（ｄ）に示すように、シリ
コン半導体基板１０１に所定条件でアニール処理を施し
て、ｐ型接合領域１１１が熱拡散してなるチャネルスト
ッパー層１１１ａ及びｎ型接合領域１１２が熱拡散して
なり、ソース／ドレインとして機能する一対の不純物拡
散層１１２ａを形成し、ＭＯＳトランジスタの主構成を
完成させる。
コン半導体基板１０１に所定条件でアニール処理を施し
て、ｐ型接合領域１１１が熱拡散してなるチャネルスト
ッパー層１１１ａ及びｎ型接合領域１１２が熱拡散して
なり、ソース／ドレインとして機能する一対の不純物拡
散層１１２ａを形成し、ＭＯＳトランジスタの主構成を
完成させる。
【０００７】
【発明が解決しようとする課題】近時における半導体装
置の微細化への要請に応えるには、当該微細化に伴うシ
ョートチャネル効果の発生を抑え、しきい値電圧の低下
を防止することが必須である。そのため、従来では、図
５（ｄ）に示すように、シリコン半導体基板１０１と同
一導電型の不純物をイオン注入してなるチャネルストッ
パー層１１１ａを形成している。しかしながらこの場
合、不純物拡散層１１２ａの表層では、ｐ型接合領域１
１１を形成したためにそのｎ型不純物濃度が低下し、当
該表層の下層部位に比して低濃度の領域１１３が形成さ
れる。ｎ型接合領域１１２は、ｐ型接合領域１１１を高
濃度に形成するほど相対的に低濃度化されるため、不純
物拡散層１１２ａのコンタクト抵抗が増加するという深
刻な問題が惹起される。
置の微細化への要請に応えるには、当該微細化に伴うシ
ョートチャネル効果の発生を抑え、しきい値電圧の低下
を防止することが必須である。そのため、従来では、図
５（ｄ）に示すように、シリコン半導体基板１０１と同
一導電型の不純物をイオン注入してなるチャネルストッ
パー層１１１ａを形成している。しかしながらこの場
合、不純物拡散層１１２ａの表層では、ｐ型接合領域１
１１を形成したためにそのｎ型不純物濃度が低下し、当
該表層の下層部位に比して低濃度の領域１１３が形成さ
れる。ｎ型接合領域１１２は、ｐ型接合領域１１１を高
濃度に形成するほど相対的に低濃度化されるため、不純
物拡散層１１２ａのコンタクト抵抗が増加するという深
刻な問題が惹起される。
【０００８】この問題に対処するためには、ｎ型接合領
域１１２の不純物濃度を更に増加させる必要があるが、
それに伴って必然的に不純物拡散層１１２ａの接合容量
が増加し、動作速度の劣化を招くことになる。
域１１２の不純物濃度を更に増加させる必要があるが、
それに伴って必然的に不純物拡散層１１２ａの接合容量
が増加し、動作速度の劣化を招くことになる。
【０００９】そこで、本発明の目的は、諸々の不都合を
生ぜしめることなくチャネルストッパー層を形成してし
きい値電圧を適正に保ちつつ素子の微細化を実現すると
ともに、高い動作特性を有する信頼性の高い半導体装置
及びその製造方法を提供することである。
生ぜしめることなくチャネルストッパー層を形成してし
きい値電圧を適正に保ちつつ素子の微細化を実現すると
ともに、高い動作特性を有する信頼性の高い半導体装置
及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に素子分離構造により囲まれてなる素子活
性領域を有し、少なくとも前記素子活性領域上に電極構
造が形成されてなる半導体装置であって、前記素子活性
領域の前記電極構造の直下における表層のみに前記半導
体基板と同一導電型の第１の不純物拡散層を有するとと
もに、前記素子活性領域の前記電極構造の両側における
表層に前記半導体基板と逆導電型の一対の第２の不純物
拡散層を有している。
半導体基板上に素子分離構造により囲まれてなる素子活
性領域を有し、少なくとも前記素子活性領域上に電極構
造が形成されてなる半導体装置であって、前記素子活性
領域の前記電極構造の直下における表層のみに前記半導
体基板と同一導電型の第１の不純物拡散層を有するとと
もに、前記素子活性領域の前記電極構造の両側における
表層に前記半導体基板と逆導電型の一対の第２の不純物
拡散層を有している。
【００１１】本発明の半導体装置の一態様例において
は、前記電極構造が、ゲート絶縁膜上にゲート電極が形
成されてなるゲート電極構造である。
は、前記電極構造が、ゲート絶縁膜上にゲート電極が形
成されてなるゲート電極構造である。
【００１２】本発明の半導体装置の製造方法は、半導体
基板上に素子分離構造を形成して素子活性領域を画定す
る第１の工程と、前記半導体基板の全面を覆うように第
１の絶縁膜を堆積し、当該第１の絶縁膜を加工して少な
くとも前記素子活性領域の表面の一部を露出させる電極
形状の溝を形成する第２の工程と、前記溝の底面に露出
した前記素子活性領域の表面上に第２の絶縁膜を形成す
る第３の工程と、前記第１の絶縁膜をマスクとして、前
記第２の絶縁膜を介して前記素子活性領域の表層に前記
半導体基板と同一導電型の不純物を導入する第４の工程
と、前記第２の絶縁膜を介して前記溝に導電膜を形成
し、前記第２の絶縁膜と前記導電膜からなる電極構造を
形成する第５の工程と、前記第１の絶縁膜を除去する第
６の工程と、前記電極構造の両側の前記素子活性領域の
表層に前記半導体基板と逆導電型の不純物を導入する第
７の工程とを有する。
基板上に素子分離構造を形成して素子活性領域を画定す
る第１の工程と、前記半導体基板の全面を覆うように第
１の絶縁膜を堆積し、当該第１の絶縁膜を加工して少な
くとも前記素子活性領域の表面の一部を露出させる電極
形状の溝を形成する第２の工程と、前記溝の底面に露出
した前記素子活性領域の表面上に第２の絶縁膜を形成す
る第３の工程と、前記第１の絶縁膜をマスクとして、前
記第２の絶縁膜を介して前記素子活性領域の表層に前記
半導体基板と同一導電型の不純物を導入する第４の工程
と、前記第２の絶縁膜を介して前記溝に導電膜を形成
し、前記第２の絶縁膜と前記導電膜からなる電極構造を
形成する第５の工程と、前記第１の絶縁膜を除去する第
６の工程と、前記電極構造の両側の前記素子活性領域の
表層に前記半導体基板と逆導電型の不純物を導入する第
７の工程とを有する。
【００１３】本発明の半導体装置の製造方法は、半導体
基板上に素子分離構造を形成して素子活性領域を画定す
る第１の工程と、前記半導体基板の全面を覆うように第
１の絶縁膜を堆積し、当該第１の絶縁膜を加工して前記
素子活性領域に電極形状の溝を形成する第２の工程と、
前記第１の絶縁膜をマスクとして、前記溝の底面の前記
素子活性領域の表層に前記半導体基板と同一導電型の不
純物を導入する第８の工程と、前記溝の底面に露出した
前記素子活性領域の表面上に第２の絶縁膜を形成する第
９の工程と、前記第２の絶縁膜を介して前記溝に導電膜
を形成し、前記第２の絶縁膜と前記導電膜からなる電極
構造を形成する第５の工程と、前記第１の絶縁膜を除去
する第６の工程と、前記電極構造の両側の前記素子活性
領域の表層に前記半導体基板と逆導電型の不純物を導入
する第７の工程とを有する。
基板上に素子分離構造を形成して素子活性領域を画定す
る第１の工程と、前記半導体基板の全面を覆うように第
１の絶縁膜を堆積し、当該第１の絶縁膜を加工して前記
素子活性領域に電極形状の溝を形成する第２の工程と、
前記第１の絶縁膜をマスクとして、前記溝の底面の前記
素子活性領域の表層に前記半導体基板と同一導電型の不
純物を導入する第８の工程と、前記溝の底面に露出した
前記素子活性領域の表面上に第２の絶縁膜を形成する第
９の工程と、前記第２の絶縁膜を介して前記溝に導電膜
を形成し、前記第２の絶縁膜と前記導電膜からなる電極
構造を形成する第５の工程と、前記第１の絶縁膜を除去
する第６の工程と、前記電極構造の両側の前記素子活性
領域の表層に前記半導体基板と逆導電型の不純物を導入
する第７の工程とを有する。
【００１４】本発明の半導体装置の製造方法の一態様例
においては、前記第２の絶縁膜がゲート絶縁膜であり、
前記電極構造が前記ゲート絶縁膜上にゲート電極が形成
されてなるゲート電極構造である。
においては、前記第２の絶縁膜がゲート絶縁膜であり、
前記電極構造が前記ゲート絶縁膜上にゲート電極が形成
されてなるゲート電極構造である。
【００１５】本発明の半導体装置の製造方法の一態様例
においては、前記第５の工程において、前記第２の絶縁
膜を介して前記溝を埋め込むように前記第１の絶縁膜の
全面に導電膜を形成した後、前記第１の絶縁膜上の前記
導電膜が除去されるまで、前記導電膜の全面を異方性エ
ッチングし、前記導電膜を前記溝を埋め込む形状とす
る。
においては、前記第５の工程において、前記第２の絶縁
膜を介して前記溝を埋め込むように前記第１の絶縁膜の
全面に導電膜を形成した後、前記第１の絶縁膜上の前記
導電膜が除去されるまで、前記導電膜の全面を異方性エ
ッチングし、前記導電膜を前記溝を埋め込む形状とす
る。
【００１６】本発明の半導体装置の製造方法の一態様例
においては、前記第５の工程において、前記第２の絶縁
膜を介して前記溝を埋め込むように前記第１の絶縁膜の
全面に導電膜を形成した後、前記第１の絶縁膜上の前記
導電膜が除去されるまで、前記導電膜の全面を研磨し、
前記導電膜を前記溝を埋め込む形状とする。
においては、前記第５の工程において、前記第２の絶縁
膜を介して前記溝を埋め込むように前記第１の絶縁膜の
全面に導電膜を形成した後、前記第１の絶縁膜上の前記
導電膜が除去されるまで、前記導電膜の全面を研磨し、
前記導電膜を前記溝を埋め込む形状とする。
【００１７】
【作用】本発明の半導体装置においては、素子活性領域
にて、電極構造（例えば、ゲート絶縁膜上にゲート電極
が形成されてなるゲート電極構造）の直下の半導体基板
の表層のみに半導体基板と同一導電型の不純物が導入さ
れて不純物領域（チャネルストッパー層）が形成されて
いる。従って、当該チャネルストッパー層と一対の不純
物拡散層（ソース／ドレイン）との重畳部位を有しない
ので、ソース／ドレインは、その不純物濃度がチャネル
ストッパー層形成のための不純物導入の条件に左右され
ることなく均一な濃度に形成される。そのため、ソース
／ドレインの不純物濃度を徒に高くする必要がなく、比
較的低い濃度にソース／ドレインを形成しても、コンタ
クト抵抗を適正値に保持し、優れた動作速度の半導体装
置が実現される。
にて、電極構造（例えば、ゲート絶縁膜上にゲート電極
が形成されてなるゲート電極構造）の直下の半導体基板
の表層のみに半導体基板と同一導電型の不純物が導入さ
れて不純物領域（チャネルストッパー層）が形成されて
いる。従って、当該チャネルストッパー層と一対の不純
物拡散層（ソース／ドレイン）との重畳部位を有しない
ので、ソース／ドレインは、その不純物濃度がチャネル
ストッパー層形成のための不純物導入の条件に左右され
ることなく均一な濃度に形成される。そのため、ソース
／ドレインの不純物濃度を徒に高くする必要がなく、比
較的低い濃度にソース／ドレインを形成しても、コンタ
クト抵抗を適正値に保持し、優れた動作速度の半導体装
置が実現される。
【００１８】本発明の半導体装置の製造方法において
は、電極形状の開孔溝をもつ第１の絶縁膜からなるマス
クを用いて、全面に半導体基板と同一導電型の不純物を
導入することで、前記溝から第２の絶縁膜（ゲート絶縁
膜）を介して露出している素子活性領域の表層のみに自
己整合的に前記不純物が導入される。そして、前記溝を
埋め込む形状の電極構造を自己整合的に形成し、当該第
１の絶縁膜を除去する。このとき、素子活性領域におい
て、電極構造の直下の領域のみに不純物領域が形成され
ており、従ってその後に一対の不純物拡散層（ソース／
ドレイン）を形成するための半導体基板と逆導電型の不
純物を導入しても、前記不純物領域と重畳することなく
当該不純物領域と独立にソース／ドレインが形成される
ことになる。
は、電極形状の開孔溝をもつ第１の絶縁膜からなるマス
クを用いて、全面に半導体基板と同一導電型の不純物を
導入することで、前記溝から第２の絶縁膜（ゲート絶縁
膜）を介して露出している素子活性領域の表層のみに自
己整合的に前記不純物が導入される。そして、前記溝を
埋め込む形状の電極構造を自己整合的に形成し、当該第
１の絶縁膜を除去する。このとき、素子活性領域におい
て、電極構造の直下の領域のみに不純物領域が形成され
ており、従ってその後に一対の不純物拡散層（ソース／
ドレイン）を形成するための半導体基板と逆導電型の不
純物を導入しても、前記不純物領域と重畳することなく
当該不純物領域と独立にソース／ドレインが形成される
ことになる。
【００１９】本発明の半導体装置の製造方法において
は、電極形状の開孔溝をもつ第１の絶縁膜からなるマス
クを用いて、全面に半導体基板と同一導電型の不純物を
導入することで、前記素子活性領域の表層のみに自己整
合的に前記不純物が導入される。そして、前記溝を埋め
込む形状の電極構造を自己整合的に形成し、前記第１の
絶縁膜を除去する。このとき、素子活性領域において、
電極構造の直下の領域のみに不純物領域が形成されてお
り、従ってその後に一対の不純物拡散層（ソース／ドレ
イン）を形成するための半導体基板と逆導電型の不純物
を導入しても、前記不純物領域と重畳することなく当該
不純物領域と独立にソース／ドレインが形成されること
になる。
は、電極形状の開孔溝をもつ第１の絶縁膜からなるマス
クを用いて、全面に半導体基板と同一導電型の不純物を
導入することで、前記素子活性領域の表層のみに自己整
合的に前記不純物が導入される。そして、前記溝を埋め
込む形状の電極構造を自己整合的に形成し、前記第１の
絶縁膜を除去する。このとき、素子活性領域において、
電極構造の直下の領域のみに不純物領域が形成されてお
り、従ってその後に一対の不純物拡散層（ソース／ドレ
イン）を形成するための半導体基板と逆導電型の不純物
を導入しても、前記不純物領域と重畳することなく当該
不純物領域と独立にソース／ドレインが形成されること
になる。
【００２０】
【発明の実施の形態】以下、図面を参照して、本発明を
ＭＯＳトランジスタに適用したいくつかの実施形態につ
いて詳細に説明する。
ＭＯＳトランジスタに適用したいくつかの実施形態につ
いて詳細に説明する。
【００２１】（第１の実施形態）初めに、第１の実施形
態について説明する。この第１の実施形態においては、
ＭＯＳトランジスタの構成をその製造方法と共に説明す
る。図１及び図２は、このＭＯＳトランジスタの主要部
分をその工程順に示す概略断面図である。
態について説明する。この第１の実施形態においては、
ＭＯＳトランジスタの構成をその製造方法と共に説明す
る。図１及び図２は、このＭＯＳトランジスタの主要部
分をその工程順に示す概略断面図である。
【００２２】先ず、図１（ａ）に示すように、いわゆる
ＬＯＣＯＳ法により、例えばｐ型のシリコン半導体基板
１上に素子分離構造としてフィールド酸化膜２を形成
し、これにより素子活性領域１１を画定する。具体的に
は、シリコン半導体基板１の表面に熱酸化、或いは水素
を燃焼させて水を生成し酸化させるいわゆるパイロジェ
ニック法によりパッド酸化膜を形成した後、このパッド
酸化膜上にＣＶＤ法によりシリコン窒化膜を堆積させ、
シリコン窒化膜及びパッド酸化膜にフォトリソグラフィ
ー及びそれに続くドライエッチングを施して、素子活性
領域を形成する部位のみにシリコン窒化膜及びパッド酸
化膜を残し、即ちシリコン半導体基板１の表面の素子分
離領域となる部位を露出させる。次いで、シリコン窒化
膜（及びパッド酸化膜）をマスクとして露出した素子分
離領域に熱酸化を施し、膜厚５０００Å程度のフィール
ド酸化膜２を形成する。
ＬＯＣＯＳ法により、例えばｐ型のシリコン半導体基板
１上に素子分離構造としてフィールド酸化膜２を形成
し、これにより素子活性領域１１を画定する。具体的に
は、シリコン半導体基板１の表面に熱酸化、或いは水素
を燃焼させて水を生成し酸化させるいわゆるパイロジェ
ニック法によりパッド酸化膜を形成した後、このパッド
酸化膜上にＣＶＤ法によりシリコン窒化膜を堆積させ、
シリコン窒化膜及びパッド酸化膜にフォトリソグラフィ
ー及びそれに続くドライエッチングを施して、素子活性
領域を形成する部位のみにシリコン窒化膜及びパッド酸
化膜を残し、即ちシリコン半導体基板１の表面の素子分
離領域となる部位を露出させる。次いで、シリコン窒化
膜（及びパッド酸化膜）をマスクとして露出した素子分
離領域に熱酸化を施し、膜厚５０００Å程度のフィール
ド酸化膜２を形成する。
【００２３】なお、素子分離構造としては、フィールド
酸化膜２に限定されず、このフィールド酸化膜２の代わ
りに、素子分離領域に例えば薄いシリコン酸化膜を介し
て導電膜であるシールドプレート電極をパターン形成
し、このシールドプレート電極を所定電位に固定するこ
とで下層の素子分離領域を当該所定電位に固定して素子
分離を行う、いわゆるフィールドシールド素子分離構造
を形成してもよい。
酸化膜２に限定されず、このフィールド酸化膜２の代わ
りに、素子分離領域に例えば薄いシリコン酸化膜を介し
て導電膜であるシールドプレート電極をパターン形成
し、このシールドプレート電極を所定電位に固定するこ
とで下層の素子分離領域を当該所定電位に固定して素子
分離を行う、いわゆるフィールドシールド素子分離構造
を形成してもよい。
【００２４】続いて、シリコン窒化膜及びパッド酸化膜
を除去した後、図１（ｂ）に示すように、常圧ＣＶＤ
法、減圧ＣＶＤ法又はプラズマＣＶＤ法のいずれかの手
法により、全面を覆うようにＴＥＯＳを用いた有機シリ
コン系酸化膜１３を堆積する。次いで、この有機シリコ
ン系酸化膜１３を異方性エッチングによりパターニング
し、素子活性領域１１の表面の一部を露出させるように
後述するゲート電極構造と同一形状の開孔溝１４を形成
する。このときのエッチング条件としては、例えばＲＦ
を７００Ｗ、圧力を７５０Ｔｏｒｒ、エッチングガスを
ＣＨＦ3 ，ＣＦ4，Ａｒとしてガス流量をＣＨＦ3 ／Ｃ
Ｆ4 ／Ａｒ＝５０／５０／５００ｓｃｃｍとする。
を除去した後、図１（ｂ）に示すように、常圧ＣＶＤ
法、減圧ＣＶＤ法又はプラズマＣＶＤ法のいずれかの手
法により、全面を覆うようにＴＥＯＳを用いた有機シリ
コン系酸化膜１３を堆積する。次いで、この有機シリコ
ン系酸化膜１３を異方性エッチングによりパターニング
し、素子活性領域１１の表面の一部を露出させるように
後述するゲート電極構造と同一形状の開孔溝１４を形成
する。このときのエッチング条件としては、例えばＲＦ
を７００Ｗ、圧力を７５０Ｔｏｒｒ、エッチングガスを
ＣＨＦ3 ，ＣＦ4，Ａｒとしてガス流量をＣＨＦ3 ／Ｃ
Ｆ4 ／Ａｒ＝５０／５０／５００ｓｃｃｍとする。
【００２５】続いて、図１（ｃ）に示すように、有機シ
リコン系酸化膜１３をマスクとして、シリコン半導体基
板１に熱酸化を施す。このとき、開孔溝１４から露出し
たシリコン半導体基板１の表面領域のみが熱酸化され、
膜厚１５０Å程度の薄いゲート酸化膜３が形成される。
次いで、再び開孔溝１４が形成された有機シリコン系酸
化膜１３をマスクとして、全面にｐ型不純物、ここでは
ホウ素（Ｂ）を加速電圧が３０ＫｅＶ程度、ドーズ量が
１．０×１０12／ｃｍ2 程度の条件でイオン注入する。
このとき、有機シリコン系酸化膜１３がマスクとなっ
て、開孔溝１４からゲート酸化膜３を介してシリコン半
導体基板１の表層のみにイオン注入がなされ、ｐ型接合
領域５が自己整合的に形成される。
リコン系酸化膜１３をマスクとして、シリコン半導体基
板１に熱酸化を施す。このとき、開孔溝１４から露出し
たシリコン半導体基板１の表面領域のみが熱酸化され、
膜厚１５０Å程度の薄いゲート酸化膜３が形成される。
次いで、再び開孔溝１４が形成された有機シリコン系酸
化膜１３をマスクとして、全面にｐ型不純物、ここでは
ホウ素（Ｂ）を加速電圧が３０ＫｅＶ程度、ドーズ量が
１．０×１０12／ｃｍ2 程度の条件でイオン注入する。
このとき、有機シリコン系酸化膜１３がマスクとなっ
て、開孔溝１４からゲート酸化膜３を介してシリコン半
導体基板１の表層のみにイオン注入がなされ、ｐ型接合
領域５が自己整合的に形成される。
【００２６】続いて、図１（ｄ）に示すように、ゲート
酸化膜３を介して開孔溝１４内を埋め込むように有機シ
リコン系酸化膜１３の全面に多結晶シリコン膜を形成し
た後、有機シリコン系酸化膜１３をストッパーとして、
多結晶シリコン膜の全面にエッチング速度を均一とした
ドライエッチングを施し、開孔溝１４内のみを充填する
ように多結晶シリコン膜を残し、ゲート酸化膜３及び多
結晶シリコン膜からなるゲート電極４から構成されるゲ
ート電極構造６を形成する。
酸化膜３を介して開孔溝１４内を埋め込むように有機シ
リコン系酸化膜１３の全面に多結晶シリコン膜を形成し
た後、有機シリコン系酸化膜１３をストッパーとして、
多結晶シリコン膜の全面にエッチング速度を均一とした
ドライエッチングを施し、開孔溝１４内のみを充填する
ように多結晶シリコン膜を残し、ゲート酸化膜３及び多
結晶シリコン膜からなるゲート電極４から構成されるゲ
ート電極構造６を形成する。
【００２７】続いて、図１（ｅ）に示すように、ドライ
エッチング、ケミカルドライエッチング又はフッ素系の
薬液を用いたウェットエッチングのいずれかの手法によ
り、有機シリコン系酸化膜１３のみを除去する。
エッチング、ケミカルドライエッチング又はフッ素系の
薬液を用いたウェットエッチングのいずれかの手法によ
り、有機シリコン系酸化膜１３のみを除去する。
【００２８】続いて、図２（ａ）に示すように、ゲート
電極４及びフィールド酸化膜２をマスクとして、ゲート
電極４の両側における素子活性領域１１の表面領域にｎ
型不純物、ここでは砒素（Ａｓ）を加速電圧が７０ｋｅ
Ｖ程度、ドーズ量が１．５×１０15／ｃｍ2 程度の条件
でイオン注入し、一対のｎ型接合領域７を形成する。
電極４及びフィールド酸化膜２をマスクとして、ゲート
電極４の両側における素子活性領域１１の表面領域にｎ
型不純物、ここでは砒素（Ａｓ）を加速電圧が７０ｋｅ
Ｖ程度、ドーズ量が１．５×１０15／ｃｍ2 程度の条件
でイオン注入し、一対のｎ型接合領域７を形成する。
【００２９】続いて、図２（ｂ）に示すように、シリコ
ン半導体基板１に、例えば９００℃、Ｏ2 ／Ｎ2 雰囲気
下で３０分のアニール処理を施すことにより、ｐ型接合
領域５及びｎ型接合領域７を活性化させ、ｐ型拡散層で
あるチャネルストッパー層５ａ及びソース／ドレインと
して機能する一対のｎ型不純物拡散層７ａをそれぞれ形
成する。
ン半導体基板１に、例えば９００℃、Ｏ2 ／Ｎ2 雰囲気
下で３０分のアニール処理を施すことにより、ｐ型接合
領域５及びｎ型接合領域７を活性化させ、ｐ型拡散層で
あるチャネルストッパー層５ａ及びソース／ドレインと
して機能する一対のｎ型不純物拡散層７ａをそれぞれ形
成する。
【００３０】しかる後、図示は省略するが、層間絶縁膜
やコンタクト孔及び配線層等の形成工程を経て、ＭＯＳ
トランジスタを完成させる。
やコンタクト孔及び配線層等の形成工程を経て、ＭＯＳ
トランジスタを完成させる。
【００３１】この第１の実施形態によれば、上述したよ
うに、電極形状の開孔溝１４をもつ有機シリコン系酸化
膜１３をマスクとして用いて、全面にシリコン半導体基
板１と同一導電型のｐ型不純物を導入することで、開孔
溝１４の底面に存するゲート酸化膜３を介した素子活性
領域１１の表層のみに自己整合的にｐ型不純物が導入さ
れる。そして、再び有機シリコン系酸化膜１３をマスク
として利用して開孔溝１４を埋め込む形状のゲート電極
構造６を自己整合的に形成し、当該マスクを除去する。
このとき、素子活性領域１１において、ゲート電極構造
５の直下の領域のみにｐ型接合領域５が形成されてお
り、従ってその後に一対の不純物拡散層７ａを形成する
ためのシリコン半導体基板１と逆導電型のｎ型不純物を
導入しても、ｐ型接合領域５と重畳することなく当該ｐ
型接合領域５と独立にｎ型接合領域７が形成されること
になる。
うに、電極形状の開孔溝１４をもつ有機シリコン系酸化
膜１３をマスクとして用いて、全面にシリコン半導体基
板１と同一導電型のｐ型不純物を導入することで、開孔
溝１４の底面に存するゲート酸化膜３を介した素子活性
領域１１の表層のみに自己整合的にｐ型不純物が導入さ
れる。そして、再び有機シリコン系酸化膜１３をマスク
として利用して開孔溝１４を埋め込む形状のゲート電極
構造６を自己整合的に形成し、当該マスクを除去する。
このとき、素子活性領域１１において、ゲート電極構造
５の直下の領域のみにｐ型接合領域５が形成されてお
り、従ってその後に一対の不純物拡散層７ａを形成する
ためのシリコン半導体基板１と逆導電型のｎ型不純物を
導入しても、ｐ型接合領域５と重畳することなく当該ｐ
型接合領域５と独立にｎ型接合領域７が形成されること
になる。
【００３２】従って、チャネルストッパー層５ａと一対
の不純物拡散層７ａとの重畳部位が形成されないので、
不純物拡散層７ａは、その不純物濃度がチャネルストッ
パー層５ａの形成のためのｐ型不純物導入の条件に左右
されることなく、均一な濃度に形成される。そのため、
不純物拡散層７ａのｎ型不純物濃度を徒に高くする必要
がなく、比較的低い濃度に不純物拡散層７ａを形成して
も、コンタクト抵抗を適正値に保持し、優れた動作速度
のＭＯＳトランジスタが実現される。
の不純物拡散層７ａとの重畳部位が形成されないので、
不純物拡散層７ａは、その不純物濃度がチャネルストッ
パー層５ａの形成のためのｐ型不純物導入の条件に左右
されることなく、均一な濃度に形成される。そのため、
不純物拡散層７ａのｎ型不純物濃度を徒に高くする必要
がなく、比較的低い濃度に不純物拡散層７ａを形成して
も、コンタクト抵抗を適正値に保持し、優れた動作速度
のＭＯＳトランジスタが実現される。
【００３３】−変形例− ここで、第１の実施形態のＭＯＳトランジスタの変形例
について説明する。この変形例のＭＯＳトランジスタ
は、上述した第１の実施形態のそれとほぼ同様の構成を
有するものであるが、その製造工程に若干の差異がある
点で相違する。図３は、本実施形態の図１（ｄ）に対応
した概略断面図である。なお、図３において、第１の実
施形態で示した構成部材等に対応するものについては同
符号を記して説明を省略する。
について説明する。この変形例のＭＯＳトランジスタ
は、上述した第１の実施形態のそれとほぼ同様の構成を
有するものであるが、その製造工程に若干の差異がある
点で相違する。図３は、本実施形態の図１（ｄ）に対応
した概略断面図である。なお、図３において、第１の実
施形態で示した構成部材等に対応するものについては同
符号を記して説明を省略する。
【００３４】この変形例のＭＯＳトランジスタを製造す
るには、先ず第１の実施形態と同様に、図１（ａ）〜図
１（ｃ）に示す各工程を経た後、図３に示すように、ゲ
ート酸化膜１２を介して開孔溝１４内を埋め込むように
有機シリコン系酸化膜１３の全面に多結晶シリコン膜を
形成する。そして、有機シリコン系酸化膜１３上の多結
晶シリコン膜が除去されるまで多結晶シリコン膜の全面
に化学機械研磨（ＣＭＰ）を施す。このとき、図示の如
く有機シリコン系酸化膜１３の表面が平坦化されると共
に、ゲート酸化膜３及び多結晶シリコン膜からなるゲー
ト電極４から構成されるゲート電極構造６が形成され
る。
るには、先ず第１の実施形態と同様に、図１（ａ）〜図
１（ｃ）に示す各工程を経た後、図３に示すように、ゲ
ート酸化膜１２を介して開孔溝１４内を埋め込むように
有機シリコン系酸化膜１３の全面に多結晶シリコン膜を
形成する。そして、有機シリコン系酸化膜１３上の多結
晶シリコン膜が除去されるまで多結晶シリコン膜の全面
に化学機械研磨（ＣＭＰ）を施す。このとき、図示の如
く有機シリコン系酸化膜１３の表面が平坦化されると共
に、ゲート酸化膜３及び多結晶シリコン膜からなるゲー
ト電極４から構成されるゲート電極構造６が形成され
る。
【００３５】しかる後、第１の実施形態と同様に、図１
（ｅ）、図２（ａ）〜図２（ｂ）に示す各工程及び諸々
の後工程を経て、ＭＯＳトランジスタを完成させる。
（ｅ）、図２（ａ）〜図２（ｂ）に示す各工程及び諸々
の後工程を経て、ＭＯＳトランジスタを完成させる。
【００３６】この変形例においては、前述した第１の実
施形態による作用効果に加えて、ＣＭＰ法を用いるた
め、ゲート電極構造６をより容易且つ確実に形成するこ
とができ、しかも有機シリコン系酸化膜１３の表面が平
坦化されるために上層の段差が大幅に緩和され、導電膜
の断線等の発生等の回避に寄与することになる。
施形態による作用効果に加えて、ＣＭＰ法を用いるた
め、ゲート電極構造６をより容易且つ確実に形成するこ
とができ、しかも有機シリコン系酸化膜１３の表面が平
坦化されるために上層の段差が大幅に緩和され、導電膜
の断線等の発生等の回避に寄与することになる。
【００３７】（第２の実施形態）次に、第２の実施形態
について説明する。この第２の実施形態のＭＯＳトラン
ジスタは、上述した第１の実施形態のそれとほぼ同様の
構成を有するものであるが、その製造工程に若干の差異
がある点で相違する。図４（ａ）〜図４（ｃ）は、本実
施形態の図１（ｂ）〜図１（ｃ）に対応した主要工程を
示す概略断面図である。なお、図４において、第１の実
施形態で示した構成部材等に対応するものについては同
符号を記して説明を省略する。
について説明する。この第２の実施形態のＭＯＳトラン
ジスタは、上述した第１の実施形態のそれとほぼ同様の
構成を有するものであるが、その製造工程に若干の差異
がある点で相違する。図４（ａ）〜図４（ｃ）は、本実
施形態の図１（ｂ）〜図１（ｃ）に対応した主要工程を
示す概略断面図である。なお、図４において、第１の実
施形態で示した構成部材等に対応するものについては同
符号を記して説明を省略する。
【００３８】第２の実施形態のＭＯＳトランジスタを製
造するには、先ず第１の実施形態と同様に、図１（ａ）
に示す各工程を経て、シリコン窒化膜及びパッド酸化膜
を除去した後、図４（ａ）に示すように、常圧ＣＶＤ
法、減圧ＣＶＤ法又はプラズマＣＶＤ法のいずれかの手
法により、全面を覆うようにＴＥＯＳを用いた有機シリ
コン系酸化膜１３を堆積する。次いで、この有機シリコ
ン系酸化膜１３を異方性エッチングによりパターニング
し、完全に素子活性領域１１の表面を露出させずに、有
機シリコン系酸化膜１３の材料を薄く底面に残した状態
に、ゲート電極構造と同一形状の開孔溝２１を形成す
る。ここで、前記底面部位に存する有機シリコン系酸化
膜１３を薄膜部１３ａとする。このときのエッチング条
件としては、例えばＲＦを７００Ｗ、圧力を７５０Ｔｏ
ｒｒ、エッチングガスをＣＨＦ3 ，ＣＦ4 ，Ａｒとして
ガス流量をＣＨＦ3 ／ＣＦ4 ／Ａｒ＝５０／５０／５０
０ｓｃｃｍとする。
造するには、先ず第１の実施形態と同様に、図１（ａ）
に示す各工程を経て、シリコン窒化膜及びパッド酸化膜
を除去した後、図４（ａ）に示すように、常圧ＣＶＤ
法、減圧ＣＶＤ法又はプラズマＣＶＤ法のいずれかの手
法により、全面を覆うようにＴＥＯＳを用いた有機シリ
コン系酸化膜１３を堆積する。次いで、この有機シリコ
ン系酸化膜１３を異方性エッチングによりパターニング
し、完全に素子活性領域１１の表面を露出させずに、有
機シリコン系酸化膜１３の材料を薄く底面に残した状態
に、ゲート電極構造と同一形状の開孔溝２１を形成す
る。ここで、前記底面部位に存する有機シリコン系酸化
膜１３を薄膜部１３ａとする。このときのエッチング条
件としては、例えばＲＦを７００Ｗ、圧力を７５０Ｔｏ
ｒｒ、エッチングガスをＣＨＦ3 ，ＣＦ4 ，Ａｒとして
ガス流量をＣＨＦ3 ／ＣＦ4 ／Ａｒ＝５０／５０／５０
０ｓｃｃｍとする。
【００３９】続いて、図４（ｂ）に示すように、開孔溝
２１が形成された有機シリコン系酸化膜１３をマスクと
して、全面にｐ型不純物、ここではホウ素（Ｂ）を加速
電圧が３０ＫｅＶ程度、ドーズ量が１．０×１０12／ｃ
ｍ2 程度の条件でイオン注入する。このとき、有機シリ
コン系酸化膜１３がマスクとなって、開孔溝２１から薄
膜部１３ａを介してシリコン半導体基板１の表層のみに
イオン注入がなされ、ｐ型接合領域５が自己整合的に形
成される。次いで、フッ素系の薬液を用いた極めて短時
間のウェットエッチングをシリコン半導体基板１に施
し、薄膜部１３ａのみを除去する。
２１が形成された有機シリコン系酸化膜１３をマスクと
して、全面にｐ型不純物、ここではホウ素（Ｂ）を加速
電圧が３０ＫｅＶ程度、ドーズ量が１．０×１０12／ｃ
ｍ2 程度の条件でイオン注入する。このとき、有機シリ
コン系酸化膜１３がマスクとなって、開孔溝２１から薄
膜部１３ａを介してシリコン半導体基板１の表層のみに
イオン注入がなされ、ｐ型接合領域５が自己整合的に形
成される。次いで、フッ素系の薬液を用いた極めて短時
間のウェットエッチングをシリコン半導体基板１に施
し、薄膜部１３ａのみを除去する。
【００４０】続いて、図４（ｃ）に示すように、再び有
機シリコン系酸化膜１３をマスクとして、シリコン半導
体基板１に熱酸化を施す。このとき、薄膜部１３ａが除
去されて開孔溝２１から露出したシリコン半導体基板１
の表面領域のみが熱酸化され、ｐ型接合領域５の上部に
膜厚１５０Å程度の薄いゲート酸化膜３が形成される。
機シリコン系酸化膜１３をマスクとして、シリコン半導
体基板１に熱酸化を施す。このとき、薄膜部１３ａが除
去されて開孔溝２１から露出したシリコン半導体基板１
の表面領域のみが熱酸化され、ｐ型接合領域５の上部に
膜厚１５０Å程度の薄いゲート酸化膜３が形成される。
【００４１】しかる後、第１の実施形態と同様に、図１
（ｄ）〜図１（ｅ）、図２（ａ）〜図２（ｂ）に示す各
工程及び諸々の後工程を経て、ＭＯＳトランジスタを完
成させる。
（ｄ）〜図１（ｅ）、図２（ａ）〜図２（ｂ）に示す各
工程及び諸々の後工程を経て、ＭＯＳトランジスタを完
成させる。
【００４２】この変形例においては、前述した第１の実
施形態による作用効果に加えて、チャネルストッパー層
５ａとなるｐ型接合領域５を形成するためのイオン注入
の際に、開孔溝２１の底面に存する薄膜部１３ａがパッ
ドとなるため、イオン注入によるシリコン半導体基板１
の表面荒れを確実に防止できる。
施形態による作用効果に加えて、チャネルストッパー層
５ａとなるｐ型接合領域５を形成するためのイオン注入
の際に、開孔溝２１の底面に存する薄膜部１３ａがパッ
ドとなるため、イオン注入によるシリコン半導体基板１
の表面荒れを確実に防止できる。
【００４３】なお、この第２の実施形態においても、第
１の実施形態における変形例と同様に、ＣＭＰ法を用い
てゲート電極構造６を充填形成するようにしてもよい。
また、第２の実施形態の変形例として、図４（ａ）にお
いて、素子活性領域１１の表面を露出させてもよい。
１の実施形態における変形例と同様に、ＣＭＰ法を用い
てゲート電極構造６を充填形成するようにしてもよい。
また、第２の実施形態の変形例として、図４（ａ）にお
いて、素子活性領域１１の表面を露出させてもよい。
【００４４】また、第１の実施形態、その変形例及び第
２の実施形態では、半導体装置としてＭＯＳトランジス
タを例示したが、当然のことながら本発明はこれに限定
されることはない。例えば、ＤＲＡＭやＥＰＲＯＭ、Ｅ
ＥＰＲＯＭのように、ゲート電極構造及びそれに類似し
た電極構造を有するあらゆる半導体装置に適用すること
が可能である。
２の実施形態では、半導体装置としてＭＯＳトランジス
タを例示したが、当然のことながら本発明はこれに限定
されることはない。例えば、ＤＲＡＭやＥＰＲＯＭ、Ｅ
ＥＰＲＯＭのように、ゲート電極構造及びそれに類似し
た電極構造を有するあらゆる半導体装置に適用すること
が可能である。
【００４５】
【発明の効果】本発明によれば、諸々の不都合を生ぜし
めることなくチャネルストッパー層を形成してしきい値
電圧を適正に保ちつつ素子の微細化を可能とするととも
に、高い動作特性を有する信頼性の高い半導体装置が実
現される。
めることなくチャネルストッパー層を形成してしきい値
電圧を適正に保ちつつ素子の微細化を可能とするととも
に、高い動作特性を有する信頼性の高い半導体装置が実
現される。
【図１】本発明の第１の実施形態によるＭＯＳトランジ
スタの製造工程を示す概略断面図である。
スタの製造工程を示す概略断面図である。
【図２】図１に引き続き、本発明の第１の実施形態によ
るＭＯＳトランジスタの製造工程を示す概略断面図であ
る。
るＭＯＳトランジスタの製造工程を示す概略断面図であ
る。
【図３】本発明の第１の実施形態によるＭＯＳトランジ
スタの変形例の主要製造工程を示す概略断面図である。
スタの変形例の主要製造工程を示す概略断面図である。
【図４】本発明の第２の実施形態によるＭＯＳトランジ
スタの主要製造工程を示す概略断面図である。
スタの主要製造工程を示す概略断面図である。
【図５】従来のＭＯＳトランジスタの製造工程を示す概
略断面図である。
略断面図である。
１ シリコン半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ｐ型接合領域 ５ａ チャネルストッパー層 ６ ゲート電極構造 ７ ｎ型接合領域 ７ａ 不純物拡散層 １１ 素子活性領域 １３ 有機シリコン系酸化膜 １３ａ 薄膜部 １４，２１ 開孔溝
Claims (7)
- 【請求項１】 半導体基板上に素子分離構造により囲ま
れてなる素子活性領域を有し、少なくとも前記素子活性
領域上に電極構造が形成されてなる半導体装置におい
て、 前記素子活性領域の前記電極構造の直下における表層の
みに前記半導体基板と同一導電型の第１の不純物拡散層
を有するとともに、 前記素子活性領域の前記電極構造の両側における表層に
前記半導体基板と逆導電型の一対の第２の不純物拡散層
を有していることを特徴とする半導体装置。 - 【請求項２】 前記電極構造が、ゲート絶縁膜上にゲー
ト電極が形成されてなるゲート電極構造であることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 半導体基板上に素子分離構造を形成して
素子活性領域を画定する第１の工程と、 前記半導体基板の全面を覆うように第１の絶縁膜を堆積
し、当該第１の絶縁膜を加工して少なくとも前記素子活
性領域の表面の一部を露出させる電極形状の溝を形成す
る第２の工程と、 前記溝の底面に露出した前記素子活性領域の表面上に第
２の絶縁膜を形成する第３の工程と、 前記第１の絶縁膜をマスクとして、前記第２の絶縁膜を
介して前記素子活性領域の表層に前記半導体基板と同一
導電型の不純物を導入する第４の工程と、 前記第２の絶縁膜を介して前記溝に導電膜を形成し、前
記第２の絶縁膜と前記導電膜からなる電極構造を形成す
る第５の工程と、 前記第１の絶縁膜を除去する第６の工程と、 前記電極構造の両側の前記素子活性領域の表層に前記半
導体基板と逆導電型の不純物を導入する第７の工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に素子分離構造を形成して
素子活性領域を画定する第１の工程と、 前記半導体基板の全面を覆うように第１の絶縁膜を堆積
し、当該第１の絶縁膜を加工して前記素子活性領域に電
極形状の溝を形成する第２の工程と、 前記第１の絶縁膜をマスクとして、前記溝の底面の前記
素子活性領域の表層に前記半導体基板と同一導電型の不
純物を導入する第８の工程と、 前記溝の底面に露出した前記素子活性領域の表面上に第
２の絶縁膜を形成する第９の工程と、 前記第２の絶縁膜を介して前記溝に導電膜を形成し、前
記第２の絶縁膜と前記導電膜からなる電極構造を形成す
る第５の工程と、 前記第１の絶縁膜を除去する第６の工程と、 前記電極構造の両側の前記素子活性領域の表層に前記半
導体基板と逆導電型の不純物を導入する第７の工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第２の絶縁膜がゲート絶縁膜であ
り、前記電極構造が前記ゲート絶縁膜上にゲート電極が
形成されてなるゲート電極構造であることを特徴とする
請求項３又は４に記載の半導体装置の製造方法。 - 【請求項６】 前記第５の工程において、前記第２の絶
縁膜を介して前記溝を埋め込むように前記第１の絶縁膜
の全面に導電膜を形成した後、前記第１の絶縁膜上の前
記導電膜が除去されるまで、前記導電膜の全面を異方性
エッチングし、前記導電膜を前記溝を埋め込む形状とす
ることを特徴とする請求項３〜５のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項７】 前記第５の工程において、前記第２の絶
縁膜を介して前記溝を埋め込むように前記第１の絶縁膜
の全面に導電膜を形成した後、前記第１の絶縁膜上の前
記導電膜が除去されるまで、前記導電膜の全面を研磨
し、前記導電膜を前記溝を埋め込む形状とすることを特
徴とする請求項３〜５のいずれか１項に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271998A JPH11261057A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271998A JPH11261057A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261057A true JPH11261057A (ja) | 1999-09-24 |
Family
ID=13782229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271998A Pending JPH11261057A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973260B1 (ko) | 2003-04-30 | 2010-07-30 | 매그나칩 반도체 유한회사 | 반도체소자의 트랜지스터 형성방법 |
-
1998
- 1998-03-13 JP JP8271998A patent/JPH11261057A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973260B1 (ko) | 2003-04-30 | 2010-07-30 | 매그나칩 반도체 유한회사 | 반도체소자의 트랜지스터 형성방법 |
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