KR20020076455A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20020076455A
KR20020076455A KR1020010016304A KR20010016304A KR20020076455A KR 20020076455 A KR20020076455 A KR 20020076455A KR 1020010016304 A KR1020010016304 A KR 1020010016304A KR 20010016304 A KR20010016304 A KR 20010016304A KR 20020076455 A KR20020076455 A KR 20020076455A
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
bit line
contact hole
hard mask
Prior art date
Application number
KR1020010016304A
Other languages
English (en)
Other versions
KR100390975B1 (ko
Inventor
차선용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0016304A priority Critical patent/KR100390975B1/ko
Priority to JP2002014411A priority patent/JP2002299472A/ja
Priority to TW091105079A priority patent/TW533594B/zh
Priority to US10/101,332 priority patent/US6503795B2/en
Publication of KR20020076455A publication Critical patent/KR20020076455A/ko
Application granted granted Critical
Publication of KR100390975B1 publication Critical patent/KR100390975B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 1F의 최소 선폭을 가지는 소자에서 패턴 간격을 1F로 하는 오픈 비트라인 셀 배열된 로칼 인터 컨넥션 방식의 소자에서 각 도전층들 상에 하드마스크를 형성하고, 그 측벽에 절연 스페이서를 형성하였으므로, 인접 도전층간의 단락을 방지하고 최소 패턴 간격을 유지할 수 있어 소자의 고집적화에 유리하고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명의 반도체소자의 제조방법에 관한 것으로서, 특히 패턴간 공정마진이 적은 미세 소자에서 하드마스크와 측벽 스페이서를 이용하여 로컬 인터 커넥션 적용시 인접 도전층과의 단락을 방지하여 소자의 미세화에 유리하고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA,~R=해상도,~λ=광원의~파장,~NA=개구수~]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
이러한 공정상의 노력 뿐만 아니라 셀 배치 설계를 변화시켜 셀 면적을 축소시켜 고집적화를 이루려는 방법이 행해지고 있다.
도 1은 종래 기술의 제1실시예에 따른 반도체소자의 레이 아웃도로서, 8F2폴디드 비트라인 셀 배열 방식의 예이다.
먼저, 실리콘 웨이퍼 등의 반도체기판(10)상에 직사각 형상의 활성영역(12)들이 매트릭스 형상으로 배열되어있으며, 상기 활성영역(12) 하나에 두개씩 가로지르도록 등간격으로 배치된 워드라인(14)들이 세로방향으로 연장되어 형성되어 있고, 상기 활성영역(12) 사이의 공간에 가로방향으로 연장된 비트라인(16)들이 형성되어있으며, 상기 비트라인(16)들은 활성영역(12)의 중앙 부분과 로컬 인터 커넥션(18)에 의해 연결되어지며, 각 활성영역(12)의 양측에는 두개의 전하저장전극 콘택홀(20)이 형성되고, 중앙부분에는 로컬 인터 커넥션(18)과 비트라인(16)이 비트라인 콘택홀(22)을 통하여 연결된다.
상기의 소자는 최소선폭이 F이면, 활성영역(12)의 간격이 워드라인 방향으로는 3F이고, 비트라인 방향으로는 1F의 간격을 가지고 엇갈리게 배치되어 있어 단위 셀의 면적은 8F2을 가진다.
이러한 셀 배열 구조는 잡음억제 특성이 우수한 장점이 있으나, 셀 면적 감소에 한계가 있다.
도 2는 종래 기술의 제2실시예에 따른 반도체소자의 레이 아웃도로서, 6F2오픈 비트라인 셀 배열 방식의 예로서, 도 1의 구조와 유사하나 F 최소선폭에서 활성영역(12)들간의 간격이 상하, 좌우 모두 1F로서 인접 상하열의 활성영역(12) 간에는 2F 만큼의 좌우 이동이 있다.
상기의 오픈 비트라인 셀은 한개의 워드라인 선택에 대해 인접한 두개의 비트라인에 동시에 정보가 나타나게 되는데, 이때 인접한 두개의 비트라인을 감지회로에서는 분리시킬 수 없어 서로 다른 블록에 속해있는 비트라인을 비교 감지하도록 하는 방법을 사용한다.
그러나 이러한 방법은 셀 면적의 축소에는 유리하나 잡음 특성이 불리한 문제점이 있다.
또한 상기의 폴디드 비트라인 방식은 활성영역과 비트라인을 로컬 인터 커넥션 방법으로 연결시키거나, 활성영역을 T자 형상으로 형성하여 연결시킬 수도 있으나, 고집적화에 유리한 오픈 비트라인 방식은 활성영역간의 간격이 1F로 매우 작아 T자형 활성영역을 형성하거나 로컬 인터 커넥션으로 연결하는 방법에서 인접 활성영역간에 단락이 발생되는 문제점이 있다.
도 3 및 도4는 종래 기술의 제2실시예에 따른 반도체소자를 설명하기 위한 도면들로서, 미합중국 특허 제5,877,522호에 개시되어있는 오픈 비트라인 셀 배열 방식의 다른 예로서 앞서 도2에서의 단점을 극복하기 위한 특허이며, 서로 연관시켜 설명한다.
먼저, 전체적인 레이아웃에서는 도 2의 종래 제2실시예와 유사하며, 비트라인의 콘택 부분이 라인 부분 보다 크게 확대되어있고, 라인 간격이 넓어져 있다.
P형 반도체기판(30)상에 필드산화막(31)이 형성되어 사각 형상의 활성영역(32)들을 정의하고 있으며, 상기 활성영역(32)을 가로지르는 한 쌍의 워드라인(34)이 세로 방향으로 연장되어 있으며, 상기의 워드라인(34) 양측의 활성영역(32)에는 N형 확산영역(33)이 형성되어 있고, 상기 구조의 전표면에 제1층간절연막(35)이 도포되어 있으며, 상기 확산영역(33)에서 비트라인 콘택으로 예정되어있는 부분의 제1층간절연막(35)이 제거되어 확산영역(33)을 노출시키는 로컬 인터 커넥션 콘택홀(37)이 형성되어 있고, 상기 로컬 인터 커넥션 콘택홀(37)을 메우고 일측이 제1층간절연막(35)상에 연장되는 ㄱ자 형상의 로컬 인터 커넥션(38)을 도전층으로 형성하여 비트라인 콘택 마진을 확보한다.
또한 상기 구조의 전표면에 제2층간절연막(39)이 형성되어 있고, 상기 로컬 인터 커넥션(38)의 비트라인 콘택으로 예정되어있는 부분상의 제2층간절연막(39)이 제거되어 로컬 인터 커넥션(38)을 노출시키는 비트라인 콘택홀(42)이 형성되어 있으며, 상기 비트라인 콘택홀(42)을 메우는 비트라인 콘택 플러그(43)가 형성되어 있고, 상기 콘택 플러그(43)와 접촉되는 비트라인(36)이 상기 제2층간절연막(39) 상에 형성되어있다.
또한 상기 구조의 전표면에 제3층간절연막(44)이 형성되어있으며, 상기 확산영역(33)에서 전하저장전극 콘택으로 예정되어있는 부분의 제3층간절연막(44)에서 제1층간절연막(35)까지 순차적으로 제거되어 확산영역(33)을 노출시키는 전하저장전극 콘택홀(40)이 형성되어있고, 상기 전하저장전극 콘택홀(40)을 메우는 전하저장전극 콘택 플러그(46)가 형성되어있다.
상기와 같이 종래 기술에 따른 오픈 비트라인 방식의 로컬 인터 커넥션은 6F2의 셀 배열을 제안하고 있으나, 로컬 인터 커넥션이 인접 활성영역과 다른 높이에 존재하게 되어 단락을 방지하고 있으나, 비트라인간의 간격이 1F 이상이 되고, 다른 층들도 간격 또는 넓이가 1F 이상이 되어 실제 셀 면적이 6F2이상이 되며, 로컬 인터 커넥션과 전하저장전극 콘택 플러그간에 공정 여유가 적어 단락이 발생되는 등의 불량 발생 원인을 제공하여 셀의 고집적화를 방해하고 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 로컬 인터 커넥션과 비트라인에 하드 마스크와 측벽 스페이서를 형성하여 자기정렬이 되도록 하여 셀 면적을 감소시키고, 인접 도전층간의 단락을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1은 종래 기술의 제1실시예에 따른 레이아웃도.
도 2는 종래 기술의 제2실시예에 따른 레이아웃도.
도 3은 종래 기술의 제3실시예에 따른 레이아웃도.
도 4는 도 3에서의 선 A-A에 따른 단면도.
도 5a 내지 도 5f는 본 발명의 일실시예의 도 2에서의 선 B-B에 따른 제조공정 단면도.
도 6a 내지 도 6f는 본 발명의 일 실시예의 도 2에서의 선 C-C에 따른 제조공정 단면도.
도 7a는 본 발명의 다른 실시예의 도 2에서의 선 B-B에 따른 반도체소자의 단면도.
도 7b는 본 발명의 다른 실시예의 도 2에서의 선 C-C에 따른 반도체소자의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10,30,50 : 반도체기판 12,32 : 활성영역
14,34 : 워드라인 16,36,68 : 비트라인
18,38,63 : 로컬 인터 커넥션 20,40,72 : 전하저장전극 콘택홀
22,67 : 비트라인 콘택홀 31 : 필드산화막
33,57 : 확산영역 35,58 : 제1층간절연막
37,62 : 로컬 인터 커넥션 콘택홀 39,61 : 제2층간절연막
43 : 비트라인 콘택 플러그 44,66 : 제3층간절연막
46,73 : 전하저장전극 콘택 플러그
51 : 트랜치 52 : 소자분리 산화막
53 : 게이트산화막 54 : 게이트전극
55 : 제1하드마스크 56 : 제1스페이서
59 : 랜딩플러그 폴리 콘택홀 60 : 랜딩 플러그 폴리
64 : 제2하드마스크 65 : 제2스페이서
69 : 제3하드마스크 70 : 제3스페이서
71 : 제4층간절연막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
오픈 비트라인 셀 구조의 반도체소자의 제조방법에 있어서,
반도체기판 상에 얕은 트랜치 소자분리 공정을 진행하여 활성영역을 정의하는 공정과,
상기 활성영역상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 상기 활성영역을 가로지르는 게이트전극을 형성하되, 제1하드마스크와 중첩되게 형성하는 공정과,
상기 제1하드마스크 및 게이트전극의 측벽에 제1스페이서를 형성하는 공정과,
상기 게이트전극 양측의 반도체기판에 확산영역을 형성하는 공정과,
상기 구조의 전표면에 제1층간절연막을 형성하는 공정과,
상기 확산영역 상부의 제1층간절연막을 제거하여 확산영역을 노출시키는 랜딩플러그 폴리 콘택홀을 형성하는 공정과,
상기 랜딩플러그 폴리 콘택홀을 메우는 랜딩 플러그 폴리를 형성하는 공정과,
상기 구조의 전표면에 제2층간절연막을 형성하는 공정과,
상기 랜딩 플러그 폴리에서 비트라인 콘택으로 예정되어 있는 부분상의 제2층간절연막을 제거하여 로컬 인터 커넥션 콘택홀을 형성하는 공정과,
상기 로컬 인터 커넥션 콘택홀을 통하여 랜딩플러그 폴리와 접촉되며, 일측이 제2층간절연막 상에 연장되어있는 로컬 인터 커넥션을 형성하되, 제2하드마스크와 중첩되게 형성하는 공정과,
상기 로컬 인터 커넥션과 하드마스크의 측벽에 제2스페이서를 형성하는 공정과,
상기 구조의 전표면에 제3층간절연막을 형성하는 공정과,
상기 로컬 인터 커넥션의 비트라인 콘택으로 예정되어있는 부분상의 제3층간절연막과 제2하드마스크를 순차적으로 제거하여 비트라인 콘택홀을 형성하는 공정과,
상기 제3층간절연막상에 비트라인 콘택홀을 통하여 로컬 인터 커넥션과 접촉되는 비트라인을 형성하되, 제3하드마스크와 중첩되게 형성하는 공정과,
상기 비트라인과 제3하드마스크의 측벽에 제3스페이서를 형성하는 공정과,
상기 구조의 전표면에 제4층간절연막을 형성하는 공정과,
상기 랜딩 플러그 폴리들 중 전하저장전극 콘택으로 예정되어 있는 부분상의 제4층간절연막에서 제2층간절연막까지 순차적으로 제거하여 랜딩 플러그 폴리를 노출시키는 전하저장전극 콘택홀을 형성하는 공정과,
상기 콘택홀을 메우는 전하저장전극 콘택 플러그를 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 5a 내지 도 5f 및 도 6a 내지 도 6f는 본 발명에 따른 반도체소자의 제조 공정도로서, 각각이 도 2에서의 선 B-B 및 C-C에 따른 단면도이다.
먼저, 반도체기판(50)상에 얕은 트랜치 소자분리 공정으로 트랜치(51)와 이를 메우는 소자분리 산화막(52)을 형성하여 활성영역을 정의하고, (도 5a 및 도 6a 참조), 게이트산화막(53)과 게이트전극(54) 및 제1하드마스크(55)를 형성하고 그 측벽에 절연막으로된 제1 스페이서(56)를 형성한 후, 반도체기판(50)에 n형 확산영역(57)을 형성한다. (도 5b 및 도 6b 참조).
그다음 상기 구조의 전표면에 제1층간절연막(58)을 형성하고, 확산영역(57) 상부의 제1층간절연막(58)을 제거하여 확산영역(57)을 노출시키는 랜딩플러그 폴리 콘택홀(59)을 형성하고, 이를 메우는 폴리실리콘층을 증착하고 화학-기계적 연마(chemical-mechanical polishing; 이하 CMP라 칭함) 방법으로 연마하여 랜딩 플러그 폴리(60)를 형성한다. 상기 랜딩 플러그 폴리(60)는 후속 전하저장전극 콘택홀 형성시 식각 높이를 줄이기 위한 것이다. (도 5c 및 도 6c 참조).
그후, 상기 구조의 전표면에 제2층간절연막(61)을 형성하고, 비트라인 콘택으로 예정되어 있는 부분상의 제2층간절연막(61)을 제거하여 로컬 인터 커넥션 콘택홀(62)을 형성한 후, 상기 콘택홀(62)을 통하여 랜딩플러그 폴리(60)와 접촉되고 일측이 제2층간절연막(61) 상에 연장되어있는 로컬 인터 커넥션(63)을 다결정실리콘층 등의 도전층 패턴으로 형성하되, 그 상부에 제2하드마스크(64) 패턴이 중첩되어 있으며, 상기 로컬 인터 커넥션(63)과 하드마스크(64)의 측벽에 절연막으로된 제2스페이서(65)를 형성한다. (도 5d 및 도 6d 참조).
그다음 상기 구조의 전표면에 제3층간절연막(66)을 도포하고, 상기 로컬 인터 커넥션(63)의 비트라인 콘택으로 예정되어있는 부분상의 제3층간절연막(66)과 제2하드마스크(64)를 순차적으로 제거하여 비트라인 콘택홀(67)을 형성한 후, 상기 제3층간절연막(66)상에 콘택홀(67)을 통하여 로컬 인터 커넥션(63)과 접촉되는 비트라인(68)들을 제3하드마스크(69)와 함께 형성하고, 상기 비트라인(68)과 제3하드마스크(69)의 측벽에 제3스페이서(70)를 형성한다. (도 5e 및 도 6e 참조).
그후, 상기 구조의 전표면에 제4층간절연막(71)을 도포한 후, 상기 확산영역(57)들 중 전하저장전극 콘택으로 예정되어 있는 부분상의 제4층간절연막(71)에서 제2층간절연막(61)까지 순차적으로 제거하여 랜딩 플러그 폴리(60)를 노출시키는 전하저장전극 콘택홀(72)을 형성하고, 상기 콘택홀(72)을 메우는 전하저장전극 콘택 플러그(73)를 사진 식각 방법으로 형성한다. (도 5f 및 도 6f 참조).
여기서 상기 층간절연막들은 산화막 계열로 형성하고, 스페이서들과 하드마스크들은 질화막 계열로 형성하여 식각선택비를 확보하며, 상기 랜딩 플러그 폴리와 전하저장전극 콘택 플러그 및 로컬 인터 커넥션은 각각 다결정실리콘층이나 선택증착 W등의 도전층으로 형성한다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 반도체소자의 단면도로서, 각각이 도 2에서의 선 B-B 및 C-C에 따른 단면도이며, 도 5f 및 도 6f 와 동일하나 랜딩 플러그 폴리(60)를 형성하지 않은 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 1F의 최소 선폭을 가지는 소자에서 패턴 간격을 1F로 하는 오픈 비트라인 셀 배열된 로컬 인터 커넥션 방식의 소자에서 각 도전층들 상에 하드마스크를 형성하고, 그 측벽에 절연 스페이서를 형성하였으므로, 인접 도전층간의 단락을 방지하고 최소 패턴 간격을 유지할 수 있어 소자의 고집적화에 유리하고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

  1. 오픈 비트라인 셀 구조의 반도체소자의 제조방법에 있어서,
    반도체기판 상에 얕은 트랜치 소자분리 공정을 진행하여 활성영역을 정의하는 공정과,
    상기 활성영역상에 게이트산화막을 형성하는 공정과,
    상기 게이트산화막상에 상기 활성영역을 가로지르는 게이트전극을 형성하되, 제1하드마스크와 중첩되게 형성하는 공정과,
    상기 제1하드마스크 및 게이트전극의 측벽에 제1스페이서를 형성하는 공정과,
    상기 게이트전극 양측의 반도체기판에 확산영역을 형성하는 공정과,
    상기 구조의 전표면에 제1층간절연막을 형성하는 공정과,
    상기 확산영역 상부의 제1층간절연막을 제거하여 확산영역을 노출시키는 랜딩플러그 폴리 콘택홀을 형성하는 공정과,
    상기 랜딩플러그 폴리 콘택홀을 메우는 랜딩 플러그 폴리를 형성하는 공정과,
    상기 구조의 전표면에 제2층간절연막을 형성하는 공정과,
    상기 랜딩 플러그 폴리에서 비트라인 콘택으로 예정되어 있는 부분상의 제2층간절연막을 제거하여 로컬 인터 커넥션 콘택홀을 형성하는 공정과,
    상기 로컬 인터 커넥션 콘택홀을 통하여 랜딩플러그 폴리와 접촉되며, 일측이 제2층간절연막 상에 연장되어있는 로컬 인터 커넥션을 형성하되, 제2하드마스크와 중첩되게 형성하는 공정과,
    상기 로컬 인터 커넥션과 하드마스크의 측벽에 제2스페이서를 형성하는 공정과,
    상기 구조의 전표면에 제3층간절연막을 형성하는 공정과,
    상기 로컬 인터 커넥션의 비트라인 콘택으로 예정되어있는 부분상의 제3층간절연막과 제2하드마스크를 순차적으로 제거하여 비트라인 콘택홀을 형성하는 공정과,
    상기 제3층간절연막상에 비트라인 콘택홀을 통하여 로컬 인터 커넥션과 접촉되는 비트라인을 형성하되, 제3하드마스크와 중첩되게 형성하는 공정과,
    상기 비트라인과 제3하드마스크의 측벽에 제3스페이서를 형성하는 공정과,
    상기 구조의 전표면에 제4층간절연막을 형성하는 공정과,
    상기 랜딩 플러그 폴리들 중 전하저장전극 콘택으로 예정되어 있는 부분상의 제4층간절연막에서 제2층간절연막까지 순차적으로 제거하여 랜딩 플러그 폴리를 노출시키는 전하저장전극 콘택홀을 형성하는 공정과,
    상기 콘택홀을 메우는 전하저장전극 콘택 플러그를 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1내지 제4층간절연막은 산화막 계열로 형성하고, 상기 제1 내지 제3하드마스트와 제1 내지 제3스페이서는 질화막 계열로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
KR10-2001-0016304A 2001-03-28 2001-03-28 반도체소자의 제조방법 KR100390975B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2001-0016304A KR100390975B1 (ko) 2001-03-28 2001-03-28 반도체소자의 제조방법
JP2002014411A JP2002299472A (ja) 2001-03-28 2002-01-23 半導体素子の製造方法
TW091105079A TW533594B (en) 2001-03-28 2002-03-18 Method for fabricating a semiconductor device
US10/101,332 US6503795B2 (en) 2001-03-28 2002-03-20 Method for fabricating a semiconductor device having a storage cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0016304A KR100390975B1 (ko) 2001-03-28 2001-03-28 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20020076455A true KR20020076455A (ko) 2002-10-11
KR100390975B1 KR100390975B1 (ko) 2003-07-12

Family

ID=19707536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0016304A KR100390975B1 (ko) 2001-03-28 2001-03-28 반도체소자의 제조방법

Country Status (4)

Country Link
US (1) US6503795B2 (ko)
JP (1) JP2002299472A (ko)
KR (1) KR100390975B1 (ko)
TW (1) TW533594B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100766231B1 (ko) * 2006-10-31 2007-10-10 주식회사 하이닉스반도체 반도체 소자의 제조방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881750B1 (ko) * 2002-11-20 2009-02-06 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 제조방법
KR100680948B1 (ko) * 2004-07-21 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 콘택 형성방법
KR100652409B1 (ko) * 2005-05-06 2006-12-01 삼성전자주식회사 콘택이 구비된 반도체소자 및 그 제조방법
DE102006017525B4 (de) * 2005-09-30 2008-02-21 Qimonda Ag Speichervorrichtung und Verfahren zur Herstellung einer Speichervorrichtung
US7244638B2 (en) * 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
US8440576B2 (en) 2008-04-25 2013-05-14 Macronix International Co., Ltd. Method for pitch reduction in integrated circuit fabrication
KR101924020B1 (ko) 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9911693B2 (en) * 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
US9666597B2 (en) 2015-09-10 2017-05-30 Kabushiki Kaisha Toshiba Semiconductor memory device
CN108987362B (zh) * 2017-05-31 2020-10-16 华邦电子股份有限公司 内连线结构、其制造方法与半导体结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998044551A1 (fr) * 1997-03-27 1998-10-08 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication de ce dernier
KR19990005450A (ko) * 1997-06-30 1999-01-25 김영환 반도체 메모리 장치 제조 방법
US6060351A (en) * 1997-12-24 2000-05-09 Micron Technology, Inc. Process for forming capacitor over bit line memory cell

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100766231B1 (ko) * 2006-10-31 2007-10-10 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7396725B2 (en) 2006-10-31 2008-07-08 Hynix Semiconductor Inc. Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
JP2002299472A (ja) 2002-10-11
KR100390975B1 (ko) 2003-07-12
TW533594B (en) 2003-05-21
US20020142555A1 (en) 2002-10-03
US6503795B2 (en) 2003-01-07

Similar Documents

Publication Publication Date Title
KR100390975B1 (ko) 반도체소자의 제조방법
US6372575B1 (en) Method for fabricating capacitor of dram using self-aligned contact etching technology
US6432816B2 (en) Method for fabricating semiconductor device
KR100564578B1 (ko) 비직교형 반도체 메모리 소자의 자기 정렬 콘택 패드형성방법
KR100350764B1 (ko) 반도체소자의 제조방법
JP2003023108A (ja) 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法
KR100527577B1 (ko) 반도체소자의 제조방법
KR100596831B1 (ko) 반도체소자의 제조방법
KR20220014587A (ko) 반도체 소자 및 이의 제조 방법
KR100345368B1 (ko) 반도체소자의 제조방법
KR100304440B1 (ko) 반도체소자의 제조방법
KR100236047B1 (ko) 반도체 소자의 제조방법
KR100333548B1 (ko) 반도체소자의 제조방법
KR20010011003A (ko) 반도체소자의 제조방법
KR100465604B1 (ko) 반도체소자의제조방법
KR20010059981A (ko) 반도체소자의 제조방법
KR100433093B1 (ko) 반도체소자의 제조방법
KR20040099616A (ko) 반도체소자의 레이아웃방법
KR20030058635A (ko) 반도체소자의 제조방법
KR20000027639A (ko) 반도체소자의 콘택 플러그 제조방법
KR20010005155A (ko) 반도체소자의 제조방법
KR20020002013A (ko) 반도체소자의 제조방법
KR20010005227A (ko) 반도체소자의 제조방법
KR20030050773A (ko) 반도체 소자 제조 방법
KR20030043156A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee