DE102006017525B4

DE102006017525B4 - Speichervorrichtung und Verfahren zur Herstellung einer Speichervorrichtung

Info

Publication number: DE102006017525B4
Application number: DE102006017525A
Authority: DE
Inventors: Dirk Caspary; Stefano Parascandola
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-09-30
Filing date: 2006-04-13
Publication date: 2008-02-21
Anticipated expiration: 2026-04-14
Also published as: DE102006017525A1

Abstract

Speichervorrichtung (130), umfassend:
– ein Halbleitersubstrat (1) mit einer Oberfläche (10);
– eine Vielzahl von ersten Leiterbahnen (4), die entlang einer ersten Richtung verlaufen, wobei jede der ersten Leiterbahnen (4) eine Linienbreite wb hat und zwei benachbarte der ersten Leiterbahnen einen Abstand bs voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die erste Richtung gemessen werden;
– eine Vielzahl von zweiten Leiterbahnen (2), die entlang einer zweiten Richtung verlaufen, wobei die zweite Richtung die erste Richtung schneidet, wobei jede der zweiten Leiterbahnen (2) eine Linienbreite wl hat und zwei benachbarte der zweiten Leiterbahnen einen Abstand ws voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die zweite Richtung gemessen werden;
– eine Vielzahl von Speicherzellen (45), die mindestens teilweise in dem Halbleitersubstrat (1) ausgebildet sind, wobei jede Speicherzelle (45) durch Adressieren von entsprechenden ersten und zweiten Leiterbahnen...

Description

Die Erfindung bezieht sich auf eine Speichervorrichtung. Zusätzlich bezieht sich die Erfindung auf ein Verfahren zur Herstellung einer entsprechenden Speichervorrichtung.
Halbleiterspeichervorrichtungen umfassen Anordnungen aus Speicherzellen, die in Reihen und Spalten angeordnet sind. Die Gate-Elektroden von jeweils Zeilen von Speicherzelltransistoren sind durch Wortleitungen verbunden, durch die die Speicherzellen angesprochen werden. Die Wortleitungen werden in üblicher Weise durch Strukturieren eines leitenden Schichtstapels, so dass ein einzelne Wortleitungen gebildet werden, die parallel zueinander angeordnet sind, gebildet. Die Wortleitungen sind elektrisch voneinander lateral durch ein dielektrisches Material isoliert. Der laterale Abstand zwischen zwei Wortleitungen und die Breite einer Wortleitung addieren sich, wobei sich die Wiederholgröße bzw. der Pitch der Anordnung von Wortleitungen ergibt. Die Wortleitungen folgen aufeinander in einer vollständig periodischen Weise, um die notwendige Fläche der Vorrichtung so weit wie möglich zu reduzieren. In ähnlicher Weise werden die Bitleitungen durch Strukturieren einer leitenden Schicht, so dass einzelne Bitleitungen gebildet werden, gebildet.
Ein Beispiel für eine nichtflüchtige Speichervorrichtung beruht auf der NROM-Technologie. 1A zeigt eine Querschnittsansicht einer NROM-Zelle zwischen I und I, wie in 1B gezeigt ist. Insbesondere ist die NROM-Zelle eine n-Kanal-MOSFET-Vorrichtung, bei der das Gate-Dielektrikum durch einen Speicherschichtstapel 46 ersetzt ist. Wie in 1A gezeigt ist, ist der Speicherschichtstapel 46 oberhalb des Kanals 43 und unterhalb der Gate-Elektrode 44 angeordnet. Der Speicherschichtstapel 46 umfasst eine Siliziumnitridschicht 202, die die Ladung speichert, und zwei isolierende Siliziumdioxidschichten 201, 203, die die Siliziumnitridschicht 202 sandwichartig umgeben. Die Siliziumdioxidschichten 201, 203 haben eine Dicke größer als 2 nm, um ein direktes Tunneln zu vermeiden. In der in 1A gezeigten NROM-Zelle werden an den Rändern der Siliziumnitridschicht, die jeweils an die n-dotierten Source-/Drain-Bereiche 41, 42 angrenzen, insgesamt zwei Ladungen gespeichert.
Die NROM-Zelle wird beispielsweise durch die Injektion heißer Elektronen aus dem Kanal ("channel hot electron injection", CHE) programmiert, während Löschen durch verstärktes Tunneln heißer Löcher ("hot hole enhanced tunnelling", HHET) erreicht wird, indem angemessene Spannungen an die entsprechenden Bitleitungen bzw. Wortleitungen angelegt werden. Aufgrund der in der Ladungsspeicherschicht gespeicherten Ladung verändert sich die Schwellspannung des Transistors. Durch Anlegen angemessener Spannungen an zugehörige Wort- und Bitleitungen lassen sich die veränderte Schwellspannung des Transistors und somit die gespeicherte Ladung erfassen.
1B zeigt eine Draufsicht auf eine beispielhafte Speichervorrichtung, die eine Anordnung 100 aus NROM-Zellen umfasst. Genauer gesagt umfasst die Speicherzellenanordnung 100 Wortleitungen 2, die sich in einer ersten Richtung erstrecken, sowie Bitleitungen, die sich in einer zweiten Richtung erstrecken. Speicherzellen 45 sind zwischen angrenzenden Bitleitungen an jedem Schnittpunkt eines Substratbereichs mit einer zugehörigen Wortleitung 2 angeordnet. Die ersten und zweiten Source-/Drain-Bereiche 41, 42 bilden einen Teil von entsprechenden Bitleitungen. Die Gate-Elektroden 44 bilden einen Teil einer zugehörigen Wortleitung. An einem Schnittpunkt der Wortleitungen und Bitleitungen sind die Bitleitungen und die Wortleitungen voneinander durch eine dicke Siliziumdioxidschicht (nicht gezeigt) isoliert. Um die für die Speicherzellenanordnung 100 erforderliche Fläche zu minimieren, ist es erwünscht, die Breite der Wortleitungen so weit wie möglich zu verringern. Um einen Kontakt zu den einzelnen Wortleitungen zu bilden, sind jedoch Lande-Kontaktflächen 111 mit einer Mindestfläche erforderlich. Üblicherweise sind diese Lande-Kontaktflächen 111 in einem Fan-Out- bzw. Ausfächerungsbereich 110, der an die Speicherzellenanordnung 100 angrenzt, angeordnet. Um einen Kontakt mit einem angemessenen Kontaktwiderstand zu erzielen, muss die Fläche von jeder der Lande-Kontaktflächen 111 einen Mindestwert haben. In dem Peripherie-Bereich 120 sind die Transistoren zum Steuern des Betriebs der Speicherzellenanordnung angeordnet. Insbesondere sind die Wortleitungstreiber, Leseverstärker und weitere Transistoren in dem Peripherie-Bereich 120 angeordnet. Üblicherweise ist der Peripherie-Bereich 120 in der CMOS-Technologie gebildet. Aufgrund des speziellen Programmierverfahrens zum Injizieren einer Ladung in die Speicherzellen, müssen die in dem Peripherie-Bereich 120 angeordneten Transistoren für höhere Spannungen ausgelegt sein als die Transistoren, die im Speicherzellenbereich angeordnet sind. Als Folge beträgt die Kanallänge der entsprechenden Transistoren in dem Peripherie-Bereich ungefähr 0,25 μm und höher. Insbesondere kann diese Kanallänge nicht verringert werden, um eine verringerte Fläche des Peripherie-Bereichs 120 und somit der Speichervorrichtung zu erreichen.
Wie in 1B gezeigt ist, haben die Wortleitungen 2 eine Mindestbreite wmin und einen Mindestabstand dmin voneinander. Um die Packungsdichte von solch einer Speicherzellenanordnung zu erhöhen, könnten die Breite und der Abstand der Wortleitun gen verringert werden. Ein verringerter Abstand der Wortleitungen wird jedoch zu einem erhöhten Flächenwiderstand führen, was zu einer erhöhten Zugriffszeit führt und somit eine schlechtere Leistungsfähigkeit der Vorrichtung verursacht. Zusätzlich sollte, wenn die Breite der Wortleitungen 2 verringert wird, eine Mindestkontaktfläche in dem Fan-out-Bereich 110 beibehalten werden. Alternativ ist es möglich, den Abstand zwischen benachbarten Wortleitungen zu verringern. Wenn jedoch die Anordnung von Wortleitungen unter Verwendung eines fotolithografischen Verfahrens, das üblicherweise verwendet wird, strukturiert wird, sind die lateralen Dimensionen der Wortleitungen ebenso wie der Abstand zwischen benachbarten Wortleitungen durch die minimale Strukturgröße, die durch die verwendete Technologie erreichbar ist, begrenzt. Ein spezielles Problem tritt auf, wenn die Lande-Kontaktflächen und die Anordnung von Leiterbahnen durch einen einzelnen lithografischen Schritt zu strukturieren sind. Genauer gesagt sollte die Fläche der Lande-Kontaktflächen groß sein, während der Abstand der Leiterbahnen klein sein sollte. Ein lithografischer Schritt zum gleichzeitigen Abbilden von verschiedenen Grund-Abmessungen ist jedoch schwer zu erzielen. Daher wird nach einem Strukturierungsverfahren gesucht, durch das es möglich ist, gleichzeitig Strukturen mit verschiedenen Grund-Abmessungen zu strukturieren.
Aus der US 2003/0025149 A1 ist eine nichtflüchtige MONOS-Speicherzellenanordnung bekannt. Darüberhinaus ist aus der US 2002/0142555 A1 ein Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung bekannt. In der US 6,927,119 wird ein Verfahren zur Herstellung von Lande-Kontaktflächen, die geeignet sind, Source/Drain-Bereiche von Auswahltransistoren anzuschließen, beschrieben.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine verbesserte Speichervorrichtung sowie ein verbessertes Verfahren zur Herstellung einer Speichervorrichtung bereitzustellen.
Gemäß der vorliegenden Erfindung wird die Aufgabe gelöst durch eine Speichervorrichtung, umfassend ein Halbleitersubstrat mit einer Oberfläche, einer Vielzahl von ersten Leiterbahnen, die entlang einer ersten Richtung verlaufen, wobei jede der ersten Leiterbahnen eine Linienbreite wb hat und zwei benachbarte von den ersten Leiterbahnen einen Abstand bs voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die erste Richtung gemessen werden, eine Vielzahl von zweiten Leiterbahnen, die entlang einer zweiten Richtung verlaufen, wobei die zweite Richtung die erste Richtung schneidet, wobei jede der zweiten Leiterbahnen eine Linienbreite wl hat und zwei benachbarte der zweiten Leiterbahnen einen Abstand ws voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die zweite Richtung gemessen werden, eine Vielzahl von Speicherzellen, die mindestens teilweise in dem Halbleitersubstrat ausgebildet sind, wobei jede Speicherzelle durch Adressieren von entsprechenden ersten und zweiten Leiterbahnen auswählbar ist, und eine Vielzahl von Lande-Kontaktflächen aus einem leitenden Material, wobei jede der Lande-Kontaktflächen mit einer zugehörigen zweiten Leiterbahn verbunden ist, wobei jede der Lande-Kontaktflächen eine Breite wp und eine Länge lp hat, wobei die Breite wp senkrecht in Bezug auf die zweite Richtung gemessen wird, und die Länge lp entlang der zweiten Richtung gemessen wird, wobei die Linienbreite wl von jeder der zweiten Leiterbahnen größer als der Abstand ws ist und die Breite wp von jeder der Lande-Kontaktflächen größer als die Linienbreite wl ist und die Länge lp von jeder der Lande-Kontaktflächen größer als die Linienbreite wl ist.
Entsprechend stellt die vorliegende Erfindung eine Speichervorrichtung mit zweiten Leiterbahnen mit einer Breite, die größer als der Abstand zwischen benachbarten Bahnen ist, bereit. Als Ergebnis ist der Flächenwiderstand im Vergleich zu Leiterbahnen, die mit derselben Grund-Abmessung gebildet sind, aber bei denen die Leiterbahnen eine Breite haben, die gleich dem Abstand zwischen benachbarten Leiterbahnen ist, verringert. Darüber hinaus können, da die Lande-Kontaktflächen eine Breite und eine Länge haben, die jeweils größer als die Breite der Leiterbahnen sind, Kontakt-Landeflächen mit einer vergrößerten Fläche erreicht werden. Als Ergebnis ist der Kontaktwiderstand der Kontakte verringert. Zusätzlich wird eine hohe Ausrichtungsgenauigkeit beim Kontaktieren der Lande-Kontaktflächen sichergestellt.
Typischerweise haben die Linien einen Pitch von weniger als 300 nm, insbesondere, weniger als 200 nm.
In der Speichervorrichtung der vorliegenden Erfindung können die ersten Leiterbahnen Bitleitungen entsprechen und die zweiten Leiterbahnen können entsprechenden Wortleitungen der Speichervorrichtung entsprechen, wobei die Wortleitungen oberhalb der Bitleitungen angeordnet sind und jede der Speicherzellen durch Adressieren einer einzelnen Bitleitung oder eines Paars von Bitleitungen und einer zugehörigen Wortleitung zugänglich ist. Es ist jedoch ebenfalls möglich, dass die zweiten Leiterbahnen den Bitleitungen entsprechen und die ersten Leiterbahnen den Wortleitungen entsprechen. Vorzugsweise sind die ersten Leiterbahnen mindestens teilweise in dem Halbleitersubstrat gebildet.
Vorzugsweise sind die Lande-Kontaktflächen in einer versetzten Weise in Bezug auf die zweite Richtung angeordnet. Dadurch kann die Fläche der Vorrichtung weiter verringert werden. Insbesondere können die Lande-Kontaktflächen mit einem zunehmenden Abstand in Bezug auf eine Bezugsposition der Speichervorrichtung angeordnet sein, wobei der Abstand entlang der zweiten Richtung gemessen wird.
Gemäß einer bevorzugten Ausführungsform der Erfindung hat jede der Lande-Kontaktflächen eine Begrenzungslinie, die nicht parallel zur ersten oder zweiten Richtung ist, wobei die Begrenzungslinie die zweite Richtung bei einem Winkel α schneidet.
Dadurch kann eine hohe Packungsdichte der Lande-Kontaktflächen erhalten werden, während die Anforderungen an die Lagegenauigkeit des Strukturierungsverfahrens weniger streng sind. Zusätzlich können Lande-Kontaktflächen mit einer großen Fläche erhalten werden. Insbesondere gilt die folgende Beziehung: tan α = (wl + ws)/(lp + ws).
Vorzugsweise umfasst die Vielzahl von Lande-Kontaktflächen eine erste und eine zweite Untermenge von Lande-Kontaktflächen, wobei jeweils ein Bezugspunkt von jeder der Lande-Kontaktflächen, die zu einer speziellen Untermenge gehört, durch eine gerade Linie miteinander verbunden werden kann, wobei die gerade Linie die zweite Richtung bei einem Winkel β schneidet. Dadurch kann auch eine erhöhte Packungsdichte der Lande-Kontaktflächen erhalten werden. Insbesondere gilt die folgende Beziehung: tan β = (wl + ws)/(lp + ws).
Gemäß einer bevorzugten Ausführungsform ist die Linienbreite wl größer als der doppelte Abstand ws (wl > 2 × ws). Dadurch kann der Flächenwiderstand der Leiterbahnen weiter verringert werden.
Gemäß der vorliegenden Erfindung wird die Aufgabe auch durch ein Verfahren zur Herstellung einer Speichervorrichtung gelöst, mit den Schritten: Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, Bereitstellen einer Vielzahl von ersten Leiterbahnen, die entlang einer ersten Richtung verlaufen, wobei jede der ersten Leiterbahnen eine Linienbreite wb hat und zwei benachbarte der ersten Leiterbahnen einen Abstand bs voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die erste Richtung gemessen werden, Bereitstellen einer Vielzahl von zweiten Leiterbahnen, die entlang einer zweiten Richtung verlaufen, wobei die zweite Richtung die erste Richtung schneidet, wobei jede der zweiten Leiterbahnen eine Linienbreite wl hat und zwei benachbarte der zweiten Leiterbahnen einen Abstand ws voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die zweite Richtung gemessen werden, Bereitstellen einer Vielzahl von Speicherzellen, die zumindest teilweise in dem Halbleitersubstrat ausgebildet werden, wobei jede Speicherzelle durch Adressieren von entsprechenden ersten und zweiten Leiterbahnen zugänglich ist, und Bereitstellen einer Vielzahl von Lande-Kontaktflächen aus einem leitenden Material, wobei jede der Lande-Kontaktflächen mit einer zugehörigen der zweiten Leiterbahnen verbunden ist, wobei jede der Lande-Kontaktflächen eine Breite wp und eine Länge lp hat, wobei die Breite wp senkrecht in Bezug auf die zweite Richtung gemessen wird, die Länge lp entlang der zweiten Richtung gemessen wird, wobei die Linienbreite wl von jeder der zweiten Leiterbahnen größer als der Abstand ws ist und die Breite wp von jeder der Lande-Kontaktflächen größer als die Linienbreite wl ist und die Länge lp von jeder der Lande-Kontaktflächen größer als die Linienbreite wl ist, wobei der Schritt zum Bereitstellen einer Vielzahl von ersten oder zweiten Leiterbahnen die Schritte zum Bereitstellen eines Schichtstapels, der mindestens eine leitende Schicht umfasst, Bereitstellen einer Hartmaskenschicht und Strukturieren der Hartmaskenschicht, so dass Hartmaskenbahnen gebildet werden, wobei die Hartmaskenbahnen eine Breite wl1 und benachbarte Leiterbahnen einen Abstand ws1 voneinander haben, und die Hartmaskenbahnen Seitenwände haben, konformes Abscheiden einer Opferschicht, so dass die abgeschiedene Opferschicht horizontale und vertikale Bereiche hat, Entfernen der horizontalen Bereiche der Opferschicht, so dass Spacer auf den Seitenwänden der Hartmaskenbahnen gebildet werden, Abscheiden einer weiteren Schicht aus dem Hartmaskenmaterial, Planarisieren der Oberfläche, so dass ein oberer Bereich der Spacer freiliegend ist, Entfernen der Spacer, so dass Bereiche des Schichtstapels freigelegt werden und Ätzen der freigelegten Bereiche des Schichtstapels umfasst, wodurch einzelne Leiterbahnen gebildet werden. Gegebenenfalls wird danach das Hartmaskenmaterial entfernt. Das Hartmaskenmaterial kann aber ebenso automatisch durch die vorhergehenden Ätzschritte entfernt worden sein, oder es kann beibehalten werden, wobei es beispielsweise als Isolierschicht dient.
Dadurch ist es möglich, die Leiterbahnen mit der definierten Breite und dem definierten Abstand voneinander auf eine einfache Weise herzustellen. Insbesondere ist es aufgrund der speziellen Schritte wie vorstehend aufgeführt möglich, Leiterbahnen mit einem Abstand voneinander, der sich jenseits der Leistungsfähigkeit der gegenwärtigen Lithografie-Vorrichtungen befindet, herzustellen. Genauer gesagt ist der Abstand zwischen benachbarten Leiterbahnen kleiner als die Grund-Abmessung F der verwendeten Technologie.
Die Materialien für die Hartmaskenschicht und die Opferschicht können beliebig ausgewählt werden. Es ist jedoch erforderlich, dass die Hartmaskenschicht und die Opferschicht jeweils selektiv zueinander und in Bezug auf das Material der obersten Schicht des Schichtenstapel ätzbar sind. Beispiele für das Hartmaskenmaterial umfassen amorphes Silizium und eine Carbon-Schicht, wie sie üblicherweise verwendet wird. Insbesondere ist solche eine Carbon-Schicht aus elementarem Kohlenstoff gebildet, d.h. Kohlenstoff, der nicht in einer chemischen Verbindung enthalten ist, wobei dieser elementare Kohlenstoff optional Zusätze wie beispielsweise Wasserstoff enthalten kann. Beispiele für die Opferschicht umfassen Siliziumdioxid und andere. Der Schritt zum Strukturieren der Hartmaskenbahn kann insbesondere einen isotropen Ätzschritt zum Reduzieren der Li nienbreite der Hartmaskenbahn umfassen. Zusätzlich kann der Schritt zum Strukturieren der Hartmaskenschicht einen fotolithografischen Schritt zum Strukturieren einer Fotoresistschicht umfassen. Insbesondere kann dieser lithografische Schritt einen Überbelichtungsschritt umfassen. Dadurch wird die Linienbreite der Hartmaskenbahnen weiter verringert.
Vorzugsweise werden durch den Schritt zum Strukturieren der Hartmaskenschicht auch Hartmasken-Kontaktflächen gebildet, d.h. Hartmasken-Pads, die an den Stellen ausgebildet sind, an denen in einem späteren Prozessschritt die Lande-Kontaktflächen ausgebildet werden. Die Hartmasken-Kontaktflächen sind an einem Randbereich des Speicherzellenbereichs, der durch die Vielzahl von ersten und zweiten Bahnen definiert ist, angeordnet, wobei jede der Hartmasken-Kontaktflächen mit einer zugehörigen der Hartmaskenbahnen verbunden ist. Vorzugsweise werden durch den Schritt zum Ausbilden von Spacern auch Spacer auf den Seitenwänden der Hartmasken-Kontaktflächen gebildet. Ferner werden vorzugsweise durch den Schritt zum Abscheiden einer weiteren Schicht der Hartmaske die Zwischenräume zwischen benachbarten Hartmasken-Kontaktflächen gefüllt, wobei durch den Schritt zum Entfernen der Spacer auch die Spacer auf den Seitenwänden der Hartmasken-Kontaktflächen entfernt werden. Weiterhin werden vorzugsweise durch den Schritt zum Ätzen der freiliegenden Bereiche des Schichtstapels auch einzelne Lande-Kontaktflächen gebildet, wobei jede der Lande-Kontaktflächen mit einer zugehörigen der zweiten Leiterbahnen verbunden ist.
Entsprechend ist es möglich, die Leiterbahnen ebenso wie die Lande-Kontaktflächen während eines einzigen Strukturierungsschritts zu bilden. Insbesondere wird es, da gemäß der vorliegenden Erfindung die Leiterbahnen und die Lande-Kontaktflächen verschiedene Abmessungen haben, aufgrund der speziellen Kombi nation der Schritte zum Strukturieren des Schichtstapels wie vorstehend definiert und zum Strukturieren der Lande-Kontaktflächen, möglich, Strukturen mit verschiedenen Abmessungen durch Durchführen eines einzelnen lithografischen Schritts, zu erhalten.
Vorzugsweise entsprechen die ersten Leiterbahnen Bitleitungen und die zweiten Leiterbahnen entsprechen Wortleitungen der Speichervorrichtung, wobei die Wortleitungen oberhalb der Bitleitungen angeordnet sind, und jede der Speicherzellen durch Adressieren einer entsprechenden Wortleitung zugänglich ist. Wie jedoch selbstverständlich ist, können die ersten Leiterbahnen ebenso den Wortleitungen entsprechend, während die zweiten Leiterbahnen den Bitleitungen entsprechen. Vorzugsweise werden die ersten Leiterbahnen mindestens teilweise in dem Halbleitersubstrat ausgebildet.
Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung umfasst das Verfahren ferner die Schritte zum Abscheiden eines Fotoresistmaterials, das die Hartmaskenschicht abdeckt, das Strukturieren des Fotoresistmaterials, so dass als Folge auch die Bereiche der Hartmaskenschicht, die sich an einer Stelle befinden, die nicht zwischen benachbarten Hartmasken-Kontaktflächen angeordnet ist, freiliegend sind, und Ätzen des Hartmaskenmaterials an den Stellen, die nicht durch das Fotoresistmaterial bedeckt sind. Als Folge werden Bereiche des Schichtstapels auch an einer Position, die nicht zwischen zwei benachbarten Hartmasken-Kontaktflächen gelegen ist, freigelegt, so dass während des Schritts zum Ätzen der freiliegenden Bereiche des Schichtstapels der Schichtstapel auch an einer Position geätzt wird, die nicht zwischen benachbarten Hartmasken-Kontaktflächen liegt. Dadurch wird der zusätzliche Vorteil erreicht, dass eine zweite Menge Hartmasken-Kontaktflächen auf eine einfache Weise definiert werden kann. Insbesondere wird die zweite Menge Hartmasken-Kontaktflächen als eine Maske zum Strukturieren zusätzlicher Lande-Kontaktflächen wirken.
Gemäß einer weiteren bevorzugten Ausführungsform wird während des Schritts zum Strukturieren des Fotoresistmaterials das Photoresistmaterial auch von einer ausgewählten Wortleitung entfernt. Als Ergebnis ist es möglich, die Hartmaskenschicht in einem einzigen Prozessschritt entsprechend zu strukturieren, so dass die Hartmaskenschicht von denjenigen Bereichen, an denen eine Wortleitung zu entfernen ist, entfernt wird, sowie eine zweite Menge Lande-Kontaktflächen definiert werden.
Die vorliegende Erfindung wird durch die nachfolgenden Ausführungsbeispiele näher erläutert.
1A zeigt eine Querschnittsansicht einer NROM-Zelle;
1B zeigt eine Draufsicht auf eine Speichervorrichtung mit NROM-Zellen;
2 zeigt eine Querschnittsansicht eines Substrats nach Strukturieren einer Fotoresistschicht;
3A zeigt das Substrat nach Strukturieren einer Hartmaskenschicht;
3B zeigt eine Draufsicht auf die sich ergebende Substratoberfläche;
4 zeigt eine Querschnittsansicht des Substrats nach Abscheiden einer Opferschicht;
5 zeigt eine Querschnittsansicht des Substrats nach Ätzen eines Spacers;
6 zeigt eine Querschnittsansicht des Substrats nach Abscheiden einer Hartmaskenschicht;
7 zeigt eine Querschnittsansicht nach Durchführen eines Planarisierungsschritts;
8 zeigt eine Querschnittsansicht nach Entfernen der Opferschicht;
9A zeigt eine Querschnittsansicht nach Strukturieren einer Fotoresistschicht;
9B zeigt eine Draufsicht auf die Substratoberfläche nach Strukturieren der Fotoresistschicht;
10A zeigt eine Querschnittsansicht nach teilweisem Entfernen der Hartmaskenschicht;
10B zeigt eine Draufsicht auf die Substratoberfläche nach teilweisem Entfernen der Hartmaskenschicht;
11 zeigt eine Querschnittsansicht nach Strukturieren der Siliziumnitrid-Deckschicht, die auf dem Wortleitungs-Schichtstapel angeordnet ist;
12A zeigt eine Querschnittsansicht des Substrats nach Strukturieren des vollständigen Wortleitungs-Schichtstapels;
12B zeigt eine Draufsicht auf die Substratoberfläche nach vollständigem Strukturieren des Wortleitungs-Schichtstapels;
13 zeigt eine Draufsicht auf eine Speichervorrichtung gemäß der vorliegenden Erfindung;
14A zeigt eine Gestaltung des Fan-out-Bereichs gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
14B zeigt eine weitere mögliche Gestaltung des Fan-out-Bereichs gemäß der vorliegenden Erfindung.
In den folgenden Querschnittsansichten zeigt der linksseitige Bereich jeweils die Querschnittsansicht des Speicherzellenbereichs 100, während der rechtsseitige Bereich die Querschnittsansicht des Peripherie-Bereichs 120 zeigt. Insbesondere ist der linksseitige Bereich zwischen II und II aufgenommen, während der rechtsseitige Bereich zwischen III und III, wie auch in 3B veranschaulicht ist, aufgenommen ist.
Ausgangspunkt für die Durchführung der vorliegenden Erfindung ist ein Halbleitersubstrat, insbesondere, ein Siliziumsubstrat, das vorzugsweise p-dotiert ist. In dem Substratbereich, in dem der Peripherie-Bereich der Speichervorrichtung auszubilden ist, wird eine Gate-Oxidschicht 50 durch thermische Oxidation aufgewachsen. In dem Speicherzellenbereich wird nach Abscheiden eines Speicherschichtstapels, der eine erste SiO₂-Schicht mit einer Dicke von 1,5 bis 10 nm, eine Si₃N₄-Schicht mit einer Dicke von 2 bis 15 nm und nachfolgend eine zweite SiO₂-Schicht mit einer Dicke von 5 bis 15 nm umfasst, der Speicherschichtstapel zur Ausbildung von Bahnen strukturiert. Nach Abdeckung der Bahnen mit einer Schutzschicht und Ausbilden von Spacern, die an die Seitenwände der Bahnen des Schichtstapels angrenzen, wird ein Implantationsschritt durchgeführt, so dass die Source-/Drain-Bereiche in den freiliegenden Bereichen definiert werden.
Ein Bitleitungsoxid wird durch Durchführen eines Abscheidungsschritts bereitgestellt, und nachfolgend wird ein Schritt zum Abscheiden eines Wortleitungs-Schichtstapels durchgeführt. Diese Schritte sind dem Fachmann auf dem Gebiet von NROM-Vorrichtungen wohlbekannt, und eine detaillierte Beschreibung dieser Schritte wird daher weggelassen.
Wie in 2 gezeigt ist, sind als Ergebnis auf der Oberfläche 10 des Halbleitersubstrats 1, insbesondere, eines p-dotierten Halbleitersubstrats in dem Speicherzellenbereich 100 der Speicherschichtstapel 46, ein Wortleitungs-Schichtstapel 20, eine Siliziumnitrid-Deckschicht 21 und eine erste Hartmaskenschicht 22 angeordnet. Der Wortleitungs-Schichtstapel 20 umfasst üblicherweise Segmente einer ersten Polysiliziumschicht und einer zweiten Polysiliziumschicht mit einer Gesamtdicke von ungefähr 70 bis 110 nm, nachfolgend eine Titanschicht (nicht gezeigt), eine Wolframnitridschicht mit einer Dicke von ungefähr 5 bis 20 nm und eine Wolframschicht mit einer Dicke von ungefähr 50 bis 70 nm. Auf der Wolframschicht ist eine Siliziumnitridschicht 21 mit einer Dicke von ungefähr 120 bis 180 nm angeordnet. In der vorliegenden Ausführungsform ist die Hartmaskenschicht 22 aus amorphem Silizium hergestellt. Die Hartmaskenschicht 22 kann eine Dicke von ungefähr 30 bis 50 nm haben.
In dem Peripheriebereich 120 ist derselbe Schichtstapel auf dem Siliziumsubstrat 1 angeordnet, wobei die Oxidschicht 52, die abschnittsweise die Funktion einer Peripherie-Gateoxid-Schicht 50 erfüllt, anstelle des Speicherschichtstapels 46 vorgesehen ist. Insbesondere kann die Dicke der Gate-Oxidschicht 50 im Peripherie-Bereich von der Dicke des Speicherschichtstapels 46 im Speicherzellenbereich verschieden sein. Eine Fotoresistschicht wird auf die sich ergebende Oberfläche abgeschieden und strukturiert, so dass einzelne Bahnen, die in einer periodischen Weise angeordnet sind, gebildet werden. Die sich ergebende Struktur ist in 2 gezeigt, worin eine strukturierte Fotoresistschicht 23 gezeigt ist. Insbesondere ist die Fotoresistschicht 23 in einem Linien/Spalt-Muster strukturiert, wobei vorzugsweise eine Überbelichtung gemacht wird, so dass die Bahnen kleiner als die Zwischenräume zwischen benachbarten Bahnen sind. Der Pitch des Linien/Spalt-Musters sollte mindestens dem Zweifachen der zu erzielenden Linien- bzw. Bahnenbreite entsprechen.
Wie üblich kann eine reflexionsvermindernde Beschichtung (ARC-Schicht) auf dem Hartmaskenschichtstapel angeordnet sein, beispielsweise auf einer Hartmaskenschicht, die aus Carbon hergestellt ist. Insbesondere ist es, wenn Carbon als Hartmaskenmaterial verwendet wird, erforderlich, eine SiON-Schicht auf der Carbon-Schicht abzuscheiden, um die Entfernung des Resists zu ermöglichen. Zusätzlich kann die ARC-Schicht unterhalb der Fotoresistschicht angeordnet sein.
In dem nächsten Schritt wird das Fotoresistmuster in die Hartmaskenschicht 22 übertragen. Insbesondere wird ein Ätzschritt durchgeführt, bei dem die Fotoresistmaske als Ätzmaske verwendet wird. Nach Entfernen des Fotoresistmaterials 23 wird die in 3A gezeigte Struktur erhalten, in der einzelne Bahnen 221 aus dem Hartmaskenmaterial 22 gebildet sind. Insbesondere sollte die Breite wl1 von jeder der Bahn kleiner als die Breite ws1 der Zwischenräume zwischen benachbarten Bahnen sein.
3B zeigt eine Draufsicht auf die sich ergebende Struktur. Wie zu sehen ist, sind Bahnen 221 aus dem Hartmaskenmaterial gebildet. Die Bahnen 221 sind mit den Hartmasken-Kontaktflächen 114, die in dem Fan-out-Bereich 110 der Speichervorrichtung angeordnet sind, verbunden. Wie aus 4 ersichtlich ist, sind Bahnen 221 ebenso wie Hartmasken-Kontaktflächen 114 gebildet, während der verbleibende Teil der Oberfläche mit der Siliziumnitridschicht 21 bedeckt ist.
In dem nächsten Schritt wird die Opferschicht 24 auf der sich ergebenden Oberfläche abgeschieden. Insbesondere kann die Opferschicht aus Siliziumdioxid hergestellt sein. Die Opferschicht 24 hat eine Dicke, die so bestimmt ist, dass eine erwünschte Linienbreite der sich ergebenden Wortleitungen bereitgestellt wird. Insbesondere kann die Opferschicht eine Dicke von 10 bis 40 nm haben, insbesondere 20 bis 35 nm, in Abhängigkeit von der Mindest-Strukturgröße F der verwendeten Technologie. Wie in 4 zu sehen ist, wird die Opferschicht 24 konform abgeschieden, so dass die Bahnen 221 in dem Speicherzellenbereich bedeckt werden, während eine planare Schicht in dem Peripherie-Bereich 120 gebildet wird.
Das Material der Opferschicht ebenso wie das der Hartmaskenschicht kann beliebig ausgewählt werden. Es ist jedoch erforderlich, ein Hartmaskenmaterial auszuwählen, das selektiv in Bezug auf das Material der Opferschicht und das Material der Wortleitungs-Deckschicht 21 ätzbar ist. Zusätzlich ist es erforderlich, dass die Opferschicht 24 selektiv in Bezug auf das Material der Hartmaskenschicht ebenso wie auf das Material der Wortleitungs-Deckschicht 21 ätzbar ist.
Im nächsten Schritt wird ein Spacer-Ätzschritt durchgeführt, wobei die horizontalen Bereiche der Opferschicht 24 entfernt werden, und Seitenwand-Spacer 241 auf den Seitenwänden von je der der Bahnen 221 gebildet werden. Zusätzlich wird die Opferschicht 24 vollständig von dem Peripherie-Bereich entfernt. Ein Spacer wird auch angrenzend an die Hartmasken-Kontaktflächen 114, die in 3B gezeigt sind, gebildet. Eine Querschnittsansicht der sich ergebenden Struktur ist in 5 gezeigt.
In dem nächsten Schritt wird eine weitere Schicht aus einem Hartmaskenmaterial abgeschieden. In der vorliegenden Ausführungsform wird entsprechend eine weitere Schicht aus amorphem Silizium 25 abgeschieden, so dass die Zwischenräume zwischen benachbarten Bahnen 221 gefüllt werden. Als Ergebnis sind die Zwischenräume zwischen benachbarten Spacern 241 aus der Opferschicht mit dem Hartmaskenmaterial 22, 25 aufgefüllt. Durch diesen Schritt werden auch die Zwischenräume zwischen benachbarten Hartmasken-Kontaktflächen 114 aufgefüllt. Darüber hinaus sind sowohl der Fan-Out-Bereich 110 ebenso wie der Peripherie-Bereich 120 der Speichervorrichtung mit der zusätzlichen Schicht aus dem Hartmaskenmaterial bedeckt. Gemäß der vorliegenden Erfindung ist die weitere Schicht aus dem Hartmaskenmaterial aus demselben Material wie das Hartmaskenmaterial, das die Bahnen 221 und die Hartmasken-Kontaktflächen 114 aufbaut, hergestellt. Es könnte jedoch auch ein unterschiedliches Material für die weitere Schicht ausgewählt werden.
Wie aus 6 ersichtlich ist, wird in dem Speicherzellenbereich die amorphe Siliziumschicht 25 über die Anordnung von Bahnen 221 aus amorphem Silizium gelegt, während in dem Peripherie-Bereich 21 eine Schicht aus amorphem Silizium 25 gebildet wird. Danach wird ein Planarisierungsschritt, beispielsweise ein chemisch-mechanischer Polier-(CMP)-Schritt oder ein Rückätz-Schritt durchgeführt, so dass der obere Bereich der abgeschiedenen Schicht 25 entfernt wird. Die Position, von der die abgeschiedene amorphe Siliziumschicht 25 von der sich er gebenden Oberfläche entfernt werden wird, ist in 6 durch eine gestrichelte Linie dargestellt.
Wie in 7 gezeigt ist, werden als Ergebnis Bahnen 221 aus amorphem Silizium gebildet, die voneinander durch die Siliziumdioxid-Spacer 241 in dem Speicherzellenbereich 100 voneinander beabstandet sind. Wie weiter aus 7 ersichtlich ist, ist der Abstand zwischen benachbarten Bahnen 221 auf die Breite von jedem der Spacer 241 reduziert. In dem Peripherie-Bereich 120 ist eine unstrukturierte amorphe Siliziumschicht 25 gebildet. In dem Fan-Out-Bereich 110 sind Hartmasken-Kontaktflächen 114 gebildet. Dabei sind die Zwischenräume zwischen den Hartmasken-Kontaktflächen mit dem Hartmaskenmaterial ausgefüllt, wobei ein Siliziumdioxid-Spacer 241 dazwischen geschoben ist.
In dem nächsten Schritt wird ein Ätzschritt durchgeführt, so dass das Spacermaterial zwischen benachbarten Bahnen 221 aus amorphem Silizium entfernt wird. Die sich ergebende Struktur ist in 8 gezeigt. Insbesondere sind in dem Speicherzellenbereich 100 nun einzelne Bahnen 221 aus amorphem Silizium gebildet, während in dem Peripherie-Bereich 120 die amorphe Siliziumschicht 25 unstrukturiert ist.
In dem nächsten Schritt wird eine weitere Fotoresistschicht 26 aufgebracht und entsprechend den Anforderungen der Speichervorrichtung strukturiert. Insbesondere können in dem Speicherzellen-Bereich 100 eine erste Öffnung 261 gebildet werden, in der in einem späteren Verfahrensschritt ausgewählte Wortleitungen entfernt werden. Insbesondere werden in üblicherweise verwendeten NROM-Gestaltungen Wortleitungen teilweise entfernt. In einem späteren Verfahrensschritt können an der Stelle der entfernten Wortleitungen Bitleitungskontakte zum Herstellen eines Kontakts zu den Bitleitungen angeordnet werden.
Zusätzlich können die Gate-Elektroden und die Schaltungen im Peripherie-Bereich durch den vorliegenden Strukturierungsschritt strukturiert werden. Weiterhin wird der Fan-Out-Bereich zur Bildung von Lande-Kontaktflächen 111 zum Herstellen eines Kontakts zu den Wortleitungen strukturiert. Genauer gesagt bildet die Fotoresistschicht in dem Speicherzellenbereich eine Blockmaske mit einer Begrenzungslinie, die nicht parallel zu der ersten oder zu der zweiten Richtung ist. Entsprechend wird der Fan-Out-Bereich teilweise durch das Fotoresistmaterial bedeckt, wobei die Grenze zwischen dem bedeckten und dem unbedeckten Bereich durch eine schräge gerade Linie definiert ist. Wie später in Bezug auf die 14A und 14B diskutiert werden wird, kann jedoch die Grenze auch eine Form haben, die von der einer geraden Linie verschieden ist.
Zusätzlich wird im Peripherie-Bereich die Fotoresistschicht 26 strukturiert, so dass entsprechend den auszubildenden Schaltungen im Peripherie-Bereich Öffnungen erzeugt werden und Fotoresist-Bereiche 263 verbleiben. Die sich ergebende Struktur nach Strukturieren der Fotoresistschicht ist in 9A gezeigt.
In der Querschnittsansicht von 9A ist der linksseitige Bereich zwischen II und II aufgenommen, während der rechtsseitige Bereich zwischen III und III aufgenommen ist, wie auch in 9B veranschaulicht ist.
9B zeigt eine Draufsicht auf die sich ergebende Speichervorrichtung. Insbesondere sind, wie ersichtlich ist, in dem Speicherzellenbereich einzelne Bahnen 221 aus amorphem Silizium gebildet, die voneinander durch Bereiche der Siliziumnitridschicht 21 voneinander beabstandet bzw. getrennt sind. Im Fan-Out-Bereich sind die Lande-Kontaktflächen 111 teilweise mit einer Fotoresistschicht 26 bedeckt. Zusätzlich sind die Zwischenräume zwischen benachbarten strukturierten Lande-Kontaktflächen 111 ebenso teilweise mit einer Fotoresistschicht 26 bedeckt. Im Peripherie-Bereich ist die Opferschicht an den Stellen, die nicht mit dem Fotoresistmaterial, insbesondere dem strukturierten Fotoresistmaterial 263 bedeckt sind, mit der Schicht aus dem Hartmaskenmaterial, insbesondere mit der amorphen Siliziumschicht 25, bedeckt.
Wie weiter aus 9B ersichtlich ist, ist in dem Speicherzellenbereich 100 ein Teil der Wortleitungen an den Stellen, die der Öffnung 261 im Speicherzellenbereich 2 entsprechen, nicht mit der Fotoresistschicht 26 bedeckt. Insbesondere ist die exakte Positionierung der Öffnung 261 kritisch bezüglich der Lagegenauigkeit, während die korrekte Positionierung der Öffnung 262 im Peripherie-Bereich, an der die Oberfläche der Lande-Kontaktflächen 111 nicht bedeckt ist, weniger kritisch in Bezug auf die Lagegenauigkeit durchgeführt werden. Anders ausgedrückt sind im Speicherzellenbereich die Bahnen 221 aus amorphem Silizium durch die Fotoresistmaske 26 geschützt, außer an den Bereichen, die der Öffnung 261 im Speicherzellenbereich entspricht. Zusätzlich ist der Fotoresistbereich 261 im Peripherie-Bereich entsprechend der auszubildenden Schaltungen im Peripherie-Bereich strukturiert. Während der nächsten Schritte werden der Peripherie-Bereich und der Fan-Out-Bereich gemäß der strukturierten Fotoresistmaske strukturiert.
Nach Durchführen eines Ätzschritts zum Entfernen der amorphen Siliziumschicht wird die in 10A gezeigte Struktur erhalten. Wie zu sehen ist, sind in dem Wortleitungs-Entfernungsbereich 3 die Bahnen 221 aus amorphem Silizium entfernt. Darüber hinaus ist im Peripherie-Bereich 120 die amorphe Siliziumschicht an den Stellen, die aufgrund der Strukturierung der Fotoresistschicht freigelegt worden sind, geätzt.
10B zeigt eine Draufsicht auf die sich ergebende Speichervorrichtung. Insbesondere ist nach Entfernen der Fotoresistschicht 26 nun jede der Bahnen 221 aus amorphem Silizium mit einer Hartmasken-Kontaktfläche 114 aus amorphem Silizium verbunden. Der Fan-out-Bereich 110 ist von dem strukturierten Peripherie-Bereich 121 durch die Siliziumnitridschicht 21 isoliert. Zusätzlich sind in dem Wortleitungs-Entfernungsbereich 3 die Bahnen aus amorphem Silizium vollständig entfernt. Aufgrund der speziellen Struktur des Fotoresistmusters 26, wie es in 9B gezeigt ist, wird beispielsweise durch den Schritt zum Ätzen der Hartmaskenschicht eine zweite Menge 114b von Hartmasken-Kontaktflächen gebildet, zusätzlich zu der ersten Menge 114a aus Hartmasken-Kontaktflächen.
In dem nächsten Schritt wird die Siliziumnitridschicht in den freigelegten Bereichen unter Verwendung des strukturierten Hartmaskenmaterials als Ätzmaske geätzt. Folglich werden in dem Speicherzellenbereich ebenso wie in dem Peripherie-Bereich 120 Bahnen aus einem Schichtstapel gebildet, der die Siliziumnitridschicht ebenso wie die amorphe Siliziumschicht umfasst. Die sich ergebende Struktur ist in 11 gezeigt.
Im nächsten Schritt wird ein weiterer Ätzschritt zum Ätzen des Wortleitungs-Schichtstapels 20 durchgeführt, so dass als Folge einzelne Wortleitungen 2 in dem Speicherzellenbereich 100 gebildet sind, während eine Gate-Elektrode 51 in dem Peripherie-Bereich 120 gebildet wird. Dadurch wird im vorliegenden Beispiel das Hartmaskenmaterial entfernt. Als Folge umfassen nun, wie aus 12A ersichtlich ist, die Wortleitungen 2 den Wortleitungs-Schichtstapel 20 ebenso wie die Siliziumnitrid-Deckschicht 21. Zusätzlich ist im Peripherie-Bereich die Gate-Elektrode 51 durch das Peripherie-Gate-Oxid 50 vom Substratmaterial 1 isoliert.
12A zeigt eine Querschnittsansicht der sich ergebenden Struktur.
Zusätzlich zeigt 12B eine Draufsicht auf die sich ergebende Struktur. Wie zu sehen ist, sind nun einzelne Wortleitungen 2 ausgebildet, die mit Lande-Kontaktflächen 111 verbunden sind. Auf jeder der Lande-Kontaktflächen 111 kann ein Kontakt 112 ausgebildet werden. Der Fan-Out-Bereich 110 ist von dem Peripherie-Bereich 121 durch das Siliziumdioxidmaterial 52 getrennt. Die Kontaktflächen 112 können in einem folgenden Verfahrensschritt mit einer entsprechenden Metallverdrahtung verbunden werden.
Wie aus der in 12B gezeigten Struktur ersichtlich ist, werden Wortleitungen 2 mit einem Mindestabstand zueinander realisiert, wobei jede der Wortleitungen mit einer Lande-Kontaktfläche 111 mit einer größeren Fläche verbunden ist. Insbesondere haben die Lande-Kontaktflächen 111 eine größere Breite als die Wortleitungen. Entsprechend können die Kontakte 112 auf jeder der Lande-Kontaktflächen 111 angeordnet werden, wobei ein Kontaktwiderstand des Kontakts 112 aufgrund der vergrößerten Fläche verringert wird.
Ausgehend von der in 12A gezeigten Querschnittsansicht wird die Speichervorrichtung auf eine Weise fertig gestellt, wie sie dem Fachmann bekannt ist. Insbesondere wird der Peripherie-Bereich der Speichervorrichtung fertig gestellt. Zusätzlich werden im Speicherzellenbereich isolierende Schichten, die BPSG- und SiO₂-Schichten umfassen, abgeschieden, und nachfolgend werden Bitleitungskontakte an den Positionen, an denen die Wortleitungen entfernt worden sind, definiert. In der M0-Metallisierungsebene werden Leiterbahnen zur Unterstützung der Bitleitungen bereitgestellt, so dass schließlich eine fertig gestellte Speichervorrichtung erhalten wird.
13 zeigt eine Draufsicht auf eine Speichervorrichtung gemäß der vorliegenden Erfindung. Wie zu sehen ist, haben die Wortleitungen eine Breite wl, die größer als der Abstand ws zwischen benachbarten Wortleitungen ist. Entsprechend kann die Fläche der Speicherzellenanordnung effizient zum Bereitstellen von Wortleitungen, die aufgrund ihrer vergrößerten Breite einen verringerten Flächenwiderstand aufweisen, ausgenutzt werden. Darüber hinaus werden, da der Abstand zwischen benachbarten Wortleitungen in der sich ergebenden Speicherzellenanordnung deutlich verringert ist, die Streufelder benachbarter Wortleitungen einen parasitären Transistor unterdrücken, der sonst zwischen benachbarten Speicherzellen ausgebildet werden könnte.
Genauer gesagt ist in herkömmlichen Ausgestaltungen solch ein parasitärer Transistor durch Durchführen eines so genannten Anti-Punch-Implantationsschritts vermieden worden. Wenn jedoch der Abstand zwischen benachbarten Wortleitungen verringert wird, werden die entstehenden Streufelder solch einen parasitären Transistor unterdrücken, wodurch die Komplexität des Verfahrens weiter reduziert wird und dennoch der Vorteil der Unterdrückung des parasitären Transistors erzielt wird. Insbesondere hat solch ein Streufeld eine Reichweite von 10 bis 20 nm, so dass bei einem verringerten Abstand zwischen den Wortleitungen diese Reichweite ausreicht, um den parasitären Transistor zu unterdrücken.
Beispielsweise kann die Breite wl der Wortleitungen mindestens 60 nm sein, während der Abstand der Wortleitungen 20 bis 40 nm, beispielsweise 36 nm oder weniger sein kann. Insbesondere kann die folgende Beziehung gelten: wl > 1,5 × ws.
Wie weiterhin aus 13 ersichtlich ist, haben in dem Fan-Out-Bereich 110 die Lande-Kontaktflächen 111 eine Breite wp und eine Länge lp, die beide jeweils größer als die Breite wl der Wortleitung sind. Als Folge wird der Kontaktwiderstand eines Kontakts nicht erhöht, obwohl die Breite der Wortleitungen verringert wird.
Jede der Lande-Kontaktflächen 111, die in 13 gezeigt ist, hat eine Begrenzungslinie 62, die nicht parallel zur ersten oder zweiten Richtung ist. Insbesondere schneidet jede der Begrenzungslinien 62 die zweite Richtung bei einem Winkel α. Wie insbesondere aus 13 ersichtlich ist, gilt die folgende Beziehung: tan α = (wl + ws)/(lp + ws).
Wie vorstehend beschrieben worden ist, ist es durch das Verfahren der vorliegenden Erfindung möglich, die Wortleitung und die Lande-Kontaktflächen 111, die vollständig verschiedene Abmessungen haben, in einem einzigen lithografischen Schritt zu strukturieren, was durch herkömmliche Verfahren schwierig zu verwirklichen gewesen ist.
Durch die Verwendung einer anderen fotolithografischen Maske zum Strukturieren der Fotoresistschicht, die den Speicherzellenbereich bedeckt, bei dem Schritt zum Definieren der Lande-Kontaktflächen 111 können beliebige Anordnungen von Lande-Kontaktflächen 111 verwirklicht werden. Beispielsweise zeigen die 14A und 14B beispielhafte Muster des Fotoresistmaterials in dem Schritt, der unter Bezugnahme auf jeweils 9B beschrieben worden ist. Wie gezeigt ist, kann der Rand der fotolithografischen Maske sich von einer geraden Linie unterscheiden, so dass – als Ergebnis – eine höhere Packungsdichte der Lande-Kontaktflächen erzielt werden kann. Insbesondere sind in den 14A und 14B die Hartmasken-Kontaktflächen 114 der zweiten Menge 114b nicht zwischen den Hartmasken- Kontaktflächen 114 der ersten Menge 114a angeordnet, sondern sie befinden sich außerhalb eines Bereichs, der durch die erste Menge 114a der Hartmasken-Kontaktflächen 114 definiert ist.
Als Ergebnis wird nach dem Schritt zum Ätzen des Hartmaskenmaterials, bei dem die Lande-Kontaktflächen definiert werden, eine erste und eine zweite Untermenge von Lande-Kontaktflächen gebildet werden. Zusätzlich kann ein Bezugspunkt 60 von jeder der Lande-Kontaktflächen einer Untermenge durch eine gerade Linie 61 verbunden werden, wobei die gerade Linie 61 die zweite Richtung bei einem Winkel β schneidet. Dabei gilt vorzugsweise die folgende Beziehung: tan β = (wl + ws)/(lp + ws).
Entsprechend kann die Packungsdichte der Lande-Kontaktflächen weiter erhöht werden.

1: Halbleitersubstrat
10: Substratoberfläche
2: Wortleitung
20: Wortleitungsschichtstapel
201: Siliziumdioxidschicht
202: Siliziumnitridschicht
203: Siliziumdioxidschicht
21: Si₃N₄-Schicht
22: amorphe Siliziumschicht
221: amorphe Siliziumbahnen
23: Fotoresistschicht
24: SiO₂-Schicht
241: SiO₂-Spacer
25: amorphe Siliziumschicht
26: Fotoresist
261: erste Öffnung
262: zweite Öffnung
263: Fotoresist im Peripherie-Bereich
29: SiO₂-Schicht
3: Wortleitungs-Entfernungsbereich
4: Bitleitung
41: erster Source-/Drain-Bereich
42: zweiter Source-/Drain-Bereich
43: Kanal
44: Gate-Elektrode
45: Speicherzelle
46: Speicherschichtstapel
47: gespeicherte Ladung
50: Gateoxid im Peripherie-Bereich
51: Gate-Elektrode im Peripherie-Bereich
52: SiO₂-Schicht im Peripherie-Bereich
60: Bezugspunkt
61: gerade Linie
62: Begrenzungslinie
100: Speicherzellenanordnung
110: Fan-out-Bereich
111: Lande-Kontaktfläche
112: Kontakt
113: Zwischenraum
114: Hartmasken-Kontaktfläche
114a: erste Menge von Hartmasken-Kontaktflächen
114b: zweite Menge von Hartmasken-Kontaktflächen
120: Peripherie-Bereich
121: strukturierter Peripherie-Bereich
130: Speichervorrichtung

Claims

Speichervorrichtung (130), umfassend: – ein Halbleitersubstrat (1) mit einer Oberfläche (10); – eine Vielzahl von ersten Leiterbahnen (4), die entlang einer ersten Richtung verlaufen, wobei jede der ersten Leiterbahnen (4) eine Linienbreite wb hat und zwei benachbarte der ersten Leiterbahnen einen Abstand bs voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die erste Richtung gemessen werden; – eine Vielzahl von zweiten Leiterbahnen (2), die entlang einer zweiten Richtung verlaufen, wobei die zweite Richtung die erste Richtung schneidet, wobei jede der zweiten Leiterbahnen (2) eine Linienbreite wl hat und zwei benachbarte der zweiten Leiterbahnen einen Abstand ws voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die zweite Richtung gemessen werden; – eine Vielzahl von Speicherzellen (45), die mindestens teilweise in dem Halbleitersubstrat (1) ausgebildet sind, wobei jede Speicherzelle (45) durch Adressieren von entsprechenden ersten und zweiten Leiterbahnen (4, 2) auswählbar ist; und – eine Vielzahl von Lande-Kontaktflächen (111) aus einem leitenden Material, wobei jede der Lande-Kontaktflächen (111) mit einer zugehörigen zweiten Leiterbahn (2) verbunden ist, wobei jede der Lande-Kontaktflächen (111) eine Breite wp und eine Länge lp hat, wobei die Breite wp senkrecht in Bezug auf die zweite Richtung gemessen wird und die Länge lp entlang der zweiten Richtung gemessen wird, wobei die Linienbreite wl von jeder der zweiten Leiterbahnen (2) größer als der Abstand ws ist und die Breite wp von jeder der Lande-Kontaktflächen (111) größer als die Linienbreite wl ist und die Länge lp von jeder der Lande-Kontaktflächen (111) größer als die Linienbreite wl ist.
Speichervorrichtung nach Anspruch 1, wobei die ersten Leiterbahnen (4) Bitleitungen und die zweiten Leiterbahnen (2) Wortleitungen der Speichervorrichtung (130) entsprechen, wobei die Wortleitungen (2) oberhalb der Bitleitungen (4) angeordnet sind.
Speichervorrichtung nach Anspruch 1, wobei die Lande-Kontaktflächen (111) in einer versetzten Weise in Bezug auf die zweite Richtung angeordnet sind.
Speichervorrichtung nach Anspruch 3, wobei die Lande-Kontaktflächen (111) mit einem zunehmenden Abstand in Bezug auf eine Bezugsposition der Speichervorrichtung (130) angeordnet sind, wobei der Abstand entlang der zweiten Richtung gemessen wird.
Speichervorrichtung nach Anspruch 1, wobei jede der Lande-Kontaktflächen (111) eine Begrenzungslinie (62) hat, die nicht parallel zur ersten oder zweiten Richtung ist, wobei die Begrenzungslinie (62) die zweite Richtung bei einem Winkel α schneidet.
Speichervorrichtung nach Anspruch 5, wobei die folgende Beziehung gilt: tan α = (wl + ws)/(lp + ws).
Speichervorrichtung nach Anspruch 1, wobei die Vielzahl von Lande-Kontaktflächen (111) eine erste und eine zweite Untermenge von Lande-Kontaktflächen umfasst, wobei ein Bezugspunkt (60) von jeder der Lande-Kontaktflächen einer Untermenge durch eine gerade Linie verbunden werden kann und die gerade Linie die zweite Richtung bei einem Winkel β schneidet.
Speichervorrichtung nach Anspruch 7, wobei die folgende Beziehung gilt: tan β = (wl + ws)/(lp + ws).
Speichervorrichtung nach Anspruch 2, wobei die folgende Beziehung gilt: wl > 1,5 × ws.
Verfahren zur Herstellung einer Speichervorrichtung mit den Schritten: – Bereitstellen eines Halbleitersubstrats (1) mit einer Oberfläche (10); – Bereitstellen einer Vielzahl von ersten Leiterbahnen (4), die entlang einer ersten Richtung verlaufen, wobei jede der ersten Leiterbahnen (4) eine Linienbreite wb hat und zwei benachbarte der ersten Leiterbahnen (4) einen Abstand bs voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die erste Richtung gemessen werden; – Bereitstellen einer Vielzahl von zweiten Leiterbahnen (2), die entlang einer zweiten Richtung verlaufen, wobei die zweite Richtung die erste Richtung schneidet, und jede der zweiten Leiterbahnen (2) eine Linienbreite wl hat und zwei benachbarte der zweiten Leiterbahnen (2) einen Abstand ws voneinander haben, wobei die Linienbreite und der Abstand jeweils senkrecht in Bezug auf die zweite Richtung gemessen werden; – Bereitstellen einer Vielzahl von Speicherzellen (45), die mindestens teilweise in dem Halbleitersubstrat ausgebildet werden, wobei jede Speicherzelle (45) durch Adressieren von entsprechenden ersten und zweiten Leiterbahnen (4, 2) auswählbar ist; und – Bereitstellen einer Vielzahl von Lande-Kontaktflächen (111) aus einem leitenden Material, wobei jede der Lande-Kontaktflächen (111) mit einer zugehörigen zweiten Leiterbahn (4) verbunden ist, wobei jede der Lande-Kontaktflächen (111) eine Breite wp und eine Länge lp hat, wobei die Breite wp senkrecht in Bezug auf die zweite Richtung gemessen wird und die Länge lp entlang der zweiten Richtung gemessen wird, wobei die Linienbreite wl von jeder der zweiten Leiterbahnen (4) größer als der Abstand ws ist und die Breite wp von jeder der Lande-Kontaktflächen (111) größer als die Linienbreite wl ist und die Länge lp von jeder der Lande-Kontaktflächen (111) größer als die Linienbreite wl ist, wobei der Schritt zum Bereitstellen der Vielzahl von ersten oder zweiten Leiterbahnen (4, 2) die Schritte umfasst: – Bereitstellen eines Schichtstapels (20), der mindestens eine leitende Schicht umfasst, – Bereitstellen einer Hartmaskenschicht (22) und Strukturieren der Hartmaskenschicht (22), so dass Hartmaskenbahnen (221) gebildet werden, wobei die Hartmaskenbahnen (221) eine Breite wl1 und einen Abstand ws1 haben und die Hartmaskenbahnen (221) Seitenwände haben, – konformes Abscheiden einer Opferschicht (24), so dass die abgeschiedene Opferschicht (24) horizontale und vertikale Bereiche hat, Entfernen der horizontalen Bereiche der Opferschicht (24), so dass Spacer (241) auf den Seitenwänden der Hartmaskenbahnen (221) gebildet werden, – Abscheiden einer weiteren Schicht (25) aus dem Hartmaskenmaterial, Planarisieren der Oberfläche, so dass ein oberer Bereich der Spacer (241) unbedeckt ist, – Entfernen der Spacer (241), so dass Bereiche des Schichtstapels (20) freigelegt werden, und – Ätzen der freiliegenden Bereiche des Schichtstapels (20), wodurch einzelne Leiterbahnen (2) gebildet werden.
Verfahren nach Anspruch 10, wobei – durch den Schritt zum Strukturieren der Hartmaskenschicht (22) auch Hartmasken-Kontaktflächen (114) gebildet werden, wobei die Hartmasken-Kontaktflächen (114) an einem Endbereich des Speicherzellenbereichs (100) angeordnet sind, der durch die Vielzahl von ersten und zweiten Bahnen definiert ist, wobei jede der Hartmasken-Kontaktflächen (114) mit einer zugehörigen Hartmaskenbahn (221) verbunden ist, – durch den Schritt zum Ausbilden von Spacern (241) auch Spacer auf den Seitenwänden der Hartmasken-Kontaktflächen (114) gebildet werden, – durch den Schritt zum Abscheiden einer weiteren Schicht (25) aus dem Hartmaskenmaterial die Zwischenräume zwischen benachbarten Hartmasken-Kontaktflächen (114) gefüllt werden, – durch den Schritt zum Entfernen der Spacer (241) auch die Spacer auf den Seitenwänden der Hartmasken-Kontaktflächen entfernt werden, und – durch den Schritt zum Ätzen der freiliegenden Bereiche des Schichtstapels (20) auch einzelne Lande-Kontaktflächen (114) gebildet werden, wobei jede der Lande-Kontaktflächen (114) mit einer zugehörigen der zweiten Leiterbahnen (2) verbunden ist.
Verfahren nach Anspruch 10, wobei die ersten Leiterbahnen Bitleitungen (4) und die zweiten Leiterbahnen Wortleitungen (2) der Speichervorrichtung (130) entsprechen, wobei die Wortleitungen (2) oberhalb der Bitleitungen (4) angeordnet sind, und jede der Speicherzellen (45) durch Adressieren von zugehörigen Bitleitungen (4) und Wortleitungen (2) auswählbar ist.
Verfahren nach Anspruch 11, wobei die ersten Leiterbahnen Bitleitungen (4) und die zweiten Leiterbahnen Wortleitungen (2) der Speichervorrichtung (130) entsprechen, wobei die Wortleitungen (2) oberhalb der Bitleitungen (4) angeordnet sind und jede der Speicherzellen (45) durch Adressieren von zugehörigen Bitleitungen (4) und Wortleitungen (2) auswählbar ist.
Verfahren nach Anspruch 13, ferner mit den Schritten: – Abscheiden eines Fotoresistmaterials (26), das die Hartmaskenschicht (25) bedeckt; – Strukturieren des Fotoresistmaterials (26), so dass schließlich die Bereiche der Hartmaskenschicht (25), die sich an einer Position befinden, die nicht zwischen benachbarten Hartmasken-Kontaktflächen (114) angeordnet ist, freiliegend sind, – Ätzen des Hartmaskenmaterials (25) an den Stellen, die nicht mit dem Fotoresistmaterial (26) bedeckt sind, so dass Bereiche des Schichtstapels (20) an einer Position, die sich nicht zwischen benachbarten Hartmasken-Kontaktflächen (114) befindet, freigelegt werden, so dass während des Schritts zum Ätzen der freiliegenden Bereiche des Schichtstapels (20) der Schichtstapel auch an einer Position geätzt wird, die nicht zwischen benachbarten Hartmasken-Kontaktflächen (114) angeordnet ist.
Verfahren nach Anspruch 14, wobei während dem Schritt zum Strukturieren des Fotoresistmaterials (26) das Fotoresistmaterial (26) auch von der Hartmaskenschicht, die über einer ausgewählten Wortleitung angeordnet ist, entfernt wird.