DE102007024844B4

DE102007024844B4 - Speicherzellenarray und elektronisches Gerät, welches das Speicherzellenarray umfasst

Info

Publication number: DE102007024844B4
Application number: DE102007024844A
Authority: DE
Inventors: Dr. Popp Martin; Dr. Schloesser Till; Dr. Schwerin Ulrike Grüning von; Dr. Weis Rolf
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-04-13
Filing date: 2007-05-29
Publication date: 2012-03-29
Anticipated expiration: 2027-05-30
Also published as: US20080253160A1; DE102007024844A1; JP2008263201A; TW200843038A; TWI367547B; US7642572B2

Abstract

Speicherzellenarray (5, 5'), mit:
– Speicherzellen (50) aus jeweils einer Zugriffsvorrichtung und einem Speicherelement;
– entlang einer ersten Richtung (62) verlaufenden Bitleitungen (61, 61');
– entlang einer zweiten Richtung (63) verlaufenden Wortleitungen (60, 60'), wobei die zweite Richtung (63) senkrecht zur ersten Richtung (62) ist;
– Abschnitten aktiver Gebiete (40), in denen jeweils die Zugriffsvorrichtungen ausgebildet sind und die entlang parallel verlaufender Linien aktiver Gebiete (44) angeordnet sind, deren Richtung jeweils die Bitleitungen und die Wortleitungen kreuzt, und
– Bitleitungskontakten (57), die sowohl in Spalten, welche sich in der zweiten Richtung (63) erstrecken, als auch in Zeilen, die sich in der ersten Richtung (62) erstrecken, angeordnet sind wobei:
– ein Abstand zwischen Mitten von benachbarten Bitleitungen (61, 61') dL beträgt, und ein Abstand zwischen Mitten von in der ersten Richtung benachbarten Bitleitungskontakten (57) dC entspricht, dC parallel zur ersten Richtung (62) bemessen ist und...

Description

Die nachfolgende Beschreibung betrifft ein Speicherzellenarray mit einer Mehrzahl von Speicherzellen. Darüber hinaus betrifft die Beschreibung ein Verfahren zum Ausbilden eines solchen Speicherzellenarrays.
Speicherzellen von dynamischen Speichern mit wahlfreiem Zugriff (DRAM) weisen allgemein einen Speicherkondensator zum Speichern einer elektrischen Ladung auf, welche die zu speichernde Information kennzeichnet, sowie einen Zugriffstransistor, der mit dem Speicherkondensator verbunden ist.
In gegenwärtig verwendeten DRAM-Speicherzellen kann der Speicherkondensator als Grabenkondensator ausgeführt werden, indem zwei Kondensatorelektroden in einem Graben, der sich in das Substrat in einer Richtung senkrecht zur Substratoberfläche erstreckt, angeordnet sind. Gemäß einer weiteren Ausführung einer DRAM-Speicherzelle wird die elektrische Ladung in einem Stapelkondensator, der oberhalb des Substrats positioniert ist, gespeichert.
Aus der US 2006/0 267 064 A1 ist ein Speicherzellenarray mit aktiven Gebieten, die parallel zu Bitleitungen verlaufen, bekannt. Aus der US 2002/0 195 680 A1 ist ein Speicherzellenarray, bei dem die aktiven Gebiete parallel zu den Bitleitungen verlaufen bekannt. Eine Speicherzellenanordnung mit schrägen Linien aktiver Gebiete ist aus dem US 7 034 408 B1 bekannt. Eine 6F² Auswahltransistor-Anordnung mit Linien aktiver Gebiete, die jeweils dieselbe Bitleitung mehrmals schneiden ist aus der DE 10 2005 057 070 A1 bekannt.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Speicherzellenarray anzugeben, das sich durch eine möglichst hohe Packungsdichte auszeichnet, sowie ein elektronisches Gerät mit solch einem Speicherzellenarray bereitzustellen.
Gemäß der vorliegenden Erfindung wird die vorstehende Aufgabe durch das Speicherzellenarray nach Anspruch 1 und das elektronische Gerät nach Anspruch 14 gelöst.
Die begleitenden Abbildungen dienen dem weiteren Verständnis von Ausführungsformen der Erfindung. Die Abbildungen veranschaulichen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung der Erläuterung der Prinzipien. Weitere Ausführungsformen der Erfindung und viele der beabsichtigten Vorteile werden mit Bezug auf die nachfolgende detaillierte Beschreibung ersichtlicher. Die Elemente der Abbildungen sind nicht notwendigerweise maßstabsgetreu zueinander dargestellt. Übereinstimmende Bezugskennzeichen kennzeichnen entsprechend übereinstimmende oder ähnliche Teile.
1 zeigt eine Aufsicht auf ein Speicherzellenarray gemäß einer Ausführungsform der Erfindung;
2 zeigt eine weitere Aufsicht auf das Speicherzellenarray gemäß der in 1 gezeigten Ausführungsform;
3A zeigt eine vereinfachte Aufsicht auf ein Speicherzellenarray gemäß einer weiteren Ausführungsform der Erfindung;
3B zeigt eine vereinfachte beispielhafte Aufsicht auf ein Speicherzellenarray gemäß einer weiteren Ausführungsform der Erfindung;
3C zeigt eine vereinfachte Aufsicht auf ein Speicherzellenarray gemäß einer weiteren Ausführungsform der Erfindung;
4 zeigt ein schematisches Layout einer Speichervorrichtung, die das Speicherzellenarray einer Ausführungsform der Erfindung umfassen kann;
5 zeigt ein Ablaufdiagramm zur Veranschaulichung eines beispielhaften Verfahrens zur Ausbildung eines erfindungsgemäßen Speicherzellenarrays;
6A bis 6R zeigen ein beispielhaftes Verfahren zum Ausbilden eines erfindungsgemäßen Speicherzellenarrays;
7A bis 7H zeigen weiteres beispielhaftes Verfahren zum Ausbilden eines erfindungsgemäßen Speicherzellenarrays;
8 zeigt eine Querschnittsansicht zur Erläuterung von Aspekten des erfindungsgemäßen Speicherzellenarrays;
9 zeigt ein schematisches Ablaufdiagramm eines weiteren beispielhaften Verfahrens zur Ausbildung eines erfindungsgemäßen Speicherzellenarrays;
10A und 10B zeigen schematische Ansichten von elektronischen Geräten gemäß entsprechender Ausführungsformen; und
11 zeigt eine Querschnittsansicht eines Speicherzellenarrays gemäß einer weiteren Ausführungsform der Erfindung.
In der nachfolgenden detaillierten Beschreibung wird Bezug auf die begleitenden Abbildungen genommen, welche beispielhaft Ausführungsformen darstellen, in denen die Erfindung umgesetzt werden kann. In diesem Zusammenhang wird eine richtungsbezogene Terminologie wie ”oben”, ”unten”, ”vorne”, ”hinten”, usw. mit Bezug auf die Ausrichtung der erläuterten Figuren verwendet. Da Komponenten der Ausführungsformen der Erfindung vielfältig orientiert sein können, dient die richtungsbezogene Terminologie der Veranschaulichung.
Obwohl das Speicherzellenarray und das Verfahren zum Ausbilden eines Speicherzellenarrays detailliert mit Bezug auf ein DRAM Speicherzellenarray mit einem als Stapelkondensator ausgeführten Speicherkondensator beschrieben werden, ist zu berücksichtigen, dass das Speicherzellenarray und das Verfahren zum Ausbilden eines Speicherzellenarrays, die nachfolgend erläutert werden, auf eine beliebige Art von Speichervorrichtung übertragen werden können. Beispielsweise kann das Speicherzellenarray Speicherzellen eines beliebigen Typs enthalten. Beispiele hierfür schließen eine Zugriffsvorrichtung wie einen Transistor und ein Speicherelement ein. Beispiele für Speicherelemente sind Speicherkondensatoren, resistive Speicherelemente und weitere. Spezifische Beispiele der Speichervorrichtung schließen eine magnetische Speichervorrichtung (MRAM), einen Phasenänderungsspeicher (PCRAM), einen Conductive-Bridge-Speicher (CBRAM), einen ferroelektrischen Speicher (FeRAM) und weitere ein.
1 zeigt ein beispielhaftes Layout des Speicherzellenarrays gemäß einer Ausführungsform der Erfindung. Wie dargestellt ist, weist ein Speicherzellenarray Speicherzellen, entlang einer ersten Richtung verlaufende Bitleitungen, entlang einer zweiten Richtung verlaufende Wortleitungen, Abschnitte aktiver Gebiete und Bitleitungskontakte auf, wobei die zweite Richtung im Wesentlichen senkrecht zur ersten Richtung ist. Benachbarte Bitleitungskontakte sind in Spalten angeordnet, die sich in der zweiten Richtung erstrecken, sowie in Zeilen, die sich in der ersten Richtung erstrecken. Wie in 2 gezeigt ist, beträgt ein Abstand zwischen benachbarten Bitleitungen dL, wobei dL senkrecht in Bezug auf die erste Richtung bemessen ist, und ein Abstand zwischen benachbarten Bitleitungskontakten beträgt dC, wobei dC parallel zur ersten Richtung bemessen ist. Die nachfolgende Beziehung ist gültig: 1/2.5 ≤ dL/dC ≤ 1/1.75.
Wie in 1 und 2 gezeigt ist, weist das Speicherzellenarray eine Mehrzahl von Bitleitungen 61 auf, die entlang einer ersten Richtung 62 verlaufen. Darüber hinaus weist das Array Wortleitungen 60 auf, die entlang einer zweiten Richtung 63 verlaufen, die im Wesentlichen senkrecht zur ersten Richtung ist. Die Bitleitungen 61 sind mit festgelegtem Abstand dL positioniert, der entlang der zweiten Richtung 63 bemessen ist. Zudem können die Wortleitungen 60 in unregelmäßigem Abstand zueinander positioniert sein. Das Speicherzellenarray kann in einem Halbleitersubstrat ausgebildet sein. Der Ausdruck ”Bitleitungskontakt” betrifft eine Position, an der die Bitleitung mit einem entsprechenden aktiven Gebiet verbunden ist oder mit diesem in Kontakt steht. Anders ausgedrückt betrifft ein ”Bitleitungskontakt” eine Position, in der die Bitleitung ein entsprechendes aktives Gebiet kreuzt.
Jede der Speicherzellen umfasst ein Speicherelement und kann einen mit dem Speicherelement verbundenen Transistor umfassen. Der Transistor kann ein erstes und ein zweites Source/Drain-Gebiet, einen das erste Source/Drain-Gebiet verbindenden Kanal und eine einen elektrischen Stromfluss zwischen dem ersten und zweiten Source/Drain-Gebiet steuernde Gateelektrode umfassen. Der Transistor kann wenigstens teilweise in einem Halbleitersubstrat ausgebildet sein. Der Bereich, in dem der Transistor ausgebildet ist, wird allgemein als aktives Gebiet bezeichnet. Die Gateelektrode ist elektrisch von dem Kanal mittels eines Gatedielektrikums isoliert. Die Gateelektrode kann Teil einer Wortleitung sein oder als isolierte Gateelektrode ausgebildet sein, die mit einer entsprechenden Wortleitung verbunden ist. Die Gateelektrode kann auf beliebige Weise ausgeführt sein. Beispielsweise kann die Gateelektrode eine planare Gateelektrode sein. Alternativ hierzu kann die Gateelektrode in einem Gategraben ausgebildet sein, der im Halbleitersubstrat definiert ist. Der Transistor kann als FinFET ausgeführt sein. Demnach kann die Gateelektrode zudem vertikale Bereiche umfassen, welche den Kanal umschließen. Beispielsweise kann der Kanal an zwei oder drei Seiten von der Gateelektrode umschlossen sein. Beispielsweise kann der Transistor als FinFET ausgebildet sein, wobei die Gateelektrode zusätzlich in einem Gategraben angeordnet ist. Beim Ansteuern des Zugriffstransistors über die entsprechende Wortleitung kann die in dem Speicherelement gespeicherte Information ausgelesen werden. Beispielsweise kann die Information zu einer entsprechenden Bitleitung über einen Bitleitungskontakt ausgelesen werden. Somit eignet sich der Auswahltransistor zur elektrischen Kopplung des Speicherelements an entsprechende Bitleitungen. Beispielsweise kann das Speicherelement ein Speicherkondensator sein.
Im Halbleitersubstrat sind aktive Gebiete ausgebildet. Die aktiven Gebiete können beispielsweise durch Definition von Isolationsgräben ausgebildet sein, die mit einem isolierenden Material gefüllt sind. Wie der 2 entnommen werden kann, sind Bahnen aktiver Gebiete 44 als parallel verlaufende Linien aktiver Gebiete ausgebildet. Die Bahnen aktiver Gebiete 44 kreuzen die Bitleitungen 61 und die Wortleitungen 60. In dem in 1 gezeigten Layout sind zwei benachbarte Speicherzellen 50 beispielsweise einem aktiven Gebiet 40 zugeordnet. Jede der Speicherzellen 50 weist einen Transistor (in dieser Abbildung nicht dargestellt) und ein Speicherelement 56 auf. Die Transistoren werden über entsprechende Wortleitungen 60 angesteuert. Darüber hinaus ist der zweite Source/Drain-Bereich 53 jedes Transistors mit einem entsprechenden Bitleitungskontakt 57 verbunden. Die Bitleitungskontakte 57 sind mit entsprechenden Bitleitungen 61 verbunden. Wie der 2 entnommen werden kann, sind die Bitleitungskontakte 57 mit einem Abstand dC positioniert, der entlang der ersten Richtung bemessen ist. Die Bitleitungskontakte 57 sind in einem Gebiet ausgebildet, das allgemein über eine Kreuzung einer Bitleitung und eines entsprechenden aktiven Gebiets definiert ist. Wie dargestellt ist, sind benachbarte Bitleitungskontakte in Spalten angeordnet, die sich in der zweiten Richtung erstrecken, als auch in Zeilen, die sich in der ersten Richtung erstrecken. Demnach sind die Bitleitungskontakte in Form eines regulären Gitters angeordnet. Wie nachfolgend erläutert wird, können diese auf einfache Weise unter Verwendung einer Maske mit einem Bahn/Lückenmuster strukturiert werden. Diese Maske kann eine Fotomaske als auch eine beliebige geeignete Hartmaske oder weitere Maske umfassen.
Erfindungsgemäß beträgt das Verhältnis von dL/dC mehr als 1/2.25 und weniger als 1/1.75. Beispielsweise kann das Verhältnis dL/dC näherungsweise 0.5 betragen. Somit kann ein Winkel α zwischen den Bahnen aktiver Gebiete und den Bitleitungen 61 näherungsweise 20 bis 30° betragen und beispielsweise 25 bis 28°, z. B. 26.5° (26.5° = arctan (1/2)). In diesem Zusammenhang ist der Winkel α zwischen den Bahnen aktiver Gebiete 44 und den Bitleitungen als Leitung definiert, die diagonal versetzte Bitleitungskontakte verbindet. Eine derartige Leitung erstreckt sich von einem ausgewählten Bitleitungskontakt zu einem weiteren Bitleitungskontakt, der durch eine Bewegung von dem ausgewählten Bitleitungskontakt zum benachbarten Bitleitungskontakt entlang der ersten Richtung 62 und durch eine Bewegung von diesem Bitleitungskontakt zum benachbarten Bitleitungskontakt in der zweiten Richtung 63 oder umgekehrt herum erreicht wird.
2 zeigt eine weitere Aufsicht auf das Layout des Speicherzellenarrays gemäß einer Ausführungsform der Erfindung. Wie der 2 entnommen werden kann, sind die aktiven Gebiete 40 derart angeordnet, dass diese Bahnen entlang parallel verlaufender Linien aktiver Gebiete 44 ausbilden, welche als geradlinige Bahnen ausgeführt sein können. Die aktiven Gebiete 40, welche denselben Bahnen aktiver Gebiete 44 zugeordnet sind, sind voneinander durch eine Isolationsvorrichtung 42 isoliert. Diese Isolationsvorrichtung 42 kann beispielsweise als Segmentierungsgraben ausgeführt sein, der mit einem isolierenden Material gefüllt ist. Erfindungsgemäß ist die Isolationsvorrichtung 42 als Isolationsgatebahn ausgeführt, die als Transistor in einem Aus-Zustand wirkt. Beispielsweise kann die Breite der Isolationsgatebahn größer als die Breite der Wortleitungen 60 sein. Benachbarte Bitleitungskontakte sind mit benachbarten Bitleitungen verbunden. In diesem Zusammenhang betreffen benachbarte Bitleitungskontakte solche Bitleitungskontakte, welche einer Bahn eines aktiven Gebiets zugeordnet sind. Wie zudem der 2 entnommen werden kann, können die Speicherelemente 56 in der form eines Hexagons positioniert sein. Ein Hexagon kann beispielsweise aus sechs Speicherelementen 65, 66 bestehen, welche um ein zentrales Speicherelement 64 angeordnet sind. Das Hexagon weist beispielsweise zwei vertikal versetzte Speicherelemente 65 und vier diagonal versetzte Speicherelemente 66 auf. Die vertikal versetzten Speicherelemente 65 weisen einen dL entsprechenden Abstand in Bezug auf das zentrale Speicherelement 64 auf. Darüber hinaus weisen die diagonal versetzten Speicherelemente 66 einen ds entsprechenden Abstand mit Bezug auf das zentrale Speicherelement 64 auf. Beispielsweise kann ds verschieden von dL sein.
Wie der 3 entnommen werden kann, können die aktiven Gebiete 40 als segmentierte aktive Gebiete 40 ausgebildet sein. In diesem Zusammenhang betrifft der Ausdruck ”segmentiertes aktives Gebiet” ein aktives Gebiet, das in einem vorangehenden Prozessschritt segmentiert wurde. Somit können die aktiven Gebiete mittels der Definition der Isolationsgräben als isolierte aktive Gebiete ausgebildet werden.
Die durch eine Isolationsvorrichtung 42 isolierten aktiven Gebiete 40 werden zunächst als Bahnen aktiver Gebiete, d. h. entlang parallel verlaufender Linien, oder linienförmige Strukturen ausgebildet und dann in einem späteren Prozessschritt segmentiert, d. h. in Abschnitte unterteilt. Somit können Ausführungsformen der Erfindung aktive Gebiete aufweisen, die in einem früheren Prozessschritt segmentiert wurden, sowie aktive Gebiete, die in einem späteren Prozessschritt isoliert werden. Dennoch können diese in Bahnen, auf die mit Bahnen aktiver Gebiete Bezug genommen wird, angeordnet sein, obwohl die einzelnen aktiven Gebiete 40 als segmentierte aktive Gebiete ausgebildet sind. Die Bahnen 41 können gerade oder abgewinkelte Bahnen sein. Beispielsweise zeigt 3B eine Ausführungsform, in der die Bahnen aktiver Gebiete 44 als abgewinkelte Bahnen aktiver Gebiete 44 ausgebildet sind. In der in 3B gezeigten Ausführungsform sind benachbarte aktive Gebiete 40 beispielsweise in einer Richtung, die senkrecht zur longitudinalen Richtung jeder der aktiven Gebiete 40 ist, versetzt. Falls die aktiven Gebiete 40 zudem als Abschnitte ausgeführt sind, ist es nicht von Bedeutung, dass diese eine wie jeweils in 3A oder 3B gezeigte Form einnehmen. Wie in 3C gezeigt ist, können die einzelnen aktiven Gebiete 40 beispielsweise eine abgewinkelte Form aufweisen, um eine Kontaktfläche zu vergrößern. Wie der 3C entnommen werden kann, sind die Abschnitte aktiver Gebiete 40 ebenso in Bahnen aktiver Gebiete 44 angeordnet, wobei die Richtung der Bahnen aktiver Gebiete 44 über die longitudinale Richtung jedes der aktiven Gebiete 40 definiert wird. In der in 3C gezeigten Ausführungsform sind die Bahnen aktiver Gebiete 44 als gerade Bahnen ausgeführt.
4 zeigt eine vereinfachte schematische Abbildung zur Erläuterung eines Paars von Speicherzellenarrays 5, 5' gemäß einer Ausführungsform der Erfindung. Jedes der Speicherzellenarrays 5, 5' kann auf eine Weise ausgeführt sein, wie mit Bezug auf 1 bis 4 beschrieben wurde. Die Arrays können in einer offenen Bitleitungskonfiguration ausgeführt sein, wobei jedes Array Speicherzellen 50 mit einem Transistor 51 und einem Speicherelement 56 nutzt.
Jedes der Speicherzellenarrays 5, 5' kann mit einer entsprechenden Gruppe von Bitleitungen 61, 61' und einer entsprechenden Gruppe von Wortleitungen 60, 60' verbunden sein. Die beiden Gruppen von Bitleitungen 61, 61' können die Speicherzellenarrays 5, 5' mit Leseverstärkern 59 verbinden. Die Leseverstärker 59 sind typischerweise in einem Randbereich der Speichervorrichtung ausgebildet.
Während eines Lesevorgangs wird eine Speicherzelle 50 ausgewählt, z. B. durch Aktivieren einer Wortleitung 60. Die Wortleitung 60 ist an eine entsprechende Gateelektrode eines zugehörigen Transistors 51 angeschlossen. Die Bitleitung 61 ist mit dem ersten Source/Drain-Gebiet von einem dieser Transistoren 51 über einen Bitleitungskontakt 57 verbunden. Falls der Transistor 51 eingeschaltet ist, wird die in dem Speicherelement gespeicherte Ladung mit der zugeordneten Bitleitung 61 verbunden. Der Leseverstärker 59 liest die von dem Speicherelement 56 an die Bitleitung 61 gekoppelte Ladung aus. Der Leseverstärker 59 vergleicht dieses Signal mit einem Referenzsignal wie einer Referenzladung qref oder einem Referenzsignal, das durch Auslesen einer entsprechenden Bitleitung 61' ohne eine an die zugeordnete Wortleitung 60' angelegte Spannung erzielt wird. Der Leseverstärker 59 verstärkt das resultierende Signal und speichert das verstärkte Signal während einer geeigneten Zeitspanne. Dies ermöglicht es, dass Daten, welche über die in dem Speicherelement 56 gespeicherte Ladung gekennzeichnet werden, angesteuert werden und ebenso wird dem Speicherelement 56 ermöglicht, Ladung, welche die Daten der Speicherzellen 50 kennzeichnen, zurück in die Speicherzelle 51 zu speichern. Es lässt sich ebenso eine alternative Arrayarchitektur wie eine vertikal verdrillte Bitleitungsarrayarchitektur (”vertically twisted bitline array”), die allgemein bekannt ist, verwenden.
5 zeigt ein Ablaufdiagramm zur Erläuterung des Verfahrens zum Ausbildens eines Speicherzellenarrays gemäß einem Beispiel. Wie beschrieben wird, kann ein Verfahren zum Ausbilden einer Speicherzelle ein Definieren von Bahnen aktiver Gebiete in einem Substrat mit einer Oberfläche beinhalten. Bahnen eines ersten Hartmaskenmaterials werden bereitgestellt, welche die Bahnen aktiver Gebiete kreuzen. Die Bahnen des ersten Hartmaskenmaterials sind an Positionen vorgesehen, an denen Bitleitungskontakte auszubilden sind. Isolationsstrukturen werden in den aktiven Gebieten auf selbst justierte Weise in Bezug auf die Positionen der Bahnen des entsprechenden ersten Hartmaskenmaterials bereitgestellt.
Wie dargestellt ist, werden zunächst Bahnen aktiver Gebiete in einem Substrat mit einer Oberfläche definiert (S1). Danach werden Bahnen eines ersten Hartmaskenmaterials an Positionen angegeben, in denen Bitleitungskontakte ausgebildet werden sollen. Die Bahnen des ersten Hartmaskenmaterials kreuzen die Bahnen aktiver Gebiete (S2). Dann werden Isolationsstrukturen in den aktiven Gebieten auf selbst justierte Weise in Bezug auf die Positionen der Bahnen des entsprechenden dritten Hartmaskenmaterials bereitgestellt (S5). Beispielsweise kann dies durch Bereitstellen erster und zweiter Bahnen eines Opfermaterials erfolgen. Die ersten und zweiten Bahnen des Opfermaterials werden angrenzend an eine erste und eine zweite Seite jeder der Bahnen des entsprechenden dritten Hartmaskenmaterials angegeben (S3). Danach werden erste und zweite Bahnen eines zweiten Hartmaskenmaterials angrenzend an die erste Seite der ersten Bahnen des Opfermaterials als auch angrenzend an die zweite Seite der zweiten Bahn des entsprechenden Hartmaskenmaterials bereitgestellt (S4). Folglich kann ein entsprechender nicht bedeckter Substratbereich zwischen den ersten und zweiten Bahnen des zweiten Hartmaskenmaterials verbleiben. Alternativ hierzu kann eine Linerschicht oder eine Hartmaskenschicht auf einem Oberflächenbereich vorgesehen werden. Demnach kann ein nicht bedeckter, d. h. freiliegender Substratbereich durch Entfernen eines Bereichs dieser Linerschicht oder Hartmaskenschicht definiert werden. Danach werden Isolationsstrukturen an Positionen der nicht bedeckten Substratbereiche definiert. Optional werden danach die Bahnen des Opfermaskenmaterials entfernt, um einen Bereich der Substratoberfläche freizulegen. An dieser Position können Gateöffnungen definiert werden (S6). Die Gateelektrode wird an der Position der Gateöffnung bereitgestellt (S7). In den nächsten Schritten können die Bahnen des ersten Hartmaskenmaterials entfernt werden, um Öffnungen zum Ausbilden von Bitleitungskontakten zu definieren (S8). Danach werden die Bitleitungskontakte an den Positionen der Öffnungen zum Ausbilden von Bitleitungskontakten ausgebildet (S9). Zudem können die Bahnen des zweiten Hartmaskenmaterials entfernt werden, um Kondensatorkontaktöffnungen anzugeben (S10). Darüber hinaus können die Kondensatorkontakte an den Positionen der Kondensatorkontaktöffnungen definiert werden. Danach wird eine Mehrzahl von Speicherelementen in Kontakt mit den Kondensatorkontakten bereitgestellt.
In diesem Verfahren gemäß einem Beispiel können Bahnen des ersten und zweiten Hartmaskenmaterials gleichzeitig entfernt werden oder diese können in beliebiger Reihenfolge entfernt werden. Darüber hinaus können die Bitleitungskontakte und die Bitleitungen beispielsweise durch Ausführen gemeinsamer Prozessschritte hergestellt werden. Die leitfähige Schicht kann auf der Oberfläche abgeschieden werden und die Bitleitungskontakte als auch die Bitleitungen können gleichzeitig durch Strukturieren der leitfähigen Schicht hergestellt werden.
Beispielsweise können die Bahnen des Opfermaterials über einen Spacerprozess durch konformes Abscheiden des Opfermaterials und Durchführen eines anisotropen Ätzschritts ausgebildet werden, wobei horizontale Bereiche des Opfermaterials entfernt werden und vertikale Bereiche verbleiben können. Auf ähnliche Weise können die Bahnen des zweiten Hartmaskenmaterials über einen Spacerprozess ausgebildet werden.
Das Material der ersten Hartmaske kann beispielsweise mit dem Material der zweiten Hartmaske übereinstimmen. Nichtsdestotrotz können diese Materialien auch voneinander verschieden sein. Die Isolationsstruktur kann auf beliebige Weise ausgebildet werden. Beispielsweise kann diese durch Ätzen des Substratmaterials zur Ausbildung eines Segmentierungsgrabens gebildet werden. Danach kann etwa ein isolierendes Material in den Segmentierungsgraben gefüllt werden. Zusätzlich ist es möglich, dass der Segmentierungsgraben mit einem Gatedielektrikumsmaterial gefüllt wird, gefolgt von einem leitfähigen Material zur Ausbildung einer Isolationsgatebahn. Das Verfahren kann zudem ein Abscheiden einer Hartmaskenschicht (S21) nach dem Definieren der Bahnen aktiver Gebiete und vor dem Bereitstellen der Bahnen des ersten Hartmaskenmaterials umfassen.
Nachfolgend wird ein beispielhaftes Verfahren zum Ausbilden eines erfindungsgemäßen Speicherzellenarrays detailliert beschrieben. Es gilt zu beachten, dass das Verfahren zum Herstellen des in 1 bis 3 gezeigten Speicherzellenarrays verwendet werden kann. Nichtsdestotrotz kann dieses auch zum Herstellen eines Speicherzellenarrays mit beliebigen Layout verwendet werden. Auf übliche Weise werden während dieses Verfahrens verschiedene Prozessschritte ausgeführt, um bestimmte Materialschichten zu strukturieren. Zum Strukturieren von Materialschichten können allgemein fotolithografische Verfahren verwendet werden, bei denen ein geeignetes Fotolackmaterial bereitgestellt wird. Das Fotolackmaterial wird fotolithografisch unter Zuhilfenahme einer geeigneten Fotomaske strukturiert. Die strukturierte Fotolackschicht kann als Maske während nachfolgender Prozessschritte verwendet werden. Auf übliche Weise kann etwa eine Hartmaskenschicht oder eine Schicht aus einem geeigneten Material wie Siliziumnitrid, Polysilizium oder Kohlenstoff über der zu strukturierenden Materialschicht bereitgestellt werden. Die Hartmaskenschicht wird fotolithografisch unter Zuhilfenahme von z. B. einem Ätzprozess, strukturiert. Dann wird die strukturierte Hartmaskenschicht als Ätzmaske herangezogen und die Materialschicht wird strukturiert.
Es wird ein Halbleitersubstrat angegeben, das z. B. eine Siliziumscheibe sein kann, z. B. eine p-dotierte Siliziumscheibe und zunächst werden Bahnen aktiver Gebiete 44 definiert. Wie in 6A gezeigt ist, können die Bahnen aktiver Gebiete 44 auf übliche Weise etwa durch Strukturieren von Isolationsgräben in der Halbleitersubstratoberfläche definiert werden. Zur Definition der Isolationsgräben kann zunächst eine Padoxidschicht abgeschieden werden, gefolgt von einer vergleichsweise dicken Siliziumnitridschicht (nicht gezeigt). Die Isolationsgräben können fotolithografisch definiert werden, so dass sich diese in einer Richtung erstrecken, die in Bezug auf die in einem getrennten Prozessschritt auszubildenden Wortleitungen und Bitleitungen schräg liegt. Beispielsweise können die Isolationsgräben als gerade Bahnen ausgebildet sein. Nichtsdestotrotz können diese auch als abgewinkelte Bahnen ausgebildet sein. Zudem können die Isolationsgräben auf solche Weise definiert werden, dass diese aktive Gebiete darstellen, welche als segmentierte Bahnen oder Inseln ausgebildet sind. Der Einfachheit halber wird nachfolgend angenommen, dass die Bahnen aktiver Gebiete als gerade Bahnen 44 ausgebildet sind. Somit können die Isolationsgräben 41, welche als gerade Bahnen ausgebildet sind, in die Substratoberfläche geätzt werden und mit einem isolierenden Material auf übliche Weise aufgefüllt werden. Dadurch wird die in 6A gezeigte Struktur erzielt. 6A zeigt eine Aufsicht auf ein Halbleitersubstrat, bei dem Bahnen aktiver Gebiete 44 definiert sind, welche voneinander durch Isolationsgräben 41 isoliert sind. Die Isolationsgräben 41 sind mit einem isolierenden Material auf übliche Weise gefüllt. Die Isolationsgräben 41 erstrecken sich in einer Richtung, die eine erste Richtung 62 und eine zweite Richtung 63 kreuzt.
In den nachfolgenden Prozessschritten werden so genannte Spacerprozesse genutzt, um Bahnen eines vorgegebenen Materials auszubilden. Detaillierter werden Bahnen eines Opfermaterials ausgebildet und danach wird eine Schicht des vorgegebenen Materials an den Seitenwänden dieser Bahnen des Materials gebildet. Nach dem Entfernen der Bahnen des Opfermaterials, können Bahnen mit sub-lithografischer Strukturgröße verbleiben. Beispielsweise kann ein Spacer durch konformes Abscheiden einer Schicht vorgegebenen Materials ausgebildet werden, gefolgt von einem anisotropen Ätzschritt zur Ätzung der horizontalen Bereiche der konform abgeschiedenen Schicht. Folglich können Bahnen mit einer Dicke, die kleiner ist als eine mit der verwendeten Technologie erzielbare fotolithografische Strukturgröße F, ausgebildet werden.
In den nachfolgenden Abbildungen sind die Querschnittsansichten zwischen I und I entlang einer Bahn eines aktiven Gebiets aufgenommen, wie der 6A entnommen werden kann.
In dem nachfolgend beschriebenen Verfahren können verschiedenartige Hartmaskenschichten und Opferschichten verwendet werden. Beispielsweise der Materialien der Hartmasken- und Opferschichten können beispielsweise Siliziumoxid, z. B. SiO₂, Siliziumnitrid, z. B. Si₃N₄, SiON, Polysilizium, Kohlenstoff, z. B. Kohlenstoffschichten aus elementarem Kohlenstoff und weitere geeignete Hartmaskenschichten, die herkömmlich verwendet werden, umfassen. Obwohl nachfolgend spezifische Beispiele für die entsprechenden Schichten gegeben werden, gilt zu beachten, dass die Beschreibung nicht auf die beispielhaft angegebenen Materialien beschränkt ist. Somit können beliebige weitere Materialien für die entsprechenden Schichten eingesetzt werden.
Auf dem in 6A gezeigten Substrat kann beispielsweise optional ein Ionenimplantationsschritt durchgeführt werden, um Source/Drain-Bereiche des auszubildenden Transistors zu definieren. Dann werden Bahnen eines ersten Hartmaskenmaterials ausgebildet. Eine Querschnittsansicht einer resultierenden beispielhaften Struktur ist in 6B gezeigt. Das erste Hartmaskenmaterial kann beispielsweise Siliziumnitrid sein. Zur Ausbildung der Siliziumnitridbahnen 11, wird die Siliziumnitridschicht 11 abgeschieden und fotolithografisch zur Ausbildung von Bahnen strukturiert. Die Bahnbreite w der Siliziumnitridbahnen 11 kann der Kontaktfläche der auszubildenden Bitleitungskontakte entsprechen. Die Siliziumnitridbahnen 11 werden mit einem Abstand d positioniert. Die Siliziumnitridbahnen 11 werden über der Oberfläche 10 des Halbleitersubstrats 1 ausgebildet. Genauer gesagt werden die Siliziumnitridbahnen 11 auf der Oberfläche der Bahnen aktiver Gebiete 44 gebildet. Dann wird eine dünne Siliziumnitridschicht 29 ausgebildet, um die Oberfläche 10 des Substrats 1 zu bedecken. Die Siliziumnitridschicht 29 kann beispielsweise eine Dicke von mehr als 2 nm und, z. B. weniger als 10 nm, etwa 3 nm aufweisen. Die Siliziumnitridschicht 29 kann mittels eines Nitridierungsprozesses hergestellt werden. Es gilt zu beachten, dass die Schichten 29 und Bahnen 11 aus denselben oder verschiedenen Materialien gebildet sein können. Darüber hinaus kann die Abfolge der Schichten 29 und 11 beliebig sein. Beispielsweise kann zunächst die Schicht 29 abgeschieden werden, gefolgt von den Bahnen 11 oder, wie oben erläutert wurde, werden zunächst die Bahnen 11 gebildet, gefolgt von der Schicht 29. Somit können die Bahnen 11 in direktem Kontakt mit der Substratoberfläche 1 sein oder diese können an die Schicht 29 angrenzen, welche ihrerseits direkten Kontakt zur Substratoberfläche 1 hat. Danach werden erste und zweite Bahnen 12a, 12b eines Opfermaterials wie Polysilizium ausgebildet. Zu diesem Zweck wird zunächst eine Polysiliziumschicht konform abgeschieden, gefolgt von einem anisotropen Ätzschritt, so dass Polysiliziumbahnen direkt an die Seitenwände der Siliziumnitridbahnen 11 angrenzen. Die Breite jeder der ersten und zweiten Polysiliziumbahnen 12a, 12b kann der Breite der auszubildenden vergrabenen Wortleitungen entsprechen. Die resultierende Struktur ist in 6C gezeigt.
Danach wird, wie in 6D gezeigt ist, eine weitere Gruppe von Bahnen eines zweiten Hartmaskenmaterials, etwa Siliziumnitridbahnen 13a, 13b über einen wie oben beschriebenen Spacerprozess ausgebildet. Die ersten Siliziumnitridbahnen 13a grenzen an die ersten Polysiliziumbahnen 12a an, wobei die zweiten Siliziumnitridbahnen 13b an die zweiten Polysiliziumbahnen 12b angrenzen. Die Breite jeder der Siliziumnitridbahnen 13a, 13b kann der Landefläche der auszubildenden Kondensatorkontakte entsprechen. Die resultierende Struktur ist in 6D gezeigt. Wie auf beiden Seiten von jeder der Siliziumnitridbahnen 11 gezeigt ist, ist eine Abfolge einer Polysiliziumbahn 12a, 12b gefolgt von einer weiteren Siliziumnitridbahn 13a, 13b ausgebildet. Bereiche 142 sind zwischen den zweiten Siliziumnitridbahnen 13b und den entsprechenden ersten Siliziumnitridbahnen 13a angeordnet.
Danach werden die ersten und zweiten Polysiliziumbahnen 12a, 12b entfernt, gefolgt von einem Ätzschritt zum Ätzen von Siliziumnitrid. Somit werden Substratbereiche 14 freigelegt. Diese Ätzschritte können beispielsweise selektiv erfolgen. Beispielsweise können die ersten und zweiten Polysiliziumbahnen selektiv in Bezug auf Siliziumnitrid oder umgekehrt herum geätzt werden. Darüber hinaus kann ein beliebiger der Ätzschritte anisotrop sein. Die resultierende Struktur ist in 6E gezeigt.
Danach erfolgt, wie in 6F gezeigt ist, ein selektiver Ätzschritt zur Ätzung des Siliziumsubstratmaterials und Siliziumoxid selektiv zu Siliziumnitrid. Folglich werden ein Isolationsvorrichtungsgraben 45 oder ein Segmentierungsgraben 43 als auch Gategräben 541 ausgebildet. Genauer gesagt soll in den nächsten Prozessschritten eine Isolationsvorrichtung im Graben 43, 45 ausgebildet werden. Die Isolationsvorrichtung kann als Isolationsfeldeffekttransistor ausgeführt werden mit einer Isolationsstruktur, die aus einem isolierenden Material besteht. Alternativ hierzu kann die Isolationsvorrichtung als Isolationsgate ausgeführt werden, das in einem Aus-Zustand betrieben wird, um einen Stromfluss zwischen benachbarten aktiven Gebieten zu verhindern. Die Gategräben 541 können eine Breite und eine Tiefe einnehmen, die verschieden sind von der Breite und Tiefe des Isolationsvorrichtungsgrabens 45 oder des Segmentierungsgrabens 43. Obwohl dies in den Abbildungen nicht dargestellt ist, kann die Breite des Isolationsvorrichtungsgrabens 45 oder des Segmentierungsgrabens 43 größer als die Breite des Gategrabens 541 sein.
Optional kann eine weitere Ätzung durchgeführt werden, um die vertikalen Bereiche der auszubildenden Gateelektrode zu definieren. Die vertikalen Bereiche können beispielsweise in den Isolationsgräben oder angrenzend an die Isolationsgräben vor und hinter der dargestellten Zeichnungsebene ausgebildet werden.
Dann wird ein Gatedielektrikum auf der Oberfläche der Gategräben 541 und der Öffnungen 43, 45 ausgebildet. Die Gategräben 541 und die Öffnungen 43, 45 werden mit einem leitfähigen Gatematerial 54 gefüllt. Danach kann ein Rückbildungsschritt ausgeführt werden, um das Gatematerial in den Gategräben 541 und den Öffnungen 43, 45 zurückzubilden. 6G zeigt die resultierende Struktur.
Wie oben erläutert wurde, können das Gatematerial 54 als auch das Gatedielektrikum 55 in den Öffnungen 43, 45 aufrechterhalten werden, wodurch eine Isolationsvorrichtung 42 ausgebildet wird. Nichtsdestotrotz kann das Gatematerial 54 auch aus der Öffnung entfernt werden. Zu diesem Zweck kann ein geeignetes Fotolackmaterial 47 aufgetragen und strukturiert werden, um die Oberfläche des Isolationsvorrichtungsgrabens 45 freizulegen. Dann wird ein Ätzprozess durchgeführt, um das Gateelektrodenmaterial 54 als auch das Gatedielektrikum 55 aus der Öffnung 43 zu entfernen. Die resultierende Struktur ist in 6H gezeigt.
Dann wird das Lackmaterial 47 entfernt. Ein dielektrisches Material 19, wie Siliziumoxid, Spin-on-Glas oder ein weiteres isolierendes Material, das in der Fachwelt bekannt ist, wird mittels bekannter Verfahren in der Öffnung 43 und auf dem Gatematerial 54 bereitgestellt. Die resultierende Struktur ist in 6I gezeigt.
Wie der 6I entnommen werden kann, werden die Gateelektroden, welche Teile entsprechender Wortleitungen ausbilden, als vollständig vergrabene Wortleitungen ausgeführt. Demnach liegt die Oberfläche von jeder der Gateelektroden 54 unterhalb der Substratoberfläche 10.
In der nachfolgenden Beschreibung werden Schritte zur weiteren Verarbeitung des Speicherzellenarrays gezeigt, sofern die Isolationsvorrichtung als ein mit einem dielektrischen Material gefüllter Graben ausgeführt ist. Dennoch könnte das Speicherzellenarray auf dieselbe Weise verarbeitet werden, falls das in 6G gezeigte Isolationsgate verwendet wird.
In dem beispielhaften Verfahren kann ein Siliziumnitridätzschritt ausgeführt werden, um sämtliche Siliziumnitridbahnen 11, 13 zu entfernen. Nach dem Entfernen der Siliziumnitridbahnen 11, 13 liegt die Substratoberfläche 10 an Positionen 16 frei, in denen die Bitleitungskontakte auszubilden sind. Darüber hinaus wird die Substratoberfläche 10 an Positionen 25 freigelegt, in denen die Kondensatorkontakte auszubilden sind. Die resultierende Struktur ist in 6J gezeigt.
Ausgehend von der in 6J gezeigten Struktur kann zunächst ein Ionenimplantationsschritt erfolgen, um die ersten und zweiten Source/Drain-Bereiche 52, 53 zu definieren. Danach können die Bitleitungen einschließlich der Bitleitungskontakte auf herkömmliche Weise bereitgestellt werden. Darüber hinaus werden die Kondensatorkontakte definiert und die Speicherkondensatoren können auf herkömmliche Weise auf der resultierenden Oberfläche der Struktur ausgebildet werden. Ein beispielhafter Prozessablauf wird nachfolgend erläutert. Zunächst kann eine dielektrische Schicht 21 abgeschieden und unter Zuhilfenahme eines fotolithografischen Verfahrens bei Einsatz einer Maske mit einem Bahn/Lückenmuster strukturiert werden. Eine Fotolackschicht 30 kann beispielsweise auf der dielektrischen Schicht 21 positioniert werden. Beispielsweise kann die dielektrische Schicht 21 eine Gatedielektrikumsschicht sein, die im Randbereich der Speichervorrichtung Anwendung findet. Nach dem Strukturieren der Fotolackschicht 30 unter Verwendung einer geeigneten Maske erfolgt ein Ätzschritt zum Entfernen der dielektrischen Schicht 21 in Bereichen, in denen eine Bitleitungskontaktöffnung 16 ausgebildet werden soll. Eine beispielhafte Querschnittsansicht ist in 6K gezeigt. Die Bahnen des Fotolackmaterials 30 können sich beispielsweise parallel zu den in 1 und 3 gezeigten Wortleitungen 60 erstrecken.
Nach dem Entfernen der verbleibenden Bereiche der Fotolackschicht 30, wird ein weiteres leitfähiges Material 22 wie Polysilizium oder ein beliebiges anderes leitfähiges Material, z. B. ein Metall oder eine Halbleiter-Metallverbindung abgeschieden. Zusätzlich kann ein weiteres leitfähiges Material 221, z. B. eine Metallschicht oder eine Metallverbindungsschicht 221 abgeschieden werden. Das leitfähige Material 22 oder die Kombination der Schichten 22, 221 können etwa zur Definition der Gateelektroden im Unterstützungsbereich verwendet werden. Danach kann eine geeignete isolierende Schicht wie eine Siliziumnitridschicht 23 abgeschieden werden. Die resultierende Struktur ist in 6L gezeigt.
Wie dargestellt ist, ist nun das Polysiliziummaterial in den Lücken zwischen benachbarten Bahnen aus dielektrischem Material 19 gefüllt, wodurch die Bitleitungskontakte 57 ausgebildet werden. Ein geeignetes Fotolackmaterial 241 wurde abgeschieden und strukturiert zur Ausbildung einer Ätzmaske zum Ätzen der Bitleitungen. Die Bitleitungen können beispielsweise unter Verwendung einer Maske mit einem Bahn/Lückenmuster strukturiert werden, welches sich in der ersten Richtung erstreckt. Über diesen Strukturierungsschritt können die Kondensatorkontaktöffnungen 25 ausgebildet werden. Die Reste des Fotolackmaterials 241 können entfernt werden und eine Siliziumnitridschicht zum Ausbilden eines Siliziumnitridspacers kann konform abgeschieden und anisotrop geätzt werden, um einen Siliziumnitridspacer 28 auszubilden. Ein dielektrisches Material (nicht gezeigt) wird abgeschieden und anisotrop geätzt, so dass dieses lateral die resultierenden Bitleitungen isoliert. Die sich ergebende Struktur ist beispielsweise in 6M gezeigt.
Wie der 6M entnommen werden kann, sind Kondensatorkontaktöffnungen 25 zwischen benachbarten Bitleitungen an einer in Kontakt mit der Substratoberfläche 10 stehenden Position ausgebildet. Die Kondensatorkontaktöffnungen können derart ausgebildet sein, dass diese in ihrem oberen Bereich einen größeren Durchmesser als in ihrem unteren Bereich einnehmen. Ein leitfähiges Material wie Polysilizium 26 wird in die Kondensatorkontaktöffnungen 25 gefüllt. Dann erfolgt ein Planarisierungsschritt, um eine glatte Oberfläche zu erzielen. Nach dem Planarisierungsschritt, z. B. einem CMP-Schritt, werden die einzelnen aktiven Gebiete segmentiert. Die resultierende Struktur ist in 6N gezeigt.
Es erfolgt ein weiterer Lithografieschritt, um die Öffnungen zu definieren, welche sich zum Segmentierungsgraben 43 erstrecken und benachbarte Transistoren voneinander isolieren. Zu diesem Zweck wird ein zweites Maskierungsmaterial 242 abgeschieden und fotolithografisch strukturiert, um Öffnungen 30 auszubilden. Die resultierende Struktur ist in 60 gezeigt.
Ein dielektrisches Material 27 wird in die Öffnungen 30 gefüllt, um benachbarte Kondensatorkontakte 58 voneinander zu isolieren. Die resultierende Struktur ist in 6P gezeigt. Schlussendlich können die Speicherkondensatoren auf der Siliziumnitridschicht 23 auf herkömmliche Weise bereitgestellt werden. Zu diesem Zweck kann zunächst die erste Kondensatorelektrode ausgebildet werden, gefolgt von einem Kondensatordielektrikum 78 und einer zweiten Kondensatorelektrode 77. Danach wird ein weiteres dielektrisches Material 791 in die Lücken zwischen den Kondensatoren gefüllt. Die zweite Kondensatorelektroden 77 sind von den Kondensatorkontakten über das dielektrische Material 792 isoliert. Dennoch gilt zu beachten, dass der Speicherkondensator auf beliebige andere Weise ausgeführt sein kann. Eine Querschnittsansicht der Speicherzelle ist beispielsweise in 8 gezeigt.
Alternativ werden, wie in 6Q gezeigt ist, zunächst die zweiten Siliziumnitridbahnen 13a, 13b mit einem geeigneten Maskierungsmaterial 20 wie einem Fotolackmaterial oder einem geeigneten Hartmaskenmaterial maskiert. Folglich verbleiben die ersten Siliziumnitridbahnen 11 unbedeckt. Danach wird ein Ätzschritt zum Ätzen von Siliziumnitrid ausgeführt. Dadurch werden die ersten Siliziumnitridbahnen 11 entfernt, wobei die zweiten Siliziumnitridbahnen 13a, 13b von der Abdeckungsschicht 20 geschützt werden. Folglich werden Bitleitungskontaktöffnungen 16 zwischen benachbarten Bereichen der Abdeckungsschicht 20 ausgebildet. Die resultierende Struktur ist in 6Q gezeigt. Alternativ dazu können die entsprechenden Gruppen mit Bahnen aus verschiedenen Materialien ausgebildet werden, die selektiv zueinander geätzt werden können, wodurch es möglich wird, die Verwendung von Fotolack oder einem weiteren wie oben beschriebenen geeigneten Hartmaskenmaterial zu vermeiden.
In den nächsten Schritten werden die verbleibenden Bereiche der Abdeckungsschicht 20 entfernt. Es kann ein Ionenimplantationsschritt ausgeführt werden, um den zweiten Source/Drain-Bereich 53 auszubilden. Dann kann ein leitfähiges Material zur Festlegung der Bitleitungen und der Bitleitungskontakte abgeschieden und strukturiert werden, um die Bitleitungen und die Bitleitungskontakte auszubilden. Danach wird eine Siliziumnitridschicht konform abgeschieden, gefolgt von einem anisotropen Ätzschritt zur Ausbildung von Siliziumnitridspacern. Während dieses Ätzschrittes können auch die zweiten Siliziumnitridbahnen 13 entfernt werden. 6R zeigt eine beispielhafte resultierende Struktur nach dem Ausbilden des Bitleitungsspacers. Danach kann der erste Source/Drain-Bereich 52 definiert werden, indem ein Ionenimplantationsschritt ausgeführt wird. Kondensatorkontakte und Speicherkondensatoren können auf der resultierenden Oberfläche dieser Strukturen auf herkömmliche Weise ausgebildet werden. Dann kann das Speicherzellenarray auf die beispielsweise mit Bezug auf 6N bis 6P erläuterte Weise verarbeitet werden. Eine Querschnittsansicht der resultierenden Speicherzelle ist etwa in 8 gezeigt.
7 zeigt ein weiteres beispielhaftes Verfahren zum Ausbilden des erfindungsgemäßen Speicherzeilenarrays. Es kann ein Halbleitersubstrat angegeben werden, in dem eine Mehrzahl von Bahnen aktiver Gebiete ausgebildet sind, wobei benachbarte Bahnen aktiver Gebiete 44 voneinander durch Isolationsgräben 41 isoliert sind, wie in 6A gezeigt ist. Zunächst kann eine Schicht 48 eines geeigneten Hartmaskenmaterials abgeschieden werden. Hierzu kann beispielsweise ein Material wie Kohlenstoff herangezogen werden. Die Dicke der Hartmaskenschicht 48 kann näherungsweise mehr als 50 nm betragen. Darüber hinaus kann die Dicke dieser Hartmaskenschicht 48 weniger als 100 nm betragen. Danach können Bahnen eines ersten Hartmaskenmaterials wie Siliziumnitridbahnen 11 auf die mit Bezug auf 6B erläuterte Weise ausgebildet werden. Die resultierende Struktur ist in 7A gezeigt. Die Siliziumnitridbahnen 11 können beispielsweise eine Breite w einnehmen, die der minimalen Strukturgröße entspricht, welche mit der verwendeten Technologie erzielt werden kann. Die Bahnbreite w entspricht der Größe der Bitleitungskontakte, welche in einem späteren Prozessschritt ausgebildet werden. Darüber hinaus kann der Abstand zwischen benachbarten Siliziumnitridbahnen 11 4.0xF betragen. Beispielsweise kann F 100 nm, 90 nm, 80 nm oder weniger als 70 nm, etwa 50 nm oder 40 nm und, als weiteres Beispiel, weniger als 45 nm betragen.
Danach können auf ähnliche Weise wie mit Bezug auf 6C erläutert wurde, Bahnen eines Opfermaterials, z. B. erste und zweite Polysiliziumbahnen, angrenzend zu den Siliziumnitridbahnen 11 ausgebildet werden. Die ersten und zweiten Polysiliziumbahnen 12a, 12b können mittels eines Spacerprozesses ausgebildet werden, der oben erläutert wurde. Die ersten Polysiliziumbahnen 12a grenzen an eine erste Seite der Siliziumnitridbahnen 11 an, wobei die zweiten Polysiliziumbahnen 12b an eine zweite Seite der Siliziumnitridbahnen 11 angrenzen. Die Breite jeder der Polysiliziumbahnen 12a, 12b kann der Breite der auszubildenden vergrabenen Wortleitungen entsprechen. Danach wird auf ähnliche Weise wie mit Bezug auf 6D erläutert wurde, eine weitere Gruppe von Bahnen eines zweiten Hartmaskenmaterials, z. B. Siliziumnitridbahnen 13a, 13b mittels eines Spacerprozesses ausgebildet. Die ersten Siliziumnitridbahnen 13a grenzen an die ersten Polysiliziumbahnen 12a an, wobei die zweiten Siliziumnitridbahnen 13b an die zweiten Polysiliziumbahnen 12b angrenzen. Die Breite jeder der Siliziumnitridbahnen 13a, 13b kann der Landefläche der auszubildenden Kondensatorkontakte entsprechen. Die resultierende Struktur ist in 7C gezeigt. Wie dargestellt ist, ist auf beiden Seiten jeder der Siliziumnitridbahnen 11 eine Abfolge einer Polysiliziumbahn 12a, 12b gefolgt von einer weiteren Siliziumnitridbahn 13a, 13b ausgebildet. Nicht bedeckte Hartmaskenbereiche 141 sind zwischen den zweiten Siliziumnitridbahnen 13b und den entsprechenden ersten Siliziumnitridbahnen 13a positioniert.
Danach werden die Polysiliziumspacer 12a, 12b entfernt. Dies kann beispielsweise über einen selektiven Ätzschritt erfolgen, der Polysilizium selektiv in Bezug auf Siliziumnitrid und das Material der Hartmaskenschicht 48 ätzt. Die resultierende Struktur ist in 7D gezeigt. Dann wird das Hartmaskenmaterial 48 geätzt. Dies kann beispielsweise durch selektives Ätzen des Hartmaskenmaterials 48 in Bezug auf die Siliziumnitridbahnen 11 und das zweite Hartmaskenmaterial 13 erfolgen. Falls das Hartmaskenmaterial 48 etwa Kohlenstoff entspricht, kann dieses Material über einen Plasmaätzschritt unter Verwendung von beispielsweise Sauerstoff geätzt werden. Folglich werden die Substratbereiche 14 freigelegt. Die resultierende Struktur ist in 7E gezeigt. Danach werden die Bahnen 11 als auch die Bahnen 13a, 13b entfernt. Dies kann beispielsweise durch Ausführen eines Siliziumnitridätzschrittes erfolgen. Dann werden unter Zuhilfenahme der strukturierten Hartmaskenschicht 48 als Ätzmaske Gategräben 541 als auch die Segmentierungsgräben 43 oder Isolationsvorrichtungsgräben 45 geätzt. Dies kann beispielsweise durch Ätzen von Silizium und Siliziumoxid selektiv in Bezug auf Kohlenstoffmaterial erfolgen. Beispielsweise können die Gategräben 541 eine Breite und eine Tiefe aufweisen, die verschieden sind von der Tiefe und Breite der entsprechenden Öffnungen 43, 45. Die resultierende Struktur ist in 7F gezeigt. Danach werden die verbleibenden Bereiche der Hartmaskenschicht 48 durch herkömmlich bekannte Verfahren entfernt. Die resultierende Struktur ist in 7G gezeigt. Dann werden die Gategräben 541 als auch die Öffnungen 43, 45 mit einem Gatedielektrikum als auch mit einem Gatematerial 54 gefüllt. Das Gatedielektrikum 55 und das Gatematerial 54 können in Form herkömmlich verwendeter Materialien gewählt werden. Beispielsweise kann das Gatedielektrikum 55 eine Dicke von mehr als 1 nm und weniger als 5 nm einnehmen. Dann wird ein Rückbildungsschritt durchgeführt, um das Gatematerial zurückzubilden. Die resultierende Struktur ist in 7H gezeigt. Dann kann das Gatematerial 54 als auch das Gatedielektrikum 55 gemäß einer Verfahrensvariante aus den Öffnungen 43, 45 entfernt werden. Folglich wird auf die wie mit Bezug auf 6H erläuterte Weise ein geeignetes Fotolackmaterial 47 aufgetragen und strukturiert, um die Öffnung 43, 45 freizulegen. Es erfolgen Ätzschritte, um das Gatematerial 54 als auch das Gatedielektrikum 55 zu entfernen.
Danach kann die in 7H gezeigte Struktur oder eine ähnliche Struktur mit einem isolierenden Material in den Segmentierungsgräben 43 weiterverarbeitet werden. Beispielsweise kann eine Isolationsschicht abgeschieden werden, gefolgt von einem Rückätzen oder einem CMP-Schritt, um die Lücken über dem Gateleitermaterial 54 und optional dem isolierenden Material der Segmentierungsgräben 43 zu füllen. Somit werden Gateelektroden in dem Substrat als vergrabene Wortleitungen ausgebildet. Dann kann die Struktur weiter verarbeitet werden auf eine Weise, die oben mit Bezug auf 6J erläutert wurde und mit Bezug auf 7C bis 7O weiter erläutert wird. Eine Querschnittsansicht der Speicherzelle ist etwa in 8 gezeigt.
8 zeigt eine Querschnittsansicht des resultierenden Speicherzellenarrays. Wie in 8 gezeigt ist, ist in einer Bahn eines aktiven Gebiets 44 eine Mehrzahl segmentierter aktiver Gebiete 40 ausgebildet, wobei die segmentierten aktiven Gebiete 40 voneinander durch die Segmentierungsgräben 43 isoliert sind. In die Segmentierungsgräben 43 ist ein isolierendes Material gefüllt. Wie oben detailliert diskutiert wurde, können die segmentierten aktiven Gebiete auch mittels weiterer Isolationsvorrichtungen voneinander isoliert werden. In jedem aktiven Gebiet 40 sind zwei Transistoren 51 ausgebildet. Jeder der Transistoren 51 weist einen ersten und zweiten Source/Drain-Bereich 52, 53 als auch einen Kanal auf, der zwischen den ersten und zweiten Source/Drain-Bereichen angeordnet ist. Die Leitfähigkeit des Kanals 56 wird über die Gateelektrode 54 gesteuert. Die Gateelektrode 54 ist in einem Gategraben 541 angeordnet, der in der Substratoberfläche ausgebildet ist. Genauer gesagt ist die Oberfläche der Gateelektrode 54 unterhalb der Substratoberfläche 10 positioniert. Ein isolierendes Material 19 ist über der Gateelektrode 54 angeordnet. Die Oberfläche des isolierenden Materials 19 ist über der Substratoberfläche 10 positioniert. Der erste Source/Drain-Bereich ist über einen Kondensatorkontakt 58 mit der ersten Kondensatorelektrode 76 eines entsprechenden Speicherkondensators verbunden. Jeder der Speicherkondensatoren 56 weist eine erste und zweite Kondensatorelektrode 76, 77 als auch ein Kondensatordielektrikum 78 auf, das zwischen den ersten und zweiten Kondensatorelektroden 76, 77 angeordnet ist. Beim Aktivieren einer ausgewählten Speicherzelle wird die Gateelektrode durch Aktivieren einer entsprechenden Wortleitung angesteuert und eine in dem Speicherkondensator 56 gespeicherte Ladung kann über den Kondensatorkontakt, die ersten und zweiten Source/Drain-Gebiete 52, 53 zu einer entsprechenden Bitleitung 61 ausgelesen werden. Wie in 8 gezeigt ist, können die Bitleitungen 61 so ausgebildet werden, dass diese in Kontakt mit der Substratoberfläche 10 stehen. Somit kann das zweite Source/Drain-Gebiet 53 in direktem Kontakt mit der Bitleitung 61 sein.
9 zeigt ein schematisches Ablaufdiagramm eines weiteren beispielhaften Verfahrenszum Herstellen eines erfindungsgemäßen Speicherzellenarrays. Wie in 9 gezeigt ist, werden zunächst Bahnen aktiver Gebiete in einem Substrat mit einer Oberfläche definiert (S11). Danach werden Bahnen eines ersten Hartmaskenmaterials an Positionen bereitgestellt, in denen Isolationsstrukturen auszubilden sind, wobei die Bahnen des ersten Hartmaskenmaterials die Bahnen aktiver Gebiete kreuzen (S12). Danach werden Bitleitungskontakte in den aktiven Gebieten auf selbst justierte Weise mit Bezug auf die Positionen der Bahnen des entsprechenden ersten Hartmaskenmaterials definiert (S15). Die Bitleitungskontakte können beispielsweise durch Bereitstellen erster und zweiter Bahnen eines Opfermaterials angrenzend an eine erste und eine zweite Seite jeder der Bahnen des ersten entsprechenden Hartmaskenmaterials angegeben werden (S13). Erste und zweite Bahnen eines zweiten Hartmaskenmaterials werden angrenzend an eine erste Seite der ersten Bahnen des Opfermaterials und angrenzend an eine zweite Seite der zweiten Bahnen des entsprechenden Opfermaterials bereitgestellt (S14). Folglich verbleiben frei liegende Substratbereiche zwischen den ersten und zweiten Bahnen des entsprechenden zweiten Hartmaskenmaterials. Die Bitleitungskontakte werden an Positionen der unbedeckten Substratbereiche definiert (S15). Optional kann dieses Verfahren zusätzlich ein Entfernen der Bahnen des Opfermaterials beinhalten, wobei Bereiche der Substratoberfläche freigelegt werden und Gateöffnungen definiert werden (S16). Danach können die Gateelektroden an Positionen der entsprechenden Gateöffnungen bereitgestellt werden (S17). Das Verfahren kann zusätzlich ein Entfernen der Bahnen des ersten Hartmaskenmaterials umfassen, wodurch Öffnungen zum Ausbilden der Isolationsstrukturen definiert werden (S18). Die Isolationsstrukturen werden an Positionen der Öffnungen zum Ausbilden der Isolationsstrukturen erzeugt (S19). Optional können die Bahnen des zweiten Hartmaskenmaterials entfernt werden, wodurch Kondensatorkontaktöffnungen definiert werden (S20). Darüber hinaus können die Kondensatorkontakte an den Positionen der Kondensatorkontaktöffnungen definiert werden. Das Verfahren kann zusätzlich ein Abscheiden einer Hartmaskenschicht (S21) nach dem Definieren der Bahnen aktiver Gebiete und vor dem Bereitstellen der Bahnen des ersten Hartmaskenmaterials umfassen.
Das Verfahren dieses Beispiels das schematisch in 9 gezeigt ist, kann auf ähnliche Weise durchgeführt werden, wie mit Bezug auf 6 und 7 erläutert wurde. Genauer gesagt werden die Bahnen der verschiedenen Materialien bereitgestellt und es wird ein Kondensatorkontakt auf selbst justierte Weise mit Bezug auf die Bahnen des ersten Hartmaskenmaterials definiert, das an den Positionen angeordnet ist, an denen die Bitleitungskontakte auszubilden sind. Die einzelnen Schritte des Bereitstellens entsprechender Komponenten des Speicherzellenarrays erfolgen auf dieselbe wie oben erläuterte Weise, jedoch in anderer Reihenfolge. Somit wird auf eine erneute Beschreibung der Einfachheit halber verzichtet.
10A zeigt schematisch dargestellt ein elektronisches Gerät gemäß einer Ausführungsform. Wie in 10A gezeigt ist, weist das elektronische Gerät eine Schnittstelle 81 und eine Speichervorrichtung 83 auf, die mit der Schnittstelle 81 verknüpft werden kann. Die Speichervorrichtung enthält ein wie oben beschriebenes Speicherzellenarray. Beispielsweise kann die Speichervorrichtung 83 an die Schnittstelle 81 angeschlossen werden. Jedoch kann ein beliebiger anderer Typ von Schnittstelle zwischen dem elektronischen Gerät und der Speichervorrichtung 83 implementiert werden. Beispielsweise kann die Speichervorrichtung 83 in dem elektronischen Gerät 8 untergebracht werden. Als weiteres Beispiel kann das elektronische Gerät 8 einen Schlitz 82 enthalten, in den die Speichervorrichtung 83 eingeschoben und elektrisch mit der Schnittstelle 81 verbunden werden kann. Das elektronische Gerät 8 kann zudem eine Verarbeitungsvorrichtung 84 zum Verarbeiten von Daten enthalten. Zusätzlich kann das elektronische Gerät 8 eine Anzeige 85 zum Anzeigen von Daten enthalten. Das elektronische Gerät kann zusätzlich Komponenten enthalten, die zur Umsetzung eines elektronischen Systems dienen. Beispiele für das elektronische System umfassen einen Computer, z. B. einen Personalcomputer oder einen Notebook, einen Server, einen Router, eine Spielekonsole, z. B. eine Videospielkonsole, und als weiteres Beispiel, eine tragbare Videospielkonsole, eine Grafikkarte, einen persönlichen digitalen Assistenten, eine Digitalkamera, ein Mobiltelefon, ein Audiosystem wie eine beliebige Art von Musikabspielgerät oder ein Videosystem. Das elektronische System kann durch einen beliebigen weiteren Typ von Vorrichtung realisiert sein kann, wobei die Vorrichtung digitale Daten verarbeiten oder übertragen oder speichern kann.
10B zeigt ein Personalcomputersystem 9 gemäß einer Ausführungsform. Wie dargestellt ist, weist das Personalcomputersystem 9 eine oder mehrere DRAM-Komponenten 91 auf, wobei jede hiervon eine Mehrzahl von Speicherzellen enthält. Die DRAM-Komponenten weisen wie oben beschriebene Speichervorrichtungen auf. Das Personalcomputersystem 9 kann zusätzlich eine Verarbeitungsvorrichtung 84 zum Verarbeiten von Daten als auch eine Anzeige 85 zum Anzeigen von Daten sowie weitere Komponenten enthalten.
Obwohl in den obigen Ausführungsformen die Wortleitungen als vergrabene Wortleitungen und die Bitleitungen angrenzend an die Substratoberfläche ausgeführt wurden, gilt zu berücksichtigen, dass das Layout, das oben erläutert wurde, mit einer beliebigen Art von Zellenanordnung umgesetzt werden kann. Beispielsweise können die Bitleitungen ebenso über der Substratoberfläche positioniert werden, so dass diese mit dem zweiten Source/Drain-Bereich eines entsprechenden Transistors über einen Bitleitungskontakt verbunden sind und die Wortleitungen können auch über der Substratoberfläche 10 angeordnet werden. 11 zeigt eine beispielhafte Querschnittsansicht einer Speicherzelle, die ebenso für die oben erläuterte Anordnung verwendet werden kann. Dotierte Bereiche 98, 99 sind angrenzend an die Substratoberfläche 10 ausgebildet. Wie in 11 gezeigt ist, können die dotierten Bereiche auf solche Weise angeordnet sein, dass die ersten Source/Drain-Bereiche 98 benachbarter Transistoren 971 zueinander benachbart sind. Die ersten Source/Drain-Bereiche 98 können voneinander über eine beliebige Art von Isolationsvorrichtung 972 isoliert werden, wie oben erläutert wurde. Beispielsweise können die beiden benachbarten Transistoren 971 einen gemeinsamen Bitleitungskontakt 961 teilen. Dennoch gilt zu berücksichtigen, dass eine beliebige weitere Anordnung abhängig von der spezifischen Architektur der Speichervorrichtung verwendet werden kann. Jede der in 11 gezeigten Speicherzellen 97 weist einen Speicherkondensator 92 und einen Transistor 971 auf. Der Transistor 971 weist einen ersten und einen zweiten dotierten Bereich 98, 99 zur Ausbildung der ersten und zweiten Source/Drain-Bereiche auf. Der Transistor 971 weist zudem eine Gateelektrode 991 auf, die von dem Substrat isoliert ist und der Steuerung der Leitfähigkeit des Kanals dient, der zwischen den ersten und zweiten Source/Drain-Bereichen 98, 99 ausgebildet ist. Die Gateelektrode 991 kann auf beliebige Weise ausgeführt sein. Beispielsweise kann die Gateelektrode vollständig über der Substratoberfläche 10 positioniert sein. Zudem kann die Gateelektrode eine beliebige Art von FinFET ausbilden mit vertikalen Bereichen, die sich in aktiven Gebieten erstrecken können oder Isolationsgräben, die vor und hinter der dargestellten Zeichenebene positioniert sind. Darüber hinaus kann die Gateelektrode 991 ebenso in einem Graben ausgebildet sein, wie oben erläutert wurde. Die Gateelektrode 991 kann Teil einer entsprechenden Wortleitung 992 bilden. Alternativ hierzu können die Gateelektroden 991 als isolierte Gateelektroden ausgeführt sein, welche über eine entsprechende Wortleitung 992 verbunden sind, die über der Substratoberfläche angeordnet ist. Die Wortleitung 992 kann über der Substratoberfläche 10 positioniert sein. Darüber hinaus kann der zweite Source/Drain-Bereich 99 über einen Bitleitungskontakt 961 mit einer entsprechenden Bitleitung 96 verbunden sein. Die Bitleitungen 96 können beispielsweise in der M0-Metallisierungsschicht angeordnet sein, z. B. der untersten Metallisierungsschicht, die in der Speichervorrichtung vorliegt. Das erste Source/Drain-Gebiet 98 kann über einen Kondensatorkontakt 94 mit einer Speicherelektrode 921 eines entsprechenden Speicherkondensators 92 verbunden sein. Der Speicherkondensator 92 kann zusätzlich ein Kondensatordielektrikum 922 als auch eine Gegenelektrode 923 enthalten. Ein isolierendes Material 95 ist zur Isolation der Bitleitungen 96 von der angrenzenden Speicherelektrode 921 angeordnet.

Claims

Speicherzellenarray (5, 5'), mit: – Speicherzellen (50) aus jeweils einer Zugriffsvorrichtung und einem Speicherelement; – entlang einer ersten Richtung (62) verlaufenden Bitleitungen (61, 61'); – entlang einer zweiten Richtung (63) verlaufenden Wortleitungen (60, 60'), wobei die zweite Richtung (63) senkrecht zur ersten Richtung (62) ist; – Abschnitten aktiver Gebiete (40), in denen jeweils die Zugriffsvorrichtungen ausgebildet sind und die entlang parallel verlaufender Linien aktiver Gebiete (44) angeordnet sind, deren Richtung jeweils die Bitleitungen und die Wortleitungen kreuzt, und – Bitleitungskontakten (57), die sowohl in Spalten, welche sich in der zweiten Richtung (63) erstrecken, als auch in Zeilen, die sich in der ersten Richtung (62) erstrecken, angeordnet sind wobei: – ein Abstand zwischen Mitten von benachbarten Bitleitungen (61, 61') dL beträgt, und ein Abstand zwischen Mitten von in der ersten Richtung benachbarten Bitleitungskontakten (57) dC entspricht, dC parallel zur ersten Richtung (62) bemessen ist und 1/2.25 ≤ dL/dC ≤ 1/1.75 gilt, – die Abschnitte aktiver Gebiete (40), die gemeinsamen Linien aktiver Gebiete (44) zugeordnet sind, voneinander durch Isolationsfeldeffekttransistoren (42) isoliert sind, und – zwischen zwei Wortleitungen (60, 60') Isolationsgatebahnen angeordnet sind, die mit Isolationsgateelektroden verbunden sind, welche einen Teil der Isolationsfeldeffekttransistoren bilden.
Speicherzellenarray (5, 5') nach Anspruch 1, bei dem in jedem der Abschnitte aktiver Gebiete (40) jeweils zwei Speicherzellen (50) ausgebildet sind.
Speicherzellenarray (5, 5') nach Anspruch 1 oder 2, bei dem die Linien aktiver Gebiete (44) geradlinige Linien sind.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 3, bei dem ein Winkel zwischen den Linien aktiver Gebiete (44) und den Bitleitungen (61, 61') 15° bis 35° beträgt.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 4, bei dem die Zugriffsvorrichtuung ein Transistor ist und jeder der Bitleitungskontakte (57) mit zwei benachbarten Transistoren (51), welche in einem Abschnitt eines aktiven Gebiets (40) ausgebildet sind, verknüpft ist.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 4, bei dem benachbarte Bitleitungskontakte (57), die mit solchen Abschnitten aktiver Gebiete (40) verbunden sind, die jeweils einer gemeinsamen Linie aktiver Gebiete (44) zugeordnet sind, mit entsprechenden benachbarten Bitleitungen (61, 61') verbunden sind.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 6, bei dem eine Breite der Isolationsgateelektrode des Isolationsfeldeffekttransistors größer ist als die Breite einer Gateelektrode eines als Zugriffsvorrichtung dienenden Feldeffekttransistors der Speicherzelle (50).
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 6, bei dem die Isolationsgatebahnen breiter als die Wortleitungen (60, 60') sind.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 8, bei dem jede der Speicherzellen (50) als Zugriffsvorrichtung einen FinFET aufweist.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 9, bei dem in der ersten Richtung einer Isolationsgatebahn zwei Wortleitungen (60, 60') folgen und zwei Wortleitungen (60, 60') eine Isolationsgatebahn folgt.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 10, bei dem die aktiven Gebiete (40) in einem Halbleitersubstrat (1) mit einer Oberfläche (10) ausgebildet sind, und bei dem eine Oberseite jeder der Wortleitungen (60, 60') und jeder der Isolationsgatebahnen unterhalb der Oberfläche (10') des Halbleitersubstrats (1) angeordnet ist.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 10, bei dem die aktiven Gebiete (40) in einem Halbleitersubstrat (1) mit einer Oberfläche (10) ausgebildet sind, und bei dem eine Oberseite jeder der Wortleitungen (60, 60') unterhalb der Oberfläche (10) des Halbleitersubstrats (1) ausgebildet ist.
Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 12, bei dem die Bitleitungen (61, 61') als geradlinige Bitleitungen ausgebildet sind.
Elektronisches Gerät (8) umfassend – eine Schnittstelle (81); und – eine Speichervorrichtung (83), die mit der Schnittstelle (81) verbunden ist, wobei die Speichervorrichtung (83) ein Speicherzellenarray (5, 5') nach einem der Ansprüche 1 bis 13 umfasst.
Elektronisches Gerät (8) nach Anspruch 19, das zusätzliche Komponenten umfasst, die zur Realisierung eines elektronischen Systems geeignet sind, wobei das elektronische System aus der Gruppe bestehend aus Computer, Personal-Computer, Server, Router, Spielekonsole, Grafikkarte, persönlicher digitaler Assistent, Digitalkamera, Mobiltelefon, Audiosystem und Videosystem ausgewählt ist.