DE112014001786T5 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

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Abstract

Eine Halbleitervorrichtung ist bereitgestellt, in der eine Element-Isolationsregion, die sich mit Wortleitungen (WL) selbstausrichtet, nicht mit Spannung beaufschlagt werden muss. Dieses Verfahren zur Herstellung der Halbleitervorrichtung weist die folgenden Schritte auf: einen Schritt, in dem vorläufige aktive Regionen gebildet werden, die so geformt sind, dass aktive Regionen (3a), die in eine X-Richtung benachbart sind, miteinander verbunden werden; einen Schritt, in dem ein Opferfilm gebildet wird; einen Schritt in dem ein Ätzen durchgeführt wird, einschließlich des Opferfilms, um eine Vielzahl von ersten Gräben zu bilden, die die aktiven Regionen (3a) trennen; einen Schritt, in dem Element-Isolationsfilme (10) in den ersten Gräben eingebettet werden und der Opferfilm danach entfernt wird; einen Schritt, in dem erste Seitenwand-Isolationsfilme, die die freiliegenden Seitenoberflächen der Isolationsfilme zur Element-Isolation (10) bedecken, und zweite Seitenwand-Isolationsfilme gebildet werden, die die Seitenoberflächen der ersten Seitenwand-Isolationsfilme bedecken; einen Schritt, in dem Kappen-Isolationsfilme in zweiten Gräben eingebettet sind, die aufgrund der Bildung der zweiten Seitenwand-Isolationsfilme erscheinen; und einen Schritt, in dem eine Vielzahl von dritten Gräben an den Positionen der zweiten Seitenwand-Isolationsfilme gebildet wird und Wortleitungen (WL) darunter gebildet werden.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben und betrifft insbesondere eine Halbleitervorrichtung, in der Wortleitungen gebildet sind, die in ein Halbleitersubstrat eingebettet sind, und Element-Isolationsregionen, die sich in die Richtung der Wortleitungen erstrecken, in gegenseitigem Selbstausrichten gebildet sind, und ein Verfahren zur Herstellung derselben.
  • Stand der Technik
  • In Halbleitervorrichtungen wie DRAMs (Dynamic Random Access Memory), sind Element-Isolationsregionen in der Oberfläche eines Siliciumsubstrats unter Verwendung von STI (Flachgrabenislation) bereitgestellt und diese grenzen eine Vielzahl von aktiven Regionen in einer Matrixanordnung ab. Die Element-Isolationsregionen umfassen erste Element-Isolationsregionen, die die aktiven Regionen in eine Bitleitungs-Richtung isolieren, und zweite Element-Isolationsregionen, die die aktiven Regionen in eine Wortleitungs-Richtung isolieren. Patentliteraturartikel 1 offenbart Beispiele für solche Element-Isolationsregionen und aktive Regionen.
  • Literatur des Stands der Technik
  • Patentliteratur
    • Patentliteraturartikel 1: japanisches Patent Kokai 2012-134395
  • Zusammenfassung der Erfindung
  • Probleme, die von der Erfindung zu lösen sind
  • Allerdings sind die Wortleitungen in der in Patentliteraturartikel 1 beschriebenen Halbleitervorrichtung aus einem leitfähigen Film gebildet, der in dem Halbleitersubstrat eingebettet ist, und die Wortleitungen (eingebettete Wortleitungen) und die ersten Element-Isolationsregionen (Element-Isolationsregionen, die sich in die Wortleitungs-Richtung erstrecken) werden in gegenseitigem Selbstausrichten gebildet. Dieser Punkt wird hierin nachstehend genauer beschrieben werden. Es gilt anzumerken, dass die jeweiligen Breiten der Wortleitungen und der ersten Element-Isolationsregionen in der folgenden Beschreibung W1 und W3 sind, was mit Patentliteraturartikel 1 übereinstimmt. Ferner ist der Abstand zwischen einer bestimmten ersten Element-Isolationsregion und der Wortleitung, die am nächsten zu der ersten Element-Isolationsregion ist, in die Bitleitungs-Richtung W2. Ferner ist der Abstand zwischen zwei Wortleitungen, die durch dieselbe aktive Region verlaufen, W4.
  • In dem in Patentliteraturartikel 1 beschriebenen Verfahren wird die Hauptoberfläche des Halbleitersubstrats zuerst von einer Vielzahl von linearen Maskenmuster bedeckt, wobei sich jedes in die Wortleitungs-Richtung erstreckt. Die Breite des linearen Maskenmusters in die Bitleitungs-Richtung ist 2W2 + W3, und der Abstand zwischen benachbarten Maskenmustern ist auf 2W1 + W4 eingestellt. Erste Seitenwand-Isolationsfilme mit einer Dicke W1 in der Bitleitungs-Richtung werden dann auf den Seitenwänden des linearen Maskenmusters gebildet, und das lineare Maskenmuster wird dann entfernt. Die ersten Seitenwand-Isolationsfilme, die so gebildet wurden, bilden ein Muster aus Isolationsfilmen, die nur die Regionen bedecken, in die die Wortleitungen einzubetten sind. Zweite Seitenwand-Isolationsfilme mit einer Dicke W2 in der Bitleitungs-Richtung werden dann an den Seitenwänden der ersten Seitenwand-Isolationsfilme gebildet, woraufhin die ersten Seitenwand-Isolationsfilme entfernt werden. Die zweiten Seitenwand-Isolationsfilme, die so gebildet wurden, bilden ein Muster aus Isolationsfilmen mit Öffnungen, die die Regionen, in denen die Element-Isolationsregionen einzubetten sind, und die Regionen, in denen die Wortleitungen einzubetten sind, freilegen. Deshalb ist es möglich, durch Ätzen der Hauptoberfläche des Halbleitersubstrats unter Verwendung der zweiten Seitenwand-Isolationsfilme als eine Maske, Gräben zum Einbetten jeder der Element-Isolationsregionen und Wortleitungen zu bilden. Die Wortleitungen und die ersten Element-Isolationsregionen werden dann durch Bedecken der inneren Oberflächen der gebildeten Gräben mit einem dünnen Isolationsfilm und Einbetten eines leitfähigen Films in den Gräben gebildet.
  • Gemäß des hierin beschriebenen Bildungsverfahren werden die jeweiligen Positionen der Wortleitungen und der ersten Element-Isolationsregionen in der Bitleitungs-Richtung genau in Übereinstimmung mit der Position definiert, in der das lineare Maskenmuster, das zuerst gebildet wird, gebildet ist. Falls die relativen Positionen der zwei Arten des eingebetteten Films wie in diesem Beispiel in Übereinstimmung mit der Position bestimmt werden, an der ein gemeinsames Muster gebildet wird, wird dies in der vorliegenden Patentschrift als die zwei Arten an eingebettetem Film beschrieben, der in gegenseitiger Selbstausrichtung gebildet ist.
  • Jedoch werden gemäß dem in dem Patentliteraturartikel 1 beschriebenen Verfahren nicht nur die Wortleitungen, sondern auch die ersten Element-Isolationsregionen unter Verwendung des leitfähigen Films gebildet. Erste Element-Isolationsregionen, die auf diese Art gebildet werden, verwenden das, was als elektrische Feldabschirmung bekannt ist, und damit diese eine Element-Isolationsfunktion aufweisen, müssen sie ständig mit einer bestimmten Spannung beaufschlagt werden. Eine Steuerschaltung ist deshalb erforderlich, um sie mit dieser Spannung zu beaufschlagen, was die Schaltung komplizierter macht.
  • Mittel zum Lösen der Probleme
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass es Folgendes umfasst: einen Schritt des Einbettens eines ersten Isolationsfilms zur Element-Isolation in einer Hauptoberfläche eines Halbleitersubstrats, um eine Vielzahl von vorläufigen aktiven Regionen zu bilden, die sich in eine erste Richtung erstrecken und auf wiederholte Weise in eine zweite Richtung angeordnet sind, die die erste Richtung schneidet; einen Schritt des Bildens eines Opferfilms, der die Hauptoberfläche bedeckt; einen Schritt des Ätzens des ersten Isolationsfilms zur Element-Isolation, wobei der Opferfilm und das Halbleitersubstrat eine Vielzahl von ersten Gräben bilden, die eine Vielzahl von ersten aktiven Regionen abgrenzen, die durch Teilen jeder aus der Vielzahl von vorläufigen aktiven Regionen in der ersten Richtung erhalten werden; einen Schritt des Einbettens von zweiten Isolationsfilmen zur Element-Isolation in die Vielzahl von ersten Gräben; einen Schritt des Entfernens des Opferfilms nachdem die zweiten Isolationsfilme zur Element-Isolation in die Vielzahl von ersten Gräben eingebettet wurden; einen Schritt des Bildens von ersten Seitenwand-Isolationsfilmen, die Seitenoberflächen von Teilen der zweiten Isolationsfilme zur Element-Isolation bedecken, wobei die Teile aus einer vorderen Oberfläche der Hauptoberfläche herausragen, nachdem der Opferfilm entfernt wurde; einen Schritt des Bildens von zweiten Seitenwand-Isolationsfilmen, die Seitenoberflächen der ersten Seitenwand-Isolationsfilme bedecken; einen Schritt des Einbettens von Kappen-Isolationsfilmen in eine Vielzahl von zweiten Gräben, die als Resultat der Bildung der zweiten Seitenwand-Isolationsfilme entstehen; einen Schritt des Bildens einer Vielzahl von dritten Gräben durch Entfernen der zweiten Seitenwand-Isolationsfilme während die zweiten Isolationsfilme zur Element-Isolation, die Kappen-Isolationsfilme und die ersten Seitenwand-Isolationsfilme bestehen bleiben und des Ätzens des Halbleitersubstrats unter Verwendung der zweiten Isolationsfilme zur Element-Isolation, der Kappen-Isolationsfilme und der ersten Seitenwand-Isolationsfilme als eine Maske; und einen Schritt des Bildens von ersten Verdrahtungsleitungen durch Bilden von ersten Gate-Isolationsfilmen, die innere Oberflächen jedes aus der Vielzahl von dritten Gräben bedecken und des Einbettens eines ersten leitfähigen Films in einen unteren Teil jedes aus der Vielzahl von dritten Gräben.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass sie Folgendes aufweist: ein Halbleitersubstrat; eine Vielzahl von ersten Isolationsfilmen zur Element-Isolation, wobei jeder davon in einer Hauptoberfläche des Halbleitersubstrats eingebettet ist und sich in eine erste Richtung erstreckt; eine Vielzahl von zweiten Isolationsfilmen zur Element-Isolation, wobei jeder davon in der Hauptoberfläche des Halbleitersubstrats eingebettet ist und sich in eine zweite Richtung erstreckt, die die erste Richtung schneidet und die, in Verbindung mit der Vielzahl von ersten Isolationsfilmen zur Element-Isolation, eine Vielzahl von ersten aktiven Regionen begrenzen, die in einer Matrixanordnung angeordnet sind; erste und zweite Wortgräben, die so bereitgestellt sind, dass sie sich in die zweite Richtung in der Hauptoberfläche des Halbleitersubstrats erstrecken und die zwischen zweien aus der Vielzahl von zweiten Isolationsfilmen zur Element-Isolation angeordnet sind, die zueinander in der ersten Richtung benachbart sind; erste und zweite Wortleitungen, die jeweils in unteren Teilen der ersten und zweiten Wortgräben eingebettet sind, wobei die Gate-Isolationsfilme dazwischen angeordnet sind; erste Störstellendiffundierungsschichten, die zwischen den ersten Wortleitungen und den zweiten Wortleitungen bereitgestellt sind; zweite Störstellendiffundierungsschichten, die zwischen den ersten Wortleitungen und einem der zwei zweiten Isolationsfilme zur Element-Isolation bereitgestellt sind; und dritte Störstellendiffundierungsschichten, die zwischen den zweiten Wortleitungen und dem anderen der zwei zweiten Isolationsfilme zur Element-Isolation bereitgestellt sind; und dadurch, dass die ersten und zweiten Wortgräben in Bezug auf die Vielzahl der zweiten Isolationsfilme zur Element-Isolation in Selbstausrichtung gebildet sind.
  • Vorteile der Erfindung
  • Gemäß der vorliegenden Erfindung werden Element-Isolationsregionen aus Isolationsfilmen (zweiten Isolationsfilmen zur Element-Isolation) gebildet, die mit ersten Verdrahtungsleitungen (Wortleitungen) selbstausgerichtet sind, und es ist deshalb nicht notwendig, die Element-Isolationsregionen mit einer Spannung zu beaufschlagen. Die Schaltung kann deshalb vereinfacht werden.
  • Kurzbeschreibung der Zeichnungen
  • [1] (a) ist eine Draufsicht einer Speicherzellenregion einer Halbleitervorrichtung 1 gemäß eines bevorzugten Ausführungsformmodus der vorliegenden Erfindung und (b) ist eine Draufsicht einer peripheren Schaltungsregion der Halbleitervorrichtung 1.
  • [2] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 1(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung, die der Linie C-C bzw. der Linie D-D in 1(b) entsprechen.
  • [3] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [4] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 3(a) entsprechen und (c) bzw. (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 3(b) entsprechen.
  • [5] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [6] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 5(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 5(b) entsprechen.
  • [7] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [8] (a) and (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 7(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 7(b) entsprechen.
  • [9] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [10] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 9(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 9(b) entsprechen.
  • [11] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [12] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 11(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 11(b) entsprechen.
  • [13] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [14] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 13(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 13(b) entsprechen.
  • [15] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [16] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 15(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 15(b) entsprechen.
  • [17] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [18] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 17(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 17(b) entsprechen.
  • [19] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [20] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 19(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 19(b) entsprechen.
  • [21] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [22] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 21(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 21(b) entsprechen.
  • [23] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [24] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 23(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 23(b) entsprechen.
  • [25] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [26] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 25(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 25(b) entsprechen.
  • [27] (a) und (b) sind Draufsichten der Halbleitervorrichtung 1 wie in 1(a) bzw. (b) dargestellt, während des Herstellungsprozesses.
  • [28] (a) und (b) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie A-A bzw. der Linie B-B in 27(a) entsprechen, und (c) und (d) sind Querschnittsansichten der Halbleitervorrichtung 1, die der Linie C-C bzw. der Linie D-D in 27(b) entsprechen.
  • Ausführungsformen der Erfindung
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nun genau unter Bezugnahme auf die beigelegten Zeichnungen beschrieben.
  • Die Struktur der Halbleitervorrichtung 1 wird zuerst in Bezug auf 1(a) und (b) und 2(a) bis (d) beschrieben. Es gilt anzumerken, dass eine Darstellung der obigen Konfiguration, die den Zwischenschicht-Isolationsfilm 30 zeigt, der hierin nachfolgend besprochen wird, in 2(b) und (d) ausgelassen wurde.
  • Die Halbleitervorrichtung 1 ist ein DRAM, der ein Halbleitersubstrat 2 (Siliciumsubstrat), wie in 2(a) bis (d) dargestellt, umfasst. Eine Speicherzellenregion, die in 1(a) dargestellt ist, und eine periphere Schaltungsregion, die in 1(b) dargestellt ist, sind auf der Hauptoberfläche des Halbleitersubstrats 2 bereitgestellt. Die Speicherzellenregion ist eine Region, in der mehrere Zellentransistoren und Zellenkondensatoren in einer Matrixanordnung angeordnet sind, die Speicherzellen bilden. Dazwischen ist die periphere Schaltungsregion eine Region, in der Worttreiber zum Ansteuern von Wortleitungen WL, die sich innerhalb der Speicherzellenregion erstrecken, und Spaltenschalter zum Verbinden von Bitleitungen BL mit Lese/Schreib-Bussen und dergleichen, bereitgestellt.
  • Die Strukturen innerhalb der Speicherzellenregion werden zuerst in Bezug auf 1(a) beschrieben. Wie in der Zeichnung dargestellt, ist eine Vielzahl von aktiven Regionen 3a (erste aktive Regionen) in einer Matrixanordnung in der Speicherzellenregion angeordnet. Anders ausgedrückt ist die Vielzahl von aktiven Regionen 3a auf wiederholte Weise in die X-Richtung (erste Richtung) und die Y-Richtung (eine Richtung, die die X-Richtung schneidet – zweite Richtung) angeordnet. Die Form jeder aktiven Region 3a ist ein Parallelogramm, in dem eine Gruppe von gegenüberliegenden Seiten parallel zu der Y-Richtung ist. In Hinblick auf die andere Gruppe gegenüberliegender Seiten, sind aktive Regionen 3a parallel zu einer X'-Richtung, die in Bezug auf die X-Richtung in die negative Richtung geneigt ist, und aktive Regionen 3a parallel zu einer X''-Richtung, die in Bezug auf die X-Richtung in die positive Richtung geneigt ist, abwechselnd wie in die X-Richtung betrachtet angeordnet. Die Formen der aktiven Regionen 3a, die nebeneinander in der Y-Richtung ausgerichtet sind, sind immer dieselben. Es gilt anzumerken, dass 1(a) ein Beispiel darstellt, in dem drei aktive Regionen 3a nebeneinander in die Y-Richtung ausgerichtet sind, aber dies dient nur einem erleichterten Verständnis der Zeichnung und einer Vereinfachung der Beschreibung und in der Praxis sind mehrere aktive Regionen 3a angeordnet.
  • Jede aktive Region 3a wird von Isolationsfilmen zur Element-Isolation 4 (erste Isolationsfilme zur Element-Isolation), die Siliciumdioxidfilme sind, die sich in die X-Richtung erstrecken und von Isolationsfilmen zur Element-Isolation 10 (zweite Isolationsfilme zur Element-Isolation) begrenzt, die Siliciumnitridfilme sind, die sich in die Y-Richtung erstrecken. Die Isolationsfilme zur Element-Isolation 4 und 10 sind jeweils in der Hauptoberfläche des Halbleitersubstrats 2 eingebettet und bilden Element-Isolationsregionen durch STI, was hierin oben besprochen wurde. Hier sind die Isolationsfilme zur Element-Isolation 4 Siliciumdioxidfilme, aber es können entweder Siliciumdioxidfilme oder Siliciumnitridfilme als die Isolationsfilme zur Element-Isolation 4 verwendet werden. Inzwischen werden Siliciumnitridfilme bevorzugt als die Isolationsfilme zur Element-Isolation 10 verwendet. Dies ist der Fall, um zu ermöglichen, dass Gräben T3 zum Einbetten der Wortleitungen WL (siehe z. B. 23(a)) auf geeignete Weise in dem hierin nachstehend besprochenen Herstellungsprozess gebildet werden können. Dieser Punkt wird hierin nachstehend genauer besprochen.
  • In dem Beispiel aus 1(a) beträgt der Abstand zwischen den Isolationsfilmen zur Element-Isolation 10, die benachbart zueinander in die X-Richtung angeordnet sind, fünfmal so viel wie die minimale Litografieverarbeitungsabmessung F (5F). Deshalb beträgt eine Breite der aktiven Regionen 3a in der X-Richtung 5F. Ferner ist die Breite der Isolationsfilme zur Element-Isolation 10 in die X-Richtung F und deshalb ist der Abstand zwischen den aktiven Regionen 3a, die benachbart zueinander in die X-Richtung sind, F. Darüber hinaus ist der Abstand zwischen den Isolationsfilmen zur Element-Isolation 4, die benachbart zueinander in der Y-Richtung sind, F, und deshalb ist die Breite der aktiven Regionen 3a in der Y-Richtung F. Ferner ist die Breite der Isolationsfilme zur Element-Isolation 4 zwischen den aktiven Regionen 3a in die Y-Richtung F und deshalb ist der Abstand zwischen den aktiven Regionen 3a, die zueinander in der Y-Richtung benachbart sind, F.
  • Eine Vielzahl von Wortleitungen WL, von denen sich jede in die Y-Richtung erstreckt, und eine Vielzahl von Bitleitungen BL, von denen sich jede in die X-Richtung erstreckt, sind in der Speicherzellenregion angeordnet.
  • Jede Wortleitung WL ist auf eine solche Weise angeordnet, dass sie durch eine Reihe von aktiven Regionen 3a, die nebeneinander in die Y-Richtung ausgerichtet sind, verläuft, wobei zwei Wortleitungen WL einer aktiven Region 3a entsprechen. Zwei Zellentransistoren sind in jeder aktiven Region 3a angeordnet, und die zwei Wortleitungen WL, die jeder aktiven Region 3a entsprechen, bilden die Gate-Elektroden der Zellentransistoren. Es gilt anzumerken, dass in dem Beispiel aus 1(a) die Breite in der X-Richtung jeder Wortleitung WL und der Abstand zwischen den Wortleitungen WL in jeder aktiven Region 3a jeweils gleich der minimalen Verarbeitungsabmessung F sind. Wie in 2(a) dargestellt wird jede Wortleitung WL aus einer eingebetteten Wortleitung gebildet, die mittels eines leitfähigen Films gebildet wird, der in der Hauptoberfläche des Halbleitersubstrats 2 eingebettet ist. Ein Gate-Isolationsfilm 18 wird zwischen jeder Wortleitung WL und dem Halbleitersubstrat 2 angeordnet.
  • Das Herstellungsverfahren wird hierin nachstehend genauer besprochen, aber jede Wortleitung WL (Graben T3, der hierin nachstehend besprochen wird) wird in Bezug auf die Isolationsfilme zur Element-Isolation 10 in Selbstausrichtung gebildet. Deshalb treten während der Herstellung keine Positionsdiskrepanzen zwischen den Wortleitungen WL und den Isolationsfilmen zur Element-Isolation 10 auf und deshalb ist der Abstand in der X-Richtung zwischen jeder Wortleitung WL und dem benachbarten Isolationsfilm zur Element-Isolation 10 ein hoch präziser, vorgeschriebener Wert. In dem Beispiel aus 1(a) ist der vorgeschriebene Wert eine minimale Verarbeitungsabmessung F.
  • Jede Bitleitung BL ist auf eine solche Art angeordnet, dass sie durch eine Reihe von aktiven Regionen 3a verläuft, die nebeneinander in die X-Richtung ausgerichtet sind, wobei eine Bitleitung BL einer aktiven Region 3a entspricht. In dem Beispiel aus 1(a) sind der Abstand in der Y-Richtung zwischen benachbarten Bitleitungen BL und die Breite in der Y-Richtung jeder Bitleitung BL beide F.
  • Die Struktur innerhalb der aktiven Regionen 3a wird nun unter Bezugnahme auf 2(a) genauer beschrieben werden. Wie in der Zeichnung dargestellt, sind die Isolationsfilme zur Element-Isolation 10 auf beiden Seiten in der X-Richtung der aktiven Regionen 3a angeordnet. Es gilt anzumerken, dass der Isolationsfilm zur Element-Isolation 10 in der Zeichung in Richtung eines Endes (in der Zeichnung nach links) in die X-Richtung als ein Isolationsfilm zur Element-Isolation 10 1 dargestellt ist, und der Isolationsfilm zur Element-Isolation 10 in Richtung des anderen Endes (in der Zeichnung nach rechts) in die X-Richtung als ein Isolationsfilm zur Element-Isolation 10 2 dargestellt ist.
  • Zwei Wortgräben T31 und T32 (erster und zweiter Wortgraben) sind zwischen dem Isolationsfilm zur Element-Isolation 10 1 und dem Isolationsfilm zur Element-Isolation 10 2 angeordnet, und Wortleitungen WL1 und WL2 (erste und zweite Wortleitung) sind jeweils in unteren Teilen der Wortgräben T31 und T32 eingebettet, wobei die Gate-Isolationsfilme 18 dazwischen gelagert sind. Es gilt anzumerken, dass die unteren Oberflächen der Wortgräben T31 und T32 in Positionen bereitgestellt sind, die höher sind als die unteren Oberflächen der Isolationsfilme zur Element-Isolation 10. Eingebettete Isolationsfilme 20 1 und 20 2 sind jeweils auf den oberen Oberflächen der Wortleitungen WL1 und WL2 gebildet. Die eingebetteten Isolationsfilme 20 1 und 20 2 werden jeweils so gebildet, dass sie die entsprechenden Wortgräben T31 und T32 vollständig füllen und von den oberen Enden der Wortgräben T31 und T32 nach oben hervorstehen. Deshalb existieren die oberen Oberflächen der eingebetteten Isolationsfilme 20 1 und 20 2 an Positionen, die höher sind als die Hauptoberfläche des Halbleitersubstrats 2.
  • Störstellendiffundierungsschichten 14, 24 1 und 24 2 (erste bis dritte Störstellendiffundierungsschichten) werden an der Oberfläche des Halbleitersubstrats 2 in der aktiven Region 3a gebildet. Genauer gesagt wird die Störstellendiffundierungsschicht 14 zwischen der Wortleitung WL1 und der Wortleitung WL2 gebildet, die Störstellendiffundierungsschicht 24 1 wird zwischen der Wortleitung WL1 und dem Isolationsfilm zur Element-Isolation 10 1 gebildet, und die Störstellendiffundierungsschicht 24 2 wird zwischen der Wortleitung WL2 und dem Isolationsfilm zur Element-Isolation 10 2 gebildet. Die Störstellendiffundierungsschichten 14 bzw. 24 1 bilden eines und das andere aus der Source und dem Drain eines Zellentransistors, in dem die Wortleitung WL1 als die Gate-Elektrode dient. Ferner bilden Störstellendiffundierungsschichten 14 bzw. 24 2 eines und das andere aus der Source und dem Drain eines Zellentransistors, in dem die Wortleitung WL2 als die Gate-Elektrode dient.
  • Ein Bitleitungs-Kontaktanschluss 15 ist über der Störstellendiffundierungsschicht 14 angeordnet. Der Bitleitungs-Kontaktanschluss 15 ist so gebildet, um zwischengelegt zwischen den eingebetteten Isolationsfilmen 20 1 und 20 2 angeordnet zu sein, und der Bitleitungs-Kontaktanschluss 15 berührt an seiner unteren Oberfläche die entsprechende Störstellendiffundierungsschicht 14. Die entsprechende Bitleitung BL verläuft über dem Bitleitungs-Kontaktanschluss 15. Die Bitleitung BL berührt an ihrer unteren Oberfläche die Bitleitungs-Kontaktanschlüsse 15 innerhalb jeder aktiven Region 3a, durch die die Bitleitung BL verläuft. Mittels der hierin oben beschriebenen Struktur ist die Bitleitung BL gemeinsam mit den Störstellendiffundierungsschichten 14 in jeder aktiven Region 3a verbunden, durch die die Bitleitung BL verläuft. Ein Bitmaskenfilm 22, der ein Siliciumnitridfilm ist, ist auf der oberen Oberfläche der Bitleitung BL gebildet, und die Seitenwand-Isolationsfilme 23, die Siliciumnitridfilme in der Form von Seitenwänden sind, bedecken die Seitenoberflächen des Bitmaskenfilms 22 und der Bitleitung BL.
  • Die Hauptoberfläche des Halbleitersubstrats 2 wird von einem Zwischenschicht-Isolationsfilm 30 (Siliciumdioxidfilm) bedeckt, der eine obere Oberfläche aufweist, die höher ist als die obere Oberfläche des Bitmaskenfilms 22, und die obere Oberfläche des Zwischenschicht-Isolationsfilms 30 wird ferner von einem Stoppfilm 31 bedeckt, der ein Silicumnitridfilm ist. Kondensatorkontaktanschlüsse 25, die jeder der Störstellendiffundierungsschichten 24 1 und 24 2 entsprechen, sind in dem Zwischenschicht-Isolationsfilm 30 bereitgestellt. Jeder Kondensatorkontaktanschluss 25 reicht vertikal durch den Zwischenschicht-Isolationsfilm 30, und die untere Oberfläche jedes Kondensatorkontaktanschlusses 25 ist mit der entsprechenden Störstellendiffundierungsschicht verbunden. Ferner sind Zellenkondensatoren C entsprechend jeder der Störstellendiffundierungsschichten 24 1 und 24 2, über dem Zwischenschicht-Isolationsfilm 30 angeordnet. Jeder Zellenkondensator C ist aus einer unteren Elektrode 33, eine für jeden Zellenkondensator C und einem kapazitiven Isolationsfilm 34 und einer oberen Elektrode 35 gebildet, die alle Zellenkondensatoren C aufweisen. Die untere Elektrode 33 jedes Zellenkondensators C reicht durch den Stoppfilm 31 und berührt die obere Oberfläche des entsprechenden Kondensatorkontaktanschlusses 25. Ferner sind die unteren Elektroden 33 mit jedem der zwei Zellenkondensatoren C, die benachbart zueinander in der X-Richtung sind, mittels eines einen Zusammenbruch verhindernden Stützfilms 36 (Siliciumnitridfilm) miteinander gekoppelt. Die obere Elektrode 35 ist von einem eingebetetteten Leiterfilm 37 bedeckt, dessen Oberfläche planarisiert ist, und eine Plattenelektrode 38 ist auf der oberen Oberfläche des eingebetteten Leiterfilms 37 angeordnet.
  • Ein Zwischenschicht-Isolationsfilm 39 ist auf der oberen Oberfläche der Plattenelektrode 38 gebildet, und eine Verdrahtungsleitung 41, die einen Metallfilm umfasst, ist auf der oberen Oberfläche des Zwischenschicht-Isolationsfilms 39 gebildet. Die Plattenelektrode 38 und die Verdrahtungsleitung 41 sind mittels einem Kontaktanschluss 40 miteinander verbunden, der durch den Zwischenschicht-Isolationsfilm 39 hindurchreicht.
  • Der Betrieb eines Zellentransistors wird nun beschrieben, dafür wird beispielsweise der Zellentransistor verwendet, in dem die Wortleitung WL1 als die Gate-Elektrode dient. Der Zellentransistor, in dem die Wortleitung WL2 als die Gate-Elektrode dient, funktioniert auf dieselbe Weise, aber auf eine detallierte Beschreibung davon wird verzichtet.
  • Falls die Wortleitung WL1 aktiviert ist, wird ein Kanal zwischen der Störstellendiffundierungsschicht 14 und der Störstellendiffundierungsschicht 24 1 erzeugt. Anders ausgedrückt wird der Zellentransistor, in dem die Wortleitung WL2 als die Gate-Elektrode dient, eingeschaltet, und infolgedessen tritt zwischen der entsprechenden Bitleitung BL und der unteren Elektrode 33 des entsprechenden Zellenkondensators C Leitung ein und es ist deshalb möglich, den Zellenkondensator C über die Bitleitung BL zu erreichen.
  • Falls die Wortleitung WL1 inzwischen inaktiv wird, verschwindet der Kanal zwischen der Störstellendiffundierungsregion 14 und der Störstellendiffundierungsregion 24 1. Anders ausgedrückt wird der Zellentransistor, in dem die Wortleitung WL1 als die Gate-Elektrode dient, ausgeschaltet, und infolgedessen werden die entsprechende Bitleitung BL und die untere Elektrode 33 des entsprechenden Zellenkondensators C elektrisch isoliert und es ist deshalb nicht möglich, den Zellenkondensator C über die Bitleitung BL zu erreichen.
  • Die Strukturen innerhalb der peripheren Schaltungsregion werden als nächstes unter Bezugnahme auf 1(b) beschrieben. Wie in der Zeichnung dargestellt, ist eine Vielzahl von aktiven Regionen 3b (zweiten aktiven Regionen) in der peripheren Schaltungsregion angeordnet. In der Praxis gibt es große Unterschiede bei der Anzahl der Transistoren, die in einer aktiven Region 3b bereitgestellt sind, bei der Form der aktiven Regionen 3b und dergleichen, aber hier ist ein Beispiel bereitgestellt, in dem ein Transistor in einer aktiven Region 3b bereitgestellt ist, und die Form jeder aktiven Region 3b ist ein Parallelogramm, in dem eine Gruppe gegenüberliegender Seiten parallel zur Y-Richtung ist, und die andere Gruppe gegenüberliegender Seiten parallel zur X'-Richtung ist. Ferner sind in diesem Beispiel vier aktive Regionen 3b in gleichmäßigen Abständen in der Y-Richtung angeordnet. Solche aktiven Regionen 3b sind Regionen, in denen Transistoren gebildet werden, in denen die Bitleitungen BL z. B. als Gate-Elektroden der Transistoren dienen, und die folgende Beschreibung baut auf diesem Beispiel auf.
  • Jede aktive Region 3b wird von den Isolationsfilmen zur Element-Isolation 4, die sich in die X-Richtung erstrecken, und den Isolationsfilmen zur Element-Isolation 10, die sich in die Y-Richtung erstrecken, begrenzt. Diese sind dieselben wie die Isolationsfilme zur Element-Isolation, die in der Speicherzellenregion bereitgestellt sind. Die planare Form der Isolationsfilme zur Element-Isolation 10 ist ein leeres Viereck, und vier aktive Regionen 3b sind im Inneren des leeren Vierecks angeordnet. Beide Enden in der X-Richtung jeder aktiven Region 3b werden von den Isolationsfilmen zur Element-Isolation 10 begrenzt. Inzwischen werden beide Enden jeder aktiven Region 3b in der Y-Richtung von den Isolationsfilmen zur Element-Isolation 4 begrenzt. In dem Beispiel aus 1(b) ist der Abstand zwischen den Isolationsfilmen zur Element-Isolation 10, die benachbart zueinander in der X-Richtung sind, 3F und deshalb ist die Breite in der X-Richtung jeder aktiven Region 3b 3F. Ferner ist der Abstand zwischen den Isolationsfilmen zur Element-Isolation 4, die benachbart zueinander in der Y-Richtung sind, obwohl dies nicht in der Zeichnung dargestellt ist, F, um gleich groß zu sein wie die Breite der Bitleitungen BL und deshalb ist die Breite in der Y-Richtung der aktiven Regionen 3b F. Ferner ist die Breite in der Y-Richtung der Isolationsfilme zur Element-Isolation 4 zwischen den aktiven Regionen 3b F, um gleich groß zu sein wie der Abstand zwischen den Bitleitungen BL und deshalb ist der Abstand zwischen den aktiven Regionen 3b, die zueinander in der Y-Richtung benachbart sind, F.
  • Die Vielzahl von Bitleitungen BL, die durch die Speicherzellenregion verläuft, erstreckt sich bis zur peripheren Schaltungsregion. Die vier aktiven Regionen 3b, die in 1(b) dargestellt sind, entsprechen jeweils einer voneinander unterschiedlichen Bitleitung BL und deshalb sind in 1(b) vier Bitleitungen BL dargestellt. Jede Bitleitung BL erstreckt sich in der peripheren Schaltungsregion auch in die X-Richtung, und die Breiten und Abstände der Bitleitungen BL in der peripheren Schaltungsregion sind alle gleich der minimalen Verarbeitungsabmessung F, wie hierin oben erwähnt.
  • Die Struktur innerhalb der aktiven Regionen 3b wird nun unter Bezugnahme auf 2(c) genauer beschrieben. Störstellendiffundierungsschichten 50 sind an der Oberfläche des Halbleitersubstrats 2 bereitgestellt, die in der X-Richtung beiden Enden der aktiven Regionen 3b entsprechen. Ferner ist die Oberfläche des Halbleitersubstrats 2, das in der X-Richtung der Mitte der aktiven Regionen 3b entspricht, von einem leitfähigen Film 8 bedeckt, wobei ein Gate-Isolationsfilm 7 dazwischen gelagert ist. Dadurch wird ein planarer MOS-Transistor (peripherer Schaltungstransistor) in jeder aktiven Region 3b gebildet, wobei der leitfähige Film 8 als eine Gate-Elektrode dient, und die Störstellendiffundierungsschichten 50 an beiden Seiten davon als die Source und der Drain dienen.
  • Die Bitleitung BL ist auf der oberen Oberfläche des leitfähigen Films 8 angeordnet, und die Bitleitung BL und der leitfähige Film 8 berühren einander. Ein Bitmaskenfilm 22 wird auf der oberen Oberfläche der Bitleitung BL auf dieselbe Art gebildet wie in der Speicherzellenregion, und Seitenwand-Isolationsfilme 23 bedecken die Seitenoberflächen des Bitmaskenfilms 22, der Bitleitung BL und des Gate-Isolationsfilms 7.
  • Kontaktanschlüsse 51 für jede Störstellendiffundierungsschicht 50 sind ebenfalls in dem Zwischenschicht-Isolationsfilm 30, der hierin oben besprochen wurde, bereitgestellt. Die Kontaktanschlüsse 51 reichen vertikal durch den Zwischenschicht-Isolationsfilm 30, und die untere Oberfläche jedes Kontaktanschlusses 51 ist mit der entsprechenden Störstellendiffundierungsschicht 50 verbunden. Kontaktstellen 53 für jeden Kontaktanschluss 51 sind auf der oberen Oberfläche des Zwischenschicht-Isolationsfilms 30 gebildet. Die untere Oberfläche jeder Kontaktstelle 53 berührt die obere Oberfläche des entsprechenden Kontaktanschlusses 51, und die obere Oberfläche der entsprechenden Kontaktstelle 53 wird von einem Siliciumnitrid-Schutzfilm 54 bedeckt. Wie in 2(c) dargestellt ist der Zwischenschicht-Isolationsfilm 39 in der peripheren Schaltungsregion direkt auf der oberen Oberfläche des Stoppfilms 31 gebildet. Jedoch ist die Position der oberen Oberfläche des Zwischenschicht-Isolationsfilms 39 dieselbe wie in der Speicherzellenregion. Die Kontaktstellen 53 sind über Kontaktanschlüsse 55 verbunden, die durch die Zwischenschicht-Isolationsfilme 39 und 31 und den Siliciumnitridfilm 54 bis zu den Verdrahtungsleitungen 41 hindurchreichen, die auf der oberen Oberfläche des Zwischenschicht-Isolationsfilms 39 gebildet sind.
  • Der Betrieb der peripheren Schaltungstransistoren wird nun beschrieben. Falls die Bitleitung BL aktiviert ist, wird ein Kanal zwischen den entsprechenden zwei Störstellendiffundierungsregionen 50 gebildet. Der periphere Schaltungstransistor schaltet sich somit ein, und es wird Strom zwischen den zwei Verdrahtungsleitungen 41 geleitet, die jeder der zwei Störstellendiffundierungsschichten 50 entsprechen. Falls die Bitleitung BL inzwischen inaktiv wird, verschwindet der Kanal zwischen den entsprechenden zwei Störstellendiffundierungsregionen 50. Der periphere Schaltungstransistor schaltet sich aus, und die zwei Verdrahtungsleitungen 41, die jeder der zwei Störstellendiffundierungsschichten 50 entsprechen, werden elektrisch isoliert.
  • Wie hierin oben beschrieben wird jede Wortleitung WL gemäß der Halbleitervorrichtung 1 in dieser Ausführungsform in Bezug auf die Isolationsfilme zur Element-Isolation 10 in Selbstausrichtung gebildet, und eine Positionsdiskrepanz tritt zwischen den Wortleitungen WL und den Isolationsfilmen zur Element-Isolation 10 nicht auf und deshalb sind die Breiten jeder der Störstellendiffundierungsschichten 24 1 und 24 2 in der X-Richtung mit großer Genauigkeit gleich groß. Zufriedenstellende elektrische Eigenschaften können somit erzielt werden.
  • Ein Verfahren zur Herstellung der Halbleitervorrichtung 1 wird nun unter Bezugnahme auf 3 bis 28 genau beschrieben.
  • Zuerst werden, wie in 3(a) und (b) und in 4(a) bis (d) dargestellt, Isolationsfilme zur Element-Isolation 4 (erste Isolationsfilme zur Element-Isolation) in die Hauptoberfläche eines Halbleitersubstrats 2 eingebettet, das einen Einzel-Siliciumkristall vom p-Typ umfasst, um eine Vielzahl von aktiven Regionen 3c in einer Speicherzellenregion zu bilden und um eine Vielzahl von aktiven Regionen 3b in einer peripheren Schaltungsregion zu bilden. Es gilt anzumerken, dass die Vielzahl von aktiven Regionen 3c aus Regionen besteht (vorläufige aktive Regionen), die anschließend zu den aktiven Regionen 3a werden, die hierin oben besprochen wurden und sie sind auf wiederholte Weise in gleichmäßigen Abständen in der Y-Richtung angeordnet. Jede einzelne aktive Region 3c weist eine Form auf, in der die aktiven Regionen 3a (siehe 1(a)) benachbart zueinander in der X-Richtung miteinander verbunden sind, und die aktiven Regionen 3c erstrecken sich im Gesamten in die X-Richtung, während sie sich in die X'-Richtung und die X''-Richtung wenden.
  • Die Isolationsfilme zur Element-Isolation 4 sollten auf die folgende Weise eingebettet werden. Genauer gesagt wird zuerst ein Maskenfilm, der nicht in den Zeichnungen dargestellt ist, auf der Hauptoberfläche des Halbleitersubstrats 2 gebildet, und Gräben zur Element-Isolation werden durch Trockenätzen der Hauptoberfläche des Halbleitersubstrats 2 unter Verwendung des Maskenfilms als eine Maske gebildet. Ein Siliciumdioxidfilm wird dann durch CVD (chemische Dampfabscheidung) mit einer Dicke gebildet, die die Gräben vollständig füllt, wonach der Maskenfilm und der Siliciumdioxidfilm, die über der Hauptoberfläche des Halbleitersubstrats 2 gebildet sind, durch CMP (chemisches mechanisches Polieren) oder dergleichen entfernt werden, wodurch die Isolationsfilme zur Element-Isolation 4, die in der Hauptoberfläche des Halbleitersubstrats 2 eingebettet sind, vervollständigt werden. Es gilt anzumerken, dass die Isolationsfilme zur Element-Isolation 4 in dem hierin beschriebenen Beispiel unter Verwendung von Silicumdioxidfilmen gebildet werden, aber wie hierin oben besprochen, ist es auch möglich, die Isolationsfilme zur Element-Isolation 4 unter Verwendung von Siliciumnitridfilmen zu bilden.
  • Als nächstes werden, wie in 5(a) und (b) und 6(a) bis (d) dargestellt, ein Kontaktstellen-Oxidfilm 5, der ein Siliciumdioxidfilm mit einer Dicke von 5 nm ist, und ein Maskenfilm 6, der ein Siliciumnitridfilm mit einer Dicke von 10 nm ist, nacheinander über der gesamten Oberfläche abgeschieden. Ein Öffnungsabschnitt O1 an der unteren Oberfläche, von der die Vielzahl von aktiven Regionen 3b freiliegt, wird dann durch Fotolithografie und Trockenätzen unter Verwendung eines Maskenfilms, der nicht in den Zeichnungen dargestellt ist, als Maske, in dem Kontaktstellen-Oxidfilm 5 gebildet. Es gilt anzumerken, dass der hier verwendete Maskenfilm, nachdem der Öffnungsabschnitt O1 fertiggestellt wurde, entfernt wird.
  • Als nächstes wird, wie in 7(a) und (b) und in 8(a) bis (d) dargestellt, eine Wärmeoxidation verwendet, um Gate-Isolationsfilme 7 (zweite Gate-Isolationsfilme) auf den Hauptoberflächen des Halbleitersubstrats 2 zu bilden, die an der unteren Oberfläche des Öffnungsabschnitts O1 freiliegen, zu bilden. Die Gate-Isolationsfilme 7, die auf diese Weise gebildet wurden, sind Siliciumdioxidfilme. Ein leitfähiger Film 8 (dritter leitfähiger Film), der den Öffnungsabschnitt O1 füllt und der eine obere Oberfläche an einer Position aufweist, die höher ist als die obere Oberfläche des Maskenfilms 6, wird dann durch CVD gebildet. Genauer wird ein Siliciumfilm (leitfähiger Film) mit einer Störstelle mit einer Dicke von zumindest gleich einer Dicke, die den Öffnungsabschnitt O1 füllt, abgeschieden, wonach eine Fotolithografie und Trockenätzen verwendet werden, um den Siliciumfilm, der in Regionen gebildet wurde, die den Öffnungsabschnitt O1 wie in der Draufsicht ersichtlich ist, nicht verdecken, zu entfernen. Somit ist es möglich, einen Zustand zu erreichen, in dem der leitfähige Film 8 aus der oberen Oberfläche des Maskenfilms 6, wie in 8(c) und (d) dargestellt, hervorsteht.
  • Nachdem der leitfähige Film 8 gebildet wurde, wird ein Opferfilm 9, der ein Siliciumdioxidfilm mit einer Dicke von 250 nm ist, über der gesamten Oberfläche unter Verwendung von CVD abgeschieden. Gräben T1 und T4 (erster und vierter Graben) werden dann zuerst durch Fotolithografie und anisotropischem Trockenätzen in dem Opferilm 9 gebildet. Die Gräben T1 werden an Positionen gebildet, an denen die Isolationsfilme zur Element-Isolation 10 (siehe 1(a)) in der Speicherzellenregion zu bilden sind. Inzwischen werden die Gräben T4 an Positionen gebildet, an denen die Isolationsfilme zur Element-Isolation 10 (siehe 1(b)) in der peripheren Schaltungsregion zu bilden sind. Die Gräben T4 sind genauer entlang den äußeren Kanten des leitfähigen Films 8 gebildet. Somit wird erreicht, dass der Maskenfilm 6 und der Kontaktstellen-Oxidfilm 5 nicht in den Regionen innerhalb der Gräben T4 exisiteren.
  • Der Maskenfilm 6, der Kontaktstellen-Oxidfilm 5 und das Halbleitersubstrat 2 werden dann nacheinander durch anisotropisches Trockenätzen unter Verwendung des Opferfilms 9 als eine Maske geätzt. Somit werden die Gräben T1 und T4 fertiggestellt und erstrecken sich bis ins Innere des Halbleitersubstrats 2, wie in 9(a) und (b) und 10(a) bis (d) dargestellt. Es gilt anzumerken, dass da der Opferfilm 9 sowie der Kontaktstellen-Oxidfilm 9 beide Siliciumdioxidfilme sind, auch der Opferfilm 5 geätzt wird, wenn der Kontaktstellen-Oxidfilm 5 geätzt wird. Da die Dicke des Opferfilms 9, nämlich 250 nm, ausreichend größer ist als die des Kontaktstellen-Oxidfilms 5, nämlich 5 nm, verbleibt eine ausreichende Menge des Opferfilms 9, nachdem der Kontaktstellen-Oxidfilm 5 geätzt wurde.
  • Nachdem die Gräben T1 und T4 gebildet wurden, wird ein Siliciumnitridfilm mit einer Dicke, die die Gräben T1 und T4 füllt, durch Durchführen einer CVD abgeschieden, während der Opferfilm 9 jedoch erhalten bleibt, wie in 11(a) und (b) und 12(a) bis (d) dargestellt ist. Von dem Siliciumnitridfilm, der zu dieser Zeit abgeschieden wurde, bilden die Teile, die im Inneren der Gräben T1 und T4 gebildet werden, die Isolationsfilme zur Element-Isolation 10 (zweite Isolationsfilme zur Element-Isolation), die hierin oben besprochen wurden. Inzwischen werden in Bezug auf die Teile, die ebenfalls auf der oberen Oberfläche des Opferfilms 9 gebildet werden, Fotolithografie und Trockenätzen verwendet, um alle außer jenen Teilen zu entfernen, die in der Region, die von den Gräben T4 umgeben wird, gebildet wurden. Der Siliciumnitridfilm, der auf der oberen Oberfläche des Opferfilms 9 verbleibt ist somit ein Abdeckungsfilm 11, der die Region bedeckt, die von den Gräben T4 umgeben wird. Der Opferfilm 9 wird dann durch selektives Entfernen des Siliciumdioxidfilms unter Verwendung von Trockenätzen, wie in 11(a) und (b) und 12(a) bis (d) dargestellt, entfernt. Da der Teil des Opferfilms 9, der in der Region gebildet wurde, die von den Gräben T4 umgeben ist, zu diesem Zeitpunkt von dem Abdeckfilm 11 und den Isolationsfilmen zur Element-Isolation 10, die Siliciumnitridfilme sind, umgeben wurde, verbleibt der Teil des Opferfilms 9, ohne dass er entfernt wird. Die Isolationsfilme zur Element-Isolation 10 bilden, nachdem der Opferfilm 9 entfernt wurde, wandförmige Filme, die aus der Oberfläche des Maskenfilms 6 hervorstehen.
  • Als nächstes werden, wie in 13(a) und (b) und 14(a) bis (d) dargestellt, Seitenwand-Isolationsfilme 12 (erste Seitenwand-Isolationsfilme) gebildet, die die Teile der Isolationsfilme zur Element-Isolation 10 bedecken, die aus der Oberfläche des Maskenfilms 6 hervorstehen. Es wird bevorzugt, dass eine CVD-Abscheidung und ein Rückätzen als spezielle Verfahren zum Bilden der Seitenwand-Isolationsfilme 12 verwendet werden. Ein Siliciumnitridfilm wird als das Material für die Seitenwand-Isolationsfilme 12 verwendet, und die Abscheidungsmenge wird so eingestellt, dass die Filmdicke in der lateralen Richtung nach dem Rückätzen F ist (siehe 1(a)). Die ebene Form der Seitenwand-Isolationsfilme 12, die so gebildet wurden, ist ein Viereck, das die Isolationsfilme zur Element-Isolation 10, wie in 13(a) und (b) dargestellt, umgibt.
  • Als nächstes werden, wie in 15(a) und (b) und 16(a) bis (d) dargestellt, Seitenwand-Isolationsfilme 13 (zweite Seitenwand-Isolationsfilme) gebildet, die die Seitenoberflächen der Seitenwand-Isolationsfilme 12 bedecken. Es wird bevorzugt, eine CVD-Abscheidung und Rückätzen als spezielle Verfahren zum Bilden der Seitenwand-Isolationsfilme 13 auf dieselbe Art zu verwenden, wie für die Seitenwand-Isolationsfilme 12. Ferner wird die Abscheidungsmenge der Seitenwand-Isolationsfilme 13 auf dieselbe Weise wie für die Seitenwand-Isolationsfilme 12, so eingestellt, dass die Filmdicke in der lateralen Richtung nach dem Rückätzen F ist (siehe 1(a)). Inzwischen werden, anders als bei den Seitenwand-Isolationsfilmen 12, Siliciumdioxidfilme als Material für die Seitenwand-Isolationsfilme 13 verwendet. Die ebene Form der Seitenwand-Isolationsfilme 13, die so gebildet wurden, ist ein Viereck, das die Seitenwand-Isolationsfilme 12, wie in 15(a) und (b) dargestellt, umgibt. Durch ein solches Bilden der Seitenwand-Isolationsfilme 13 werden Gräben T2 (zweite Gräben), die sich in der Y-Richtung erstrecken, zwischen den aktiven Regionen 3a, benachbart zueinander in der X-Richtung, gebildet.
  • Als nächstes werden die Maskenfilme 6, die an den unteren Oberflächen der Gräben T2 freiliegen und die Kontaktstellen-Oxidfilme 5 unter den Maskenfilmen 6 durch Bedecken der Teile, die nicht die Gräben T2 sind, unter Verwendung eines Fotolacks und dann durch Durchführen von Nassätzen entfernt. Die Hauptoberfläche des Halbleitersubstrats 2 wird somit an den unteren Oberflächen der Gräben T2 freigelegt. Störstellendiffundierungsschichten 14 vom N-Typ (erste Störstellendiffundierungsschichten) werden dann in den freigelegten Teilen der Hauptoberfläche des Halbleitersubstrats 2 (den Teilen, die sich unterhalb der Gräben T2 befinden) gebildet, wie in 17(a) und (b) und 18(a) bis (d) dargestellt. Die Störstellendiffundierungsschichten 14 sollten durch Implantieren von Störstellenionen gebildet werden. Bitleitungskontaktanschlüsse 15 (zweite leitfähige Filme) werden dann unter Verwendung von CVD in untere Teile der Gräben T2 eingebettet, um einen Siliciumfilm (leitfähiger Film) mit einer Störstelle abzuscheiden und dann wird ein Rückätzen durchgeführt. Ferner werden Kappenisolationsfilme 16 durch Verwenden von CVD zum Abscheiden eines Siliciumnitridfilms auf den oberen Oberflächen der Bitleitungskontaktanschlüsse 15 gebildet und dann wird ein Rückätzen durchgeführt. Die Kappenisolationsfilme 16, die so gebildet wurden, sind Isolationsfilme, die die Gräben T2 füllen.
  • Ein Fotolack wird dann verwendet, um nur die Regionen in der Speicherzellenregion zu bedecken, die die Isolationsfilme zur Element-Isolation 10 überlagern, wie in Y-Richtung betrachtet, und der Siliciumdioxidfilm in anderen Regionen wird selektiv durch Trockenätzen entfernt. Beide Endabschnitte werden in der Y-Richtung der Seitenwand-Isolationsfilme 13 somit zuerst in der Speicherzellenregion entfernt, wie in 19(a) und (b) und 20(a) bis (d) dargestellt ist. Somit werden die Seitenwand-Isolationsfilme 13, die auf einer Seite in der X-Richtung der Seitenwand-Isolationsfilme 12 gebildet werden, und die Seitenwand-Isolationsfilme 13, die auf der anderen Seite davon in der X-Richtung gebildet werden, voneinander isoliert. Ferner werden alle der Seitenwand-Isolationsfilme 13 in der peripheren Schaltungsregion entfernt. Der Maskenfilm 6 wird in den Regionen freigelegt, in denen die Seitenwand-Isolationsfilme 13 entfernt wurden.
  • Die Hohlräume, die durch das Entfernen der Seitenwand-Isolationsfilme 13 erzeugt wurden, werden dann durch Einbettungsfilme 17, die Siliciumnitridfilme sind, wie in 21(a) und (b) und 22(a) bis (d) dargestellt, gefüllt. Noch genauer wird ein Siliciumnitridfilm durch CVD abgeschieden, wonach der Siliciumnitridfilm selektiv unter Verwendung von Trockenätzen geätzt wird, bis die oberen Oberflächen der Seitenwand-Isolationsfilme 13 freiliegen. Dies schließt die Herstellung der Einbettungsfilme 17 ab.
  • Die Seitenwand-Isolationsfilme 13 werden dann durch selektives Ätzen der Siliciumdixoidfilme entfernt, und danach werden die Maskenfilme 6, die Kontaktstellen-Oxidfilme 5 und das Halbleitersubstrat 2 unter den Seitenwand-Isolationsfilmen 13 aufeinanderfolgend geätzt, um Gräben T3 an den Positionen zu bilden, an denen sich zuvor die Seitenwand-Isolationsfilme 13 befunden haben, wie in 23(a) und (b) und 24(a) bis (d) dargestellt. Es gilt anzumerken, dass die Maskenfilme 6 vorzugsweise unter Bedingungen geätzt werden, wobei Siliciumnitridfilme selektiv entfernt werden, aber in diesem Fall werden auch die oberen Oberflächen der Isolationsfilme zur Element-Isolation 10, die Seitenwand-Isolationsfilme 12, die Kappenisolationsfilme 16 und die Einbettungsfilme 17 geätzt. Darauffolgende Schritte erfordern, dass diese Filme bestehen bleiben und deshalb muss die Dicke der Isolationsfilme zur Element-Isolation 10, der Seitenwand-Isolationsfilme 12, der Kappenisolationsfilme 16 und der Einbettungsfilme 17 im Vorhinein so eingestellt werden, dass die Filme bestehen bleiben, nachdem die Maskenfilme 6 in diesem Schritt entfernt wurden.
  • Nachdem die Gräben T3 gebildet wurden, werden Wortleitungen WL danach im Inneren der Gräben T3, wie in 25(a) und (b) und 26(a) bis (d) dargestellt, gebildet. Noch genauer werden Gate-Isolationsfilme 18 (erste Gate-Isolationsfilme), die die inneren Oberflächen der Gräben T3 bedecken, zuerst durch Wärmeoxidation gebildet. Zwischengelagerte Schichten 19a, die Titannitridfilme sind, die die Gate-Isolationsfilme 18 bedecken, und Wolfram-Filme 19b werden dann nacheinander durch CVD abgeschieden und die zwischengelagerten Schichten 19a und die Wolfram-Folme 19b werden dann durch Trockenätzen so geätzt, dass ihre oberen Oberflächen sich im Inneren der Gräben T3 auf derselben Höhe befinden. Somit werden leitfähige Filme 19 (erste leitfähige Filme), die laminierte Filme sind, die die zwischengelagerten Schichten 19a und die Wolfram-Filme 19b umfassen, in den unteren Teilen der Gräben T3 gebildet. Die leitfähigen Filme 19, die so gebildet wurden, sind die Wortleitungen WL (erste Verdrahtungsleitungen), die sich in die Y-Richtung erstrecken. Es gilt anzumerken, dass in anderen Zeichnungen, (2(a) und (b), z. B.) die Wortleitungen WL als einzelne Filme dargestellt sind, dies ist jedoch nur aufgrund der verbesserten Klarheit der Fall, und die tatsächlichen Wortleitungen WL sind laminierte Filme, die die zwischengelagerten Schichten 19a und die Wolfram-Filme 19b, wie in 26(a) und (b) dargestellt, umfassen. Nachdem die Bildung der Wortleitungen WL abgeschlossen wurde, wird ein Siliciumnitridfilm durch CVD abgeschieden, wodurch das Innere der Gräben T3 mit eingebetteten Isolationsfilmen 20 gefüllt wird, und die oberen Oberflächen der leitfähigen Filme 8 und die Bitleitungs-Kontaktanschlüsse 15 werden dann durch Durchführen eines Polierens unter Verwendung von CMP freigelegt.
  • Als nächstes wird ein leitfähiger Film 21, wie in 27(a) und (b) und 28(a) bis (d) dargestellt, der ein Wolfram-Film ist, durch Sputtern über die gesamte Oberfläche abgeschieden, und ein Bitmaskenfilm 22, der ein Siliciumnitridfilm ist, wird durch Plasma-CVD abgeschieden. Diese Filme werden dann durch Fotolithografie und Trockenätzen in die Formen der Bitleitungen BL strukturiert. Die leitfähigen Filme 21, die so strukturiert wurden, sind die Bitleitungen BL, und in der Speicherzellenregion berühren die Bitleitungen BL an ihren unteren Oberflächen die Bitleitungs-Kontaktanschlüsse 15 und in der peripheren Schaltungsregion berühren sie an ihren unteren Oberflächen die leitfähigen Filme 8. Es gilt anzumerken, dass die Bitleitungen BL laminierte Filme umfassen können, die durch Laminieren einer Vielzahl von verschiedenen Arten an laminierten Filmen auf dieselbe Weise wie die Wortleitungen WL gebildet werden. Ferner kann auch eine Konfiguration angenommen werden, in der Teile der Bitleitungen BL z. B. gekrümmt sind, obwohl hier die Bitleitungen BL die Form von geraden Leitungen aufweisen.
  • Wenn die leitfähigen Filme 21 hier strukturiert werden, werden auch die leitfähigen Filme 8 und die Bitleitungs-Kontaktanschlüsse 15 strukturiert. Infolgedessen werden Teile der leitfähigen Filme 8 und der Bitleitungs-Kontaktanschlüsse 15, die nicht die Teile sind, die unter den Bitleitungen BL gebildet wurden, entfernt, um die Isolationsfilme zur Element-Isolation 4 und die Hauptoberfläche des Halbleitersubstrats 2 freizulegen, wie aus einem Vergleich von 25(a) und (b) mit 27(a) und (b) ersichtlich wird. Somit sind die Bitleitungs-Kontaktanschlüsse 15 in der Speicherzellenregion geteilt, um einen Bitleitungs-Kontaktanschluss 15 für jede Bitleitung BL zu bilden. Inzwischen wird der leitfähige Film 8 in der peripheren Schaltungsregion geteilt, um einen leitfähigen Film 8 für jede Bitleitung BL zu bilden, und die Hauptoberfläche des Halbleitersubstrats 2 ist an beiden Endabschnitten in der X-Richtung freigelegt.
  • Seitenwand-Isolationsfilme 23 werden dann auf den Seitenoberflächen der Bitleitungen BL und dergleichen, wie in 2(a) und (c) dargestellt, durch Abscheiden eines Siliciumnitridfilms und dann Durchführen eines Rückätzens gebildet. Ferner werden Störstellendiffundierungsschichten 24 1 und 24 2 in der Speicherzellenregion durch Entfernen der Kontaktstellen-Oxidfilme 5, der Maskenfilme 6 und der Seitenwand-Isolationsfilme 12, die beide Endabschnitte der aktiven Regionen 3a bedecken und Implantieren von Ionen in die freiliegenden Hauptoberflächen des Halbleitersubstrats 2 gebildet. Inzwischen werden auch Störstellendiffundierungsschichten 50 durch Implantieren von Ionen in die freiliegenden Hauptoberflächen des Halbleitersubstrats 2 an beiden Endabschnitten der aktiven Regionen 3b in der peripheren Schaltungsregion gebildet. Komponenten in oberen Schichten, wie die Zellenkondensatoren C, die hierin oben besprochen wurden, werden dann hergestellt, um die Halbleitervorrichtung 1 abzuschließen.
  • Wie hierin oben beschrieben, können die Isolationsfilme zur Element-Isolation 10 gemäß dem Verfahren zur Herstellung der Halbleitervorrichtung 1 in dieser Ausführungsform, die mit den Wortleitungen WL selbstausgerichtet sind, unter Verwendung von Isolationsfilmen (Siliciumnitridfilmen) gebildet werden. Deshalb ist es nicht notwendig, die Element-Isolationsregionen mit einer Spannung zu beaufschlagen, und die Schaltung kann deshalb verglichen mit dem Stand der Technik, in dem die Element-Isolationsregionen, die mit den Wortleitungen WL selbstausgerichtet sind, unter Verwendung von leitfähigen Filmen gebildet werden, vereinfacht werden.
  • Ferner werden, während die Isolationsfilme zur Element-Isolation 10, die Kappenisolationsfilme 16, die Seitenwand-Isolationsfilme 12 und die Einbettungsfilme 17 einerseits unter Verwendung von Siliciumnitridfilmen (einem ersten Material) gebildet werden, die Seitenwand-Isolationsfilme 12 andererseits unter Verwendung von Siliciumdioxidfilmen (einem zweiten Material, das sich von dem ersten Material unterscheidet), gebildet, und deshalb ist es möglich, die Gräben T3 zum Einbetten der Wortleitungen WL z. B. nur durch selektives Entfernen der Seitenwand-Isolationsfilme 12, wie in 24(a) und (c) dargestellt, zu bilden. Ferner wird der Maskenfilm 6, der einen Siliciumnitridfilm umfasst, als eine Basisschicht für den Opferfilm 9 gebildet, und deshalb ist es möglich, dass die wandförmigen Isolationsfilme zur Element-Isolation 10 auf geeignete Weise gebildet werden, wie z. B. in 12(a) dargestellt ist.
  • Ferner sind die Dicken der Isolationsfilme zur Element-Isolation 10, der Seitenwand-Isolationsfilme 12, der Kappenisolationsfilme 16 und der Einbettungsfilme 17 so eingestellt, dass die Filme nachdem das Ätzen abgeschlossen wurde, bestehen bleiben, obwohl der Maskenfilm 6, der ein Siliciumnitridfilm ist, geätzt werden muss, wenn die Gräben T3 gebildet werden, und deshalb kann ein anschließendes Ätzen des Halbleitersubstrats 2 unter Verwendung dieser Filme als eine Maske durchgeführt werden.
  • Ferner kann die periphere Schaltungsregion gemäß des Verfahrens zur Herstellung der Halbleitervorrichtung 1 in dieser Ausführungsform zur selben Zeit wie die Speicherzellenregion gebildet werden und deshalb können die Herstellungskosten reduziert werden.
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung wurden hierin oben beschrieben, allerdings können verschiedene Modifikationen an der vorliegenden Erfindung durchgeführt werden, ohne dabei vom Prinzip der vorliegenden Erfindung ohne Einschränkung der oben erwähnten Ausführungsformen abzuweichen und es versteht sich, dass diese auch innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
  • Beispielsweise werden die Isolationsfilme zur Element-Isolation 10, die Seitenwand-Isolationsfilme 12, die Kappenisolationsfilme 16 und die Einbettungsfilme 17 in der hierin oben beschriebenen Ausführungsform aus Siliciumnitridfilmen gebildet und die Seitenwand-Isolationsfilme 12 werden aus Siliciumdioxidfilmen gebildet, aber diese Filme können auch aus anderen Materialien gebildet werden, vorausgesetzt, dass es möglich ist, nur die Seitenwand-Isolationsfilme 12 selektiv zu entfernen, wenn die Gräben T3 gebildet werden, wie z. B. in 12(a) dargestellt ist.
  • Ferner sind die Abstände zwischen den Isolationsfilmen zur Element-Isolation 10 und der dazu benachbarten Wortleitungen, die Breiten der Wortleitungen WL in der X-Richtung und die Abstände zwischen den Wortleitungen WL in jeder aktiven Region 3a, wie in 1(a) dargestellt, in der hierin oben beschriebenen Ausführungsform gleich der minimalen Verabeitungsabmessung F, aber die Längen jedes Bauteils können andere Werte sein als die minimale Verarbeitungsabmessung F, vorausgesetzt, dass die Abstände zwischen den Isolationsfilmen zur Element-Isolation 10 und den dazu benachbarten Wortleitungen WL einen festen Wert aufweisen. Ferner müssen die Abstände zwischen den Isolationsfilmen zur Element-Isolation 10 und den dazu benachbarten Wortleitungen WL, die Breiten der Wortleitungen WL und die Abstände zwischen den Wortleitungen WL nicht dieselben sein. Diese Längen können durch Steuern der Abstände zwischen den Gräben T1 (siehe 9(a)) zum Einbetten der Isolationsfilme zur Element-Isolation 10 in der X-Richtung gesteuert werden, und die Dicken der Seitenwand-Isolationsfilme 12 und 13 (siehe 15(a)) können kleiner gemacht werden, als die minimale Verarbeitungsabmessung F.
  • Bezugszeichenliste
    • 1
    Halbleitervorrichtung
    3a
    aktive Region (erste aktive Region)
    3b
    aktive Region (zweite aktive Region)
    3c
    aktive Region (vorläufige aktive Region)
    4
    Isolationsfilm zur Element-Isolation (erster Isolationsfilm zur Element-Isolation)
    5
    Kontaktstellen-Oxidfilm
    6
    Maskenfilm
    7
    Gate-Isolationsfilm (zweiter Gate-Isolationsfilm)
    8
    leitfähiger Film (dritter leitfähiger Film)
    9
    Opferfilm (Opferfilm)
    10, 101, 102
    Isolationsfilm zur Element-Isolation (zweiter Isolationsfilm zur Element-Isolation)
    11
    Abdeckfilm
    12
    zweiter Seitenwand-Isolationsfilm (erster Seitenwand-Isolationsfilm)
    13
    Seitenwand-Isolationsfilm (zweiter Seitenwand-Isolationsfilm)
    14
    Störstellendiffundierungsschicht (erste Störstellendiffundierungsschicht)
    15
    Bitleitungs-Kontaktanschluss (zweiter leitfähiger Film)
    16
    Kappenisolationsfilm
    17
    Einbettungsfilm
    18
    Gate-Isolationsfilm (erster Gate-Isolationsfilm)
    19
    leitfähiger Film (erster leitfähiger Film)
    19a
    zwischengelagerte Schicht
    19b
    Wolfram-Film
    20, 201, 202
    eingebetteter Isolationsfilm
    21
    leitfähiger Film
    22
    Bitmaskenfilm
    23
    Seitenwand-Isolationsfilm
    241
    Störstellendiffundierungsschicht (zweite Störstellendiffundierungsschicht)
    242
    Störstellendiffundierungsschicht (dritte Störstellendiffundierungsschicht)
    25
    Kondensator-Kontaktanschluss
    30, 39
    Zwischenschicht-Isolationsfilm
    31
    Stopp-Film
    33
    untere Elektrode
    34
    kapazitiver Isolationsfilm
    35
    obere Elektrode
    36
    Stützfilm
    37
    eingebetteter Leiterfilm
    38
    Plattenelektrode
    40, 51, 55
    Kontaktanschluss
    41
    Verdrahtungsleitung
    50
    Störstellendiffundierungsschicht
    53
    Kontaktstelle
    54
    Siliciumnitridfilm
    C
    Zellenkondensator
    BL
    Bitleitung (zweite Verdrahtungsleitung)
    O1
    Öffnungsabschnitt
    T1
    Graben (erster Graben)
    T2
    Graben (zweiter Graben)
    T3
    Graben (dritter Graben)
    T31
    Graben (erster Wortgraben)
    T32
    Graben (zweiter Wortgraben)
    T4
    Graben (vierter Graben)
    WL
    Wortleitung (erste Verdrahtungsleitung)
    WL1
    Wortleitung (erste Wortleitung)
    WL2
    Wortleitung (zweite Wortleitung)

Claims (14)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, dadurch gekennzeichnet, dass es Folgendes umfasst: einen Schritt des Einbettens eines ersten Isolationsfilms zur Element-Isolation in einer Hauptoberfläche eines Halbleitersubstrats, um eine Vielzahl von vorläufigen aktiven Regionen zu bilden, die sich in eine erste Richtung erstrecken und auf wiederholte Weise in eine zweite Richtung angeordnet sind, die die erste Richtung schneidet; einen Schritt des Bildens eines Opferfilms, der die Hauptoberfläche bedeckt, einen Schritt des Ätzens des ersten Isolationsfilms zur Element-Isolation, wobei der Opferfilm und das Halbleitersubstrat eine Vielzahl von ersten Gräben bilden, die eine Vielzahl von ersten aktiven Regionen begrenzen, die durch Teilen jeder aus der Vielzahl von vorläufigen aktiven Regionen in der ersten Richtung erhalten werden; einen Schritt des Einbettens von zweiten Isolationsfilmen zur Element-Isolation in die Vielzahl von ersten Gräben; einen Schritt des Entfernens des Opferfilms, nachdem die zweiten Isolationsfilme zur Element-Isolation in die Vielzahl von ersten Gräben eingebettet wurden; einen Schritt des Bildens von ersten Seitenwand-Isolationsfilmen, die Seitenoberflächen von Teilen der zweiten Isolationsfilme zur Element-Isolation bedecken, wobei die Teile aus einer vorderen Oberfläche der Hauptoberfläche herausragen, nachdem der Opferfilm entfernt wurde; einen Schritt des Bildens von zweiten Seitenwand-Isolationsfilmen, die Seitenoberflächen der ersten Seitenwand-Isolationsfilme bedecken; einen Schritt des Einbettens von Kappen-Isolationsfilmen in eine Vielzahl von zweiten Gräben, die aus der Bildung der zweiten Seitenwand-Isolationsfilme entstehen; einen Schritt des Bildens einer Vielzahl von dritten Gräben durch Entfernen der zweiten Seitenwand-Isolationsfilme während die zweiten Isolationsfilme zur Element-Isolation, die Kappen-Isolationsfilme und die ersten Seitenwand-Isolationsfilme bestehen bleiben und des Ätzens des Halbleitersubstrats unter Verwendung der zweiten Isolationsfilme zur Element-Isolation, der Kappen-Isolationsfilme und der ersten Seitenwand-Isolationsfilme als eine Maske; und einen Schritt des Bildens von ersten Verdrahtungsleitungen durch Bilden von ersten Gate-Isolationsfilmen, die innere Oberflächen jedes aus der Vielzahl von dritten Gräben bedecken und des Einbettens eines ersten leitfähigen Films in einen unteren Teil jedes aus der Vielzahl von dritten Gräben.
  2. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die zweiten Isolationsfilme zur Element-Isolation, die Kappen-Isolationsfilme und die ersten Seitenwand-Isolationsfilme aus einem ersten Material gebildet werden; und dass die zweiten Seitenwand-Isolationsfilme aus einem zweiten Material gebildet werden, das anders ist als das erste Material.
  3. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass es ferner einen Schritt des Bildens eines Maskenfilms umfasst, nachdem die Vielzahl von vorläufigen aktiven Regionen gebildet wurde und bevor der Opferfilm gebildet wurde und dadurch, dass der Opferfilm aus dem zweiten Material gebildet wird und der Maskenfilm aus dem ersten Material gebildet wird.
  4. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass der Maskenfilm, der durch Entfernen der zweiten Seitenwand-Isolationsfilme freigelegt wurde, während der Bildung der Vielzahl von dritten Gräben ebenfalls geätzt wird und die Dicke der zweiten Isolationsfilme zur Element-Isolation, der Kappen-Isolationsfilme und der ersten Seitenwand-Isolationsfilme in die vertikale Richtung so eingestellt ist, dass die zweiten Isolationsfilme zur Element-Isolation, die Kappen-Isolationsfilme und die ersten Seitenwand-Isolationsfilme erhalten bleiben, nachdem das Ätzen des Maskenfilms während der Bildung der Vielzahl von dritten Gräben abgeschlossen wurde.
  5. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass es ferner Folgendes umfasst: einen Schritt des Bildens von ersten Störstellendiffundierungsschichten in Teilen der Hauptoberfläche, die sich unter jedem aus der Vielzahl von zweiten Gräben befindet; und einen Schritt des Einbettens von zweiten leitfähigen Filmen in untere Teile jedes aus der Vielzahl von zweiten Gräben; und dadurch, dass die Kappen-Isolationsfilme auf den oberen Oberflächen der zweiten leitfähigen Filme gebildet werden.
  6. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass es ferner Folgendes umfasst: einen Schritt des Bildens von eingebetteten Isolationsfilmen, die obere Teile jedes aus der Vielzahl von dritten Gräben füllen, nachdem die ersten Verdrahtungsleitungen gebildet wurden; einen Schritt des Freilegens der oberen Oberflächen der zweiten leitfähigen Filme durch Ätzen der zweiten Isolationsfilme zur Element-Isolation, der Kappen-Isolationsfilme, der eingebetteten Isolationsfilme und der ersten Seitenwand-Isolationsfilme; und einen Schritt des Bildens von zweiten Verdrahtungsleitungen, die auf eine solche Art angeordnet sind, dass sie die oberen Oberflächen der zweiten leitfähigen Filme berühren.
  7. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass es ferner einen Schritt des Entfernens von Teilen, die beiden Enden entsprechen, in der zweiten Richtung der zweiten Seitwand-Isolationsfilme und des Bildens von Einbettungsfilmen, die die Hohlräume, die durch das Entfernen geschaffen wurden, füllen, umfasst und dadurch, dass in dem Schritt des Bildens der Vielzahl von dritten Gräben, während die zweiten Isolationsfilme zur Element-Isolation, die Kappen-Isolationsfilme, die Einbettungsfilme und die ersten Seitenwand-Isolationsfilme erhalten bleiben, die zweiten Seitenwand-Isolationsfilme entfernt werden, und das Halbleitersubstrat unter Verwendung der zweiten Isolationsfilme zur Element-Isolation, der Kappen-Isolationsfilme, der Einbettungsfilme und der ersten Seitenwand-Isolationsfilme als eine Maske geätzt wird.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass es Folgendes umfasst: einen Schritt des Bildens eines Maskenfilms, nachdem die Vielzahl von vorläufigen aktiven Regionen gebildet wurde und bevor der Opferfilm gebildet wurde; einen Schritt des Bereitstellens von Öffnungsabschnitten in dem Maskenfilm, wobei die Hauptoberfläche an der unteren Oberfläche jedes der Öffnungsabschnitte freiliegt; und einen Schritt des Bildens von zweiten Gate-Isolationsfilmen, die die Hauptoberflächen, die an den unteren Oberflächen der Öffnungsabschnitte freiliegen, bedecken und ferner des Bildens von dritten leitfähigen Filmen, die die Öffnungsabschnitte füllen und die eine obere Oberfläche an einer Position aufweisen, die höher ist als die obere Oberfläche des Maskenfilms; und dadurch, dass in dem Schritt des Bildens der Vielzahl von vorläufigen aktiven Regionen, auch eine Vielzahl von zweiten aktiven Regionen in der Hauptoberfläche gebildet wird, die Öffnungsabschnitte in Positionen bereitgestellt sind, die die Vielzahl der zweiten aktiven Regionen freilegen und der Opferfilm gebildet wird, nachdem die dritten leitfähigen Filme gebildet wurden.
  9. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass es ferner Folgendes umfasst: einen Schritt des Ätzens der ersten Isolationsfilme zur Element-Isolation und des Halbleitersubstrats, um vierte Gräben zu bilden, die die Peripherien der Vielzahl von zweiten aktiven Regionen umgeben; und einen Schritt des Einbettens der zweiten Isolations-Filme zur Element-Isolation in die vierten Gräben und des Bildens eines Abdeckfilms auf den oberen Oberflächen des zweiten und des zweiten Isolationsfilms zur Element-Isolation, der Regionen bedeckt, die von den vierten Gräben umgeben sind.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass es ferner Folgendes umfasst: einen Schritt des Freilegens der oberen Oberflächen der dritten leitfähigen Filme durch Ätzen der zweiten Isolationsfilme zur Element-Isolation und der ersten Seitenwand-Isolationsfilme; und einen Schritt des Bildens von zweiten Verdrahtungsleitungen, die so angeordnet sind, dass sie die oberen Oberflächen der dritten leitfähigen Filme berühren.
  11. Halbleitervorrichtung, dadurch gekennzeichnet, dass sie Folgendes umfasst: ein Halbleitersubstrat; eine Vielzahl von ersten Isolationsfilmen zur Element-Isolation, wobei jeder davon in einer Hauptoberfläche des Halbleitersubstrats eingebettet ist und sich in eine erste Richtung erstreckt; eine Vielzahl von zweiten Isolationsfilmen zur Element-Isolation, wobei jeder davon in der Hauptoberfläche des Halbleitersubstrats eingebettet ist und sich in eine zweite Richtung erstreckt, die die erste Richtung schneidet und die, in Verbindung mit der Vielzahl von ersten Isolationsfilmen zur Element-Isolation, eine Vielzahl von ersten aktiven Regionen begrenzen, die in einer Matrixanordnung angeordnet sind; erste und zweite Wortgräben, die so bereitgestellt sind, dass sie sich in die zweite Richtung in der Hauptoberfläche des Halbleitersubstrats erstrecken und die zwischen zweien aus der Vielzahl von zweiten Isolationsfilmen zur Element-Isolation angeordnet sind, die zueinander in der ersten Richtung benachbart sind; erste und zweite Wortleitungen, die jeweils in unteren Teilen der ersten und zweiten Wortgräben eingebettet sind, wobei die Gate-Isolationsfilme dazwischen angeordnet sind; erste Störstellendiffundierungsschichten, die zwischen den ersten Wortleitungen und den zweiten Wortleitungen bereitgestellt sind; zweite Störstellendiffundierungsschichten, die zwischen den ersten Wortleitungen und einem der zwei zweiten Isolationsfilme zur Element-Isolation bereitgestellt sind; und dritte Störstellendiffundierungsschichten, die zwischen den zweiten Wortleitungen und dem anderen der zwei zweiten Isolationsfilme zur Element-Isolation bereitgestellt sind; und dadurch, dass die ersten und zweiten Wortgräben in Bezug auf die Vielzahl der zweiten Isolationsfilme zur Element-Isolation in Selbstausrichtung gebildet sind.
  12. Halbleitervorrichtung nach Anspruch 11, die dadurch gekennzeichnet ist, dass: jeder der Vielzahl von ersten Isolationsfilmen zur Element-Isolation aus einem Siliciumdioxidfilm gebildet ist; und jeder der Vielzahl von zweiten Isolationsfilmen zur Element-Isolation aus einem Silicumnitridfilm gebildet ist.
  13. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass sie ferner Folgendes umfasst: Bitleitungskontaktanschlüsse, die an ihren unteren Oberflächen die ersten Störstellendiffundierungsschichten berühren; und Bitleitungen, die an ihren unteren Oberflächen die Bitleitungskontaktanschlüsse berühren.
  14. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass sie ferner Folgendes umfasst: erste und zweite Kondensator-Kontaktanschlüsse, die jeweils an ihren unteren Oberflächen die zweiten und dritten Störstellendiffundierungsschichten berühren; und erste und zweite Kondensatoren, die jeweils an ihren unteren Oberflächen die ersten und zweiten Kondensator-Kontaktanschlüsse berühren.
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