DE102019103777A1 - Verfahren zum Herstellen von Speicherzellen, die durch eine hohlraumfreie dielektrische Struktur getrennt sind - Google Patents

Verfahren zum Herstellen von Speicherzellen, die durch eine hohlraumfreie dielektrische Struktur getrennt sind Download PDF

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Abstract

Verschiedene Ausführungsformen der vorliegenden Anmeldung sind auf einen integrierten Chip mit Speicherzellen gerichtet, die durch eine hohlraumfreie dielektrische Struktur getrennt sind. Bei einigen Ausführungsformen wird ein Paar Speicherzellenstrukturen auf einer dielektrischen Durchkontaktierungsschicht hergestellt, wobei die Speicherzellenstrukturen durch einen Zwischenzellenbereich getrennt sind. Eine Zwischenzellen-Füllschicht wird so hergestellt, dass sie die Speicherzellenstrukturen und die dielektrische Durchkontaktierungsschicht bedeckt und außerdem den Zwischenzellenbereich füllt. Die Zwischenzellen-Füllschicht wird ausgespart, bis sich eine Oberseite der Zwischenzellen-Füllschicht unter einer Oberseite des Paars Speicherzellenstrukturen befindet und der Zwischenzellenbereich teilweise geleert ist. Eine dielektrische Verbindungsschicht wird so hergestellt, dass sie die Speicherzellenstrukturen und die Zwischenzellen-Füllschicht bedeckt und außerdem einen geleerten Teil des Zwischenzellenbereichs füllt.

Description

  • Verweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 23. Oktober 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/749.328, die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Zahlreiche moderne elektronische Geräte enthalten einen nichtflüchtigen Speicher. Ein nichtflüchtiger Speicher ist ein elektronischer Speicher, der Daten speichern kann, wenn kein Strom zugeführt wird. Ein aussichtsreicher Kandidat für einen nichtflüchtigen Speicher der nächsten Generation ist ein resistiver Direktzugriffsspeicher (RRAM). Ein RRAM hat eine relativ einfache Struktur, nimmt nur eine kleine Zellenfläche ein, hat eine niedrige Schaltspannung und kurze Schaltzeiten und ist mit CMOS-Logik-Herstellungsprozessen (CMOS: komplementärer Metall-Oxid-Halbleiter) kompatibel.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen Schnittansichten einiger Ausführungsformen eines integrierten Chips mit Speicherzellenstrukturen, die durch eine hohlraumfreie dielektrische Struktur getrennt sind.
    • 2 zeigt eine Schnittansicht einige detaillierterer Ausführungsformen des integrierten Chips von 1A.
    • Die 3A bis 3E zeigen Schnittansichten einiger alternativer Ausführungsformen des integrierten Chips von 2.
    • Die 4A und 4B zeigen Schnittansichten einiger Ausführungsformen eines integrierten Chips, in dem 1T1R-Zellenstrukturen (1T1R: 1 Transistor, 1 Widerstand) die Speicherzellenstrukturen der 1A und 1B umfassen.
    • 5 zeigt eine Draufsicht einiger Ausführungsformen eines integrierten Chips mit einer Matrix von Speicherzellenstrukturen, die durch eine hohlraumfreie dielektrische Struktur getrennt sind.
    • Die 6A und 6B zeigen Schnittansichten einiger Ausführungsformen des integrierten Chips von 5.
    • Die 7 bis 17 zeigen eine Reihe von Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit Speicherzellenstrukturen, die durch eine hohlraumfreie dielektrische Struktur getrennt sind.
    • 18 zeigt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens der 7 bis 17.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der vorliegenden Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Ein Verfahren zum Herstellen einer RRAM-Matrix (RRAM: resistiver Direktzugriffsspeicher) kann zum Beispiel die folgenden Schritte aufweisen: Herstellen einer Mehrzahl von RRAM-Zellenstrukturen in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten; Abscheiden einer dielektrischen Verbindungsschicht so, dass sie die RRAM-Zellenstrukturen bedeckt; und Herstellen von leitfähigen Leitungen, die in die dielektrische Verbindungsschicht eingebettet sind und entlang jeweiligen Spalten der RRAM-Matrix verlaufen. Die leitfähigen Leitungen sind mit oberen Elektroden der RRAM-Zellenstrukturen in den jeweiligen Spalten elektrisch verbunden und können in Abhängigkeit von einer Speicherarchitektur der RRAM-Matrix zum Beispiel Wortleitungen oder Bitleitungen sein. Die dielektrische Verbindungsschicht kann zum Beispiel ein dielektrisches Extrem-Low-k(ELK)-Material oder ein anderes geeignetes dielektrisches Material aufweisen. Ein dielektrisches ELK-Material kann zum Beispiel eine Dielektrizitätskonstante haben, die kleiner als etwa 2,5 oder 2,0 ist oder einen anderen geeigneten Wert hat.
  • Ein Problem bei dem Verfahren besteht darin, dass die dielektrische Verbindungsschicht auf Grund der geringeren Erhöhung zwischen den benachbarten RRAM-Zellenstrukturen Vertiefungen zwischen benachbarten RRAM-Zellenstrukturen hat. Da die Bitleitungen so hergestellt werden, dass sie in die dielektrische Verbindungsschicht eingebettet werden, passen sich die Bitleitungen an die Vertiefungen an und haben daher nach unten verlaufende Vorsprünge entlang den jeweiligen Spalten. Die Breite der nach unten verlaufenden Vorsprünge nimmt von oben nach unten ab, und sie haben daher Unterseiten mit kleinen Krümmungsradien. Durch die kleinen Krümmungsradien nimmt die elektrische Feldstärke zu, und dadurch erhöht sich die Wahrscheinlichkeit eines dielektrischen Durchschlags. Ein weiteres Problem bei dem Verfahren ist, dass ein Zeilenabstand der RRAM-Matrix klein ist und Zwischenzellenbereiche, die die RRAM-Zellenstrukturen entlang den Zeilen trennen, hohe Seitenverhältnisse (d. h., hohe Verhältnisse von Höhe zu Breite) haben. Auf Grund der hohen Seitenverhältnisse bildet die dielektrische Verbindungsschicht in den Zwischenzellenbereichen Hohlräume. Die Hohlräume sind zwar elektrisch isolierend, aber sie haben eine niedrigere Dielektrizitätskonstante als die dielektrische Verbindungsschicht. Daher besteht in den Hohlräumen eine höhere Wahrscheinlichkeit eines dielektrischen Durchschlags als in der dielektrischen Verbindungsschicht. Außerdem sind die Hohlräume benachbart zu den nach unten verlaufenden Vorsprüngen angeordnet, und daher besteht in ihnen eine erhöhte Gefahr eines dielektrischen Durchschlags auf Grund der hohen elektrischen Feldstärke an den nach unten verlaufenden Vorsprüngen.
  • Während der Verwendung von RRAM-Zellenstrukturen können hohe Spannungen über den RRAM-Zellenstrukturen angelegt werden, um die RRAM-Zellenstrukturen einzustellen und rückzusetzen. Die hohen Spannungen, die Hohlräume, die nach unten verlaufenden Vorsprünge und das dielektrische ELK-Material können zu einem dielektrischen Durchschlag und somit zu Kriechwegen in den Zwischenzellenbereichen beitragen. Die Kriechwege können sich von den leitfähigen Leitungen und somit den oberen Elektroden bis zu den RRAM-Zellenstrukturen, den unteren Elektroden der RRAM-Zellenstrukturen über die nach unten verlaufenden Vorsprünge, die dielektrische Verbindungsschicht und die Hohlräume erstrecken. Die Kriechwege können wiederum zu Lese- und/oder Schreibstörungen und somit zu einer Abnahme der Zuverlässigkeit der RRAM-Matrix führen.
  • Verschiedene Ausführungsformen der vorliegenden Anmeldung sind auf ein Verfahren zum Herstellen eines integrierten Chips mit Speicherzellen gerichtet, die durch eine hohlraumfreie dielektrische Struktur getrennt sind. Die Speicherzellen können zum Beispiel RRAM-Zellen oder andere geeignete Speicherzellen sein. Bei einigen Ausführungsformen weist das Verfahren die folgenden Schritte auf: Herstellen eines Paars Speicherzellenstrukturen, wobei die Speicherzellenstrukturen durch einen Zwischenzellenbereich mit einem hohen Seitenverhältnis (HAR) getrennt sind; Herstellen einer Zwischenzellen-Füllschicht so, dass sie die Speicherzellenstrukturen bedeckt und außerdem den Zwischenzellenbereich füllt, wobei die Zwischenzellen-Füllschicht mit einem HAR-Abscheidungsprozess hergestellt wird; Aussparen der Zwischenzellen-Füllschicht, bis sich eine Oberseite der Zwischenzellen-Füllschicht unter einer Oberseite der Speicherzellenstrukturen befindet und der Zwischenzellenbereich teilweise geleert ist; und Herstellen einer dielektrischen Verbindungsschicht so, dass sie die Speicherzellenstrukturen und die Zwischenzellen-Füllschicht bedeckt und außerdem einen geleerten Teil des Zwischenzellenbereichs füllt. Ein HAR kann zum Beispiel ein Verhältnis von Höhe zu Breite, das größer als etwa 1 : 1, etwa 2 : 1, etwa 2,5 : 1,0 oder etwa 5 : 1 ist, oder ein anderes geeignetes Verhältnis sein. Ein HAR-Abscheidungsprozess kann zum Beispiel ein TEOS-Abscheidungsprozess mit einer hohen Abscheidungsrate (HDR) (TEOS: Tetraethylorthosilicat) oder ein anderer geeigneter HAR- und/oder HDR-Abscheidungsprozess sein oder diesen aufweisen. Die dielektrische Verbindungsschicht kann zum Beispiel ein dielektrisches ELK-Material und/oder ein oder mehrere andere geeignete dielektrische Materialien sein oder aufweisen.
  • Da die Zwischenzellen-Füllschicht mit dem HAR-Abscheidungsprozess hergestellt wird, füllt sie den Zwischenzellenbereich ohne Hohlräume, auch wenn der Zwischenzellenbereich ein HAR hat. Nach dem Aussparen füllt die Zwischenzellen-Füllschicht den Zwischenzellenbereich teilweise. Außerdem hat der geleerte Teil des Zwischenzellenbereichs ein niedrigeres Seitenverhältnis als der gesamte Zwischenzellenbereich. Auf Grund dieses niedrigeren Seitenverhältnisses füllt die dielektrische Verbindungsschicht den geleerten Teil des Zwischenzellenbereichs ohne Hohlräume. Durch Vermeiden der Entstehung von Hohlräumen in dem Zwischenzellenbereich wird die Gefahr eines dielektrischen Durchschlags in dem Zwischenzellenbereich verringert. Bei einem dielektrischen Durchschlag in dem Zwischenzellenbereich können Kriechwege zwischen oberen und unteren Elektroden der Speicherzellenstrukturen entstehen. Somit wird durch Verringern der Wahrscheinlichkeit eines dielektrischen Durchschlags in dem Zwischenzellenbereich die Gefahr einer Lese- und/oder Schreibstörung für die Speicherzellenstrukturen verringert und die Lese- und/oder Schreibzuverlässigkeit der Speicherzellenstrukturen erhöht.
  • Da der Prozess zum Herstellen und Aussparen der Zwischenzellen-Füllschicht ohne kostspielige Fotomasken durchgeführt werden kann, können Hohlräume in dem Zwischenzellenbereich kostengünstig vermieden werden. Außerdem ist der Prozess zum Vermeiden von Hohlräumen in dem Zwischenzellenbereich mit logischen und/oder komplementären CMOS-Herstellungsprozessen kompatibel, da er mit einem HDR-TEOS-Abscheidungsprozess und einer Rückätzung durchgeführt werden kann.
  • In 1A ist eine Schnittansicht 100A einiger Ausführungsformen eines integrierten Chips mit einer ersten Speicherzellenstruktur 102a und einer zweiten Speicherzellenstruktur 102b gezeigt. Die erste und die zweite Speicherzellenstruktur 102a und 102b sind durch eine hohlraumfreie dielektrische Struktur 104 voneinander getrennt, die in einem ersten Zwischenzellenbereich 106a zwischen der ersten und der zweiten Speicherzellenstruktur 102a und 102b frei von Hohlräumen ist. Der hier verwendete Begriff Hohlraum kann zum Beispiel einen vakuumdichten Bereich und/oder einen gasgefüllten Bereich bezeichnen. Die hohlraumfreie dielektrische Struktur 104 weist eine Zwischenzellen-Füllschicht 108 und eine obere dielektrische Verbindungsschicht 110 auf. Die Zwischenzellen-Füllschicht 108 und die obere dielektrische Verbindungsschicht 110 füllen jeweils teilweise den ersten Zwischenzellenbereich 106a. Außerdem ist die obere dielektrische Verbindungsschicht 110 über der Zwischenzellen-Füllschicht 108 und der ersten und der zweiten Speicherzellenstruktur 102a und 102b angeordnet.
  • Der erste Zwischenzellenbereich 106a hat ein HAR (d. h. ein hohes Verhältnis einer Höhe H zu einer Breite W1 ). Das HAR kann zum Beispiel etwa 1 : 1 bis 5 : 1, etwa 1 : 1 bis 2,5 : 1 oder etwa 2,5 : 1 bis 5 : 1 betragen oder ein anderes geeignetes Verhältnis sein. Außerdem kann das HAR zum Beispiel größer als etwa 1 : 1, etwa 2 : 1, etwa 2,5 : 1, etwa 5 : 1 oder ein anderes geeignetes Verhältnis sein. Auf Grund des HAR würde beim Herstellen der oberen dielektrischen Verbindungsschicht 110 ein Hohlraum in dem ersten Zwischenzellenbereich 106a entstehen (oder es wäre sehr wahrscheinlich, dass dort ein Hohlraum entsteht), wenn die Zwischenzellen-Füllschicht 108 weggelassen wird. Da jedoch die Zwischenzellen-Füllschicht 108 den ersten Zwischenzellenbereich 106a teilweise füllt, hat ein Rest des ersten Zwischenzellenbereichs 106a im Vergleich zu dem gesamten ersten Zwischenzellenbereich 106a ein niedriges Seitenverhältnis (LAR). Daher wird die obere dielektrische Verbindungsschicht 110 ohne einen Hohlraum in dem ersten Zwischenzellenbereich 106a hergestellt (oder es ist sehr wahrscheinlich, dass dort kein Hohlraum entsteht).
  • Wie nachstehend zu erkennen ist, wird die Zwischenzellen-Füllschicht 108 mit einem HAR-Abscheidungsprozess so hergestellt, dass kein Hohlraum in dem ersten Zwischenzellenbereich 106a entsteht. Bei einigen Ausführungsformen ist die Zwischenzellen-Füllschicht 108 TEOS-Oxid oder sie weist dieses auf, und/oder der HAR-Abscheidungsprozess ist ein HDR-TEOS-Abscheidungsprozess oder weist diesen auf. Es sind aber auch andere Materialien und/oder andere HAR-Abscheidungsprozesse möglich. Der HDR-TEOS-Prozess kann zum Beispiel eine hohe Abscheidungsrate haben, die mindestens etwa 3-, 5- oder 10-mal größer als die für die obere dielektrische Verbindungsschicht 110 ist. Es sind aber auch andere Werte möglich.
  • Durch Herstellen der oberen dielektrischen Verbindungsschicht 110 und der Zwischenzellen-Füllschicht 108 ohne Hohlräume in dem ersten Zwischenzellenbereich 106a wird die Wahrscheinlichkeit eines dielektrischen Durchschlags in dem ersten Zwischenzellenbereich 106a verringert. Ein Hohlraum in der oberen dielektrischen Verbindungsschicht 110 und/oder in der Zwischenzellen-Füllschicht 108 ist zwar elektrisch isolierend, aber er hat eine niedrigere Dielektrizitätskonstante als die obere dielektrische Verbindungsschicht 110 und die Zwischenzellen-Füllschicht 108. Somit ist der Hohlraum stärker anfällig für einen dielektrischen Durchschlag als die obere dielektrische Verbindungsschicht 110 und die Zwischenzellen-Füllschicht 108. Daher wird durch Eliminieren von Hohlräumen in dem ersten Zwischenzellenbereich 106a die Wahrscheinlichkeit eines dielektrischen Durchschlags in dem ersten Zwischenzellenbereich 106a verringert.
  • Durch einen dielektrischen Durchschlag in dem ersten Zwischenzellenbereich 106a können Kriechwege von unteren Elektroden (nicht dargestellt) der ersten und der zweiten Speicherzellenstruktur 102a und 102b zu leitfähigen Leitungen CL entstehen. Die leitfähigen Leitungen CL sind jeweils über der ersten und der zweiten Speicherzellenstruktur 102a und 102b angeordnet und sind jeweils durch Obere-Elektrode-Durchkontaktierungen TV mit oberen Elektroden (nicht dargestellt) der ersten und der zweiten Speicherzellenstruktur 102a und 102b elektrisch verbunden. In Abhängigkeit von einer Speicherarchitektur der ersten und der zweiten Speicherzellenstruktur 102a und 102b können die leitfähigen Leitungen CL Bitleitungen oder Wortleitungen sein. Zum Beispiel können die leitfähigen Leitungen CL Wortleitungen sein, wenn die erste und die zweite Speicherzellenstruktur 102a und 102b eine Crosspoint-Speicherarchitektur haben. Da die leitfähigen Leitungen CL mit den oberen Elektroden der ersten und der zweiten Speicherzellenstruktur 102a und 102b elektrisch verbunden sind, können die Kriechwege zu einer Lese- und/oder Schreibstörung für die erste und die zweite Speicherzellenstruktur 102a und 102b führen. Durch Eliminieren von Hohlräumen in dem ersten Zwischenzellenbereich 106a können die Kriechwege vermieden werden und die Zuverlässigkeit der ersten und der zweiten Speicherzellenstruktur 102a und 102b kann erhöht werden. Außerdem kann die Produktionsausbeute des integrierten Chips erhöht werden.
  • Bei einigen Ausführungsformen sind die erste und die zweite Speicherzellenstruktur 102a und 102b RRAM-Zellenstrukturen oder andere geeignete Speicherzellenstrukturen. Bei einigen Ausführungsformen ist die obere dielektrische Verbindungsschicht 110 ein dielektrisches ELK-Material und/oder ein oder mehrere andere geeignete dielektrische Materialien oder sie weist diese auf. Das dielektrische ELK-Material kann zum Beispiel eine Dielektrizitätskonstante haben, die kleiner als etwa 2,5 oder 2,0 ist oder einen anderen geeigneten Wert hat, und/oder es kann zum Beispiel poröses Siliziumoxidcarbid (SiOC) und/oder ein oder mehrere andere geeignete dielektrische ELK-Materialien sein oder aufweisen. Bei einigen Ausführungsformen hat die obere dielektrische Verbindungsschicht 110 eine kleinere Dielektrizitätskonstante als die Zwischenzellen-Füllschicht 108. Zum Beispiel kann die obere dielektrische Verbindungsschicht 110 ein dielektrisches ELK-Material sein oder aufweisen, und die Zwischenzellen-Füllschicht 108 kann TEOS-Oxid sein oder aufweisen. Es sind aber auch andere Materialien möglich.
  • Die erste und die zweite Speicherzellenstruktur 102a und 102b befinden sich in einer Verbindungsstruktur 112. Die Verbindungsstruktur 112 weist die hohlraumfreie dielektrische Struktur 104, eine dielektrische Durchkontaktierungsschicht 114 und eine untere dielektrische Verbindungsschicht 116 auf. Die dielektrische Durchkontaktierungsschicht 114 ist über der unteren dielektrischen Verbindungsschicht 116 angeordnet, und die hohlraumfreie dielektrische Struktur 104 ist über der dielektrischen Durchkontaktierungsschicht 114 angeordnet. Außerdem weist die Verbindungsstruktur 112 eine Mehrzahl von Drähten 118 und eine Mehrzahl von Durchkontaktierungen 120 auf, die in verschiedenen dielektrischen Schichten (z. B. der oberen und der unteren dielektrischen Verbindungsschicht 110 und 116) der Verbindungsstruktur 112 aufeinander gestapelt sind. Die Mehrzahl von Drähten 118 und die Mehrzahl von Durchkontaktierungen 120 definieren leitende Pfade, die die erste und die zweite Speicherzellenstruktur 102a und 102b mit anderen Bauelementen und/oder Komponenten (nicht dargestellt) des integrierten Chips elektrisch verbinden. Die Mehrzahl von Drähten 118 umfasst die leitfähigen Leitungen CL, und die Mehrzahl von Durchkontaktierungen 120 umfasst die Obere-Elektrode-Durchkontaktierungen TV. Außerdem umfasst die Mehrzahl von Durchkontaktierungen 120 Untere-Elektrode-Durchkontaktierungen BV, die jeweils unter der ersten und der zweiten Speicherzellenstruktur 102a und 102b in der dielektrischen Durchkontaktierungsschicht 114 angeordnet sind.
  • Bei einigen Ausführungsformen ist die dielektrische Durchkontaktierungsschicht 114 Siliziumcarbid und/oder ein oder mehrere andere geeignete dielektrische Materialien oder sie weist diese auf. Bei einigen Ausführungsformen ist die untere dielektrische Verbindungsschicht 116 ein dielektrisches ELK-Material und/oder ein oder mehrere andere geeignete dielektrische Materialien oder sie weist diese auf. Bei einigen Ausführungsformen ist die untere dielektrische Verbindungsschicht 116 das gleiche Material wie die obere dielektrische Verbindungsschicht 110 oder sie weist dieses auf. Bei einigen Ausführungsformen sind die Drähte 118 und/oder die Durchkontaktierungen 120 Kupfer, Aluminium, Aluminiumkupfer, Wolfram, ein oder mehrere andere geeignete Metalle, Titannidrid, Tantalnitrid, oder mehrere andere geeignete dielektrische Materialien oder eine Kombination davon oder sie weisen diese auf.
  • In 1B ist eine Schnittansicht 100B einiger Ausführungsformen des integrierten Chips von 1A entlang einer Achse gezeigt, die senkrecht zu einer Achse ist, entlang der die Schnittansicht 100A von 1A erstellt ist. Zum Beispiel kann die Schnittansicht 100A von 1A entlang einer Achse erstellt sein, die in einer x-Richtung verläuft, während die Schnittansicht 100B von 1B entlang einer Achse erstellt sein kann, die in einer y-Richtung verläuft, oder umgekehrt. Der integrierte Chip weist die ersten Speicherzellenstruktur 102a sowie eine dritte Speicherzellenstruktur 102c auf. Die dritte Speicherzellenstruktur 102c kann zum Beispiel der zweiten Speicherzellenstruktur 102b von 1A gleichen.
  • Die erste und die dritte Speicherzellenstruktur 102a und 102c sind durch die hohlraumfreie dielektrische Struktur 104 voneinander getrennt. Die hohlraumfreie dielektrische Struktur 104 hat in einem zweiten Zwischenzellenbereich 106b zwischen der ersten und der dritten Speicherzellenstruktur 102a und 102c keine Hohlräume. Der zweite Zwischenzellenbereich 106b hat ein Seitenverhältnis (d. h. ein Verhältnis einer Höhe H zu einer Breite W2), das niedriger als das des ersten Zwischenzellenbereichs 106a (siehe 1A) ist. Daher wird die obere dielektrische Verbindungsschicht 110 ohne einen Hohlraum in dem zweiten Zwischenzellenbereich 106b hergestellt (oder es ist sehr wahrscheinlich, dass dort kein Hohlraum entsteht), auch wenn die Zwischenzellen-Füllschicht 108 weggelassen wird.
  • Auf Grund der geringeren Höhe in dem zweiten Zwischenzellenbereich 106b entsteht die obere dielektrische Verbindungsschicht 110 mit einer Vertiefung über dem zweiten Zwischenzellenbereich 106b. Und da die leitfähige Leitung CL, die über der ersten und der dritten Speicherzellenstruktur 102a und 102c angeordnet ist und von diesen gemeinsam verwendet wird, in die obere dielektrische Verbindungsschicht 110 eingebettet ist, hat die leitfähige Leitung CL einen nach unten verlaufenden Vorsprung, der die Vertiefung füllt. Die Breite der Vertiefung und des nach unten verlaufenden Vorsprungs nimmt von oben nach unten ab, und sie können zum Beispiel ein V-förmiges Profil und/oder ein anderes geeignetes Profil haben. Außerdem hat der nach unten verlaufende Vorsprung eine Unterseite mit einem kleineren Krümmungsradius als eine ebene Fläche. Durch den kleinen Krümmungsradius nimmt wiederum die elektrische Feldstärke an dem nach unten verlaufenden Vorsprung zu.
  • Wenn die Zwischenzellen-Füllschicht 108 weggelassen wird, wären die Vertiefung und der nach unten verlaufende Vorsprung groß und sie würden bis dicht an untere Elektroden (nicht dargestellt) der ersten und der dritten Speicherzellenstruktur 102a und 102c heran reichen. Die große Nähe und die größere elektrische Feldstärke würden gemeinsam zu einer hohen Gefahr eines dielektrischen Durchschlags in dem zweiten Zwischenzellenbereich 106b führen. Die hohe Gefahr eines dielektrischen Durchschlags würde wiederum zu einer hohen Gefahr von Kriechwegen führen, die von der leitfähigen Leitung CL über den zweiten Zwischenzellenbereich 106b bis zu den unteren Elektroden verlaufen. Diese Kriechwege können zu einer Lese- und/oder Schreibstörung für die erste und die dritte Speicherzellenstruktur 102a und 102c führen und können somit die Zuverlässigkeit der ersten und der dritten Speicherzellenstruktur 102a und 102c verringern.
  • Da die obere dielektrische Verbindungsschicht 110 über der Zwischenzellen-Füllschicht 108 hergestellt wird, sind die Vertiefung und der nach unten verlaufende Vorsprung klein und von den unteren Elektroden der ersten und der dritten Speicherzellenstruktur 102a und 102c entfernt. Daher ist die Wahrscheinlichkeit eines dielektrischen Durchschlags in dem zweiten Zwischenzellenbereich 106b trotz der erhöhten elektrischen Feldstärke an der Unterseite des nach unten verlaufenden Vorsprungs gering. Auf Grund der geringen Wahrscheinlichkeit eines dielektrischen Durchschlags ist auch die Wahrscheinlichkeit von Kriechwegen gering, die von der leitfähigen Leitung CL über den zweiten Zwischenzellenbereich 106b bis zu den unteren Elektroden verlaufen. Somit verringert die Zwischenzellen-Füllschicht 108 die Wahrscheinlichkeit einer Lese- und/oder Schreibstörung für die erste und die dritte Speicherzellenstruktur 102a und 102c, und sie erhöht außerdem die Lese- und/oder Schreibzuverlässigkeit der ersten und der dritten Speicherzellenstruktur 102a und 102c.
  • In 2 ist eine Schnittansicht 200 einiger detaillierterer Ausführungsformen des integrierten Chips von 1A gezeigt, in dem die erste und die zweite Speicherzellenstruktur 102a und 102b jeweilige untere Elektroden 202, jeweilige Datenspeicherelemente 204, jeweilige obere Elektroden 206, jeweilige Hartmasken 208 und jeweilige Seitenwand-Abstandshalter 210 aufweisen. Es ist zu beachten, dass nur eine der unteren Elektroden 202, nur eines der Datenspeicherelemente 204, nur eine der oberen Elektroden 206, nur eine der Hartmasken 208 und nur einige Segmente der Seitenwand-Abstandshalter 210 bezeichnet sind.
  • Die Datenspeicherelemente 204 sind jeweils über den unteren Elektroden 202 angeordnet, die oberen Elektroden 206 sind jeweils über den Datenspeicherelementen 204 angeordnet, und die Hartmasken 208 sind jeweils über den oberen Elektroden 206 angeordnet. Außerdem sind die Seitenwand-Abstandshalter 210 auf Seitenwänden der oberen und der unteren Elektroden 206 und 202 angeordnet. Die unteren Elektroden 202 und/oder die oberen Elektroden 206 können zum Beispiel ein Metall und/oder oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen. Die Datenspeicherelemente 204 können zum Beispiel ein dielektrisches High-k-Material (z. B. Hafniumoxid oder ein anderes geeignetes dielektrisches High-k-Material), ein ferroelektrisches Material, magnetische Tunnelkontakte (MTJs), ein oder mehrere andere geeignete Datenspeichermaterialien und/oder -strukturen oder eine Kombination davon sein oder aufweisen. Die Seitenwand-Abstandshalter 210 können zum Beispiel Siliziumnitrid und/oder ein oder mehrere andere geeignete dielektrische Materialien sein oder aufweisen. Außerdem können die Seitenwand-Abstandshalter 210 zum Beispiel das gleiche Material wie die Hartmasken 208 sein oder aufweisen. Bei einigen Ausführungsformen sind die erste und die zweite Speicherzellenstruktur 102a und 102b RRAM-Zellenstrukturen, FeRAM-Zellenstrukturen (FeRAM: ferroelektrischer Direktzugriffsspeicher), MRAM-Zellenstrukturen (MRAM: magnetoresistiver Direktzugriffsspeicher) oder andere geeignete Speicherzellenstrukturen.
  • Die Untere-Elektrode-Durchkontaktierungen BV sind jeweils unter der ersten und der zweiten Speicherzellenstruktur 102a und 102b angeordnet und weisen jeweilige untere Durchkontaktierungsbeläge 212 und jeweilige untere Durchkontaktierungskörper 214 auf. Es ist zu beachten, dass nur einer der unteren Durchkontaktierungsbeläge 212 und nur einer der unteren Durchkontaktierungskörper 214 bezeichnet sind. Die unteren Durchkontaktierungsbeläge 212 umschließen jeweils Unterseiten der unteren Durchkontaktierungskörper 214, um zu vermeiden, dass Material der unteren Durchkontaktierungskörper 214 zu darunter befindlichen Drähten diffundiert und/oder Material der darunter befindlichen Drähte zu den unteren Durchkontaktierungskörpern 214 diffundiert. Die unteren Durchkontaktierungsbeläge 212 können zum Beispiel Titannidrid, Tantalnitrid, ein oder mehrere andere geeignete Belagmaterialien oder eine Kombination davon sein oder aufweisen. Die unteren Durchkontaktierungskörper 214 können zum Beispiel Platin, Iridium, Ruthenium, Wolfram, Silber, Kupfer, Nickel, ein oder mehrere andere geeignete leitfähige Materialien oder eine Kombination davon sein oder aufweisen.
  • Die hohlraumfreie dielektrische Struktur 104 weist weiterhin eine Ätzstoppschicht 216 und einen oberen dielektrischen Verbindungsbelag 218 auf. Die Ätzstoppschicht 216 bedeckt die erste und die zweite Speicherzellenstruktur 102a und 102b und trennt die Zwischenzellen-Füllschicht 108 von den Seitenwand-Abstandshaltern 210 und der dielektrischen Durchkontaktierungsschicht 114. Der obere dielektrische Verbindungsbelag 218 bedeckt die Ätzstoppschicht 216 und die Zwischenzellen-Füllschicht 108. Außerdem trennt der obere dielektrische Verbindungsbelag 218 die Ätzstoppschicht 216 und die Zwischenzellen-Füllschicht 108 von der oberen dielektrischen Verbindungsschicht 110. Die Ätzstoppschicht 216 kann zum Beispiel Siliziumcarbid und/oder ein oder mehrere andere geeignete dielektrische Materialien sein oder aufweisen. Bei einigen Ausführungsformen besteht die Ätzstoppschicht 216 aus dem gleichen dielektrischen Material wie die dielektrische Durchkontaktierungsschicht 114 oder sie weist dieses auf. Der obere dielektrische Verbindungsbelag 218 kann zum Beispiel TEOS-Oxid und/oder ein oder mehrere andere geeignete dielektrische Materialien sein oder aufweisen. Bei einigen Ausführungsformen bestehen der obere dielektrische Verbindungsbelag 218 und die Zwischenzellen-Füllschicht 108 aus dem gleichen Material (z. B. TEOS-Oxid oder einem anderen geeigneten Material) oder sie weisen dieses auf, aber die Zwischenzellen-Füllschicht 108 wird mit einem HDR-Abscheidungsprozess hergestellt und der obere dielektrische Verbindungsbelag 218 wird mit einem vergleichsweise langsamen Abscheidungsprozess (d. h. einem Nicht-HDR-Abscheidungsprozess) hergestellt.
  • Es ist zwar gezeigt, dass die unteren Elektroden 202 von den Untere-Elektrode-Durchkontaktierungen BV getrennt sind, aber bei alternativen Ausführungsformen können die unteren Elektroden 202 und die Untere-Elektrode-Durchkontaktierungen BV vollständig oder teilweise eine Einheit bilden. Zum Beispiel können die unteren Elektroden 202 und die unteren Durchkontaktierungskörper 214, aber nicht die unteren Durchkontaktierungsbeläge 212, eine Einheit bilden, sodass sie Bereiche mit der gleichen Material-Abscheidung und/oder mit dem gleichen Materialblock sind. Als ein weiteres Beispiel können die unteren Elektroden 202, die unteren Durchkontaktierungskörper 214 und die unteren Durchkontaktierungsbeläge 212 eine Einheit bilden, sodass sie Bereiche mit der gleichen Material-Abscheidung und/oder mit dem gleichen Materialblock sind.
  • In 3A ist eine Schnittansicht 300A einiger alternativer Ausführungsformen des integrierten Chips von 2 gezeigt, bei denen die Zwischenzellen-Füllschicht 108 die erste und die zweite Speicherzellenstruktur 102a und 102b bedeckt und eine Oberseite 108t hat, die sich an die darunter befindliche Topografie anpasst.
  • In 3B ist eine Schnittansicht 300B einiger alternativer Ausführungsformen des integrierten Chips von 2 gezeigt, bei denen die Zwischenzellen-Füllschicht 108 die erste und die zweite Speicherzellenstruktur 102a und 102b bedeckt und eine Oberseite 108t hat, die planar oder im Wesentlichen planar ist.
  • In 3C ist eine Schnittansicht 300C einiger alternativer Ausführungsformen des integrierten Chips von 2 gezeigt, bei denen die Zwischenzellen-Füllschicht 108 eine Oberseite 108t hat, die planar oder im Wesentlichen planar ist.
  • In 3D ist eine Schnittansicht 300D einiger alternativer Ausführungsformen des integrierten Chips von 2 gezeigt, bei denen die unteren Elektroden 202 die Untere-Elektrode-Durchkontaktierungen BV definieren. Die unteren Elektroden 202 wölben sich durch die dielektrische Durchkontaktierungsschicht 114 vor und sind an den Untere-Elektrode-Durchkontaktierungen BV flach. Die Datenspeicherelemente 204, die oberen Elektroden 206 und die Hartmasken 208 sind über den unteren Elektroden 202 gestapelt und passen sich an diese an. Außerdem sind die Datenspeicherelemente 204, die oberen Elektroden 206 und die Hartmasken 208 direkt über den Untere-Elektrode-Durchkontaktierungen BV flach. Es ist zu beachten, dass nur eine der unteren Elektroden 202 bezeichnet ist, nur eines der Datenspeicherelemente 204 bezeichnet ist, nur eine der oberen Elektroden 206 bezeichnet ist und nur eine der Hartmasken 208 bezeichnet ist.
  • Die erste und die zweite Speicherzellenstruktur 102a und 102b weisen weiterhin jeweilige Verkappungsschichten 302 zwischen den Datenspeicherelementen 204 und den oberen Elektroden 206 auf. Die Verkappungsschichten 302 sind, oder weisen auf, ein leitfähiges Material, das eine höhere Reaktionsfähigkeit mit Sauerstoff als die oberen Elektroden 206 hat. Diese Reaktionsfähigkeit mit Sauerstoff kann zum Beispiel hinsichtlich der Energiemenge zum Auslösen einer Reaktion zwischen dem leitfähigen Material und Sauerstoff quantifiziert werden. Je höher die Reaktionsfähigkeit, umso geringer die Energie, und umgekehrt. Die Verkappungsschichten 302 können zum Beispiel die Anzahl von aktiven Sauerstoffionen und Sauerstoffleerstellen erhöhen, wenn die erste und die zweite Speicherzellenstruktur 102a und 102b RRAM-Zellenstrukturen sind. Somit können die Verkappungsschichten 302 zum Beispiel Umschaltfenster der ersten und der zweiten Speicherzellenstruktur 102a und 102b vergrößern. Bei einigen Ausführungsformen sind die oberen Elektroden 206 Tantal, Aluminium, Wolfram, Ruthenium, Platin, Kupfer, Nickel, Gold, ein oder mehrere andere geeignete Materialien oder eine Kombination davon, oder sie weisen diese auf, während die Verkappungsschichten 302 Hafnium, Titan, Zirconium, Lanthan, ein oder mehrere andere geeignete Materialien oder eine Kombination davon sind oder aufweisen.
  • In 3E ist eine Schnittansicht 300E einiger alternativer Ausführungsformen des integrierten Chips von 3D gezeigt, bei denen die unteren Elektroden 202 die Untere-Elektrode-Durchkontaktierungen BV definieren und Oberseiten haben, die planar oder im Wesentlichen planar sind. Zum Beispiel können die unteren Elektroden 202 T-Profile oder andere geeignete Profile haben. Außerdem haben die erste und die zweite Speicherzellenstruktur 102a und 102b jeweilige Untere-Elektrode-Beläge 304, die jeweils Unterseiten der unteren Elektroden 202 umschließen, um zu vermeiden, dass Material der unteren Elektroden 202 zu darunter befindlichen Drähten diffundiert und/oder Material der darunter befindlichen Drähte zu den unteren Elektroden 202 diffundiert. Die Untere-Elektrode-Beläge 304 können zum Beispiel Titannidrid, Tantalnitrid, ein oder mehrere andere geeignete Belagmaterialien oder eine Kombination davon sein oder aufweisen. Die unteren Elektroden 202 können zum Beispiel Platin, Iridium, Ruthenium, Wolfram, Silber, Kupfer, Nickel, ein oder mehrere andere geeignete leitfähige Materialien oder eine Kombination davon sein oder aufweisen.
  • Obwohl in den 3D und 3E die Verkappungsschichten 302 dargestellt sind, können die Verkappungsschichten 302 bei alternativen Ausführungsformen weggelassen werden. Ebenso zeigt 3E die Untere-Elektrode-Beläge 304, aber bei alternativen Ausführungsformen können die Untere-Elektrode-Beläge 304 weggelassen werden. Obwohl in den 2 und 3A bis 3C die Verkappungsschichten 302 der 3D und 3E nicht dargestellt sind, können sie bei alternativen Ausführungsformen zwischen den oberen Elektroden 206 und den Datenspeicherelementen 204 angeordnet sein. Obwohl die 3C bis 3E eine Zwischenzellen-Füllschicht 108 zeigen, die unter einer Oberseite der ersten und der zweiten Speicherzellenstruktur 102a und 102b ausgespart ist, kann die Zwischenzellen-Füllschicht 108 die erste und die zweite Speicherzellenstruktur 102a und 102b bedecken, wie in 3A und/oder 3B bei alternativen Ausführungsformen gezeigt ist. Obwohl in den 2 und 3A bis 3E die Ätzstoppschicht 216 und der obere dielektrische Verbindungsbelag 218 gezeigt sind, können die Ätzstoppschicht 216 und/oder der obere dielektrische Verbindungsbelag 218 bei alternativen Ausführungsformen weggelassen werden.
  • Obwohl die 2 und 3A bis 3E entlang der gleichen Achse wie in 1A erstellt sind, können alternative Ausführungsformen der 2 und 3A bis 3E entlang der gleichen Achse wie in 1B erstellt sein. Bei diesen alternativen Ausführungsformen wird die zweite Speicherzellenstruktur 102b durch eine dritte Speicherzellenstruktur 102c ersetzt, die die gleiche Struktur wie die erste Speicherzellenstruktur 102a hat. Außerdem werden jeweilige leitfähige Leitungen CL der ersten und der zweiten Speicherzellenstruktur 102a und 102b durch eine gemeinsame leitfähige Leitung CL ersetzt, die von der ersten und der dritten Speicherzellenstruktur 102a und 102c gemeinsam genutzt wird, wie in 1B gezeigt ist.
  • In 4A ist eine Schnittansicht 400A einiger Ausführungsformen eines integrierten Chips gezeigt, bei der eine erste 1T1R-Zellenstruktur 402a (1T1R: 1 Transistor, 1 Widerstand) und eine zweite 1T1R-Zellenstruktur 402b die erste Speicherzellenstruktur 102a bzw. die zweite Speicherzellenstruktur 102b von 1A aufweisen. Die erste und die zweite 1T1R-Zellenstruktur 402a und 402b weisen weiterhin jeweilige Drain-Bereiche 404 und jeweilige Drain-seitige leitende Pfade 406 auf. Es ist zu beachten, dass nur einer der Drain-Bereiche 404 bezeichnet ist.
  • Die Drain-Bereiche 404 sind in einem Substrat 408 angeordnet und sind durch eine Grabenisolationsstruktur 410 elektrisch getrennt. Die Drain-Bereiche 404 sind Bestandteil von Zugriffstransistoren, die jeweils zum Auswählen der ersten und der zweiten Speicherzellenstruktur 102a und 102b verwendet werden, wenn die erste und die zweite Speicherzellenstruktur 102a und 102b in einer Matrix angeordnet sind. Das Substrat 408 kann zum Beispiel ein massives Siliziumsubstrat, ein Silizium-auf-Isolator-Substrat (SOI-Substrat) oder ein anderes geeignetes Halbleitersubstrat sein. Die Grabenisolationsstruktur 410 weist Siliziumoxid und/oder ein oder mehrere andere geeignete dielektrische Materialien auf. Die Grabenisolationsstruktur 410 kann zum Beispiel eine STI-Struktur (STI: flache Grabenisolation) oder eine andere geeignete Grabenisolationsstruktur sein.
  • Die Drain-seitigen leitenden Pfade 406 verbinden die Drain-Bereiche 404 elektrisch mit unteren Elektroden (nicht dargestellt) der ersten und der zweiten Speicherzellenstruktur 102a und 102b. Außerdem werden die Drain-seitigen leitenden Pfade 406 von der Verbindungsstruktur 112 definiert. Die Verbindungsstruktur 112 weist eine Mehrzahl von Drähten 118 und eine Mehrzahl von Durchkontaktierungen 120 auf, wobei die Drähte 118 und die Durchkontaktierungen 120 abwechselnd aufeinander gestapelt sind. Die Drähte 118 umfassen Bitleitungen BL, die jeweils über der ersten und der zweiten Speicherzellenstruktur 102a und 102b angeordnet sind und jeweils mittels der Durchkontaktierungen 120 mit oberen Elektroden (nicht dargestellt) der ersten und der zweiten Speicherzellenstruktur 102a und 102b elektrisch verbunden sind. Die Drähte 118 und die Durchkontaktierungen 120 können zum Beispiel Kupfer, Aluminium, Aluminiumkupfer, Titan, Wolfram, Titannidrid, ein oder mehrere andere geeignete leitfähige Materialien oder eine Kombination davon sein oder aufweisen.
  • In 4B ist eine Schnittansicht 400B einiger Ausführungsformen des integrierten Chips von 4A entlang einer Achse gezeigt, die senkrecht zu einer Achse ist, entlang der die Schnittansicht 400A von 4A erstellt ist. Die erste 1T1R-Zellenstruktur 402a und eine dritte 1T1R-Zellenstruktur 402c weisen die erste Speicherzellenstruktur 102a bzw. die dritte Speicherzellenstruktur 102c von 1B auf. Die erste und die dritte 1T1R-Zellenstruktur 402a und 402c weisen weiterhin jeweilige Drain-seitige leitende Pfade 406, jeweilige Zugriffstransistoren 412 und jeweilige Source-seitige leitende Pfade 414 auf. Es ist zu beachten, dass nur einer der Drain-seitigen leitenden Pfade 406, nur einer der Zugriffstransistoren 412 und nur einer der Source-seitigen leitenden Pfade 414 bezeichnet sind.
  • Die Zugriffstransistoren 412 sind über dem Substrat 408 zwischen dem Substrat 408 und der Verbindungsstruktur 112 angeordnet. Außerdem sind die Zugriffstransistoren 412 durch die Grabenisolationsstruktur 410 elektrisch voneinander getrennt. Die Zugriffstransistoren 412 weisen jeweilige Drain-Bereiche 404, jeweilige dielektrische Gate-Schichten 418, jeweilige Source-Bereiche 416 und jeweilige Gate-Elektroden 420 auf. Es ist zu beachten, dass nur einer der Drain-Bereiche 404, nur einer der Source-Bereiche 416, nur eine der dielektrischen Gate-Schichten 418 und nur eine der Gate-Elektroden 420 bezeichnet sind. Die Gate-Elektroden 420 sind jeweils über den dielektrischen Gate-Schichten 418 angeordnet und definieren Wortleitungen bei Ausführungsformen, bei denen die erste und die dritte Speicherzellenstruktur 102a und 102c in einer Matrix angeordnet sind. Die Drain- und Source-Bereiche 404 und 416 sind in einem Substrat 408 angeordnet. Die Drain-Bereiche 404 grenzen jeweils an Drain-Seiten der Gate-Elektroden 420 an, und die Source-Bereiche 416 grenzen jeweils an Source-Seiten der Gate-Elektroden 420 an.
  • Die Drain-seitigen leitenden Pfade 406 verbinden die Drain-Bereiche 404 elektrisch mit der ersten und der dritten Speicherzellenstruktur 102a und 102c, und die Source-seitigen leitenden Pfade 414 verbinden die Source-Bereiche 416 elektrisch mit Source-Leitungen SL. Es ist zu beachten, dass nur eine der Source-Leitungen SL bezeichnet ist. Die Drain-seitigen und die Source-seitigen leitenden Pfade 406 und 414 werden von der Mehrzahl von Drähten 118 und der Mehrzahl von Durchkontaktierungen 120 definiert.
  • Obwohl 4A unter Verwendung von Ausführungsformen der ersten und der zweiten Speicherzellenstruktur 102a und 102b und der Untere-Elektrode-Durchkontaktierungen BV von 1A dargestellt ist, können alternativ Ausführungsformen in jeder der 2 und 3A bis 3E oder einer Kombination davon verwendet werden. Obwohl 4B unter Verwendung von Ausführungsformen der ersten und der dritten Speicherzellenstruktur 102a und 102c und der Untere-Elektrode-Durchkontaktierungen BV von 1B dargestellt ist, können alternativ Ausführungsformen der ersten Speicherzellenstruktur 102a und der Untere-Elektrode-Durchkontaktierungen BV in jeder der 2 und 3A bis 3E oder in einer Kombination davon für die erste und die dritte Speicherzellenstruktur 102a und 102c verwendet werden. Obwohl die 4A und 4B unter Verwendung von Ausführungsformen der hohlraumfreien dielektrischen Struktur 104 der 1A und 1B dargestellt sind, können alternativ Ausführungsformen in jeder der 3A und 3B verwendet werden.
  • In 5 ist eine Draufsicht 500 einiger Ausführungsformen eines integrierten Chips mit einer Matrix von Speicherzellenstrukturen 102 gezeigt, die zumindest teilweise durch eine Zwischenzellen-Füllschicht 108 getrennt sind. Es ist zu beachten, dass nur eine der Speicherzellenstrukturen 102 bezeichnet ist. Wie vorstehend dargelegt worden ist, verringert die Zwischenzellen-Füllschicht 108 die Gefahr eines dielektrischen Durchschlags in einer dielektrischen Verbindungsschicht (nicht dargestellt), die die Speicherzellenstrukturen 102 bedeckt (bei Betrachtung im Querschnitt). Dieser dielektrische Durchschlag wird durch Verwendung von dielektrischen ELK-Materialien (auf Grund der niedrigen Dielektrizitätskonstanten) verstärkt und führt potentiell zu Kriechwegen zwischen oberen und unteren Elektroden der Speicherzellenstrukturen 102. Bei einigen Ausführungsformen hat die Zwischenzellen-Füllschicht 108 ein gitterförmiges Layout oder ein anderes geeignetes Layout.
  • Die Speicherzellenstrukturen 102 sind in einem Speicherbereich 502 des integrierten Chips in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet. Die Speicherzellenstrukturen 102 haben einen ersten Rasterabstand P1 entlang den Zeilen und einen zweiten Rasterabstand P2 entlang den Spalten, der größer als der erste Rasterabstand P1 ist. Der erste Rasterabstand P1 kann zum Beispiel gleich der ersten Breite W1 von 1A sein, während der zweite Rasterabstand P2 zum Beispiel gleich der zweiten Breite W2 von 1B sein kann. Die Speicherzellenstrukturen 102 können zum Beispiel diejenigen sein, die in jeder 1A, 1B, 2, 3A bis 3E, 4A und 4B oder einer Kombination davon dargestellt und/oder unter Bezugnahme auf diese beschrieben sind. Die 1A, 2, 3A bis 3E und 4A können zum Beispiel entlang der Linie A - A' erstellt sein, und/oder die 1B und 4B können zum Beispiel entlang der Linie B - B' erstellt sein. Bei einigen Ausführungsformen definieren die Speicherzellenstrukturen 102 teilweise jeweilige 1T1R-Zellenstrukturen, die in den 4A und 4B gezeigt sind und unter Bezugnahme auf diese beschrieben werden. Bei anderen Ausführungsformen definieren die Speicherzellenstrukturen 102 teilweise jeweilige 1S1R-Zellenstrukturen (1S1R: 1 Wähler, 1 Widerstand) oder andere geeignete Zellenstrukturen.
  • Die leitfähigen Leitungen CL verlaufen jeweils entlang den Spalten und sind mit den Speicherzellenstrukturen 102 in den jeweiligen Spalten elektrisch verbunden. Die leitfähigen Leitungen CL können in Abhängigkeit von der Speicherarchitektur der Speicherzellenstrukturen 102 auch als Bitleitungen oder Wortleitungen bezeichnet werden. Periphere Bauelemente 504 umschließen die Speicherzellenstrukturen 102 in einem peripheren Bereich 506 des integrierten Chips. Es ist zu beachten, dass nur einige der leitfähigen Leitungen CL und nur einige der peripheren Bauelemente 504 bezeichnet sind. Die peripheren Bauelemente 504 können zum Beispiel Transistoren und/oder andere geeignete Halbleiter-Bauelemente sein oder aufweisen. Außerdem können die peripheren Bauelemente 504 zum Beispiel Lese-/Schreibschaltungen und/oder andere geeignete Schaltungen für den Betrieb der Speicherzellenstrukturen 102 implementieren.
  • In den Figuren sind Schnittansichten 600A und 600B einiger Ausführungsformen des integrierten Chips von 5 gezeigt. Die Schnittansicht 600A von 6A kann zum Beispiel entlang der Linie A - A' von 5 erstellt sein, während die Schnittansicht 600B von 6B zum Beispiel entlang der Linie B - B' von 5 erstellt sein kann. Die Speicherzellenstrukturen 102 gleichen der ersten und der zweiten Speicherzellenstruktur 102a und 102b von 2, und die Untere-Elektrode-Durchkontaktierungen BV sind die, die in 2 gezeigt sind. Außerdem sind die Speicherzellenstrukturen 102 durch die hohlraumfreie dielektrische Struktur 104 getrennt, die die Zwischenzellen-Füllschicht 108, die obere dielektrische Verbindungsschicht 110, die Ätzstoppschicht 216 und den oberen dielektrischen Verbindungsbelag 218 aufweist. Es ist zu beachten, dass jeweils nur eine der Speicherzellenstrukturen 102 und jeweils nur eine der Untere-Elektrode-Durchkontaktierungen BV in den 6A und 6B bezeichnet sind. Außerdem ist zu beachten, dass die Bestandteile der Speicherzellenstrukturen 102 in jeder der 6A und 6B nur einmal bezeichnet sind.
  • Obwohl die 6A und 6B unter Verwendung von Ausführungsformen der ersten und der zweiten Speicherzellenstruktur 102a und 102b und der Untere-Elektrode-Durchkontaktierungen BV von 2 dargestellt sind, können bei alternativen Ausführungsformen die Ausführungsformen in den 3D und 3E verwendet werden. Und obwohl die 6A und 6B unter Verwendung von Ausführungsformen der hohlraumfreien dielektrischen Struktur 104 von 2 dargestellt sind, können bei alternativen Ausführungsformen die Ausführungsformen in den 3A und 3B verwendet werden.
  • In den 7 bis 17 ist eine Reihe von Schnittansichten 700 bis 1700 einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit Speicherzellenstrukturen gezeigt, die durch eine hohlraumfreie dielektrische Struktur getrennt sind. Die Schnittansichten 700 bis 1700 sind entlang einer Achse erstellt, die in der x-Richtung verläuft, und sie können daher zum Beispiel entlang der Linie A - A' von 5 erstellt sein. Bei alternativen Ausführungsformen können die Schnittansichten 700 bis 1700 entlang einer Achse erstellt sein, die in der y-Richtung verläuft, und sie können entlang der Linie B - B' von 5 erstellt sein. Das Verfahren kann zum Beispiel so durchgeführt werden, dass der integrierte Chip in jeder der 1A, 1B, 2, 3A bis 3E, 4A, 4B, 5, 6A und 6B oder einer Kombination davon hergestellt wird.
  • Wie in der Schnittansicht 700 von 7 gezeigt ist, wird eine Verbindungsstruktur 112 teilweise über einem Substrat (nicht dargestellt) hergestellt. Die Verbindungsstruktur 112 wird in einem Speicherbereich 502 des integrierten Chips bei dessen Herstellung sowie in einem peripheren Bereich 506 des integrierten Chips bei dessen Herstellung hergestellt. Eine Draufsicht des Speicherbereichs 502 und/oder eine Draufsicht des peripheren Bereichs 506 können zum Beispiel so sein, wie es in 5 gezeigt ist. Die Verbindungsstruktur 112 weist eine untere dielektrische Verbindungsschicht 116 sowie eine Mehrzahl von Drähten 118 und eine Mehrzahl von Durchkontaktierungen (nicht dargestellt) auf. Die Drähte 118 und die Durchkontaktierungen werden in der unteren dielektrischen Verbindungsschicht 116 abwechselnd aufeinander gestapelt, um leitende Pfade zu und/oder von Halbleiter-Bauelementen (nicht dargestellt) auf dem Substrat zu definieren. Beispiele für das Substrat, die Durchkontaktierungen und die Halbleiter-Bauelemente sind in den 4A und 4B gezeigt.
  • Wie außerdem in der Schnittansicht 700 von 7 gezeigt ist, wird eine dielektrische Durchkontaktierungsschicht 114 auf der Verbindungsstruktur 112 hergestellt. Eine Dicke T1 der dielektrischen Durchkontaktierungsschicht 114 kann zum Beispiel etwa 300 Å oder etwa 250 bis 350 Å betragen oder einen anderen geeigneten Wert oder Bereich von Werten haben.
  • Wie in der Schnittansicht 800 von 8 gezeigt ist, wird ein Paar Untere-Elektrode-Durchkontaktierungen BV in der dielektrischen Durchkontaktierungsschicht 114 hergestellt. Die Untere-Elektrode-Durchkontaktierungen BV erstrecken sich durch die dielektrische Durchkontaktierungsschicht 114 bis zu darunter befindlichen Drähten und verlängern die Verbindungsstruktur 112. Die Untere-Elektrode-Durchkontaktierungen BV weisen jeweilige untere Durchkontaktierungsbeläge 212 und jeweilige untere Durchkontaktierungskörper 214 auf. Es ist zu beachten, dass nur einer der unteren Durchkontaktierungsbeläge 212 und nur einer der unteren Durchkontaktierungskörper 214 bezeichnet sind. Die unteren Durchkontaktierungsbeläge 212 umschließen jeweils Unterseiten der unteren Durchkontaktierungsbeläge 212, um eine Diffusion zu vermeiden. Zum Beispiel können die unteren Durchkontaktierungsbeläge 212 verhindern, dass Material von darunter befindlichen Drähten zu den unteren Durchkontaktierungskörpern 214 diffundiert und/oder Material von den unteren Durchkontaktierungskörpern 214 zu den darunter befindlichen Drähten diffundiert.
  • Bei einigen Ausführungsformen weist ein Prozess zum Herstellen der Untere-Elektrode-Durchkontaktierungen BV die folgenden Schritte auf: 1) Strukturieren der dielektrischen Durchkontaktierungsschicht 114, um Durchkontaktierungsöffnungen zu erzeugen; 2) Abscheiden einer leitfähigen Deckschicht so, dass sie die dielektrische Durchkontaktierungsschicht 114 bedeckt und die Durchkontaktierungsöffnungen belegt; 3) Abscheiden einer leitfähigen Body-Schicht so, dass sie die leitfähige Deckschicht bedeckt und die Durchkontaktierungsöffnungen füllt; und 4) Durchführen einer Planarisierung der leitfähigen Deckschicht und der leitfähigen Body-Schicht, bis eine Oberseite der dielektrischen Durchkontaktierungsschicht 114 erreicht ist. Bei alternativen Ausführungsformen sind jedoch auch andere Verfahren zum Herstellen der Untere-Elektrode-Durchkontaktierungen BV möglich.
  • Wie in der Schnittansicht 900 von 9 gezeigt ist, werden eine erste Speicherzellenstruktur 102a und eine zweite Speicherzellenstruktur 102b jeweils auf den Untere-Elektrode-Durchkontaktierungen BV hergestellt. Die erste und die zweite Speicherzellenstruktur 102a und 102b sind durch einen Zwischenzellenbereich 106a mit einem hohen Seitenverhältnis (HAR; d. h. ein hohes Verhältnis einer Höhe H zu einer Breite W1 ) getrennt. Das HAR kann zum Beispiel größer als etwa 1 : 1, 2 : 1, 5 : 1 oder 10 : 1 sein, oder es kann ein anderes geeignetes Verhältnis sein. Die erste und die zweite Speicherzellenstruktur 102a und 102b weisen jeweils untere Elektroden 202, Datenspeicherelemente 204, obere Elektroden 206, Hartmasken 208 und Seitenwand-Abstandshalter 210 auf. Es ist zu beachten, dass nur eine der unteren Elektroden 202, nur eines der Datenspeicherelemente 204, nur eine der oberen Elektroden 206, nur eine der Hartmasken 208 und nur einige Segmente der Seitenwand-Abstandshalter 210 bezeichnet sind. Die unteren Elektroden 202, die Datenspeicherelemente 204, die oberen Elektroden 206 und die Hartmasken 208 sind aufeinander gestapelt, und die Seitenwand-Abstandshalter 210 bedecken Seitenwände des Stapels.
  • Bei einigen Ausführungsformen weist ein Verfahren zum Herstellen der ersten und der zweiten Speicherzellenstruktur 102a und 102b die folgenden Schritte auf: 1) Abscheiden einer unteren Elektrodenschicht über der dielektrischen Durchkontaktierungsschicht 114 und den Untere-Elektrode-Durchkontaktierungen BV; 2) Abscheiden einer Datenspeicherschicht über der unteren Elektrodenschicht; 3) Abscheiden einer oberen Elektrodenschicht über der Datenspeicherschicht; 4) Abscheiden einer Hartmaskenschicht über der oberen Elektrodenschicht; 5) Strukturieren der unteren Elektrodenschicht, der Datenspeicherschicht, der oberen Elektrodenschicht und der Hartmaskenschicht zu den unteren Elektroden 202, den Datenspeicherelementen 204, den oberen Elektroden 206 bzw. den Hartmasken 208; 6) Abscheiden einer Seitenwand-Abstandshalter-Schicht; und 7) Rückätzen der Seitenwand-Abstandshalter-Schicht, um die Seitenwand-Abstandshalter 210 herzustellen. Bei alternativen Ausführungsformen sind jedoch auch andere Verfahren zum Herstellen der ersten und der zweiten Speicherzellenstruktur 102a und 102b möglich.
  • Obwohl die 8 und 9 die Herstellung der ersten und der zweiten Speicherzellenstruktur 102a und 102b und der Untere-Elektrode-Durchkontaktierungen BV gemäß der Ausführungsform von 2 zeigen, können alternativ die Ausführungsformen der ersten und der zweiten Speicherzellenstruktur 102a und 102b von 3D und/oder 3E verwendet werden.
  • Wie in der Schnittansicht 1000 von 10 gezeigt ist, wird eine Ätzstoppschicht 216 über der ersten und der zweiten Speicherzellenstruktur 102a und 102b hergestellt. Die Ätzstoppschicht 216 bedeckt die erste und die zweite Speicherzellenstruktur 102a und 102b, und sie bedeckt weiterhin den Zwischenzellenbereich 106a, ohne ihn vollständig zu füllen. Bei einigen Ausführungsformen beträgt eine Dicke T2 der Ätzstoppschicht 216 etwa 150 Å oder etwa 100 bis 200 Å, oder sie hat einen anderen geeigneten Wert oder Bereich von Werten. Die Ätzstoppschicht 216 kann zum Beispiel Siliziumcarbid, das gleiche Material wie die dielektrische Durchkontaktierungsschicht 114, ein oder mehrere andere geeignete dielektrische Materialien oder eine Kombination davon sein oder aufweisen. Die Ätzstoppschicht 216 kann zum Beispiel durch Aufdampfung und/oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt werden.
  • Wie weiterhin in der Schnittansicht 1000 von 10 gezeigt ist, wird eine Zwischenzellen-Füllschicht 108 so hergestellt, dass sie die Ätzstoppschicht 216 bedeckt und den ersten Zwischenzellenbereich 106a über der Ätzstoppschicht 216 füllt. Bei einigen Ausführungsformen beträgt eine Dicke T3 der Zwischenzellen-Füllschicht 108 etwa 1500 Å, etwa 600 bis 2000 Å oder mehr als etwa 2000 Å, oder sie hat einen anderen geeigneten Wert oder Bereich von Werten. Die Zwischenzellen-Füllschicht 108 kann zum Beispiel TEOS-Oxid und/oder eine oder mehrere andere geeignete dielektrische Materialien sein oder aufweisen.
  • Die Zwischenzellen-Füllschicht 108 wird mit einem HAR-Abscheidungsprozess hergestellt, sodass sie ohne einen Hohlraum in dem Zwischenzellenbereich 106a entsteht. Bei einem HAR-Abscheidungsprozess ist es weniger wahrscheinlich als bei einem Nicht-HAR-Abscheidungsprozess, dass Hohlräume in HAR-Bereichen entstehen. Der Nicht-HAR-Abscheidungsprozess kann zum Beispiel eine chemische Aufdampfung bei Tiefdruck (LPCVD) oder ein anderer geeigneter Nicht-HAR-Abscheidungsprozess sein oder diesen aufweisen. Der HAR-Abscheidungsprozess kann zum Beispiel eine chemische Aufdampfung bei Unterduck (SA-CVD) unter Verwendung von TEOS- und Ozon-Vorläufern, eine chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), eine chemische Aufdampfung mit einer hohen Abscheidungsrate (HDR-CVD) unter Verwendung eines TEOS-Vorläufers, ein anderes geeignetes HAR- und/oder HDR-Abscheidungsverfahren oder eine Kombination davon sein oder aufweisen. Ein HDR-Abscheidungsprozess kann zum Beispiel ein Prozess mit einer Abscheidungsrate sein, die mindestens etwa 3-, 5- oder 10-mal größer als die eines Nicht-HDR-Abscheidungsprozesses ist. Der Nicht-HDR-Abscheidungsprozess kann zum Beispiel ein LPCVD-Prozess oder ein anderer geeigneter Nicht-HDR-Prozess sein oder diesen aufweisen. Der HDR-Abscheidungsprozess kann zum Beispiel ein SA-CVD-Prozess unter Verwendung eines TEOS-Vorläufers oder ein anderer geeigneter HDR-Abscheidungsprozess sein oder diesen aufweisen. Bei einigen Ausführungsformen sind der HAR- und/oder der HDR-Abscheidungsprozess konform.
  • Wie in der Schnittansicht 1100 von 11 gezeigt ist, wird die Zwischenzellen-Füllschicht 108 rückgeätzt, bis sich ihre Oberseite unter Oberseiten der ersten und der zweiten Speicherzellenstruktur 102a und 102b befindet. Während der Rückätzung dient die Ätzstoppschicht 216 als ein Ätzstopp, um eine Beschädigung der ersten und der zweiten Speicherzellenstruktur 102a und 102b zu vermeiden, und die Dicke T2 der Ätzstoppschicht 216 wird reduziert. Durch die Rückätzung wird die Zwischenzellen-Füllschicht 108 von dem peripheren Bereich 506 und über der ersten und der zweiten Speicherzellenstruktur 102a und 102b entfernt. Durch die Rückätzung wird jedoch nicht die Zwischenzellen-Füllschicht 108 aus dem Zwischenzellenbereich 106a entfernt.
  • Auf Grund der Unterschiede in der Topografie entsteht die Zwischenzellen-Füllschicht 108 mit einer größeren Dicke in dem Zwischenzellenbereich 106a als in dem peripheren Bereich 506 und auf der ersten und der zweiten Speicherzellenstruktur 102a und 102b (siehe zum Beispiel 10). Daher muss die Rückätzung zum Entfernen der Zwischenzellen-Füllschicht 108 aus dem Zwischenzellenbereich 106a länger als aus dem peripheren Bereich 506 und über der ersten und der zweiten Speicherzellenstruktur 102a und 102b durchgeführt werden. Die Rückätzung endet jedoch nach dem Entfernen der Zwischenzellen-Füllschicht 108 aus dem peripheren Bereich 506 und über der ersten und der zweiten Speicherzellenstruktur 102a und 102b, aber vor dem Entfernen der Zwischenzellen-Füllschicht 108 aus dem Zwischenzellenbereich 106a.
  • Wie in der Schnittansicht 1200 von 12 gezeigt ist, wird ein oberer dielektrischer Verbindungsbelag 218 über der Ätzstoppschicht 216 und der Zwischenzellen-Füllschicht 108 hergestellt. Der obere dielektrische Verbindungsbelag 218 bedeckt die Ätzstoppschicht 216 sowie einen Rest des Zwischenzellenbereichs 106a, ohne den Rest des Zwischenzellenbereichs 106a vollständig zu füllen. Bei einigen Ausführungsformen beträgt eine Dicke T4 des oberen dielektrischen Verbindungsbelags 218 etwa 150 Å oder etwa 100 bis 200 Å, oder sie hat einen anderen geeigneten Wert oder Bereich von Werten. Der obere dielektrische Verbindungsbelag 218 kann zum Beispiel TEOS-Oxid, das gleiche Material wie die Zwischenzellen-Füllschicht 108, ein oder mehrere andere geeignete dielektrische Materialien oder eine Kombination davon sein oder aufweisen. Der obere dielektrische Verbindungsbelag 218 kann zum Beispiel durch Aufdampfung und/oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt werden. Bei einigen Ausführungsformen sind der obere dielektrische Verbindungsbelag 218 und die Zwischenzellen-Füllschicht 108 TEOS-Oxid oder sie weisen dieses auf, und der obere dielektrische Verbindungsbelag 218 wird mit einer niedrigeren Geschwindigkeit als die Zwischenzellen-Füllschicht 108 abgeschieden. Der obere dielektrische Verbindungsbelag 218 kann zum Beispiel mit einem LPCVD-Prozess unter Verwendung eines TEOS-Vorläufers oder mit einem anderen geeigneten Nicht-HDR-Abscheidungsprozess hergestellt werden, während die Zwischenzellen-Füllschicht 108 mit einem SA-CVD-Prozess unter Verwendung eines TEOS-Vorläufers oder mit einem anderen geeigneten HDR-Abscheidungsprozess hergestellt werden kann.
  • Wie außerdem in der Schnittansicht 1200 von 12 gezeigt ist, wird eine obere dielektrische Verbindungsschicht 110 so hergestellt, dass sie den oberen dielektrischen Verbindungsbelag 218 bedeckt und einen Rest des Zwischenzellenbereichs 106a füllt. Die obere dielektrische Verbindungsschicht 110 kann zum Beispiel ein dielektrisches ELK-Material und/oder ein oder mehrere andere geeignete dielektrische Materialien sein oder aufweisen. Das dielektrische ELK-Material kann zum Beispiel eine Dielektrizitätskonstante haben, die kleiner als etwa 2,5 oder 2,0 ist oder einen anderen geeigneten Wert hat, und/oder es kann zum Beispiel poröses SiOC und/oder ein oder mehrere andere geeignete dielektrische ELK-Materialien sein oder aufweisen. Bei einigen Ausführungsformen beträgt eine Dicke T5 der oberen dielektrischen Verbindungsschicht 110 etwa 2650 Å, etwa 2560 Å, etwa 2000 bis 3000 Å, oder sie hat einen anderen geeigneten Wert oder Bereich von Werten. Die obere dielektrische Verbindungsschicht 110 kann zum Beispiel durch Aufdampfung und/oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt werden. Bei einigen Ausführungsformen wird die obere dielektrische Verbindungsschicht 110 durch LPCVD oder mit einem anderen geeigneten Nicht-HAR- und/oder Nicht-HDR-Abscheidungsprozess hergestellt. Bei einigen Ausführungsformen wird die obere dielektrische Verbindungsschicht 110 mit einer niedrigeren Geschwindigkeit als die Zwischenzellen-Füllschicht 108 abgeschieden. Die obere dielektrische Verbindungsschicht 110 kann zum Beispiel mit einem LPCVD-Prozess hergestellt werden, und die Zwischenzellen-Füllschicht 108 kann mit einem SA-CVD-Prozess unter Verwendung eines TEOS-Vorläufers oder mit einem anderen geeigneten HDR-Abscheidungsprozess hergestellt werden.
  • Da der Zwischenzellenbereich 106a ein HAR hat, würde die obere dielektrische Verbindungsschicht 110 mit einem Hohlraum in dem Zwischenzellenbereich 106a entstehen, wenn die Zwischenzellen-Füllschicht 108 weggelassen wird. Da jedoch die Zwischenzellen-Füllschicht 108 den Zwischenzellenbereich 106a teilweise füllt, hat ein Rest des Zwischenzellenbereichs 106a ein vergleichsweise niedriges Seitenverhältnis. Dadurch entsteht die obere dielektrische Verbindungsschicht 110 ohne einen Hohlraum in dem Zwischenzellenbereich 106a. Ein Hohlraum in dem Zwischenzellenbereich 106a wäre zwar elektrisch isolierend, aber er hätte eine niedrigere Dielektrizitätskonstante als die obere dielektrische Verbindungsschicht 110 und wäre daher leichter anfällig für einen dielektrischen Durchschlag, der zu einem Leckstrom führt. Somit wird durch Herstellen der oberen dielektrischen Verbindungsschicht 110 ohne einen Hohlraum in dem Zwischenzellenbereich 106a der Leckstrom in dem Zwischenzellenbereich 106a und in anderen ähnlichen Bereichen in einer Speichermatrix reduziert.
  • Wie in der Schnittansicht 1300 von 13 gezeigt ist, werden die obere dielektrische Verbindungsschicht 110, der obere dielektrische Verbindungsbelag 218, die Ätzstoppschicht 216, die Hartmasken 208 und die dielektrische Durchkontaktierungsschicht 114 strukturiert, um Durchkontaktierungsöffnungen 1302 zu erzeugen. Die Durchkontaktierungsöffnungen 1302 legen die oberen Elektroden 206 sowie mindestens einen der Drähte 118 in dem peripheren Bereich 506 frei. Die Strukturierung kann zum Beispiel mit einem fotolithografischen und Ätzprozess oder mit einem anderen geeigneten Strukturierungsverfahren durchgeführt werden. Bei einigen Ausführungsformen weist der fotolithografische oder Ätzprozess die folgenden Schritte auf: 1) Herstellen einer ersten Maske 1304 auf der oberen dielektrischen Verbindungsschicht 110 und mit einem Layout der Durchkontaktierungsöffnungen 1302; 2) Durchführen einer Ätzung in die vorgenannten Schichten (z. B. die obere dielektrische Verbindungsschicht 110), wenn die erste Maske 1304 an der richtigen Stelle ist; und 3) vollständiges oder teilweises Entfernen der ersten Maske 1304. Die erste Maske 1304 kann zum Beispiel ein Fotoresist und/oder ein Hartmaskenmaterial sein oder aufweisen.
  • Wie in den Schnittansichten 1400 und 1500 der 14 und 15 gezeigt ist, wird die obere dielektrische Verbindungsschicht 110 strukturiert, um Drahtöffnungen 1502 (siehe 15) zu erzeugen, die sich mit den Durchkontaktierungsöffnungen 1302 überlappen (siehe 14). Die Strukturierung kann zum Beispiel mit einem fotolithografischen oder Ätzprozess oder mit einem anderen geeigneten Strukturierungsverfahren durchgeführt werden. Bei einigen Ausführungsformen weist der fotolithografische oder Ätzprozess die folgenden Schritte auf: 1) Herstellen einer zweiten Maske 1402 auf der oberen dielektrischen Verbindungsschicht 110 und mit einem Layout der Drahtöffnungen 1502; 2) Durchführen einer Ätzung in die obere dielektrische Verbindungsschicht 110, wenn die zweite Maske 1402 an der richtigen Stelle ist; und 3) vollständiges oder teilweises Entfernen der zweiten Maske 1402. Die zweite Maske 1402 kann zum Beispiel ein Fotoresist und/oder ein Hartmaskenmaterial sein oder aufweisen.
  • Wie in der Schnittansicht 1600 von 16 gezeigt ist, wird eine leitfähige Schicht 1602 so hergestellt, dass sie die Durchkontaktierungsöffnungen 1302 (siehe 14) und die Drahtöffnungen 1502 (siehe 15) füllt. Die leitfähige Schicht 1602 kann zum Beispiel durch Aufdampfung, Elektroplattierung, stromlose Plattierung, mit einem anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 1700 von 17 gezeigt ist, wird eine Planarisierung an der leitfähigen Schicht 1602 (siehe 16) durchgeführt, um weitere Drähte 118 und weitere Durchkontaktierungen 120 herzustellen. Der Übersichtlichkeit halber ist die Schraffur zwischen den weiteren Drähten 118 und den weiteren Durchkontaktierungen 120 geändert worden, ungeachtet dessen, dass die weiteren Drähte 118 und die weiteren Durchkontaktierungen 120 miteinander zusammenhängen. Die weiteren Drähte 118 umfassen leitfähige Leitungen CL, die jeweils über der ersten und der zweiten Speicherzellenstruktur 102a und 102b angeordnet sind und mittels der weiteren Durchkontaktierungen 120 mit diesen elektrisch verbunden sind. Es kann eine Planarisierung zum Beispiel mit einer chemisch-mechanische Polierung (CMP) und/oder mit einem anderen geeigneten Planarisierungsverfahren durchgeführt werden.
  • Obwohl die 7 bis 17 für ein Verfahren beschrieben werden, dürfte wohlverstanden sein, dass die in den 7 bis 17 gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern eigenständig und unabhängig von dem Verfahren verwendet werden können. Und obwohl die 7 bis 17 als eine Reihe von Schritten beschrieben werden, dürfte wohlverstanden sein, dass die Reihenfolge der Schritte bei anderen Ausführungsformen geändert werden kann. Bei anderen Ausführungsformen können einige Schritte, die dargestellt und/oder beschrieben werden, vollständig oder teilweise weggelassen werden. Zum Beispiel kann die Rückätzung bei 11 weggelassen werden, um Ausführungsformen des integrierten Chips von 3A herzustellen. Bei anderen Ausführungsformen können weitere Schritte ausgeführt werden, die nicht dargestellt und/oder beschrieben werden. Zum Beispiel kann die Rückätzung bei 11 weggelassen werden, und zwischen den Schritten der 10 und 12 kann eine Planarisierung durchgeführt werden, um den integrierten Chip von 3B herzustellen. Als ein weiteres Beispiel kann die Rückätzung bei 11 durchgeführt werden, und eine Planarisierung kann zwischen den Schritten der 10 und 11 durchgeführt werden, um den integrierten Chip von 3C herzustellen. Die Planarisierung in beiden Beispielen kann zum Beispiel eine Oberseite der oberen dielektrischen Verbindungsschicht 110 glätten, und/oder sie kann zum Beispiel mit einer CMP oder einem anderen geeigneten Planarisierungsverfahren durchgeführt werden. Bei einigen Ausführungsformen werden die Verfahren, die in den 7 bis 17 offenbart sind, zum Herstellen von anderen Strukturen verwendet.
  • In 18 ist ein Ablaufdiagramm 1800 einiger Ausführungsformen des Verfahrens der 7 bis 17 gezeigt.
  • In einem Schritt 1802 wird eine Verbindungsstruktur teilweise über einem Substrat hergestellt, wobei die Verbindungsstruktur einen ersten und einen zweiten Draht aufweist, wobei der erste und der zweite Draht entlang einer Oberseite der Verbindungsstruktur aneinander grenzen. Siehe zum Beispiel 7.
  • In einem Schritt 1804 wird eine dielektrische Durchkontaktierungsschicht so hergestellt, dass sie die Verbindungsstruktur bedeckt. Siehe zum Beispiel 7.
  • In einem Schritt 1806 werden eine erste Untere-Elektrode-Durchkontaktierung und eine zweite Untere-Elektrode-Durchkontaktierung so hergestellt, dass sie sich durch die dielektrische Durchkontaktierungsschicht bis zu dem ersten bzw. dem zweiten Draht erstrecken. Siehe zum Beispiel 8.
  • In einem Schritt 1808 werden eine erste Speicherzellenstruktur und eine zweite Speicherzellenstruktur auf der ersten bzw. der zweiten Untere-Elektrode-Durchkontaktierung hergestellt, wobei ein Zwischenzellenbereich zwischen der ersten und der zweiten Speicherzellenstruktur ein HAR hat (siehe zum Beispiel 9). Bei alternativen Ausführungsformen werden die erste und die zweite Speicherzellenstruktur so hergestellt, dass sie mit der ersten bzw. der zweiten Untere-Elektrode-Durchkontaktierung eine Einheit bilden. Nicht-beschränkende Beispiele für diese Einheit sind in den 3D und 3E gezeigt.
  • In einem Schritt 1810 wird eine Zwischenzellen-Füllschicht so hergestellt, dass sie die erste und die zweite Speicherzellenstruktur und die dielektrische Durchkontaktierungsschicht bedeckt, wobei die Zwischenzellen-Füllschicht mit einem HAR-Abscheidungsprozess hergestellt wird (siehe zum Beispiel 10). Der HAR-Abscheidungsprozess kann zum Beispiel ein SA-CVD-Prozess unter Verwendung von TEOS- und Ozon-Vorläufern, ein HDP-CVD-Prozess, ein HDR-CVD-Prozess unter Verwendung eines TEOS-Vorläufers, ein anderer geeigneter HAR- und/oder HDR-Abscheidungsprozess oder eine Kombination davon sein oder diese aufweisen.
  • In einem Schritt 1812 wird die Zwischenzellen-Füllschicht rückgeätzt, bis ihre Oberseite unter Oberseiten der ersten und der zweiten Speicherzellenstruktur ausgespart ist (siehe zum Beispiel 11). Bei alternativen Ausführungsformen wird eine Planarisierung an einer Oberseite der Zwischenzellen-Füllschicht zwischen den Schritten 1810 und 1812 durchgeführt, und/oder die Rückätzung wird weggelassen.
  • In einem Schritt 1814 wird die Verbindungsstruktur um die erste und die zweite Speicherzellenstruktur und die dielektrische Durchkontaktierungsschicht fertig gestellt. Siehe zum Beispiel die 12 bis 17.
  • Obwohl das Ablaufdiagramm 1800 von 18 hier als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben wird, dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen Schritten oder Ereignissen durchgeführt werden oder ablaufen. Außerdem brauchen hier nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und ein oder mehrere der hier dargestellten Schritte können in einem oder mehreren anderen Schritten und/oder Phasen ausgeführt werden.
  • Bei einigen Ausführungsformen stellt die vorliegende Anmeldung ein Verfahren mit den folgenden Schritte bereit: Herstellen eines Paars Speicherzellenstrukturen auf einer dielektrischen Durchkontaktierungsschicht, wobei die Speicherzellenstrukturen durch einen Zwischenzellenbereich getrennt sind; Abscheiden einer Zwischenzellen-Füllschicht so, dass sie die Speicherzellenstrukturen und die dielektrische Durchkontaktierungsschicht bedeckt und außerdem den Zwischenzellenbereich füllt; Aussparen der Zwischenzellen-Füllschicht, bis sich eine Oberseite der Zwischenzellen-Füllschicht unter einer Oberseite des Paars Speicherzellenstrukturen befindet und der Zwischenzellenbereich teilweise geleert ist; und Abscheiden einer dielektrischen Verbindungsschicht so, dass sie die Speicherzellenstrukturen und die Zwischenzellen-Füllschicht bedeckt und außerdem einen geleerten Teil des Zwischenzellenbereichs füllt. Bei einigen Ausführungsformen hat der Zwischenzellenbereich ein Verhältnis von Höhe zu Breite, das größer als etwa 2 : 1 ist, wobei die Zwischenzellen-Füllschicht und die dielektrische Verbindungsschicht ohne einen Hohlraum in dem Zwischenzellenbereich hergestellt werden. Bei einigen Ausführungsformen wird die Zwischenzellen-Füllschicht mit einem SA-CVD-Prozess unter Verwendung eines TEOS-Vorläufers abgeschieden. Bei einigen Ausführungsformen wird die dielektrische Verbindungsschicht mit einer niedrigeren Geschwindigkeit als die Zwischenzellen-Füllschicht abgeschieden. Bei einigen Ausführungsformen umfasst das Paar Speicherzellenstrukturen eine erste Speicherzellenstruktur, wobei die Zwischenzellen-Füllschicht eine erste Dicke auf einer ersten Seite der ersten Speicherzellenstruktur und eine zweite Dicke auf einer zweiten Seite der ersten Speicherzellenstruktur hat, wobei die zweite Seite der ersten Seite gegenüberliegt und zu dem Zwischenzellenbereich zeigt und die zweite Dicke größer als die erste Dicke ist. Bei einigen Ausführungsformen wird durch das Aussparen die Zwischenzellen-Füllschicht vollständig von der ersten Seite, aber nicht von der zweiten Seite der ersten Speicherzellenstruktur entfernt. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Abscheiden eines dielektrischen Verbindungsbelags über der Zwischenzellen-Füllschicht mit einer ersten Geschwindigkeit, wobei die dielektrische Verbindungsschicht über dem dielektrischen Verbindungsbelag abgeschieden wird, wobei die Zwischenzellen-Füllschicht mit einer zweiten Geschwindigkeit abgeschieden wird, die höher als die erste Geschwindigkeit ist, und der dielektrische Verbindungsbelag und die Zwischenzellen-Füllschicht das gleiche Material aufweisen. Bei einigen Ausführungsformen umfasst das Paar Speicherzellenstrukturen eine erste Speicherzellenstruktur, wobei das Verfahren weiterhin Folgendes umfasst: Herstellen einer leitfähigen Leitung und einer Durchkontaktierung so, dass sie sich über der ersten Speicherzellenstruktur befinden und in die dielektrische Verbindungsschicht eingebettet sind, wobei die leitfähige Leitung und die Durchkontaktierung durch eine gemeinsame Abscheidung hergestellt werden und sich die Durchkontaktierung von der leitfähigen Leitung bis zu der ersten Speicherzellenstruktur erstreckt.
  • Bei einigen Ausführungsformen stellt die vorliegende Anmeldung einen integrierten Chip bereit, der Folgendes aufweist: ein Paar Drähte; eine erste Speicherzellenstruktur und eine zweite Speicherzellenstruktur, die über den Drähten angeordnet sind; eine Zwischenzellen-Füllschicht, die die erste und die zweite Speicherzellenstruktur trennt und eine Oberseite hat, die unter einer Oberseite der ersten Speicherzellenstruktur ausgespart ist, wobei die Zwischenzellen-Füllschicht auf einer ersten Seite der ersten Speicherzellenstruktur angeordnet ist, die zu der zweiten Speicherzellenstruktur zeigt, aber nicht auf einer zweiten Seite der ersten Speicherzellenstruktur angeordnet ist, die der ersten Seite gegenüberliegt; und eine dielektrische Verbindungsschicht, die über der ersten und der zweiten Speicherzellenstruktur und der Zwischenzellen-Füllschicht angeordnet ist und außerdem zu der Oberseite der Zwischenzellen-Füllschicht hin bis unter die Oberseite der ersten Speicherzellenstruktur verläuft. Bei einigen Ausführungsformen ist die Oberseite der Zwischenzellen-Füllschicht von nahe der ersten Speicherzellenstruktur bis nahe der zweiten Speicherzellenstruktur durchgehend gewölbt. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin eine Matrix von Speicherzellenstrukturen auf, wobei die Matrix die erste und die zweite Speicherzellenstruktur umfasst und die Zwischenzellen-Füllschicht eine Draufsicht hat, die gitterförmig ist und an Rändern der Matrix endet. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: eine leitfähige Leitung, die über der ersten Speicherzellenstruktur angeordnet ist und in die dielektrische Verbindungsschicht eingebettet ist; und eine Durchkontaktierung, die in der dielektrischen Verbindungsschicht angeordnet ist und sich von der leitfähigen Leitung bis zu der ersten Speicherzellenstruktur erstreckt. Bei einigen Ausführungsformen ist die leitfähige Leitung über der zweiten Speicherzellenstruktur angeordnet, wobei die leitfähige Leitung einen nach unten verlaufenden Vorsprung seitlich zwischen der ersten und der zweiten Speicherzellenstruktur aufweist. Bei einigen Ausführungsformen weist die Zwischenzellen-Füllschicht TEOS-Oxid auf, wobei die dielektrische Verbindungsschicht ein dielektrisches Material aufweist, das eine Dielektrizitätskonstante hat, die niedriger als etwa 2,0 ist. Bei einigen Ausführungsformen haben die erste und die zweite Speicherzellenstruktur eine Höhe und sie sind durch einen Abstand getrennt, wobei ein Verhältnis der Höhe zu dem Abstand größer als etwa 2,5 : 1 ist und die Zwischenzellen-Füllschicht und die dielektrische Verbindungsschicht keine Hohlräume seitlich zwischen der ersten und der zweiten Speicherzellenstruktur haben.
  • Bei einigen Ausführungsformen stellt die vorliegende Anmeldung einen weiteren integrierten Chip bereit, der Folgendes aufweist: ein Paar Drähte; eine erste Speicherzellenstruktur und eine zweite Speicherzellenstruktur, die über den Drähten angeordnet sind; eine Zwischenzellen-Füllschicht, die über der ersten und der zweiten Speicherzellenstruktur angeordnet ist und einen Zwischenzellenbereich direkt zwischen der ersten und der zweiten Speicherzellenstruktur füllt, wobei die Zwischenzellen-Füllschicht eine größere Dicke in dem Zwischenzellenbereich als auf der ersten und der zweiten Speicherzellenstruktur hat; eine dielektrische Verbindungsschicht, die über der Zwischenzellen-Füllschicht angeordnet ist, wobei die dielektrische Verbindungsschicht eine Dielektrizitätskonstante hat, die niedriger als die der Zwischenzellen-Füllschicht ist; eine leitfähige Leitung, die in die dielektrische Verbindungsschicht eingebettet ist; und eine Durchkontaktierung, die sich von der leitfähigen Leitung durch die Zwischenzellen-Füllschicht bis zu der ersten Speicherzellenstruktur erstreckt. Bei einigen Ausführungsformen ist die leitfähige Leitung über der zweiten Speicherzellenstruktur angeordnet, wobei die Zwischenzellen-Füllschicht eine Oberseite hat, die seitlich zwischen der ersten und der zweiten Speicherzellenstruktur vertieft ist. Bei einigen Ausführungsformen ist die leitfähige Leitung über der zweiten Speicherzellenstruktur angeordnet, wobei die Zwischenzellen-Füllschicht eine Oberseite hat, die direkt über der ersten Speicherzellenstruktur bis direkt über der zweiten Speicherzellenstruktur im Wesentlichen planar ist. Bei einigen Ausführungsformen ist eine Oberseite der Durchkontaktierung gegenüber einer Oberseite der Zwischenzellen-Füllschicht erhöht. Bei einigen Ausführungsformen weist die Zwischenzellen-Füllschicht TEOS-Oxid auf, wobei die dielektrische Verbindungsschicht ein dielektrisches Material aufweist, das eine Dielektrizitätskonstante hat, die niedriger als etwa 2,5 ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen eines Paars Speicherzellenstrukturen (102a, 102b) auf einer dielektrischen Durchkontaktierungsschicht (116), wobei die Speicherzellenstrukturen (102a, 102b) durch einen Zwischenzellenbereich (106a) getrennt sind; Abscheiden einer Zwischenzellen-Füllschicht (108) so, dass sie die Speicherzellenstrukturen (102a, 102b) und die dielektrische Durchkontaktierungsschicht (116) bedeckt und außerdem den Zwischenzellenbereich (106a) füllt; Aussparen der Zwischenzellen-Füllschicht (108), bis sich eine Oberseite der Zwischenzellen-Füllschicht (108) unter einer Oberseite des Paars Speicherzellenstrukturen (102a, 102b) befindet und der Zwischenzellenbereich (106a) teilweise geleert ist; und Abscheiden einer dielektrischen Verbindungsschicht (110) so, dass sie die Speicherzellenstrukturen (102a, 102b) und die Zwischenzellen-Füllschicht (108) bedeckt und außerdem einen geleerten Teil des Zwischenzellenbereichs (106a) füllt.
  2. Verfahren nach Anspruch 1, wobei der Zwischenzellenbereich ein Verhältnis von Höhe zu Breite hat, das größer als etwa 2 : 1 ist, und die Zwischenzellen-Füllschicht und die dielektrische Verbindungsschicht ohne einen Hohlraum in dem Zwischenzellenbereich entstehen.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Zwischenzellen-Füllschicht mit einem SA-CVD-Prozess (SA-CVD: chemische Aufdampfung bei Unterduck) unter Verwendung eines TEOS-Vorläufers (TEOS: Tetraethylorthosilicat) abgeschieden wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Verbindungsschicht mit einer niedrigeren Geschwindigkeit als die Zwischenzellen-Füllschicht abgeschieden wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Paar Speicherzellenstrukturen eine erste Speicherzellenstruktur umfasst, wobei die Zwischenzellen-Füllschicht eine erste Dicke auf einer ersten Seite der ersten Speicherzellenstruktur und eine zweite Dicke auf einer zweiten Seite der ersten Speicherzellenstruktur hat, wobei die zweite Seite der ersten Seite gegenüberliegt und zu dem Zwischenzellenbereich zeigt und die zweite Dicke größer als die erste Dicke ist.
  6. Verfahren nach Anspruch 5, wobei durch das Aussparen die Zwischenzellen-Füllschicht vollständig von der ersten Seite, aber nicht von der zweiten Seite der ersten Speicherzellenstruktur entfernt wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Abscheiden eines dielektrischen Verbindungsbelags über der Zwischenzellen-Füllschicht mit einer ersten Geschwindigkeit, wobei die dielektrische Verbindungsschicht über dem dielektrischen Verbindungsbelag abgeschieden wird, die Zwischenzellen-Füllschicht mit einer zweiten Geschwindigkeit abgeschieden wird, die höher als die erste Geschwindigkeit ist, und der dielektrische Verbindungsbelag und die Zwischenzellen-Füllschicht das gleiche Material aufweisen.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Paar Speicherzellenstrukturen eine erste Speicherzellenstruktur umfasst und das Verfahren weiterhin Folgendes umfasst: Herstellen einer leitfähigen Leitung und einer Durchkontaktierung so, dass sie sich über der ersten Speicherzellenstruktur befinden und in die dielektrische Verbindungsschicht eingebettet sind, wobei die leitfähige Leitung und die Durchkontaktierung durch eine gemeinsame Abscheidung hergestellt werden und sich die Durchkontaktierung von der leitfähigen Leitung bis zu der ersten Speicherzellenstruktur erstreckt.
  9. Integrierter Chip mit: einem Paar Drähte (118); einer ersten Speicherzellenstruktur (102a) und einer zweiten Speicherzellenstruktur (102b) über den Drähten (118); einer Zwischenzellen-Füllschicht (108), die die erste und die zweite Speicherzellenstruktur (102a, 102b) trennt und eine Oberseite hat, die unter eine Oberseite der ersten Speicherzellenstruktur (102a) ausgespart ist, wobei die Zwischenzellen-Füllschicht (108) auf einer ersten Seite der ersten Speicherzellenstruktur (102a) angeordnet ist, die zu der zweiten Speicherzellenstruktur (102b) zeigt, aber nicht auf einer zweiten Seite der ersten Speicherzellenstruktur (102a) angeordnet ist, die der ersten Seite gegenüberliegt; und einer dielektrischen Verbindungsschicht (110), die über der ersten und der zweiten Speicherzellenstruktur (102a, 102b) und der Zwischenzellen-Füllschicht (108) angeordnet ist und außerdem zu der Oberseite der Zwischenzellen-Füllschicht (108) hin bis unter die Oberseite der ersten Speicherzellenstruktur (102a) verläuft.
  10. Integrierter Chip nach Anspruch 9, wobei die Oberseite der Zwischenzellen-Füllschicht von nahe der ersten Speicherzellenstruktur bis nahe der zweiten Speicherzellenstruktur durchgehend gewölbt ist.
  11. Integrierter Chip nach Anspruch 9 oder 10, der weiterhin eine Matrix von Speicherzellenstrukturen aufweist, wobei die Matrix die erste und die zweite Speicherzellenstruktur umfasst und die Zwischenzellen-Füllschicht eine Draufsicht hat, die gitterförmig ist und an Rändern der Matrix endet.
  12. Integrierter Chip nach einem der Ansprüche 9 bis 11, der weiterhin Folgendes aufweist: eine leitfähige Leitung, die über der ersten Speicherzellenstruktur angeordnet ist und in die dielektrische Verbindungsschicht eingebettet ist; und eine Durchkontaktierung, die in der dielektrischen Verbindungsschicht angeordnet ist und sich von der leitfähigen Leitung bis zu der ersten Speicherzellenstruktur erstreckt.
  13. Integrierter Chip nach Anspruch 12, wobei die leitfähige Leitung über der zweiten Speicherzellenstruktur angeordnet ist und einen nach unten verlaufenden Vorsprung seitlich zwischen der ersten und der zweiten Speicherzellenstruktur aufweist.
  14. Integrierter Chip nach einem der Ansprüche 9 bis 13, wobei die Zwischenzellen-Füllschicht TEOS-Oxid (TEOS: Tetraethylorthosilicat) aufweist und die dielektrische Verbindungsschicht ein dielektrisches Material aufweist, das eine Dielektrizitätskonstante hat, die niedriger als etwa 2,0 ist.
  15. Integrierter Chip nach einem der Ansprüche 9 bis 14, wobei die erste und die zweite Speicherzellenstruktur eine Höhe haben und durch einen Abstand getrennt sind, wobei ein Verhältnis der Höhe zu dem Abstand größer als etwa 2,5 : 1 ist und die Zwischenzellen-Füllschicht und die dielektrische Verbindungsschicht keine Hohlräume seitlich zwischen der ersten und der zweiten Speicherzellenstruktur haben.
  16. Integrierter Chip mit: einem Paar Drähte (118); einer ersten Speicherzellenstruktur (102a) und einer zweiten Speicherzellenstruktur (102b), die über den Drähten (118) angeordnet sind; einer Zwischenzellen-Füllschicht (108), die über der ersten und der zweiten Speicherzellenstruktur (102a, 102b) angeordnet ist und einen Zwischenzellenbereich (106a) direkt zwischen der ersten und der zweiten Speicherzellenstruktur (102a, 102b) füllt, wobei die Zwischenzellen-Füllschicht (108) eine größere Dicke in dem Zwischenzellenbereich (106a) als auf der ersten und der zweiten Speicherzellenstruktur (102a, 102b) hat; einer dielektrischen Verbindungsschicht (110), die über der Zwischenzellen-Füllschicht (108) angeordnet ist, wobei die dielektrische Verbindungsschicht (110) eine Dielektrizitätskonstante hat, die niedriger als die der Zwischenzellen-Füllschicht (108) ist; einer leitfähigen Leitung (118), die in die dielektrische Verbindungsschicht (110) eingebettet ist; und einer Durchkontaktierung (120), die sich von der leitfähigen Leitung (118) durch die Zwischenzellen-Füllschicht (108) bis zu der ersten Speicherzellenstruktur (102a) erstreckt.
  17. Integrierter Chip nach Anspruch 16, wobei die leitfähige Leitung über der zweiten Speicherzellenstruktur angeordnet ist und die Zwischenzellen-Füllschicht eine Oberseite hat, die seitlich zwischen der ersten und der zweiten Speicherzellenstruktur vertieft ist.
  18. Integrierter Chip nach Anspruch 16 oder 17, wobei die leitfähige Leitung über der zweiten Speicherzellenstruktur angeordnet ist und die Zwischenzellen-Füllschicht eine Oberseite hat, die direkt über der ersten Speicherzellenstruktur bis direkt über der zweiten Speicherzellenstruktur im Wesentlichen planar ist.
  19. Integrierter Chip nach einem der Ansprüche 16 bis 18, wobei eine Oberseite der Durchkontaktierung gegenüber einer Oberseite der Zwischenzellen-Füllschicht erhöht ist.
  20. Integrierter Chip nach einem der Ansprüche 16 bis 19, wobei die Zwischenzellen-Füllschicht TEOS-Oxid (TEOS: Tetraethylorthosilicat) aufweist und die dielektrische Verbindungsschicht ein dielektrisches Material aufweist, das eine Dielektrizitätskonstante hat, die niedriger als etwa 2,5 ist.
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