CN111092153B - 集成芯片及其形成方法 - Google Patents

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Abstract

本申请的各个实施例针对集成芯片，该集成芯片包括由无空隙介电结构分隔开的存储器单元。在一些实施例中，在通孔介电层上形成一对存储器单元结构，其中存储器单元结构由单元间区域分隔开。形成覆盖存储器单元结构和通孔介电层的单元间填充层，并且单元间填充层还填充单元间区域。使单元间填充层凹陷，直到单元间填充层的顶面低于该对存储器单元结构的顶面，并且部分地清除单元间区域。形成覆盖存储器单元结构和单元间填充层的互连介电层，互连介电层还填充单元间区域的清除部分。本发明的实施例还涉及集成芯片的形成方法。

Description

集成芯片及其形成方法
技术领域
本发明的实施例涉及集成芯片及其形成方法。
背景技术
许多现代电子器件包括非易失性存储器。非易失性存储器是能够在没有电力的情况下存储数据的电子存储器。下一代非易失性存储器的有希望的候选者是电阻式随机存取存储器(RRAM)。RRAM具有相对简单的结构，消耗小的单元面积，具有低开关电压，具有快速切换时间，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。
发明内容
本发明的实施例提供了一种形成集成芯片的方法，包括：在通孔介电层上形成一对存储器单元结构，其中，所述存储器单元结构由单元间区域分隔开；沉积覆盖存储器单元结构和所述通孔介电层的单元间填充层，并且所述单元间填充层还填充所述单元间区域；使所述单元间填充层凹陷，直到所述单元间填充层的顶面低于所述一对存储器单元结构的顶面，并且部分地清除所述单元间区域；以及沉积覆盖存储器单元结构和所述单元间填充层的互连介电层，所述互连介电层还填充所述单元间区域的清除部分。
本发明的另一实施例提供了一种集成芯片，包括：一对线；第一存储器单元结构和第二存储器单元结构，位于所述线上方；单元间填充层，将所述第一存储器单元结构和所述第二存储器单元结构分隔开并且具有凹陷在所述第一存储器单元结构的顶面下方的顶面，其中，所述单元间填充层位于面向所述第二存储器单元结构的所述第一存储器单元结构的第一侧上，但不在所述第一存储器单元结构的与所述第一侧相对的第二侧上；以及互连介电层，位于所述第一存储器单元结构和所述第二存储器单元结构以及所述单元间填充层上面，并且还朝向所述单元间填充层的顶面延伸到所述第一存储器单元结构的顶面下方。
本发明的又一实施例提供了一种集成芯片，包括：一对线；第一存储器单元结构和第二存储器单元结构，位于所述线上；单元间填充层，位于所述第一存储器单元结构和所述第二存储器单元结构上面，并且填充直接位于所述第一存储器单元结构和所述第二存储器单元结构之间的单元间区域，其中，所述单元间填充层在所述单元间区域处具有比所述第一存储器单元结构和所述第二存储器单元结构的顶部处更大的厚度；互连介电层，位于所述单元间填充层上面，其中，所述互连介电层的介电常数小于所述单元间填充层的介电常数；导线，嵌入所述互连介电层中；以及通孔，从所述导线延伸穿过所述单元间填充层到所述第一存储器单元结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比率绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了包括由无空隙介电结构分隔开的存储器单元结构的集成芯片的一些实施例的截面图。
图2示出了图1A的集成芯片的一些更详细实施例的截面图。
图3A至图3E示出了图2的集成芯片的一些替代实施例的截面图。
图4A和图4B示出了集成芯片的一些实施例的截面图，其中单晶体管单电阻器(1T1R)单元结构包括图1A和图1B的存储器单元结构。
图5示出集成芯片的一些实施例的顶部布局，集成芯片包括由无空隙介电结构分隔开的存储器单元结构的阵列。
图6A和图6B示出了图5的集成芯片的一些实施例的截面图。
图7至图17示出了用于形成集成芯片的方法的一些实施例的一系列截面图，该集成芯片包括由无空隙介电结构分隔开的存储器单元结构。
图18示出了图7至图17的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比率任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
用于形成电阻式随机存取存储器(RRAM)阵列的方法可以例如包括：在多个行和多个列中形成多个RRAM单元结构；沉积覆盖RRAM单元结构的互连介电层；以及形成嵌入互连介电层并沿RRAM阵列的各列延伸的导线。导线与各列中的RRAM单元结构的顶部电极电耦合，并且例如可以是字线或位线，这取决于RRAM阵列的存储器架构。互连介电层可以例如是或包括极低k(ELK)介电材料或一些其他合适的介电材料。ELK介电材料可以例如具有小于约2.5、2.0的介电常数或一些其他合适值。
该方法的挑战在于互连介电层在相邻RRAM单元结构之间具有凹痕，因为相邻RRAM单元结构之间的高度较低。因为位线形成为嵌入到互连介电层中，所以位线与凹痕共形，因此沿着各列具有向下的突起。向下突起的宽度从顶部到底部减小，因此底部表面具有小的曲率半径。小的曲率半径增加了电场强度，因此增加了介电击穿的可能性。该方法的另一个挑战是RRAM阵列的行方向间距小，并且沿着行分隔开RRAM单元结构的单元间区域具有高纵横比(即，高度与高度的高比率)。由于高纵横比，互连介电层在单元间区域形成空隙。空隙是电绝缘的，但具有比互连介电层低的介电常数。因此，空隙具有比互连介电层更高的介电击穿可能性。此外，空隙与向下突起相邻，因此由于向下突起处的高电场强度而导致介电击穿的风险增加。
在RRAM单元结构的使用期间，可以在RRAM单元结构上施加高电压以设置和重置RRAM单元结构。高电压、空隙、向下突起和ELK介电材料可能有助于介电击穿，从而有助于单元间区域的泄漏路径。泄漏路径可以从导线延伸，并且因此从顶部电极延伸到RRAM单元结构，穿过向下突起、互连介电层和空隙延伸到RRAM单元结构的底部电极。泄漏路径可能进而导致读取和/或写入干扰，并因此导致RRAM阵列的可靠性降低。
本申请的各种实施例涉及一种用于形成集成芯片的方法，该集成芯片包括由无空隙介电结构分隔开的存储器单元。例如，存储器单元可以是RRAM单元或一些其他合适的存储器单元。在一些实施例中，该方法包括：形成一对存储器单元结构，其中存储器单元结构由具有高纵横比(HAR)的单元间区域分隔开；形成覆盖存储器单元结构的单元间填充层，并进一步填充单元间区域，其中通过HAR沉积工艺形成单元间填充层；使单元间填充层凹陷，直到单元间填充层的上表面低于存储器单元结构的上表面，并且单元间区域被部分清除；形成覆盖存储器单元结构和单元间填充层的互连介电层，并进一步填充单元间区域的清除部分。例如，HAR可以是高度与宽度之比大于约1：1、约2：1、约2.5：1.0、约5：1或一些其它合适的比率。HAR沉积工艺可以例如是或包括高沉积速率(HDR)正硅酸乙酯(TEOS)沉积工艺或一些其他合适的HAR和/或HDR沉积工艺。互连介电层可以例如是或包括ELK介电材料和/或一些其他合适的介电材料。
因为通过HAR沉积工艺形成单元间填充层，所以即使单元间区域具有HAR，单元间填充层也形成为没有空隙地填充单元间区域。在凹陷之后，单元间填充层部分地填充单元间区域。此外，单元间区域的清除部分具有比整个单元间区域更低的纵横比。由于这种较低的纵横比，互连介电层形成为没有空隙地填充单元间区域的清除部分。通过防止在单元间区域处形成空隙，降低了单元间区域处的介电击穿的风险。单元间区域的介电击穿有可能在存储器单元结构的顶部和底部电极之间形成泄漏路径。因此，降低单元间区域处的介电击穿的可能性降低了对存储器单元结构的读取和/或写入干扰的风险，并增加了存储器单元结构的读取和/或写入可靠性。
因为可以在没有昂贵的光掩模的情况下执行用于形成和凹陷单元间填充层的工艺，所以可以以成本有效的方式在单元间区域处防止空隙。此外，因为用于防止单元间区域处的空隙的工艺可以通过HDR TEOS沉积工艺和回蚀刻来执行，所以该工艺与逻辑和/或互补金属氧化物半导体(CMOS)制造工艺兼容。
参考图1A，提供了包括第一存储器单元结构102a和第二存储器单元结构102b的集成芯片的一些实施例的截面图100A。第一和第二存储器单元结构102a、102b通过无空隙介电结构104彼此分隔开，无空隙介电结构104在第一和第二存储器单元结构102a、102b之间的第一单元间区域106a处没有空隙。如本文所用的，空隙可以是例如真空密封区域和/或充气区域。无空隙介电结构104包括单元间填充层108和上部互连介电层110。单元间填充层108和上部互连介电层110各自部分地填充第一单元间区域106a。此外，上部互连介电层110位于单元间填充层108以及第一和第二存储器单元结构102a、102b上面。
第一单元间区域106a具有HAR(即，高度H与宽度W1的高比率)。HAR可以是例如约1：1-5：1、约1：1-2.5：1、约2.5：1-5：1或一些其它合适的比率。此外，HAR可以例如大于约1：1、约2：1、约2.5：1、约5：1或一些其他合适的比率。由于HAR，如果省略了单元间填充层108，则上部互连介电层110将在第一单元间区域106a处形成或将具有形成空隙的高可能性。然而，因为单元间填充层108部分地填充第一单元间区域106a，所以与整个第一单元间区域106a相比，第一单元间区域106a的剩余部分具有低纵横比(LAR)。因此，上部互连介电层110在第一单元间区域106a处没有形成空隙或形成空隙的可能性不高。
如下文所见，通过HAR沉积工艺形成单元间填充层108，因此单元间填充层108在第一单元间区域106a处不形成空隙。在一些实施例中，单元间填充层108是TEOS氧化物或包括TEOS氧化物，和/或HAR沉积工艺是或包括HDR TEOS沉积工艺。然而，其他材料和/或其他HAR沉积工艺是适合的。例如，HDR TEOS工艺可以具有比上部互连介电层110的沉积速率高至少约3、5或10倍的高沉积速率。然而，其他值也是适合的。
通过在第一单元间区域106a处没有空隙地形成上部互连介电层110和单元间填充层108，减小了第一单元间区域106a处的介电击穿的可能性。上部互连介电层110和/或单元间填充层108中的空隙是电绝缘的，但具有比上部互连介电层110和单元间填充层108低的介电常数。因此，空隙比上部互连介电层110和单元间填充层108更倾向于介电击穿。因此，消除第一单元间区域106a处的空隙减小了第一单元间区域106a处的介电击穿的可能性。
第一单元间区域106a处的介电击穿具有形成从第一和第二存储器单元结构102a、102b的底部电极(未示出)到导线CL的泄漏路径的可能性。导线CL分别位于第一和第二存储器单元结构102a、102b上面，并通过顶部电极通孔TV电耦合到第一和第二存储器单元结构102a、102b的顶部电极(未示出)。取决于第一和第二存储器单元结构102a、102b的存储器架构，导线CL可以是位线或字线。例如，当第一和第二存储器单元结构102a、102b具有交叉点存储器架构时，导线CL可以是字线。因为导线CL电耦合到第一和第二存储器单元结构102a、102b的顶部电极，所以泄漏路径可能导致对第一和第二存储器单元结构102a、102b的读取和/或写入干扰。因此，通过消除第一单元间区域106a处的空隙，可以防止泄漏路径，并且可以增加第一和第二存储器单元结构102a、102b的可靠性。此外，可以增加集成芯片的制造产量。
在一些实施例中，第一和第二存储器单元结构102a、102b是RRAM单元结构或一些其它合适的存储器单元结构。在一些实施例中，上部互连介电层110是或包括ELK介电材料和/或一些其他合适的介电材料。ELK介电材料可以例如具有小于约2.5、2.0或一些其他合适值的介电常数和/或可以例如是或包括多孔碳氧化硅(SiOC)和/或一些其它合适的ELK介电材料。在一些实施例中，上部互连介电层110具有比单元间填充层108更小的介电常数。例如，上部互连介电层110可以是或包括ELK介电材料，并且单元间填充层108可以是或包含TEOS氧化物。然而，其他材料是合适的。
第一和第二存储器单元结构102a、102b位于互连结构112中。互连结构112包括无空隙介电结构104、通孔介电层114和下部互连介电层116。通孔介电层114位于下部互连介电层116上面，并且无空隙介电结构104位于通孔介电层114上面。此外，互连结构112包括堆叠在互连结构112的各个介电层(例如，上部互连介电层110和下部互连介电层116)中的多条线118和多个通孔120。多条线118和多个通孔120限定将第一和第二存储器单元结构102a、102b电耦合到集成芯片的其他器件和/或组件(未示出)的导电路径。多条线118包括导线CL，并且多个通孔120包括顶部电极通孔TV。此外，多个通孔120包括分别位于通孔介电层114中的第一和第二存储器单元结构102a、102b下面的底部电极通孔BV。
在一些实施例中，通孔介电层114是或包括碳化硅和/或一些其他合适的介电材料。在一些实施例中，下部互连介电层116是或包括ELK介电材料和/或一些其他合适的介电材料。在一些实施例中，下部互连介电层116是或包括与上部互连介电层110相同的材料。在一些实施例中，线118和/或通孔120是或包括铜、铝、铝铜、钨、一些其他合适的金属、氮化钛、氮化钽、一些其他合适的导电材料或前述的任何组合。
参考图1B，提供了沿着与截取图1A的截面图100A的轴线垂直的轴线的集成芯片的一些实施例的截面图100B。例如，图1A的截面图100A可以沿着在X维度上延伸的轴线截取，而图1B的截面图100B可以沿着在Y维度上延伸的轴线截取，反之亦然。集成芯片包括第一存储器单元结构102a，并且还包括第三存储器单元结构102c。例如，第三存储器单元结构102c可以示出和/或描述为图1A的第二存储器单元结构102b。
第一和第三存储器单元结构102a、102c通过无空隙介电结构104彼此分隔开。无空隙介电结构104在第一和第三存储器单元结构102a、102c之间的第二单元间区域106b处没有空隙。第二单元间区域106b具有与第一单元间区域106a(参见图1A)相比较低的纵横比(即，高度H与宽度W2的比率)。因此，即使省略了单元间填充层108，上部互连介电层110也可以在第二单元间区域106b处形成为没有空隙或形成空隙的可能性不高。
由于第二单元间区域106b处的较低高度，上部互连介电层110在第二单元间区域106b上面形成有凹痕。此外，因为位于第一和第三存储器单元结构102a、102c上面并且由第一和第三存储器单元结构102a、102c共享的导线CL嵌入到上部互连介电层110中，所以导线CL具有填充凹痕的向下突起。凹口和向下突起的宽度从顶部到底部减小，并且可以例如具有V形轮廓和/或一些其他合适的轮廓。此外，向下突起与平坦表面相比具有小曲率半径的底面。小的曲率半径进而增加了向下突起处的电场强度。
如果省略了单元间填充层108，则凹痕和向下突起将较大并且延伸到紧密靠近第一和第三存储器单元结构102a、102c的底部电极(未示出)。紧密靠近和增加的电场强度将共同导致第二单元间区域106b处的介电击穿的高风险。介电击穿的高风险进而将导致从导线CL穿过第二单元间区域106b延伸到底部电极的泄漏路径的高风险。这种泄漏路径可能导致对第一和第三存储器单元结构102a、102c的读取和/或写入干扰，并且因此可能降低第一和第三存储器单元结构102a、102c的可靠性。
因为上部互连介电层110形成在单元间填充层108上方，所以凹痕和向下突起较小并且远离第一和第三存储器单元结构102a、102c的底部电极。因此，尽管在向下突起的底面处的电场强度增加，但在第二单元间区域106b处的介电击穿的可能性是低的。由于介电击穿的可能性低，从导线CL穿过第二单元间区域106b延伸到底部电极的泄漏路径的可能性低。因此，单元间填充层108降低了对第一和第三存储器单元结构102a、102c的读取和/或写入干扰的可能性，并进一步提高了第一和第三存储器单元结构102a、102c的读取和/或写入可靠性。
参考图2，提供了图1A的集成芯片的一些更详细实施例的截面图200，其中第一和第二存储器单元结构102a、102b包括单独的底部电极202、单独的数据存储元件204、单独的顶部电极206、单独的硬掩模208和单独的侧壁间隔件210。注意，只有一个底部电极202、只有一个数据存储元件204、只有一个顶部电极206、只有一个硬掩模208以及仅侧壁间隔件210的一些区段被标记。
数据存储元件204分别位于底部电极202上面，顶部电极206分别位于数据存储元件204上面，并且硬掩模208分别位于顶部电极206上面。此外，侧壁间隔件210位于顶部电极206和底部电极202的侧壁上。底部电极202和/或顶部电极206可以例如是或包括金属和/或一些其他合适的导电材料。数据存储元件204可以是或包括例如高k介电材料(例如，氧化铪或一些其他合适的高k介电材料)、铁电材料、磁隧道结(MTJ)、一些其他合适的数据存储材料和/或结构或前述的任何组合。侧壁间隔件210可以是或包括例如氮化硅和/或一些其他合适的电介质。此外，侧壁间隔件210可以是或包括例如与硬掩模208相同的材料。在一些实施例中，第一和第二存储器单元结构102a、102b是RRAM单元结构、铁电随机存取存储器(FeRAM)单元结构、磁阻式随机存取存储器(MRAM)单元结构或一些其他合适的存储器单元结构。
底部电极通孔BV分别位于第一和第二存储器单元结构102a、102b下面，并且包括单独的底部通孔衬垫212和单独的底部通孔主体214。注意，仅一个底部通孔衬垫212和仅一个底部通孔主体214被标记。底部通孔衬垫212分别盖住底部通孔主体214的下侧，以防止底部通孔主体214的材料扩散到下面的线和/或防止下面的线的材料扩散到底部通孔主体214。底部通孔衬垫212可以是或包括例如氮化钛、氮化钽、一些其他合适的衬垫材料或前述的任何组合。底部通孔主体214可以是或包括例如铂、铱、钌、钨、银、铜、镍、一些其他合适的导电材料或前述的任何组合。
无空隙介电结构104还包括蚀刻停止层216和上部互连介电衬垫218。蚀刻停止层216衬于第一和第二存储器单元结构102a、102b并且将单元间填充层108与侧壁间隔件210和通孔介电层114分隔开。上部互连介电衬垫218衬于蚀刻停止层216和单元间填充层108。此外，上部互连介电衬垫218将蚀刻停止层216和单元间填充层108与上部互连介电层110分隔开。蚀刻停止层216可以是或包括例如碳化硅和/或一些其他合适的电介质。在一些实施例中，蚀刻停止层216是或包括与通孔介电层114相同的介电材料。上部互连介电衬垫218可以是或包括例如TEOS氧化物和/或其他一些其他合适的电介质。在一些实施例中，上部互连介电衬垫218和单元间填充层108是或包括相同的材料(例如，TEOS氧化物或一些其他合适的材料)，除了单元间填充层108由HDR沉积工艺形成而上部互连介电衬垫218通过相对慢的沉积工艺(即，非HDR沉积工艺)形成之外。
虽然底部电极202示出为与底部电极通孔BV分隔开，但是在替代实施例中，底部电极202和底部电极通孔BV可以完全或部分地集成。例如，底部电极202和底部通孔主体214而不是底部通孔衬垫212，可以集成为相同沉积和/或材料块的区域。作为另一实例，底部电极202、底部通孔主体214和底部通孔衬垫212可以集成在一起，以便成为相同沉积和/或材料块的区域。
参考图3A，提供图2的集成芯片的一些替代实施例的截面图300A，其中，单元间填充层108覆盖第一和第二存储器单元结构102a、102b，并且具有与下面的形貌共形的顶面108t。
参考图3B，提供了图2的集成芯片的一些替代实施例的截面图300B，其中，单元间填充层108覆盖第一和第二存储器单元结构102a、102b，并且具有平坦或基本平坦的顶面108t。
参考图3C，提供了图2的集成芯片的一些替代实施例的截面图300C，其中，单元间填充层108具有平坦或基本平坦的顶面。
参考图3D，提供了图2的集成芯片的一些替代实施例的截面图300D，其中底部电极202限定了底部电极通孔BV。底部电极202穿过通孔介电层114突出并且在底部电极通孔BV处凹陷。数据存储元件204、顶部电极206和硬掩模208堆叠在底部电极202上方并且与底部电极202共形。此外，数据存储元件204、顶部电极206和硬掩模208直接压在底部电极通孔BV上方。注意，仅标记了一个底部电极202，仅标记了一个数据存储元件204，仅标记了一个顶部电极206，并且仅标记了一个硬掩模208。
第一和第二存储器单元结构102a、102b还包括位于数据存储元件204和顶部电极206之间的单独的盖层302。盖层302是或包括比顶部电极206与氧气具有更高的反应性的导电材料。这种氧反应性可以例如根据触发导电材料和氧气之间的反应的能量的量来量化。反应性越高，能量越少，反之亦然。当第一和第二存储器单元结构102a、102b是RRAM单元结构时，盖层302可以例如增加可用的氧离子和氧空位以进行切换。因此，盖层302可以例如增加第一和第二存储器单元结构102a、102b的切换窗口。在一些实施例中，顶部电极206是或包括钽、铝、钨、钌、铂、镍、铜、金、一些其他合适的材料或前述的任何组合，而盖层302是或包括铪、钛、锆、镧、一些其他合适的材料或前述的任何组合。
参考图3E，提供了图3D的集成芯片的一些替代实施例的截面图300E，其中底部电极202限定底部电极通孔BV并且具有平坦或者大致平坦的顶面。例如，底部电极202可以具有T形轮廓或一些其他合适的轮廓。而且，第一和第二存储器单元结构102a、102b具有分别覆盖底部电极202的下侧的单独的底部电极衬垫304，以防止底部电极202的材料扩散到下面的线和/或防止下面的线的材料扩散到底部电极202。底部电极衬垫304可以是或包括例如氮化钛、氮化钽、一些其他合适的衬垫材料或前述的任何组合。底部电极202可以是或包括例如铂、铱、钌、钨、银、铜、镍、一些其他合适的导电材料或前述的任何组合。
虽然图3D和图3E包括盖层302，但是在替代实施例中可以省略盖层302。类似地，虽然图3E包括底部电极衬垫304，但是在替代实施例中可以省略底部电极衬垫304。虽然图2和图3A至图3C不包括图3D和图3E的盖层302，但是在替代实施例中，盖层302可以包括在顶部电极206和数据存储元件204之间。虽然图3C至图3E包括凹陷在第一和第二存储器单元结构102a、102b的顶面下方的单元间填充层108，但是在替代实施例中，单元间填充层108可以覆盖如图3A和/或图3B所示的第一和第二存储器单元结构102a、102b。虽然图2和图3A至图3E中示出为具有蚀刻停止层216和上部互连介电衬垫218，但是在替代实施例中，可以省略蚀刻停止层216和/或上部互连介电衬垫218。
虽然图2和图3A至图3E是沿与图1A相同的轴线截取的。图2和图3A至图3E的替换实施例可以沿与图1B相同的轴线截取。在这样的替换实施例中，第二存储器单元结构102b替换为具有与第一存储器单元结构102a相同结构的第三存储器单元结构102c。此外，第一和第二存储器单元结构102a、102b的单独的导线CL替换为如图1B所示的第一和第三存储器单元结构102a、102c共用的公共导线CL。
参考图4A，提供集成芯片的一些实施例的截面图400A，其中第一单晶体管单电阻器(1T1R)单元结构402a和第二1T1R单元结构402b分别包括图1A的第一和第二存储器单元结构102a、102b。第一和第二1T1R单元结构402a、402b还包括单独的漏极区404和单独的漏极侧导电路径406。注意，仅标记了漏极区404中的一个。
漏极区404位于衬底408中并通过沟槽隔离结构410电隔离。漏极区404是用于在第一和第二存储器单元结构102a、102b处于阵列中时单独地选择第一和第二存储器单元结构102a、102b的存取晶体管的部分。衬底408可以例如是体硅衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。沟槽隔离结构410包括氧化硅和/或一些其他合适的介电材料。沟槽隔离结构410可以例如是浅沟槽隔离(STI)结构或一些其他合适的沟槽隔离结构。
漏极侧导电路径406将漏极区404电耦合到第一和第二存储器单元结构102a、102b的底部电极(未示出)。此外，漏极侧导电路径406由互连结构112限定。互连结构112包括多条线118和多个通孔120，并且线118和通孔120交替地堆叠。线118包括分别位于第一和第二存储器单元结构102a、102b上面并且分别通过通孔120电耦合到第一和第二存储器单元结构102a、102b的顶部电极(未示出)的位线BL。线118和通孔120可以是或包括例如铜、铝、铝铜、钛、钨、氮化钛、一些其他合适的导电材料或前述的任何组合。
参考图4B，沿着与截取图4A的截面图400A的轴线垂直的轴线提供图4A的集成芯片的一些实施例的截面图400B。第一1T1R单元结构402a和第三1T1R单元结构402c分别包括图1B的第一和第三存储器单元结构102a、102c。第一和第三1T1R单元结构402a、402c还包括单独的漏极侧导电路径406、单独的存取晶体管412和单独的源极侧导电路径414。注意，只有一个漏极侧导电路径406、只有一个存取晶体管412以及只有一个源极侧导电路径414被标记。
存取晶体管412位于衬底408上，位于衬底408和互连结构112之间。此外，存取晶体管412通过沟槽隔离结构410彼此电隔离。存取晶体管412包括单独的漏极区404、单独的源极区416、单独的栅极介电层418和单独的栅电极420。注意，只有一个漏极区404、只有一个源极区416、只有一个栅介电层418以及只有一个栅电极420被标记。在第一和第三存储器单元结构102a、102c处于阵列中的实施例中，栅电极420分别位于栅极介电层418上面并且限定字线。漏极区404和源极区416位于衬底408中。漏极区404分别与栅电极420的漏极侧交界，并且源极区416分别与栅电极420的源极侧交界。
漏极侧导电路径406将漏极区404电耦合到第一和第三存储器单元结构102a、102c，并且源极侧导电路径414将源极区416电耦合到源极线SL。注意，只有一条源极线SL被标记。漏极侧和源极侧导电路径406、414由多条线118和多个通孔120限定。
尽管使用图1A中的第一和第二存储器单元结构102a、102b和底部电极通孔BV的实施例示出了图4A，但是可以可选地使用图2和图3A至图3E中的任何一个或组合的实施例。虽然使用图1B中的第一和第三存储器单元结构102a、102c和底部电极通孔BV的实施例示出了图4B，但是图2和图3A至图3E中的任何一个或组合中的第一存储器单元结构102a和底部电极通孔BV的实施例可以可选地用于第一和第三存储器单元结构102a、102c。虽然使用图1A和图1B中的无空隙介电结构104的实施例示出了图4A和图4B，但是可以可选地使用图3A和图3B的任何一个中的实施例。
参考图5，提供了集成芯片的一些实施例的顶部布局500，集成芯片包括至少部分地由单元间填充层108分隔开的存储器单元结构102的阵列。注意，仅标记了一些存储器单元结构102。如上所述，单元间填充层108降低了覆盖存储器单元结构102(当在横截面中观察时)的互连介电层(未示出)中的介电击穿的风险。通过使用ELK介电材料(由于低介电常数)加剧了这种介电击穿，并且可能产生存储器单元结构102的顶部电极和底部电极之间的泄漏路径。在一些实施例中，单元间填充层108具有网格状布局或其他一些合适的布局。
存储器单元结构102位于集成芯片的存储器区域502处，并且处于多行和多列中。存储器单元结构102沿着行具有第一间距P1，并且还具有沿着列大于第一间距P1的第二间距P2。第一间距P1可以例如与图1A中的第一宽度W1相同，而第二间距P2可以例如与图1B中的第二宽度W2相同。存储器单元结构102可以例如如图1A、图1B、图2、图3A至图3E、图4A和图4B中的任何一个或组合中所示和/或描述的。图1A、图2、图3A至图3E和图4A可以沿着线A-A'截取，和/或图1B和图4B可以沿线B-B'截取。在一些实施例中，存储器单元结构102部分地限定如图4A和图4B所示和所述的单独的1T1R单元结构。在其他实施例中，存储器单元结构102部分地限定单独的单选择器单电阻器(1S1R)单元结构或其他合适的单元结构。
导线CL分别沿着列延伸并且与相应列中的存储器单元结构102电耦合。取决于存储器单元结构102的存储器架构，导线CL还可称为位线或字线。外围器件504在集成芯片的外围区506处围绕存储器单元结构102。注意，仅标记了一些导线CL和一些外围器件504。外围器件504可以例如是或包括晶体管和/或其他合适的半导体器件。此外，外围器件504可以例如采用用于存储器单元结构102的操作的读取/写入电路和/或其他合适的电路。
参照图6A和图6B，提供了图5的集成芯片的一些实施例的截面图600A、600B。图6A的截面图600A可以例如沿着图5中的线A-A'截取，而图6B的截面图600B可以例如沿着图5中的线B-B'截取。存储器单元结构102如图2的第一和第二存储器单元结构102a、102b所示，并且底部电极通孔BV如图2所示。此外，存储器单元结构102由无空隙介电结构104分隔开，无空隙介电结构104包括单元间填充层108、上部互连介电层110、蚀刻停止层216和上部互连介电衬垫218。注意，在图6A和图6B的每个中仅标记一个存储器单元结构102，并且在图6A和图6B的每个中仅标记一个底部电极通孔BV。此外，注意，存储器单元结构102的组成部件在图6A和图6B的每个中仅标记一次。
虽然使用图2中的第一和第二存储器单元结构102a、102b和底部电极通孔BV的实施例示出了图6A和图6B，但是在替代实施例中可以使用图3D和图3E中的实施例。此外，虽然使用图2中的无空隙介电结构104的实施例示出了图6A和图6B，但是在替代实施例中可以使用图3A和图3B中的实施例。
参照图7至图17，提供了用于形成包括由无空隙介电结构分隔开的存储器单元结构的集成芯片的方法的一些实施例的一系列截面图700-1700。截面图700-1700是沿着沿X维度延伸的轴线截取的，因此可以例如沿图5中的线A-A'截取。在替代实施例中，截面图700-1700可以沿着在Y维度上延伸的轴线获取和/或可以沿着图5中的线B-B'截取。例如，可以执行该方法以形成图1A、图1B、图2、图3A至图3E、图4A、图4B、图5、图6A和图6B的任何一个或组合中的集成芯片。
如图7的截面图700所示，互连结构112部分地形成在衬底(未示出)上方。互连结构112形成在正形成的集成芯片的存储器区域502处，并且还形成在正形成的集成芯片的外围区域506处。存储器区域502的顶部布局和/或外围区域506的顶部布局可以例如如图5所示。互连结构112包括下部互连介电层116，并且还包括多条线118和多个通孔(未示出)。线118和通孔交替地堆叠在下部互连介电层116中，以限定到衬底上的半导体器件(未示出)和/或从半导体器件(未示出)的导电路径。衬底、通孔和半导体器件的实例示于图4A和图4B中。
还通过图7的截面图700示出，在互连结构112上形成通孔介电层114。通孔介电层114的厚度T1可以例如为约300埃、约250-350埃或一些其他合适的值或值的范围。
如图8的截面图800所示，在通孔介电层114中形成一对底部电极通孔BV。底部电极通孔BV延伸穿过通孔介电层114到下面的线并且扩展互连结构112。底部电极通孔BV包括单独的底部通孔衬垫212和单独的底部通孔主体214。注意，仅标记底部通孔衬垫212中的一个和底部通孔主体214中的一个。底部通孔衬垫212覆盖底部通孔衬垫212的下侧以防止扩散。例如，底部通孔衬垫212可以防止来自下面的线的材料扩散到底部通孔主体214和/或可以防止底部通孔主体214的材料扩散到下面的线。
在一些实施例中，用于形成底部电极通孔BV的工艺包括：1)图案化通孔介电层114以形成通孔开口；2)沉积覆盖通孔介电层114并且衬于通孔开口的导电衬垫层；3)沉积覆盖导电衬垫层并且填充通孔开口的导电主体层；以及4)对导电衬垫和主体层进行平坦化，直到到达通孔介电层114的顶面。然而，在替代实施例中，用于形成底部电极通孔BV的其他工艺是合适的。
如图9的截面图900所示，第一存储器单元结构102a和第二存储器单元结构102b分别形成在底部电极通孔BV上。第一和第二存储器单元结构102a、102b由具有高纵横比(即，高度H与宽度W1的高比率)的单元间区域106a分隔开。HAR可以例如大于约1：1、2：1、5：1、10：1或一些其他合适的比率。第一和第二存储器单元结构102a、102b包括单独的底部电极202、单独的数据存储元件204、单独的顶部电极206、单独的硬掩模208和单独的侧壁间隔件210。注意，仅一个底部电极202、仅一个数据存储元件204、仅一个顶部电极206、仅一个硬掩模208以及仅一个侧壁间隔件210被标记。底部电极202、数据存储元件204、顶部电极206和硬掩模208彼此堆叠，并且侧壁间隔件210衬于堆叠件的侧壁。
在一些实施例中，用于形成第一和第二存储器单元结构102a、102b的工艺包括：1)在通孔介电层114和底部电极通孔BV上方沉积底部电极层；2)在底部电极层上方沉积数据存储层；3)在数据存储层上方沉积顶部电极层；4)在顶部电极层上方沉积硬掩模层；5)将底部电极层、数据存储层、顶部电极层和硬掩模层分别图案化为底部电极202、数据存储元件204、顶部电极206和硬掩模208；6)沉积侧壁间隔件层；7)蚀刻侧壁间隔件层以形成侧壁间隔件210。然而，在替代实施例中，用于形成第一和第二存储器单元结构102a、102b的其他工艺是合适的。
尽管图8和图9示出了根据图2中的实施例的第一和第二存储器单元结构102a、102b和底部电极通孔BV的形成，可以可选地形成图3D和/或图3E中的第一和第二存储器单元结构102a、102b的实施例。
如图10的截面图1000所示，在第一和第二存储器单元结构102a、102b上方形成蚀刻停止层216。蚀刻停止层216衬于第一和第二存储器单元结构102a、102b，并进一步衬于单元间区域106a而不完全填充单元间区域106a。在一些实施例中，蚀刻停止层216的厚度T2为约150埃、约100-200埃或一些其他合适的值或值的范围。蚀刻停止层216可以是例如或包括碳化硅、与通孔介电层114相同的材料、一些其他合适的介电材料或前述的任何组合。蚀刻停止层216可以例如通过气相沉积和/或一些其他合适的沉积工艺形成。
还通过图10的截面图1000示出，形成单元间填充层108，其覆盖蚀刻停止层216并在蚀刻停止层216上方填充单元间区域106a。在一些实施例中，单元间填充层108的厚度T3为约1500埃、约600-2000埃、大于约2000埃或一些其他合适的值或值的范围。单元间填充层108可以例如是或包括TEOS氧化物和/或一些其他合适的介电材料。
通过HAR沉积工艺形成单元间填充层108，使得单元间填充层108在单元间区域106a处没有空隙地形成。与非HAR沉积工艺相比，HAR沉积工艺不太可能在HAR区域中形成空隙。非HAR沉积工艺可以例如是或包括低压化学气相沉积(LPCVD)工艺或一些其他合适的非HAR沉积工艺。HAR沉积工艺可以是例如或者包括使用TEOS和臭氧前体的亚大气压化学气相沉积(SA-CVD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺、使用TEOS前体的HDR化学气相沉积(HDR-CVD)工艺、一些其他合适的HAR和/或HDR沉积工艺或前述的任何组合。例如，HDR沉积工艺可以是沉积速率比非HDR沉积工艺大至少约3、5或10倍的工艺。非HDR沉积工艺可以例如是或包括LPCVD工艺或一些其他合适的非HDR工艺。HDR沉积工艺可以是例如或包括使用TEOS前体的SA-CVD工艺或一些其他合适的HDR沉积工艺。在一些实施例中，HAR和/或HDR沉积工艺是共形的。
如图11的截面图1100所示，对单元间填充层108进行回蚀刻，直到单元间填充层108的顶面在第一和第二存储器单元结构102a、102b的顶面下方。在回蚀刻期间，蚀刻停止层216用作蚀刻停止层以防止对第一和第二存储器单元结构102a、102b的损坏，并且蚀刻停止层216的厚度T2减小。回蚀刻从外围区域506清除单元间填充层108，并进一步从第一和第二存储器单元结构102a、102b的顶部清除单元间填充层108。然而，回蚀不会从单元间区域106a清除单元间填充层108。
由于形貌的不同，单元间填充层108在单元间区域106a处形成的厚度大于在外围区域506处的厚度以及在第一和第二存储器单元结构102a、102b的顶部上的厚度。例如，参见图10。因此，回蚀刻将必须持续更长时间以从单元间区域106a清除单元间填充层108而不是从外围区域506以及第一和第二存储器单元结构102a、102b的顶部上清除单元填充层108。然而，在从单元区域506以及第一和第二存储器单元结构的顶部上清除单元间填充层108之后但在从单元间区域106a清除单元间填充层108之前，回蚀刻停止。
如图12的截面图1200所示，在蚀刻停止层216和单元间填充层108上方形成上部互连介电衬垫218。上部互连介电衬垫218衬于蚀刻停止层216，并且进一步衬于单元间区域106a的剩余部分，而不完全填充单元间区域106a的剩余部分。在一些实施例中，上部互连介电衬垫218的厚度T4为约150埃、约100-200埃或一些其他合适的值或值的范围。上部互连介电衬垫218可以例如是或包括TEOS氧化物、与单元间填充层108相同的材料、一些其他合适的电介质或前述的任何组合。上部互连介电衬垫218可以例如通过气相沉积和/或一些其他合适的沉积工艺形成。在一些实施例中，上部互连介电衬垫218和单元间填充层108是或包括TEOS氧化物，并且上部互连介电衬垫218以比单元间填充层108更慢的速率沉积。例如，上部互连介电衬垫218可以通过使用TEOS前体的LPCVD工艺或一些其他合适的非HDR沉积工艺形成，而单元间填充层108可以通过使用TEOS前体的SA-CVD工艺或一些其它合适的HDR沉积工艺形成。
如图12的截面图1200所示，形成上部互连介电层110，其覆盖上部互连介电衬垫218并填充单元间区域106a的剩余部分。上部互连介电层110可以例如是或包括ELK介电材料和/或一些其他合适的介电材料。ELK介电材料可以例如具有小于约2.5、2.0或一些其他合适值的介电常数和/或可以例如是或包括多孔SiOC和/或一些其他合适的ELK介电材料。在一些实施例中，上部互连介电层110的厚度T5为约2650埃、约2560埃、约2000-3000埃或一些其他合适的值或值的范围。上部互连介电层110可以例如通过气相沉积和/或一些其他合适的沉积工艺形成。在一些实施例中，上部互连介电层110通过LPCVD或一些其他合适的非HAR和/或非HDR沉积工艺形成。在一些实施例中，上部互连介电层110以比单元间填充层108更慢的速率沉积。例如，上部互连介电层110可以通过LPCVD工艺形成，并且单元间填充层108可以通过使用TEOS前体的SA-CVD工艺或一些其他合适的HDR沉积工艺形成。
因为单元间区域106a具有HAR，所以如果省略单元间填充层108，则上部互连介电层110将在单元间区域106a处形成空隙。然而，因为单元间填充层108部分地填充单元间区域106a，所以单元间区域106a的剩余部分具有相对低的纵横比。因此，上部互连介电层110在单元间区域106a处没有形成空隙。单元间区域106a处的空隙将是电绝缘的，但是具有比上部互连介电层110更低的介电常数，因此更容易导致介电击穿，从而导致漏电流。因此，通过在单元间区域106a处形成没有空隙的上部互连介电层110，在单元区域106a和存储器阵列中的其他类似区域处减小漏电流。
如图13的截面图1300所示，图案化上部互连介电层110、上部互连介电衬垫218、蚀刻停止层216、硬掩模208和通孔介电层114以形成通孔开口1302。通孔开口1302暴露顶部电极206并且还暴露外围区域506处的至少一条线118。图案化可以例如通过光刻/蚀刻工艺或一些其它合适的图案化工艺来执行。在一些实施例中，光刻/蚀刻工艺包括：1)在上部互连介电层110上形成第一掩模1304，第一掩模1304具有通孔开口1302的布局；2)在第一掩模1304就位的情况下对上述层(例如，上部互连介电层110)进行蚀刻；以及3)完全或部分地去除第一掩模1304。第一掩模1304可以是或包括例如光刻胶和/或硬掩模材料。
如图14和图15的截面图1400、1500所示，图案化上部互连介电层110以形成与通孔开口1302(参见图14)重叠的线开口1502(参见图15)。图案化可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。在一些实施例中，光刻/蚀刻工艺包括：1)在上部互连介电层110上形成第二掩模1402，第二掩模1402具有线开口1502的布局；2)在第二掩模1402就位的情况下对上部互连介电层110进行蚀刻；以及3)完全或部分地去除第二掩模1402。第二掩模1402可以是或包括例如光刻胶和/或硬掩模材料。
如图16的截面图1600所示，形成导电层1602，导电层1602填充通孔开口1302(参见图14)和线开口1502(参见图15)。导电层1602可以例如通过气相沉积、电镀、化学镀、一些其他合适的沉积工艺或前述的任何组合形成。
如图17的截面图1700所示，对导电层1602(参见图16)执行平坦化以形成额外的线118和额外的通孔120。为清楚起见，散列已经在额外的线118和额外的通孔120之间改变，尽管额外的线118和额外的通孔120彼此连续。额外的线118包括分别位于第一和第二存储器单元结构102a、102b上面并且通过额外的通孔120电耦合到第一和第二存储器单元结构102a、102b的导线CL。平坦化可以例如通过化学机械抛光(CMP)和/或一些其他合适的平坦化执行。
虽然参照方法描述了图7至图17，可以理解，图7至图17所示的结构不限于该方法，而是可以独立于该方法。此外，尽管将图7至图17描述为一系列动作，应当理解，在其他实施例中可以改变动作的顺序。在其他实施例中，可以全部或部分地省略所示出和/或描述的一些动作。例如，可以省略图11中的回蚀刻以形成图3A中的集成芯片的实施例。在其他实施例中，可以执行未示出和/或描述的额外的动作。例如，可以省略图11中的回蚀刻，并且可以在图10和图12的动作之间执行平坦化，以形成图3B中的集成芯片。作为另一个实例，可以执行图11中的回蚀刻，并且可以在图10和图11的动作之间执行平坦化，以形成图3C中的集成芯片。两个实例中的平坦化可以例如使上部互连介电层110的顶面平坦和/或可以例如通过CMP或一些其他合适的平坦化工艺来执行。在一些实施例中，图7至图17所公开的方法应用于形成其他结构。
参考图18，提供了图7至图17的方法的一些实施例的框图1800。
在1802处，在衬底上方部分地形成互连结构，其中互连结构包括第一线和第二线，并且其中，第一线和第二线沿着互连结构的顶面相邻。例如，参见图7。
在1804处，形成覆盖互连结构的通孔介电层。例如，参见图7。
在1806处，形成第一底部电极通孔和第二底部电极通孔，分别延伸穿过通孔介电层到第一和第二线。参见，例如，图8。
在1808处，在第一和第二底部电极通孔上分别形成第一存储器单元结构和第二存储器单元结构，其中第一和第二存储器单元结构之间的单元间区域具有HAR。参见，例如，图9。在替代实施例中，第一和第二存储器单元结构分别与第一和第二底部电极通孔一体形成。这种集成的非限制性实例在图3D和图3E中示出。
在1810处，形成覆盖第一和第二存储器单元结构和通孔介电层的单元间填充层，其中通过HAR沉积工艺形成单元间填充层。参见，例如，图10。HAR沉积工艺可以例如是或者包括使用TEOS和臭氧前体的SA-CVD工艺、HDP-CVD工艺、使用TEOS前体的HDR-CVD工艺、一些其他合适的HAR和/或HDR沉积工艺或前述的任何组合。
在1812处，回蚀刻单元间填充层，直到单元间填充层的顶面凹陷在第一和第二存储器单元结构的顶面下方。参见，例如，图11。在替代实施例中，在1810和1812处的动作之间对单元间填充层的顶面执行平坦化和/或省略回蚀刻。
在1814处，在第一和第二存储器单元结构和通孔介电层周围完成互连结构。参见，例如，图12至图17。
虽然图18的框图1800在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本申请提供了一种方法，包括：在通孔介电层上形成一对存储器单元结构，其中所述存储器单元结构由单元间区域分隔开；沉积覆盖存储器单元结构和通孔介电层的单元间填充层，并且单元间填充层还填充单元间区域；使单元间填充层凹陷，直到单元间填充层的顶面低于该对存储器单元结构的顶面，并且部分地清除单元间区域；以及沉积覆盖存储器单元结构和单元间填充层的互连介电层，互连介电层还填充单元间区域的清除部分。在一些实施例中，单元间区域的高度与宽度的比率大于约2：1，其中单元间填充层和互连介电层在单元间区域没有形成空隙。在一些实施例中，使用正硅酸乙酯前体通过SA-CVD工艺沉积单元间填充层。在一些实施例中，互连介电层以比单元间填充层更慢的速率沉积。在一些实施例中，所述一对存储器单元结构包括第一存储器单元结构，其中所述单元间填充层在所述第一存储器单元结构的第一侧上具有第一厚度，并且还在所述第一存储器单元结构的第二侧上具有第二厚度，其中第二侧与第一侧相对并且面向单元间区域，并且其中第二厚度大于第一厚度。在一些实施例中，凹陷从第一存储器单元结构的第一侧而非第二侧完全去除单元间填充层。在一些实施例中，该方法还包括在单元间填充层上方以第一速率沉积互连介电衬垫，其中互连介电层沉积在互连介电衬垫上方，其中，单元间填充层以大于第一速率的第二速率沉积，并且其中互连介电衬垫和单元间填充层包括相同的材料。在一些实施例中，所述一对存储器单元结构包括第一存储器单元结构，其中所述方法还包括：在所述第一存储器单元结构上面形成导线和通孔，导线和通孔嵌入所述互连介电层中，其中所述导线和所述通孔由共同的沉积形成，并且其中通孔从导线延伸到第一存储器单元结构。
在一些实施例中，本申请提供了一种集成芯片，包括：一对线；第一存储器单元结构和第二存储器单元结构，位于线上方；单元间填充层，将第一存储器单元结构和第二存储器单元结构分隔开并且具有凹陷在第一存储器单元结构的顶面下方的顶面，其中单元间填充层位于面向第二存储器单元结构的第一存储器单元结构的第一侧上，但不在第一存储器单元结构的与第一侧相对的第二侧上；以及互连介电层，位于第一存储器单元结构和第二存储器单元结构以及单元间填充层上面，并且还朝向单元间填充层的顶面延伸到第一存储器单元结构的顶面下方。在一些实施例中，单元间填充层的顶面从第一存储器单元结构附近连续地弧形到第二存储器单元结构附近。在一些实施例中，集成芯片还包括存储器单元结构的阵列，其中阵列包括第一存储器单元结构和第二存储器单元结构，并且其中，单元间填充层具有网格形并且终止于阵列的边缘处的顶部布局。在一些实施例中，集成芯片还包括：导线，位于第一存储器单元结构上面并且沉入互连介电层中；以及通孔，位于互连介电层内，并且从导线延伸到第一存储器单元结构。在一些实施例中，导线位于第二存储器单元结构上面，其中导线具有横向地位于第一存储器单元结构和第二存储器单元结构之间的向下突起。在一些实施例中，单元间填充层包括正硅酸乙酯氧化物，其中互连介电层包括介电常数小于约2.0的介电材料。在一些实施例中，第一存储器单元结构和第二存储器单元结构具有高度并且以分隔量分隔开，其中高度与分隔量的比率大于约2.5：1，并且其中，横向地位于第一存储器单元结构和第二存储器单元结构之间的单元间填充层和互连介电层没有空隙。
在一些实施例中，本申请提供了另一集成芯片，包括：一对线；第一存储器单元结构和第二存储器单元结构，位于线上；单元间填充层，位于第一存储器单元结构和第二存储器单元结构上面，并且填充直接位于第一存储器单元结构和第二存储器单元结构之间的单元间区域，其中单元间填充层在单元间区域处具有比第一存储器单元结构和第二存储器单元结构的顶部处更大的厚度；互连介电层，位于单元间填充层上面，其中，互连介电层的介电常数小于单元间填充层的介电常数；导线，嵌入互连介电层中；以及通孔，从导线延伸穿过单元间填充层到第一存储器单元结构。在一些实施例中，导线位于第二存储器单元结构上面，其中，单元间填充层具有在第一存储器单元结构和第二存储器单元结构之间横向缩进的顶面。在一些实施例中，导线位于第二存储器单元结构上面，其中，单元间填充层具有顶面，该顶面从第一存储器单元结构的正上方至第二存储器单元结构的正上方是基本平坦的。在一些实施例中，通孔的顶面升高到单元间填充层的顶面上方。在一些实施例中，单元间填充层包括正硅酸乙酯氧化物，其中互连介电层包括介电常数小于约2.5的介电材料。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成集成芯片的方法，包括：
在通孔介电层上形成一对存储器单元结构，其中，所述存储器单元结构由单元间区域分隔开；
沉积覆盖存储器单元结构和所述通孔介电层的单元间填充层，并且所述单元间填充层还填充所述单元间区域；
使所述单元间填充层凹陷，直到所述单元间填充层的顶面低于所述一对存储器单元结构的顶面，并且部分地清除所述单元间区域；以及
沉积覆盖存储器单元结构和所述单元间填充层的互连介电层，所述互连介电层还填充所述单元间区域的清除部分，
其中，所述一对存储器单元结构包括第一存储器单元结构，其中，所述第一存储器单元结构具有远离所述单元间区域的第一侧和面向所述单元间区域的第二侧，所述单元间填充层位于所述第一存储器单元结构的所述第二侧上，但不在所述第一存储器单元结构的所述第一侧上。
2.根据权利要求1所述的方法，其中，所述单元间区域的高度与宽度的比率大于2：1，并且其中，所述单元间填充层和所述互连介电层在所述单元间区域处没有形成空隙。
3.根据权利要求1所述的方法，其中，使用正硅酸乙酯前体通过亚大气压化学气相沉积工艺沉积所述单元间填充层。
4.根据权利要求1所述的方法，其中，所述互连介电层以比所述单元间填充层更慢的速率沉积。
5.根据权利要求1所述的方法，其中，在所述凹陷之前，所述单元间填充层在所述第一存储器单元结构的所述第一侧上具有第一厚度，并且还在所述第一存储器单元结构的所述第二侧上具有第二厚度，并且其中，所述第二厚度大于所述第一厚度。
6.根据权利要求5所述的方法，其中，所述单元间填充层是正硅酸乙酯氧化物。
7.根据权利要求1所述的方法，还包括：
在所述单元间填充层上方以第一速率沉积互连介电衬垫，其中，所述互连介电层沉积在所述互连介电衬垫上方，其中，所述单元间填充层以大于所述第一速率的第二速率沉积，并且其中，所述互连介电衬垫和所述单元间填充层包括相同的材料。
8.根据权利要求1所述的方法，其中，所述一对存储器单元结构包括第一存储器单元结构，并且其中，所述方法还包括：
在所述第一存储器单元结构上面形成导线和通孔，所述导线和所述通孔嵌入所述互连介电层中，其中，所述导线和所述通孔由共同的沉积形成，并且其中，所述通孔从所述导线延伸到所述第一存储器单元结构。
9.一种集成芯片，包括：
一对线；
第一存储器单元结构和第二存储器单元结构，位于所述线上方；
单元间填充层，将所述第一存储器单元结构和所述第二存储器单元结构分隔开并且具有凹陷在所述第一存储器单元结构的顶面下方的顶面，其中，所述单元间填充层位于面向所述第二存储器单元结构的所述第一存储器单元结构的第一侧上，但不在所述第一存储器单元结构的与所述第一侧相对的第二侧上；以及
互连介电层，位于所述第一存储器单元结构和所述第二存储器单元结构以及所述单元间填充层上面，并且还朝向所述单元间填充层的顶面延伸到所述第一存储器单元结构的顶面下方。
10.根据权利要求9所述的集成芯片，其中，所述单元间填充层的顶面从所述第一存储器单元结构附近连续地弧形到所述第二存储器单元结构附近。
11.根据权利要求9所述的集成芯片，还包括：
存储器单元结构的阵列，其中，所述阵列包括第一存储器单元结构和第二存储器单元结构，并且其中，所述单元间填充层具有网格形并且终止于所述阵列的边缘处的顶部布局。
12.根据权利要求9所述的集成芯片，还包括：
导线，位于所述第一存储器单元结构上面并且沉入所述互连介电层中；以及
通孔，位于所述互连介电层内，并且从所述导线延伸到所述第一存储器单元结构。
13.根据权利要求12所述的集成芯片，其中，所述导线位于所述第二存储器单元结构上面，并且其中，所述导线具有横向地位于所述第一存储器单元结构和所述第二存储器单元结构之间的向下突起。
14.根据权利要求9所述的集成芯片，其中，所述单元间填充层包括正硅酸乙酯氧化物，并且其中，所述互连介电层包括介电常数小于2.0的介电材料。
15.根据权利要求9所述的集成芯片，其中，所述第一存储器单元结构和所述第二存储器单元结构具有高度并且以分隔量分隔开，其中，所述高度与所述分隔量的比率大于2.5：1，并且其中，横向地位于所述第一存储器单元结构和所述第二存储器单元结构之间的所述单元间填充层和所述互连介电层没有空隙。
16.一种集成芯片，包括：
一对线；
第一存储器单元结构和第二存储器单元结构，位于所述线上；
单元间填充层，位于所述第一存储器单元结构和所述第二存储器单元结构侧壁上，并且填充直接位于所述第一存储器单元结构和所述第二存储器单元结构之间的单元间区域，其中，所述单元间填充层在所述单元间区域处具有比所述第一存储器单元结构和所述第二存储器单元结构的顶部处更低的厚度，其中，所述单元间填充层位于面向所述第二存储器单元结构的所述第一存储器单元结构的第一侧上，但不在所述第一存储器单元结构的与所述第一侧相对的第二侧上；
互连介电层，位于所述单元间填充层、第一存储器单元结构和第二存储器单元结构上面，并且所述互连介电层还朝下延伸到所述第一存储器单元结构和所述第二存储器单元结构的顶面下方，其中，所述互连介电层的介电常数小于所述单元间填充层的介电常数；
导线，嵌入所述互连介电层中；以及
通孔，从所述导线延伸穿过所述互连介电层到所述第一存储器单元结构。
17.根据权利要求16所述的集成芯片，其中，所述导线位于所述第二存储器单元结构上面，并且其中，所述单元间填充层具有在所述第一存储器单元结构和所述第二存储器单元结构之间横向缩进的顶面。
18.根据权利要求16所述的集成芯片，其中，所述单元间填充层是正硅酸乙酯氧化物。
19.根据权利要求16所述的集成芯片，其中，所述通孔的顶面升高到所述单元间填充层的顶面上方。
20.根据权利要求16所述的集成芯片，其中，所述单元间填充层包括正硅酸乙酯氧化物，并且其中，所述互连介电层包括介电常数小于2.5的介电材料。
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