TW202404054A - 三維記憶體裝置和其形成方法 - Google Patents

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林孟漢
世海 楊
黃家恩
志安 徐
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Abstract

在本公開的一實施例中，一種裝置包括基板上方的第一閘極結構，第一閘極結構包括第一閘極介電質的第一側上的第一閘極電極；設置在第一閘極介電質的相對於第一側的第二側上的第一電極和第二電極；設置在第一電極和第二電極之間的第二閘極結構，第二閘極結構包括第二閘極電極和第二閘極介電質，第二閘極電極至少由第二閘極介電質橫向環繞；以及設置在第一電極和第二電極之間且至少橫向環繞第二閘極結構的半導體膜，其中第一閘極介電質或第二閘極介電質中的至少一者是記憶體膜。

Description

三維記憶體裝置和方法
無
半導體記憶體用於電子應用的積體電路中，例如包括音響、電視、手機和個人電腦。半導體記憶體包括兩個主要類別。一個類別是揮發性記憶體，另一個類別是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，其可進一步區分成靜態隨機存取記憶體(static random access memory，SRAM)和動態隨機存取記憶體(dynamic random access memory，DRAM)兩種子類別。靜態隨機存取記憶體和動態隨機存取記憶體兩種屬於揮發性是因為它們在非通電時會失去儲存的資訊。
另一方面，非揮發性記憶體可以在其中保持儲存資料。非揮發性半導體記憶體的一種類型是鐵電性隨機存取記憶體(ferroelectric random access memory，FeRAM)。鐵電性隨機存取記憶體的優勢包括快速寫入/讀取速度和小尺寸。
無
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
多個實施例提供具有複數個記憶體單元的記憶體陣列。各個記憶體單元包括垂直場效應電晶體(field-effect transistor，FET)。各個垂直場效應電晶體可以具有字元線提供的第一閘極電極、輔助閘極提供的第二閘極電極、位元線提供的第一源極/汲極電極和源極線提供的第二源極/汲極電極。各個垂直場效應電晶體進一步包括至少一個記憶體膜(例如做為閘極介電質)和半導體通道區域。第一閘極電極和第二閘極電極可以設置在記憶體膜和半導體通道區域的橫向側邊上。
根據一些實施例，第1圖繪示記憶體單元50的三維視圖。複數個記憶體單元50可以形成記憶體陣列。記憶體單元(或記憶體陣列)可以設置在半導體晶粒的互連結構中，其可以在後段(back end of line，BEOL)製程中形成。記憶體單元50(或記憶體陣列)可以設置在半導體晶粒的互連層中，例如在形成於半導體基板上的一或多個主動裝置(例如，電晶體)上方。
記憶體單元50可以包括電晶體50A。電晶體50A可以是垂直場效應電晶體。電晶體50A可以包括第一閘極結構122(或替代稱為選擇閘極)和第二閘極結構142(或替代稱為輔助閘極或控制閘極)。第一閘極結構122可以包括第一閘極電極116和第一閘極介電質124。第一閘極電極116可以例如是在x方向上設置於第一閘極介電質124的第一側上，如第1圖中所繪示。一部分的字元線可以(部分地)提供第一閘極電極116。第一閘極電極116和第一閘極介電質124可以在y方向上延伸，如第1圖中所繪示。第二閘極結構142可以例如是設置於第一閘極介電質124的第二側上，其中第二側相對於第一閘極介電質124的第一側。第二閘極結構142可以包括至少由第二閘極介電質144橫向環繞的第二閘極電極146。
第一源極/汲極電極132B和第二源極/汲極電極132S可以在y方向上設置於第一閘極介電質124的第二側上且設置於第二閘極結構142的側壁上。第一源極/汲極電極132B可以是位元線的一部分或電性耦合至位元線，且第二源極/汲極電極132S可以是源極線的一部分或電性耦合至源極線。在一些實施例中，第二源極/汲極電極132S(例如，源極線)電性耦合至接地。第一源極/汲極電極132B和第二源極/汲極電極132S可以定義記憶體單元50的邊界。儘管第1圖繪示第一源極/汲極電極132B相對於第二源極/汲極電極132S的特定位置，應理解在一些實施例中的第一源極/汲極電極132B和第二源極/汲極電極132S可以翻轉擺放。
半導體膜140可以設置在第一源極/汲極電極132B和第二源極/汲極電極132S之間，且至少橫向環繞第二閘極結構142。半導體膜140可以提供記憶體單元50的電晶體50A的通道區域。在一些實施例中，第一閘極電極116具有凸出延伸在第一介電層106A和第二介電層106B之間。凸出部分可以鄰近於半導體膜140。當透過第一閘極結構122和第二閘極結構142施加適當的電壓(例如，高於電晶體50A的個別閾值電壓(V th))，半導體膜140可以允許電流從第一源極/汲極電極132B流至第二源極/汲極電極132S，例如第1圖中所繪示的y方向。電晶體50A是垂直電晶體。電晶體50A的通道寬度在z方向上，且增加第一閘極電極116的厚度可以增加啟動(on-state)電流I on，從而可以加強記憶體單元50的表現且不會增加記憶體單元50的耗用量(footprint)。
在一些實施例中，第一閘極介電質124或第二閘極介電質144中的至少一者是記憶體膜，其可以儲存位元。記憶體膜可以是鐵電性膜。在使用鐵電性膜的一些實施例中，記憶體單元50可稱為鐵電性隨機存取記憶體(ferroelectric random access memory，FeRAM)。替代而言，記憶體膜可以是形成其他記憶體類型的不同記憶體材料類型。記憶體單元50的記憶體膜(例如，第一閘極介電質124及/或第二閘極介電質144)可以極化成兩個不同方向中的一者，且可以施加橫跨記憶體膜的適當電壓差來改變極化方向。取決於記憶體膜的極化方向，電晶體的閾值電壓會改變，且可以儲存數位值(digital value，例如0或1)。例如，當記憶體膜具有第一電子極化方向時，電晶體50A可以具有相對低的閾值電壓，且當記憶體膜具有第二電子極化方向時，電晶體50A可以具有相對高的閾值電壓。在一些實施例中，第一閘極結構122和第二閘極結構142獨立提供不同的電壓。為記憶體單元50提供橫跨記憶體膜的電壓差時，具有這樣雙閘極結構的電晶體50A可以比具有單一閘極結構的電晶體提供更多選項。
根據一些實施例，第2圖至第10圖、第11A圖和第12圖是製造記憶體陣列100的中間階段的三維視圖。第11B圖繪示在x方向上沿著第11A圖的截面A-A'的截面圖。截面A-A'延伸穿過第一閘極電極116和鄰近的第二閘極結構142中的一者。
在第2圖中，提供基板101。基板101可以形成在基板(未示出)上方。基板101可以是半導體基板，例如塊材半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似者，其中基板可以是摻雜(例如，摻雜p型或n型摻雜劑)或未摻雜的。基板101可以是晶圓，例如矽晶圓。一般而言，絕緣體上半導體基板是一層半導體材料形成在絕緣體層上。絕緣體層可以例如是埋藏式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣體層提供在基板上，通常是矽或玻璃基板。也可以使用其他基板，例如多層或漸變基板。在一些實施例中，基板101的半導體材料可以包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦)或上述的組合。
電路(未示出)和互連結構102可以形成在基板101上方。電路包括位於基板101的頂表面的主動裝置(例如，電晶體)。電晶體可以包括通道區域、通道區域上的閘極結構和鄰接通道區域的源極/汲極區域。在一些實施例中，電晶體可以是平坦場效應電晶體(field-effect transistor，FET)、鰭式場效應電晶體(fin field-effect transistor，finFET)、奈米場效應電晶體(nano-FET)或類似者。進一步而言，電路也可以包括其他主動裝置(例如，二極體或類似者)及/或被動裝置(例如，電容器、電阻器或類似者)。層間介電質環繞且分離主動裝置(例如源極/汲極區域和閘極結構)和被動裝置。互連結構102位於層間介電質上方，其中互連結構102包括一或多個堆疊介電層和形成在一或多個介電層中的互連件。互連結構102可以包括任何數量的具有互連設置於其中的介電層。在一些實施例中，介電層是低介電常數介電質。可以電性耦合互連結構102和基板101上方的電路，用以形成功能性電路。在一些實施例中，功能性電路包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似者或上述的組合。在一些實施例中，互連結構102的互連件經圖案化以為基板101上方的主動裝置提供電源、接地及/或訊號線。
根據一些實施例，多層堆疊104形成在基板101及/或互連結構102上方。多層堆疊104可以包括第一介電層106A、第二介電層106B，且第三介電層108插入第一介電層106A和第二介電層106B之間。在一些實施例中，第一介電層106A和第二介電層106B由第一介電質材料形成，且第三介電層108由第二介電質材料形成。可接受的介電質材料包括氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)；碳化物(例如碳化矽)、類似者或上述的組合，例如氮氧化矽、氧碳化矽、碳氮化矽、氧碳氮化矽或類似者。形成多層堆疊104的各個層可以藉由任何可接受的沉積製程，例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer reposition，ALD)或類似者。第一介電層106A、第二介電層106B和第三介電層108將用於在隨後的製程中定義電晶體50A的第一閘極電極116(例如，字元線)的形狀。相對於蝕刻第一介電層106A和第二介電層106B的第一介電質材料，第三介電層108的第二介電質材料具有高蝕刻選擇性。在一些實施例中，第一介電層106A和第二介電層106B由氧化矽形成，且第三介電層108由氮化矽形成。材料間具有可接受的蝕刻選擇性的其他介電質材料組合也是可行的。在繪示的實施例中，多層堆疊104包括兩個介電層由第一介電質材料形成，且包括一個介電層由第二介電質材料形成。多層堆疊104可以包括其他數量的由多個介電質材料形成的介電層。
在第3圖中，蝕刻多層堆疊104以形成多層堆疊104中的複數個溝槽110。溝槽110可以延伸穿過多層堆疊104，例如暴露下方的互連結構102。溝槽110可以延伸在y方向上。蝕刻可以是任何可接受的蝕刻製程。例如，形成遮罩(未示出)在多層堆疊104上方。遮罩可以由光阻形成，例如單層光阻、三層光阻或類似者，或者可以由硬遮罩形成，例如TiN或其他適合的遮罩材料，其中遮罩的料可以有異於第一介電層106A、第二介電層106B和第三介電層108的其他材料。接著圖案化遮罩以暴露多層堆疊104中對應於溝槽110的圖案的區域，且遮蔽多層堆疊104的剩餘部分。蝕刻也包括使用乾式蝕刻或濕式蝕刻來蝕刻多層堆疊104的暴露區域。例如，乾式蝕刻可以是反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、類似者或上述的組合。蝕刻可以是各向異性的。在一些實施例中，如第3圖中所繪示，溝槽110在x方向上具有5 nm至1000 nm的寬度。在形成溝槽110期間或之後可以移除遮罩。
在第4圖中，從溝槽110暴露的第三介電層108的側壁橫向蝕刻第三介電層108，從而形成第三介電層108的剩餘部分的側壁上的側壁凹槽112。側壁凹槽112可以夾置於第一介電層106A和第二介電層106B之間。蝕刻第三介電層108可以藉由任何可接受的製程，例如濕式蝕刻。蝕刻可以是各向同性的。濕式蝕刻的蝕刻劑可以對第三介電層108的材料具有選擇性(例如，相比於第一介電層106A和第二介電層106B的材料，以更快速率選擇性地移除第三介電層108的材料)。在第一介電層106A和第二介電層106B由氧化矽形成，且第三介電層108由氮化矽形成的實施例中，移除第三介電層108可以藉由例如是磷酸(H 3PO 4)的蝕刻劑。側壁凹槽112可以在x方向上具有深度D，如第4圖中所繪示。改變蝕刻的蝕刻時長可以調整側壁凹槽112的深度D。
在第5圖中，根據一些實施例，記憶體陣列100的第一閘極電極116形成在溝槽110和側壁凹槽112中。第一閘極電極116可以是記憶體陣列100的字元線。第一閘極電極116可各個包括一或多個層，例如種子層、黏附層、擴散阻障層、填充層和類似者。在一些實施例中，各個第一閘極電極116包括一或多個內襯層(例如擴散阻障層、黏附層或類似者)和夾置於內襯層之間的主要層。在一些實施例中，內襯層的材料是對第一介電層106A、第二介電層106B和第三介電層108的材料具有良好黏附性，且主要層的材料是對內襯層的材料具有良好黏附性且具有低電阻。例如，內襯層可以是金屬氮化物，例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似者。主要層可以是金屬，例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、上述的合金或類似者。在一些實施例中，內襯層由氮化鈦形成，且主要層由鎢形成。形成內襯層和主要層的材料可以藉由可接受的沉積製程，例如化學氣相沉積、原子層沉積或類似者。例如，可以使用例如原子層沉積的共形沉積製程將內襯層沉積在溝槽110中且環繞第一介電層106A、第二介電層106B和第三介電層108，可以隨後使用例如化學氣相沉積或物理氣相沉積(physical vapor deposition，PVD)的沉積製程將主要層沉積在內襯層上。內襯層的厚度可以小於主要層的厚度。在一些實施例中，可以藉由平坦化製程(例如化學機械平坦化(chemical mechanical planarization，CMP)、回蝕製程或上述的組合)移除第一閘極電極116的多餘材料，例如第二介電層106B的頂表面上方的材料。
第一閘極電極116的材料可以填充溝槽110和側壁凹槽112，且各個第一閘極電極116在x方向的截面圖中可具有十字形、類十字形或類似者。第一閘極電極116可以延伸在y方向上。例如，第一閘極電極116在x方向的截面圖中可各個包括第一部分116A、第二部分116B和第三部分116C。第一部分116A可以夾置於第二部分116B與第三部分116C之間，且第一部分116A可以連接至第二部分116B和第三部分116C。第一部分116A的厚度(例如，在z方向上)可以不同於第二部分116B和第三部分116C的厚度，例如第一部分116A的厚度大於第二部分116B和第三部分116C的厚度。例如，第一部分116A可以具有厚度等於多層堆疊104的整體厚度，而第二部分116B和第三部分116C可以具有厚度等於第三介電層108的厚度。
在第6圖中，根據一些實施例，移除對齊於第一閘極電極116的側壁(或對齊於第三介電層108的剩餘部分)的部分的多層堆疊104，從而形成相鄰第一閘極電極116之間的溝槽120。移除部分的多層堆疊104可以藉由形成經圖案化遮罩，其中經圖案化遮罩具有圖案可暴露對應第三介電層108的剩餘部分的區域。遮罩可以由光阻形成，例如單層光阻、三層光阻或類似者，或者遮罩可以由硬遮罩形成，例如TiN或第一介電層106A、第二介電層106B和第三介電層108的材料之外的其他適合遮罩材料。蝕刻包括使用乾式蝕刻或濕式蝕刻來蝕刻多層堆疊104的暴露區域。例如，乾式蝕刻可以是反應性離子蝕刻、中性粒子束蝕刻，類似者，或上述的組合。蝕刻可以是各向異性的。因此，完全或實質上移除第三介電層108。在形成溝槽120期間或之後可以移除遮罩。
溝槽120可以延伸在y方向上，使得第一介電層106A做為介電線設置於第一閘極電極116的第二部分116B和第三部分116C下方，且第二介電層106B做為介電線設置於第一閘極電極116的第二部分116B和第三部分116C上方。在一些實施例中，在x方向的截面圖中(例如，第11B圖)，第一閘極電極116、第一介電層106A和第二介電層106B可以形成矩形或類矩形。第一介電層106A和第二介電層106B設置於矩形的四個角落以夾置第一閘極電極116。
在第7圖中，根據一些實施例，第一閘極介電質124和隔離區域126形成在溝槽120中。例如，第一閘極介電質124可以共形地形成在基板101(或互連結構102)上方和第一閘極電極116、第一介電層106A與第二介電層106B的側壁上。可以形成隔離區域126以填充溝槽120的剩餘部分。可以藉由例如化學機械平坦化、回蝕製程或其他適合的平坦化製程來移除第一閘極介電質124和隔離區域126的多餘材料，例如第二介電層106B和第一閘極電極116的頂表面上方的材料。在一些實施例中，第一閘極介電質124由高介電常數介電質材料形成，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛或上述組合的金屬氧化物或矽酸鹽。在一些實施例中，第一閘極介電質124由例如是鐵電性膜的記憶體膜形成，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似者。在一些實施例中，第一閘極介電質124具有0.1 nm至50 nm的厚度。形成第一閘極介電質124的材料可以藉由任何可接受的沉積製程，例如原子層沉積、化學氣相沉積或類似者。隔離區域126可接受的介電質材料包括氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似者或上述的組合(例如氮氧化矽、氧碳化矽、碳氮化矽、氧碳氮化矽或類似者)。也可以使用其他可接受的介電質材料。形成隔離區域126的材料可以藉由任何可接受的沉積製程，例如化學氣相沉積(例如，可流動化學氣相沉積(flowable CVD，FCVD))、物理氣相沉積、適合的塗佈技術或類似者。
在第8圖中，根據一些實施例，移除部分的隔離區域126以形成開口130A和開口130B，使得開口130A和開口130B夾置隔離區域126A和隔離區域126B。在一些實施例中，隔離區域126A在y方向上的厚度大於或等於隔離區域126B在y方向上的厚度。形成開口130A和開口130B可以藉由例如反應性離子蝕刻或中性粒子束蝕刻的各向同性蝕刻，且蝕刻使用蝕刻劑，例如乾式蝕刻使用Cl 2、CF 4、CH 3F、CH 2F 2、類似者或上述的組合。成對的一個開口130A和一個開口130B可以為各自記憶體單元50的各自電晶體50A提供形成一對源極/汲極電極的一對開口。各自隔離區域126B可以分離鄰近的記憶體單元50。在隨後的製程中，隔離區域126A將被半導體膜140和第二閘極結構142取代。
在第9圖中，根據一些實施例，導電材料沉積在開口130A和開口130B，以分別在開口130A和開口130B中形成第一源極/汲極電極132B和第二源極/汲極電極132S。第一源極/汲極電極132B和第二源極/汲極電極132S可各個包括一或多個內襯層和主要層。內襯層可以是一或多個種子層、黏附層、擴散阻障層或類似者。主要層可以形成在內襯層上且具有低電阻。主要層可以具有厚度大於內襯層的厚度。在一些實施例中，第一源極/汲極電極132B和第二源極/汲極電極132S可以包括相似於第一閘極電極116的材料。例如，內襯層可以是金屬氮化物，例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似者。主要層可以是金屬，例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、上述的合金或類似者。在一些實施例中，內襯層由氮化鈦形成，且主要層由鎢形成。形成內襯層和主要層的材料可以藉由可接受的沉積製程，例如化學氣相沉積、原子層沉積、物理氣相沉積或類似者。在一些實施例中，可以藉由例如化學機械平坦化、回蝕製程、上述的組合或類似的平坦化製程來移除第一源極/汲極電極132B和第二源極/汲極電極132S的多餘材料，例如隔離區域126A、隔離區域126B、第二介電層106B和第一閘極電極116的頂表面上方的材料。應理解，儘管第9圖繪示第一源極/汲極電極132B和第二源極/汲極電極132S的特定位置，在一些實施例中的第一源極/汲極電極132B和第二源極/汲極電極132S可以翻轉擺放。
在第10圖中，根據一些實施例，移除隔離區域126A以形成開口136。形成開口136可以藉由可接受的蝕刻。例如，形成圖案化遮罩(未示出)以暴露隔離區域126A，同時覆蓋記憶體陣列100的其他特徵。圖案化遮罩可以由光阻形成，例如單一層光阻、三層光阻或類似者，或者由硬遮罩形成，例如TiN或其他隔離區域126A的材料之外的適合遮罩材料。移除隔離區域126A也包括使用乾式蝕刻或濕式蝕刻來蝕刻隔離區域126A。例如，蝕刻隔離區域126A可以藉由使用Cl 2、CF 4、CH 3F、CH 2F 2或類似者的乾式蝕刻。在一些實施例中，蝕刻是各向異性的。替代而言，在隔離區域126A相對於第一介電層106A和第二介電層106B具有高蝕刻選擇性的一些實施例中，蝕刻可以是各向同性。
在第11A圖和第11B圖中，根據一些實施例，半導體膜140和第二閘極結構142形成在開口136中。第11A圖繪示記憶體陣列100的三維視圖。第11B圖繪示第11A圖沿著x方向上的截面A-A'的截面圖。半導體膜140可以形成(例如，共形形成)在開口136中，例如沉積在第一閘極介電質124的底部和側壁上。半導體膜140可以由適合為場效應電晶體提供通道區域的半導體材料形成。在一些實施例中，半導體膜140由例如是銦基半導體材料的氧化物半導體形成，例如氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦錫(indium tin oxide，ITO)、氧化銦鎵鋅錫(indium gallium zinc tin oxide，IGZTO)、氧化鋅(ZnO)或類似者。在一些實施例中，半導體膜140由矽基半導體材料形成，例如多晶矽、非晶矽或類似者。也可以使用其他可接受的半導體材料。形成半導體膜140的材料可以藉由任何可接受的沉積製程，例如原子層沉積、化學氣相沉積、物理氣相沉積或類似者。在一些實施例中，半導體膜140形成至範圍在3 nm至20 nm中的厚度。
接著，根據一些實施例，第二閘極結構142形成在半導體膜140上方。例如，第二閘極介電質144可以形成(例如，共形形成)在半導體膜140的底部和側壁上，且第二閘極電極146可以形成在第二閘極介電質144上方以及填充開口136的剩餘部分。在一些實施例中，第二閘極介電質144由高介電常數介電質材料形成，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛或上述組合的金屬氧化物或矽酸鹽。在一些實施例中，第二閘極介電質144由例如是鐵電性膜的記憶體膜形成，其可以是氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似者。然而，第一閘極介電質124或第二閘極介電質144中的至少一者是由記憶體膜形成。在一些實施例中，第二閘極介電質144具有0.1 nm至50 nm的厚度。形成第二閘極介電質144可以藉由任何可接受的沉積製程，例如原子層沉積或化學氣相沉積。
第二閘極電極146可以包括類似於第一閘極電極116的材料。第二閘極電極146也可以由類似於第一源極/汲極電極132B和第二源極/汲極電極132S的材料形成。例如，第二閘極電極146可以包括TiN的內襯層和鎢的主要層。替代而言，可以使用不同於第一閘極電極116的材料。在一些實施例中，第二閘極電極146的材料選擇可以比第一閘極電極116更具有彈性。第一閘極電極116可以具有很長的長度(例如，長度大於第二閘極電極146)，且使用具有低電阻的材料(例如，鎢)可以減少第一閘極電極116的電阻以及有助於加強記憶體陣列100的表現。因此，可以透過為第二閘極電極146選擇不同的材料而不是透過改變第一閘極電極116的材料來調整電晶體50A的功函數，例如增加電晶體50A的閾值電壓和減少漏電流。在一些實施例中，第二閘極電極146包括Mo、Ti、Pd、Co、Cr、Cu、Ni、Ta、Pt、Au、Al、TiW、TaN、WN、WCN、類似者或上述的組合。
可以藉由化學機械平坦化、回蝕製程或其他適合的平坦化製程來移除第二閘極介電質144和第二閘極電極146的多餘材料，例如半導體膜140、第二介電層106B和第一閘極電極116的頂表面上方的材料。在移除製程之後，半導體膜140、第二閘極介電質144、第二閘極電極146、第二介電層106B、第一閘極介電質124和第一閘極電極116的頂表面共平面(在製程誤差內)，使得這些頂表面彼此齊平。半導體膜140和第二閘極介電質144在俯視圖中可各自具有環形或類似者。此外，半導體膜140和第二閘極介電質144在x方向上的截面圖中可各自具有U形或類似者。第二閘極電極146在俯視圖中可各個包括方形、圓角方形、矩形、圓角矩形、圓形、橢圓形或類似者，且第二閘極電極146至少被第二閘極介電質144和半導體膜140橫向環繞。
在第12圖中，位元線152B、源極線152S和導線152A形成在第11A圖中的中間結構上方。根據一些實施例，位元線152B、源極線152S和導線152A分別電性耦合至第一源極/汲極電極132B、第二源極/汲極電極132S和第二閘極電極146。在一些實施例中，位元線152B、源極線152S和導線152A形成在相同層中，例如在相同的介電層(未示出)中。在一些實施例中，位元線152B、源極線152S和導線152A可以形成在複數個介電層(未示出)中。連接至第一閘極電極116的導線也可以形成在相同於位元線152B、源極線152S和導線152A的層中，儘管第12圖中未獨立繪示連接至第一閘極電極116的導線。在一些實施例中，連接至第一閘極電極116的導線可以連接至第一閘極電極116的頂部且從第一閘極電極116的頂部提供適當的電壓，而至少一個導線可以連接至第一閘極電極116的底部且從第一閘極電極116的底部(例如從互連結構102)提供適當的電壓至第一閘極電極116。
在第一閘極介電質124或第二閘極介電質144是鐵電性材料的記憶體膜的實施例中，記憶體膜可以極化成兩種不同方向中的一者，且可以透過施加橫跨記憶體膜的適當電壓差和產生適當的電場來改變極化方向。極化可以是相對局部的(例如，一般而言在記憶體單元50的各個邊界之內)，且記憶體膜的連續區域可以延伸橫跨複數個記憶體單元50。取決於記憶體膜的特定區域的極化方向，對應的電晶體50A的閾值電壓改變，且可以儲存數位值(例如，0或1)。例如，當記憶體膜的一個區域具有第一電子極化方向，對應的電晶體50A可以具有相對低閾值電壓，且當記憶體膜的此區域具有第二電子極化方向，對應的電晶體50A可以具有相對高閾值電壓。兩個閾值電壓之間的差異可以稱為閾值電壓偏移(shift)。較大的閾值電壓偏移更容易(例如，更不容易出錯)讀取儲存於對應的記憶體單元50中的數位值。
在這樣的實施例中，為了在記憶體單元50上執行寫入操作，橫跨對應於記憶體單元50的部分記憶體膜施加寫入電壓。舉例而言，施加寫入電壓可以藉由施加適當的電壓至對應的第一閘極電極116、對應的第二閘極電極146、對應的第一源極/汲極電極132B和對應的第二源極/汲極電極132S。透過橫跨部分記憶體膜施加寫入電壓，可以改變記憶體膜的區域的極化方向。因此，對應的電晶體50A的對應閾值電壓也可以從低閾值電壓切換至，或反之亦然，且數位值可以儲存在記憶體單元50中。由於第一閘極電極116和第二閘極電極146與第一源極/汲極電極132B(例如，位元線的一部分)和第二源極/汲極電極132S(例如，源極線的一部分)相交，可以選擇獨立的記憶體單元50執行寫入操作。
在這樣的實施例中，為了在記憶體單元50上執行讀取操作，施加讀取電壓(例如，第一閘極電極116和第二閘極電極146在低閾值電壓和高閾值電壓之間的電壓差)至對應的第一閘極電極116和第二閘極電極146。取決於記憶體膜的對應區域的極化方向，可以開啟或不開啟記憶體單元50的電晶體50A。因此，位元線152B可以透過源極線152S可以放電(例如，接地)或不放電，且可以判定記憶體單元50中的數位值。由於第一閘極電極116和第二閘極電極146與第一源極/汲極電極132B(例如，位元線的一部分)和第二源極/汲極電極132S(例如，源極線的一部分)相交，可以選擇獨立的記憶體單元50執行讀取操作。在一些實施例中，如第11B圖中所繪示，各個第一閘極電極116(例如，字元線的一部分)可以連接至兩個第一閘極介電質124(第一閘極電極116的左側和右側)，且透過提供適當電壓至對應的第二閘極電極146，可以獨立讀取這兩個第一閘極介電質124的數位值。例如，不同的電壓可以提供至第一閘極電極116的不同側上的第二閘極電極146，並且確定在讀取儲存於其中一個電晶體50A的第一閘極介電質124中的數位值時關閉另一個電晶體50A。
一或多個互連層(未示出)可形成在第12圖中所繪示的中間結構上方。互連層各個包括介電層中的互連件。互連件電性耦合至第一閘極電極116、位元線152B、源極線152S、導線152A和互連結構102，從而將電晶體50A互連以形成功能性記憶體。形成互連層可以藉由鑲嵌製程，例如單鑲嵌製程、雙鑲嵌製程或類似者。
第13A圖至第13D圖繪示記憶體陣列100沿著第11A圖中的截面A-A'的截面圖，其中第一閘極電極根據一些實施例具有替代配置。例如，當執行透過橫向蝕刻第三介電層108來形成側壁凹槽112的製程(參考第4圖所述)時，第三介電層108的剩餘部分的側壁可以是非垂直的，例如是傾斜的。因此，隨後填充第一閘極電極116的側壁可以具有形狀相反對應於第三介電層108的剩餘部分的側壁。在使用各向異性蝕刻來形成開口136(參考第10圖所述)的一些實施例中，執行各向異性蝕刻可以對齊第一閘極電極116的最外側的地方，從而在第一閘極電極116的側壁上留下部分的第三介電層108做為介電質間隔物108S。在所產生的結構中，介電質間隔物108S可以設置在第一閘極電極116和第一閘極介電質124之間，如第13A圖至第13D圖中所繪示。
可以透過蝕刻劑和其他蝕刻製程參數控制介電質間隔物108S的形狀，例如關於第4圖所述的橫向蝕刻製程的溫度和時間。例如，介電質間隔物108S可以具有三角形或類三角形，其具有如第13A圖中所繪示的寬底部或如第13B圖中所繪示的寬頂部。在介電質間隔物108S具有寬底部的一些實施例中，第一閘極電極116提供的電場可以侷限在接近第一閘極電極116的第二部分116B(和第三部分116C)的頂部。因此從連接至第一閘極電極116的頂部的互連件傳輸電壓時，可以增加第13A圖的第一閘極電極116產生橫跨第一閘極介電質124的電場的速度。替代而言，在介電質間隔物108S具有寬頂部的一些實施例中，第一閘極電極116提供的電場可以侷限在接近第一閘極電極116的第二部分116B(和第三部分116C)的底部。因此從連接至第一閘極電極116的底部的互連件(例如，互連結構102)傳輸電壓時，可以增加第13B圖的第一閘極電極116產生橫跨第一閘極介電質124的電場的速度。第13C圖和第13D圖提供第一閘極電極116和介電質間隔物108S的不同配置以在不同位置產生局部電場。藉由調整橫向蝕刻第三介電層108來形成側壁凹槽112的蝕刻製程(參考第4圖所述)，可以形成第13C圖和第13D圖的第一閘極電極116和介電質間隔物108S的配置。
第14A圖和第14B圖繪示記憶體陣列100沿著第11A圖中的截面A-A'的截面圖，其中第一閘極電極根據一些實施例具有替代配置。第一介電層106A和第二介電層106B具有不同的厚度。例如，在第14A圖中，第二介電層106B可以具有厚度大於第一介電層106A的厚度，使得第一閘極電極116的底部比第一閘極電極116頂部更接近第一閘極電極116的第二部分116B和第三部分116C。因此，第一閘極電極116提供的電場可以侷限在相對於第一閘極電極116的頂部更靠近第一閘極電極116的底部的位置。在一些實施例中，當從連接至第一閘極電極116的底部的互連件傳輸電壓時，可以增加第14A圖的第一閘極電極116產生橫跨第一閘極介電質124的電場的速度。在第14B圖中，第二介電層106B可以薄於第一介電層106A，使得第一閘極電極116的頂部比第一閘極電極116的底部更接近第一閘極電極116的第二部分116B和第三部分116C。因此，第一閘極電極116提供的電場可以侷限在相對於第一閘極電極116的底部更靠近第一閘極電極116的頂部的位置。在一些實施例中，當從連接至第一閘極電極116的頂部的互連件傳輸電壓時，可以增加第14B圖的第一閘極電極116產生橫跨第一閘極介電質124的電場的速度。
第15A圖至第15C圖繪示記憶體陣列100沿著第11A圖中的截面A-A'的截面圖，其中第一閘極電極根據一些實施例具有替代配置。在一些實施例中，多層堆疊104具有多於三個介電層，例如包括七個介電層。根據一些實施例，介電層106A至介電層106D由第一介電質材料形成，且介電層108A至介電層108C由第二介電質材料形成，其中介電層106A至介電層106D和介電層108A至介電層108C交替堆疊，如第15A圖至第15C圖中所繪示。因此，第一閘極電極116可以具有被介電層106A至介電層106D夾置的複數個第二部分116B和複數個第三部分116C。
在一些實施例中，如第15A圖中所繪示，介電層106A至介電層106D各個具有實質上相同的厚度。第一閘極電極116產生的電場可以在厚度方向(例如，z方向)上均勻分布。在一些實施例中，介電層106A至介電層106D可以具有不同的厚度。例如，如第15B圖中所繪示，介電層106A至介電層106D的厚度可以從底部至頂部逐漸減少，因此第一閘極電極116的第二部分116B和第三部分116C整體上相對於第一閘極電極116的底部更接近第一閘極電極116的頂部。在一些實施例中，當從連接至第一閘極電極116的頂部的互連件傳輸電壓時，可以增加第15B圖的第一閘極電極116產生橫跨第一閘極介電質124的電場的速度。替代而言，如第15C圖中所繪示，介電層106A至介電層106D的厚度可以從底部至頂部逐漸增加，因此第一閘極電極116的第二部分116B和第三部分116C整體上相對於第一閘極電極116的頂部更接近第一閘極電極116的底部。在一些實施例中，當從連接至第一閘極電極116的底部的互連件(例如，互連結構102)傳輸電壓時，可以增加第15C圖的第一閘極電極116產生橫跨第一閘極介電質124的電場。
實施例可以實現一些優勢。根據一些實施例提供記憶體陣列的垂直場效應電晶體(例如，電晶體50A)。垂直場效應電晶體可以提供增加的通道寬度，從而在避免增加記憶體陣列的耗用量下加強垂直場效應電晶體的表現。垂直場效應電晶體也可以提供更多調整第一閘極電極116(例如，字元線)位置的選項，以產生橫跨第一閘極介電質124(例如，記憶體膜)的局部電場。包括第二閘極結構142可以增加電晶體50A的閾值電壓(Vt)且為提供橫跨記憶體單元50的記憶體膜的電壓差帶來更多選項。可以選擇第二閘極電極146的材料而不是改變第一閘極電極116的材料來調整功函數。在不會顯著影響記憶體陣列表現下，可以調整電晶體50A的功函數。
在一實施例中，一種裝置包括基板上方的第一閘極結構，第一閘極結構包括第一閘極介電質的第一側上的第一閘極電極；設置在第一閘極介電質的相對於第一側的第二側上的第一電極；設置在第一閘極介電質的第二側上的第二電極；設置在第一電極和第二電極之間的第二閘極結構，第二閘極結構包括第二閘極電極和第二閘極介電質，第二閘極介電質至少橫向環繞第二閘極電極；以及設置在第一電極和第二電極之間且至少橫向環繞第二閘極結構的半導體膜，其中第一閘極介電質或第二閘極介電質中的至少一者是記憶體膜。在一實施例中，第一閘極電極包括第二部分和第三部分之間的第一部分，其中第一部分具有厚度不同於第二部分和第三部分。在一實施例中，裝置包括設置在第一閘極電極的第二部分下方且在第一閘極電極的第一部分和第一閘極介電質之間的第一介電層。在一實施例中，裝置包括設置在第一閘極電極的第二部分上方且在第一閘極電極的第一部分和第一閘極介電質之間的第二介電層。在一實施例中，第二閘極介電質延伸在第二閘極電極之下。在一實施例中，半導體膜延伸在第二閘極結構之下。在一實施例中，第一閘極電極和第二閘極電極由不同的材料形成。在一實施例中，第一電極電性耦合至位元線，且第二電極電性耦合至源極線。在一實施例中，記憶體膜是鐵電性膜。在一實施例中，裝置包括設置在第一閘極電極和第一閘極介電質之間的介電質間隔物。
在一實施例中，一種裝置包括延伸在第一方向上的第一閘極介電質、在垂直於第一方向的第二方向上設置在第一閘極介電質的第一側上且延伸在第一方向上的字元線、在第二方向上設置在第一閘極介電質的第二側上且相對於字元線的第一電極，第一電極是第一位元線的一部份或電性耦合至第一位元線。裝置還包括設置在第一閘極介電質的第二側上的第二電極，第二電極是第一源極線的一部分或電性耦合至第一源極線。裝置還包括設置在第一電極和第二電極之間的半導體膜，以及在第一方向上設置在半導體膜的一部分上的第一閘極結構，使得此部分的半導體膜被第一閘極介電質和第一閘極結構夾置，其中字元線和第一閘極結構的頂表面彼此齊平。在一實施例中，裝置進一步包括第三電極、第四電極和在第一方向上設置在第二電極相對於第一閘極結構的一側上的第二閘極結構，第三電極是第二位元線的一部份或電性耦合至第二位元線，第四電極是第二源極線的一部份或電性耦合至第二源極線。在一實施例中，字元線包括夾置於第二部分和第三部分之間的第一部分，第一部分、第二部分和第三部分各者在第一方向上沿著第一閘極介電質延伸，第一部分具有厚度不同於第二部分和第三部分。在一實施例中，裝置進一步包括設置在字元線的第二部分下方的第一介電層和設置在字元線的第二部分上方的第二介電層，第一介電層和第二介電層各者在第一方向上沿著字元線的第一部分延伸且與第三電極和第四電極相交。在一實施例中，第二介電層和字元線的頂表面彼此齊平。
在一實施例中，提供一種形成裝置的方法。方法包括在基板上方形成多層堆疊，多層堆疊包括第一介電層、第二介電層，以及夾置於第一介電層和第二介電層之間的第三介電層，第三介電層具有材料不同於第一介電層和第三介電層。方法還包括形成延伸穿過多層堆疊的第一溝槽、從第一溝槽凹陷第二介電層的側壁以形成第一介電層和第二介電層之間的側壁凹槽、在第一溝槽和側壁凹槽中形成導線、移除部分的第一介電層和部分的第二介電層和至少部分的第三介電層以形成鄰近於導線的第二溝槽、在第二溝槽中形成第一閘極介電質，以及在第一閘極介電質上方和第二溝槽中形成第一電極、第二電極、半導體膜和閘極結構，半導體膜和閘極結構設置在第一電極和第二電極之間。在一實施例中，方法進一步包括在形成第一電極、第二電極、半導體膜和閘極結構之前，在第一閘極介電質上方和第二溝槽中形成隔離區域。在一實施例中，方法進一步包括執行移除隔離區域的第一部分的第一移除製程以形成用於形成第一電極和第二電極的開口。在一實施例中，方法進一步包括執行移除隔離區域的第二部分的第二移除製程以形成用於形成半導體膜和閘極結構的開口，其中第一移除製程和第二移除製程是分開執行的。在一實施例中，形成第二溝槽時完全移除第三介電層。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
50:記憶體單元 50A:電晶體 100:記憶體陣列 101:基板 102:互連結構 104:多層堆疊 106A:介電層/第一介電層 106B:介電層/第二介電層 106C,106D:介電層 108:介電層/第三介電層 108S:介電質間隔物 110:溝槽 112:側壁凹槽 116:第一閘極電極 116A:第一部分 116B:第二部分 116C:第三部分 120:溝槽 122:第一閘極結構 124:第一閘極介電質 126,126A,126B:隔離區域 130A,130B:開口 132B:第一源極/汲極電極 132S:第二源極/汲極電極 136:開口 140:半導體膜 142:第二閘極結構 144:第二閘極介電質 146:第二閘極電極 152A:導線 152B:位元線 152S:源極線 A-A':截面 D:深度 x,y,z:方向
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。 第1圖根據一些實施例繪示記憶體單元的示例。 第2圖至第11A圖和第12圖是根據一些實施例製造記憶體陣列的中間階段的三維視圖。 第11B圖是根據一些實施例製造記憶體陣列的中間階段的截面圖。 第13A圖至第15C圖是根據可替代實施例製造記憶體陣列的中間階段的截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:記憶體單元
50A:電晶體
106A:介電層/第一介電層
106B:介電層/第二介電層
116:第一閘極電極
122:第一閘極結構
124:第一閘極介電質
132B:第一源極/汲極電極
132S:第二源極/汲極電極
140:半導體膜
142:第二閘極結構
144:第二閘極介電質
146:第二閘極電極
x,y,z:方向

Claims (20)

  1. 一種裝置，包括： 一第一閘極結構，位於一基板上方，該第一閘極結構包括一第一閘極電極位於一第一閘極介電質的一第一側上； 一第一電極，設置於該第一閘極介電質的一第二側上，該第二側相對該第一側； 一第二電極，設置於該第一閘極介電質的該第二側上； 一第二閘極結構，設置於該第一電極和該第二電極之間，該第二閘極結構包括一第二閘極電極和一第二閘極介電質，該第二閘極介電質至少橫向環繞該第二閘極電極；及 一半導體膜，設置於該第一電極和該第二電極之間且至少橫向環繞該第二閘極結構， 其中該第一閘極介電質或該第二閘極介電質中的至少一者是一記憶體膜。
  2. 如請求項1所述之裝置，其中該第一閘極電極包括一第一部分位於一第二部分和一第三部分之間，其中該第一部分具有厚度不同於該第二部分和該第三部分。
  3. 如請求項2所述之裝置，進一步包括一第一介電層設置於該第一閘極電極的該第二部分下方且位於該第一閘極電極的該第一部分和該第一閘極介電質之間。
  4. 如請求項2所述之裝置，進一步包括一第二介電層設置於該第一閘極電極的該第二部分上方且位於該第一閘極電極的該第一部分和該第一閘極介電質之間。
  5. 如請求項1所述之裝置，其中該第二閘極介電質延伸在該第二閘極電極之下。
  6. 如請求項1所述之裝置，其中半導體膜延伸在該第二閘極結構之下。
  7. 如請求項1所述之裝置，其中該第一閘極電極和該第二閘極電極由不同的材料形成。
  8. 如請求項1所述之裝置，其中該第一電極電性耦合至一位元線，且該第二電極電性耦合至一源極線。
  9. 如請求項1所述之裝置，其中該記憶體膜是鐵電性膜。
  10. 如請求項1所述之裝置，進一步包括一介電質間隔物設置於該第一閘極電極和該第一閘極介電質之間。
  11. 一種裝置，包括： 一第一閘極介電質，在一第一方向上延伸； 一字元線，在一第二方向上設置於該第一閘極介電質的一第一側上且在該第一方向上延伸，該第二方向垂直於該第一方向； 一第一電極，在該第二方向上設置於該第一閘極介電質的一第二側上且相對於該字元線，該第一電極是一第一位元線的一部份或電性耦合至該第一位元線； 一第二電極，設置於該第一閘極介電質的該第二側上，該第二電極是一第一源極線的一部份或電性耦合至該第一源極線； 一半導體膜，設置於該第一電極和該第二電極之間；及 一第一閘極結構，在該第一方向上設置於該半導體膜的一部份上，使得該半導體膜的該部分被該第一閘極介電質和該第一閘極結構夾置，其中該字元線和該第一閘極結構的頂表面彼此齊平。
  12. 如請求項11所述之裝置，進一步包括一第三電極、一第四電極，以及一第二閘極結構在該第一方向上設置於該第二電極相對於該第一閘極結構的一側上，該第三電極是一第二位元線的一部份或電性耦合至該第二位元線，該第四電極是一第二源極線的一部份或電性耦合至該第二源極線。
  13. 如請求項12所述之裝置，其中該字元線包括一第一部分夾置於一第二部分和一第三部分之間，該第一部分、該第二部分和該第三部分中的各者在該第一方向上沿著該第一閘極介電質延伸，該第一部分具有厚度不同於該第二部分和該第三部分。
  14. 如請求項13所述之裝置，進一步包括一第一介電層設置於該字元線的該第二部分下方，以及一第二介電層設置於該字元線的該第二部分上方，該第一介電層和該第二介電層中的各者在該第一方向上沿著該字元線的該第一部分延伸且與該第三電極和該第四電極相交。
  15. 如請求項14所述之裝置，其中該第二介電層和該字元線的頂表面彼此齊平。
  16. 一種形成裝置的方法，包括： 在一基板上方形成一多層堆疊，該多層堆疊包括一第一介電層、一第二介電層和夾置於該第一介電層和該第二介電層之間的一第三介電層，該第三介電層具有一材料不同於該第一介電層和該第三介電層； 形成一第一溝槽延伸穿過該多層堆疊； 從該第一溝槽凹陷該第二介電層的一側壁，以在該第一介電層和該第二介電層之間形成一側壁凹槽； 在該第一溝槽和該側壁凹槽中形成一導線； 移除該第一介電層的一部分、該第二介電層的一部分和該第三介電層的至少一部分，以形成鄰近於該導線的一第二溝槽； 在該第二溝槽中形成一第一閘極介電質；及 在該第一閘極介電質上方和該第二溝槽中形成一第一電極、一第二電極、一半導體膜和一閘極結構，該半導體膜和該閘極結構設置於該第一電極和該第二電極之間。
  17. 如請求項16所述之方法，進一步包括在形成該第一電極、該第二電極、該半導體膜和該閘極結構之前，在該第一閘極介電質上方和該第二溝槽中形成一隔離區域。
  18. 如請求項17所述之方法，進一步包括執行移除該隔離區域的一第一部分的一第一移除製程，以形成用於形成該第一電極和該第二電極的多個開口。
  19. 如請求項18所述之方法，進一步包括執行移除該隔離區域的一第二部分的一第二移除製程，以形成用於形成該半導體膜和該閘極結構的多個開口，其中該第一移除製程和該第二移除製程是分開執行的。
  20. 如請求項16所述之方法，其中形成該第二溝槽時完全移除該第三介電層。
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