TWI834125B - 記憶體裝置以及其形成方法 - Google Patents
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Abstract
在一實施例中，一種裝置包括：基板上方的第一字元線，第一字元線包括第一導電材料；第一位元線，與第一字元線相交；位於第一位元線與第一字元線之間的第一記憶體薄膜；以及在第一記憶體薄膜與第一字元線之間的第一導電間隔物，第一導電間隔物包括第二導電材料，第二導電材料具有與第一導電材料不同的功函數，第一導電材料具有比第二導電材料低的電阻率。
Description
本揭露是有關一種記憶體裝置以及其形成方法。
半導體記憶體被用於電子應用的積體電路中，包括例如收音機、電視、手機以及個人計算裝置。半導體記憶體包括兩大類。一是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(RAM)，其可進一步分為兩個子類別，靜態隨機存取記憶體(SRAM)以及動態隨機存取記憶體(DRAM)。靜態隨機存取記憶體以及動態隨機存取記憶體都是揮發性的，因為它們在斷電時會丟失儲存的資料。
另一方面，非揮發性記憶體可以保持儲存在其上的數據。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(FeRAM)。鐵電隨機存取記憶體的優點包括其快速的寫入/讀取速度以及小尺寸。
一種半導體裝置，包括：第一字元線，在基板上方，
第一字元線包括第一導電材料；第一位元線，與第一字元線相交；第一記憶體薄膜，在第一位元線與第一字元線之間；以及第一導電間隔物，在第一記憶體薄膜與第一字元線之間，第一導電間隔物包括第二導電材料，第二導電材料具有與第一導電材料不同的功函數，第一導電材料具有低於第二導電材料的電阻率。
一種半導體裝置，包括：記憶單元，在基板上方，記憶單元包括薄膜電晶體，薄膜電晶體更包括：閘極，包括第一導線以及功函數調諧層的一部分，功函數調諧層設置在第一導線的側壁上，第一導線沿著第一方向延伸；閘極介電質，包括記憶體薄膜的一部分，記憶體薄膜設置在功函數調諧層的側壁上，通道區，包括半導體薄膜的一部分，半導體薄膜設置在記憶體薄膜的側壁上；以及源極/汲極電極，包括第二導線的一部分，第二導線設置在半導體薄膜的側壁上，第二導線沿著第二方向延伸，第二方向垂直於第一方向。
一種半導體裝置的形成方法，包括：形成字元線在一對介電層之間，字元線由第一導電材料形成；凹陷字元線的第一側壁從介電層的第一側壁以在介電層之間形成第一側壁凹槽；形成導電間隔物在第一側壁凹槽中以及字元線的第一側壁上，第一導電間隔物由第二導電材料形成，第二導電材料不同於第一導電材料；形成記憶體薄膜在第一導電間隔物的側壁以及介電層的第一側壁上；形成半導體薄膜在記憶體薄膜的側壁上；以及形成位元線在半導體
薄膜的側壁上。
50:記憶陣列
52:記憶單元
54:電晶體
56:箭頭
102:基板
104:多層堆疊
104A:區域
104B:區域
104C:區域
106:介電層
106A:介電層
106B:介電層
106C:介電層
106D:介電層
108:犧牲層
108A:犧牲層
108B:犧牲層
108C:犧牲層
110:遮罩
112:開口
114:階梯結構
116:金屬間介電質
122:溝槽
122A:溝槽
122B:溝槽
124:開口
126:字元線
126A:字元線
126B:字元線
126C:字元線
128:襯墊層
130:主層
132:側壁凹槽
134:導電層
136:導電間隔物
136A:導電間隔物
136B:導電間隔物
142:記憶體薄膜
144:半導體薄膜
146:隔離區
148:開口
152:導線
152B:位元線
152S:源極線
154:開口
156:隔離區
160:互連層
160A:第一互連層
160B:第二互連層
162:互連線
162B:位元線互連
162L:導線
162L1:第一級導線
162S:互連
162V:導電通孔
162V1:第一級導電通孔
164:介電層
166:導電接觸
當與附圖一起閱讀時，根據以下詳細描述可以最好地理解本揭露的各方面。值得注意的是，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清晰起見，各種特徵的尺寸可以任意地增加或減少。
第1A圖至第1C圖繪示出了根據一些實施例的記憶陣列的示例。
第2圖至第22C圖是根據一些實施例的記憶陣列製造的中間階段的視圖。
第23圖至第24圖是根據一些其他實施例的記憶陣列製造的中間階段的視圖。
以下揭露提供了用於實現本揭露之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本揭露。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加的特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。如本文所用，在第二特徵上形成第一特徵意味著第一特徵為與第二特徵直接接觸下形成。另外，本揭露可以在
各個示例中重複引用的數字及/或文字。此重複本身並不指示所討論的各種實施例及/或配置之間的關係。
此外，空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置在使用或操作時的不同轉向。這些裝置能以其他方式旋轉(旋轉90度或其他角度)，且在此使用之空間相對的描述語可作對應的解讀。
各種實施例提供具有多個垂直堆疊的記憶單元的三維記憶陣列。每個記憶單元包括一個電晶體。每個電晶體都包括一個絕緣記憶體薄膜，其為電晶體提供閘極介電質，並且可以被極化以記憶數位值。每個電晶體更包括字元線以及功函數材料，其共同為電晶體提供閘極。功函數材料在字元線與對應電晶體的絕緣記憶體薄膜之間。可以通過選擇功函數材料來調諧電晶體的功函數。此外，功函數材料用作黏著層以提生字元線與絕緣記憶體薄膜之間的黏著性。因此可以減少閘極介電質與電晶體的閘極之間的介面陷阱的數量。減少界面陷阱的數量容許絕緣記憶膜維持更多的讀寫週期，從而增加記憶陣列的壽命。
第1A圖至第1C圖繪示了根據一些實施例的記憶陣列50的示例。第1A圖以三維視圖繪示出了記憶陣列50的一部分的示例；第1B圖繪示記憶陣列50的電路圖；第1C圖以三維視圖繪示出了記憶陣列50的一部分的另一
個示例。記憶陣列50包括多個記憶單元52，其以列與行的網格排列。記憶單元52進一步垂直堆疊以提供三維記憶陣列，從而增加裝置密度。記憶陣列50可以設置在半導體晶片的互連結構中，該互連結構可以在生產線後段(BEOL)製程中形成。舉例來說，記憶陣列50可以設置在半導體晶片的互連層中，例如在半導體基板上的一或多個主動元件(例如電晶體)之上形成。
在一些實施例中，記憶陣列50是NOR記憶陣列或類似物。每個記憶單元52包括具有絕緣記憶體薄膜142作為閘極介電質的電晶體54。在一些實施例中，電晶體54是薄膜電晶體(TFT)。在一些實施例中，每個電晶體54的閘極(部分的)由相應字元線126的一部分提供，每個電晶體54的第一源極/汲極由相應位元線152B的一部分提供，並且每個電晶體54的第二源極/汲極電極由相應源極線152S的一部分提供。記憶陣列50的同一水平列中的記憶單元52可以共享公共字元線126，而記憶陣列50的同一垂直行中的記憶單元52可以共享共用源極線152S以及共用位元線152B。
記憶陣列50包括多條垂直堆疊的字元線126，字元線126設置在相鄰的介電層106的對之間。字元線126在平行於下方基板的主表面的方向(例如，Y方向)上延伸(第1A圖至第1C圖中未單獨繪示)。字元線126可以具有階梯配置，使得下部字元線126比上部字元線126的端點更長並且橫向延伸超過上部字元線126的端點。
舉例來說，在第1A圖中，字元線126的堆疊層被繪示為具有最頂部的字元線126是最短的並且最底部的字元線126是最長的。字元線126的各個長度可以在朝向下方基板的方向上增加。以此方式，每個字元線126的一部分可從記憶陣列50上方觸及，並且導電接觸166(參見第1C圖)可以形成到每個字元線126的暴露部分。在記憶陣列50設置在半導體晶片的互連層中的實施例中，導電接觸166可以是例如將字元線126的暴露部分連接到上層互連層的互連線162(見第1C圖)的通孔。
記憶陣列50更包括多個位元線152B以及多個源極線152S。位元線152B以及源極線152S可以各自在垂直於字元線126的沿著長度方向的方向(例如，Z方向)上延伸。隔離區146設置在位元線152B與源極線152S之間並且將相鄰的位元線152B與源極線152S隔離。
成對的位元線152B以及源極線152S以及相交的字元線126界定了每個記憶單元52的邊界，並且隔離區156設置在位元線152B與源極線152S的相鄰對之間並且將其隔離。在一些實施例中，源極線152S電耦合接地。儘管第1A圖繪示出了位元線152B相對於源極線152S的特定放置，但是應理解，在其他實施例中可以翻轉位元線152B以及源極線152S的放置。
記憶陣列50還包括半導體薄膜144。半導體薄膜144可以為記憶單元52的電晶體54提供通道區。舉例來說，當通過相應的字元線126施加適當的電壓(例如，高
於相應電晶體54的相應閾值電壓(Vth))時，則與字元線126相交的半導體薄膜144的區域可以容許電流從位元線152B流到源極線152S(例如，沿箭頭56所示的方向)。
記憶體薄膜142設置在字元線126與半導體薄膜144之間，並且記憶體薄膜142可以為電晶體54提供閘極介電質。在一些實施例中，記憶體薄膜142由鐵電材料形成，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似物。因此，記憶陣列50也可以稱為鐵電隨機存取記憶體(FeRAM)陣列。或者，記憶體薄膜142可以是多層結構，包括位於兩層氧化矽之間的氮化矽層(例如，氧化物-氮化物-氧化物結構)、不同的鐵電材料、不同類型的記憶層(例如，能夠存儲存位元)或類似物。
在記憶體薄膜142由鐵電材料形成的實施例中，記憶體薄膜142可以沿兩個不同方向之一極化，並且可以通過跨記憶體薄膜142施加適當的電壓差並產生適當的電場來改變極化方向。極化可以是相對局部的(例如，通常包含在記憶單元52的每個邊界內)，並且記憶體薄膜142的連續區域可以延伸跨過多個記憶單元52。根據記憶體薄膜142的特定區域的極化方向，對應的電晶體54的閾值電壓變化，並且可以儲存數值(例如，0或1)。舉例來說，當記憶體薄膜142的區域具有第一電極化方向時，對應的電晶體54可以具有相對低的閾值電壓，而當記憶體薄膜142的區域具有第二電極化方向時，對應的電晶體54可以具有相對較高的閾值電壓。兩個閾值電壓之間的差值可以稱為
閾值電壓偏移。較大的閾值電壓偏移使得讀取儲存在相應存記憶單元52中的數位值更容易(例如，不易出錯)。
為了在這樣的實施例中對記憶單元52執行寫入操作，寫入電壓被施加在對應於記憶單元52的記憶體薄膜142的一部分上。寫入電壓可以例如通過施加適當的電壓到對應的字元線126、對應的位元線152B以及對應的源極線152S。通過在記憶體薄膜142的部分上施加寫入電壓，可以改變記憶體薄膜142的區域的極化方向。如此一來，對應電晶體54的對應閾值電壓也可以從低閾值電壓切換到高閾值電壓，反之亦然，並且數位值可以被儲存在記憶單元52中。因為字元線126與位元線152B以及源極線152S相交，可以選擇單獨的記憶單元52用於寫入操作。
為了在這樣的實施例中對記憶單元52執行讀取操作，讀取電壓(低閾值電壓與高閾值電壓之間的電壓)被施加到對應的字元線126。取決於記憶體薄膜142的相應區域的極化方向，記憶單元52的電晶體54可以或可以不導通。如此一來，位元線152B可以或可以不通過源極線152S放電(例如，接地)，並且可以確定儲存在記憶單元52中的數位值。因為字元線126與位元線152B以及源極線152S相交，可以選擇單獨的記憶單元52用於讀取操作。
第1A圖進一步繪示了在後續圖中使用的記憶陣列50的參考剖面。剖面A-A'在X方向，並且延伸穿過位
元線152B/源極線152S以及隔離區146。剖面C-C'在Y方向，並且沿著字元線126的縱軸延伸。為清楚起見，後續的圖參照這些參考剖面。
第2圖至第22C圖是根據一些實施例的記憶陣列50的製造中間階段的視圖。用於記憶單元52(參見第1A圖至第1B圖)的電晶體54(參見第1A圖至第1B圖)的製造被繪示出。第2、3、4、5、6、7、8、9、10圖以及第11圖是三維視圖。第12、13、14、15、16、17、18A、19A、20A、21A圖以及第22A圖是沿與第1A圖以及第21B圖中的參考剖面A-A'相似的剖面示出的剖面圖。第18B、19B、20B、21B圖以及第22B圖是俯視圖。第22C圖是沿與第1A圖中的參考剖面C-C'相似的剖面示出的剖面圖。記憶陣列50的一部分被繪示出了。
在第2圖中，提供了基板102。基板102可以是半導體基板，例如主體半導體、絕緣體上半導體(SOI)基板或類似物，其可以是摻雜的(例如，用p型或n型摻雜劑)或未摻雜。基板102可以是晶圓，例如矽晶片。通常，絕緣體上半導體基板是形成在絕緣層上的一層半導體材料。絕緣層可以是例如埋藏氧化物(BOX)層、氧化矽層或類似物。絕緣層設置在基板上，通常是矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板102的半導體材料可以包括矽；鍺；一種化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷
化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或其組合。
儘管未在第2圖中示出，電路及/或互連線可以在基板102上方形成。電路包括在基板102的頂表面的主動元件(例如，電晶體)。電晶體可以包括通道區、通道區上的閘極結構，以及毗鄰通道區的源極/汲極區。在一些實施例中，電晶體可以是平面場效應電晶體(FET)、鰭式場效應電晶體(finFET)、奈米場效應電晶體(nanoFET)或類似物。層間介電質環繞並隔離源極/汲極區以及閘極結構。互連結構，包括一或多個堆疊的介電層以及形成在一或多個介電層中的互連線，在層間介電質之上。互連結構可以包括任意數量的具有互連線佈置在其中的介電層。互連結構可以電連接到閘極結構以及源極/汲極區以形成功能電路。在一些實施例中，由互連結構形成的功能電路可以包括邏輯電路、記憶電路、感測放大器、控制器、輸入/輸出電路、圖像感測器電路或類似物或其組合。此外，其他主動元件(例如二極體或類似物)及/或被動元件(例如電容器、電阻器或類似物)也可以形成為功能電路的一部分。
多層堆疊104形成在基板102上方(包括可以形成在基板102上方的電路及/或互連線)。隨後將圖案化多層堆疊104以形成用於記憶陣列50的階梯結構。雖然多層堆疊104被繪示為接觸基板102，但可以在基板102與基板102之間設置任意數量的中間層。舉例來說，包括介電層(例如，低介電介電層)中的互連線的一或多個互連
層可以設置在基板102與多層堆疊104之間。在一些實施例中，互連線可以被圖案化以為基板102及/或記憶陣列50上的主動元件提供電源、接地及/或信號線(參見第1A圖至第1C圖)。
多層堆疊104包括交替的介電層106(包括介電層106A、106B、106C、106D)以及犧牲層108(包括犧牲層108A、108B、108C)。介電層106由第一介電材料形成，而犧牲層108由第二介電材料形成。可接受的介電材料包括氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似物；或其組合，例如氧氮化矽、氧碳化矽、碳氮化矽、氧碳氮化矽或類似物。多層堆疊104的每一層可通過任何可接受的沉積製程形成，例如化學氣相沉積(CVD)、原子層沉積(ALD)或類似製程。介電層106將用於隔離隨後形成的電晶體。犧牲層108也可以稱為虛設層，在後續製程中將選擇性的替換為電晶體的字元線。因此，犧牲層108的第二介電材料相對於介電層106的第一介電材料的蝕刻具有高蝕刻選擇性。在一些實施例中，介電層106由氧化矽形成，而犧牲層108由氮化矽形成。彼此具有可接受的蝕刻選擇性的介電材料的其他組合也可以被使用。在所繪示的實施例中，多層堆疊104包括四個介電層106以及三個犧牲層108。應理解，多層堆疊104可以包括其他數量的介電層106以及犧牲層108。
在第3圖中，在多層堆疊104上方形成遮罩110。
遮罩110可以由光阻形成，諸如單層光阻、三層光阻或類似物。光阻可以通過使用旋轉塗布技術或類似技術形成。遮罩110隨後被圖案化以暴露區域104A中的多層堆疊104，同時遮蔽多層堆疊104的剩餘部分。舉例來說，多層堆疊104的最頂層(例如，介電層106D)可以在區域104A中暴露。在遮罩110是光阻的實施例中，可以使用可接受的光微影技術對其進行圖案化。
在第4圖中，使用遮罩110作為蝕刻遮罩來蝕刻區域104A中的多層堆疊104的暴露部分。蝕刻可以是任何可接受的蝕刻製程，例如通過濕蝕刻或乾蝕刻、反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)等或其組合。蝕刻可以是非等向性的。蝕刻可以去除區域104A中的介電層106D以及犧牲層108C的部分並界定開口112。因為介電層106D以及犧牲層108C具有不同的材料成分，用於去除這些層的暴露部分的蝕刻劑可以不同。在一些實施例中，犧牲層108C在蝕刻介電層106D時用作蝕刻停止層，並且介電層106C在蝕刻犧牲層108C時用作蝕刻停止層。如此一來，可以選擇性的去除介電層106D以及犧牲層108C的部分而不去除多層堆疊104的剩餘層，並且開口112可以延伸到期望的深度。或者，可使用定時蝕刻製程在開口112達到所期望深度後停止對開口112的蝕刻。在所得結構中，介電層106C暴露在區域104A中。
在第5圖中，遮罩110被修整以暴露多層堆疊104的額外部分。在遮罩110為光阻的實施例中，可以使用可
接受的光微影技術對其進行修整。作為修整的結果，遮罩110的寬度減小，並且可以暴露區域104A、104B中的多層堆疊104的部分。舉例來說，介電層106C的頂面可以暴露在區域104A中，並且介電層106D的頂面可以暴露在區域104B中。
在第6圖中，使用遮罩110作為蝕刻遮罩，通過可接受的蝕刻製程去除區域104A、104B中的介電層106D、犧牲層108C、介電層106C以及犧牲層108B的部分。蝕刻可以是任何可接受的蝕刻製程，例如通過濕蝕刻或乾蝕刻、反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似製程或其組合。蝕刻可以是非等向性的。蝕刻將開口112進一步延伸到多層堆疊104中。因為介電層106D、106C以及犧牲層108C、108B具有不同的材料成分，用於去除這些層的暴露部分的蝕刻劑可以不同。在一些實施例中，犧牲層108C在蝕刻介電層106D時用作蝕刻停止層；介電層106C在蝕刻犧牲層108C時用作蝕刻停止層；犧牲層108B在蝕刻介電層106C時用作蝕刻停止層；介電層106B在蝕刻犧牲層108B時用作蝕刻停止層。如此一來，可以選擇性的去除介電層106D、106C以及犧牲層108C、108B的部分而不去除多層堆疊104的剩餘層，並且可以將開口112延伸到期望的深度。此外，在蝕刻製程中，介電層106以及犧牲層108的未蝕刻部分用作下層的遮罩，如此一來，介電層106D以及犧牲層108C(見第5圖)的先前圖案被轉移到下層的介電層106C以及犧牲層
108B。在所得結構中，介電層106B在區域104A中暴露，且介電層106C在區域104B中暴露。
在第7圖中，遮罩110被修整以暴露多層堆疊104的額外部分。在遮罩110為光阻的實施例中，可以使用可接受的光微影技術對其進行修整。作為修整的結果，遮罩110的寬度減小，並且區域104A、104B、104C中的多層堆疊104的部分可以被暴露。舉例來說，介電層106B的頂面可以暴露在區域104A中；介電層106C的頂面可暴露於區域104B中；且介電層106D的頂面可暴露於區域104C中。
在第8圖中，區域104A、104B、104C中的介電層106D、106C、106B的部分使用遮罩110作為蝕刻遮罩，通過可接受的蝕刻製程被去除。蝕刻可以是任何可接受的蝕刻製程，例如通過濕蝕刻或乾蝕刻、反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)類似製程或其組合。蝕刻可以是非等向性的。蝕刻將開口112進一步延伸到多層堆疊104中。在一些實施例中，犧牲層108C在蝕刻介電層106D時作為蝕刻停止層；犧牲層108B在蝕刻介電層106C時作為蝕刻停止層；並且犧牲層108A在蝕刻介電層106B時作為蝕刻停止層。如此一來，可以選擇性的去除介電層106D、106C、106B的部分而不去除多層堆疊104的剩餘層，並且開口112可以延伸到期望的深度。此外，在蝕刻製程期間，每個犧牲層108作為下層的遮罩，因此犧牲層108C、108B(見第7圖)的先前圖案被轉移到
下層介電層106C、106B。在所得結構中，犧牲層108A暴露在區域104A中；犧牲層108B暴露於區域104B中；犧牲層108C暴露於區域104C中。
在第9圖中，可以去除遮罩110。在遮罩110為光阻的實施例中，可以通過任何可接受的灰化或濕法剝離製程將其去除。因此，階梯結構114由多層堆疊104的剩餘部分形成。階梯結構包括介電層106以及犧牲層108中的交替層的堆疊。如上所述，犧牲層108將在隨後的製程中被電晶體54(見第1A圖至第1B圖)的字元線選擇性的替換。下犧牲層108更寬並且橫向延伸超過上犧牲層108，並且每個犧牲層108的寬度在朝向基板102的方向上增加。舉例來說，犧牲層108A可以比犧牲層108B長，犧牲層108B可以比犧牲層108C長。如此一來，可以從階梯結構114上方與在後續處理步驟中形成的導線形成導電接觸。
在第10圖中，金屬間介電質(IMD)116沉積在階梯結構114上方。金屬間介電質116可以由介電材料形成，並且可以通過任何合適的方法沉積，例如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或流動式化學氣相沉積。介電材料可以包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似物。可以使用通過任何可接受的製程形成的其他絕緣材料。金屬間介電質116沿著介電層106的側壁以及犧牲層108的側壁延伸。此外，
金屬間介電質116可以接觸每個犧牲層108的頂面。在形成金屬間介電質116之後，施用去除製程到金屬間介電質116以去除階梯結構114上方的多餘介電材料。在一些實施例中，可以使用諸如化學機械研磨(CMP)製程、回蝕製程、其組合或相似製程。平坦化製程暴露階梯結構114，使得階梯結構114以及金屬間介電質116的頂表面在平坦化製程完成後是水平的。
在第11圖中，溝槽122被圖案化在階梯結構114以及金屬間介電質116中。可以使用可接受的光微影以及蝕刻技術圖案化溝槽122，例如使用對階梯結構114有選擇性的蝕刻製程(例如，以比去除其他材料更快的速率選擇性的去除介電層106以及犧牲層108的介電材料)。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似製程或其組合。蝕刻可以是非等向性的。在圖案化之後，階梯結構114的各個部分被設置在各個溝槽122之間。如上所述，犧牲層108將在隨後的製程中被電晶體54(見第1A圖至第1B圖)的字元線選擇性的替換。通過犧牲層108蝕刻溝槽122，可以將隨後形成的導線彼此分離。
在第12圖中，去除犧牲層108以形成側壁開口124。側壁開口124在相鄰的溝槽122之間延伸。側壁開口124可以通過任何可接受的蝕刻製程形成，例如對犧牲層108的材料有選擇性的製程(例如，以比去除介電層106的材料更快的速率選擇性的去除犧牲層108的材料)。
蝕刻可以是各向同性的。在介電層106由氧化矽形成並且犧牲層108由氮化矽形成的實施例中，可以通過使用磷酸(H3PO4)的濕蝕刻去除犧牲層108。在另一個實施例中，可以使用對犧牲層108的材料具有選擇性的乾蝕刻。
在第13圖中，用於記憶陣列50的字元線126(包括字元線126A、126B、126C)在側壁開口124中形成，從而完成了用導線替換犧牲層108的製程。字元線126可各自包括一或多層，例如種晶層、黏著層、阻擋層、擴散層、填充層或類似。在一些實施例中，每個字元線126包括一對襯墊層128，例如擴散阻擋層、黏合層或類似，以及夾在襯墊層128之間的主層130。每個襯墊層128沿著位於對應側壁開口124內的對應主層130的底面的頂面延伸。襯墊層128由第一導電材料形成，該第一導電材料可用於幫助生長或幫助黏附隨後沉積的材料，例如金屬氮化物，例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似。主層130可以由第二導電材料形成，例如金屬，例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金或類似。襯墊層128的材料是與介電層106的材料具有良好黏附性的材料，而主層130的材料是與襯墊層128的材料具有良好黏附性且具有低電阻率的材料。在一些實施例中，襯墊層128由氮化鈦形成並且主層130由鎢形成。襯墊層128以及主層130的材料可以通過可接受的沉積製程例如化學氣相沉積(CVD)、原子層沉積(ALD)或類似製程形成。舉例來說，可以使用諸如原子層沉積的保形沉積製程將襯墊
層128沉積在溝槽122中以及介電層106周圍，並且隨後可以使用諸如原子層沉積的保形沉積製程將主層130沉積在襯墊層128上。可以執行任何可接受的蝕刻製程，例如乾蝕刻(例如，反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)或類似)、濕蝕刻或類似製程或其組合，以從介電層106的側壁去除溝槽122中的多餘材料。蝕刻可以是非等向性的。襯墊層128的厚度可以小於主層130的厚度。
儘管未單獨示出於第13圖中，應理解字元線126是在Y方向上延伸的導線。字元線126具有與它們所取代的犧牲層108相似的長度。由於階梯結構114的階梯形狀(參見例如第11圖)，字元線126可以具有在朝向基板102的方向上增加的變化的長度。舉例來說，字元線126A可以比字元線126B長，並且字元線126B可以比字元線126C長。
如隨後將對第14圖至第16圖描述的，導電間隔物136(參見第16圖)將在字元線126的側壁上形成。導電間隔物136由功函數材料形成，該材料可以被選擇以將電晶體54的功函數調整到期望的量(參見第1A圖至第1B圖)。電晶體54的閾值電壓因此可以被更準確地調諧。在本實施例中，導電間隔物136通過單一圖案化製程形成。單一圖案化製程包括使字元線126凹陷以形成側壁凹槽132(參見第14圖)，以導電層134填充側壁凹槽132(參見第15圖)，以及去除溝槽122中導電層134的多
餘材料形成導電間隔物136(參見第16圖)。可以通過其他可接受的製程來形成導電間隔物136。在另一實施例中(隨後對第23圖至第24圖進行描述)，導電間隔物136通過多重圖案化製程形成。
在第14圖中，溝槽122被擴展以形成用於介電層106之間的導電間隔物的側壁凹槽132。具體的，字元線126的側壁被溝槽122暴露的部分從介電層106的側壁被溝槽122暴露的部分凹陷以形成側壁凹槽132。側壁凹槽132可以暴露介電層106的頂面和底面。雖然字元線126的側壁被繪示為凹入的，但是側壁可以是直的或凸的。側壁凹槽132可以通過任何可接受的蝕刻製程形成，例如對字元線126的材料有選擇性的蝕刻製程(例如，以比去除介電層106的材料更快的速率選擇性地去除字元線126的材料)。蝕刻可以是各向同性的。在字元線126包括由氮化鈦形成的襯墊層128以及由鎢形成的主層130，且介電層106由氧化矽形成的實施例中，溝槽122可以通過使用氟基蝕刻劑(例如，CF4、SF6等)及/或氯基蝕刻劑(例如，Cl2)的乾蝕刻來擴展而不產生電漿。在另一個實施例中，可以使用對字元線126的材料有選擇性的濕蝕刻。在本實施例中，每個側壁凹槽132是通過相同的圖案化製程形成的。
在形成側壁凹槽132之後，側壁凹槽132在X方向上具有深度D1，延伸超過介電層106的側壁。定時蝕刻製程可用於在側壁凹槽132達到所需的深度D1之後停
止對側壁凹槽132的蝕刻。在一些實施例中，側壁凹槽132具有在1nm至5nm範圍內的深度D1。如隨後將更詳細描述的，功函數材料將在側壁凹槽132中形成。在字元線126包括由氮化鈦形成的襯墊層128以及由鎢形成的主層130的一些實施例中，側壁凹槽132可以是D形的。由於襯墊層128比主層130凹陷的距離更小，側壁凹槽132可以是D形的。舉例來說，用於圖案化側壁凹槽132的蝕刻製程能以比去除襯墊層128的材料更快的速率去除主層130的材料。在其他實施例中，側壁凹槽132可以具有其他形狀。
在第15圖中，用於導電間隔物的導電層134在側壁凹槽132以及溝槽122中形成。導電層134可以接觸介電層106的頂面與底面以及字元線126的側壁。可以通過在溝槽122以及側壁凹槽132中沉積導電層134直到側壁凹槽132被填充(或過填充)來在側壁凹槽132中形成導電層134。導電層134可以由任何可接受的功函數材料形成以將電晶體的功函數調整到根據待形成的電晶體的應用所需的量，其可以通過任何可接受的沉積製程來沉積。導電層134的材料具有與字元線126的材料不同的功函數。在一些實施例中，導電層134由金屬或金屬氮化物形成，例如鈷(Co)、釕(Ru)、鎢(W)、氮化鎢(WN0.8)、碳氮化鎢(WCN)、鉬(Mo)、氮化鉬(MoN)、氮化鈦(TiN)、其組合或類似物，其可以是通過原子層沉積、化學氣相沉積、物理氣象沉積或類似。在一些實施例中，導電層134
由具有在4.5eV至5eV範圍內的功函數，例如至少4.7eV的功函數的金屬形成。儘管導電層134被繪示為單層，但導電層134可以是多層的。
導電層134的材料是可以在低溫下沉積的材料。在一些實施例中，導電層134的材料可以在至多(例如，小於或等於)500℃的溫度下沉積，以滿足後段製程熱預算並減少可能導致高溫沉積產生其他特徵的缺陷。舉例來說：鈷可以通過電漿增強化學氣相沉積在低於200℃的溫度下沉積；釕可以通過化學氣相沉積在低於約200℃下沉積；鎢可以通過原子層沉積在大約350℃下沉積；氮化鎢可在約400℃下通過原子層沉積來沉積；碳氮化鎢可通過原子層沉積在約400℃下沉積；鉬可通過原子層沉積在約430℃至約500℃沉積；氮化鉬可通過原子層沉積在約400℃至約500℃沉積；氮化鈦可在約430℃下通過原子層沉積來沉積。
在第16圖中，去除溝槽122中的導電層134的多餘材料以形成導電間隔物136。具體地，溝槽122中的導電層134的部分，例如介電層106側壁上的那些部分被去除。可以執行任何可接受的蝕刻製程，例如乾蝕刻(例如，反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)或類似)、濕蝕刻、類似製程或其組合，以去除導電層134的多餘材料。蝕刻可以是非等向性的。在蝕刻之後，導電層134具有保留在側壁凹槽132中的部分(從而形成導電間隔物136)。在一些實施例中，導電間隔物136在X方
向上的厚度在1nm至5nm的範圍內。導電間隔物136設置在字元線126的側壁上，並將字元線126與隨後形成的記憶體薄膜隔開。電晶體54(見第1A圖至第1B圖)的閘極由字元線126以及導電間隔物136的組合提供，其中導電間隔物136提供閘極的功函數調諧層。如隨後將更詳細描述的，導電間隔物136允許字元線126電連接到記憶體薄膜的一部分，同時防止字元線126物理接觸記憶體薄膜的一部分。儘管導電間隔物136的外側壁被繪示為與介電層106的側壁齊平，但導電間隔物136的外側壁可以延伸超過介電層106的側壁或從介電層106的側壁凹槽。換言之，導電間隔物136可部分填充、完全填充或過度填充側壁凹槽132。此外，儘管導電間隔物136的側壁被繪示為凹入的，但導電間隔物136的側壁可以是直的或凸出的。
在第17圖中，記憶體薄膜142、半導體薄膜144以及隔離區146在溝槽122中形成。記憶體薄膜142形成在基板102上方、介電層106的側壁上以及導電間隔物136的側壁上。半導體薄膜144在記憶體薄膜142的側壁上形成。部分記憶體薄膜142為電晶體54提供閘極介電質(見第1A圖至第1B圖)，部分半導體薄膜144為電晶體54提供通道區。隔離區146延伸穿過半導體薄膜144，從而沿X方向分離水平相鄰電晶體54的半導體薄膜144。在所繪示實施例中，隔離區146延伸穿過記憶體薄膜142，因此也沿X方向分離水平相鄰電晶體54的記憶體薄膜142。在另一個實施例中，隔離區146在記憶體
薄膜142上形成並且不延伸穿過記憶體薄膜142。
記憶體薄膜142由用於儲存數位值的任何可接受的材料形成，例如能夠通過在材料上施加適當的電壓差而在兩個不同的極化方向之間切換的材料。舉例來說，材料的極化可能由於施加電壓差產生的電場而改變。在一些實施例中，記憶體薄膜142由高介電鐵電材料形成，例如基於鉿(Hf)的介電材料，例如氧化鉿鋯(HfZrO)；氧化鋯(ZrO)；摻雜有鑭(La)、矽(Si)、鋁(Al)等的氧化鉿(HfO)或類似；未摻雜的氧化鉿(HfO)；或類似。在一些實施例中，記憶體薄膜142是多層結構，包括位於兩個氧化矽層之間的氮化矽層(例如，氧化物-氮化物-氧化物結構)。可以使用其他可接受的記憶材料。可以通過諸如原子層沉積、化學氣相沉積、物理氣象沉積或類似的任何可接受的沉積製程來形成記憶體薄膜142的材料。在一些實施例中，記憶體薄膜142形成3nm至20nm範圍內的厚度。記憶體薄膜142可以形成比導電間隔物136更大的厚度。
半導體薄膜144由任何可接受的材料形成，用於為電晶體提供通道區。半導體薄膜144可以由適合於為薄膜電晶體(TFT)提供通道區的薄膜半導體材料形成。在一些實施例中，半導體薄膜144由氧化物半導體形成，例如銦基半導體材料，例如銦鎵鋅氧化物(IGZO)、銦錫氧化物(ITO)、銦鎵鋅錫氧化物(IGZTO)，氧化鋅(ZnO)或類似。在一些實施例中，半導體薄膜144由矽基半導體材料形成，例如多晶矽、非晶矽或類似。可以使用其他可接受的半導
體材料。半導體薄膜144的材料可以通過任何可接受的沉積製程例如原子層沉積、化學氣相沉積、物理氣象沉積或類似製程形成。在一些實施例中，半導體薄膜144形成3nm至20nm範圍內的厚度。半導體薄膜144可以形成比導電間隔物136更大的厚度。
隔離區146由用於保護以及電隔離記憶體薄膜142的任何可接受的材料形成。隔離區146的可接受的介電材料包括氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似物；或其組合，例如氧氮化矽、氧碳化矽、碳氮化矽、氧碳氮化矽或類似物。可以使用其他可接受的介電材料。隔離區146的材料可以通過任何可接受的沉積製程形成，例如原子層沉積、化學氣相沉積、流動式化學氣相沉積(FCVD)或類似製程。
記憶體薄膜142、半導體薄膜144以及隔離區146可以通過沉積、蝕刻以及平坦化的組合來形成。舉例來說，記憶層可以保形的沉積在溝槽122中(例如，在導電間隔物136的側壁以及介電層106的側壁上)。隨後可以將半導體層保形的沉積在記憶層上。隨後可以通過合適的蝕刻製程對半導體層進行圖案化，例如使用記憶層作為蝕刻停止層的非等向性蝕刻。隨後可以通過合適的蝕刻製程圖案化記憶層，例如使用圖案化的半導體層作為蝕刻遮罩的非等向性蝕刻。隨後可以將隔離材料保形的沉積在溝槽122的剩餘部分中(例如，在圖案化的半導體層以及記憶層的暴露部分上)。隨後對各個層施用去除製程以去除上
部介電層106/字元線126上方的多餘材料。在去除製程之後保留在溝槽122中的記憶層、半導體層以及隔離材料的部分分別形成記憶體薄膜142、半導體薄膜144以及隔離區146。去除製程可以是平坦化製程，例如化學機械研磨(CMP)製程、回蝕製程、其組合或類似製程。在平坦化製程之後，記憶體薄膜142、半導體薄膜144、隔離區146以及上部介電層106/字元線126的頂表面是共面的(在製程變異內)，使得它們彼此齊平。
如前所述，導電間隔物136由功函數材料形成。導電間隔物136的功函數材料基於電晶體54的期望功函數來選擇(參見第1A圖至第1B圖)。電晶體54的閾值電壓因此可以被更準確地調諧。具體地，電晶體54的閾值電壓可以被調諧到容許記憶體薄膜142的極化方向更容易改變的閾值電壓。在一些實施例中，導電間隔物136的功函數材料具有4.5eV至5eV範圍內的功函數，例如至少4.7eV的功函數。一些具有所期望功函數的材料具有高電阻率。舉例來說，氮化鈦的功函數約為4.6eV，但電阻率約為300μΩ．cm。形成功函數材料的導電間隔物136(而不是字元線126)容許電晶體54包括具有期望功函數的材料，同時減少高電阻率材料的使用量。字元線126因此可以由諸如鎢的具有低電阻率的材料形成。因此，字元線126的材料有利地具有比導電間隔物136的材料低的電阻率。降低字元線126的電阻有助於提高記憶陣列50的性能。
此外，導電間隔物136的材料是與字元線126以
及記憶體薄膜142的材料具有良好黏合性的材料。記憶體薄膜142的材料與導電間隔物136的材料的黏附性比與字元線126的材料的黏附性更好。電晶體54(見第1A圖至第1B圖)的閘極介電質與閘極之間的界面陷阱的數量可以因此減少。減少界面陷阱的數量可以增加記憶體薄膜142的耐用性，容許其維持更長的讀/寫週期並增加記憶陣列50的壽命。
在第18A圖至第18B圖中，用於導線的開口148穿過隔離區146形成。開口148可以通過對隔離區146有選擇性(例如，以比去除記憶體薄膜142以及半導體薄膜144的材料更快的速率選擇性的去除隔離區146的材料)。蝕刻可以是任何可接受的蝕刻製程，例如通過濕蝕刻或乾蝕刻、反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似製程或其組合。蝕刻可以是非等向性的。舉例來說，開口148可以通過使用氨氣(NH3)以及氟化氫(HF)氣體的乾蝕刻穿過隔離區146形成，乾蝕刻可以使用具有隨後形成導線的圖案的蝕刻遮罩來執行。
在第19A圖至第19B圖中，在半導體薄膜144的側壁上的開口148中形成導線152。因此，導線152延伸穿過隔離區146。如下文中更詳細討論的，導線152是在Z方向上延伸的圓柱，將被分成電晶體54的位元線以及源極線(見第1A圖至第1B圖)。因此，導線152與半導體薄膜144的部分接觸形成，使得位元線以及源極線將鄰接電晶體54的通道區。在隔離區146延伸穿過記憶體
薄膜142的實施例中，導線152與部分記憶體薄膜142接觸形成。
作為形成導線152的示例，諸如擴散阻擋層、黏附層或類似物的襯墊以及主層在開口148中形成。襯墊可以由導電材料形成，例如金屬或金屬氮化物，例如鈦、氮化鈦、鉭、氮化鉭或類似物，其可以通過保形沉積製程沉積，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或類似製程。在一些實施例中，襯墊可以包括黏附層並且至少一部分黏附層可以被處理以形成擴散阻擋層。主層可以由導電材料形成，例如金屬，例如鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金或類似材料，其可以通過原子層沉積、化學氣相沉積、物理氣相沉積或類似製程。在一些實施例中，導線152以及字元線126包括相同的導電材料(例如，鎢)。在一些實施例中，導線152包括由氮化鈦形成的襯墊以及由鎢形成的主層。隨後對各個層施用去除製程以去除上介電層106/字元線126、記憶體薄膜142、半導體薄膜144以及隔離區146。在去除製程之後留在開口148中的材料形成導線152。去除製程可以是平坦化製程，例如化學機械研磨(CMP)製程、回蝕製程、其組合等。在平坦化製程之後，上介電層106/字元線126、記憶體薄膜142、半導體薄膜144、隔離區146以及導線152的頂表面是共面的(在製程變異範圍內)使得它們彼此處於同一水平。
在第20A圖至第20B中，隔離區的開口154通
過導線152形成。開口154將半導體薄膜144與導線152分開以形成電晶體54(見第1A圖至第1B圖)。具體而言，將每條導線152分開以形成位元線152B以及源極線152S。開口154可以將導線152分成寬度相等或不相等的位元線152B以及源極線152S。如上所述，位元線152B以及源極線152S充當電晶體54的源極/汲極電極。在所繪示實施例中，開口154不延伸穿過記憶體薄膜142。在另一實施例中，開口154延伸穿過記憶體薄膜142使得其將記憶體薄膜142分開。在形成開口154之後，每個電晶體54包括記憶體薄膜142的一部分、半導體薄膜144的一部分、位元線152B的一部分，以及源極線152S的一部分。
在本實施例中，位元線152B以及源極線152S以交錯佈置形成。具體而言，位元線152B以及源極線152S以交替圖案佈置，並且沿X方向彼此相鄰的位元線152B/源極線152S沿Y方向彼此橫向偏移。如隨後將更詳細描述的，使位元線152B和源極線152S彼此橫向偏移消除了在隨後互連電晶體以形成功能記憶體時對橫向互連的需要。在另一實施例中，位元線152B和源極線152S不形成交錯佈局，使得沿X方向彼此相鄰的位元線152B/源極線152S沿Y方向橫向對齊。
開口154可以通過對半導體薄膜144及/或導線152有選擇性的蝕刻製程形成(例如，以比去除記憶體薄膜142的材料更快的速率選擇性的去除半導體薄膜144及
/或導線152的材料)。蝕刻可以是任何可接受的蝕刻製程，例如通過濕蝕刻或乾蝕刻、反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似製程或其組合。蝕刻可以是非等向性的。舉例來說，開口154可以通過使用例如與氫氣(H2)或氧氣(O2)混合的C4F6的乾蝕刻來形成，這可以使用具有隨後形成的隔離區圖案的蝕刻遮罩來執行。
在第21A圖至第21B圖中，隔離區156在開口154中形成。隔離區156因此延伸穿過導線152以及半導體薄膜144。作為形成隔離區156的示例，隔離材料在開口154中形成。隔離材料可以是氧化矽或氧化鋁等氧化物。氮化物例如氮化矽；碳化物例如碳化矽；類似物；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、氧碳氮化矽或類似物，其可以通過化學氣相沉積、原子層沉積等沉積。在一些實施例中，隔離區156由氧化矽形成。隨後對各個層施用去除製程以去除上部介電層106/字元線126、記憶體薄膜142、半導體薄膜144、隔離區146、源極線152S以及位元線152B。在去除製程之後保留在開口154中的隔離材料形成隔離區156。去除製程可以是平坦化製程，例如化學機械研磨(CMP)製程、回蝕製程、其組合或類似製程。在平坦化製程之後，上介電層106/字元線126、記憶體薄膜142、半導體薄膜144、隔離區146、源極線152S、位元線152B並且隔離區156的頂面為共面的(在製程變異範圍內)使得它們彼此處於同一水平。
在第22A圖至第22C圖中，用於互連結構的一或
多個互連層160在中間結構上方形成。互連層160各自包括介電層164中的互連162。介電層164可以包括一或多層介電材料，例如一或多層低介電(LK)或超低介電(ELK)介電材料。互連162可以是在介電層164中形成的金屬互連(包括導線162L以及導電通孔162V)。互連162連接到位元線152B以及源極線152S以及互連電晶體54以形成功能記憶體。互連層160可以通過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程或類似製程。
如上所述，介電層106以及字元線126可以形成為階梯配置。在這樣的實施例中，連接到字元線126的暴露部分的導電接觸166可以在金屬間介電質116中形成。舉例來說，在形成上覆互連層160之前，可以重新沉積金屬間介電質116的材料以填充溝槽122的任何剩餘部分(參見第11圖)，隨後可以通過金屬間介電質116形成導電接觸166。導電接觸166可以通過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程或類似鑲嵌製程形成。
第一級導電通孔162V1在源極線152S、位元線152B上方並連接到源極線152S、位元線152B(參見第22A圖至第22B圖)。第一級導電通孔162V1是指形成在位元線152B、源極線152S以及金屬間介電質116上的第一互連層160A中的該些導電通孔162V。此外，第一級導電通孔162V1連接到字元線126並穿過導電接觸166(見第22C圖)。第一級導線162L1在第一級導電通孔162V1上方並連接到第一級導電通孔162V1(參見
第22B圖)。第一級導線162L1是指第一互連層160A中的該些導線162L。第一級導線162L1包括位元線互連162B(其連接至位元線152B)、源極線互連162S(連接至源極線152S)以及字元線互連(未單獨繪示出)(其連接至字元線126)。在位元線152B以及源極線152S以具有交替圖案的交錯佈置形成的實施例中，位元線互連162B以及源極線互連162S可以形成為直導線。因此可以從互連層160中省略橫向互連，從而容許位元線互連162B以及源極線互連162S形成在形成於位元線152B以及源極線152S上的第一互連層160A中。在位元線152B以及源極線152S不以交錯佈置形成的另一實施例中，位元線互連162B以及源極線互連162S可以在形成在第二互連層160B中，第二互連層160B在位元線152B、源極線152S以及金屬間介電質116上形成，且橫向互連可以在第一互連層160A中形成以將位元線互連162B以及源極線互連162S分別連接到位元線152B以及源極線152S。
第23圖至第24圖是根據一些其他實施例的記憶陣列50的製造中間階段的視圖。第23圖至第24圖是沿第1A圖以及第21B圖中的參考剖面A-A'顯示的剖面圖。記憶陣列50的一部分被繪示出。該實施例類似於第2圖至第22C圖的實施例，不同之處在於導電間隔物136是通過多重圖案化製程形成的。多重圖案化製程可以是雙重圖案化製程、四重圖案化製程或類似製程。使用多重圖案化製
程形成記憶陣列50容許以低圖案密度執行每個圖案化製程，這有助於減少記憶陣列50中的缺陷。
第23圖是在與第16圖類似的製造階段(例如，在形成導電間隔物136之後)的記憶陣列50的剖面圖。在本實施例中，導電間隔物136通過雙重圖案化製程形成。雙重圖案化製程包括分別形成第一子集的導電間隔物136A以及形成第二子集的導電間隔物136B。在一些實施例中，導電間隔物136A由與導電間隔物136B不同的功函數材料形成，使得導電間隔物136A的材料具有與導電間隔物136B的材料不同的電阻率及/或不同的功函數。如此一來，具有不同閾值電壓的電晶體的記憶單元可以在同一記憶陣列50中形成。形成具有不同閾值電壓的電晶體的記憶單元容許在訪問共享共用位元線152B或共用源極線152S的記憶單元時，更容易區分記憶單元。在另一實施例中，導電間隔物136A、136B由相同的功函數材料形成。
作為形成導電間隔物136A、136B的示例，可以在階梯結構114中圖案化溝槽122A的第一子集(參見第11圖)。溝槽122A能以參照第11圖描述的方式被圖案化。犧牲層108的被溝槽122A暴露的部分可以隨後用字元線126代替。犧牲層108能以參照第12圖至第13圖描述的方式用字元線126代替。側壁凹槽132隨後可以在溝槽122A中形成。側壁凹槽132能以參照第14圖描述的方式形成。隨後可以在溝槽122A的側壁凹槽132中形成導電間隔物136A。電間間隔物136A能以參照第14
圖至第16圖描述的方式形成。在形成導電間隔物136A之後或之前，可以在階梯結構114中圖案化溝槽122B的第二子集(參見第11圖)。可以按照關於第11圖描述的方式對溝槽122B進行圖案化。隨後可以用字元線126替換犧牲層108的被溝槽122B暴露的部分。犧牲層108能以參照第12圖至第13圖描述的方式用字元線126代替。隨後可以在溝槽122B中形成側壁凹槽132。側壁凹槽132能以參照第14圖描述的方式形成。隨後可以在溝槽122B的側壁凹槽132中形成導電間隔物136B。導電間隔物136B能以參照第14圖至第16圖描述的方式形成。在本實施例中，溝槽122A以及在溝槽122A中的側壁凹槽132是在第一圖案化製程中形成，溝槽122B以及在溝槽122B中的側壁凹槽132是在第二圖案化製程中形成的，第二圖案化製程不同於第一圖案化製程。舉例來說，可以在第一圖案化製程之後執行第二圖案化製程。
第24圖是在與第22A圖類似的製造階段的記憶陣列的剖面圖(例如，在形成互連層160之後)。可以對第23圖的結構執行適當的製程步驟，例如針對第16圖至第22C圖描述的那些以獲得第24圖的結構。在導電間隔物136A由與導電間隔物136B不同的功函數材料形成的實施例中，每條位元線152B以及源極線152S接觸由相同功函數材料形成的導電間隔物136A、136B。因此，由位元線152B以及源極線152S選擇的每個電晶體具有相同的功函數。相反的，每條字元線126接觸由不同功函數材
料形成的導電間隔物136A、136B。舉例來說，導電間隔物136A可以接觸字元線126的第一側壁，並且導電間隔物136B可以接觸與字元線126相對的第二側壁。因此，字元線126可用於藉由改變通過字元線126施加的電壓來選擇具有所需功函數的電晶體。
實施例可以實現一些優勢。包括導電間隔物136容許通過選擇導電間隔物136的功函數材料而非通過選擇字元線126的材料來調諧電晶體的功函數。字元線126因此可以由具有低電阻率(例如鎢)的材料形成，同時仍允許調諧電晶體的功函數。降低字元線126的電阻有助於提高記憶陣列50的性能。此外，導電間隔物136用作黏附層以提高字元線126以及記憶體薄膜142之間的黏附性。因此可以減少閘極介電質與電晶體54的閘極之間的界面陷阱數量(參見第1A圖至第1B圖)。減少界面陷阱數量可以增加記憶體薄膜142的耐用性，容許其維持更多的讀/寫週期並增加記憶陣列50的壽命。
在一實施例中，一種裝置包括：基板上方的第一字元線，第一字元線包括第一導電材料；第一位元線，與第一字元線相交；位於第一位元線與第一字元線之間的第一記憶體薄膜；以及在第一記憶體薄膜與第一字元線之間的第一導電間隔物，第一導電間隔物包括第二導電材料，第二導電材料具有與第一導電材料不同的功函數，第一導電材料具有比第二導電材料低的電阻率。在一些實施例中，該裝置更包括：第二位元線，與第一字元線相交；第二記
憶體薄膜，在第二位元線與第一字元線之間；第二導電間隔物，位於第二記憶體薄膜與第一字元線之間，第二導電間隔物包括第二導電材料。在一些實施例中，該裝置更包括：與第一字元線相交的第二位元線；第二記憶體薄膜，在第二位元線與第一字元線之間；以及在第二記憶體薄膜與第一字元線之間的第二導電間隔物，第二導電間隔物包括第三導電材料，第三導電材料具有與第二導電材料以及第一導電材料不同的功函數，第一導電材料具有比第三導電材料低的電阻率。在一些實施例中，該裝置還包括：在第一字元線上方的第二字元線，第一位元線與第二字元線相交；位於第一位元線和第二字元線之間的第二記憶體薄膜；第二導電間隔物，位於第二記憶體薄膜與第二字元線之間，第二導電間隔物包括第二導電材料。在該裝置的一些實施例中，第一導電間隔物設置在第一字元線的側壁上，並且該裝置更包括：介電層，位於基板上方，第一字元線以及第一導電間隔物設置在一對介電層之間。第一字元線的側壁從介電層的側壁凹槽，第一導電間隔物的外側壁與介電層的側壁齊平。在所述裝置的一些實施例中，第一字元線包括位於襯墊層之間的主層，第一導電間隔物設置在主層的側壁以及襯墊層的側壁上，並且該裝置更包括：基板上方的介電層，第一字元線以及第一導電間隔物，設置在一對介電層之間，主層的側壁從介電層的側壁凹進第一距離，襯墊層的側壁從介電層的側壁凹進第二距離，第二距離小於第一距離。在此裝置的一些實施例中，第一導電
材料是鎢，第二導電材料是鈷、釕、鎢、氮化鎢、碳氮化鎢、鉬、氮化鉬或氮化鈦。在該裝置的一些實施例中，第一記憶體薄膜具有大於第一導電間隔物的厚度。
在一實施例中，一種裝置包括：基板上方的記憶單元，該記憶單元包括薄膜電晶體，該薄膜電晶體包括：閘極，包括第一導線以及功函數調諧層的一部分，功函數調諧層設置在第一導線的側壁上，第一導線沿第一方向延伸。閘極介電質，包括記憶體薄膜的一部分，記憶體薄膜設置在功函數調諧層的側壁上；通道區，包括半導體薄膜的一部分，半導體薄膜設置在記憶體薄膜的一側壁上；源極/汲極電極，包括第二導線的一部分，第二導線設置在半導體薄膜的側壁上，第二導線沿第二方向延伸，第二方向垂直於第一方向。在該裝置的一些實施例中，第一導線以及第二導線包括第一導電材料，功函數調諧層包括第二導電材料，且第一導電材料具有低於第二導電材料的電阻率。在該裝置的一些實施例中，第一導線以及第二導線包括第一導電材料，功函數調諧層包括第二導電材料，並且第一導電材料具有與第二導電材料不同的功函數。在一些實施例中，該裝置更包括：互連線，在記憶單元上方，互連線連接到第一導線以及第二導線。
在一個實施例中，一種方法包括：在一對介電層之間形成字元線，字元線由第一導電材料形成；凹陷字元線的第一側壁從介電層的第一側壁以在介電層之間形成第一側壁凹槽；形成導電間隔物在第一側壁凹槽中以及字元線
的第一側壁上，第一導電間隔物由第二導電材料形成，第二導電材料不同於該第一導電材料；形成記憶體薄膜在第一導電間隔物的側壁以及介電層的第一側壁上；形成半導體薄膜在記憶體薄膜的側壁上；形成位元線在半導體薄膜的側壁上。在一些實施例中，此方法更包括：凹陷字元線的第二側壁從介電層的多個第二側壁以形成在介電層之間的第二側壁凹槽，字元線的第二側壁與字元線的第一側壁相對；以及形成第二導電間隔物在第二側壁凹槽中以及字元線的第二側壁上，第二導電間隔物由第三導電材料形成，第三導電材料不同於第二導電材料以及第一導電材料。在此方法的一些實施例中，字元線的第一側壁在第一圖案化製程中凹陷，字元線的第二側壁在第二圖案化製程中凹陷，並且在第二圖案化製程在第一圖案化製程之後執行。在一些實施例中，此方法更包括：凹陷字元線的第二側壁從介電層的多個第二側壁以形成在介電層之間的第二側壁凹槽，字元線的第二側壁與字元線的第一側壁相對；以及形成第二導電間隔物在第二側壁凹槽中以及字元線的第二側壁上，第二導電間隔物由第二導電材料形成。在該方法的一些實施例中，字元線的第一側壁以及字元線的第二側壁在相同的圖案化製程中被凹陷。在該方法的一些實施例中，形成字元線包括：蝕刻出溝槽在階梯結構中，階梯結構包括介電層以及在介電層之間的犧牲層；去除犧牲層的部份以形成在介電層之間的側壁開口；沉積第一導電材料在側壁開口以及溝槽中；去除溝槽中第一導電材料的部分，第一導
電材料的一部分留在形成字元線的側壁開口中。在該方法的一些實施例中，形成第一導電間隔物包括：在第一側壁凹槽以及溝槽中沉積第二導電材料；去除溝槽中的第二導電材料的部分，第二導電材料的一部分留在形成第一導電間隔物的第一側壁凹槽中。在該方法的一些實施例中，第二導電材料在小於或等於500℃的溫度下沉積。
前述揭露概述了若干實施例的特徵，以便本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員將理解，他們可以容易地使用本揭露作為設計或修改其他過程和結構的基礎，以實現與本說明書介紹的實施例相同的目的及/或實現相同的優點。本領域技術人員也將認識到，這樣的等效構造並不脫離本揭露的精神和範圍，在不脫離本揭露的精神和範圍的情況下，可以對本文進行各種變化、替換和變更。
50:記憶陣列
102:基板
106:介電層
126:字元線
136:導電間隔物
136A:導電間隔物
136B:導電間隔物
142:記憶體薄膜
144:半導體薄膜
146:隔離區
152B:位元線
152S:源極線
160:互連層
160A:第一互連層
160B:第二互連層
162:互連線
162L:導線
162L1:第一級導線
162V:導電通孔
162V1:第一級導電通孔
164:介電層
Claims (7)
- 一種記憶體裝置，包括：一第一字元線，在一基板上方，該第一字元線包括一第一導電材料；一第一位元線，與該第一字元線相交；一第一記憶體薄膜，在該第一位元線與該第一字元線之間；一第一導電間隔物，在該第一記憶體薄膜與該第一字元線之間，該第一導電間隔物包括一第二導電材料，該第二導電材料具有與該第一導電材料不同的一功函數，該第一導電材料具有低於第二導電材料的一電阻率；以及一第二導電間隔物，其中該第二導電間隔物與該第一導電間隔物設置於該第一字元線的兩相對側壁上，該第二導電間隔物包括一第三導電材料，該第三導電材料不同於該第二導電材料以及該第一導電材料。
- 如請求項1所述的記憶體裝置，更包括：一第二位元線，與該第一字元線相交；以及一第二記憶體薄膜，在該第二位元線與該第一字元線之間。
- 如請求項2所述的記憶體裝置，其中該第二導電間隔物位在該第二記憶體薄膜與該第一字元線之間，該第三導電材料具有與該第二導電材料以及該第 一導電材料不同的一功函數，該第一導電材料具有低於該第三導電材料的一電阻率。
- 如請求項1所述的記憶體裝置，更包括：一第二字元線，在該第一字元線上方，該第一位元線與該第二字元線相交；一第二記憶體薄膜，在該第一位元線與該第二字元線之間；其中該第二導電間隔物位在該第二記憶體薄膜與該第二字元線之間。
- 如請求項1所述的記憶體裝置，其中該第一導電間隔物設置在該字元線的一側壁上，該裝置更包括：多個介電層，在該基板上方，該第一字元線以及第一導電間隔物設置在一對該介電層之間，該第一字元線的該側壁從該介電層的側壁凹槽，該第一導電間隔物的一外側壁與該介電層的該側壁齊平。
- 一種記憶體裝置的形成方法，包括：形成一字元線在一對介電層之間，該字元線由一第一導電材料形成；凹陷該字元線的一第一側壁從該介電層的第一側壁以在該些介電層之間形成一第一側壁凹槽；形成一第一導電間隔物在該第一側壁凹槽中以及該字元 線的該第一側壁上，該第一導電間隔物由一第二導電材料形成，該第二導電材料不同於該第一導電材料；形成一第二導電間隔物在一第二側壁凹槽中以及該字元線的一第二側壁上，該第二導電間隔物由一第三導電材料形成，該第三導電材料不同於該第二導電材料以及該第一導電材料，該字元線的該第二側壁與該字元線的該第一側壁相對；形成一記憶體薄膜在該第一導電間隔物的一側壁以及該介電層的該第一側壁上；形成一半導體薄膜在該記憶體薄膜的一側壁上；以及形成一位元線在該半導體薄膜的一側壁上。
- 如請求項6所述的記憶體裝置的形成方法，更包括：凹陷該字元線的該第二側壁從該些介電層的多個第二側壁以形成在該些介電層之間的該第二側壁凹槽。
Applications Claiming Priority (4)
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|---|---|---|---|
| US202163219908P | 2021-07-09 | 2021-07-09 | |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202303949A TW202303949A (zh) | 2023-01-16 |
| TWI834125B true TWI834125B (zh) | 2024-03-01 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180138292A1 (en) | 2016-11-11 | 2018-05-17 | Sandisk Technologies Llc | Methods and apparatus for three-dimensional nonvolatile memory |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180138292A1 (en) | 2016-11-11 | 2018-05-17 | Sandisk Technologies Llc | Methods and apparatus for three-dimensional nonvolatile memory |
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