KR20200047274A - 보이드가 없는 유전체 구조물에 의해 분리되는 메모리 셀들을 형성하기 위한 방법 - Google Patents

보이드가 없는 유전체 구조물에 의해 분리되는 메모리 셀들을 형성하기 위한 방법 Download PDF

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Abstract

본 출원의 다양한 실시예들은 보이드가 없는 유전체 구조물에 의해 분리된 메모리 셀들을 포함하는 집적 칩에 관한 것이다. 일부 실시예들에서, 비아 유전체층 상에 메모리 셀 구조물들의 쌍이 형성되고, 메모리 셀 구조물들은 셀간 영역에 의해 분리된다. 메모리 셀 구조물들 및 비아 유전체층을 커버하고, 또한 셀간 영역을 충전하는 셀간 충전제층이 형성된다. 셀간 충전제층은, 셀간 충전제층의 상면이 메모리 셀 구조물들의 쌍의 상면 아래에 있고 셀간 영역이 부분적으로 클리어될 때까지 리세싱된다. 메모리 셀 구조물들 및 셀간 충전제층을 커버하고, 또한 셀간 영역의 클리어된 부분을 충전하는 상호연결 유전체층이 형성된다.

Description

보이드가 없는 유전체 구조물에 의해 분리되는 메모리 셀들을 형성하기 위한 방법{METHOD TO FORM MEMORY CELLS SEPARATED BY A VOID-FREE DIELECTRIC STRUCTURE}
본 출원은 2018년 10월 23에 출원된 미국 가출원 제 62/749,328 호에 우선권을 주장하며, 이 가출원의 내용은 그 전체가 참조로서 본원에 포함된다.
많은 오늘날의 전자 디바이스들은 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전력의 부재시 데이터를 저장할 수 있는 전자 메모리이다. 다음 세대의 비휘발성 메모리에 대한 유망한 후보는 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM)이다. RRAM는 비교적 단순한 구조를 갖고, 작은 셀 영역을 소비하며, 낮은 스위칭 전압을 갖고, 빠른 스위칭 시간들을 가지며, 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 로직 제조 프로세스들과 호환가능하다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 보이드가 없는(void-free) 유전체 구조물에 의해 분리된 메모리 셀 구조물들을 포함하는 집적 칩의 일부 실시예들의 단면도들을 예시한다.
도 2는 도 1a의 집적 칩의 일부 더 상세한 실시예들의 단면도를 예시한다.
도 3a 내지 도 3e는 도 2의 집적 칩의 일부 대안적인 실시예들의 단면도들을 예시한다.
도 4a 및 도 4b는, 1 트랜지스터 1 저항기(one-transistor one-resistor; 1T1R) 셀 구조물들이 도 1a 및 도 1b의 메모리 셀 구조물들을 포함하는 집적 칩의 일부 실시예들의 단면도들을 예시한다.
도 5는 보이드가 없는 유전체 구조물에 의해 분리된 메모리 셀 구조물들의 어레이를 포함하는 집적 칩의 일부 실시예들의 최상부 레이아웃을 예시한다.
도 6a 및 도 6b는 도 5의 집적 칩의 일부 실시예들의 단면도들을 예시한다.
도 7 내지 도 17은 보이드가 없는 유전체 구조물에 의해 분리된 메모리 셀 구조물들을 포함하는 집적 칩을 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 예시한다.
도 18은 도 7 내지 도 17의 방법의 일부 실시예들의 블록도를 예시한다.
본 개시는 본 개시의 상이한 특징을 구현하기 위한 많은 상이한 실시예, 또는 예시를 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어가 그에 따라 유사하게 해석될 수 있다.
저항성 랜덤 액세스 메모리(RRAM) 어레이를 형성하기 위한 방법은, 예를 들어 복수의 RRAM 셀 구조물들을 복수의 행들 및 복수의 열들로 형성하는 단계; RRAM 셀 구조물들을 커버하는 상호연결 유전체층을 퇴적하는 단계; 및 상호연결 유전체층 내로 삽입되고 RRAM 어레이의 각각의 열들을 따라 연장되는 상호연결 라인들을 형성하는 단계를 포함할 수 있다. 도전성 라인들은 각각의 열들의 RRAM 셀 구조물들의 최상부 전극들과 전기적으로 커플링되고, 예를 들어 RRAM 어레이의 메모리 아키텍처에 따라 워드 라인들 또는 비트 라인들일 수 있다. 상호연결 유전체층은, 예를 들어 극 로우 k(extreme low k; ELK) 유전체 재료 또는 일부 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. ELK 유전체 재료는, 예를 들어 약 2.5, 2.0보다 작거나 일부 다른 적절한 값의 유전 상수(dielectric constant)를 가질 수 있다.
방법이 갖는 도전과제는, 상호연결 유전체층이 이웃하는 RRAM 셀 구조물들 간의 하향 오름(lower elevation) 때문에 이웃하는 RRAM 셀 구조물들 간에 만입부(indent)들을 갖는다는 점이다. 비트 라인들이 상호연결 유전체층 내에 삽입되어 형성되기 때문에, 비트 라인들은 만입부들을 따르고 따라서 각각의 열들을 따라 하향 돌출부들을 갖는다. 하향 돌출부들은 최상부로부터 바닥부까지 폭에 있어서 감소되고 따라서 작은 곡률 반경(radius of curvature)들을 갖는 바닥면들을 갖는다. 작은 곡률 반경들은 전계 강도를 증가시키고 따라서 유전 파괴(dielectric breakdown)의 가능성을 증가시킨다. 방법이 갖는 다른 도전과제는, RRAM 어레이의 행 방향(row-wise) 피치가 작고, 행들을 따라 RRAM 셀 구조물들을 분리하는 셀간(inter-cell) 영역들이 높은 애스펙트비(aspect ratio)들(즉, 폭에 대한 높이의 높은 비율들)을 갖는다는 점이다. 높은 애스펙트비들 때문에, 상호연결 유전체층이 셀간 영역들에 보이드들이 있게 형성된다. 보이드들은 전기적으로 절연적이지만, 상호연결 유전체층보다 낮은 유전 상수를 갖는다. 이에 따라, 보이드들은 상호연결 유전체층보다 높은 유전 파괴의 가능성을 갖는다. 또한, 보이드들은 하향 돌출부들과 이웃하고, 따라서 하향 돌출부들에서의 높은 전계 강도로 인해 유전 파괴의 증가된 위험에 처해 있다.
RRAM 셀 구조물들의 사용 동안, RRAM 셀 구조물들을 설정하고 리셋하기 위해 RRAM 셀 구조물들에 높은 전압들이 인가된다. 높은 전압들, 보이드들, 하향 돌출부들, 및 ELK 유전체 재료는 유전 파괴 및 따라서 셀간 영역들에서의 누설 경로들에 공헌할 수 있다. 누설 경로들은 도전성 라인들, 따라서 최상부 전극들로부터 RRAM 셀 구조물들까지, 하향 돌출부들, 상호연결 유전체층, 및 보이드들을 거쳐 RRAM 셀 구조물들의 바닥부 전극들까지 연장될 수 있다. 누설 경로들은 결국 판독 및/또는 기록 교란(disturbance), 따라서 RRAM 어레이의 신뢰성에 있어서의 감소를 야기할 수 있다.
본 출원의 다양한 실시예들은 보이드가 없는 유전체 구조물에 의해 분리된 메모리 셀들을 포함하는 집적 칩을 형성하기 위한 방법에 관한 것이다. 메모리 셀들은, 예를 들어 RRAM 셀들 또는 일부 다른 적절한 메모리 셀들일 수 있다. 일부 실시예들에서, 방법은, 메모리 셀 구조물들 - 메모리 셀 구조물들은 높은 애스펙트비(high aspect ratio; HAR)를 갖는 셀간 영역에 의해 분리됨 - 의 쌍을 형성하는 단계; 메모리 셀 구조물들을 커버하고 또한 셀간 영역을 충전하는 셀간 충전제층 - 셀간 충전제층은 HAR 퇴적 프로세스에 의해 형성됨 - 을 형성하는 단계; 셀간 충전제층을, 셀간 충전제층의 상면이 메모리 셀 구조물들의 상면 아래에 있고 셀간 영역이 부분적으로 클리어될 때까지 리세싱하는 단계; 및 메모리 셀 구조물들 및 셀간 충전제층을 커버하고, 또한 셀간 영역의 클리어된 부분을 충전하는 상호연결 유전체층을 형성하는 단계를 포함한다. HAR은, 예를 들어 약 1:1, 약 2:1, 약 2.5:1.0, 약 5:1, 또는 일부 다른 적절한 비율보다 큰 폭에 대한 높이의 비율일 수 있다. HAR 퇴적 프로세스는, 예를 들어 높은 퇴적 레이트(high deposition rate; HDR) 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS) 퇴적 프로세스 또는 일부 다른 적절한 HAR 및/또는 HDR 퇴적 프로세스일 수 있거나 이들을 포함할 수 있다. 상호연결 유전체층은, 예를 들어 ELK 유전체 재료 및/또는 일부 다른 적절한 유전체 재료(들)일 수 있거나 이들을 포함할 수 있다.
셀간 충전제층이 HAR 퇴적 프로세스에 의해 형성되기 때문에, 셀간 충전제층은 셀간 영역이 HAR를 가질지라도 보이드들 없이 셀간 영역을 충전하여 형성된다. 리세싱 후, 셀간 충전제층이 셀간 영역을 부분적으로 충전한다. 또한, 셀간 영역의 클리어된 부분은 셀간 영역의 전체보다 낮은 애스펙트비를 갖는다. 이 낮은 애스펙트비 때문에, 상호연결 유전체층은 보이드들 없이 셀간 영역의 클리어된 부분을 충전하여 형성된다. 셀간 영역에서의 보이드 형성을 방지함으로써, 셀간 영역에서의 유전 파괴의 위험성이 감소된다. 셀간 영역에서의 유전 파괴는 메모리 셀 구조물들의 최상부 전극과 바닥부 전극 사이에 누설 경로들을 형성할 잠재성을 갖는다. 따라서, 셀간 영역에서의 유전 파괴의 가능성을 감소시키는 것은 메모리 셀 구조물들에 대한 판독 및/또는 기록 교란의 위험성을 감소시키고 메모리 셀 구조물들의 판독 및/또는 기록 신뢰성을 증가시킨다.
셀간 충전제층을 형성하고 리세싱하기 위한 프로세스가 비싼 포토마스크들 없이 수행될 수 있기 때문에, 비용 효율적 방식으로 셀간 영역에 보이드들이 방지될 수 있다. 또한, 셀간 영역에 보이드들을 방지하기 위한 프로세스가 HDR TEOS 퇴적 프로세스 및 에치백에 의해 수행될 수 있기 때문에, 프로세스가 로직 및/또는 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 제조 프로세스들과 호환가능하다.
도 1a를 참조하면, 제 1 메모리 셀 구조물(102a) 및 제 2 메모리 셀 구조물(102b)을 포함하는 집적 칩의 일부 실시예들의 단면도(100A)가 제공된다. 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은, 제 1 메모리 셀 구조물(102a)과 제 2 메모리 셀 구조물(102b) 사이의 제 1 셀간 영역(106a)에 보이드들이 없는, 보이드가 없는 유전체 구조물(104)에 의해 서로 분리된다. 본원에서 사용되는 바와 같이, 보이드는 예를 들어 진공 시일된(vacuum-sealed) 영역 및/또는 가스 충전된(gas-filled) 영역일 수 있다. 보이드가 없는 유전체 구조물(104)은 셀간 충전제층(108) 및 상부 상호연결 유전체층(110)을 포함한다. 셀간 충전제층(108) 및 상부 상호연결 유전체층(110)은 각각 제 1 셀간 영역(106a)을 부분적으로 충전한다. 또한, 상부 상호연결 유전체층(110)은 셀간 충전제층(108)과 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 위에 있다.
제 1 셀간 영역(106a)은 HAR[즉, 폭(W1)에 대한 높이(H)의 높은 비율]을 갖는다. HAR은, 예를 들어 약 1:1 내지 5:1, 약 1:1 내지 2.5:1, 약 2.5:1 내지 5:1, 또는 일부 다른 적절한 비율(들)일 수 있다. 또한, HAR은 예를 들어 약 1:1, 약 2:1, 약 2.5:1, 약 5:1, 또는 일부 다른 적절한 비율(들)보다 클 수 있다. HAR 때문에, 상부 상호연결 유전체층(110)은 셀간 충전제층(108)이 생략되면 제 1 셀간 영역(106a)에 보이드가 있게 형성되거나 형성될 높은 가능성을 가질 것이다. 그러나, 셀간 충전제층(108)이 제 1 셀간 영역(106a)을 부분적으로 충전하기 때문에, 제 1 셀간 영역(106a)의 나머지가 제 1 셀간 영역(106a) 전체와 비교하여 낮은 애스펙트비(low aspect ratio; LAR)를 갖는다. 이에 따라, 상부 상호연결 유전체층(110)은 제 1 셀간 영역(106a)에 보이드가 없이 형성되거나 형성될 높은 가능성을 갖는다.
이후에 보여지는 바와 같이, 셀간 충전제층(108)이 HAR 퇴적 프로세스에 의해 형성되어 셀간 충전체층(108)은 제 1 셀간 영역(106a)에 보이드가 있게 형성되지 않는다. 일부 실시예들에서, 셀간 충전제층(108)은 TEOS 산화물이거나 TEOS 산화물을 포함하고 그리고/또는 HAR 퇴적 프로세스는 HDR TEOS 퇴적 프로세스이거나 HDR TEOS 퇴적 프로세스를 포함한다. 그러나, 다른 재료(들) 및/또는 다른 HAR 퇴적 프로세스(들)가 받아들여질 수 있다(amenable). HDR TEOS 프로세스는, 예를 들어 상부 상호연결 유전체층(110)의 퇴적 레이트보다 적어도 약 3배, 5배, 10배 큰 높은 퇴적 레이트를 가질 수 있다. 그러나, 다른 값들이 받아들여질 수 있다.
상부 상호연결 유전체층(110) 및 셀간 충전제층(108)을 제 1 셀간 영역(106a)에 보이드들이 없게 형성함으로써, 제 1 셀간 영역(106a)에서의 유전 파괴의 가능성이 감소된다. 상부 상호연결 유전체층(110) 및/또는 셀간 충전제층(108) 내의 보이드는 전기적으로 절연적이지만, 상부 상호연결 유전체층(110) 및 셀간 충전제층(108)보다 낮은 유전 상수를 갖는다. 따라서, 보이드는 상부 상호연결 유전체층(110) 및 셀간 충전제층(108)보다 유전 파괴가 일어나기 쉽다. 이에 따라, 제 1 셀간 영역(106a)에서 보이드들을 제거하는 것은 제 1 셀간 영역(106a)에서의 유전 파괴의 가능성을 감소시킨다.
제 1 셀간 영역(106a)에서의 유전 파괴는 제 1 및 제 2 메모리 셀 구조물(102a, 102b)의 바닥부 전극들(도시 생략)로부터 도전성 라인들(CL)까지 누설 경로들을 형성할 잠재성을 갖는다. 도전성 라인들(CL)은 각각 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 위에 있고, 최상부 전극 비아들(TV)에 의해 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 최상부 전극들(도시 생략)에 전기적으로 커플링된다. 도전성 라인들(CL)은 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 메모리 아키텍처에 따라 비트 라인들 또는 워드 라인들일 수 있다. 예를 들어, 도전성 라인들(CL)은, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)이 크로스 포인트(cross-point) 메모리 아키텍처를 가질 때 워드 라인일 수 있다. 도전성 라인들(CL)이 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 최상부 전극들에 전기적으로 커플링되기 때문에, 누설 경로들이 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)에 판독 및/또는 기록 교란을 초래할 수 있다. 따라서, 제 1 셀간 영역(106a)에서 보이드들을 제거함으로써, 누설 경로들이 방지될 수 있고 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 신뢰성이 증가될 수 있다. 또한, 집적 칩의 제조 수율들이 증가될 수 있다.
일부 실시예들에서, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은 RRAM 셀 구조물들 또는 일부 다른 적절한 메모리 셀 구조물들이다. 일부 실시예들에서, 상부 상호연결 유전체층(110)은 ELK 유전체 재료 및/또는 일부 다른 적절한 유전체 재료(들)이거나 이들을 포함한다. ELK 유전체 재료는, 예를 들어 약 2.5, 2.0보다 작은 유전 상수 또는 일부 다른 적절한 값을 가질 수 있고/있거나, 예를 들어 다공성(porous) 실리콘 산화탄화물(silicon oxycarbide; SiOC) 및/또는 일부 다른 적절한 ELK 유전체 재료(들)일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 상부 상호연결 유전체층(110)은 셀간 충전제층(108)보다 작은 유전 상수를 갖는다. 예를 들어, 상부 상호연결 유전체층(110)은 ELK 유전체 재료일 수 있거나 ELK 유전체 재료를 포함할 수 있고, 셀간 충전제층(108)은 TEOS 산화물일 수 있거나 TEOS 산화물을 포함할 수 있다. 그러나, 다른 재료들이 받아들여질 수 있다.
제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은 상호연결 구조물(112) 내에 있다. 상호연결 구조물(112)은 보이드가 없는 유전체 구조물(104), 비아 유전체층(114), 및 하부 상호연결 유전체층(116)을 포함한다. 비아 유전체층(114)은 하부 상호연결 유전체층(116) 위에 있고, 보이드가 없는 유전체 구조물(104)은 비아 유전체층(114) 위에 있다. 또한, 상호연결 구조물(112)은 상호연결 구조물(112)의 다양한 유전체층들[예를 들어, 상부 및 하부 상호연결 유전체층들(110, 116)] 내에 적층된 복수의 와이어들(118) 및 복수의 비아들(120)을 포함한다. 복수의 와이어들(118) 및 복수의 비아들(120)은, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 집적 칩의 다른 디바이스들 및/또는 컴포넌트들(도시 생략)에 전기적으로 커플링하는 도전 경로들을 규정한다. 복수의 와이어들(118)은 도전성 라인들(CL)을 포함하고, 복수의 비아들(120)은 최상부 전극 비아들(TV)을 포함한다. 또한, 복수의 비아들(120)은, 각각 비아 유전체층(114) 내의, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 아래에 있는 바닥부 전극 비아들(BV)을 포함한다.
일부 실시예들에서, 비아 유전체층(114)은 실리콘 탄화물 및/또는 일부 다른 적절한 유전체 재료(들)이거나 이들을 포함한다. 일부 실시예들에서, 하부 상호연결 유전체층(116)은 ELK 유전체 재료 및/또는 일부 다른 적절한 유전체 재료(들)이거나 이들을 포함한다. 일부 실시예들에서, 하부 상호연결 유전체층(116)은 상부 상호연결 유전체층(110)과 동일한 재료이거나 상부 상호연결 유전체층(110)과 동일한 재료를 포함한다. 일부 실시예들에서, 와이어들(118) 및/또는 비아들(120)은 구리, 알루미늄, 알루미늄 구리, 텅스텐, 일부 다른 적절한 금속(들), 티타늄 질화물, 탄탈륨 질화물, 일부 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
도 1b를 참조하면, 도 1a의 집적 칩의 일부 실시예들의 단면도(100B)가 일 축 - 일 축을 따라 도 1a의 단면도(110A)가 취해짐 - 에 직교하는 축을 따라 제공된다. 예를 들어, 도 1a의 단면도(100A)는 X 차원으로 연장되는 축을 따라 취해질 수 있는 반면, 도 1b의 단면도(100B)는 Y 차원으로 연장되는 축을 따라 취해질 수 있거나, 또는 그 반대일 수 있다. 집적 칩은 제 1 메모리 셀 구조물(102a)을 포함하고, 제 3 메모리 셀 구조물(102c)을 더 포함한다. 제 3 메모리 셀 구조물(102c)은, 예를 들어 도 1a의 제 2 메모리 셀 구조물(102b)이 예시되고/예시되거나 설명된 것일 수 있다.
제 1 및 제 3 메모리 셀 구조물들(102a, 102c)은 보이드가 없는 유전체 구조물(104)에 의해 서로 분리된다. 보이드가 없는 유전체 구조물(104)은 제 1 메모리 셀 구조물(102a)과 제 2 메모리 셀 구조물(102c) 사이의 제 2 셀간 영역(106b)에 보이드들이 없다. 제 2 셀간 영역(106b)은 제 1 셀간 영역(106a)의 애스펙트비(도 1a를 보라)와 비교하여 낮은 애스펙트비[즉, 폭(W2)에 대한 높이(H)의 비율]를 갖는다. 따라서, 상부 상호연결 유전체층(110)은 셀간 충전제층(108)이 생략될지라도 제 2 셀간 영역(106b)에 보이드가 없게 형성되거나 형성될 높은 가능성을 가질 것이다.
제 2 셀간 영역(106b)에서의 하향 오름 때문에, 상부 상호연결 유전체층(110)은 만입부가 제 2 셀간 영역(106b) 위에 있게 형성된다. 또한, 제 1 및 제 3 메모리 셀 구조물들(102a, 102c) 위에 있고 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)에 의해 공유되는 도전성 라인(CL)이 상부 상호연결 유전체층(110) 내에 삽입되기 때문에, 도전성 라인(CL)은 만입부를 충전하는 하향 돌출부를 갖는다. 만입부 및 하향 돌출부는 최상부로부터 바닥부까지의 폭에 있어서 감소되고, 예를 들어 V자형 프로파일 및/또는 일부 다른 적절한 프로파일을 가질 수 있다. 또한, 하향 돌출부는 평평한 표면의 곡률 반경과 비교하여 작은 곡률 반경을 갖는 바닥 표면을 갖는다. 작은 곡률 반경은 결국 하향 돌출부에서의 전계 강도를 증가시킨다.
셀간 충전제층(108)이 생략되면, 만입부 및 하향 돌출부는 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)의 바닥부 전극(도시 생략)에 가까이 근접하게 연장되고 커질 것이다. 가까운 근접 및 증가된 전계 강도는 집합적으로 제 2 셀간 영역(106b)에서의 유전 파괴의 높은 위험성을 야기할 것이다. 유전 파괴의 높은 위험성은 결국, 도전성 라인(CL)으로부터 제 2 셀간 영역(106b)을 거쳐 바닥부 전극들까지 연장되는 누설 경로들의 높은 위험성을 야기할 것이다. 그러한 누설 경로들은 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)에 판독 및/또는 기록 교란을 초래할 수 있고, 따라서 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)의 신뢰성을 감소시킬 수 있다.
상부 상호연결 유전체층(110)이 셀간 충전제층(108) 위에 형성되기 때문에, 만입부 및 하향 돌출부가 작고 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)의 바닥부 전극들로부터 원위(distal)에 있다. 이에 따라, 하향 돌출부의 바닥 표면에서의 증가된 전계 강도에도 불구하고 제 2 셀간 영역(106b)에서의 유전 파괴의 가능성이 낮다. 유전 파괴의 낮은 가능성으로 인해, 도전성 라인(CL)으로부터 제 2 셀간 영역(106b)을 거쳐 바닥부 전극들까지 연장되는 누설 경로들의 가능성이 낮다. 따라서, 셀간 충전제층(108)은 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)에 대한 판독 및/또는 기록 교란의 가능성을 감소시키고, 또한 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)의 판독 및/또는 기록 신뢰성을 증가시킨다.
도 2를 참조하면, 도 1a의 집적 칩의 일부 더 상세한 실시예들의 단면도(200)가 제공되고, 여기서 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은 각각의 바닥부 전극들(202), 각각의 데이터 스토리지 엘리먼트들(204), 각각의 최상부 전극들(206), 각각의 하드 마스크들(208), 및 각각의 측벽 스페이서들(210)을 포함한다. 바닥부 전극들(202) 중 하나만, 데이터 스토리지 엘리먼트들(204) 중 하나만, 하드 마스크들(208) 중 하나만, 그리고 측벽 스페이서들(210) 중 일부 세그먼트들만이 라벨링되었다는 점을 유념한다.
데이터 스토리지 엘리먼트들(204)은 각각 바닥부 전극들(202) 위에 있고, 최상부 전극들(206)은 각각 데이터 스토리지 엘리먼트들(204) 위에 있으며, 하드 마스크들(208)은 각각 최상부 전극들(206) 위에 있다. 또한, 측벽 스페이서들(210)은 최상부 및 바닥부 전극들(206, 202)의 측벽들에 있다. 바닥부 전극들(202) 및/또는 최상부 전극들(206)은, 예를 들어 금속 및/또는 일부 다른 적절한 도전성 재료(들)일 수 있거나 이들을 포함할 수 있다. 데이터 스토리지 엘리먼트들(204)은, 예를 들어 하이 k(high k) 유전체 재료(예를 들어, 하프늄 산화물 또는 일부 다른 적절한 하이 k 유전체 재료), 강유전성 재료, 자기 터널 접합부(magnetic tunnel junction; MTJ)들, 일부 다른 적절한 데이터 스토리지 재료(들) 및/또는 구조물(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 측벽 스페이서들(210)은, 예를 들어 실리콘 질화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있다. 또한, 측벽 스페이서들(210)은, 예를 들어 하드 마스크들(208)과 동일한 재료일 수 있거나 하드 마스크들(208)과 동일한 재료를 포함할 수 있다. 일부 실시예들에서, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은 RRAM 셀 구조물들, 강유전성 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 셀 구조물들, 자기저항성 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀 구조물들, 또는 다른 적절한 메모리 셀 구조물들이다.
바닥부 전극 비아들(BV)은 각각 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 아래에 있고, 각각의 바닥부 비아 라이너들(212) 및 각각의 바닥부 비아 바디들(214)을 포함한다. 바닥부 비아 라이너들(212) 중 하나만 그리고 바닥부 비아 바디들(214) 중 하나만 라벨링되었다는 점을 유념한다. 바닥부 비아 라이너들(212)은 각각, 바닥부 비아 바디들(214)의 재료가 그 아래에 있는 와이어들로 확산되는 것을 방지하고/방지하거나 그 아래에 있는 와이어들의 재료가 바닥부 비아 바디들(214)로 확산되는 것을 방지하기 위해, 바닥부 비아 바디들(214)의 아래측들을 감싼다. 바닥부 비아 라이너들(212)은, 예를 들어 티타늄 질화물, 탄탈륨 질화물, 일부 다른 적절한 라이너 재료(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 바닥부 비아 바디들(214)은, 예를 들어 백금, 이리듐, 루테늄, 텅스텐, 은, 구리, 니켈, 일부 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다.
보이드가 없는 유전체 구조물(104)은 에칭 저지층(216) 및 상부 상호연결 유전체 라이너(218)를 더 포함한다. 에칭 저지층(216)은 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 라이닝하고, 셀간 충전제층(108)을 측벽 스페이서들(210) 및 비아 유전체층(114)으로부터 분리한다. 상부 상호연결 유전체 라이너(218)는 에칭 저지층(216) 및 셀간 충전제층(108)을 라이닝한다. 또한, 상부 상호연결 유전체 라이너(218)는 에칭 저지층(216) 및 셀간 충전제층(108)을 상부 상호연결 유전체층(110)으로부터 분리한다. 에칭 저지층(216)은 실리콘 탄화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 에칭 저지층(216)은 비아 유전체층(114)과 동일한 재료이거나 비아 유전체층(114)과 동일한 재료를 포함한다. 상부 상호연결 유전체 라이너(218)는, 예를 들어 TEOS 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 상부 상호연결 유전체 라이너(218) 및 셀간 충전제층(108)은, 셀간 충전제층(108)이 HDR 퇴적 프로세스에 의해 형성되고 상부 상호연결 유전체 라이너(218)가 비교적 느린 퇴적 프로세스(즉, 비 HDR 퇴적 프로세스)에 의해 형성된다는 점을 제외하고 동일한 재료(예를 들어, TEOS 산화물 또는 일부 다른 적절한 재료)이거나 동일한 재료를 포함한다.
바닥부 전극들(202)이 바닥부 전극 비아들(BV)로부터 분리된 것으로 도시되지만, 바닥부 전극들(202) 및 바닥부 전극 비아들(BV)은 대안적인 실시예들에서 완전히 또는 부분적으로 통합될 수 있다. 예를 들어, 바닥부 전극들(202) 및 바닥부 비아 바디들(214)[바닥부 비아 라이너들(212)은 제외]은 재료의 동일한 퇴적 및/또는 블록의 영역들이 되도록 통합될 수 있다. 다른 예시로서, 바닥부 전극들(202), 바닥부 비아 바디들(214), 및 바닥부 비아 라이너들(212)이 재료의 동일한 퇴적 및/또는 블록의 영역들이 되도록 통합될 수 있다.
도 3a를 참조하면, 도 2의 집적 칩의 일부 대안적인 실시예들의 단면도(300A)가 제공되고, 여기서 셀간 충전제층(108)은 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 커버하고 상면(108t)을 가지며 상면(108t)은 그 아래에 있는 토포그래피를 따른다.
도 3b를 참조하면, 도 2의 집적 칩의 일부 대안적인 실시예들의 단면도(300B)가 제공되고, 여기서 셀간 충전제층(108)은 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 커버하고, 평탄하거나 실질적으로 평탄한 상면(108t)을 갖는다.
도 3c를 참조하면, 도 2의 집적 칩의 일부 대안적인 실시예들의 단면도(300C)가 제공되고, 여기서 셀간 충전제층(108)은 평탄하거나 실질적으로 평탄한 상면을 갖는다.
도 3d를 참조하면, 도 2의 집적 칩의 일부 대안적인 실시예들의 단면도(300D)가 제공되고, 여기서 바닥부 전극들(202)은 바닥부 전극 비아들(BV)을 규정한다. 바닥부 전극들(202)은 비아 유전체층(114)을 관통하여 돌출되고 바닥부 전극 비아들(BV)에서 함몰된다. 데이터 스토리지 엘리먼트들(204), 최상부 전극들(206), 및 하드 마스크들(208)이 바닥부 전극들(202) 위에 적층되고 바닥부 전극들(202)을 따른다. 또한, 데이터 스토리지 엘리먼트들(204), 최상부 전극들(206), 및 하드 마스크들(208)은 바닥부 전극 비아들(BV) 위에서 내리 함몰된다. 바닥부 전극들(202) 중 하나만 라벨링되었고, 데이터 스토리지 엘리먼트들(204) 중 하나만 라벨링되었으며, 최상부 전극들(206) 중 하나만 라벨링되었고, 하드 마스크들(208) 중 하나만 라벨링되었다는 점을 유념한다.
제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은 데이터 스토리지 엘리먼트들(204)과 최상부 전극들(206) 사이의 각각의 캡층들(302)을 더 포함한다. 캡층들(302)은 최상부 전극들(206)보다 높은 산소와의 반응도를 갖는 도전성 재료이거나 최상부 전극들(206)보다 높은 산소와의 반응성을 갖는 도전성 재료를 포함한다. 그러한 산소 반응도는, 예를 들어 도전성 재료와 산소 사이의 반응을 트리거하는 에너지의 양으로 정량화될 수 있다. 반응도가 높을수록 에너지가 작고, 그 반대일 수 있다. 캡층(302)은, 예를 들어 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)이 RRAM 셀 구조물들일 때 스위칭을 위한 이용가능한 산소 이온들 및 산소 공핍(vacancy)들을 증가시킬 수 있다. 따라서, 캡층들(302)은, 예를 들어 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 스위칭 윈도우들을 증가시킬 수 있다. 일부 실시예들에서, 최상부 전극들(206)은 탄탈륨, 알루미늄, 텅스텐, 루테늄, 백금, 니켈, 구리, 금, 일부 다른 적절한 재료(들), 또는 이들의 임의의 조합이거나 이들을 포함하는 반면, 캡층들(302)은 하프늄, 티타늄, 지르코늄, 란타늄, 일부 다른 적절한 재료(들), 또는 이들의 임의의 조합이거나 이들을 포함한다.
도 3e를 참조하면, 도 3d의 집적 칩의 일부 대안적인 실시예들의 단면도(300E)가 제공되고, 여기서 바닥부 전극들(202)은 바닥부 전극 비아들(BV)을 규정하고, 평탄하거나 실질적으로 평탄한 상면들을 갖는다. 예를 들어, 바닥부 전극들(202)은 T자형 프로파일들 또는 일부 다른 적절한 프로파일들을 가질 수 있다. 또한, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은, 바닥부 전극들(202)이 재료가 그 아래에 있는 와이어들로 확산되는 것을 방지하고/방지하거나 그 아래에 있는 와이어들의 재료가 바닥부 전극들(202)로 확산되는 것을 방지하기 위해, 바닥부 전극들(202)의 아래측들을 각각 감싸는 각각의 바닥부 전극 라이너들(304)을 갖는다. 바닥부 전극 라이너들(304)은, 예를 들어 티타늄 질화물, 탄탈륨 질화물, 일부 다른 적절한 라이너 재료(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 바닥부 전극들(202)은, 예를 들어 백금, 이리듐, 루테늄, 텅스텐, 은, 구리, 니켈, 일부 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다.
도 3d 및 도 3e가 캡층들(302)을 포함하지만, 대안적인 실시예들에서 캡층들(302)이 생략될 수 있다. 유사하게, 도 3e가 바닥부 전극 라이너들(304)을 포함하지만, 대안적인 실시예들에서 바닥부 전극 라이너들(304)이 생략될 수 있다. 도 2 및 도 3a 내지 도 3c가 도 3d 및 도 3e의 캡층들(302)을 포함하지 않지만, 대안적인 실시예들에서 최상부 전극들(206)과 데이터 스토리지 엘리먼트들(204) 사이에 캡층들(302)이 포함될 수 있다. 도 3c 내지 도 3e가 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 상면 아래로 리세싱된 셀간 충전제층(108)을 포함하지만, 대안적인 실시예들에서 셀간 충전제층(108)은 도 3a 및/또는 도 3b에 예시된 바와 같이 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 커버할 수 있다. 도 2 및 도 3a 내지 도 3e에는 에칭 저지층(216) 및 상부 상호연결 유전체 라이너(218)가 예시되지만, 대안적인 실시예들에서 에칭 저지층(216) 및/또는 상부 상호연결 유전체 라이너(218)가 생략될 수 있다.
도 2 및 도 3a 내지 도 3e가 도 1a와 동일한 축을 따라 취해지지만, 도 2 및 도 3a 내지 도 3e의 대안적인 실시예들은 도 1b와 동일한 축을 따라 취해질 수 있다. 그러한 대안적인 실시예들에서, 제 2 메모리 셀 구조물(102b)은 제 1 메모리 셀 구조물(102a)과 동일한 구조를 갖는 제 3 메모리 셀 구조물(102c)로 대체된다. 또한, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 각각의 도전성 라인들(CL)은 도 1b에 예시된 바와 같은 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)에 공통인 공통 도전성 라인(CL)으로 대체된다.
도 4를 참조하면, 집적 칩의 일부 실시예들의 단면도(400A)가 제공되고, 여기서 제 1의 1 트랜지스터 1 저항기(1T1R) 셀 구조물(402a) 및 제 2의 1T1R 셀 구조물(402b)이 도 1a의 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 각각 포함한다. 제 1의 및 제 2의 1T1R 셀 구조물들(402a, 402b)은 각각의 드레인 영역들(404) 및 각각의 드레인측(drain-side) 도전성 경로들(406)을 더 포함한다. 드레인 영역들(404) 중 하나만이 라벨링되었다는 점을 유념한다.
드레인 영역들(404)은 기판(408) 내에 있고, 트렌치 격리 구조물(410)에 의해 전기적으로 분리된다. 드레인 영역들(404)은, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)이 어레이로 있을 때 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 각각 선택하는데 사용되는 액세스 트랜지스터들의 일부이다. 기판(408)은, 예를 들어 벌크 실리콘 기판, 실리콘 온 절연체(silicon-on-insulator; SOI) 기판, 또는 일부 다른 적절한 반도체 기판일 수 있다. 트렌치 격리 구조물(410)은 실리콘 산화물 및/또는 일부 다른 적절한 유전체 재료(들)를 포함한다. 트렌치 격리 구조물(410)은, 예를 들어 얕은 트렌치 격리(shallow trench isolation; STI) 구조물 또는 일부 다른 적절한 트렌치 격리 구조물일 수 있다.
드레인측 도전성 경로들(406)은 드레인 영역들(404)을 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 바닥부 전극들(도시 생략)에 전기적으로 커플링한다. 또한, 드레인측 도전성 경로들(406)은 상호연결 구조물(112)에 의해 규정된다. 상호연결 구조물(112)은 복수의 와이어들(118) 및 복수의 비아들(120)을 포함하고, 와이어들(118) 및 비아들(120)은 교대로 적층된다. 와이어들(118)은 각각 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 위에 있는 비트 라인들(BL)을 포함하고, 각각 비아들(120)에 의해 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 최상부 전극들(도시 생략)에 전기적으로 커플링된다. 와이어들(118) 및 비아들(120)은, 예를 들어 구리, 알루미늄, 알루미늄 구리, 티타늄, 텅스텐, 티타늄 질화물, 일부 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다.
도 4b를 참조하면, 도 4a의 집적 칩의 일부 실시예들의 단면도(400B)가 일 축 - 일 축을 따라 도 4a의 단면도(400A)가 취해짐 - 에 직교하는 축을 따라 제공된다. 제 1 의 1T1R 셀 구조물(402a) 및 제 3의 1T1R 셀 구조물(402c)은 각각 도 1b의 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)을 포함한다. 제 1의 및 제 3의 1T1R 셀 구조물들(402a, 402b)은 각각의 드레인측 도전성 경로들(406), 각각의 액세스 트랜지스터들(412), 및 각각의 소스측(source-side) 도전성 경로들(414)을 더 포함한다. 드레인측 도전성 경로들(406) 중 하나만, 액세스 트랜지스터들(412) 중 하나만, 그리고 소스측 도전성 경로들(414) 중 하나만 라벨링되었다는 점을 유념한다.
액세스 트랜지스터들(412)은 기판(408) 상에, 기판(408)과 상호연결 구조물(112) 사이에 있다. 또한, 액세스 트랜지스터들(412)은 트렌치 격리 구조물(410)에 의해 서로 전기적으로 분리된다. 액세스 트랜지스터들(412)은 각각의 드레인 영역들(404), 각각의 소스 영역들(416), 각각의 게이트 유전체층들(418), 및 각각의 게이트 전극들(420)을 포함한다. 드레인 영역들(404) 중 하나만, 소스 영역들(416) 중 하나만, 게이트 유전체층들(418) 중 하나만, 게이트 전극들(420) 중 하나만 라벨링되었다는 점을 유념한다. 게이트 전극들(420)은 각각 게이트 유전체층들(418) 위에 있고, 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)이 어레이로 실시예들에서 워드 라인들을 규정한다. 드레인 및 소스 영역들(404, 416)은 기판(408) 내에 있다. 드레인 영역들(404)은 각각 게이트 전극들(420)의 드레인 측부들을 보더링하고(border), 소스 영역들(416)은 각각 게이트 전극들(420)의 소스 측부들을 보더링한다.
드레인측 도전성 경로들(406)은 드레인 영역들(404)을 제 1 및 제 3 메모리 셀 구조물들(102a, 102c)에 전기적으로 커플링하고, 소스측 도전성 경로들(414)은 소스 영역들(416)을 소스 라인들(SL)에 전기적으로 커플링한다. 소스 라인들(SL) 중 하나만이 라벨링되었다는 점을 유념한다. 드레인측 및 소스측 도전성 경로들(406, 414)은 복수의 와이어들(118) 및 복수의 비아들(120)에 의해 규정된다.
도 4a가 도 1a에서의 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 및 바닥부 전극 비아들(BV)의 실시예들을 사용하여 예시되지만, 도 2 및 도 3a 내지 도 3e 중 임의의 하나에서의 또는 도 2 및 도 3a 내지 도 3e의 조합으로의 실시예들이 대안적으로 사용될 수 있다. 도 4b가 도 1b에서의 제 1 및 제 3 메모리 셀 구조물들(102a, 102c) 및 바닥부 전극 비아들(BV)의 실시예들을 사용하여 예시되지만, 도 2 및 도 3a 내지 도 3e 중 임의의 하나에서의 또는 도 2 및 도 3a 내지 도 3e의 조합으로의 제 1 메모리 셀 구조물들(102a) 및 바닥부 전극 비아들(BV)의 실시예들이 제 1 및 제 3 메모리 셀 구조물들(102a, 102c) 둘 다에 대해 대안적으로 사용될 수 있다. 도 4a 및 도 4b가 도 1a 및 도 1b에서의 보이드가 없는 유전체 구조물(104)의 실시예들을 사용하여 예시되지만, 도 3a 및 도 3b 중 임의의 하나에서의 실시예들이 대안적으로 사용될 수 있다.
도 5를 참조하면, 셀간 충전제층(108)에 의해 적어도 부분적으로 분리된 메모리 셀 구조물들(102)의 어레이를 포함하는 집적 칩의 일부 실시예들의 최상부 레이아웃(500)이 제공된다. 메모리 셀 구조물들(102) 중 일부만이 라벨링되었다는 점을 유념한다. 위에서 논의된 바와 같이, 셀간 충전체층(108)은 (단면에서 보았을 때) 메모리 셀 구조물들(102)을 커버하는 상호연결 유전체층(도시 생략) 내의 유전 파괴의 위험성을 감소시킨다. 그러한 유전 파괴는 ELK 유전체 재료들의 사용에 의해(낮은 유전 상수로 인해) 악화되고, 잠재적으로 메모리 셀 구조물들(102)의 최상부 전극과 바닥부 전극 사이의 누설 경로들을 야기한다. 일부 실시예들에서, 셀간 충전제층(108)은 그리드형 레이아웃 또는 일부 다른 적절한 레이아웃을 갖는다.
메모리 셀 구조물들(102)은 집적 칩의 메모리 영역(502)에 있고, 복수의 행들 및 복수의 열들로 있다. 메모리 셀 구조물들(102)은 행들을 따라 제 1 피치(P1)를 갖고, 또한 열들을 따라 제 1 피치(P1)보다 큰 제 2 피치(P2)를 갖는다. 제 1 피치(P1)는, 예를 들어 도 1a에서의 제 1 폭(W1)과 동일할 수 있는 반면, 제 2 피치(P2)는, 예를 들어 도 1b에서의 제 2 폭(W2)과 동일할 수 있다. 메모리 셀 구조물들(102)은, 예를 들어 도 1a, 도 1b, 도 2, 도 3a 내지 도 3e, 도 4a, 및 도 4b 중 임의의 하나에서 또는 도 1a, 도 1b, 도 2, 도 3a 내지 도 3e, 도 4a, 및 도 4b의 조합으로 예시되고/예시되거나 설명된 바와 같다. 도 1a, 도 2, 도 3a 내지 도 3e, 및 도 4a는, 예를 들어 라인(A-A')을 따라 취해질 수 있고/있거나 도 1b 및 도 4b는, 예를 들어 라인(B-B')을 따라 취해질 수 있다. 일부 실시예들에서, 메모리 셀 구조물들(102)은 도 4a 및 도 4b와 관련하여 예시되고 설명된 바와 같은 각각의 1T1R 셀 구조물들을 부분적으로 규정한다. 다른 실시예들에서, 메모리 셀 구조물들(102)은 각각의 1 선택기 1 저항기(one-selector one-resistor; 1S1R) 셀 구조물들 또는 다른 적절한 셀 구조물(들)을 부분적으로 규정한다.
도전성 라인들(CL)은 각각 열들을 따라 연장되고, 각각의 열들의 메모리 셀 구조물들(102)과 전기적으로 커플링된다. 도전성 라인들(CL)은 메모리 셀 구조물들(102)의 메모리 아키텍처에 따라 비트 라인들 또는 워드 라인들로도 지칭될 수 있다. 주변 디바이스들(504)이 집적 칩의 주변 영역(506)에서 메모리 셀 구조물들(102)을 둘러싼다. 도전성 라인들(CL) 중 일부만 그리고 주변 디바이스들(504) 중 일부가 라벨링되었다는 점을 유념한다. 주변 디바이스들(504)은, 예를 들어 트랜지스터들 및/또는 다른 적절한 반도체 디바이스(들)일 수 있거나 이들을 포함할 수 있다. 또한, 주변 디바이스들(504)은, 예를 들어 메모리 셀 구조물들(102)의 동작을 위한 판독/기록 회로부 및/또는 다른 적절한 회로부를 구현할 수 있다.
도 6a 및 도6b를 참조하면, 도 5의 집적 칩의 일부 실시예들의 단면도들(600A, 600B)이 제공된다. 도 6a의 단면도(600A)는, 예를 들어 도 5에서의 라인(A-A')을 따라 취해질 수 있는 반면, 도 6b의 단면도(600B)는, 예를 들어 도 5에서의 라인(B-B')을 따라 취해질 수 있다. 메모리 셀 구조물들(102)은, 도 2의 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)이 예시된 바와 같고, 바닥부 전극 비아들(BV)은 도 2에 예시된 바와 같다. 또한, 메모리 셀 구조물들(102)은, 셀간 충전제층(108), 상부 상호연결 유전체층(110), 에칭 저지층(216), 및 상부 상호연결 유전체 라이너(218)를 포함하는 보이드가 없는 유전체 구조물(104)에 의해 분리된다. 메모리 셀 구조물들(102) 중 하나만이 도 6a 및 도 6b 각각에 라벨링되었고, 바닥부 전극 비아들(BV) 중 하나만이 도 6a 및 도 6b 각각에 라벨링되었다는 점을 유념한다. 또한, 메모리 셀 구조물들(102)의 성분 컴포넌트들이 도 6a 및 도 6b 각각에 한번씩만 라벨링되었다는 점을 유념한다.
도 6a 및 도 6b가 도 2에서의 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 및 바닥부 전극 비아들(BV)의 실시예들을 사용하여 예시되지만, 대안적인 실시예들에서 도 3d 및 도 3e에서의 실시예들이 사용될 수 있다. 또한, 도 6a 및 도 6b가 도 2에서의 보이드가 없는 유전체 구조물(104)의 실시예들을 사용하여 예시되지만, 대안적인 실시예들에서 도 3a 및 도 3b에서의 실시예들이 사용될 수 있다.
도 7 내지 도 17을 참조하면, 보이드가 없는 유전체 구조물에 의해 분리된 메모리 셀 구조물들을 포함하는 집적 칩을 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들(700 내지 1700)이 제공된다. 단면도들(700 내지 1700)은 X 차원으로 연장되는 축을 따라 취해지고, 따라서, 예를 들어 도 5에서의 라인(A-A')을 따라 취해질 수 있다. 대안적인 실시예들에서, 단면도들(700 내지 1700)은 Y 차원으로 연장되는 축을 따라 취해질 수 있고/있거나 도 5에서의 라인(B-B')을 따라 취해질 수 있다. 방법은, 예를 들어 도 1a, 도 1b, 도 2, 도 3a 내지 도 3e, 도 4a, 도 4b, 도 5, 도 6a, 및 도 6b 중 임의의 하나에서의 또는 도 1a, 도 1b, 도 2, 도 3a 내지 도 3e, 도 4a, 도 4b, 도 5, 도 6a, 및 도 6b의 조합에서의 집적 칩을 형성하도록 수행될 수 있다.
도 7의 단면도(700)에 의해 예시된 바와 같이, 기판(도시 생략) 위에 상호연결 구조물(112)이 부분적으로 형성된다. 상호연결 구조물(112)은 형성되는 집적 칩의 메모리 영역(502)에 형성되고, 또한 형성되는 집적 칩의 주변 영역(506)에 형성된다. 메모리 영역(502)의 최상부 레이아웃 및/또는 주변 영역(506)의 최상부 레이아웃은, 예를 들어 도 5에 예시된 바와 같을 수 있다. 상호연결 구조물(112)은 하부 상호연결 유전체층(116)을 포함하고, 복수의 와이어들(118) 및 복수의 비아들(도시 생략)을 더 포함한다. 와이어들(118) 및 비아들은 기판 상에 반도체 디바이스들(도시 생략)에의 그리고/또는 반도체 디바이스들로부터의 도전성 경로들을 규정하기 위해 하부 상호연결 유전체층(116) 내에 교대로 적층된다. 기판, 비아들, 및 반도체 디바이스들의 예시들은 도 4a 및 도 4b에 예시되어 있다.
또한 도 7의 단면도(700)에 의해 예시된 바와 같이, 상호연결 구조물(112) 상에 비아 유전체층(114)이 형성된다. 비아 유전체층(114)의 두께(T1)는, 예를 들어 약 300 옹스트롬(angstroms), 약 250 옹스트롬 내지 350 옹스트롬, 또는 일부 다른 적절한 값 또는 값들의 범위일 수 있다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 비아 유전체층(114) 내에 바닥부 전극 비아들(BV)의 쌍이 형성된다. 바닥부 전극 비아들(BV)은 그 아래에 있는 와이어들까지 비아 유전체층(114)을 관통하여 연장되고 상호연결 구조물(112)을 확장시킨다. 바닥부 전극 비아들(BV)은 각각의 바닥부 비아 라이너들(212) 및 각각의 바닥부 비아 바디들(214)을 포함한다. 바닥부 비아 라이너들(212) 중 하나만 그리고 바닥부 비아 바디들(214) 중 하나만 라벨링되었다는 점을 유념한다. 바닥부 비아 라이너들(212)은 확산을 방지하도록 바닥부 비아 라이너들(212)의 아래측들을 감싼다. 예를 들어, 바닥부 비아 라이너들(212)은 그 아래에 있는 와이어들로부터의 재료가 바닥부 비아 바디들(214)로 확산되는 것을 방지할 수 있고/있거나 바닥부 비아 바디들(214)의 재료가 그 아래에 있는 와이어들로 확산되는 것을 방지할 수 있다.
일부 실시예들에서, 바닥부 전극 비아들(BV)을 형성하기 위한 프로세스는, 1) 비아 유전체층(114)을 패터닝하여 비아 개구부들을 형성하는 프로세스, 2) 비아 유전체층(114)을 커버하고 비아 개구부들을 라이닝하는 도전성 라이너층을 퇴적하는 프로세스, 3) 도전성 라이너층을 커버하고 비아 개구부들을 충전하는 도전성 바디층을 퇴적하는 프로세스, 및 4) 도전성 라이너층 및 도전성 바디층에 비아 유전체층(114)의 상면에 도달될 때까지 평탄화를 수행하는 프로세스를 포함한다. 그러나, 바닥부 전극 비아들(BV)을 형성하기 위한 다른 프로세스들이 대안적인 실시예들에서 받아들여질 수 있다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 바닥부 전극 비아들(BV) 상에 제 1 메모리 셀 구조물(102a) 및 제 2 메모리 셀 구조물(102b)이 각각 형성된다. 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은 높은 애스펙트비[즉, 폭(W1)에 대한 높이(H)의 높은 비율]를 갖는 셀간 영역(106a)에 의해 분리된다. HAR은, 예를 들어 약 1:1, 2:1, 5:1, 10:1, 또는 일부 다른 적절한 비율(들)보다 클 수 있다. 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)은 각각의 바닥부 전극들(202), 각각의 데이터 스토리지 엘리먼트들(204), 각각의 최상부 전극들(206), 각각의 하드 마스크들(208), 및 각각의 측벽 스페이서들(210)을 포함한다. 바닥부 전극들(202) 중 하나만, 데이터 스토리지 엘리먼트들(204) 중 하나만, 하드 마스크들(208) 중 하나만, 그리고 측벽 스페이서들(210) 중 하나만이 라벨링되었다는 점을 유념한다. 바닥부 전극들(202), 데이터 스토리지 엘리먼트들(204), 최상부 전극들(206), 및 하드 마스크들(208)은 다층식으로 적층되고, 측벽 스페이서들(210)은 스택의 측벽들을 라이닝한다.
일부 실시예들에서, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 형성하기 위한 프로세스는, 1) 비아 유전체층(114) 및 바닥부 전극 비아들(BV) 위에 바닥부 전극층을 퇴적하는 프로세스, 2) 바닥부 전극층 위에 데이터 스토리지층을 퇴적하는 프로세스, 3) 데이터 스토리지층 위에 최상부 전극층을 퇴적하는 프로세스, 4) 최상부 전극층 위에 하드 마스크층을 퇴적하는 프로세스, 5) 바닥부 전극층, 데이터 스토리지층, 최상부 전극층, 및 하드 마스크층을 각각 바닥부 전극들(202), 데이터 스토리지 엘리먼트들(204), 최상부 전극들(206), 및 하드 마스크들(208)로 패터닝하는 프로세스, 6) 측벽 스페이서층을 퇴적하는 프로세스, 및 7) 측벽 스페이서층을 에치백하여 측벽 스페이서들(210)을 형성하는 프로세스를 포함한다. 그러나, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 형성하기 위한 다른 프로세스들이 대안적인 실시예들에서 받아들여질 수 있다.
도 8 및 도 9가 도 2에서의 실시예들에 따른 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 및 바닥부 전극 비아들(BV)의 형성을 예시하지만, 도 3d 및/또는 도 3e에서의 실시예들의 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)이 대안적으로 형성될 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 위에 에칭 저지층(216)이 형성된다. 에칭 저지층(216)은 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)을 라이닝하고, 또한 셀간 영역(106a)을 완전히 충전하기 않고 셀간 영역(106a)을 라이닝한다. 일부 실시예들에서, 에칭 저지층(216)의 두께(T2)는 약 150 옹스트롬, 약 100 옹스트롬 내지 200 옹스트롬, 또는 일부 다른 적절한 값 또는 값들의 범위이다. 에칭 저지층(216)은, 예를 들어 실리콘 탄화물, 비아 유전체층(114)과 동일한 재료, 일부 다른 적절한 유전체 재료(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 에칭 저지층(216)은, 예를 들어 기상 증착 및/또는 일부 다른 적절한 퇴적 프로세스(들)에 의해 형성될 수 있다.
또한 도 10의 단면도(1000)에 의해 예시된 바와 같이, 셀간 충전제층(108)이 형성되어 에칭 저지층(216)을 커버하고 에칭 저지층(216) 위의 셀간 영역(106a)을 충전한다. 일부 실시예들에서, 셀간 충전제층(108)의 두께(T3)는 약 1500 옹스트롬, 약 600 옹스트롬 내지 2000 옹스트롬, 약 2000 옹스트롬 이상, 또는 일부 다른 적절한 값 또는 값들의 범위이다. 셀간 충전제층(108)은, 예를 들어 TEOS 산화물 및/또는 일부 다른 적절한 유전체 재료(들)일 수 있거나 이들을 포함할 수 있다.
셀간 충전제층(108)은 HAR 퇴적 프로세스에 의해 형성되어 셀간 충전체층(108)은 셀간 영역(106a)에 보이드 없이 형성된다. HAR 퇴적 프로세스는 비 HAR 퇴적 프로세스보다 HAR 영역들에 보이드들을 형성할 가능성이 적다. 비 HAR 퇴적 프로세스는, 예를 들어 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 프로세스 또는 일부 다른 적절한 비 HAR 퇴적 프로세스일 수 있거나 이들을 포함할 수 있다. HAR 퇴적 프로세스는, 예를 들어 TEOS 및 오존 전구체들을 사용하는 대기압 이하 화학적 기상 증착(sub atmospheric chemical vapor deposition; SA-CVD) 프로세스, 고밀도 플라즈마 화학적 기상 증착(high-density plasma chemical vapor deposition; HDP-CVD) 프로세스, TEOS 전구체를 사용하는 HDR 화학적 기상 증착(HDR chemical vapor deposition; HDR-CVD) 프로세스, 일부 다른 적절한 HAR 및/또는 HDR 퇴적 프로세스, 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. HDR 퇴적 프로세스는, 예를 들어 비 HDR 퇴적 프로세스보다 적어도 약 3배, 5배, 또는 10배 큰 퇴적 레이트를 갖는 프로세스일 수 있다. 비 HAR 퇴적 프로세스는, 예를 들어 LPCVD 프로세스 또는 일부 다른 적절한 비 HDR 프로세스일 수 있거나 이들을 포함할 수 있다. HAR 퇴적 프로세스는, 예를 들어 TEOS 전구체를 사용하는 SA-CVD 프로세스 또는 일부 다른 적절한 HDR 퇴적 프로세스일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, HAR 및/또는 HDR 퇴적 프로세스는 컨포멀(conformal)하다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 셀간 충전제층(108)은, 셀간 충전제층(108)의 상면이 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)의 상면들 아래에 있을 때까지 에치백된다. 에치백 동안, 에칭 저지층(216)은 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)에의 데미지를 방지하기 위한 에칭 저지부로서 역할하고, 에칭 저지층(216)의 두께(T2)가 감소된다. 에치백은 주변 영역(506)으로부터 셀간 충전제층(108)을 클리어하고, 또한 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 위로부터 셀간 충전제층(108)을 클리어한다. 그러나, 에치백은 셀간 영역(106a)으로부터 셀간 충전제층(108)을 클리어하지는 않는다.
토포그래피에서의 차이들로 인해, 셀간 충전제층(108)은 주변 영역(506)에서보다 그리고 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 위보다 셀간 영역(106a)에서 더 큰 두께로 형성된다. 예를 들어, 도 10을 보라. 이에 따라, 주변 영역(506)으로부터보다 그리고 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 위로부터보다 셀간 영역(106a)으로부터 셀간 충전제층(108)을 클리어하기 위해서는 에치백이 더 오래 지속되어야 한다. 그러나, 에치백은 주변 영역(506)으로부터 그리고 제 1 및 제 2 메모리 셀 구조물들 위로부터 셀간 충전제층(108)을 클리어한 후, 그러나 셀간 영역(106a)으로부터 셀간 충전제층(108)을 클리어하기 전에 중단된다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 에칭 저지층(216) 및 셀간 충전제층(108) 위에 상부 상호연결 유전체 라이너(218)가 형성된다. 상부 상호연결 유전체 라이너(218)는 에칭 저지층(216)을 라이닝하고, 또한 셀간 영역(106a)의 나머지를, 셀간 영역(106a)의 나머지를 완전히 충전하지 않고 라이닝한다. 일부 실시예들에서, 상부 상호연결 유전체 라이너(218)의 두께(T4)는 약 150 옹스트롬, 약 100 옹스트롬 내지 200 옹스트롬, 또는 일부 다른 적절한 값 또는 값들의 범위이다. 상부 상호연결 유전체 라이너(218)는, 예를 들어 TEOS 산화물, 셀간 충전제층(108)과 동일한 재료, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 상부 상호연결 유전체 라이너(218)는, 예를 들어 기상 증착 및/또는 일부 다른 적절한 퇴적 프로세스(들)에 의해 형성될 수 있다. 일부 실시예들에서, 상부 상호연결 유전체 라이너(218) 및 셀간 충전제층(108)은 TEOS 산화물이거나 TEOS 산화물을 포함하고, 상부 상호연결 유전체 라이너(218)는 셀간 충전제층(108)보다 느린 레이트로 퇴적된다. 예를 들어, 상부 상호연결 유전체 라이너(218)는 TEOS 전구체 또는 일부 다른 적절한 비 HDR 퇴적 프로세스를 사용하는 LPCVD 프로세스에 의해 형성될 수 있는 반면, 셀간 충전제층(108)은 TEOS 전구체 또는 일부 다른 적절한 HDR 퇴적 프로세스를 사용하는 SA-CVD 프로세스에 의해 형성될 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 상부 상호연결 유전체층(110)이 형성되어 상부 상호연결 유전체 라이너(218)를 커버하고 셀간 영역(106a)의 나머지를 충전한다. 상부 상호연결 유전체층(110)은, 예를 들어 ELK 유전체 재료 및/또는 일부 다른 적절한 유전체 재료(들)일 수 있거나 이들을 포함할 수 있다. ELK 유전체 재료는, 예를 들어 약 2.5, 2.0보다 작은 유전 상수 또는 일부 다른 적절한 값을 가질 수 있고/있거나, 예를 들어 다공성 SiOC 및/또는 일부 다른 적절한 ELK 유전체 재료(들)일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 상부 상호연결 유전체층(110)의 두께(T5)는 약 2650 옹스트롬, 약 2560 옹스트롬, 약 2000 옹스트롬 내지 3000 옹스트롬, 또는 일부 다른 적절한 값 또는 값들의 범위이다. 상부 상호연결 유전체층(110)은, 예를 들어 기상 증착 및/또는 일부 다른 적절한 퇴적 프로세스(들)에 의해 형성될 수 있다. 일부 실시예들에서, 상부 상호연결 유전체층(110)은 LPCVD 또는 일부 다른 적절한 비 HAR 및/또는 비 HDR 퇴적 프로세스에 의해 형성된다. 일부 실시예들에서, 상부 상호연결 유전체층(110)은 셀간 충전제층(108)보다 느린 레이트로 퇴적된다. 예를 들어, 상부 상호연결 유전체층(110)은 LPCVD 프로세스에 의해 형성될 수 있고, 셀간 충전제층(108)은 TEOS 전구체 또는 일부 다른 적절한 HDR 퇴적 프로세스를 사용하는 SA-CVD 프로세스에 의해 형성될 수 있다.
셀간 영역(106a)이 HAR를 갖기 때문에, 상부 상호연결 유전체층(110)은 셀간 충전제층(108)이 생략된다면 셀간 영역(106a)에 보이드가 있게 형성될 것이다. 그러나, 셀간 충전제층(108)이 셀간 영역(106a)을 부분적으로 충전하기 때문에, 셀간 영역(106a)의 나머지가 비교적 낮은 애스펙트비를 갖는다. 이에 따라, 상부 상호연결 유전체층(110)은 셀간 영역(106a)에 보이드가 없이 형성된다. 셀간 영역(106a)에 있는 보이드는 전기적으로 절연적일 것이지만, 상부 상호연결 유전체층(110)보다 낮은 유전 상수를 가질 것이고, 따라서 유전 파괴가 일어나기 쉬울 것이며 이는 누설 전류를 야기한다. 따라서, 셀간 영역(106a)에 보이드가 없이 상부 상호연결 유전체층(110)을 형성함으로써, 메모리 어레이 내의 다른 유사한 영역들 및 셀간 영역(106a)에서 누설 전류가 감소된다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 상부 상호연결 유전체층(110), 상부 상호연결 유전체 라이너(218), 에칭 저지층(216), 하드 마스크들(208), 및 비아 유전체층(114)이 패터닝되어 비아 개구부들(1302)을 형성한다. 비아 개구부들(1302)은 최상부 전극들(206)을 노출시키고, 또한 주변 영역(506)에 있는 와이어들(118) 중 적어도 하나를 노출시킨다. 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스 또는 일부 다른 적절한 패터닝 프로세스에 의해 수행될 수 있다. 일부 실시예들에서, 포토리소그래피/에칭 프로세스는, 1) 상부 상호연결 유전체층(110) 상에 그리고 비아 개구부들(1302)의 레이아웃으로 제 1 마스크(1304)를 형성하는 프로세스, 2) 제 1 마스크(1304)가 제 위치에 있는 상태에서 이전에 언급된 층들[예를 들어, 상부 상호연결 유전체층(110)]에 에칭을 수행하는 프로세스, 및 3) 제 1 마스크(1304)를 완전히 또는 부분적으로 제거하는 프로세스를 포함한다. 제 1 마스크(1304)는, 예를 들어 포토레지스트 및/또는 하드 마스크 재료일 수 있거나 이들을 포함할 수 있다.
도 14 및 도 15의 단면도들(1400, 1500)에 의해 예시된 바와 같이, 상부 상호연결 유전체층(110)이 패터닝되어 비아 개구부들(1302)(도 14를 보라)과 오버랩되는 와이어 개구부들(1502)(도 15를 보라)을 형성한다. 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스 또는 일부 다른 적절한 패터닝 프로세스에 의해 수행될 수 있다. 일부 실시예들에서, 포토리소그래피/에칭 프로세스는, 1) 상부 상호연결 유전체층(110) 상에 그리고 와이어 개구부들(1502)의 레이아웃으로 제 2 마스크(1402)를 형성하는 프로세스, 2) 제 2 마스크(1402)가 제 위치에 있는 상태에서 상부 상호연결 유전체층(110)에 에칭을 수행하는 프로세스, 및 3) 제 2 마스크(1402)를 완전히 또는 부분적으로 제거하는 프로세스를 포함한다. 제 2 마스크(1402)는, 예를 들어 포토레지스트 및/또는 하드 마스크 재료일 수 있거나 이들을 포함할 수 있다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 도전성층(1602)이 형성되어 비아 개구부들(1302)(도 14를 보라) 및 와이어 개구부들(1502)(도 15를 보라)을 충전한다. 도전성층(1602)은, 예를 들어 기상 증착, 전기도금, 무전해 도금, 일부 다른 적절한 퇴적 프로세스, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 도전성층(1602)(도 16을 보라)에 평탄화가 수행되어 추가 와이어들(118) 및 추가 비아들(120)을 형성한다. 명확성을 위해, 추가 와이어들(118) 및 추가 비아들(120)이 서로 연속적임에도 불구하고, 추가 와이어들(118)과 추가 비아들(120) 간에 해싱(hashing)이 변경되었다. 추가 와이어들(118)은, 각각 제 1 및 제 2 메모리 셀 구조물들(102a, 102b) 위에 있고, 추가 비아들(120)에 의해 제 1 및 제 2 메모리 셀 구조물들(102a, 102b)에 전기적으로 커플링되는 도전성 라인들(CL)을 포함한다. 평탄화는, 예를 들어 화학적 기계적 폴리싱(chemical mechanical polish; CMP) 및/또는 일부 다른 적절한 평탄화에 의해 수행될 수 있다.
도 7 내지 도 17이 방법과 관련하여 설명되었지만, 도 7 내지 도 17에 도시된 구조물들이 방법에 제한되기보다는 방법과 분리적으로 독립적일 수 있다는 점이 이해될 것이다. 또한, 도 7 내지 도 17이 일련의 액트(act)들로서 설명되었지만, 다른 실시예들에서 액트들의 순서가 변경될 수 있다는 점이 이해될 것이다. 다른 실시예들에서, 예시되고/예시되거나 설명된 일부 액트들이 전체적으로 또는 부분적으로 생략될 수 있다. 예를 들어, 도 11에서의 에치백은 도 3a에서의 실시예들의 집적 칩을 형성하는데는 생략될 수 있다. 다른 실시예들에서, 예시되지 않고/예시되지 않았거나 설명되지 않은 추가 액트들이 수행될 수 있다. 예를 들어, 도 11에서의 에치백은 도 3b에서의 집적 칩을 형성하는데는 생략될 수 있고 도 10 및 12의 액트들 간에 평탄화가 수행될 수 있다. 다른 예시로서, 도 11에서의 에치백은 도 3c에서의 집적 칩을 형성하는데 수행될 수 있고 도 10 및 11의 액트들 간에 평탄화가 수행될 수 있다. 두 예시들에서의 평탄화는, 예를 들어 상부 상호연결 유전체층(110)의 상면을 평평하게 할 수 있고/있거나 예를 들어 CMP 또는 일부 다른 적절한 평탄화 프로세스에 의해 수행될 수 있다. 일부 실시예들에서, 도 7 내지 도 17에 의해 개시된 방법들이 다른 구조물들을 형성하는데 적용된다.
도 18를 참조하면, 도 7 내지 도 17의 방법의 일부 실시예들의 블록도(1800)가 제공된다.
단계(1802)에서, 기판 위에 상호연결 구조물이 부분적으로 형성되고, 상호연결 구조물은 제 1 와이어 및 제 2 와이어를 포함하고, 제 1 및 제 2 와이어들은 상호연결 구조물의 상면을 따라 이웃한다. 예를 들어, 도 7을 보라.
단계(1804)에서, 상호연결 구조물을 커버하는 비아 유전체층이 형성된다. 예를 들어, 도 7을 보라.
단계(1806)에서, 비아 유전체층을 관통하여 각각 제 1 및 제 2 와이어들까지 연장되는 제 1 바닥부 전극 비아 및 제 2 바닥부 전극 비아가 형성된다. 예를 들어, 도 8을 보라.
단계(1808)에서, 제 1 및 제 2 바닥부 전극 비아들 상에 각각 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물이 형성되고, 제 1 메모리 셀 구조물과 제 2 메모리 셀 구조물 사이의 셀간 영역은 HAR를 갖는다. 예를 들어, 도 9을 보라. 대안적인 실시예들에서, 제 1 및 제 2 메모리 셀 구조물들은 각각 제 1 및 제 2 바닥부 전극 비아들와 통합되어 형성된다. 그러한 통합의 비제한적인 예시들이 도 3d 및 도 3e에 예시된다.
단계(1810)에서, 제 1 및 제 2 메모리 셀 구조물들과 비아 유전체층을 커버하는 셀간 충전제층이 형성되고, 셀간 충전제층은 HAR 퇴적 프로세스에 의해 형성된다. 예를 들어, 도 10을 보라. HAR 퇴적 프로세스는, 예를 들어 TEOS 및 오존 전구체들을 사용하는 SA-CVD 프로세스, HDP-CVD 프로세스, TEOS 전구체를 사용하는 HDR-CVD 프로세스, 일부 다른 적절한 HAR 및/또는 HDR 퇴적 프로세스, 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다.
단계(1812)에서, 셀간 충전제층의 상면이 제 1 및 제 2 메모리 셀 구조물들의 상면들 아래에 있을 때까지 셀간 충전제층이 에치백된다. 예를 들어, 도 11을 보라. 대안적인 실시예들에서, 단계(1810)에서의 액트와 단계(1812)에서의 액트 사이의 셀간 충전제층의 상면에 평탄화가 수행되고/수행되거나 에치백이 생략된다.
단계(1814)에서, 상호연결 구조물은 제 1 및 제 2 메모리 셀 구조물들과 비아 유전체층 주변에서 완성된다. 예를 들어, 도 12 내지 도 17을 보라.
도 18의 블록도(1800)가 일련의 액트들 또는 이벤트들로서 본원에서 예시되고 설명되지만, 그러한 액트들 또는 이벤트들의 예시되는 순서가 제한적인 의미로 해석되어서는 안된다는 점이 이해될 것이다. 예를 들어, 일부 동작은 본원에서 예시되고/예시되거나 설명되는 것으로부터 벗어나 상이한 순서로 그리고/또는 다른 동작 또는 이벤트와 동시적으로 발생할 수 있다. 또한, 설명의 하나 이상의 양태 또는 실시예를 구현하는데 본원에 예시된 동작들이 모두 요구되지 않을 수 있고, 본원에 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작 및/또는 단계로 수행될 수 있다.
일부 실시예들에서, 본 출원은, 비아 유전체층 상에 메모리 셀 구조물들의 쌍을 형성하는 단계로서, 메모리 셀 구조물들은 셀간 영역에 의해 분리되는 것인, 메모리 셀 구조물들의 쌍을 형성하는 단계; 메모리 셀 구조물들 및 비아 유전체층을 커버하고, 또한 셀간 영역을 충전하는 셀간 충전제층을 퇴적하는 단계; 셀간 충전제층의 상면이 메모리 셀 구조물들의 쌍의 상면 아래에 있고 셀간 영역이 부분적으로 클리어될 때까지 셀간 충전제층을 리세싱하는 단계; 및 메모리 셀 구조물들 및 셀간 충전제층을 커버하고, 또한 셀간 영역의 클리어된 부분을 충전하는 상호연결 유전체층을 퇴적하는 단계를 포함하는 방법을 제공한다. 일부 실시예들에서, 셀간 영역은 약 2:1보다 큰 폭에 대한 높이의 비율을 갖고, 셀간 충전제층 및 상호연결 유전체층은 셀간 영역에 보이드 없이 형성된다. 일부 실시예들에서, 셀간 충전제층은, TEOS 전구체를 사용하는 SA-CVD 프로세스에 의해 퇴적된다. 일부 실시예들에서, 상호연결 유전체층은 셀간 충전제층보다 느린 레이트로 퇴적된다. 일부 실시예들에서, 메모리 셀 구조물들의 쌍은 제 1 메모리 셀 구조물을 포함하고, 셀간 충전제층은 제 1 메모리 셀 구조물의 제 1 측에서 제 1 두께를 갖고, 또한 제 1 메모리 셀 구조물의 제 2 측에서 제 2 두께를 가지며, 제 2 측은 제 1 측과는 반대측에 있고 셀간 영역과 마주하며, 제 2 두께는 제 1 두께보다 크다. 일부 실시예들에서, 리세싱하는 단계는, 셀간 충전제층을 제 1 메모리 셀 구조물의 제 1 측으로부터 완전히 제거하지만, 제 2 측으로부터는 완전히 제거하지 않는다. 일부 실시예들에서, 방법은, 셀간 충전제층 위에 제 1 레이트로 상호연결 유전체 라이너를 퇴적하는 단계로서, 상호연결 유전체 라이너 위에 상호연결 유전체층이 퇴적되고, 셀간 충전제층은 제 1 레이트보다 큰 제 2 레이트로 퇴적되며, 상호연결 유전체 라이너 및 셀간 충전제층은 동일한 재료를 포함하는 것인, 상호연결 유전체 라이너를 퇴적하는 단계를 더 포함한다. 일부 실시예들에서, 메모리 셀 구조물들의 쌍은 제 1 메모리 셀 구조물을 포함하고, 방법은, 제 1 메모리 셀 구조물 위에 있고 상호연결 유전체층 내에 삽입되는 도전성 라인 및 비아를 형성하는 단계로서, 도전성 라인 및 비아는 공통 퇴적으로부터 형성되고, 비아는 도전성 라인으로부터 제 1 메모리 셀 구조물까지 연장되는 것인, 도전성 라인 및 비아를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 본 출원은, 와이어들의 쌍; 와이어들 위의 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물; 제 1 메모리 셀 구조물과 제 2 메모리 셀 구조물을 분리하고 제 1 메모리 셀 구조물의 상면 아래까지 리세싱되는 상면을 갖는 셀간 충전제층으로서, 셀간 충전제층은 제 2 메모리 셀 구조물과 마주하는 제 1 메모리 셀 구조물의 제 1 측에 있지만, 제 1 측과는 반대측에 있는 제 1 메모리 셀 구조물의 제 2 측에는 없는 것인, 셀간 충전제층; 및 제 1 메모리 셀 구조물과 제 2 메모리 셀 구조물 및 셀간 충전제층 위에 있고, 또한 제 1 메모리 셀 구조물의 상면 아래까지 셀간 충전제층의 상면을 향해 연장되는 상호연결 유전체층을 포함하는 집적 칩을 제공한다. 일부 실시예들에서, 셀간 충전제층의 상면은 제 1 메모리 셀 구조물 근방으로부터 제 2 메모리 셀 구조물 근방까지 연속적으로 호형상을 이룬다. 일부 실시예들에서, 집적 칩은 메모리 셀 구조물들의 어레이를 더 포함하고, 어레이는 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물을 포함하며, 셀간 충전제층은, 그리드 형상이며 어레이의 에지들에서 종단되는 최상부 레이아웃을 갖는다. 일부 실시예들에서, 집적 칩은, 제 1 메모리 셀 구조물 위에 있고 상호연결 유전체층 내로 잠식되는 도전성 라인; 및 상호연결 유전체층 내에 있고 도전성 라인으로부터 제 1 메모리 셀 구조물까지 연장되는 비아를 더 포함한다. 일부 실시예들에서, 도전성 라인은 제 2 메모리 셀 구조물 위에 있고, 도전성 라인은 제 1 메모리 셀 구조물과 제 2 메모리 셀 구조물 사이에 측방으로(laterally) 하향 돌출부를 갖는다. 일부 실시예들에서, 셀간 충전제층은 TEOS 산화물을 포함하고, 상호연결 유전체층은 약 2.0보다 작은 유전 상수를 갖는 유전체 재료를 포함한다. 일부 실시예들에서, 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물은 높이를 갖고 분리량(separation amount)만큼 분리되며, 분리량에 대한 높이의 비율은 약 2.5:1보다 크고, 셀간 충전제층 및 상호연결 유전체층은 제 1 메모리 셀 구조물과 제 2 메모리 셀 구조물 사이에 측방으로 보이드들이 없다.
일부 실시예들에서, 본 출원은, 와이어들의 쌍; 와이어들 위에 있는 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물; 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물 위에 있고 제 1 메모리 셀 구조물과 제 2 메모리 셀 구조물 사이에 바로 있는 셀간 영역을 충전하는 셀간 충전제층으로서, 셀간 충전제층은 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물 위에서보다 셀간 영역에서 더 큰 두께를 갖는 것인, 셀간 충전제층; 셀간 충전제층 위에 있는 상호연결 유전체층으로서, 상호연결 유전체층은 셀간 충전제층의 유전 상수보다 작은 유전 상수를 갖는 것인, 상호연결 유전체층; 상호연결 유전체층 내에 삽입되는 도전성 라인; 및 도전성 라인으로부터 셀간 충전제층을 관통하여 제 1 메모리 셀 구조물까지 연장되는 비아를 포함하는 다른 집적 칩을 제공한다. 일부 실시예들에서, 도전성 라인은 제 2 메모리 셀 구조물 위에 있고, 셀간 충전제층은 제 1 메모리 셀 구조물과 제 2 메모리 셀 구조물 사이에 측방으로, 만입되는 상면을 갖는다. 일부 실시예들에서, 도전성 라인은 제 2 메모리 셀 구조물 위에 있고, 셀간 충전제층은 제 1 메모리 셀 구조물 바로 위로부터 제 2 메모리 셀 구조물 바로 위까지 실질적으로 평평한 상면을 갖는다. 일부 실시예들에서, 비아의 상면은 셀간 충전제층의 상면 위로 상승된다. 일부 실시예들에서, 셀간 충전제층은 TEOS 산화물을 포함하고, 상호연결 유전체층은 약 2.5보다 작은 유전 상수를 갖는 유전체 재료를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
비아 유전체층 상에 메모리 셀 구조물들의 쌍을 형성하는 단계로서, 상기 메모리 셀 구조물들은 셀간 영역(inter-cell area)에 의해 분리되는 것인, 상기 메모리 셀 구조물들의 쌍을 형성하는 단계;
상기 메모리 셀 구조물들 및 상기 비아 유전체층을 커버하고, 또한 상기 셀간 영역을 충전하는 셀간 충전제층을 퇴적하는 단계;
상기 셀간 충전제층의 상면이 상기 메모리 셀 구조물들의 쌍의 상면 아래에 있고 상기 셀간 영역이 부분적으로 클리어될 때까지 상기 셀간 충전제층을 리세싱하는 단계; 및
상기 메모리 셀 구조물들 및 상기 셀간 충전제층을 커버하고, 또한 상기 셀간 영역의 클리어된 부분을 충전하는 상호연결 유전체층을 퇴적하는 단계를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 셀간 영역은 2:1보다 큰 폭에 대한 높이의 비율(ratio)을 갖고, 상기 셀간 충전제층 및 상기 상호연결 유전체층은 상기 셀간 영역에 보이드 없이 형성되는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 셀간 충전제층은, 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS) 전구체를 사용하는 대기압 이하 화학적 기상 증착(sub atmospheric chemical vapor deposition; SA-CVD) 프로세스에 의해 퇴적되는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 상호연결 유전체층은 상기 셀간 충전제층보다 느린 레이트(rate)로 퇴적되는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 메모리 셀 구조물들의 쌍은 제 1 메모리 셀 구조물을 포함하고, 상기 셀간 충전제층은 상기 제 1 메모리 셀 구조물의 제 1 측에서 제 1 두께를 갖고, 또한 상기 제 1 메모리 셀 구조물의 제 2 측에서 제 2 두께를 가지며, 상기 제 2 측은 상기 제 1 측과는 반대측에 있고 상기 셀간 영역과 마주하며, 상기 제 2 두께는 상기 제 1 두께보다 큰 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 리세싱하는 단계는, 상기 셀간 충전제층을 상기 제 1 메모리 셀 구조물의 제 1 측으로부터 완전히 제거하지만, 제 2 측으로부터는 완전히 제거하지 않는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 셀간 충전제층 위에 제 1 레이트로 상호연결 유전체 라이너를 퇴적하는 단계로서, 상기 상호연결 유전체 라이너 위에 상기 상호연결 유전체층이 퇴적되고, 상기 셀간 충전제층은 상기 제 1 레이트보다 큰 제 2 레이트로 퇴적되며, 상기 상호연결 유전체 라이너 및 상기 셀간 충전제층은 동일한 재료를 포함하는 것인, 상기 상호연결 유전체 라이너를 퇴적하는 단계를 더 포함하는, 방법.
실시예 8. 실시예 1에 있어서, 상기 메모리 셀 구조물들의 쌍은 제 1 메모리 셀 구조물을 포함하고, 상기 방법은,
상기 제 1 메모리 셀 구조물 위에 있고 상기 상호연결 유전체층 내에 삽입되는 도전성 라인 및 비아를 형성하는 단계로서, 상기 도전성 라인 및 상기 비아는 공통 퇴적으로부터 형성되고, 상기 비아는 상기 도전성 라인으로부터 상기 제 1 메모리 셀 구조물까지 연장되는 것인, 상기 도전성 라인 및 비아를 형성하는 단계를 더 포함하는, 방법.
실시예 9. 집적 칩에 있어서,
와이어들의 쌍;
상기 와이어들 위의 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물;
상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물을 분리하고 상기 제 1 메모리 셀 구조물의 상면 아래까지 리세싱되는 상면을 갖는 셀간 충전제층으로서, 상기 셀간 충전제층은 상기 제 2 메모리 셀 구조물과 마주하는 상기 제 1 메모리 셀 구조물의 제 1 측에 있지만, 상기 제 1 측과는 반대측에 있는 상기 제 1 메모리 셀 구조물의 제 2 측에는 없는 것인, 상기 셀간 충전제층; 및
상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물 및 상기 셀간 충전제층 위에 있고, 또한 상기 제 1 메모리 셀 구조물의 상면 아래까지 상기 셀간 충전제층의 상면을 향해 연장되는 상호연결 유전체층을 포함하는, 집적 칩.
실시예 10. 실시예 9에 있어서, 상기 셀간 충전제층의 상면은 상기 제 1 메모리 셀 구조물 근방으로부터 상기 제 2 메모리 셀 구조물 근방까지 연속적으로 호형상을 이루는 것인, 집적 칩.
실시예 11. 실시예 9에 있어서,
메모리 셀 구조물들의 어레이를 더 포함하고, 상기 어레이는 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물을 포함하며, 상기 셀간 충전제층은, 그리드 형상이며 상기 어레이의 에지들에서 종단되는 최상부 레이아웃을 갖는 것인, 집적 칩.
실시예 12. 실시예 9에 있어서,
상기 제 1 메모리 셀 구조물 위에 있고 상기 상호연결 유전체층 내로 잠식되는 도전성 라인; 및
상기 상호연결 유전체층 내에 있고 상기 도전성 라인으로부터 상기 제 1 메모리 셀 구조물까지 연장되는 비아를 더 포함하는, 집적 칩.
실시예 13. 실시예 12에 있어서, 상기 도전성 라인은 상기 제 2 메모리 셀 구조물 위에 있고, 상기 도전성 라인은 상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물 사이에 측방으로(laterally) 하향 돌출부를 갖는 것인, 집적 칩.
실시예 14. 실시예 9에 있어서, 상기 셀간 충전제층은 테트라에틸 오소실리케이트(TEOS) 산화물을 포함하고, 상기 상호연결 유전체층은 2.0보다 작은 유전 상수를 갖는 유전체 재료를 포함하는 것인, 집적 칩.
실시예 15. 실시예 9에 있어서, 상기 제 1 메모리 셀 구조물 및 상기 제 2 메모리 셀 구조물은 높이를 갖고 분리량(separation amount)만큼 분리되며, 상기 분리량에 대한 높이의 비율은 2.5:1보다 크고, 상기 셀간 충전제층 및 상기 상호연결 유전체층은 상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물 사이에 측방으로 보이드들이 없는 것인, 집적 칩.
실시예 16. 집적 칩에 있어서,
와이어들의 쌍;
상기 와이어들 위에 있는 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물;
상기 제 1 메모리 셀 구조물 및 상기 제 2 메모리 셀 구조물 위에 있고 상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물 사이에 바로 있는 셀간 영역을 충전하는 셀간 충전제층으로서, 상기 셀간 충전제층은 상기 제 1 메모리 셀 구조물 및 상기 제 2 메모리 셀 구조물 위에서보다 상기 셀간 영역에서 더 큰 두께를 갖는 것인, 상기 셀간 충전제층;
상기 셀간 충전제층 위에 있는 상호연결 유전체층으로서, 상기 상호연결 유전체층은 상기 셀간 충전제층의 유전 상수보다 작은 유전 상수를 갖는 것인, 상기 상호연결 유전체층;
상기 상호연결 유전체층 내에 삽입되는 도전성 라인; 및
상기 도전성 라인으로부터 상기 셀간 충전제층을 관통하여 상기 제 1 메모리 셀 구조물까지 연장되는 비아를 포함하는, 집적 칩.
실시예 17. 실시예 16에 있어서, 상기 도전성 라인은 상기 제 2 메모리 셀 구조물 위에 있고, 상기 셀간 충전제층은 상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물 사이에 측방으로, 만입되는(indented) 상면을 갖는 것인, 집적 칩.
실시예 18. 실시예 16에 있어서, 상기 도전성 라인은 상기 제 2 메모리 셀 구조물 위에 있고, 상기 셀간 충전제층은 상기 제 1 메모리 셀 구조물 바로 위로부터 상기 제 2 메모리 셀 구조물 바로 위까지 평평한 상면을 갖는 것인, 집적 칩.
실시예 19. 실시예 16에 있어서, 상기 비아의 상면은 상기 셀간 충전제층의 상면 위로 상승되는 것인, 집적 칩.
실시예 20. 실시예 16에 있어서, 상기 셀간 충전제층은 테트라에틸 오소실리케이트(TEOS) 산화물을 포함하고, 상기 상호연결 유전체층은 2.5보다 작은 유전 상수를 갖는 유전체 재료를 포함하는 것인, 집적 칩.

Claims (10)

  1. 방법에 있어서,
    비아 유전체층 상에 메모리 셀 구조물들의 쌍을 형성하는 단계로서, 상기 메모리 셀 구조물들은 셀간 영역(inter-cell area)에 의해 분리되는 것인, 상기 메모리 셀 구조물들의 쌍을 형성하는 단계;
    상기 메모리 셀 구조물들 및 상기 비아 유전체층을 커버하고, 또한 상기 셀간 영역을 충전하는 셀간 충전제층을 퇴적하는 단계;
    상기 셀간 충전제층의 상면이 상기 메모리 셀 구조물들의 쌍의 상면 아래에 있고 상기 셀간 영역이 부분적으로 클리어될 때까지 상기 셀간 충전제층을 리세싱하는 단계; 및
    상기 메모리 셀 구조물들 및 상기 셀간 충전제층을 커버하고, 또한 상기 셀간 영역의 클리어된 부분을 충전하는 상호연결 유전체층을 퇴적하는 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 셀간 영역은 2:1보다 큰 폭에 대한 높이의 비율(ratio)을 갖고, 상기 셀간 충전제층 및 상기 상호연결 유전체층은 상기 셀간 영역에 보이드 없이 형성되는 것인, 방법.
  3. 제 1 항에 있어서, 상기 셀간 충전제층은, 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS) 전구체를 사용하는 대기압 이하 화학적 기상 증착(sub atmospheric chemical vapor deposition; SA-CVD) 프로세스에 의해 퇴적되는 것인, 방법.
  4. 제 1 항에 있어서, 상기 상호연결 유전체층은 상기 셀간 충전제층보다 느린 레이트(rate)로 퇴적되는 것인, 방법.
  5. 제 1 항에 있어서, 상기 메모리 셀 구조물들의 쌍은 제 1 메모리 셀 구조물을 포함하고, 상기 셀간 충전제층은 상기 제 1 메모리 셀 구조물의 제 1 측에서 제 1 두께를 갖고, 또한 상기 제 1 메모리 셀 구조물의 제 2 측에서 제 2 두께를 가지며, 상기 제 2 측은 상기 제 1 측과는 반대측에 있고 상기 셀간 영역과 마주하며, 상기 제 2 두께는 상기 제 1 두께보다 큰 것인, 방법.
  6. 제 5 항에 있어서, 상기 리세싱하는 단계는, 상기 셀간 충전제층을 상기 제 1 메모리 셀 구조물의 제 1 측으로부터 완전히 제거하지만, 제 2 측으로부터는 완전히 제거하지 않는 것인, 방법.
  7. 제 1 항에 있어서,
    상기 셀간 충전제층 위에 제 1 레이트로 상호연결 유전체 라이너를 퇴적하는 단계로서, 상기 상호연결 유전체 라이너 위에 상기 상호연결 유전체층이 퇴적되고, 상기 셀간 충전제층은 상기 제 1 레이트보다 큰 제 2 레이트로 퇴적되며, 상기 상호연결 유전체 라이너 및 상기 셀간 충전제층은 동일한 재료를 포함하는 것인, 상기 상호연결 유전체 라이너를 퇴적하는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서, 상기 메모리 셀 구조물들의 쌍은 제 1 메모리 셀 구조물을 포함하고, 상기 방법은,
    상기 제 1 메모리 셀 구조물 위에 있고 상기 상호연결 유전체층 내에 삽입되는 도전성 라인 및 비아를 형성하는 단계로서, 상기 도전성 라인 및 상기 비아는 공통 퇴적으로부터 형성되고, 상기 비아는 상기 도전성 라인으로부터 상기 제 1 메모리 셀 구조물까지 연장되는 것인, 상기 도전성 라인 및 비아를 형성하는 단계를 더 포함하는, 방법.
  9. 집적 칩에 있어서,
    와이어들의 쌍;
    상기 와이어들 위의 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물;
    상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물을 분리하고 상기 제 1 메모리 셀 구조물의 상면 아래까지 리세싱되는 상면을 갖는 셀간 충전제층으로서, 상기 셀간 충전제층은 상기 제 2 메모리 셀 구조물과 마주하는 상기 제 1 메모리 셀 구조물의 제 1 측에 있지만, 상기 제 1 측과는 반대측에 있는 상기 제 1 메모리 셀 구조물의 제 2 측에는 없는 것인, 상기 셀간 충전제층; 및
    상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물 및 상기 셀간 충전제층 위에 있고, 또한 상기 제 1 메모리 셀 구조물의 상면 아래까지 상기 셀간 충전제층의 상면을 향해 연장되는 상호연결 유전체층
    을 포함하는, 집적 칩.
  10. 집적 칩에 있어서,
    와이어들의 쌍;
    상기 와이어들 위에 있는 제 1 메모리 셀 구조물 및 제 2 메모리 셀 구조물;
    상기 제 1 메모리 셀 구조물 및 상기 제 2 메모리 셀 구조물 위에 있고 상기 제 1 메모리 셀 구조물과 상기 제 2 메모리 셀 구조물 사이에 바로 있는 셀간 영역을 충전하는 셀간 충전제층으로서, 상기 셀간 충전제층은 상기 제 1 메모리 셀 구조물 및 상기 제 2 메모리 셀 구조물 위에서보다 상기 셀간 영역에서 더 큰 두께를 갖는 것인, 상기 셀간 충전제층;
    상기 셀간 충전제층 위에 있는 상호연결 유전체층으로서, 상기 상호연결 유전체층은 상기 셀간 충전제층의 유전 상수보다 작은 유전 상수를 갖는 것인, 상기 상호연결 유전체층;
    상기 상호연결 유전체층 내에 삽입되는 도전성 라인; 및
    상기 도전성 라인으로부터 상기 셀간 충전제층을 관통하여 상기 제 1 메모리 셀 구조물까지 연장되는 비아
    를 포함하는, 집적 칩.
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