KR20200135600A - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 신뢰성이 향상되고 공정이 개선된 메모리 장치를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하고, 상기 반도체 메모리는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다.
위 전자 장치에 있어서, 상기 제1 절연막은, 상기 제1 영역에서보다 상기 제2 영역에서 더 작은 두께를 가질 수 있다. 상기 제2 영역에서 상기 제1 절연막의 두께는 상기 제2 절연막의 두께보다 작을 수 있다. 상기 반도체 메모리는, 상기 제2 영역의 상기 제2 절연막 및 상기 제1 절연막을 관통하는 콘택 플러그를 더 포함할 수 있다. 상기 콘택 플러그 중 상기 제1 절연막을 관통하는 부분의 폭은 상기 제2 절연막을 관통하는 부분의 폭보다 클 수 있다. 상기 제1 절연막은 상기 제2 절연막보다 큰 식각율을 가질 수 있다. 상기 제1 절연막은, 실리콘 및 탄소를 포함하는 막이고, 상기 제2 절연막은, 실리콘 산화막일 수 있다. 상기 제1 절연막은, SiOC, SIOCH, SiOCHN, SiC, SiCON 또는 SiCN을 포함할 수 있다. 상기 메모리 셀은, 상변화 물질을 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막을 형성하는 단계; 및 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및 평탄화 공정을 수행하는 단계를 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다.
위 제조 방법에 있어서, 상기 제1 절연막 형성 단계는, 상기 복수의 메모리 셀에 포함된 가변 저항층 사이의 공간의 전부 또는 일부에 상기 제1 절연막이 존재하는 조건을 만족시키면서 상기 제2 영역에서 상기 제1 절연막의 두께를 소정 임계값 이하로 조절할 수 있다. 상기 평탄화 공정 후에, 상기 제2 영역의 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 도전 물질로 매립하여 콘택 플러그를 형성하는 단계를 더 포함하고, 상기 제2 절연막의 식각 속도보다 상기 제1 절연막의 식각 속도가 빠를 수 있다. 상기 제2 절연막을 관통하는 상기 콘택홀의 폭은 상기 제1 절연막을 관통하는 상기 콘택홀의 폭보다 작을 수 있다. 상기 제1 절연막은, 실리콘 및 탄소를 포함하는 막이고, 상기 제2 절연막은, 실리콘 산화막일 수 있다. 상기 제1 절연막은, SiOC, SIOCH, SiOCHN, SiC, SiCON 또는 SiCN을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 신뢰성이 향상되고 공정이 개선된 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 2 내지 도 6은 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 실시예의 메모리 장치는, 소정의 하부 구조물(미도시됨)이 형성된 기판(SUB) 상에 형성된 복수의 메모리 셀(MC)을 포함할 수 있다.
각 메모리 셀(MC)은 하부 전극(BE), 가변 저항층(VR) 및 상부 전극(TE)의 적층 구조를 포함할 수 있다. 가변 저항층(VR)을 하부 전극(BE) 및 상부 전극(TE)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 데이터를 저장하는 데이터 저장 요소일 수 있다. 그러나, 메모리 셀(MC)은 가변 저항 특성을 갖는 가변 저항층(VR) 대신 다른 방식으로 데이터를 저장하는 데이터 저장 요소를 이용할 수도 있다.
기판(SUB) 상에는 메모리 셀(MC) 사이를 매립하면서 이들을 서로 절연시키는 절연막(ILD)이 형성될 수 있다.
그런데, 메모리 장치의 집적도가 증가하면서 메모리 셀(MC) 사이의 간격이 감소할 수밖에 없고 이러한 경우 다양한 문제가 발생할 수 있다. 예컨대, 메모리 셀(MC) 사이에서 절연막(ILD)을 통한 전류 누설이 발생할 수 있다. 또는, 메모리 셀(MC)이 상변화 메모리 셀과 같이 데이터 저장을 위해 열 발생을 필요로 하는 경우, 절연막(ILD)을 통한 열 손실 및/또는 인접 메모리 셀(MC)로의 열 전달이 발생하여 요구되는 동작 전류가 증가하고 열적 디스터번스가 발생할 수 있다. 결과적으로, 메모리 장치의 신뢰성이 저하될 수도 있다.
이하의 실시예들에서는, 위와 같은 다양한 문제들을 방지할 수 있는 셀 어레이 영역의 구조를 제안하면서 아울러 주변회로 영역의 구조까지 새롭게 제안하고자 한다.
도 2 내지 도 6은 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저, 제조 방법을 설명하기로 한다.
도 2를 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 포함하면서 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100)이 제공될 수 있다.
여기서, 제1 영역(A1)은 복수의 메모리 셀이 배열되는 셀 어레이 영역일 수 있고, 제2 영역(A2)은 셀 어레이 영역의 구동을 위한 주변회로가 배치되는 주변회로 영역일 수 있다. 본 실시예에서, 제1 영역(A1)과 제2 영역(A2)이 인접하는 것으로 도시되었으나, 이들 영역(A1, A2)은 서로 이격할 수도 있다.
또한, 도시하지는 않았으나, 제1 영역(A1)의 기판(100)은 하부 구조물로서 예컨대, 메모리 셀의 하단과 접속하여 전압 또는 전류 등을 공급하기 위한 워드라인 등의 배선을 포함할 수 있고, 제2 영역(A2)의 기판(100)은 다양한 주변회로 예컨대, 셀 어레이 영역의 워드라인, 비트라인 등과의 접속을 제어하는 스위칭 트랜지스터나, 스위칭 트랜지스터의 일 접합과 접속하는 금속 패드, 금속 배선 등을 포함할 수 있다.
이어서, 제1 영역(A1)의 기판(100) 상에 하부 전극층(111), 선택 소자층(113), 중간 전극층(115), 가변 저항층(117) 및 상부 전극층(119)을 포함하는 메모리 셀(110)을 형성할 수 있다. 메모리 셀(110)은 하부 전극층(111), 선택 소자층(113), 중간 전극층(115), 가변 저항층(117) 및 상부 전극층(119) 각각을 위한 물질층들을 기판(100) 상에 증착한 후, 이 물질층들 상에 하드마스크 패턴(120)을 형성하고 하드마스크 패턴(120)을 식각 베리어로 물질층들을 식각함으로써 획득될 수 있다. 메모리 셀(110)은 기둥 형상을 가질 수 있고, 복수의 메모리 셀(110)은 본 단면 방향 및 본 단면을 관통하는 방향으로 배열될 수 있다.
여기서, 하부 전극층(111)은 메모리 셀(110)의 최하부에 배치되어 메모리 셀(110)과 기판(100)의 일부 예컨대, 워드라인 사이의 접속을 제공하기 위한 것으로서, 저저항의 도전 물질 예컨대, 금속 또는 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
선택 소자층(113)은 자신의 상단 및 하단으로 공급되는 전압의 크기가 소정 문턱 전압 미만인 경우 전류를 차단하거나 전류를 거의 흘리지 않다가 이 문턱 전압 이상에서 급격히 전류를 흐르게 하는 문턱 스위칭(threshold switching) 특성을 가질 수 있고, 그에 따라 가변 저항층(117)으로의 접근을 제어할 수 있다. 선택 소자층(113)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질 또는 SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연 물질 등을 포함할 수 있다.
중간 전극층(115)은 선택 소자층(113)과 가변 저항층(117)을 물리적으로 분리시키면서 이들을 전기적으로 도통시키는 역할을 할 수 있다. 중간 전극층(115)은 저저항의 도전 물질 예컨대, 금속 또는 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
가변 저항층(117)은 자신의 상단 및 하단으로 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가짐으로써 서로 다른 데이터를 저장할 수 있다. 가변 저항층(117)은 단독으로 가변 저항 특성을 나타내는 단일막 구조 또는 둘 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 일례로서, 가변 저항층(117)은 자신을 통하여 흐르는 전류에 따라 발생하는 주울 열에 의하여 비정질 상태와 결정질 상태 사이에서 스위칭할 수 있는 상변화 물질을 포함할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 즉, 페로브스카이트(perovskite)계 산화물, 전이금속 산화물 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 화합물 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 나아가, 메모리 셀(110)에서 가변 저항층(117) 대신 다른 방식으로 데이터를 저장하는 데이터 저장 요소가 이용될 수도 있다. 본 실시예에서 가변 저항층(117) 또는 이를 대체하는 데이터 저장 요소는, 데이터 저장 등의 동작을 위하여 열을 필요로 할 수 있다.
상부 전극층(119)은 메모리 셀(110)의 최상부에 배치되어 메모리 셀(110)과 메모리 셀(110) 상부의 도전 요소 예컨대, 비트라인 사이의 접속을 제공하기 위한 것으로서, 저저항의 도전 물질 예컨대, 금속 또는 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
본 실시예에서는, 메모리 셀(110)이 순차적으로 적층된 하부 전극층(111), 선택 소자층(113), 중간 전극층(115), 가변 저항층(117) 및 상부 전극층(119)을 포함하는 경우가 도시되어 있으나, 데이터 저장에 필수적인 가변 저항층(117)이 존재하기만 하면 적층 순서가 바뀌거나 적층되는 막의 적어도 일부가 생략될 수 있다. 또는, 도시되지 않은 막이 더 추가될 수도 있다. 일례로서, 하부 전극층(111), 선택 소자층(113), 중간 전극층(115) 및 상부 전극층(119) 중 하나 이상의 층이 생략되거나, 또는, 선택 소자층(113)과 가변 저항층(117)의 위치가 서로 뒤바뀔 수도 있다.
도 3을 참조하면, 기판(100) 상에 제1 영역(A1)의 메모리 셀(110) 사이를 매립하면서 제2 영역(A2)까지 연장하는 제1 절연막(130)을 형성할 수 있다.
여기서, 제1 절연막(130)은 인접하는 메모리 셀(110) 사이의 누설 전류를 감소시키기 위하여 낮은 유전율(Dielectric Constant)을 갖는 물질로 형성될 수 있다. 또는, 메모리 셀(110)이 데이터 저장을 위해 열 발생을 필요로 하는 경우 예컨대, 가변 저항층(117)으로서 상변화 물질을 포함하는 경우, 제1 절연막(130)은 생성된 열이 자신을 통하여 손실되거나 자신을 통하여 인접 메모리 셀(110)로 전달되는 정도를 감소시키기 위하여 낮은 열 전도율(Thermal Conductivity)을 갖는 물질로 형성될 수 있다. 즉, 제1 절연막(130)은 Low-k(낮은 유전율) 또는 Low-K(낮은 열전도율) 물질로 형성될 수 있다. 일례로서, 제1 절연막(130)은 실리콘 및 탄소를 포함하는 절연 물질 예컨대, SiOC, SIOCH, SiOCHN, SiC, SiCON 또는 SiCN를 포함할 수 있다. 이 절연 물질은 후속 공정에서 경화되는 유동성 물질일 수 있다.
제1 절연막(130)이 위와 같은 목적 - 누설 전류 방지 및/또는 열 전달 방지 - 달성을 하기 위하여는, 제1 절연막(130)이 적어도 인접하는 가변 저항층(117) 사이에 존재하는 두께를 가질 수 있다. 이하, 제1 영역(A1)에서의 제1 절연막(130)의 두께 즉, 제1 영역(A1)에서 기판(100)의 상면으로부터 제1 절연막(130)의 최상면까지의 거리를 제1 두께(T1)라 하기로 한다. 본 실시예에서는, 제1 영역(A1)에서 제1 절연막(130)이 메모리 셀(MC) 및 하드마스크 패턴(120)의 적층 구조물 사이를 완전히 매립하면서 상면이 하드마스크 패턴(120)보다 위에 존재하는 두께로 형성될 수 있다. 그러나, 후술하는 바와 같이, 제2 영역(A2)에서는 제1 절연막(130)의 두께가 얇은 것이 바람직하므로, 이를 고려하면, 제1 절연막(130)이 적어도 인접하는 가변 저항층(117) 사이에 존재하는 것을 전제로, 제1 영역(A1)에서의 제1 절연막(130)의 두께는 감소될 수 있다. 예컨대, 점선 ①로 표시한 바와 같이, 하드마스크 패턴(120)의 상면보다 제1 절연막(130)의 상면이 하향되거나, 점선 ②로 표시한 바와 같이, 상부 전극층(119)의 상면보다 제1 절연막(130)의 상면이 하향될 수도 있다. 이 경우에도 제1 절연막(130)의 상면은 가변 저항층(117)의 상면보다는 상향될 수 있다. 나아가, 제1 절연막(130) 내에는 빈 공간인 보이드(V)가 존재할 수도 있다. 보이드(V) 내의 진공 역시 상대적으로 낮은 유전율 및/또는 열 전도도를 가지므로 제1 절연막(130)과 함께 누설 전류 방지 및/또는 열 전달 방지의 기능을 수행할 수 있다.
이때, 제1 영역(A1)에는 소정 높이의 메모리 셀(MC)이 형성된 상태이나 제2 영역(A2)에는 메모리 셀(MC)이 부존재하므로, 제1 영역(A1)에 비하여 제2 영역(A2)에서 제1 절연막(130)의 두께는 작을 수 있다. 이하, 제2 영역(A2)에서의 제1 절연막(130)의 두께를 제2 두께(T2)라 하기로 한다. 제1 절연막(130)은 제1 및 제2 영역(A1, A2)에서 함께 형성되므로, 별도의 공정을 추가하지 않는 한, 제2 영역(A2)에도 존재할 수 밖에 없으나, 제2 두께(T2)는 가능한 얇은 것이 바람직할 수 있다. 제1 절연막(130)으로 이용되는 낮은 유전율 및/또는 열 전도율을 갖는 물질은, 후속 공정으로 형성되면서 실리콘 산화물을 포함하는 제2 절연막(140)에 비하여 경화시 수축(shrinkage) 정도가 커서 스트레스를 발생시키기 때문이다. 제1 절연막(130)에 의해 발생하는 스트레스가 실리콘 산화물과 비슷한 수준 또는 그 이하가 되기 위하여는, 제2 두께(T2)는 0Å을 초과하면서 500Å 이하로 조절될 수 있다.
요약하자면, 본 실시예에서는, 제1 영역(A1) 및 제2 영역(A2) 전부에 제1 절연막(130)을 형성하되, 제1 영역(A1)에서 제1 절연막(130)의 제1 두께(T1)는 적어도 가변 저항층(117) 사이의 공간 전부 또는 일부를 제1 절연막(130)이 매립하는 제1 조건을 만족시키면서, 제2 영역(A2)에서의 제1 절연막(130)의 제2 두께(T2)는 제1 조건을 만족시키는 것을 전제로 최대한 얇은 것이 바람직할 수 있다. 제2 두께(T2)는 500Å 이하인 것이 바람직하나, 제1 조건을 만족할 수 없다면 이보다 다소 두꺼워질 수도 있다.
이어서, 제1 절연막(130) 상에 제2 절연막(140)을 형성할 수 있다. 제2 절연막(140)은 실리콘 산화물을 포함할 수 있고, 제1 절연막(130)보다 높은 유전율 및/또는 높은 열 전도율을 가질 수 있다. 제2 절연막(140)은 제1 영역(A1)과 제2 영역(A2) 사이의 단차가 보상되도록 제1 영역(A1) 및 제2 영역(A2)에서의 상면이 제1 절연막(130)의 상면보다 위에 위치할 수 있다.
도 4를 참조하면, 도 3의 공정 결과물에 대해 메모리 셀(110)의 상면 예컨대, 상부 전극층(119)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 이로써, 제1 영역(A1)에서 메모리 셀(110) 사이에는 메모리 셀(110)과 실질적을 동일한 제3 두께(T1')를 갖는 제1 절연막(130)이 존재할 수 있고, 제2 영역(A2)에는 제2 두께(T2)를 갖는 제1 절연막(130) 및 제1 절연막(130) 상에 형성되면서 제3 두께(T1')와 제2 두께(T2)의 차에 해당하는 두께를 갖는 제2 절연막(140)이 존재할 수 있다. 제2 영역(A2)에서 제2 절연막(140)의 두께는 제1 절연막(130)의 제2 두께(T2)보다 클 수 있다.
도 5를 참조하면, 제2 영역(A2)의 제1 절연막(130) 및 제2 절연막(140)을 선택적으로 식각하여 기판(100)의 일부 예컨대, 스위칭 트랜지스터의 일 접합이나, 금속 패드, 금속 배선 등을 노출시키는 콘택홀(150)을 형성할 수 있다. 콘택홀(150)의 형성은 건식 식각과 같은 비등방성 식각으로 수행될 수 있다.
여기서, 제1 절연막(130)은 Low-k 또는 Low-K 물질로서, 이들 물질은 실리콘 산화물 등으로 형성되는 제2 절연막(140)에 비하여 높은 건식 식각 속도를 가질 수 있다. 따라서, 콘택홀(150) 형성을 위한 식각시 제2 절연막(140)에서의 식각 속도보다 제1 절연막(130)에서의 식각 속도가 증가하여 콘택홀(150) 하부의 폭이 상부의 폭보다 커질 수 있다. 다시 말하면, 제2 절연막(140) 내에 형성되는 제1 콘택홀(150A)의 폭(WA)에 비하여 제1 절연막(130) 내에 형성되는 제2 콘택홀(150B)의 폭(WB)이 증가할 수 있다.
도 6을 참조하면, 콘택홀(150)을 금속, 금속 질화물 등의 도전 물질로 매립하여 콘택 플러그(160)를 형성할 수 있다.
여기서, 콘택 플러그(160)는 전술한 콘택홀(150)의 형상에 따라 하부의 폭이 넓은 형상을 갖기 때문에, 기판(100)의 일부 예컨대, 스위칭 트랜지스터의 접합, 패드 또는 배선과의 접속이 용이할 수 있다.
이상으로 설명한 공정에 의하여 도 6과 같은 메모리 장치가 제조될 수 있다.
도 6을 다시 참조하면, 본 실시예의 메모리 장치는, 제1 영역(A1) 및 제2 영역(A2)을 포함하는 기판(100), 제1 영역(A1)의 기판(100) 상에 형성되고 서로 이격하는 복수의 메모리 셀(100), 복수의 메모리 셀(100) 사이의 적어도 일부를 매립하면서 제2 영역(A2)의 기판(100) 상으로 연장하는 제1 절연막(130), 제2 영역(A2)의 제1 절연막(130) 상에 형성된 제2 절연막(140), 및 제1 및 제2 절연막(130, 140)을 관통하여 기판(100)의 일부와 접속하는 콘택 플러그(160)를 포함할 수 있다.
여기서, 제1 절연막(130)은 낮은 유전율 또는 낮은 열 전도율을 갖는 물질로서, 예컨대, 제2 절연막(140)보다 낮은 유전율 또는 낮은 열 전도율을 가질 수 있다. 나아가, 제1 절연막(130)은 제2 절연막(140)보다 높은 식각율을 가질 수 있다.
제1 영역(A1)에서의 제1 절연막(130)의 두께는 제2 영역(A2)에서의 제1 절연막(130)의 두께보다 클 수 있다. 또한, 제2 영역(A2)에서 제1 절연막(130)의 두께는 제2 절연막(140)의 두께보다 작을 수 있다.
콘택 플러그(160)는 제1 절연막(130)을 관통하는 부분의 폭이 제2 절연막(140)을 관통하는 부분의 폭보다 클 수 있다.
이상으로 설명한 메모리 장치 및 그 제조 방법에 의하면 아래와 같은 장점을 가질 수 있다.
우선, 메모리 셀(110) 사이에 낮은 유전율 및/또는 낮은 열 전도도를 갖는 제1 절연막(130)이 존재하기 때문에, 제1 절연막(130)을 통한 누설 전류나 열전달/열 손실이 최소화될 수 있다. 결과적으로, 메모리 장치의 신뢰성이 증가할 수 있다.
또한, 제2 영역(A2)까지 연장하는 제1 절연막(130)의 증착시 두께를 얇게 제어하고 제1 절연막(130)의 두께를 낮추거나 제1 절연막(130)을 제거하는 등의 별도의 추가 공정을 수행하지 않기 때문에 공정 난이도가 감소하고 공정이 단순화될 수 있다.
나아가, 제1 절연막(130)으로 제2 절연막(140)보다 식각율이 높은 물질을 이용하기 때문에 제2 영역(A2)에 형성되는 콘택 플러그(160)의 하부 폭을 별도의 공정 없이 손쉽게 증가시킬 수 있어 콘택 플러그(160) 아래에서 콘택 플러그(160)와 접속하는 구성요소와의 정렬이 용이할 수 있다.
한편, 위와 같은 메모리 장치에서 메모리 셀은 수직 방향으로 2층 이상 적층될 수 있다. 이에 대해서는 도 7을 참조하여 예시적으로 설명하기로 한다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도 7을 참조하면, 본 실시예의 메모리 장치는, 복수의 메모리 셀이 배열되는 제1 영역(A1) 및 주변회로가 배치되는 제2 영역(A2)을 포함하는 반도체 기판(200)을 포함할 수 있다.
제2 영역(A2)의 반도체 기판(200) 상에는 트랜지스터(TR)가 제공될 수 있다. 구체적으로, 제2 영역(A2)의 반도체 기판(200) 상에 트랜지스터(TR)를 구성하면서 반도체 기판(200)과 게이트 절연막에 의해 절연되는 게이트가 형성되고, 게이트 양측의 반도체 기판(200) 내에 불순물을 도핑에 의한 접합 영역이 형성될 수 있다. 이들 접합 영역 각각의 상에는 콘택 플러그(CP)가 형성될 수 있다. 콘택 플러그(CP)는 트랜지스터(TR)가 형성된 반도체 기판(200)을 덮는 제1 층간 절연막(ILD1)을 관통하여 트랜지스터(TR)의 양 접합과 각각 접속할 수 있다.
제1 층간 절연막(ILD1) 상에는 본 단면과 평행한 제1 방향으로 연장하는 제1 워드라인(WL1) 및 제1 워드라인(WL1)과 이격하는 제1 패드(PD1)가 제공될 수 있다. 제1 워드라인(WL1)은 제1 영역(A1)을 가로질러 제2 영역(A2)의 일부까지 연장함으로써 제1 콘택 플러그(CP) 중 하나와 접속할 수 있다. 제1 패드(PD1)는 제2 영역(A2)에 형성되어 제1 콘택 플러그(CP) 중 다른 하나와 접속할 수 있다. 제1 워드라인(WL1) 및 제1 패드(PD1) 사이의 공간은 제2 층간 절연막(ILD2)으로 매립될 수 있다.
제1 워드라인(WL1), 제1 패드(PD1) 및 제2 층간 절연막(ILD) 상에는 제1 워드라인(WL1)과 접속하는 복수의 메모리 셀(210-1), 복수의 메모리 셀(210-1) 사이의 적어도 일부를 매립하면서 제2 영역(A2)으로 연장하는 제1 절연막(230-1), 제2 영역(A2)의 제1 절연막(230-1) 상에 형성된 제2 절연막(240-1), 및 제1 및 제2 절연막(230-1, 240-1)을 관통하여 제1 패드(PD1)와 접속하는 콘택 플러그(260-1)를 포함하는 제1 스택이 제공될 수 있다. 제1 스택은 전술한 도 2 내지 도 6의 공정과 실질적으로 동일한 공정을 통하여 형성될 수 있다.
제1 스택 상에는 본 단면을 관통하는 제2 방향으로 연장하는 공통 비트라인(CBL) 및 제2 패드(PD2)가 제공될 수 있다. 공통 비트라인(CBL)은 제1 영역(A1)을 가로질러 도시되지 않은 제2 영역(A2)의 일부까지 연장함으로써 소정 콘택 플러그와 접속할 수 있다. 제2 패드(PD2)는 제2 영역(A2)에 형성되어 제1 스택의 콘택 플러그(260-1)와 접속할 수 있다. 공통 비트라인(CBL) 및 제2 패드(PD2) 사이의 공간은 제3 층간 절연막(ILD3)으로 매립될 수 있다.
공통 비트라인(CBL), 제2 패드(PD2) 및 제3 층간 절연막(ILD3) 상에는 공통 비트라인(CBL)과 접속하는 복수의 메모리 셀(210-2), 복수의 메모리 셀(210-2) 사이의 적어도 일부를 매립하면서 제2 영역(A2)으로 연장하는 제1 절연막(230-2), 제2 영역(A2)의 제1 절연막(230-2) 상에 형성된 제2 절연막(240-2), 및 제1 및 제2 절연막(230-2, 240-2)을 관통하여 제2 패드(PD2)와 접속하는 콘택 플러그(260-2)를 포함하는 제2 스택이 제공될 수 있다. 제2 스택 또한 전술한 도 2 내지 도 6의 공정과 실질적으로 동일한 공정을 통하여 형성될 수 있다.
제2 스택 상에도 제1 워드라인(WL1) 내지 제2 스택까지의 적층 구조가 반복될 수 있다. 예컨대, 제2 스택 상에는 제1 워드라인(WL1)과 중첩하도록 제1 워드라인(WL1)과 동일한 방향으로 연장하는 제2 워드라인(WL2) 및 제2 스택의 콘택 플러그(260-2)와 접속하는 제3 패드(PD3)가 제공될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 12는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다. 이를 통해, 기억부(1010)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다. 이를 통해 캐시 메모리부(1120)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다. 이를 통해, 주기억장치(1220)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다. 이를 통해, 보조기억장치(1230)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 11의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 11의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다. 이를 통해, 임시 저장 장치(1340)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성이 향상될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다. 이를 통해, 메모리(1410)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및 상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고, 상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 가질 수 있다. 이를 통해, 버퍼 메모리(1440)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 메모리 셀
120: 하드마스크 패턴 130: 제1 절연막
140: 제2 절연막 150: 콘택홀
160: 콘택 플러그

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 영역에 형성된 복수의 메모리 셀;
    상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막; 및
    상기 제2 영역의 상기 제1 절연막 상에 형성되는 제2 절연막을 포함하고,
    상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 갖는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 절연막은, 상기 제1 영역에서보다 상기 제2 영역에서 더 작은 두께를 갖는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제2 영역에서 상기 제1 절연막의 두께는 상기 제2 절연막의 두께보다 작은
    전자 장치.
  4. 제1 항에 있어서,
    상기 반도체 메모리는,
    상기 제2 영역의 상기 제2 절연막 및 상기 제1 절연막을 관통하는 콘택 플러그를 더 포함하는
    전자 장치.
  5. 제4 항에 있어서,
    상기 콘택 플러그 중 상기 제1 절연막을 관통하는 부분의 폭은 상기 제2 절연막을 관통하는 부분의 폭보다 큰
    전자 장치.
  6. 제1 항에 있어서,
    상기 제1 절연막은 상기 제2 절연막보다 큰 식각율을 갖는
    전자 장치.
  7. 제1 항에 있어서,
    상기 제1 절연막은, 실리콘 및 탄소를 포함하는 막이고,
    상기 제2 절연막은, 실리콘 산화막인
    전자 장치.
  8. 제7 항에 있어서,
    상기 제1 절연막은, SiOC, SIOCH, SiOCHN, SiC, SiCON 또는 SiCN을 포함하는
    전자 장치.
  9. 제1 항에 있어서,
    상기 메모리 셀은, 상변화 물질을 포함하는
    전자 장치.
  10. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  11. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  15. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계;
    상기 복수의 메모리 셀 사이의 일부 또는 전부를 매립하면서 상기 제2 영역의 상기 기판 상으로 연장하는 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및
    평탄화 공정을 수행하는 단계를 포함하고,
    상기 제1 절연막은, 상기 제2 절연막보다 작은 유전율 또는 열 전도율을 갖는
    전자 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 절연막 형성 단계는,
    상기 복수의 메모리 셀에 포함된 가변 저항층 사이의 공간의 전부 또는 일부에 상기 제1 절연막이 존재하는 조건을 만족시키면서 상기 제2 영역에서 상기 제1 절연막의 두께를 소정 임계값 이하로 조절하는
    전자 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 평탄화 공정 후에,
    상기 제2 영역의 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 도전 물질로 매립하여 콘택 플러그를 형성하는 단계를 더 포함하고,
    상기 제2 절연막의 식각 속도보다 상기 제1 절연막의 식각 속도가 빠른
    전자 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 절연막을 관통하는 상기 콘택홀의 폭은 상기 제1 절연막을 관통하는 상기 콘택홀의 폭보다 작은
    전자 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 제1 절연막은, 실리콘 및 탄소를 포함하는 막이고,
    상기 제2 절연막은, 실리콘 산화막인
    전자 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 제1 절연막은, SiOC, SIOCH, SiOCHN, SiC, SiCON 또는 SiCN을 포함하는
    전자 장치의 제조 방법.
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