TWI705590B - 積體晶片及其形成方法 - Google Patents

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朱文定
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Abstract

本揭露的多種實施例係提供一種積體晶片，且此積體晶片包含藉由無孔洞介電結構分隔之記憶單元。在一些實施例中，形成一對記憶單元結構於介層窗介電層上，其中此對記憶單元結構係以單元間區域分隔。形成單元間填充層，其中單元間填充層覆蓋此對記憶單元結構及介層窗介電層，且單元間填充層更填充單元間區域。凹陷單元間填充層，直到單元間填充層的頂面係低於此對記憶單元結構的頂面，且單元間區域係部分被清除。形成內連接介電層，其中內連接介電層覆蓋此對記憶單元結構及單元間填充層，且內連接介電層更填充單元間區域的清除部分。

Description

積體晶片及其形成方法
本揭露係有關於一種積體晶片及其形成方法，特別是有關於一種形成以介電結構分隔之記憶單元的方法與包含記憶單元之積體晶片。
許多現代電子裝置包含非依電性記憶體(non-volatile memory)。非依電性記憶體為可在缺乏電力時儲存資料的電子記憶體。在非依電性記憶體之下個世代的主要選擇是電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)。RRAM具有相對簡單的結構、佔據小的單元區域、具有低切換電壓、具有快速的切換時間及其相容於互補式金屬氧化半導體(complementary metal-oxide-semiconductor，CMOS)邏輯製作流程。
因此，本揭露之一態樣是提供一種方法，包含：形成一對記憶單元結構於介層窗介電層上，其中此對記憶單元結構係以單元間區域分隔；沉積單元間填充層，其中單元 間填充層覆蓋此對記憶單元結構及介層窗介電層，且單元間填充層更填充單元間區域；凹陷單元間填充層，直到單元間填充層的頂面係低於此對記憶單元結構的頂面，且單元間區域係部分被清除；以及沉積內連接介電層，其中內連接介電層覆蓋此對記憶單元結構及單元間填充層，且內連接介電層更填充單元間區域的清除部分。
本揭露之另一態樣係在提供一種積體晶片，包含：一對導線；於此對導線上之第一記憶單元結構及第二記憶單元結構；單元間填充層，分隔第一記憶單元結構及第二記憶單元結構，單元間填充層具有頂面，單元間填充層的頂面係被凹陷且低於第一記憶單元結構的頂面，單元間填充層係於第一記憶單元結構之第一側上，第一側朝向第二記憶單元結構，但單元間填充層並非在第一記憶單元結構之第二側上，第二側係相對於第一側；以及內連接介電層，疊覆於第一記憶單元結構、第二記憶單元結構及單元間填充層上，內連接介電層更朝向單元間填充層的頂面延伸至低於第一記憶單元結構的頂面。
本揭露之又一態樣係在提供一種積體晶片，包含：一對金屬線；第一記憶單元結構及第二記憶單元結構，疊覆於此對金屬線上；單元間填充層，疊覆第一記憶單元結構及第二記憶單元結構上，且直接地填充位於第一記憶單元結構及第二記憶單元結構之間的單元間區域，相較於第一記憶單元結構及第二記憶單元結構之頂面，單元間填充層於單元間區域具有較大的厚度；內連接介電層，疊覆單元間填充 層上，內連接介電層具有介電常數，且介電常數小於單元間填充層之介電常數；導線，插入內連接介電層中；以及介層窗，自導線延伸至第一記憶單元結構，且穿過單元間填充層。
100A/100B/200/300A/300B/300C/300D/300E/400A/400B/600A/600B/700/800/900/1000/1110/1200/1300/1400/1500/1600/1700:剖視圖
102/102a/102b:記憶單元結構
108:單元間填充層
108t:頂面
110/116:內連接介電層
114:介層窗介電層
118/CL:導線
120/BV/TV:介層窗
202/206:電極
204:資料儲存單元
208:硬遮罩
210:側壁間隙壁
212:底介層窗襯墊
214:底介層窗體
216:蝕刻停止層
218:內連接介電襯墊
302:覆蓋層
304:下電極襯墊
402a/402b/402c:單元結構
404:汲極區域
406:汲極側導電通道
408:基材
410:溝槽隔離結構
412:存取電晶體
416:源極區域
418:閘極介電層
420:閘極電極
500:頂面布局
502/506:區域
1302:介層窗開口
1502:導線開口
1602:導電層
1800:方塊圖
1802/1804/1806/1808/1810/1812/1814:操作
1304/1402:遮罩
106a:單元間區域
P1/P2:間距
SL:源極線
T1/T2/T3/T4/T5:厚度
W1/W2:寬度
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露之態樣。應注意，根據工業中之標準實務，圖式中之各特徵並非按比例繪製。實際上，可出於論述清晰之目的任意增減所說明的特徵之尺寸。
〔圖1A〕及〔圖1B〕係繪示積體晶片的一些實施例之剖視圖，其中此積體晶片包含藉由無孔洞介電結構分隔之記憶單元。
〔圖2〕係繪示圖1A之積體晶片的一些更詳細之實施例的剖視圖。
〔圖3A〕至〔圖3E〕係繪示圖2之積體晶片的一些替代實施例之剖視圖。
〔圖4A〕及〔圖4B〕係繪示積體晶片的一些實施例之剖視圖，在此積體晶片中，一電晶體一電阻式(one-transistor one-resistor，1T1R)單元結構包含圖1A及圖1B的記憶單元結構。
〔圖5〕係繪示積體晶片的一些實施例之俯視布局，其中積體晶片包含藉由無孔洞介電結構分隔之記憶單元布局。
〔圖6A〕及〔圖6B〕係繪示圖5之積體晶片的一些實施例之剖視圖。
〔圖7〕至〔圖17〕係繪示形成積體晶片的方法之一些實施例的一系列剖視圖，其中積體晶片包含藉由無孔洞介電結構分隔之記憶單元。
〔圖18〕係繪示圖7至圖17的方法之一些實施例的方塊圖。
以下揭露提供許多不同實施例或例示，以實施揭露的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接附接的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接附接的實施例。再者，本揭露可重複使用元件標號/文字符號於不同的實施例中。該重複使用之目的在於簡化與明確敘述內容，而不具決定不同實施例中特定元件或組合的關係。
此外，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋 轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
舉例來說，一種形成電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)布局的方法可包含在多個列(row)及多個行(columns)形成多個RRAM單元結構；沉積覆蓋於RRAM單元結構上的內連接介電層；以及形成導線，其中此導線插入內連接介電層且沿著RRAM布局的各個行延伸。導線電性耦接在各個行中之RRAM單元結構的頂電極，且依據RRAM布局的記憶體架構，導線可例如為字元線或位元線。內連接介電層可例如為(或包含)極低介電常數(extreme low k，ELK)的介電材料或一些其他適合的介電材料。ELK介電材料可例如為具有實質小於2.5、2.0或其他適合數值的介電常數。
此方法的一個挑戰是由於內連接介電層在相鄰的RRAM單元結構之間有較低的抬升，使內連接介電層於相鄰的RRAM單元結構之間具有凹陷。因位元線係被形成且插入內連接介電層中，故位元線符合此些凹陷，因此沿著各個行，位元線具有向下之突出部分。向下之突出部分的寬度自頂部至底部縮減，因此具有小曲率半徑的底面。小曲率半徑增加電場強度，因此增加介電崩潰的可能性。此方法的另一個挑戰是RRAM布局的列形式(row-wise)之間距是小的，且沿著列分隔RRAM單元結構的單元間區域具有高的深寬比(即高度與寬度的高比例)。因高的深寬比，內連接介電層在單元間區域形成孔洞。孔洞係電性絕緣的，但相較於 內連接介電層，孔洞具有較低的介電常數。因此，相較於內連接介電層，此些孔洞具有較高的介電崩潰可能性。再者，此些孔洞鄰近於向下突出部分，由於在向下突出部分的高電場強度，而提高介電崩潰的風險。
在使用RRAM單元結構的期間，高電壓可施加穿過RRAM單元結構，以設定或重設RRAM單元結構。此高電壓、此些孔洞、向下突出部分及ELK介電材料可導致介電崩潰，因此單元間區域有漏電路徑。穿過此些向下突出部分、內連接介電層及此些孔洞，漏電路徑可自導線延伸(因此為RRAM單元結構的上電極)至RRAM單元結構的下電極。因此，漏電路徑可導致讀取及/或寫入的干擾，而減少RRAM布局的可靠性。
本揭露的各種實施例係針對形成包含記憶單元之積體晶片的方法，其中此記憶單元係藉由無孔洞介電結構分隔。記憶單元可例如是RRAM單元或其他適合的記憶單元。在一些實施例中，此方法包含：形成一對記憶單元結構，其中此對記憶單元結構係被具有高寬比(high aspect ratio，HAR)的單元間區域分隔；形成覆蓋記憶單元的單元間填充層，且單元間填充層更填充單元間區域，其中藉由HAR沉積製程形成單元間填充層；凹陷單元間填充層，直到單元間填充層的上表面係低於此對記憶單元結構的上表面，且單元間區域係部分被清除；以及形成覆蓋此對記憶單元結構及單元間填充層的內連接介電層，且內連接介電層更填充單元間區域的清除部分。HAR可例如為實質大於1：1、 2：1、2.5：1.0、5：1或其他適合比例的高寬比。HAR沉積製程可例如為(或包含)高沉積率(deposition rate，HDR)四乙氧基矽烷(TEOS)沉積製程或其他適合的HAR及/或HDR沉積製程。內連接介電層可例如為(或包含)ELK介電材料及/或一些其他適合的介電材料。
雖單元間區域具有HAR，但因單元間填充層係藉由HAR沉積製程形成，故單元間填充層係形成且無孔洞的填充單元間區域。經凹陷後，單元間填充層部分地填充單元間區域。再者，相較於整個單元間區域，單元間區域的清除部分具有較低之深寬比。由於此較低之深寬比，內連接介電層係形成且不具孔洞地填充單元間區域的清除部分。藉由防止在單元間區域形成孔洞，降低在單元間區域內介電崩潰的風險。在單元間區域內之介電崩潰具有於記憶單元結構的上電極及下電極之間形成漏電路徑的可能。因此，降低在單元間區域內介電崩潰的可能性，可減少對記憶單元結構讀取及/或寫入的干擾，且可增加記憶單元結構讀取及/或寫入的可靠性。
因形成及凹陷單元間填充層的製程可在無昂貴遮罩下實施，以具成本效益的手法可於單元間區域避免孔洞。再者，因於單元間區域避免孔洞的方法可藉由HDR TEOS沉積製程及回蝕來實施，故此製程可相容於邏輯及/或互補性金屬氧化半導體(complementary metal-oxide semiconductor)製作流程。
請參閱圖1A，其係提供積體晶片的一些實施例之剖視圖100A，前述積體晶片包含第一記憶單元結構102a及第二記憶單元結構102b。透過無孔洞介電結構104，第一記憶單元結構102a及第二記憶單元結構102b係彼此分隔。前述無孔洞介電結構104係在第一記憶單元結構102a及第二記憶單元結構102b之間的單元間區域106係不具有孔洞。此處所述的孔洞可例如為真空密封區域及/或氣體充填區域。無孔洞介電結構104包含單元間填充層108及上層的內連接介電層110。單元間填充層108及上層的內連接介電層110係個別地部分填充第一單元間區域106a。再者，上層的內連接介電層110疊覆單元間填充層108、第一記憶單元結構102a及第二記憶單元結構102b。
第一單元間區域106a具有HAR(即高度H與寬度W1的高比例)。HAR可例如實質為1：1至5：1、1：1至2.5：1、2.5：1至5：1或其他適合的比例。再者，HAR可例如實質為高於1：1、2：1、2.5：1、5：1或其他適合的比例。倘省略單元間填充層108，由於HAR，於第一單元間區域106a可能形成(或者有形成的高可能性)具有孔洞之上層內連接介電層110。然而，由於單元間填充層108係部分地填充第一單元間區域106a，相較於整個第一單元間區域106a，第一單元間區域106a的剩餘部分具有低深寬比(low aspect ratio，LAR)。因此，於第一單元間區域106a形成(或者有形成的高可能性)不具孔洞之上層內連接介電層110。
如此處後述所示，藉由HAR沉積製程以形成單元間填充層108，故於第一單元間區域106a不會形成具有孔洞的單元間填充層108。在一些實施例中，單元間填充層108係(或包含)TEOS氧化物，及/或HAR沉積製程係(或包含)HDR TEOS沉積製程。然而，其他材料及/或其他HAR沉積製程係可接受的。HDR TEOS沉積製程可例如具有高沉積比值，且相較於上層內連接介電層110之沉積比值，此高沉積比值實質至少大於3倍、5倍或10倍。然而，其他數值係可接受的。
藉由於第一單元間區域106a形成不具孔洞的上層內連接介電層110及不具孔洞的單元間填充層108，減少第一單元間區域106a的介電崩潰之可能性。在上層內連接介電層110及/或單元間填充層108中的孔洞是電性絕緣的，但相較於上層內連接介電層110及單元間填充層108，孔洞具有較低的介電常數。因此，相較於上層內連接介電層110及單元間填充層108，孔洞是更傾向於介電崩潰。據此，消除在第一單元間區域106a的孔洞，減少於第一單元間區域106a內介電崩潰的可能性。
於第一單元間區域106a內之介電崩潰具有形成漏電路徑的可能，其中此些漏電路徑係自第一記憶單元結構102a及第二記憶單元結構102b的下電極(圖未繪示)至導線CL。導線CL各自疊覆於第一記憶單元結構102a及第二記憶單元結構102b，且藉由上電極介層窗TV，導線CL係電性耦接至第一記憶單元結構102a及第二記憶單元結構102b 的上電極(圖未繪示)。依照第一記憶單元結構102a及第二記憶單元結構102b的記憶體架構，導線CL可為位元線或字元線。舉例來說，當第一記憶單元結構102a及第二記憶單元結構102b為具有相交點(cross-point)的記憶體架構，導線CL為字元線。因導線CL係電性偶接於第一記憶單元結構102a及第二記憶單元結構102b的上電極(圖未繪示)，漏電路徑可能導致對第一記憶單元結構102a及第二記憶單元結構102b之讀取及/或寫入的干擾。因此，藉由消除於第一單元間區域106a的孔洞，可避免漏電路徑，且可提升第一記憶單元結構102a及第二記憶單元結構102b的可靠性。再者，可提升積體晶片的製造產出。
在一些實施例中，第一記憶單元結構102a及第二記憶單元結構102b是RRAM單元結構或一些其他適合的記憶單元結構。在一些實施例中，上層內連接介電層110是(或包含)ELK介電材料及/或其他適合的介電材料。ELK介電材料可例如具有實質小於2.5、2.0或一些其他適合數值的介電常數，及/或可例如為(或包含)多孔的碳氧化矽(silicon oxycarbide，SiOC)及/或一些其他適合的ELK介電材料。在一些實施例中，相較於單元間填充層108，上層內連接介電層110具有較小的介電常數。舉例來說，上層內連接介電層110為(或包含)ELK介電材料，而單元間填充層108為(或包含)TEOS氧化物。然而，其他材料為可接受的。
第一記憶單元結構102a及第二記憶單元結構102b是在內連接結構112中。內連接結構112包含無孔洞介 電結構104、介層窗介電層114及下層內連接介電層116。介層窗介電層114疊覆於下層內連接介電層116，且無孔洞介電結構104疊覆於介層窗介電層114。再者，內連接結構112包含多個導線118及多個介層窗120，且此多個導線118及多個介層窗120係堆疊在內連接結構112的多個介電層(上層內連接介電層110及下層內連接介電層116)內。多個導線118及多個介層窗120定義導電路徑，此導電路徑係電性耦接第一記憶單元結構102a及第二記憶單元結構102b至積體晶片的其他裝置及/或構件(圖未繪示)。多個導線118包含導線CL，及多個介層窗120包含上電極介層窗TV。再者，多個介層窗120包含下電極介層窗BV，且下電極介層窗BV分別係在介層窗介電層114內之第一記憶單元結構102a及第二記憶單元結構102b的下方。
在一些實施例中，介層窗介電層114係(或包含)碳化矽及/或一些其他適合的介電材料。在一些實施例中，下層內連接介電層116係(或包含)ELK介電材料及/或一些其他適合的介電材料。在一些實施例中，下層內連接介電層116係(或包含)與上層內連接介電層110相同的材料。在一些實施例中，導線118及介層窗120係(或包含)銅、鋁、鋁銅合金、鎢、一些其他適合的材料、氮化鈦、氮化鉭、一些其他適合的導電材料或前述的任意組合。
請參閱圖1B，其係提供圖1A之積體晶片的一些實施例之沿著軸線剖切的剖視圖100B，且此軸線係垂直於圖1A的剖視圖100A所沿之一剖切軸線。舉例來說，圖1A 的剖視圖100A可為取自沿著X維度延伸，而圖1B的剖視圖100B可為取自沿著Y維度延伸，反之亦然。積體晶片包含第一記憶單元結構102a，且更包含第三記憶單元結構102c。第三記憶單元結構102c可例如為圖1A所繪示及/或描述的第二記憶單元結構102b。
藉由無孔洞介電結構104，第一記憶單元結構102a及第三記憶單元結構102c係彼此分隔的。於第一記憶單元結構102a及第三記憶單元結構102c之間的第二單元間區域106b，無孔洞介電結構104係不具孔洞的。第二單元間區域106b具有深寬比(即高度H與寬度W2的比例)，且此深寬比係低於前述單元間區域106a(請見圖1A)的深寬比。因此，甚至當省略單元間填充層108，於第二單元間區域106b可形成不具有(或高可能性形成不具有)孔洞的上層內連接介電層110。
因於第二單元間區域106b的較低抬升，形成具有凹陷的上層內連接介電層110，其中此凹陷係疊覆於第二單元間區域106b。再者，因為導線CL插入上層內連接介電層110，導線CL具有填充凹陷的朝下突出部，前述導線CL係疊覆於第一記憶單元結構102a及第三記憶單元結構102c上且被第一記憶單元結構102a及第三記憶單元結構102c所共享。自頂部至底部，此凹陷及朝下突出部於寬度係縮減，且可例如為具有V形輪廓及/或一些其他適合的輪廓。再者，相較於平面之底表面，朝下突出部係含有具小曲率半徑 的底面。換而言之，於朝下突出部，小曲率半徑增加電場強度。
若省略單元間填充層108，此凹陷及朝下突出部可能變大且延伸至接近於第一記憶單元結構102a及第三記憶單元結構102c之下電極(圖未繪示)的鄰近處。接近鄰近處及增加電場強度將可能共同導致於第二單元間區域106b的介電崩潰之高風險。換而言之，介電崩潰的高風險將可能導致漏電路徑的高風險，其中此漏電路徑係由導線CL，穿過第二單元間區域106b，並延伸至下電極。這樣的漏電路徑可導致第一記憶單元結構102a及第三記憶單元結構102c之讀取及/或寫入的干擾，而可因此降低第一記憶單元結構102a及第三記憶單元結構102c的可靠性。
由於上層內連接介電層110是在單元間填充層108上方形成，故凹陷及朝下突出部是小的，且遠離第一記憶單元結構102a及第三記憶單元結構102c的下電極。據此，即使在朝下突出部的底表面增加電場強度，於第二單元間區域106b之介電崩潰的可能性是低的。由於介電崩潰的低可能性，自導線CL穿過第二單元間區域106b，並延伸至下電極的漏電路徑之可能性是低的。因此，單元間填充層108減少第一記憶單元結構102a及第三記憶單元結構102c之讀取及/或寫入的干擾，且更增加第一記憶單元結構102a及第三記憶單元結構102c的可靠性。
請參閱圖2，其係提供圖1A之積體晶片的一些更詳細之實施例的剖視圖200，其中第一記憶單元結構102a 及第二記憶單元結構102b包含個別的下電極202、個別的資料儲存單元204、個別的上電極206、個別的硬遮罩208及個別的側壁間隙壁210。應理解的是，此僅標示其中一個下電極202、其中一個資料儲存單元204、其中一個上電極206、其中一個硬遮罩208及側壁間隙壁210之一些部分。
資料儲存單元204各自疊覆於下電極202上，上電極206各自疊覆於資料儲存單元204上，且硬遮罩208各自疊覆於上電極206上。再者，側壁間隙壁210是在上電極206及下電極202的側壁。下電極202及/或上電極206可例如為(或包含)金屬及/或一些其他適合的導電材料。資料儲存單元204可例如為(或包含)高介電常數(k)介電材料(如：鉿氧化物或一些其他適合的高介電常數介電材料)、鐵電材料、磁性穿隧接面(magnetic tunnel junctions，MTJs)、一些其他適合的資料儲存材料及/或結構或前述之任意組合。側壁間隙壁210可例如為(或包含)氮化矽及/或一些其他適合的介電質。再者，側壁間隙壁210可例如為(或包含)側壁間隙壁210可例如為(或包含)與硬遮罩208相同的材料。在一些實施例中，第一記憶單元結構102a及第二記憶單元結構102b為RRAM單元結構、鐵電隨機存取記憶(ferroelectric random-access memory，FeRAM)單元結構、磁阻式隨機存取記憶(magnetoresistive random-access memory，MRAM)單元結構或其他適合的記憶單元結構。
下電極介層窗BV係各自地於第一記憶單元結構102a及第二記憶單元結構102b的下方，且下電極介層窗BV包含個別的底介層窗襯墊212及隔別的底介層窗體214。應理解的是，此僅標示其中一個底介層窗襯墊212及其中一個底介層窗體214。底介層窗襯墊212各自於底介層窗體214下方形成杯狀，以避免底介層窗體214的材料擴散至下方之導線，及/或避免下方導線的材料擴散至底介層窗體214。底介層窗襯墊212可例如為(或包含)氮化鈦、氮化鉭、一些其他適合的襯墊材料、或前述的任意組合。底介層窗體214可例如為(或包含)鉑、銥、釕、鎢、銀、銅、鎳、一些其他適合的導電材料或前述之任意組合。
無孔洞介電結構104更包含蝕刻停止層216及上層內連接介電襯墊218。蝕刻停止層216沿第一記憶單元結構102a及第二記憶單元結構102b排列，且將單元間填充層108與側壁間隙壁210及介層窗介電層114分隔。上層內連接介電襯墊218沿蝕刻停止層216及單元間填充層108排列。再者，上層內連接介電襯墊218將蝕刻停止層216及單元間填充層108與上層內連接介電層110分隔。蝕刻停止層216可例如為(或包含)碳化矽及/或一些其他適合的介電質。在一些實施例中，蝕刻停止層216係(或包含)與介層窗介電層114相同的介電材料。上層內連接介電襯墊218可例如為(或包含)TEOS氧化物及/或一些其他適合的介電質。在一些實施例中，屏除藉由HDR沉積製程形成單元間填充層108及藉由相對慢的沉積製程(即非HDR沉積製程)形成上 層內連接介電襯墊218，上層內連接介電襯墊218及單元間填充層108係(或包含)相同材料(例如：TEOS氧化物及/或一些其他適合的材料)。
在替代的實施例中，當所示之下電極202係與下電極介層窗BV分隔，下電極202及下電極介層窗BV可完全地或部分地整合。舉例來說，下電極202及底介層窗體214(但非底介層窗襯墊212)可被整合為相同沉積的區域及/或塊狀材料。在另一實施例中，下電極202、底介層窗體214及底介層窗襯墊212可被整合為相同沉積的區域及/或塊狀材料。
請參閱圖3A，其係圖2之積體晶片的一些替代實施例之剖視圖300A，其中單元間填充層108覆蓋第一記憶單元結構102a及第二記憶單元結構102b且具有符合下方形貌的頂面108t。
請參閱圖3B，其係圖2之積體晶片的一些替代實施例之剖視圖300B，其中單元間填充層108覆蓋第一記憶單元結構102a及第二記憶單元結構102b且具有平面或實質為平面的頂面108。
請參閱圖3C，其係圖2之積體晶片的一些替代實施例之剖視圖300C，其中單元間填充層108具有平坦的或實質平坦的頂面。
請參閱圖3D，其係圖2之積體晶片的一些替代實施例之剖視圖300D，其中下電極202定義下電極介層窗BV。下電極202突出穿過介層窗介電層114，且係壓於電極 介層窗BV。資料儲存單元204、上電極206及硬遮罩208係堆疊於下電極202上且共形於下電極202。再者，資料儲存單元204、上電極206及硬遮罩208係直接壓於下電極介層窗BV上。應理解的是，此僅標示其中一個下電極202、其中一個資料儲存單元204、其中一個上電極206及其中一個硬遮罩208。
第一記憶單元結構102a及第二記憶單元結構102b於資料儲存單元204及上電極206之間更包含個別的覆蓋層302。覆蓋層302係(或包含)導電材料，且相較於上電極206，此導電材料與氧具有較高之反應性。此種與氧的反應性可例如係量化為引發導電材料與氧之間的反應所需能量。較高的反應性，則需較低的能量，反之亦然。舉例來說，當第一記憶單元結構102a及第二記憶單元結構102b是RRAM單元結構，覆蓋層302可增加有效氧離子及氧空洞的切換。因此，舉例來說，覆蓋層302可增加第一記憶單元結構102a及第二記憶單元結構102b的切換窗口。在一些實施例中，上電極206係(或包含)鉭、鋁、鎢、釕、鉑、鎳、銅、金、一些其他適合的材料或前述之任意組合，其中覆蓋層302係(或可包含)鉿、鈦、鋯、鑭、一些其他適合的材料或前述之任意組合。
請參閱圖3E，其係圖3D之積體晶片的一些替代實施例之剖視圖300E，其中下電極202定義下電極介層窗BV，且下電極202具有平坦的或實質平坦的頂面。舉例來說，下電極202可為T型輪廓或一些其他適合的輪廓。此外， 第一記憶單元結構102a及第二記憶單元結構102b具有個別的下電極襯墊304，且此些下電極襯墊304各自於下電極202的下方形成杯狀，以避免下電極202的材料擴散至下方之導線，及/或以避免下方導線的材料擴散至下電極202。下電極襯墊304可例如為(或包含)氮化鈦、氮化鉭、一些其他適合的襯墊材料、或前述的任意組合。下電極202可例如為(或包含)鉑、銥、釕、鎢、銀、銅、鎳、一些其他適合的導電材料或前述之任意組合。
在一些替代的實施例中，雖圖3D及圖3E包含覆蓋層302，覆蓋層302可被省略。類似地，在一些替代的實施例中，雖圖3E包含下電極襯墊304，下電極襯墊304可被省略。在一些替代的實施例中，雖圖2及圖3A至圖3C不包含圖3D及圖3E的覆蓋層302，覆蓋層302可包含於上電極206及資料儲存單元204之間。當圖3C至圖3E包含單元間填充層108，且單元間填充層108係凹陷至低於第一記憶單元結構102a及第二記憶單元結構102b的頂面，如圖3A及/或圖3B所示，單元間填充層108可覆蓋第一記憶單元結構102a及第二記憶單元結構102b。在一些替代的實施例中，雖圖2及圖3A至圖3E係繪示具有蝕刻停止層216及上層內連接介電襯墊218，蝕刻停止層216及/或上層內連接介電襯墊218可被省略。
雖圖2及圖3A至圖3E係取自沿著圖1A中相同的軸線之剖視圖，圖2及圖3A至圖3E的替代實施例可取自沿著圖1B中相同的軸線之剖視圖。在此些替代的實施例 中，第三記憶單元結構102c取代第二記憶單元結構102b，前述第三記憶單元結構102c具有與第一記憶單元結構102a相同的結構。再者，圖1B所示之第一記憶單元結構102a及第三記憶單元結構102c共通的共導線CL可取代第一記憶單元結構102a及第二記憶單元結構102b之個別的導線CL。
如圖4A所示，其係積體晶片的一些實施例之剖視圖400A，在此積體晶片中，第一一電晶體一電阻式(one-transistor one-resistor，1T1R)單元結構402a及第二1T1R單元結構402b係各自地包含圖1A的第一記憶單元結構102a及第二記憶單元結構102b。第一1T1R單元結構402a及第二1T1R單元結構402b更包含個別的汲極區域404及個別的汲極側導電通道406。應理解的是，此僅標示其中一個汲極區域404。
此些汲極區域404係在基材408之中，且藉由溝槽隔離結構410，汲極區域404係電性地分隔。當第一記憶單元結構102a及第二記憶單元結構102b係在布局之中，汲極區域404為存取電晶體的一部分，且此些存取電晶體係用以個別的選擇第一記憶單元結構102a及第二記憶單元結構102b。基材408可例如為主體矽基材、絕緣層上覆矽(silicon-on-insulator，SOI)基材或其他適合的半導體基材。溝槽隔離結構410包含氧化矽及/或一些其他適合的介電材料。溝槽隔離結構410可例如為淺溝槽隔離(shallow trench isolation，STI)結構或一些其他適合的溝槽隔離結構。
汲極側導電通道406電性地耦接汲極區域404至第一記憶單元結構102a及第二記憶單元結構102b的下電極(圖未繪示)。再者，藉由內連接結構112定義汲極側導電通道406。內連接結構112包含多個導線118及多個介層窗120，多個導線118及多個介層窗120係交替堆疊。導線118包含位元線BL，其中位元線BL各自疊覆於第一記憶單元結構102a及第二記憶單元結構102b，且藉由介層窗120，位元線BL各自電性耦接至第一記憶單元結構102a及第二記憶單元結構102b的上電極(圖未繪示)。導線118及介層窗120可例如為(或包含)銅、鋁、鋁銅合金、鈦、鎢、氮化鈦、一些其他適合的導電材料或前述的任意組合。
如圖4B所示，其係圖4A之積體晶片的一些實施例之沿著軸線剖切的剖視圖400B，且此軸線係垂直於圖4A的剖視圖400A所沿之一剖切軸線。第一1T1R單元結構402a及第三1T1R單元結構402c係各自地包含圖1B的第一記憶單元結構102a及第三記憶單元結構102c。第一1T1R單元結構402a及第三1T1R單元結構402c更包含個別的汲極側導電通道406、個別的存取電晶體412及個別的源極側導電通道414。應理解的是，此僅標示其中一個汲極側導電通道406、其中一個存取電晶體412及其中一個源極側導電通道414。
存取電晶體412在基材408上，且在基材408及內連接結構112之間。再者，藉由溝槽隔離結構410，存取電晶體412係電性地彼此分隔。存取電晶體412包含個別的 汲極區域404、個別的源極區域416、個別的閘極介電層418及個別的閘極電極420。應理解的是，此僅標示其中一個汲極區域404、其中一個源極區域416、其中一個閘極介電層418及其中一個閘極電極420。在一些實施例中，閘極電極420各自地疊覆於閘極介電層418，且閘極電極420定義字元線，其中第一記憶單元結構102a及第三記憶單元結構102c係在布局中。汲極區域404及源極區域416係在基材408中。汲極區域404各自地與閘極電極420的汲極側共邊界，且源極區域416各自地與閘極電極420的源極側共邊界。
汲極側導電通道406電性地耦接汲極區域404至第一記憶單元結構102a及第三記憶單元結構102c，且源極側導電通道414電性地耦接源極區域416至源極線SL。應理解的是，此僅標示其中一個源極線SL。藉由多個導線118及多個介層窗120，定義汲極側導電通道406及源極側導電通道414。
雖使用圖1A中第一記憶單元結構102a、第二記憶單元結構102b及下電極介層窗BV的實施例繪示圖4A，然圖2及圖3A至圖3E的任一者或其結合之實施例，亦可被替代地使用。雖使用圖1B中第一記憶單元結構102a、第三記憶單元結構102c及下電極介層窗BV的實施例繪示圖4B，然圖2及圖3A至圖3E的任一者或其結合中之第一記憶單元結構102a及下電極介層窗BV的實施例，亦可被替代地使用於第一記憶單元結構102a及第三記憶單元結構102c之兩者。雖使用圖1A及圖1B中的無孔洞介電結構104的實施 例繪示圖4A及圖4B，然圖3A及圖3B之任一者的實施例可被替代地使用。
雖如圖5所示，其係提供積體晶片的一些實施例之俯視布局500，積體晶片包含記憶單元結構102的布局，此記憶單元結構102至少部分地被單元間填充層108分隔。應理解的是，此僅標示其中一些的記憶單元結構102。如前所述，單元間填充層108減少內連接介電層(圖未繪示)內介電崩潰的風險，其中此內連接介電層是覆蓋於記憶單元結構102(如剖視圖所示)上。藉由使用ELK介電材料(因低介電常數)可導致介電崩潰惡化，且潛在導致於記憶單元結構102之上電極及下電極之間的漏電路徑。在一些實施例中，單元間填充層108具有格柵形狀布局或一些其他適合的布局。
記憶單元結構102係在積體晶片的記憶區域502，且記憶單元結構102為多個列及多個行。記憶單元結構102沿著列具有第一間距P1，且記憶單元結構102沿著行具有第二間距P2，其中第二間距P2大於第一間距P1。第一間距P1可例如為相同於圖1A中的第一寬度W1，第二間距P2可例如為相同於圖1B中的第二寬度W2。記憶單元結構102可例如為如圖1A、圖1B、圖2、圖3A至圖3E、圖4A及圖4B的任一者或其結合中所繪示及/或說明。圖1A、圖2、圖3A至圖3E及圖4A可例如為沿著圖5之線A-A’剖切的剖視圖，及/或圖1B及圖4B可例如為沿著圖5之線B-B’剖切的剖視圖。在一些實施例中，記憶單元結構102部分地定義出如 圖4A及圖4B所繪示及說明之各個1T1R單元結構。在其他實施例中，記憶單元結構102部分地定義獨自的一選擇器一電阻式(one-selector one-resistor，1S1R)單元結構或其他適合的單元結構。
導線CL各自沿著行延伸，且於各自的行中與記憶單元結構102電性耦合。視記憶單元結構102的記憶架構，導線CL亦可稱為位元線或字元線。於積體晶片的周邊區域506，周邊裝置504圍繞記憶單元結構102。應理解的是，此僅標示其中一些導線CL以及其中一些周邊裝置504。周邊裝置504可例如為(或包含)電晶體及/或其他適合的半導體裝置。再者，舉例來說，周邊裝置504可為實施讀取/寫入電路及/或其他適合操作記憶單元結構102的電路。
請參閱圖6A及圖6B，其提供圖5的積體晶片之一些實施例的剖視圖600A與600B。舉例來說，圖6A的剖視圖600A可取自沿著圖5之線A-A’，圖6B的剖視圖600B可取自沿著圖5之線B-B’。記憶單元結構102係如圖2所繪示的第一記憶單元結構102a及第二記憶單元結構102b，而下電極介層窗BV係如圖2所繪示。再者，藉由無孔洞介電結構104，記憶單元結構102係被分隔，無孔洞介電結構104包含單元間填充層108、上層內連接介電層110、蝕刻停止層216及上層內連接介電襯墊218。應理解的是，在圖6A及圖6B之每一者中，僅標示其中一個記憶單元結構102。在圖6A及圖6B之每一者中，僅標示其中一個電極介層窗BV。 再者，在圖6A及圖6B之每一者中，記憶單元結構102的構成零組件僅標示一次。
雖使用圖2中第一記憶單元結構102a、第二記憶單元結構102b及下電極介層窗BV的實施例繪示圖6A及圖6B，然圖3D及圖3E的實施例被使用為替代實施例。再者，雖使用圖2中無孔洞介電結構104的實施例繪示圖6A及圖6B，然圖3A及圖3B之實施例可被使用為替代實施例。
請參閱圖7至圖17，其提供形成積體晶片的方法之一些實施例的一系列剖視圖700、800、900、1000、1110、1200、1300、1400、1500、1600及1700，其中積體晶片包含藉由無孔洞介電結構分隔之記憶單元。剖視圖700、800、900、1000、1110、1200、1300、1400、1500、1600及1700是取自沿著X維度延伸的軸，且因此可例如取自沿著圖5中之線A-A’。在替代實施例中，剖視圖700、800、900、1000、1110、1200、1300、1400、1500、1600及1700可取自沿著Y維度延伸的軸及/或取自沿著圖5中之線B-B’。舉例來說，此方法可被進行，以形成圖1A、圖1B、圖2、圖3A至圖3E、圖4A、圖4B、圖5、圖6A及圖6B之任一者或其結合中的積體晶片。
如圖7的剖視圖700所繪示，內連接結構112係部分地形成在基材(圖未繪示)上。在已形成的積體晶片之記憶區域502形成內連接結構112，且進一步地在已形成的積體晶片之周邊區域506形成內連接結構112。舉例來說，記憶區域502的俯視布局及/或周邊區域506的俯視布局可如 圖5所繪示。內連接結構112包含下層內連接介電層116，且進一步包含多個導線118及多個介層窗(圖未繪示)。導線118及介層窗係於下層內連接介電層116交替堆疊，以定義出連接至及/或延伸自基材上的半導體裝置(圖未繪示)之導電路徑。基材、介層窗及半導體裝置之例子係如圖4A及圖4B所繪示。
另藉由圖7的剖視圖700所繪示，於內連接結構112上形成介層窗介電層114。介層窗介電層114的厚度T1可例如實質為300埃(angstrom，Å)、250Å至350Å或一些其他適合的數值或數值範圍。
藉由圖8的剖視圖800所繪示，於介層窗介電層114中形成一對下電極介層窗BV。通過介層窗介電層114，下電極介層窗BV延伸至導線下方並延展內連接結構112。下電極介層窗BV包含個別的底介層窗襯墊212及個別的底介層窗體214。應理解的是，此處僅標示其中一個底介層窗襯墊212及其中一個底介層窗體214。底介層窗襯墊212於底介層窗體214下方形成杯狀，以避免擴散。舉例來說，底介層窗體214可避免下方導線的材料擴散至底介層窗體214，及/或可避免底介層窗體214的材料擴散至下方導線。
在一些實施例中，形成下電極介層窗BV的製程包含：(1)圖案化介層窗介電層114，以形成介層窗開口；(2)沉積覆蓋於介層窗介電層114且沿著介層窗開口排列的導電襯墊層；(3)沉積覆蓋導電襯墊層且填充介層窗開口的導電體層；以及(4)對導電襯墊層及導電體層執行平面化， 直至到達介層窗介電層114的頂表面。然而，在其他實施例中，其他形成下電極介層窗BV的製程為可接受的。
藉由圖9的剖視圖900所繪示，第一記憶單元結構102a及第二記憶單元結構102b係各自形成在下電極介層窗BV上。藉由單元間區域106a，第一記憶單元結構102a及第二記憶單元結構102b被分隔，單元間區域106a具有高的深寬比(HAR，即高度H與寬度W1的高比例)。HAR可例如為實質大於1：1、2：1、2、5：1、10：1(？？)或其他適合的比例。第一記憶單元結構102a及第二記憶單元結構102b包含個別的下電極202、個別的資料儲存單元204、個別的上電極206、個別的硬遮罩208及個別的側壁間隙壁210。應理解的是，此處僅標示其中一個下電極202、其中一個資料儲存單元204、其中一個上電極206、其中一個硬遮罩208及其中一個側壁間隙壁210。下電極202、資料儲存單元204、上電極206、硬遮罩208係堆疊在彼此之上，且側壁間隙壁210沿此堆疊的側壁排列。
在一些實施例中，第一記憶單元結構102a及第二記憶單元結構102b的形成方法包含：(1)於介層窗介電層114及下電極介層窗BV上，沉積下電極層；(2)於下電極層上，沉積資料儲存層；(3)於資料儲存層上，沉積上電極層；(4)於上電極層沉積硬遮罩層；(5)分別圖案化下電極層、資料儲存層、上電極層及硬遮罩層，以形成下電極202、資料儲存單元204、上電極206及硬遮罩208；(6)沉積側壁間隙壁層；以及(7)回蝕側壁間隙壁層，以形成側壁間隙壁210。 然而，在替代的實施例中，第一記憶單元結構102a及第二記憶單元結構102b的其他形成方法為可接受的。
雖圖8及圖9係根據圖2繪示第一記憶單元結構102a、第二記憶單元結構102b及下電極介層窗BV之形成，圖3D及/或圖3E中第一記憶單元結構102a及第二記憶單元結構102b的實施例可替代地形成。
如圖10的剖視圖1000所繪示，在第一記憶單元結構102a及第二記憶單元結構102b上，形成蝕刻停止層216。蝕刻停止層216沿著第一記憶單元結構102a及第二記憶單元結構102b排列，且蝕刻停止層216進一步沿著單元間區域106a排列，且蝕刻停止層216不完全填充單元間區域106a。在一些實施例中，蝕刻停止層216的厚度T2實質為150Å、100Å至200Å或一些其他適合的數值或數值範圍。舉例來說，蝕刻停止層216可為(或包含)碳化矽、與介層窗介電層114相同的材料、一些其他適合的介電材料或前述之任意組合。舉例來說，蝕刻停止層216係藉由氣相沉積及/或一些其他適合的沉積製程所形成。
另亦藉由圖10的剖視圖1000所繪示，形成單元間填充層108，而覆蓋蝕刻停止層216，並填充蝕刻停止層216上的單元間區域106a。在一些實施例中，單元間填充層108的厚度T3實質為1500Å、600Å至2000Å、大於2000Å或一些其他適合的數值或數值範圍。舉例來說，單元間填充層108可為(或包含)TEOS氧化物及/或一些其他適合的介電材料。
藉由HAR沉積製程形成單元間填充層108，故在單元間區域106a形成無孔洞的單元間填充層108。相較於非HAR沉積製程，HAR沉積製程有較小的可能性在HAR區域形成孔洞。舉例來說，非HAR沉積製程可為(或包含)低壓化學氣相沈積(low-pressure chemical vapor deposition，LPCVD)製程或一些其他適合的非HAR沉積製程。舉例來說，HAR沉積製程可為(或包含)使用TEOS及臭氧前驅物的次常壓化學氣相沉積(sub atmospheric chemical vapor deposition，SA-CVD)、高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition，HDP-CVD)製程、使用TEOS前驅物的HDR化學氣相沈積(HDR chemical vapor deposition，HDR-CVD)、一些其他適合的HAR及/或HDR沉積製程或前述之任意組合。舉例來說，相較於非HDR沉積製程，HDR沉積製程可為具有至少大於3倍、5倍或10倍之沉積率的製程。舉例來說，非HDR沉積製程可為(或包含)LPCVD製程或一些其他適合的非HDR沉積製程。舉例來說，HDR沉積製程可為(或包含)使用TEOS前驅物的SA-CVD沉積製程或其他適合的HDR沉積製程。在一些實施例中，HAR及/或HDR沉積製程為共形的。
如圖11的剖視圖1100所繪示，回蝕單元間填充層108，直到單元間填充層108的頂面係在第一記憶單元結構102a及第二記憶單元結構102b的頂面之下。在回蝕期間，蝕刻停止層216作為蝕刻停止，以避免第一記憶單元結 構102a及第二記憶單元結構102b的毀損，且蝕刻停止層216的厚度T2是減少的。回蝕將單元間填充層108自周邊區域506清除，且回蝕進一步將單元間填充層108自第一記憶單元結構102a及第二記憶單元結構102b的頂部清除。然而，回蝕並未將單元間填充層108自單元間區域106a清除。
由於形貌的不同，相較於在周邊區域506、第一記憶單元結構102a的頂部及第二記憶單元結構102b的頂部，單元間填充層108於單元間區域106a形成較厚的厚度。舉例來說，請參閱圖10。相較於自周邊區域506、第一記憶單元結構102a的頂部及第二記憶單元結構102b的頂部，回蝕將持續較久，以將單元間填充層108自單元間區域106a清除。然而，回蝕在將單元間填充層108自周邊區域506、第一記憶單元結構102a的頂部及第二記憶單元結構102b的頂部清除後停止，而非將單元間填充層108自單元間區域106a清除前停止。
如圖12的剖視圖1200所繪示，於蝕刻停止層216及單元間填充層108上形成上層內連接介電襯墊218。上層內連接介電襯墊218沿著蝕刻停止層216排列，且更進一步沿著單元間區域106a的剩餘部分排列，但未完全地填充單元間區域106a的剩餘部分。在一些實施例中，上層內連接介電襯墊218的厚度T4實質為150Å、100Å至200Å或一些其他適合的數值或數值範圍。上層內連接介電襯墊218可例如為(或包含)TEOS氧化物、與單元間填充層108相同的材料、一些其他適合的介電質或前述之任意組合。上層內 連接介電襯墊218可例如為藉由氣相沉積及/或一些其他適合的沉積製程形成。在一些實施例中，上層內連接介電襯墊218及單元間填充層108為(或包含)TEOS氧化物，且相較於單元間填充層108，上層內連接介電襯墊218係以較低的速率沉積。舉例來說，藉由使用TEOS前驅物的LPCVD製程或其他適合的非HDR沉積製程，可形成上層內連接介電襯墊218，而藉由使用TEOS前驅物的SA-CVD製程或其他適合的HDR沉積製程，可形成單元間填充層108。
如圖12的剖視圖1200所繪示，於蝕刻停止層216及單元間填充層108上形成上層內連接介電襯墊21，且上層內連接介電層110填充單元間區域106a的剩餘部分。上層內連接介電層110可例如為(或包含)ELK介電材料及/或一些其他適合的介電材料。ELK介電材料可例如具有實質小於2.5、2.0、一些其他適合的數值之介電常數，及/或ELK介電材料可例如為(或包含)多孔SiOC及/或一些其他適合的ELK介電材料。在一些實施例中，上層內連接介電層110的厚度T5實質為2650Å、2560Å、2000Å至3000Å或一些其他適合的數值或數值範圍。上層內連接介電層110可例如為藉由氣相沉積及/或一些其他適合的沉積製程所形成。在一些實施例中，藉由LPCVD或一些其他適合的非HAR及/或非HDR沉積製程，形成上層內連接介電層110。在一些實施例中，相較於單元間填充層108，上層內連接介電層110係以較低的速率沉積。舉例來說，藉由LPCVD製程，可形成上層內連接介電層110，且可藉由使用TEOS前驅物的 SA-CVD沉積製程或其他適合的HDR沉積製程，可形成單元間填充層108。
因單元間區域106a具有HAR，如省略單元間填充層108，於單元間區域106a有可能形成具有孔洞的上層內連接介電層110。然而，因單元間填充層108部分地填充單元間區域106a，單元間區域106a的剩餘區域具有相對低的深寬比。因此，於單元間區域106a形成不具有孔洞的上層內連接介電層110。在單元間區域106a的孔洞是電性絕緣的，且相較於上層內連接介電層110，單元間區域106a的孔洞具有較低的介電常數，且更傾向介電崩潰而導致漏電流(leakage current)。因此，藉由於單元間區域106a形成不具有孔洞的上層內連接介電層110，減少在記憶布局中之單元間區域106a或其他類似區域的漏電流。
如圖13的剖視圖1300所繪示，圖案化上層內連接介電層110、上層內連接介電襯墊218、蝕刻停止層216、硬遮罩208及介層窗介電層114，以形成介層窗開口1302。介層窗開口1302暴露上電極206，且更進一步暴露(？？)於周邊區域506的至少一導線118。舉例來說，藉由微影/蝕刻製程或一些其他適合的圖案化製程，可執行圖案化。在一些實施例中，微影/蝕刻製程包含(1)於上層內連接介電層110上形成第一遮罩1304，且第一遮罩1304具有介層窗開口1302的布局；(2)於具有第一遮罩1304之前述層(例如：上層內連接介電層110)的位置執行蝕刻；以及(3)完全地或部分地 移除第一遮罩1304。第一遮罩1304可例如為(或包含)光阻及/或硬遮罩材料。
如圖14及圖15的剖視圖1400及1500所繪示，圖案化上層內連接介電層110，以形成導線開口1502(如圖15所示)，且導線開口1502係重疊介層窗開口1302(如圖14所示)。舉例來說，藉由微影/蝕刻製程或一些其他適合的圖案化製程，可執行圖案化。在一些實施例中，微影/蝕刻製程包含(1)於上層內連接介電層110上形成第二遮罩1402，且第二遮罩1402具有導線開口1502的布局；(2)於具有第二遮罩1402之上層內連接介電層110的位置執行蝕刻；以及(3)完全地或部分地移除第二遮罩1402。第二遮罩1402可例如為(或包含)光阻及/或硬遮罩材料。
如圖16的剖視圖1600所繪示，形成導電層1602以填充介層窗開口1302(如圖14所示)及導線開口1502(如圖15所示)。舉例來說，藉由氣相沉積、電鍍、無電電鍍、一些其他適合的沉積製程或前述之任意組合，可形成導電層1602。
如圖17的剖視圖1700所繪示，於導電層1602中執行平面化製程(如圖16所示)，以形成額外的導線118及額外的介層窗120。為清楚地說明，儘管額外的導線118及額外的介層窗120是彼此相互連續，額外的導線118及額外的介層窗120之間的拼湊已被改變。額外的導線118包含導線CL，其中藉由額外的介層窗120，導線CL各自地疊覆且電性耦合至第一記憶單元結構102a及第二記憶單元結構 102b。舉例來說，藉由化學機械研磨(chemical mechanical polish，CMP)及/或其他適合的平面化製程，執行平面化。
雖參閱本揭露之方法說明圖7至圖17，亦可藉由圖7至圖17的結構領會本揭露之方法，而不限於本揭露之方法，本揭露之方法單獨分開亦可成立。再者，圖7至圖17係以系列操作說明，在其他實施例中，其將能領會操作的順序係可被置換。又在其他實施例中，本揭露所繪示或所說明的一些操作之全部或部分亦可被省略。舉例來說，可省略圖11中的回蝕，以形成圖3A中積體晶片的實施例。另在其他實施例中，未於額外本揭露所繪示或所說明的操作亦可被執行。舉例來說，可省略圖11中的回蝕，且在圖10及圖12的操作之間，可執行平面化，以形成圖3B中的積體晶片。在另一實施例中，可執行圖11中的回蝕，且在圖10及圖11的操作，之間可執行平面化，以形成圖3C中的積體晶片。在兩者的例子中，平面化可例如平面化上層內連接介電層110的頂面及/或可例如藉由CMP或一些其他適合的平面化製程執行。在一些實施例中，圖7至圖17係應用於形成其他結構。
請參閱圖18，其係提供圖7至圖17的方法之一些實施例的方塊圖1800。
在操作1802中，於基材上部分地形成內連接結構，其中內連接結構包含第一導線及第二導線，且第一導線 及第二導線鄰近於沿著內連接結構之頂面。舉例來說，請參閱圖7。
在操作1804中，形成覆蓋內連接結構的介層窗介電層。舉例來說，請參閱圖7。
在操作1806中，形成第一下電極介層窗及第二下電極介層窗，第一下電極介層窗及第二下電極介層窗各自地延伸穿過介層窗介電層至第一導線及第二導線。舉例來說，請參閱圖8。
在操作1808中，第一記憶單元結構及第二記憶單元結構各自地在第一下電極介層窗及第二下電極介層窗上形成，其中在第一記憶單元結構及第二記憶單元結構之間的單元間區域具有HAR。舉例來說，請參閱圖9。在一些替代的實施例中，分別形成與第一下電極介層窗及第二下電極介層窗結合的第一記憶單元結構及第二記憶單元結構。此種結合的例子並未限制於圖3D及3E所繪示。
在操作1810中，形成覆蓋第一記憶單元結構、第二記憶單元結構及介層窗介電層的單元間填充層，其中藉由HAR沉積製程，形成單元間填充層。舉例來說，請參閱圖10。HAR沉積製程可例如為(或包含)使用TEOS及臭氧前驅物的SA-CVD製程、HDP-CVD製程、使用TEOS前驅物的HDR-CVD製程、一些其他適合的HAR及/或HDR沉積製程或前述之任意組合。
在操作1812中，回蝕單元間填充層，直到單元間填充層的頂面凹陷至低於第一記憶單元結構及第二記憶 單元結構的頂面。舉例來說，請參閱圖11。在替代的實施例中，在操作1810及1812之間，於單元間填充層的頂面執行平面化，及/或省略回蝕。
在操作1814中，內連接結構是完全地圍繞第一記憶單元結構、第二記憶單元結構及介層窗介電層。舉例來說，請參閱圖12至圖17。
雖此處圖18的方塊圖1800係繪示並說明一系列的操作或事件，其亦可被領會這樣的操作或事件之所繪示的順序，不應作為限制觀念的解釋。舉例來說，除了那些此處所繪示或所說明，一些操作可以不同的順序發生及/或與其他操作或事件同時發生。再者，在實施本揭露此處所說明之一或多的態樣或實施例，並非所有繪示的操作均須被執行。此外，此處描述的一或多個操作可在一或多個分開的操作及/或階段中實行。
在一些實施例中，本揭露提供一種方法，包含：形成一對記憶單元結構於介層窗介電層上，其中此對記憶單元結構係以單元間區域分隔；沉積單元間填充層，其中單元間填充層覆蓋此對記憶單元結構及介層窗介電層，且單元間填充層更填充單元間區域；凹陷單元間填充層，直到單元間填充層的頂面係低於此對記憶單元結構的頂面，且單元間區域係部分被清除；以及沉積內連接介電層，其中內連接介電層覆蓋此對記憶單元結構及單元間填充層，且內連接介電層更填充單元間區域的清除部分。在一些實施例中，單元間區域具有實質大於2：1之高寬比，且形成於單元間區域之單 元間填充層及內連接介電層於不具有孔洞。在一些實施例中，單元間填充層係藉由使用四乙氧基矽烷(tetraethyl orthosilicate，TEOS)前驅物的次常壓化學氣相沉積(sub atmospheric chemical vapor deposition，SA-CVD)製程來沉積。在一些實施例中，相較於單元間填充層，內連接介電層係以較慢速率沉積。一對記憶單元結構包含第一記憶單元結構，單元間填充層於第一記憶單元結構之第一側上具有第一厚度，單元間填充層於第一記憶單元結構之第二側上具有第二厚度，第二側係相對於第一側，第二側朝向單元間區域，且第二厚度係大於第一厚度。在一些實施例中，凹陷單元間填充層之操作自第一記憶單元結構的第一側完全地去除單元間填充層，而非自第一記憶單元結構的第二側。在一些實施例中，方法更包含：以第一速率沉積內連接介電襯墊於單元間填充層上，其中內連接介電層係沉積於內連接介電襯墊上，單元間填充層係以第二速率沉積，第二速率係高於第一速率，且內連接介電襯墊及單元間填充層包含相同的材料。在一些實施例中，一對記憶單元結構包含第一記憶單元結構，且方法更包含：形成導線及介層窗疊覆於第一記憶單元結構上，其中導線及介層窗插入內連接介電層中，導線及介層窗係由共沉積形成，且介層窗係自導線延伸至第一記憶單元結構。
在一些實施例中，本揭露提供一種積體晶片，包含：一對導線；於此對導線上之第一記憶單元結構及第二記憶單元結構；單元間填充層，分隔第一記憶單元結構及第 二記憶單元結構，單元間填充層具有頂面，單元間填充層的頂面係被凹陷且低於第一記憶單元結構的頂面，單元間填充層係於第一記憶單元結構之第一側上，第一側朝向第二記憶單元結構，但單元間填充層並非在第一記憶單元結構之第二側上，第二側係相對於第一側；以及內連接介電層，疊覆於第一記憶單元結構、第二記憶單元結構及單元間填充層上，內連接介電層更朝向單元間填充層的頂面延伸至低於第一記憶單元結構的頂面。在一些實施例中，單元間填充層的頂面係自鄰近於第一記憶單元結構至鄰近於第二記憶單元結構呈連續弧形。在一些實施例中，積體晶片更包含：記憶單元結構陣列，包含第一記憶單元結構及第二記憶單元結構，單元間填充層具有俯視布局，俯視布局係格柵形狀且終止於記憶單元結構陣列的邊緣。在一些實施例中，積體晶片更包含：導線，疊覆於第一記憶單元結構上且埋入至內連接介電層中；以及介層窗，於內連接介電層中，且自導線延伸至第一記憶單元結構。在一些實施例中，導線疊覆第二記憶單元結構上，導線具有朝下突出部分，朝下突出部分係橫向地介於第一記憶單元結構及第二記憶單元結構之間。在一些實施例中，單元間填充層包含四乙氧基矽烷(TEOS)氧化物，內連接介電層包含介電材料，且介電材料具有實質小於2.0之介電常數。在一些實施例中，第一記憶單元結構及第二記憶單元結構具有高度，第一記憶單元結構及第二記憶單元結構係藉由分隔量被分隔，高度與分隔量之比例實質係大於 2.5：1，且橫向地介於第一記憶單元結構及第二記憶單元結構之間，單元間填充層及內連接介電層不具有孔洞。
在一些實施例中，本揭露提供另一種積體晶片，包含：一對金屬線；第一記憶單元結構及第二記憶單元結構，疊覆於此對金屬線上；單元間填充層，疊覆第一記憶單元結構及第二記憶單元結構上，且直接地填充位於第一記憶單元結構及第二記憶單元結構之間的單元間區域，相較於第一記憶單元結構及第二記憶單元結構之頂面，單元間填充層於單元間區域具有較大的厚度；內連接介電層，疊覆單元間填充層上，內連接介電層具有介電常數，且介電常數小於單元間填充層之介電常數；導線，插入內連接介電層中；以及介層窗，自導線延伸至第一記憶單元結構，且穿過單元間填充層。在一些實施例中，導線疊覆第二記憶單元結構上，單元間填充層具有頂面，且橫向地介於第一記憶單元結構及第二記憶單元結構之間，頂面係凹陷的。在一些實施例中，導線疊覆第二記憶單元結構上，單元間填充層具有頂面，且由第一記憶單元結構之正上方至第二記憶單元結構之正上方頂面實質為平面。在一些實施例中，介層窗之頂面係抬升至高於單元間填充層的頂面。在一些實施例中，單元間填充層包含四乙氧基矽烷(TEOS)氧化物，內連接介電層包含介電材料，介電材料具有實質小於2.5之介電常數。
前述內容概述若干實施例之特徵以使得熟習此項技術者可較佳地理解本揭露內容之態樣。熟習此項技術者應理解，其可容易地使用本揭露內容做為設計或修改其他製 程及結構之基礎用於進行本文中所介紹之實施例之相同的目的及/或達成相同的優點。熟習此項技術者應同時意識到，此等等效建構不偏離本揭露內容之精神及範疇，且其可在本文中進行各種變化、替代及修飾而不偏離本揭露內容之精神及範疇。
1800:方塊圖
1802/1804/1806/1808/1810/1812/1814:操作

Claims (10)

  1. 一種積體晶片的形成方法，包含：形成一對記憶單元結構於一介層窗介電層上，其中該對記憶單元結構係以一單元間區域分隔；沉積一單元間填充層，其中該單元間填充層覆蓋該對記憶單元結構及該介層窗介電層，且該單元間填充層更填充該單元間區域；凹陷該單元間填充層，直到該單元間填充層的一頂面係低於該對記憶單元結構的一頂面，且該單元間區域係部分被清除；以及沉積一內連接介電層，其中該內連接介電層覆蓋該對記憶單元結構及該單元間填充層，且該內連接介電層更填充該單元間區域的一清除部分。
  2. 如申請專利範圍第1項所述之積體晶片的形成方法，其中該單元間區域具有實質大於2：1之一高寬比，且形成於該單元間區域之該單元間填充層及該內連接介電層不具有一孔洞。
  3. 如申請專利範圍第1項所述之積體晶片的形成方法，其中該對記憶單元結構包含一第一記憶單元結構，該單元間填充層於該第一記憶單元結構之一第一側上具有一第一厚度，該單元間填充層於該第一記憶單元結構之一第二側上具有一第二厚度，該第二側係相對於該第一側，該第二側朝向該單元間區域，且該第二厚度係大於該第一厚度。
  4. 如申請專利範圍第1項所述之積體晶片的形成方法，更包含：以一第一速率沉積一內連接介電襯墊於該單元間填充層上，其中該內連接介電層係沉積於該內連接介電襯墊上，該單元間填充層係以一第二速率沉積，該第二速率係高於該第一速率，且該內連接介電襯墊及該單元間填充層包含相同的一材料。
  5. 一種積體晶片，包含：一對導線；於該對導線上之一第一記憶單元結構及一第二記憶單元結構；一單元間填充層，分隔該第一記憶單元結構及該第二記憶單元結構，該單元間填充層具有一頂面，該單元間填充層的該頂面係被凹陷且低於該第一記憶單元結構的一頂面，該單元間填充層係於該第一記憶單元結構之一第一側上，該第一側朝向該第二記憶單元結構，但該單元間填充層並非在該第一記憶單元結構之一第二側上，該第二側係相對於該第一側；以及一內連接介電層，疊覆於該第一記憶單元結構、該第二記憶單元結構及該單元間填充層上，該內連接介電層更朝向該單元間填充層的該頂面延伸至低於該第一記憶單元結構的該頂面，該內連接介電層接觸該單元間填充層的該頂面。
  6. 如申請專利範圍第5項之積體晶片，更包含： 一導線，疊覆於該第一記憶單元結構上且埋入至該內連接介電層中；以及一介層窗，於該內連接介電層中，且自該導線延伸至該第一記憶單元結構。
  7. 如申請專利範圍第5項之積體晶片，其中該第一記憶單元結構及該第二記憶單元結構具有一高度，該第一記憶單元結構及該第二記憶單元結構係藉由一分隔量被分隔，該高度與該分隔量之一比例實質係大於2.5：1，且橫向地介於該第一記憶單元結構及該第二記憶單元結構之間，該單元間填充層及該內連接介電層不具有孔洞。
  8. 一種積體晶片，包含：一對金屬線；一第一記憶單元結構及一第二記憶單元結構，疊覆於該對金屬線上；一單元間填充層，疊覆該第一記憶單元結構及該第二記憶單元結構上，且直接地填充位於該第一記憶單元結構及該第二記憶單元結構之間的一單元間區域，相較於該第一記憶單元結構及該第二記憶單元結構之一頂面，該單元間填充層於該單元間區域具有一較大的厚度；一內連接介電層，疊覆該單元間填充層上，該內連接介電層具有一介電常數，且該介電常數小於該單元間填充層之一介電常數；一導線，插入該內連接介電層中；以及 一介層窗，自該導線延伸至該第一記憶單元結構，且依序穿過該內連接介電層和該單元間填充層。
  9. 如申請專利範圍第8項之積體晶片，其中該導線疊覆該第二記憶單元結構上，該單元間填充層具有一頂面，且橫向地介於該第一記憶單元結構及該第二記憶單元結構之間，該頂面係凹陷的。
  10. 如申請專利範圍第8項之積體晶片，其中該導線疊覆該第二記憶單元結構上，該單元間填充層具有一頂面，且由該第一記憶單元結構之正上方至該第二記憶單元結構之正上方該頂面實質為平面。
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