CN115064498A - 半导体结构的制造方法及半导体结构 - Google Patents

半导体结构的制造方法及半导体结构 Download PDF

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CN115064498A CN202210682325.7A CN202210682325A CN115064498A CN 115064498 A CN115064498 A CN 115064498A CN 202210682325 A CN202210682325 A CN 202210682325A CN 115064498 A CN115064498 A CN 115064498A
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Abstract

本发明涉及一种半导体结构的制造方法及半导体结构，包括：提供硅衬底，所述硅衬底包括阵列区和位于所述阵列区外围的外围区；在所述阵列区内形成位线插塞后，在所述阵列区以及所述外围区上沉积第一金属层，所述第一金属层在所述外围区内暴露的硅衬底上形成硅化物；于所述硅化物上形成接触电极。本发明可以解决金属硅化物接触电阻大的问题。

Description

半导体结构的制造方法及半导体结构
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构的制造方法及半导体结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种半导体存储器，通常包括由多个重复的存储单元组成的阵列区和位于阵列区外围的外围区。
金属硅化物具有较低的电阻、良好的金属导电性等优势，已作为接触材料和局部互连材料广泛应用于大规模集成电路之中。DRAM外围区的晶体管通过在刻蚀通孔中形成金属硅化物层，与阵列区进行集成。
然而，随着半导体器件结构的不断缩小，刻蚀通孔的尺寸也随之缩小，导致金属硅化物层的接触电阻增大，对半导体器件的性能提升造成阻碍。
发明内容
基于此，有必要针对现有技术中的金属硅化物层接触电阻大问题提供一种半导体结构的制造方法及半导体结构。
为了实现上述目的，一方面，本发明提供了一种半导体结构的制造方法，包括：
提供硅衬底，所述硅衬底包括阵列区和位于所述阵列区外围的外围区；
在所述阵列区内形成位线插塞后，在所述阵列区以及所述外围区上沉积第一金属层，所述第一金属层在所述外围区内暴露的硅衬底上形成金属硅化物层；
于所述金属硅化物层上形成接触电极。
在其中一个实施例中，所述接触电极连接源极区和漏极区，所述晶体管还包括栅极和侧墙，源极和漏极位于所述栅极的相对两侧，所述侧墙位于所述源极和所述栅极之间、以及所述漏极和所述栅极之间。
在其中一个实施例中，于所述金属硅化物层上形成接触电极包括：
于所述外围区内形成与所述金属硅化物层连接的第二金属层，所述第二金属层组成所述接触电极。
在其中一个实施例中，于所述外围区内形成与所述金属硅化物层连接的第二金属层包括：
于所述阵列区和所述外围区形成介质层，并于所述介质层内开设延伸至所述金属硅化物层的通孔；
于所述通孔内和所述介质层上沉积第二金属层，所述外围区的第二金属层与所述金属硅化物层相接触；
去除所述阵列区的介质层和所述阵列区的第二金属层。
在其中一个实施例中，于所述阵列区和所述外围区形成介质层包括：
于所述阵列区和所述外围区形成第一介质层；
于所述第一介质层上形成第二介质层；
采用平坦化工艺去除所述第二介质层，直到暴露出所述第一介质层。
在其中一个实施例中，于所述介质层内开设延伸至所述金属硅化物层的通孔包括：
于所述介质层上形成光阻层；
采用刻蚀工艺于所述介质层内开设延伸至所述金属硅化物层的通孔；
去除所述光阻层。
在其中一个实施例中，所述阵列区内介质层的底表面高于所述外围区内介质层的顶表面；
去除所述阵列区的介质层和所述阵列区的第二金属层包括：
采用平坦化工艺依次去除所述阵列区的第二金属层和所述阵列区的介质层，直到暴露出所述阵列区内介质层下方的材料。
在其中一个实施例中，所述金属硅化物层包括钴层或者镍硅层。
在其中一个实施例中，在所述阵列区内形成位线插塞前还包括：
于所述外围区内形成保护层。
在其中一个实施例中，于所述外围区内形成保护层包括：
于所述阵列区和所述外围区覆盖保护层；
采用平坦化工艺或刻蚀工艺去除所述保护层，直至暴露所述阵列区内保护层下方的材料。
在其中一个实施例中，于所述外围区内形成保护层之前还包括：
于所述外围区内形成薄膜。
在其中一个实施例中，所述薄膜包括氧化物层。
在其中一个实施例中，所述薄膜还包括设于所述氧化物层和所述保护层之间的氮化硅层。
在其中一个实施例中，所述薄膜的厚度为200埃～400埃。
在其中一个实施例中，所述保护层包括多晶硅薄膜。
在其中一个实施例中，所述保护层的厚度为1000埃～1500埃。
本发明还提供了一种半导体结构，采用上述提供的制造方法制备而成。
本发明的半导体结构的制造方法及半导体结构具有如下有益效果：
提供包括阵列区和外围区的硅衬底，并在阵列区内形成位线插塞后，在阵列区以及外围区上沉积第一金属层，第一金属层在外围区内暴露的硅衬底上形成金属硅化物层，在金属硅化物层上形成接触电极。这样单独在外围区形成金属硅化物层和接触电极，使得外围区金属硅化物层的形成与阵列区分开，从而避免外围区金属硅化物层的形成受到阵列区高温制程的影响，可以降低外围区的接触电阻，提升半导体器件的性能。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的部分区域的剖面图；
图2为一实施例中提供的半导体结构的制备方法的流程图；
图3为一实施例中提供的半导体结构的制备方法中形成第二金属层的步骤的流程图；
图4为一实施例中提供的半导体结构的制备方法中形成介质层的步骤的流程图；
图5为一实施例中提供的半导体结构的制备方法中开设通孔的步骤的流程图；
图6为一实施例中提供的半导体结构的制备方法中形成保护层的步骤的流程图；
图7为一实施例中提供的半导体结构的制备方法的流程图；
图8为一实施例中提供的半导体结构的俯视图；
图9为一实施例中提供的半导体结构的制备方法中步骤S702所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图10为一实施例中提供的半导体结构的制备方法中步骤S704所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图11为一实施例中提供的半导体结构的制备方法中步骤S706所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图12为一实施例中提供的半导体结构的制备方法中步骤S708所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图13为一实施例中提供的半导体结构的制备方法中步骤S710所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图14为一实施例中提供的半导体结构的制备方法中步骤S712所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图15为一实施例中提供的半导体结构的制备方法中步骤S714所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图16为一实施例中提供的半导体结构的制备方法中步骤S716所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图17为一实施例中提供的半导体结构的制备方法中步骤S718所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图18为一实施例中提供的半导体结构的制备方法中步骤S720所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图19为一实施例中提供的半导体结构的制备方法中步骤S722所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图20为一实施例中提供的半导体结构的制备方法中步骤S724所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图；
图21为一实施例中提供的半导体结构的制备方法中步骤S726所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。
附图标记说明：
1、栅极，2、源极，3、漏极，4、侧墙，5、硅衬底，6、金属硅化物层，7、接触电极；
10、硅衬底，11、阵列区，12、外围区，13、有源区；
20、字线；
30、位线；
40、晶体管；
51、栅极，52、侧墙，53、硅化物，54、通孔；
61、薄膜，62、保护层；
71、第一硬掩膜层，72、第二硬掩膜层；
81、第一介质层，82、第二介质层；
90、光阻层；
100、第二金属层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
DRAM包括由多个存储单元组成的阵列区和位于阵列区外围的外围区，外围区的晶体管通过刻蚀通孔并形成金属硅化物层与阵列区进行集成。具体地，请参阅图1，晶体管包括栅极1、源极2、漏极3和侧墙4，栅极1、源极2、漏极3彼此间隔地设置在硅衬底5上，栅极1位于源极2和漏极3之间，侧墙4分别位于源极2和栅极1之间、以及漏极3和栅极1之间。源极2和漏极3均包括金属硅化物层6和设置在金属硅化物层6上的接触电极7，以与阵列区进行集成制造。
相关技术中，外围区的晶体管与阵列区的存储单元同步形成，以减少工艺步骤，提高生产效率。然而，随着半导体器件结构的不断缩小，金属硅化物层和接触电极所在通孔的尺寸也随之缩小，导致金属硅化物层的接触电阻增大，进而影响到晶体管整体的导通电阻，阻碍晶体管性能甚至半导体器件性能的提升。
针对上述金属硅化物层接触电阻大的问题，发明人研究发现，外围区的晶体管与阵列区的存储单元同步形成时，外围区的金属硅化物层会受到阵列区高温制程的影响，导致金属硅化物层的接触电阻较大。
基于以上原因，本发明提供一种半导体结构的制造方法及半导体结构，先进行阵列区的高温制程，再单独在外围区形成金属硅化物层和连接晶体管源漏极区域的接触电极，使得外围区内金属硅化物层的形成与阵列区分开，从而避免外围区内金属硅化物层的形成受到阵列区高温制程的影响，有利于降低外围区的接触电阻，提升半导体器件的性能。
请参阅图2，本发明提供一种半导体结构的制造方法，该制造方法包括如下步骤：
步骤S202，提供硅衬底，硅衬底包括阵列区和位于阵列区外围的外围区。
在本实施例中，硅衬底包括阵列区和位于阵列区外围的外围区，阵列区可以形成多个重复的存储单元，外围区可以形成存储单元的控制电路。
步骤S204，在阵列区内形成位线插塞后，在阵列区以及外围区上沉积第一金属层，第一金属层在外围区内暴露的硅衬底上形成金属硅化物层。
其中，位线插塞为阵列区内位线与晶体管的接触结构。具体地，每个存储单元包括电容和晶体管，晶体管的栅极与字线连接，晶体管的漏极与位线连接，晶体管的源极与电容连接。通过字线上的电压信号控制晶体管的开闭，进而通过位线读取存储在电容中的数据信息，或者通过位线将数据信息写入到电容中进行存储。在实际应用中，阵列区内依次形成晶体管、字线、位线和电容，因此在阵列区内形成位线插塞之前，阵列区内已形成有晶体管和字线，且在阵列区内形成位线插塞之后，阵列区内会形成位线。
位线插塞形成之后，阵列区的表面未暴露硅衬底，此时外围区的一部分区域暴露出硅衬底，另一部分区域未暴露硅衬底。在阵列区以及外围区上沉积第一金属层，第一金属层可以与暴露的硅衬底反应生成金属硅化物层，因此外围区内暴露的硅衬底上沉积的第一金属层会变成金属硅化物层，而外围区内其它区域以及阵列区上沉积的第一金属层保持不变。这样后续进行酸洗过程，即可将阵列区以及外围区上未反应的第一金属层去除干净，并将暴露的硅衬底上形成的金属硅化物层保留下来，从而实现在外围区内暴露的硅衬底上形成金属硅化物层。
具体地，位线插塞形成之后，阵列区的表面为金属材料(如金属钨)和/或绝缘材料(如氧化物、氮化物等)，而外围区内已形成栅极和侧墙，栅极和侧墙所在区域的表面为绝缘材料(如氧化物)，源极区和漏极区(即侧墙背向栅极一侧的相邻区域)暴露出硅衬底(表面为硅)，外围区内的其它区域(即非有源区)未暴露硅衬底(表面为氧化物或者氮化物)。也就是说，只有外围区内源极区和漏极区暴露出硅衬底，此时在阵列区以及外围区上沉积第一金属层，源极区和漏极区上形成金属硅化物层。除了源极和漏极，晶体管还包括栅极和侧墙，源极和漏极位于栅极的相对两侧，侧墙位于源极和栅极之间、以及漏极和栅极之间。
在本实施例中，利用金属只会与硅反应，在外围区内部分区域暴露出硅衬底，并在阵列区以及外围区上同时沉积第一金属层，外围区内暴露的硅衬底上的第一金属层反应生成金属硅化物层，未暴露硅衬底的其它区域上未反应的第一金属层会在后续的酸洗过程中会被清洗干净，从而采用自对准的方法在外围区的有源区上形成金属硅化物层。
步骤S206，于硅化物上形成接触电极。
在本实施例中，在金属硅化物层上形成接触电极，与阵列区进行集成。由于金属硅化物层是在阵列区内形成位线插塞后形成的，因此可以避开阵列区的高温制程，降低金属硅化物层的接触电阻，进而降低晶体管的导通电阻。
上述半导体结构的制造方法，提供包括阵列区和外围区的硅衬底，并在阵列区内形成位线插塞后，在阵列区以及外围区上沉积第一金属层，第一金属层在外围区内暴露的硅衬底上形成金属硅化物层，在金属硅化物层上形成接触电极。这样单独在外围区形成金属硅化物层和接触电极，使得外围区内金属硅化物层的形成与阵列区分开，从而避免外围区内金属硅化物层的形成受到阵列区高温制程的影响，可以降低外围区的接触电阻，提升半导体器件的性能。
具体地，硅衬底可以为单层结构，也可以为多层结构。例如，可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
示例性地，硅(Si)衬底内可以形成有浅沟槽隔离结构(Shallow TrenchIsolation，简称STI)，浅沟槽隔离结构可以于硅衬底内隔离出若干个间隔排布的有源区(Active Area，简称AA)。
在硅衬底包括P型衬底的实施例中，可以通过注入N型离子以形成有源区；与之对应的，在硅衬底包括N型衬底的实施例中，可以通过注入P型离子以形成有源区。相应地，有源区可以为P型有源区，也可以为N型有源区。P型有源区可以形成N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，简称NMOS)器件，N型有源区可以形成P型金属氧化物半导体(positive channel Metal Oxide Semiconductor，简称PMOS)器件。
本公开实施例对于P型离子和N型离子的种类并不做具体限定。作为示例，P型离子可以包括但不限于硼(Boron，B)离子、镓(Magnesium，Mg)离子或铟(Indium，In)离子等等中的任意一种或几种。N型杂质离子可以包括但不限于磷(Phosphorus，P)离子、砷(Arsenic，As)离子或锑(Antimony，Sb)离子一种或几种。
示例性地，金属硅化物层包括钴层或者镍硅层。由于金属硅化物层可以避免承受阵列区的高温工艺，因此可以更加灵活地根据器件的关键尺寸选择合适的金属硅化物层。关键尺寸即最小工艺尺寸F，是指工艺能够加工的最小尺寸，可以作为定义制造工艺水平的标准。另外，金属硅化物层包括钴层或者镍硅层，具有较好的接触性能，有利于降低外围区的接触电阻，提升半导体器件的性能。
具体地，接触电极的材料可以包括钴(Co)、镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、钛化钽(TaTi)、氮化钨(WN)、铜(Cu)及铝(Al)等金属材料。
示例性地，接触电极连接晶体管的源极区和漏极区，晶体管还包括栅极和侧墙，源极和漏极位于栅极的相对两侧，侧墙位于源极和栅极之间、以及漏极和栅极之间。
具体地，侧墙可以采用高k介电常数的材料形成。例如，侧墙的材料包括氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)。栅极的材料可以包括但不限于氮化钛(Titanium nitride，TiN)、钛(Titanium，Ti)、硅化钨(Tungsten silicide，Si2W)及钨(Tungsten，W)等等中的任意一种或几种。
在一些实施例中，步骤S206包括：于外围区内形成与金属硅化物层连接的第二金属层，第二金属层组成接触电极。
上述实施例中，第二金属层在外围区内形成并与金属硅化物层连接，可以形成接触电极，将外围区的晶体管与阵列区进行集成。
请参阅图3，在一些实施例中，于外围区内形成与金属硅化物层连接的第二金属层，第二金属层组成接触电极包括：
步骤S302，于阵列区和外围区形成介质层，并于介质层内开设延伸至金属硅化物层的通孔。
示例性地，介质层包括但不限于氧化硅(SiO2)层、氮化硅(Si3N4)层、氧化铝(Al2O3)层或氮氧化硅(SiON)层。
具体地，采用沉积工艺在阵列区和外围区形成介质层。沉积工艺可以包括但不限于化学气相沉积工艺(Chemical Vapor Deposition，简称CVD)、原子层沉积工艺(AtomicLayer Deposition，简称ALD)、高密度等离子沉积(High Density Plasma，简称HDP)工艺、等离子体增强沉积工艺及旋涂介质层(Spin-on Dielectric，简称SOD)等工艺中的一种或多种。
采用刻蚀工艺在介质层内开设延伸至金属硅化物层的通孔。刻蚀工艺包括干法刻蚀和湿法刻蚀。干法刻蚀至少包括反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的任意一种。
示例性地，干法刻蚀的气体包括碳氟气体、HBr和Cl2中的一种或多种以及载气，碳氟气体包括CF4、CHF3、CH2F2或CH3F，载气为惰性气体，例如He。干法刻蚀气体的流量为50sccm-400sccm，压力为3毫托-8毫托。湿法刻蚀的刻蚀液可以为氢氟酸和双氧水的混合溶液。
步骤S304，于通孔内和介质层上沉积第二金属层，外围区的第二金属层与金属硅化物层相接触。
具体地，采用沉积工艺在通孔内和介质层上沉积第二金属层。
步骤S306，去除阵列区的介质层和阵列区的第二金属层。
上述实施例中，先在阵列区和外围区形成介质层，并于介质层内开设延伸至金属硅化物层的通孔，再在通孔内和介质层上沉积第二金属层，使得外围区的第二金属层与金属硅化物层相接触，最后去除阵列区的介质层和阵列区的第二金属层，即可于外围区内形成与金属硅化物层连接的接触电极。
请参阅图4，在一些实施例中，于阵列区和外围区形成介质层包括：
步骤S402，于阵列区和外围区形成第一介质层。
具体地，可以采用原子层沉积工艺或等离子蒸汽沉积工艺形成第一介质层。
步骤S404，于第一介质层上形成第二介质层。
其中，第二介质层的材料与第一介质层的材料不同。例如，第一介质层的材料为SiN，第二介质层的材料为SiON或者硅酸乙酯(ethyl silicate，简称TEOS)。
具体地，可以采用原位水气生成工艺(In-Situ Steam Generation，简称ISSG)形成第二介质层，还可以采用原子层沉积工艺、等离子蒸汽沉积工艺或快速热氧化工艺(Rapid Thermal Oxidation，简称RTO)形成第二介质层。
步骤S406，采用平坦化工艺去除第二介质层，直到暴露出第一介质层。
在本实施例中，第二介质层的材料与第一介质层的材料不同，这样在去除第二介质层的过程中，如果检测到第一介质层的光发射谱，则可以确定第二介质层下方的第一介质层暴露出来，此时停止去除第二介质层即可。也就是说，本实施例利用第二介质层的材料与第一介质层的材料不同，可以很方便地确定出平坦化工艺的停止时刻。
具体地，可以采用湿法刻蚀、干法刻蚀、化学机械研磨工艺或平推刻蚀工艺沿厚度方向对第二介质层进行平坦化处理。
上述实施例中，先于阵列区和外围区依次形成第一介质层和第二介质层，再利用阵列区内第二介质层的顶表面高于外围区第二介质层的顶表面，采用平坦化工艺去除第二介质层，直到暴露出阵列区的第一介质层，实现简单方便、成本低廉。
请参阅图5，在一些实施例中，于介质层内开设延伸至金属硅化物层的通孔包括：
步骤S502，于介质层上形成光阻层。
示例性地，光阻层包括硬掩膜层和光刻胶层。硬掩膜层可以是单层结构，也可以是多层堆叠结构，例如为旋涂硬掩膜层(Spin-on Hardmasks，简称SOH)、SiON层、氧化硅层等。SOH层可以是碳氢(CxHy)体系的绝缘层，其可包括硅硬掩膜材料、碳硬掩膜材料、以及有机硬掩膜材料等。SOH是形成半导体微细图形的辅助材料，其具有填补缺口、增加平坦度、增强耐腐蚀性的特性。采用这种材料形成硬掩膜层，可以使后续的刻蚀效果较好。在硬掩膜层上涂覆光刻胶，并经曝光、显影等一系列步骤，形成图形化的光刻胶层。
步骤S504，采用刻蚀工艺于介质层内开设延伸至金属硅化物层的通孔。
在本实施例中，介质层的一部分区域覆盖有光阻层，另一部分区域未覆盖光阻层，刻蚀介质层时，介质层覆盖有光阻层的区域受到光阻层的保护而保留下来，介质层未覆盖光阻层的区域没有光阻层的保护而被刻蚀掉，形成通孔。
步骤S506，去除光阻层。
具体地，采用溶解液去除光阻层。
上述实施例中，先在介质层的特定区域覆盖光阻层，以利用光阻层遮挡介质层的部分区域，刻蚀介质层内未覆盖光阻层的区域，从而在介质层内对应金属硅化物层的区域开设通孔，刚好延伸至金属硅化物层。
在一些实施例中，阵列区内介质层的底表面高于外围区内介质层的顶表面。
相应地，步骤S306包括：采用平坦化工艺依次去除阵列区的第二金属层和阵列区的介质层，直到暴露出阵列区内介质层下方的材料。
具体地，采用化学机械研磨工艺依次去除阵列区的第二金属层和阵列区的介质层，直到暴露出阵列区内介质层下方的材料。
上述实施例中，利用阵列区内介质层的底表面高于外围区内介质层的顶表面，采用平坦化工艺依次去除阵列区的第二金属层和阵列区的介质层，实现简单方便、成本低廉。
在一些实施例中，在阵列区内形成位线插塞前，该制造方法还包括：于外围区内形成保护层。
上述实施例中，先在外围区内形成保护层，再在阵列区内形成位线插塞，保护层可以在形成位线插塞的过程中对外围区进行保护，降低阵列区的高温制程对外围区暴露的硅衬底的影响。
示例性地，保护层包括多晶硅(polysilicon，简称poly)薄膜，可以较好地填充栅极之间的空间。
示例性地，保护层的厚度为1000埃～1500埃，如1000埃、1050埃、1100埃、1150埃、1200埃、1250埃、1300埃、1350埃、1400埃、1450埃、1500埃等。保护层的厚度为1000埃～1500埃，可以填满栅极之间的空间。
请参阅图6，在一些实施例中，于外围区内形成保护层包括：
步骤S602，于阵列区和外围区覆盖保护层。
其中，阵列区内保护层的顶表面高于外围区内保护层的顶表面。
步骤S604，采用平坦化或刻蚀工艺去除保护层，直到暴露阵列区内保护层下方的材料。
上述实施例中，在阵列区和外围区覆盖保护层，利用阵列区内保护层的顶表面高于外围区内保护层的顶表面，采用平坦化或刻蚀工艺去除保护层，直到暴露阵列区内保护层下方的材料，从而实现在外围区内形成保护层，实现简单方便、成本低廉。
相应地，在阵列区内形成位线插塞后，该制造方法还包括：去除保护层。
示例性地，去除保护层包括：于阵列区内形成硬掩膜层；采用刻蚀工艺去除外围区的保护层；湿法清洗阵列区的硬掩膜层。
在一些实施例中，于外围区内形成保护层之前，该制造方法还包括：于外围区内形成薄膜。
上述实施例中，在外围区依次形成薄膜和保护层，再在阵列区内形成位线插塞，薄膜和保护层相互配合，在形成位线插塞的过程中对外围区进行保护，降低阵列区的高温制程对外围区暴露的硅衬底的影响。
示例性地，薄膜包括氧化物层。
示例性地，薄膜还包括设于氧化物层和保护层之间的氮化硅层。
上述实施例中，薄膜包括氧化物层，或者氧化物层和氮化硅层，可以利用薄膜和保护层之间刻蚀率的高选择比先去除保护层，将薄膜显露出来，进一步在外围区内形成金属硅化物层。
示例性地，薄膜的厚度为200埃～400埃，如200埃、250埃、300埃、350埃、400埃。薄膜的厚度为200埃～400埃，可以较好的包覆外围区内晶体管的栅极和侧墙。
相应地，该工艺方法还包括：去除薄膜。
示例性地，去除薄膜包括：采用刻蚀工艺去除外围区的薄膜。
示例性地，阵列区的硬掩膜层包括依次层叠的SOH层和SiON层。SiON层可以在保护层的去除过程中保护阵列区，SOH层可以在薄膜的去除过程中保护阵列区。
请参阅图7，本发明提供一种半导体结构的制造方法，该制造方法包括如下步骤：
步骤S702，提供硅衬底，硅衬底包括阵列区和位于阵列区外围的外围区，阵列区内形成有晶体管和字线，外围区内形成有晶体管的栅极和侧墙。
图8为一实施例中提供的半导体结构的俯视图。请参阅图8，半导体结构包括硅衬底10、多条字线20和多条位线30等。硅衬底10包括阵列区11和外围区12，阵列区11内形成有呈阵列排布的多个有源区13。多条字线20平行设置在阵列区11内，多条位线30平行设置在阵列区11内，且多条字线20在硅衬底10上的正投影与多条位线30在硅衬底10上的正投影交叉设置。
图9为一实施例中提供的半导体结构的制备方法中步骤S702所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图9，硅衬底10的阵列区11内形成有晶体管40和字线20，硅衬底10的外围区12内形成有晶体管的栅极51和侧墙52。
步骤S704，于外围区内形成薄膜，并于阵列区和外围区覆盖保护层，阵列区内保护层的顶表面高于外围区内保护层的顶表面。
图10为一实施例中提供的半导体结构的制备方法中步骤S704所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图10，先在外围区12内形成薄膜61，再在阵列区11和外围区12上形成保护层62。
步骤S706，采用平坦化或刻蚀工艺去除保护层，直到暴露阵列区内保护层下面的材料。
图11为一实施例中提供的半导体结构的制备方法中步骤S706所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图11，去除阵列区11的保护层62，使阵列区11的顶表面与外围区12的顶表面齐平。
步骤S708，于阵列区形成位线。
图12为一实施例中提供的半导体结构的制备方法中步骤S708所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图12，在阵列区11内形成位线30。
步骤S710，去除外围区内保护层。
图13为一实施例中提供的半导体结构的制备方法中步骤S710所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图13，在阵列区11内依次形成第一硬掩膜层71和第二硬掩膜层72，去除外围区12的保护层62。
步骤S712，去除外围区内薄膜。
图14为一实施例中提供的半导体结构的制备方法中步骤S712所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图14，去除外围区12的薄膜61，阵列区11的第二硬掩膜层72同时被去除。
步骤S714，在阵列区以及外围区上沉积第一金属层，第一金属层在外围区内暴露的硅衬底上形成金属硅化物层。
图15为一实施例中提供的半导体结构的制备方法中步骤S714所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图15，去除阵列区11的第一硬掩膜层71，外围区12内暴露的硅衬底10上形成金属硅化物层53。
步骤S716，于阵列区和外围区依次形成第一介质层和第二介质层，阵列区内第二介质层的顶表面高于外围区内第二介质层的顶表面。
图16为一实施例中提供的半导体结构的制备方法中步骤S716所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图16，在阵列区11和外围区12上依次形成第一介质层81和第二介质层82，阵列区11内第二介质层82的顶表面高于外围区12内第二介质层82的顶表面。
步骤S718，采用平坦化工艺去除第二介质层，直到暴露出阵列区的第一介质层。
图17为一实施例中提供的半导体结构的制备方法中步骤S718所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图17，去除第二介质层82，直到暴露出阵列区11的第一介质层81。
步骤S720，于阵列区以及外围区上形成光阻层。
图18为一实施例中提供的半导体结构的制备方法中步骤S720所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图18，在阵列区11和外围区12上形成光阻层90，光阻层90具有与外围区12内金属硅化物层53对应的图形。
步骤S722，采用刻蚀工艺于外围区的第一介质层和第二介质层内开设延伸至金属硅化物层的通孔，并去除光阻层。
图19为一实施例中提供的半导体结构的制备方法中步骤S722所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图19，依次刻蚀第二介质层82和第一介质层81，形成延伸至金属硅化物层53的通孔54，并去除光阻层90。
步骤S724，于通孔内和介质层上沉积第二金属层，阵列区内第二金属层的顶表面高于外围区内第二金属层的顶表面，外围区的第二金属层与金属硅化物层相接触，外围区的第二金属层组成接触电极，接触电极连接晶体管的源极区和漏极区。
图20为一实施例中提供的半导体结构的制备方法中步骤S724所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图20，在阵列区11和外围区12沉积第二金属层100，阵列区11内第二金属层100的顶表面高于外围区12内第二金属层100的顶表面，外围区12内第二金属层100填满通孔54并与金属硅化物层53相接触。
步骤S726，采用平坦化工艺依次去除阵列区的第二金属层和阵列区的第一介质层，直到暴露出位线。
图21为一实施例中提供的半导体结构的制备方法中步骤S726所得结构分别在图8中aa’、bb’、cc’、dd’、ee’处的剖面图。请参阅图21，依次去除第二金属层100和第一介质层81，直到暴露出阵列区11的位线30，外围区12的第二金属层100形成连接源极区和漏极区的接触电极。
应该理解的是，虽然图2-图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2-图7中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
基于同样的发明构思，本发明提供还一种半导体结构(图未示出)，该半导体结构采用上述实施例提供的制造方法制备而成。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构的制造方法，其特征在于，包括：
提供硅衬底，所述硅衬底包括阵列区和位于所述阵列区外围的外围区；
在所述阵列区内形成位线插塞后，在所述阵列区以及所述外围区上沉积第一金属层，所述第一金属层在所述外围区内暴露的硅衬底上形成金属硅化物层；
于所述金属硅化物层上形成接触电极。
2.根据权利要求1所述的制造方法，其特征在于，所述接触电极连接晶体管的源极区和漏极区，所述晶体管还包括栅极和侧墙，源极和漏极位于所述栅极的相对两侧，所述侧墙位于所述源极和所述栅极之间、以及所述漏极和所述栅极之间。
3.根据权利要求1所述的制造方法，其特征在于，于所述金属硅化物层上形成接触电极包括：
于所述外围区内形成与所述金属硅化物层连接的第二金属层，所述第二金属层组成所述接触电极。
4.根据权利要求3所述的制造方法，其特征在于，于所述外围区内形成与所述金属硅化物层连接的第二金属层包括：
于所述阵列区和所述外围区形成介质层，并于所述介质层内开设延伸至所述金属硅化物层的通孔；
于所述通孔内和所述介质层上沉积第二金属层，所述外围区的第二金属层与所述金属硅化物层相接触；
去除所述阵列区的介质层和所述阵列区的第二金属层。
5.根据权利要求4所述的制造方法，其特征在于，于所述阵列区和所述外围区形成介质层包括：
于所述阵列区和所述外围区形成第一介质层；
于所述第一介质层上形成第二介质层；
采用平坦化工艺去除所述第二介质层，直到暴露出所述第一介质层。
6.根据权利要求4所述的制造方法，其特征在于，于所述介质层内开设延伸至所述金属硅化物层的通孔包括：
于所述介质层上形成光阻层；
采用刻蚀工艺于所述介质层内开设延伸至所述金属硅化物层的通孔；
去除所述光阻层。
7.根据权利要求4所述的制造方法，其特征在于，所述阵列区内介质层的底表面高于所述外围区内介质层的顶表面；
去除所述阵列区的介质层和所述阵列区的第二金属层包括：
采用平坦化工艺依次去除所述阵列区的第二金属层和所述阵列区的介质层，直到暴露出所述阵列区内介质层下方的材料。
8.根据权利要求1所述的制造方法，其特征在于，所述金属硅化物层包括钴层或者镍硅层。
9.根据权利要求1所述的制造方法，其特征在于，在所述阵列区内形成位线插塞前还包括：
于所述外围区内形成保护层。
10.根据权利要求9所述的制造方法，其特征在于，于所述外围区内形成保护层包括：
于所述阵列区和所述外围区覆盖保护层；
采用平坦化工艺或刻蚀工艺去除所述保护层，直至暴露所述阵列区内保护层下方的材料。
11.根据权利要求9所述的制造方法，其特征在于，于所述外围区内形成保护层之前还包括：
于所述外围区内形成薄膜。
12.根据权利要求11所述的制造方法，其特征在于，所述薄膜包括氧化物层。
13.根据权利要求12所述的制造方法，其特征在于，所述薄膜还包括设于所述氧化物层和所述保护层之间的氮化硅层。
14.根据权利要求11所述的制造方法，其特征在于，所述薄膜的厚度为200埃～400埃。
15.根据权利要求9-14任一项所述的制造方法，其特征在于，所述保护层包括多晶硅薄膜。
16.根据权利要求9-14任一项所述的制造方法，其特征在于，所述保护层的厚度为1000埃～1500埃。
17.一种半导体结构，其特征在于，采用权利要求1-16任一项所述的制造方法制备而成。
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