KR20200060524A - 3차원 메모리 디바이스 및 대체 드레인 선택 게이트 전극들을 사용한 그 제조 방법들 - Google Patents
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Abstract
3차원 메모리 디바이스를 형성하는 방법은, 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계, 교번하는 스택 위의 드레인 선택 레벨에서 메모리 개구들 둘레에 패턴화된 템플릿 구조체를 형성하는 단계, 패턴화된 템플릿 구조체 내의 트렌치들에 드레인 선택 레벨 격리 구조체들을 형성하는 단계, 교번하는 스택을 통해 연장되는 메모리 개구들에 메모리 스택 구조체들을 형성하는 단계 - 메모리 스택 구조체들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -, 희생 재료 층들을 워드 라인들로 대체하는 단계, 및 패턴화된 템플릿 구조체를 드레인 선택 게이트 전극으로 개별적으로 대체하는 단계를 포함한다.
Description
관련 출원
본 출원은 2018년 4월 24일자로 출원된 미국 가출원 제62/662,025호 및 2018년 6월 29일자로 출원된 미국 정규 특허 출원 제16/023,289호; 제16/023,866호 및 제16/024,048호로부터의 우선권의 이익을 주장하며, 이들의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 대체로 반도체 디바이스들의 분야에 관한 것으로, 특히, 대체 드레인 선택 게이트 전극들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 T. Endoh 등의 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell" 명칭의 IEDM Proc. (2001) 33-36 논문에 개시되어 있다.
본 발명의 일 태양에 따르면, 3차원 메모리 디바이스는, 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택, 교번하는 스택 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들, 이웃하는 쌍인 드레인 선택 레벨 전기 전도성 스트립들 사이에 위치된 드레인 선택 레벨 격리 구조체, 메모리 필름 및 교번하는 스택 및 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장되는 수직 반도체 채널을 포함하는 메모리 스택 구조체들 - 메모리 스택 구조체들은 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것의 원통형 측벽과 접촉하고, 이들에 의해 측방향으로 완전히 둘러싸임 -, 및 드레인 선택 레벨 전기 전도성 스트립들, 드레인 선택 레벨 격리 구조체, 및 메모리 스택 구조체들 위에 놓이는 접촉 레벨 유전체 층을 포함하고, 접촉 레벨 유전체 층은 드레인 선택 레벨 격리 구조체와 접촉한다.
본 발명의 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는, 기판 위에 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 형성하는 단계; 교번하는 스택 위에 희생 매트릭스 층을 형성하는 단계; 희생 매트릭스 층 및 교번하는 스택을 통해 희생 필라 구조체들을 형성하는 단계; 적어도 희생 매트릭스 층을 패턴화된 템플릿 구조체 및 절연 캡 층의 조합으로 대체하는 단계 - 패턴화된 템플릿 구조체는, 희생 필라 구조체들의 각자의 서브세트의 상부 영역을 측방향으로 둘러싸고 복수의 볼록한 수직 측벽 세그먼트들을 포함하는 각자의 측벽을 갖는 템플릿 재료 블록들을 포함함 -; 희생 필라 구조체들을, 메모리 필름 및 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체들로 대체하는 단계; 템플릿 재료 블록들 각각의 전체를 제거함으로써 드레인 선택 레벨 공동들을 형성하는 단계; 및 드레인 선택 레벨 공동들의 볼륨들 내에 적어도 하나의 전기 전도성 재료를 침착하여 드레인 선택 레벨 전기 전도성 스트립들을 형성하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 3차원 메모리 디바이스가 예시되며, 이는, 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택; 교번하는 스택 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들 - 드레인 선택 레벨 전기 전도성 스트립들 각각은 적어도 하나의 금속성 재료 부분 및 도핑된 반도체 스페이서의 조합을 포함함 -; 이웃하는 쌍인 드레인 선택 레벨 전기 전도성 스트립들 사이에 위치된 드레인 선택 레벨 격리 구조체; 메모리 필름, 및 교번하는 스택 및 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장된 수직 반도체 채널을 포함하는 메모리 스택 구조체들; 및 메모리 스택 구조체들 중 각자의 것의 상단 상에 위치된 드레인 영역들을 포함한다.
본 발명의 또 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는, 기판 위에 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 형성하는 단계; 교번하는 스택 위에 희생 매트릭스 층을 형성하는 단계; 희생 매트릭스 층 및 교번하는 스택을 통해 희생 필라 구조체들을 형성하는 단계; 적어도 희생 매트릭스 층을 패턴화된 템플릿 구조체, 패턴화된 템플릿 구조체의 측벽들과 접촉하는 도핑된 반도체 스페이서들, 및 절연 캡 층의 조합으로 대체하는 단계; 희생 필라 구조체들을 메모리 개구 충전 구조체들로 대체하는 단계; 도핑된 반도체 스페이서들 및 절연 캡 층의 재료들에 대해 선택적으로 패턴화된 템플릿 구조체 각각의 전체를 제거함으로써 드레인 선택 레벨 공동들을 형성하는 단계; 및 드레인 선택 레벨 공동들의 볼륨들 내에서 적어도 하나의 전기 전도성 재료를 침착하여, 적어도 하나의 침착된 전기 전도성 재료의 각자의 부분 및 도핑된 반도체 스페이서들의 각자의 쌍의 조합을 포함하는 드레인 선택 레벨 전기 전도성 스트립들을 형성하는 단계를 포함한다.
본 발명의 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하는 방법은, 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계, 교번하는 스택 위의 드레인 선택 레벨에서 메모리 개구들 둘레에 패턴화된 템플릿 구조체를 형성하는 단계, 패턴화된 템플릿 구조체 내의 트렌치들에 드레인 선택 레벨 격리 구조체들을 형성하는 단계, 교번하는 스택을 통해 연장되는 메모리 개구들에 메모리 스택 구조체들을 형성하는 단계 - 메모리 스택 구조체들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -, 희생 재료 층들을 워드 라인들로 대체하는 단계, 및 패턴화된 템플릿 구조체를 드레인 선택 게이트 전극으로 개별적으로 대체하는 단계를 포함한다.
본 발명의 일 태양에 따르면, 3차원 메모리 디바이스가 제공되며, 이는, 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택; 교번하는 스택 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들; 이웃하는 쌍인 드레인 선택 레벨 전기 전도성 스트립들 사이에 위치된 드레인 선택 레벨 격리 구조체; 및 교번하는 스택 및 드레인 선택 레벨 전기 전도성 스트립들을 통해 연장되고, 교번하는 스택 및 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장되는 각자의 수직 반도체 채널을 포함하는 메모리 스택 구조체들을 포함하고, 각각의 수직 반도체 채널은, 전기 전도성 층들의 레벨들을 통해 연장되고 제1 최대 측방향 채널 치수를 갖는 각자의 제1 수직 연장 부분; 및 드레인 선택 레벨 전도성 스트립들의 레벨에 위치되고 제1 최대 측방향 채널 치수보다 작은 제2 최대 측방향 채널 치수를 갖는 각자의 제2 수직 연장 부분을 포함한다.
본 발명의 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는, 기판 위에 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 형성하는 단계 - 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 또는 후속으로 그들로 대체됨 -; 교번하는 스택을 통해 연장되고, 교번하는 스택 위로 돌출되고 제1 최대 측방향 치수를 갖는 각자의 상부 영역 및 교번하는 스택 내에 임베드되고 제1 최대 측방향 치수보다 큰 제2 최대 측방향 치수를 갖는 각자의 하부 영역을 포함하는 희생 필라 구조체들을 형성하는 단계; 교번하는 스택 위에 그리고 희생 필라 구조체들의 상부 영역들 둘레에 패턴화된 템플릿 구조체 및 유전체 재료 부분들의 조합을 형성하는 단계 - 패턴화된 템플릿 구조체는, 희생 필라 구조체들의 각자의 서브세트의 상부 영역들을 측방향으로 둘러싸고 복수의 볼록한 수직 측벽 세그먼트들을 포함하는 각자의 측벽을 갖는 템플릿 재료 블록들을 포함함 -; 희생 필라 구조체들을, 메모리 필름 및 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체들로 대체하는 단계; 및 템플릿 재료 블록들을 드레인 선택 레벨 전기 전도성 스트립들로 대체하는 단계를 포함한다.
도 1a는 본 발명의 제1 실시예에 따른, 적어도 하나의 주변기기 디바이스, 절연 층, 매립형 전도성 층, 및 공정중 소스 레벨 재료 층들의 형성 후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 1b는 도 1a의 절연 층, 매립형 전도성 층, 및 공정중 소스 레벨 재료 층의 층 스택의 수직 단면도이다.
도 2a는 본 발명의 제1 실시예에 따른, 절연 층들 및 스페이서 재료 층들의 교번 스택 및 희생 매트릭스 층의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 2b는 도 2a의 제1 예시적인 구조체의 수직 단면도이다.
도 3a는 본 발명의 제1 실시예에 따른, 메모리 개구들 및 선택적인 지지 개구들의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 3b는 도 3a의 제1 예시적인 구조체의 수직 단면도이다.
도 4는 본 발명의 제1 실시예에 따른, 희생 필라 구조체들의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 5는 본 발명의 제1 실시예에 따른, 희생 매트릭스 층을 희생 매트릭스 부분들로 패턴화한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 6은 본 발명의 제1 실시예에 따른, 최상단 스페이서 재료 층을 이방성으로 에칭한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 7은 본 발명의 제1 실시예에 따른, 제1 템플릿 재료 부분을 형성한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 8은 본 발명의 제1 실시예에 따른, 희생 매트릭스 부분들을 제거한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 9는 본 발명의 제1 실시예에 따른, 유전체 재료를 포함하는 컨포멀 템플릿 재료 라이너를 침착시킨 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 10은 본 발명의 제1 실시예에 따른, 컨포멀 템플릿 재료 라이너 및 패턴화된 템플릿 구조체를 이방성으로 에칭한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 11은 본 발명의 제1 실시예에 따른, 절연 캡 층의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 12는 본 발명의 제1 실시예에 따른, 희생 필라 구조체들을 메모리 개구 충전 구조체들로 대체한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 13a 내지 도 13e는 본 발명의 제1 실시예에 따른, 희생 필라 구조체를 메모리 개구 충전 구조체로 대체하는 동안의, 메모리 개구를 포함하는 제1 예시적인 구조체의 영역을 도시한다.
도 14는 본 발명의 제1 실시예에 따른, 후면 트렌치의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 15a 내지 도 15e는 본 발명의 제1 실시예에 따른, 공정중 소스 레벨 재료 층들을 소스 레벨 재료 층들로 대체하는 동안의 메모리 개구들 및 후면 트렌치를 포함하는 제1 예시적인 구조체의 영역을 도시한다.
도 16은 본 발명의 제1 실시예에 따른, 후면 리세스들의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 17은 본 발명의 제1 실시예에 따른, 전기 전도성 층들의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 18은 본 발명의 제1 실시예에 따른, 후면 트렌치 내에서의 유전체 벽 구조체의 형성 및 절연 캡 층의 수평 부분의 제거 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 19a는 본 발명의 제1 실시예에 따른, 패턴화된 템플릿 구조체의 제거에 의한 드레인 선택 레벨 공동들의 형성 후의 제1 예시적인 구조체의 영역의 수직 단면도이다.
도 19b는 도 19a의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 20a는 본 발명의 제1 실시예에 따른, 드레인 선택 레벨 전기 전도성 스트립들의 형성 후의 제1 예시적인 구조체의 영역의 수직 단면도이다.
도 20b는 도 20a의 제1 예시적인 구조체의 영역의 평면도이다.
도 21a는 본 발명의 제1 실시예에 따른, 접촉 레벨 유전체 층 및 접촉 비아 구조체들의 형성 후의 제1 예시적인 구조체의 영역의 수직 단면도이다.
도 21b는 도 21a의 제1 예시적인 구조체의 대안의 실시예의 수직 단면도이다.
도 22는 본 발명의 제2 실시예에 따른, 컨포멀 도핑된 반도체 재료 라이너를 침착시킨 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 23은 본 발명의 제2 실시예에 따른, 컨포멀 도핑된 반도체 재료 라이너를 이방성으로 에칭함으로써 도핑된 반도체 스페이서들을 형성한 후의 그리고 최상단 희생 재료 층의 마스킹되지 않은 부분들을 제거한 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 24는 본 발명의 제2 실시예에 따른, 절연 캡 층의 형성 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 25는 본 발명의 제2 실시예에 따른, 희생 필라 구조체들을 메모리 개구 충전 구조체로 대체한 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 26은 본 발명의 제2 실시예에 따른, 후면 트렌치의 형성 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 27은 본 발명의 제2 실시예에 따른, 후면 리세스들의 형성 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 28은 본 발명의 제2 실시예에 따른, 전기 전도성 층들의 형성 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 29는 본 발명의 제2 실시예에 따른, 후면 트렌치 내에서의 유전체 벽 구조체의 형성 및 절연 캡 층의 수평 부분의 제거 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 30a는 본 발명의 제2 실시예에 따른, 템플릿 재료 블록들의 제거에 의한 드레인 선택 레벨 공동들의 형성 후의 제2 예시적인 구조체의 영역의 수직 단면도이다.
도 30b는 도 30a의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 31a는 본 발명의 제2 실시예에 따른, 드레인 선택 레벨 전기 전도성 스트립들의 형성 후의 제2 예시적인 구조체의 영역의 수직 단면도이다.
도 31b는 도 30a의 제2 예시적인 구조체의 영역의 평면도이다.
도 32는 본 발명의 제2 실시예에 따른, 접촉 레벨 유전체 층 및 접촉 비아 구조체들의 형성 후의 제2 예시적인 구조체의 영역의 수직 단면도이다.
도 33a는 본 발명의 제3 실시예에 따른, 희생 필라 구조체들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 33b는 수직 평면(B-B')을 따른 도 33a의 제3 예시적인 구조체의 수직 단면도이다.
도 34a는 본 발명의 제3 실시예에 따른, 희생 매트릭스 층의 제거 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 34b는 수직 평면(B-B')을 따른 도 34a의 제3 예시적인 구조체의 수직 단면도이다.
도 35a는 본 발명의 제3 실시예에 따른, 희생 필라 구조체들의 표면 부분들을 반도체 산화물 부분들로 변환한 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 35b는 수직 평면(B-B')을 따른 도 35a의 제3 예시적인 구조체의 수직 단면도이다.
도 36a는 본 발명의 제3 실시예에 따른, 반도체 산화물 부분들의 제거 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 36b는 수직 평면(B-B')을 따른 도 36a의 제3 예시적인 구조체의 수직 단면도이다.
도 37a는 본 발명의 제3 실시예에 따른, 제1 템플릿 재료 층의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 37b는 수직 평면(B-B')을 따른 도 37a의 제3 예시적인 구조체의 수직 단면도이다.
도 38a는 본 발명의 제3 실시예에 따른, 드레인 선택 레벨 라인 트렌치들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 38b는 수직 평면(B-B')을 따른 도 38a의 제3 예시적인 구조체의 수직 단면도이다.
도 39a는 본 발명의 제3 실시예에 따른, 제2 템플릿 재료 층의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 39b는 수직 평면(B-B')을 따른 도 39a의 제3 예시적인 구조체의 수직 단면도이다.
도 40a는 본 발명의 제3 실시예에 따른, 패턴화된 템플릿 구조체의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 40b는 수직 평면(B-B')을 따른 도 40a의 제3 예시적인 구조체의 수직 단면도이다.
도 41a는 본 발명의 제3 실시예에 따른, 드레인 선택 레벨 격리 구조체들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 41b는 수직 평면(B-B')을 따른 도 41a의 제3 예시적인 구조체의 수직 단면도이다.
도 42a는 본 발명의 제3 실시예에 따른, 희생 필라 구조체들의 제거를 통한 메모리 개구들 내에서의 공동들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 42b는 수직 평면(B-B')을 따른 도 42a의 제3 예시적인 구조체의 수직 단면도이다.
도 43a는 본 발명의 제3 실시예에 따른, 커버 재료 층의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 43b는 수직 평면(B-B')을 따른 도 43a의 제3 예시적인 구조체의 수직 단면도이다.
도 44a는 본 발명의 제3 실시예에 따른, 커버 재료 층을 이방성으로 에칭함으로써 원통형 커버 재료 부분들을 형성한 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 44b는 수직 평면(B-B')을 따른 도 44a의 제3 예시적인 구조체의 수직 단면도이다.
도 45a는 본 발명의 제3 실시예에 따른, 전하 저장 층들의 마스킹되지 않은 부분들의 제거 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 45b는 수직 평면(B-B')을 따른 도 45a의 제3 예시적인 구조체의 수직 단면도이다.
도 46a는 본 발명의 제3 실시예에 따른, 원통형 커버 재료 부분들의 제거 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 46b는 수직 평면(B-B')을 따른 도 46a의 제3 예시적인 구조체의 수직 단면도이다.
도 47a는 본 발명의 제3 실시예에 따른, 터널링 유전체들, 유전체 코어들, 코어 공동들, 및 드레인 반도체 재료 부분들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 47b는 수직 평면(B-B')을 따른 도 47a의 제3 예시적인 구조체의 수직 단면도이다.
도 48a는 본 발명의 제3 실시예에 따른, 드레인 주입 도펀트 영역들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 48b는 수직 평면(B-B')을 따른 도 48a의 제3 예시적인 구조체의 수직 단면도이다.
도 49a는 본 발명의 제3 실시예에 따른, 드레인 영역들의 형성 후, 그리고 희생 재료 층들 및 패턴화된 템플릿 구조체를 전기 전도성 층들 및 드레인 선택 레벨 전기 전도성 스트립들로 대체한 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 49b는 수직 평면(B-B')을 따른 도 49a의 제3 예시적인 구조체의 수직 단면도이다.
도 50a는 본 발명의 제3 실시예의 대안의 구성에 따른, 메모리 필름들, 유전체 코어들, 코어 공동들, 및 드레인 반도체 재료 부분들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 50b는 수직 평면(B-B')을 따른 도 50a의 제3 예시적인 구조체의 수직 단면도이다.
도 51a는 본 발명의 제3 실시예의 대안의 구성에 따른, 드레인 주입 도펀트 영역들의 형성 후의 제3 예시적인 구조체의 영역의 수평 단면도이다.
도 51b는 수직 평면(B-B')을 따른 도 51a의 제3 예시적인 구조체의 수직 단면도이다. 수평 평면(A-A')은 도 51a의 수평 단면도의 평면이다.
도 52a는 본 발명의 제3 실시예의 대안의 구성에 따른, 드레인 영역들의 형성 후, 그리고 희생 재료 층들 및 패턴화된 템플릿 구조체를 전기 전도성 층들 및 드레인 선택 레벨 전기 전도성 스트립들로 대체한 후의 제3 예시적인 구조체의 영역의 수평 단면도이다.
도 52b는 수직 평면(B-B')을 따른 도 52a의 제3 예시적인 구조체의 수직 단면도이다. 수평 평면(A-A')은 도 52a의 수평 단면도의 평면이다.
도 1b는 도 1a의 절연 층, 매립형 전도성 층, 및 공정중 소스 레벨 재료 층의 층 스택의 수직 단면도이다.
도 2a는 본 발명의 제1 실시예에 따른, 절연 층들 및 스페이서 재료 층들의 교번 스택 및 희생 매트릭스 층의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 2b는 도 2a의 제1 예시적인 구조체의 수직 단면도이다.
도 3a는 본 발명의 제1 실시예에 따른, 메모리 개구들 및 선택적인 지지 개구들의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 3b는 도 3a의 제1 예시적인 구조체의 수직 단면도이다.
도 4는 본 발명의 제1 실시예에 따른, 희생 필라 구조체들의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 5는 본 발명의 제1 실시예에 따른, 희생 매트릭스 층을 희생 매트릭스 부분들로 패턴화한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 6은 본 발명의 제1 실시예에 따른, 최상단 스페이서 재료 층을 이방성으로 에칭한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 7은 본 발명의 제1 실시예에 따른, 제1 템플릿 재료 부분을 형성한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 8은 본 발명의 제1 실시예에 따른, 희생 매트릭스 부분들을 제거한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 9는 본 발명의 제1 실시예에 따른, 유전체 재료를 포함하는 컨포멀 템플릿 재료 라이너를 침착시킨 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 10은 본 발명의 제1 실시예에 따른, 컨포멀 템플릿 재료 라이너 및 패턴화된 템플릿 구조체를 이방성으로 에칭한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 11은 본 발명의 제1 실시예에 따른, 절연 캡 층의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 12는 본 발명의 제1 실시예에 따른, 희생 필라 구조체들을 메모리 개구 충전 구조체들로 대체한 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 13a 내지 도 13e는 본 발명의 제1 실시예에 따른, 희생 필라 구조체를 메모리 개구 충전 구조체로 대체하는 동안의, 메모리 개구를 포함하는 제1 예시적인 구조체의 영역을 도시한다.
도 14는 본 발명의 제1 실시예에 따른, 후면 트렌치의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 15a 내지 도 15e는 본 발명의 제1 실시예에 따른, 공정중 소스 레벨 재료 층들을 소스 레벨 재료 층들로 대체하는 동안의 메모리 개구들 및 후면 트렌치를 포함하는 제1 예시적인 구조체의 영역을 도시한다.
도 16은 본 발명의 제1 실시예에 따른, 후면 리세스들의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 17은 본 발명의 제1 실시예에 따른, 전기 전도성 층들의 형성 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 18은 본 발명의 제1 실시예에 따른, 후면 트렌치 내에서의 유전체 벽 구조체의 형성 및 절연 캡 층의 수평 부분의 제거 후의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 19a는 본 발명의 제1 실시예에 따른, 패턴화된 템플릿 구조체의 제거에 의한 드레인 선택 레벨 공동들의 형성 후의 제1 예시적인 구조체의 영역의 수직 단면도이다.
도 19b는 도 19a의 제1 예시적인 구조체의 상부 영역의 사시도이다.
도 20a는 본 발명의 제1 실시예에 따른, 드레인 선택 레벨 전기 전도성 스트립들의 형성 후의 제1 예시적인 구조체의 영역의 수직 단면도이다.
도 20b는 도 20a의 제1 예시적인 구조체의 영역의 평면도이다.
도 21a는 본 발명의 제1 실시예에 따른, 접촉 레벨 유전체 층 및 접촉 비아 구조체들의 형성 후의 제1 예시적인 구조체의 영역의 수직 단면도이다.
도 21b는 도 21a의 제1 예시적인 구조체의 대안의 실시예의 수직 단면도이다.
도 22는 본 발명의 제2 실시예에 따른, 컨포멀 도핑된 반도체 재료 라이너를 침착시킨 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 23은 본 발명의 제2 실시예에 따른, 컨포멀 도핑된 반도체 재료 라이너를 이방성으로 에칭함으로써 도핑된 반도체 스페이서들을 형성한 후의 그리고 최상단 희생 재료 층의 마스킹되지 않은 부분들을 제거한 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 24는 본 발명의 제2 실시예에 따른, 절연 캡 층의 형성 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 25는 본 발명의 제2 실시예에 따른, 희생 필라 구조체들을 메모리 개구 충전 구조체로 대체한 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 26은 본 발명의 제2 실시예에 따른, 후면 트렌치의 형성 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 27은 본 발명의 제2 실시예에 따른, 후면 리세스들의 형성 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 28은 본 발명의 제2 실시예에 따른, 전기 전도성 층들의 형성 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 29는 본 발명의 제2 실시예에 따른, 후면 트렌치 내에서의 유전체 벽 구조체의 형성 및 절연 캡 층의 수평 부분의 제거 후의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 30a는 본 발명의 제2 실시예에 따른, 템플릿 재료 블록들의 제거에 의한 드레인 선택 레벨 공동들의 형성 후의 제2 예시적인 구조체의 영역의 수직 단면도이다.
도 30b는 도 30a의 제2 예시적인 구조체의 상부 영역의 사시도이다.
도 31a는 본 발명의 제2 실시예에 따른, 드레인 선택 레벨 전기 전도성 스트립들의 형성 후의 제2 예시적인 구조체의 영역의 수직 단면도이다.
도 31b는 도 30a의 제2 예시적인 구조체의 영역의 평면도이다.
도 32는 본 발명의 제2 실시예에 따른, 접촉 레벨 유전체 층 및 접촉 비아 구조체들의 형성 후의 제2 예시적인 구조체의 영역의 수직 단면도이다.
도 33a는 본 발명의 제3 실시예에 따른, 희생 필라 구조체들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 33b는 수직 평면(B-B')을 따른 도 33a의 제3 예시적인 구조체의 수직 단면도이다.
도 34a는 본 발명의 제3 실시예에 따른, 희생 매트릭스 층의 제거 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 34b는 수직 평면(B-B')을 따른 도 34a의 제3 예시적인 구조체의 수직 단면도이다.
도 35a는 본 발명의 제3 실시예에 따른, 희생 필라 구조체들의 표면 부분들을 반도체 산화물 부분들로 변환한 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 35b는 수직 평면(B-B')을 따른 도 35a의 제3 예시적인 구조체의 수직 단면도이다.
도 36a는 본 발명의 제3 실시예에 따른, 반도체 산화물 부분들의 제거 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 36b는 수직 평면(B-B')을 따른 도 36a의 제3 예시적인 구조체의 수직 단면도이다.
도 37a는 본 발명의 제3 실시예에 따른, 제1 템플릿 재료 층의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 37b는 수직 평면(B-B')을 따른 도 37a의 제3 예시적인 구조체의 수직 단면도이다.
도 38a는 본 발명의 제3 실시예에 따른, 드레인 선택 레벨 라인 트렌치들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 38b는 수직 평면(B-B')을 따른 도 38a의 제3 예시적인 구조체의 수직 단면도이다.
도 39a는 본 발명의 제3 실시예에 따른, 제2 템플릿 재료 층의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 39b는 수직 평면(B-B')을 따른 도 39a의 제3 예시적인 구조체의 수직 단면도이다.
도 40a는 본 발명의 제3 실시예에 따른, 패턴화된 템플릿 구조체의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 40b는 수직 평면(B-B')을 따른 도 40a의 제3 예시적인 구조체의 수직 단면도이다.
도 41a는 본 발명의 제3 실시예에 따른, 드레인 선택 레벨 격리 구조체들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 41b는 수직 평면(B-B')을 따른 도 41a의 제3 예시적인 구조체의 수직 단면도이다.
도 42a는 본 발명의 제3 실시예에 따른, 희생 필라 구조체들의 제거를 통한 메모리 개구들 내에서의 공동들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 42b는 수직 평면(B-B')을 따른 도 42a의 제3 예시적인 구조체의 수직 단면도이다.
도 43a는 본 발명의 제3 실시예에 따른, 커버 재료 층의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 43b는 수직 평면(B-B')을 따른 도 43a의 제3 예시적인 구조체의 수직 단면도이다.
도 44a는 본 발명의 제3 실시예에 따른, 커버 재료 층을 이방성으로 에칭함으로써 원통형 커버 재료 부분들을 형성한 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 44b는 수직 평면(B-B')을 따른 도 44a의 제3 예시적인 구조체의 수직 단면도이다.
도 45a는 본 발명의 제3 실시예에 따른, 전하 저장 층들의 마스킹되지 않은 부분들의 제거 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 45b는 수직 평면(B-B')을 따른 도 45a의 제3 예시적인 구조체의 수직 단면도이다.
도 46a는 본 발명의 제3 실시예에 따른, 원통형 커버 재료 부분들의 제거 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 46b는 수직 평면(B-B')을 따른 도 46a의 제3 예시적인 구조체의 수직 단면도이다.
도 47a는 본 발명의 제3 실시예에 따른, 터널링 유전체들, 유전체 코어들, 코어 공동들, 및 드레인 반도체 재료 부분들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 47b는 수직 평면(B-B')을 따른 도 47a의 제3 예시적인 구조체의 수직 단면도이다.
도 48a는 본 발명의 제3 실시예에 따른, 드레인 주입 도펀트 영역들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 48b는 수직 평면(B-B')을 따른 도 48a의 제3 예시적인 구조체의 수직 단면도이다.
도 49a는 본 발명의 제3 실시예에 따른, 드레인 영역들의 형성 후, 그리고 희생 재료 층들 및 패턴화된 템플릿 구조체를 전기 전도성 층들 및 드레인 선택 레벨 전기 전도성 스트립들로 대체한 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 49b는 수직 평면(B-B')을 따른 도 49a의 제3 예시적인 구조체의 수직 단면도이다.
도 50a는 본 발명의 제3 실시예의 대안의 구성에 따른, 메모리 필름들, 유전체 코어들, 코어 공동들, 및 드레인 반도체 재료 부분들의 형성 후의 제3 예시적인 구조체의 영역의 평면도이다.
도 50b는 수직 평면(B-B')을 따른 도 50a의 제3 예시적인 구조체의 수직 단면도이다.
도 51a는 본 발명의 제3 실시예의 대안의 구성에 따른, 드레인 주입 도펀트 영역들의 형성 후의 제3 예시적인 구조체의 영역의 수평 단면도이다.
도 51b는 수직 평면(B-B')을 따른 도 51a의 제3 예시적인 구조체의 수직 단면도이다. 수평 평면(A-A')은 도 51a의 수평 단면도의 평면이다.
도 52a는 본 발명의 제3 실시예의 대안의 구성에 따른, 드레인 영역들의 형성 후, 그리고 희생 재료 층들 및 패턴화된 템플릿 구조체를 전기 전도성 층들 및 드레인 선택 레벨 전기 전도성 스트립들로 대체한 후의 제3 예시적인 구조체의 영역의 수평 단면도이다.
도 52b는 수직 평면(B-B')을 따른 도 52a의 제3 예시적인 구조체의 수직 단면도이다. 수평 평면(A-A')은 도 52a의 수평 단면도의 평면이다.
위에서 논의된 바와 같이, 본 발명은, 교체 드레인 선택 게이트 전극들 및 자가 정렬형 드레인 선택 레벨 격리 구조체들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들에 관한 것이며, 이들의 다양한 태양들이 하기에서 기술된다. 대체 드레인 선택 게이트 전극들 및 자가 정렬형 드레인 선택 레벨 격리 구조체들은 더 콤팩트한 디바이스 레이아웃 및 감소된 칩 크기를 제공할 뿐만 아니라 더 간단하고 비용이 적게 드는 자가 정렬형 제조 공정을 제공한다. 본 발명의 실시예들은 다중레벨 메모리 구조체를 포함하는 다양한 구조체들을 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 발명의 명세서 및 청구범위에 걸쳐서 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "바로 위에" 위치된다.
본 명세서에서 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조체의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조체의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조체의 영역일 수 있다. 예를 들어, 층은 연속적인 구조체의 상단 표면과 하단 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼링된(tapered) 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박막화(thin)되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 발명의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
일반적으로, 반도체 다이, 또는 반도체 패키지는 메모리 칩을 포함할 수 있다. 각각의 반도체 패키지는 하나 이상의 다이들(예를 들어, 1개, 2개 또는 4개)을 포함한다. 다이는 독립적으로 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 각각의 다이는 하나 이상의 평면들(전형적으로 1개 또는 2개)을 포함한다. 동일한 동시 동작들이 각각의 평면 상에서 일어날 수 있지만, 일부 제한들이 있다. 각각의 평면은 다수의 블록들을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 블록은 프로그래밍될 수 있는 가장 작은 유닛, 즉, 판독 동작이 수행될 수 있는 가장 작은 유닛인, 다수의 페이지들을 포함한다.
도 1a 및 도 1b를 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조체를 제조하기 위해 채용될 수 있는, 본 발명의 제1 실시예에 따른 제1 예시적인 구조체가 도시되어 있다. 제1 예시적인 구조체는, 예를 들어, 실리콘 웨이퍼 또는 실리콘-온-절연체(silicon on insulator, SOI) 기판과 같은 기판(8)을 포함한다. 기판(8)은 그의 상부 부분에 기판 반도체 층(9)을 포함할 수 있다. 기판 반도체 층(9)은 실리콘 웨이퍼(8)의 상부 부분, 실리콘 웨이퍼(8)의 상부 부분 내의 도핑된 웰, 또는 기판의 상단 표면 위에 위치된 반도체(예컨대, 실리콘) 층일 수 있다. 기판(8)은, 예를 들어, 기판 반도체 층(9)의 최상단 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 실리콘 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에서 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 내부에서의 전기 도펀트들의 부재 시 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 사용한 적합한 도핑 시에 1.0 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p 타입 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n 타입 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서의 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p 타입 도펀트 및/또는 n 타입 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에서 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정들은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조체(720)는, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 침착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속으로, 각각이 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있는 적어도 하나의 게이트 구조체(750, 752, 754, 758)를 형성하도록 패턴화될 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)가, 유전체 라이너를 침착하고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조체(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조체(750, 752, 754, 758)를 마스킹 구조체들로서 채용하여 전기 도펀트들을 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물뿐만 아니라, 각각의 실리콘 원자들에 대해 2개 초과의 또는 2개 미만의 산소 원자들을 갖는 비-화학량론적 실리콘 산화물들을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다. 실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 침착될 수 있고, 후속으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 적어도 하나의 반도체 디바이스(700)를 포함하는 영역은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다.
기판 반도체 층(9) 위에 유전체 재료 층(768)이 형성될 수 있다. 유전체 재료 층(768)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들을 포함할 수 있다. 유전체 재료 층(768)은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 및 유기실리케이트 유리 중 임의의 하나 이상을 포함할 수 있다. 일 실시예에서, 적어도 하나의 유전체 재료 층(768)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전체 상수를 초과하지 않는 유전체 상수를 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다.
금속성 재료의 선택적인 층 및 반도체 재료의 층이 유전체 재료 층(768) 위에 또는 그의 패턴화된 리세스 내에 침착될 수 있고, 선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층(10')을 제공하도록 리소그래피로 패턴화된다. 본 명세서에서 사용되는 바와 같이, "공정중" 요소는 후속 프로세싱 단계 동안 수정되는 요소를 지칭한다. 선택적인 전도성 플레이트 층(6)은, 존재하는 경우, 공정중 소스 레벨 재료 층들(10') 내로 또는 그 밖으로 흐르는 전류에 대한 높은 전도성 전도 경로를 제공한다. 선택적인 전도성 플레이트 층(6)은 금속, 금속 실리사이드, 또는 고농도로 도핑된 반도체 재료와 같은 전도성 재료를 포함한다. 선택적인 전도성 플레이트 층(6)은, 예를 들어, 3 nm 내지 100 nm 범위의 두께를 갖는 텅스텐 또는 텅스텐 실리사이드 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 전도성 플레이트 층(6)의 상단 상에 확산 배리어 층으로서 금속 질화물 층(도시되지 않음)이 제공될 수 있다. 전도성 플레이트 층(6)은 완성된 디바이스에서 특수 소스 라인으로서 기능할 수 있다. 추가로, 전도성 플레이트 층(6)은 에치 정지 층을 포함할 수 있고, 임의의 적합한 전도성 층, 반도체 층 또는 절연 층을 포함할 수 있다. 선택적인 전도성 플레이트 층(6)은 금속성 화합물 재료, 예컨대 전도성 금속 실리사이드 또는 질화물(예컨대, TiN) 및/또는 금속(예컨대, W)을 포함할 수 있다. 선택적인 전도성 플레이트 층(6)의 두께는 5 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
공정중 소스 레벨 재료 층(10')은 소스 레벨 재료 층들을 형성하도록 후속으로 변형되는 다양한 층들을 포함할 수 있다. 소스 레벨 재료 층들은, 형성 시에, 3차원 메모리 디바이스의 수직 전계 효과 트랜지스터들에 대한 공통 소스 영역으로서 기능하는 소스 접촉 층을 포함한다. 일 실시예에서, 공정중 소스 레벨 재료 층(10')은 하단으로부터 상단까지, 하부 소스 레벨 재료 층(112), 하부 희생 라이너(103), 소스 레벨 희생 층(104), 상부 희생 라이너(105), 상부 소스 레벨 재료 층(116), 소스 레벨 절연 층(117), 및 선택적인 소스 선택 레벨 전도성 층(118)을 포함할 수 있다.
하부 소스 레벨 재료 층(112) 및 상부 소스 레벨 재료 층(116)은 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 하부 소스 레벨 재료 층(112) 및 상부 소스 레벨 재료 층(116)의 전도성 타입은 후속으로 형성될 수직 반도체 채널들의 전도성과 반대일 수 있다. 예를 들어, 후속으로 형성될 수직 반도체 채널들이 제1 전도성 타입의 도핑을 갖는 경우, 하부 소스 레벨 재료 층(112) 및 상부 소스 레벨 재료 층(116)은 제1 전도성 타입과 반대인 제2 전도성 타입의 도핑을 갖는다. 하부 소스 레벨 재료 층(112) 및 상부 소스 레벨 재료 층(116) 각각의 두께는 10 nm 내지 300 nm, 예컨대 20 nm 내지 150 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
소스 레벨 희생 층(104)은 하부 희생 라이너(103) 및 상부 희생 라이너(105)에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 일 실시예에서, 소스 레벨 희생 층(104)은 20% 초과의 게르마늄의 원자 농도를 갖는, 도핑되지 않은 비정질 실리콘, 폴리실리콘, 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있다. 소스 레벨 희생 층(104)의 두께는 30 nm 내지 400 nm, 예컨대 60 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
하부 희생 라이너(103) 및 상부 희생 라이너(105)는 소스 레벨 희생 층(104)의 제거 동안 에치 정지 재료로서 기능할 수 있는 재료들을 포함한다. 예를 들어, 하부 희생 라이너(103) 및 상부 희생 라이너(105)는 실리콘 산화물, 실리콘 질화물, 및/또는 유전체 금속 산화물을 포함할 수 있다. 일 실시예에서, 하부 희생 라이너(103) 및 상부 희생 라이너(105) 각각은 두께가 2 nm 내지 30 nm 범위인 실리콘 산화물 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
소스 레벨 절연 층(117)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 소스 레벨 절연 층(117)의 두께는 20 nm 내지 400 nm, 예컨대 40 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 선택적인 소스 선택 레벨 전도성 층(118)은 소스 선택 레벨 게이트 전극으로서 채용될 수 있는 전도성 재료를 포함할 수 있다. 예를 들어, 선택적인 소스 선택 레벨 전도성 층(118)은, 어닐 공정에 의해, 도핑된 폴리실리콘으로 후속으로 변환될 수 있는, 고농도로 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 고농도로 도핑된 반도체 재료를 포함할 수 있다. 선택적 소스 레벨 전도성 층(118)의 두께는 30 nm 내지 200 nm, 예컨대 60 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
공정중 소스 레벨 재료 층들(10')은 반도체 기판(8)(예컨대, 실리콘 웨이퍼) 상의 반도체 디바이스들의 서브세트 바로 위에 형성될 수 있다. 본 명세서에서 사용된 바와 같이, 제1 요소가 제2 요소의 최상단 표면을 포함하는 수평 평면 위에 위치되고 제1 요소의 영역 및 제2 요소의 영역이 평면도에서 (즉, 기판(8)의 상단 표면(7)에 수직인 수직 평면 또는 방향을 따라서) 지면 중첩부(areal overlap)를 갖는 경우, 제1 요소는 제2 요소 "바로 위"에 위치된다.
선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')은, 스루-메모리 레벨 접촉 비아 구조체들 및 스루-유전체 접촉 비아 구조체들이 후속으로 형성될 영역들에 개구들을 제공하도록 패턴화될 수 있다. 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(10')의 스택의 패턴화된 부분들은 3차원 메모리 스택 구조체들이 후속으로 형성될 각각의 메모리 어레이 영역(100)에 존재한다. 따라서, 공정중 소스 레벨 재료 층들(10')이 존재하는 영역들은 메모리 디바이스들이 후속으로 형성될 메모리 어레이 영역(100), 및 다양한 전기 전도성 층들과 접촉하는 접촉 비아 구조체들 및 단차형 표면들이 후속으로 형성될 접촉 영역(300)을 포함한다.
도 2a 및 도 2b를 참조하면, 교번하는 복수의 제1 재료 층들(이들은 절연 층들(32)일 수 있음) 및 제2 재료 층들(이들은 희생 재료 층들(42)일 수 있음)의 스택이 기판(8)의 상단 표면 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐서 재료를 포함하는 층을 지칭한다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조체를 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조체 또는 "공정중" 구조체는, 내부의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속으로 변형되는 일시적인 구조체를 지칭한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에서 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속으로 형성될 전도성 재료 부분들이 후속으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 두께 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복수가 또한 채용될 수 있다. 스택 내의 상단 및 하단 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 발명은, 스페이서 재료 층들이 후속으로 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 채용하여 기술되지만, 희생 재료 층들이 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
교번하는 스택(32, 42) 위에 희생 매트릭스 층(170)이 형성될 수 있다. 희생 매트릭스 층(170)은 희생 재료 층들(42)의 재료와는 상이한 희생 재료를 포함한다. 일 실시예에서, 희생 매트릭스 층(170)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 실리케이트 유리 재료를 포함할 수 있다. 도핑된 실리케이트 유리들의 예들은 보로실리케이트 유리, 포스포실리케이트 유리, 보로포스포실리케이트 유리, 및 유기실리케이트 유리를 포함한다. 희생 매트릭스 층(170)은 화학 증착 공정에 의해 형성될 수 있다. 예를 들어, 테트라에틸오소실리케이트(TEOS)는 도펀트 가스들의 존재 또는 부재 시에 열적으로 분해되어, 도핑된 실리케이트 유리 또는 도핑되지 않은 실리케이트 유리를 형성할 수 있다. 희생 매트릭스 층(170)의 두께는 50 nm 내지 300 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치된 접촉 영역(300) 내에 단차형 공동이 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(8)의 상단 표면으로부터의 수직 거리의 함수로서 단차별로 변화하도록 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 프로세싱 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 프로세싱 단계들의 세트는, 예를 들어, 하나 이상의 레벨들만큼 공동의 깊이를 수직으로 증가시키는 제1 타입의 에치 공정, 및 제1 타입의 후속 에치 공정에서 수직으로 에칭될 영역을 측방향으로 확장시키는 제2 타입의 에치 공정을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수를 포함하는 구조체의 "레벨"은 구조체 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
단차형 표면들은 단차형 공동의 형성을 통해 교번하는 스택(32, 42) 및 희생 매트릭스 층(170)의 주연부 부분에 형성된다. 본 명세서에서 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
희생 매트릭스 층(170) 및 교번하는 스택(32, 42)을 패턴화함으로써 테라스 영역이 형성된다. 교번하는 스택(32, 42) 내의 최상단 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최하단 층으로부터 교번하는 스택(32, 42) 내의 최상단 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은, 예를 들어 화학적 기계적 평탄화(chemical mechanical planarization, CMP)에 의해, 희생 매트릭스 층(170)의 최상단 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 침착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에서 사용되는 바와 같이, "역-단차형" 요소는, 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적 및 단차형 표면들을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트들로 도핑될 수 있거나, 도핑되지 않을 수 있다.
도 3a 및 도 3b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 희생 매트릭스 층(170) 위에 형성될 수 있고, 내부에 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 접촉 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택에서의 패턴은 패턴화된 리소그래피 재료 스택을 에치 마스크로서 채용하는 적어도 하나의 이방성 에치에 의해 희생 매트릭스 층(170), 교번하는 스택(32, 42) 및 역-단차형 유전체 재료 부분(65)을 통해 전사될 수 있다.
메모리 어레이 영역(100) 내의 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 희생 매트릭스 층(170) 및 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49)을 형성한다. 접촉 영역(300) 내의 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 희생 매트릭스 층(170), 교번하는 스택(32, 42), 및 역-단차형 유전체 재료 부분(65)의 부분들이 에칭되어 지지 개구들(19)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조체와 같은 메모리 요소들이 후속으로 형성되는 구조체를 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조체(예컨대, 지지 필라 구조체)가 후속으로 형성되는 구조체를 지칭한다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에치 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에치는, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은 공정중 소스 레벨 재료 층들(10)에서 희생 매트릭스 층(170)의 상단 표면들로부터 하부 소스 레벨 재료 층(112)으로 연장될 수 있다. 일 실시예에서, 하부 소스 레벨 재료 층(112)의 상단 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 하단에서 물리적으로 노출된 후에 하부 소스 레벨 재료 층(112) 내로의 오버에치가 선택적으로 수행될 수 있다. 리세스 깊이는, 예를 들어, 1 nm 내지 50 nm 범위에 있을 수 있지만, 더 작은 리세스 깊이 및 더 큰 리세스 깊이도 채용될 수 있다. 오버에치는 선택적이며, 생략될 수 있다. 오버에치가 수행되지 않는 경우, 메모리 개구들(49) 및 지지 개구들(19)의 하단 표면들은 하부 소스 레벨 재료 층(112)의 최상단 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상단 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 접촉 영역(300)에 형성될 수 있다.
메모리 개구들(49)은 각각의 그룹이 복수의 행들의 메모리 개구들(49)을 포함하도록 그룹들로 배열될 수 있다. 메모리 개구들(49)의 각각의 그룹 내에서, 메모리 개구들(49)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로서 배열될 수 있다. 다수의 행들은 메모리 개구들(49)의 그룹 전체에 대해 균일한 행간 피치(inter-row pitch)를 갖고서 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 이격될 수 있다. 이러한 경우에, 메모리 개구들(49)의 행들은 제2 수평 방향을 따라서 "온-피치"인데, 즉 균일한 피치를 갖는다.
도 4를 참조하면, 얇은 희생 라이너(예컨대, 두께가 2 nm 미만인 실리콘 산화물 라이너)가 메모리 개구들(49) 및 지지 개구들(19) 내에 침착될 수 있다. 희생 충전 재료가 메모리 개구들(49) 및 지지 개구들(19) 내에 침착될 수 있다. 희생 충전 재료는 희생 매트릭스 층(170), 절연 층들(32), 및 희생 재료 층들(42)의 재료들과는 상이할 수 있다. 예를 들어, 희생 충전 재료는 비정질 실리콘, 폴리실리콘, 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있다. 희생 충전 재료는 저압 화학 증착(low pressure chemical vapor deposition, LPCVD) 공정과 같은 컨포멀 침착(conformal deposition) 공정에 의해 메모리 개구들(49) 및 지지 개구들(19) 내에 침착될 수 있다. 희생 충전 재료의 잉여 부분들은 리세스 에치 공정 또는 화학적 기계적 평탄화(CMP) 공정을 포함할 수 있는 평탄화 공정에 의해 희생 매트릭스 층(170)의 상단 표면 위로부터 제거될 수 있다. 메모리 개구들(49) 및 지지 개구들(19) 내의 충전 재료의 각각의 나머지 부분은 희생 필라 구조체(48)를 구성한다. 각각의 희생 필라 구조체(48)는 희생 매트릭스 층(170)의 상단 표면의 수평 평면 내에 상단 표면을 가질 수 있다. 메모리 개구들(49)을 충전하는 희생 필라 구조체들(48)은 메모리 개구들과 동일한 주기성을 가질 수 있다. 희생 필라 구조체들(48)은 희생 매트릭스 층(170) 및 교번하는 스택(32, 42)을 통해 형성된다.
도 5를 참조하면, 포토레지스트 층(도시되지 않음)이 제1 예시적인 구조체 위에 적용될 수 있고, 메모리 어레이 영역(100) 내의 다수의 영역들을 커버하기 위해 리소그래피 노광 및 현상에 의해 패턴화될 수 있다. 패턴화된 포토레지스트 층에 의해 커버된 다수의 영역들은, 제1 수평 방향(hd1)에 평행한 길이방향(lengthwise) 면들 및 제2 수평 방향(hd2)에 평행한 폭방향(widthwise) 면들을 갖는 직사각형 영역들을 포함할 수 있다. 예를 들어, 패턴화된 포토레지스트 층의 부분들은 메모리 어레이 영역(100)에서 각자의 이웃하는 쌍인 그룹들의 희생 필라 구조체들(48) 사이에 위치된 제1 영역들(A1)을 커버할 수 있다. 각각의 제1 영역(A1)은 제1 수평 방향(hd1)에 평행한 한 쌍의 길이방향 면들 및 제2 수평 방향(hd2)에 평행한 한 쌍의 폭방향 면들을 갖는 직사각형 영역일 수 있다. 제1 영역들(A1)은 희생 필라 구조체들(48)의 그룹들에 의해 제2 수평 방향을 따라서 서로 간에 이격될 수 있다. 희생 필라 구조체들(48)의 각각의 그룹은 이웃하는 쌍인 제1 영역들(A1) 사이에 위치될 수 있다. 희생 필라 구조체들(48)의 각각의 그룹은, 제1 수평 방향(hd1)을 따라서 연장되고 제2 수평 방향(hd2)을 따라서 균일한 피치로 측방향으로 이격된 다수의 행들의 희생 필라 구조체들(48)을 포함할 수 있다. 일 실시예에서, 희생 필라 구조체들(48)의 각각의 그룹은 육각형 어레이일 수 있는 2차원 주기적 어레이 내에 있을 수 있다.
또한, 패턴화된 포토레지스트 층의 부분들은 희생 필라 구조체들(48)의 각자의 그룹 내에서 각자의 이웃하는 쌍인 행들의 희생 필라 구조체들(48) 사이에 위치된 제2 영역들(A2)을 커버할 수 있다. 각각의 제2 영역(A2)은 이웃하는 쌍인 행들의 희생 필라 구조체들(48) 사이에 위치된 영역의 직사각형 스트립일 수 있다. 각각의 제2 영역(A2)은 제1 수평 방향(hd1)에 평행한 한 쌍의 길이방향 면들 및 제2 수평 방향(hd2)에 평행한 한 쌍의 폭방향 면들을 갖는 직사각형 영역일 수 있다. 제2 수평 방향(hd2)을 따른 각각의 제2 영역(A2)의 폭은 이웃하는 쌍인 행들의 희생 필라 구조체들(48) 사이의 중심간 거리보다 작을 수 있다. 단일 제2 영역(A2) 또는 복수의 제2 영역들(A2)이 각각의 이웃하는 쌍인 제1 영역들(A1) 사이에 존재할 수 있다.
패턴화된 포토레지스트 층은 제1 및 제2 영역들(A1, A2)에 상보적인 영역들 내의 개구들을 포함한다. 희생 매트릭스 층(170)은 패턴화된 포토레지스트 층과 희생 필라 구조체(48)의 조합을 에치 마스크로서 채용하여 희생 매트릭스 부분들(171, 172)로 패턴화될 수 있다. 구체적으로, 희생 매트릭스 층(170)의 마스킹되지 않은 영역들은 희생 필라 구조체들(48)의 재료 및 포토레지스트 층에 대해 선택적인 에치 화학작용을 채용하여 이방성으로 에칭될 수 있다. 예를 들어, 희생 필라 구조체들(48)이 비정질 실리콘을 포함하는 경우, 그리고 희생 매트릭스 층(170)이 실리케이트 유리 재료를 포함하는 경우, CHF3/O2, C2F6, C3F8, 및 C5F8/CO/O2/Ar로부터 선택된 적어도 하나의 에천트 가스 또는 가스 혼합물의 플라즈마가 채용되어, 실리콘에 대해 선택적으로 실리콘 산화물을 이방성으로 에칭할 수 있다. 희생 매트릭스 층(170)은 포토레지스트 층에 의해 커버되지 않은 각각의 영역에서 에칭-스루(etch through)될 수 있다.
도 6을 참조하면, 최상단 희생 재료 층(42)은 선택적으로 에칭될 수 있다. 최상단 희생 재료 층(42)의 마스킹되지 않은 영역들이 에칭-스루되는 경우에, 이방성 에치 공정의 화학작용은 절연 층들(32)의 재료에 대해 선택적으로 최상단 희생 재료 층(42)의 재료를 이방성으로 에칭하도록 변경될 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 이방성 에치 공정의 화학작용은 하부 절연 층(32)의 실리콘 산화물 재료에 대해 선택적으로 희생 재료 층들(42)의 실리콘 질화물 재료를 에칭하도록 변경될 수 있다. 이러한 경우에, 최상단 희생 재료 층(42)은 희생 재료 부분들(42P)로 패턴화될 수 있다.
이방성 에치 공정 후에 제1 희생 매트릭스 부분(171)이 각각의 제1 영역(A1) 내에 존재한다. 각각의 제1 희생 매트릭스 부분(171)의 영역은 포토레지스트 층의 위에 놓인 부분의 영역과 실질적으로 동일할 수 있다. 이방성 에치 공정 후에 제2 희생 매트릭스 부분(172)이 각각의 제2 영역(A2) 내에 존재한다. 각각의 제2 희생 매트릭스 부분(172)의 영역은 포토레지스트 층의 위에 놓이는 부분의 영역보다, 제2 희생 매트릭스 부분(172)과 접촉하는 이웃하는 쌍인 행들의 희생 필라 구조체들(48)과 포토레지스트 층의 위에 놓이는 부분 사이의 조합된 중첩 영역들만큼 작을 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속으로 제거될 수 있다. 리세스 영역이 희생 매트릭스 층(170)의 일부분이 제거된 각각의 영역 내에 형성된다. 각각의 리세스 영역은 희생 매트릭스 층(170)의 나머지 부분들(171, 172)에 의해 둘러싸인다.
각각의 제1 희생 매트릭스 부분(171)은, 제1 수평 방향을 따라서 측방향으로 연장되는 한 쌍의 길이방향 측벽들을 가질 수 있다. 일 실시예에서, 각각의 길이방향 측벽의 전체는 평면형일 수 있는데, 즉 2차원 유클리드 평면 내에 위치될 수 있다. 제1 희생 매트릭스 부분들(171)의 각각의 길이방향 측벽의 평면은 수직이고 서로 간에 평행할 수 있다. 대안으로, 제1 희생 매트릭스 부분들(171)의 길이방향 측벽들은 최상단 절연 층(32)의 상단 표면에 수직인 수직 방향에 대해 테이퍼링될 수 있다.
각각의 제2 희생 매트릭스 부분(172)은, 대체로 제1 수평 방향(hd1)을 따라서 연장되는 한 쌍의 측벽들을 가질 수 있다. 본 명세서에서 사용되는 바와 같이, 요소는, 그 요소의 전체적인 연장 방향이 특정 방향을 포함하는 경우에 그 특정 방향을 따라서 "대체로 연장된다". 대체로 제1 수평 방향(hd1)을 따라서 연장되는 제2 희생 매트릭스 부분들(172)의 각각의 측벽은 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 각자의 측방향으로 교번하는 시퀀스들을 가질 수 있다. 본 명세서에서 사용되는 바와 같이, "실질적으로 수직인" 표면은 대체로 수직 방향으로부터 5도 미만의 경사각으로 수직 방향을 따라서 연장되는 표면을 지칭한다. 본 명세서에서 사용되는 바와 같이, "평면형 수직" 표면은 수직 또는 실질적으로 수직인 2차원 유클리드 평면 내에 포함되는 표면을 지칭한다. 본 명세서에서 사용되는 바와 같이, "오목한 수직" 표면은 임의의 높이에서 볼록한 수직 또는 실질적으로 수직인 표면을 지칭한다. 본 명세서에서 사용되는 바와 같이, "볼록한 수직" 표면은 임의의 높이에서 오목한 수직 또는 실질적으로 수직인 표면을 지칭한다.
희생 필라 구조체들(48)의 상부 단부 부분들의 측벽들은 적어도 부분적으로 노출될 수 있다. 구체적으로, 희생 필라 구조체들(48)의 각자의 제1 서브세트는 각각의 리세스 영역 내에서 돌출할 수 있고, 희생 매트릭스 부분들(171, 172) 중 임의의 것과 접촉하지 않는다. 최상단 절연 층(32)의 상단 표면 위로 연장되는 희생 필라 구조체들(48)의 제1 서브세트들의 측벽들의 부분들은 완전히 물리적으로 노출될 수 있다. 희생 필라 구조체들(48)의 각자의 제2 서브세트는 희생 재료 층(170)의 나머지 부분인 제2 희생 매트릭스 부분(172)의 각자의 오목한 수직 표면과 접촉한다. 각각의 제2 서브세트 내의 희생 필라 구조체들(48)은 제1 수평 방향(hd1)을 따라서 연장되는 2개의 이웃하는 행들로 배열되고, 하나의 면 상에서 리세스 영역들 중 각자의 것에 물리적으로 노출되고 다른 면 상에서 각자의 제2 희생 매트릭스 부분(172)과 접촉하는 측벽들을 갖는다.
도 7을 참조하면, 제1 템플릿 재료가 컨포멀 침착 공정에 의해 리세스 영역들 각각 내에 침착된다. 제1 템플릿 재료는 제1 및 제2 희생 재료 부분들(171, 172)의 재료와 상이하고, 희생 재료 부분들(42P)의 재료와 동일하거나 상이할 수 있다. 일 실시예에서, 희생 재료 부분들(42P)은 실리콘 질화물을 포함할 수 있고, 제1 템플릿 재료는 실리콘 질화물을 포함할 수 있다. 제1 템플릿 재료는 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 제1 템플릿 재료의 잉여 부분들은 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 희생 재료 부분들(171, 172)의 상단 표면 위로부터 제거될 수 있다. 제1 템플릿 재료 부분들(41)이 리세스 영역들 내에 형성된다. 제1 템플릿 재료 부분들(41)(즉, 제1 템플릿 재료의 나머지 부분들) 및 희생 재료 부분들(42P) 모두의 인접한 세트는 패턴화된 템플릿 구조체(142)를 구성한다. 희생 재료 부분들(42P) 및 침착된 제1 템플릿 재료가 동일한 재료(예컨대, 실리콘 질화물)를 포함하는 경우에, 패턴화된 템플릿 구조체(142)는 전체에 걸쳐서 동일한 재료 조성을 가질 수 있다. 희생 필라 구조체들(48)의 상단 표면들은 희생 재료 부분들(171, 172) 및 패턴화된 템플릿 구조체(142)의 상단 표면들과 동일 평면 상에 있을 수 있다.
도 8을 참조하면, 희생 재료 부분들(171, 172)은, 침착된 템플릿 재료 및 희생 재료 부분들(42P)(이들은 패턴화된 템플릿 구조체(142)의 부분들임)의 재료를 포함할 수 있는 패턴화된 템플릿 구조체(142)의 재료들에 대해 선택적으로 제거될 수 있다. 예를 들어, 패턴화된 템플릿 구조체(142)가 실리콘 질화물을 포함하는 경우, 그리고 희생 재료 부분들(171, 172)이 실리콘 산화물을 포함하는 경우, 희생 재료 부분들(171, 172)은, 희석된 플루오르화수소산을 채용한 습식 에치 공정을 수행함으로써, 패턴화된 템플릿 구조체(142)에 대해 선택적으로 제거될 수 있다. 드레인 선택 레벨 라인 트렌치들(173, 174)은 희생 재료 부분들(171, 172)이 제거된 볼륨들에서 형성된다. 드레인 선택 레벨 라인 트렌치들(173, 174)은 드레인 선택 레벨에서 형성되는 라인 트렌치들인데, 이러한 드레인 선택 레벨은 드레인 선택 게이트 전극들이 후속으로 형성되는 레벨이다.
드레인 선택 레벨 라인 트렌치들(173, 174)은 직선형 드레인 선택 레벨 라인 트렌치들(173) 및 윤곽형성된 드레인 선택 레벨 라인 트렌치들(174)을 포함할 수 있다. 직선형 드레인 선택 레벨 라인 트렌치들(173)은 제1 희생 재료 부분들(171)이 제거된 볼륨들에서 형성되고, 제1 수평 방향을 따라서 연장되는 직선형 측벽들의 각자의 쌍을 포함한다. 윤곽형성된 드레인 선택 레벨 라인 트렌치들(174)은 대체로 제1 수평 방향(hd1)을 따라서 연장된다. 각각의 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)는 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 각자의 교번하는 시퀀스를 포함하는 측벽들의 쌍을 가질 수 있다. 평면형 수직 측벽 세그먼트들은 패턴화된 템플릿 구조체(142)의 물리적으로 노출된 표면 세그먼트들이다. 오목한 수직 측벽 세그먼트들은 희생 필라 구조체들(48)의 물리적으로 노출된 표면 세그먼트들이다.
도 9를 참조하면, 컨포멀 템플릿 재료 라이너(144L)가 패턴화된 템플릿 구조체(142)의 물리적으로 노출된 표면들 및 희생 필라 구조체들(48)의 물리적으로 노출된 표면들 상에(예컨대, 드레인 선택 레벨 라인 트렌치들(173, 174) 내에, 그리고 패턴화된 템플릿 구조체(142) 및 희생 필라 구조체들(48)의 상단 표면들 위에) 침착될 수 있다. 컨포멀 템플릿 재료 라이너(144L)의 재료는 패턴화된 템플릿 구조체(142)의 재료(들)와 동일할 수 있거나 또는 그와 상이할 수 있다. 컨포멀 템플릿 재료 라이너(144L)의 재료는 본 명세서에서 제2 템플릿 재료로 지칭된다. 제2 템플릿 재료는 절연 캡 층을 형성하기 위해 후속으로 채용될 재료와 상이하다. 일 실시예에서, 컨포멀 템플릿 재료 라이너(144L)는 실리콘 질화물과 같은 유전체 재료를 포함한다. 컨포멀 템플릿 재료 라이너(144L)는 제1 템플릿 재료 부분들(41)(즉, 패턴화된 템플릿 구조체(142)에 통합되는 제1 템플릿 재료의 부분들) 위에 그리고 희생 필라 구조체들(48)의 물리적으로 노출된 표면들 상에 침착될 수 있다. 일 실시예에서, 제1 템플릿 재료 부분들(41) 및 컨포멀 템플릿 재료 라이너(144L)는 절연 층들(32)의 재료(예컨대, 실리콘 산화물)와는 상이한 동일한 재료(예컨대, 실리콘 질화물)를 포함한다. 일 실시예에서, 패턴화된 템플릿 구조체(142) 및 컨포멀 템플릿 재료 라이너(144L)는 실리콘 질화물을 포함할 수 있고/있거나, 본질적으로 그로 이루어질 수 있다. 컨포멀 템플릿 재료 라이너(144L)는 저압 화학 증착(LPCVD) 공정과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 컨포멀 템플릿 재료 라이너(144L)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 10을 참조하면, 컨포멀 템플릿 재료 라이너(144L) 및 패턴화된 템플릿 구조체(142)는, 예를 들어, 반응성 이온 에치 공정에 의해 이방성으로 에칭될 수 있다. 이방성 에치 공정은 희생 필라 구조체들(48) 및 절연 층들(32)의 재료들에 대해 선택적일 수 있다. 예를 들어, 컨포멀 템플릿 재료 라이너(144L) 및 패턴화된 템플릿 구조체(142)가 실리콘 질화물을 포함하는 경우, 그리고 희생 필라 구조체들(48)이 반도체 재료를 포함하는 경우, 이온 지원이 전혀 없거나 최소인, CHF4/O2, CF4/O2, SF6, 또는 SF6/O2를 채용하는 이방성 에치가 실리콘 산화물에 대해 선택도를 제공하기 위해 채용될 수 있다. 컨포멀 템플릿 재료 라이너(144L)의 수평 부분들은 이방성 에치 공정에 의해 제거되고, 컨포멀 템플릿 재료 라이너(144L)의 나머지 수직 부분들은 제2 템플릿 재료 부분들(144)을 구성한다. 제2 템플릿 재료 부분들(144)은 각각의 제1 템플릿 재료 부분(41)(이는 패턴화된 템플릿 구조체(142)의 일부분임)의 측벽들 상에 형성된다. 일 실시예에서, 한 쌍의 제2 템플릿 재료 부분들(144)이 제1 템플릿 재료 부분(41) 상에 형성될 수 있다.
이방성 에치는 드레인 선택 레벨 라인 트렌치들(173, 174) 아래에 놓인 패턴화된 템플릿 구조체(142)의 수평 부분들(42P)을 제거한다. 드레인 선택 레벨 라인 트렌치들(173, 174)은 이방성 에치 공정에 의해 수직으로 연장되고, 패턴화된 템플릿 구조체(142) 내의 희생 재료 부분들(42P)은 이방성 에치 공정에 의해 제거된다. 따라서, 패턴화된 템플릿 구조체(142)는 제1 템플릿 재료 부분들(41)을 포함하는 다수의 개별 재료 부분들로 분할된다.
제1 템플릿 재료 부분(41) 상에 형성되는 제2 템플릿 재료 부분들(144)은 패턴화된 템플릿 구조체(142)의 나머지 부분들(41) 내로 통합된다. 제1 템플릿 재료 부분(41)과 적어도 하나의 제2 템플릿 재료 부분(144)의 각각의 인접한 조합은 템플릿 재료 블록(145)을 구성한다. 이방성 에치 공정 후의 패턴화된 템플릿 구조체(142)는 드레인 선택 레벨 라인 트렌치들(173, 174)에 의해 측방향으로 이격되는 복수의 템플릿 재료 블록들(145)을 포함한다. 일 실시예에서, 템플릿 재료 블록들(145)은 임의의 반도체 재료가 없을 수 있다.
제2 템플릿 재료 부분들(144)은 균일한 측방향 두께를 갖는 스페이서들로서 형성될 수 있다. 직선형 드레인 선택 레벨 라인 트렌치(173)의 주연부에서 형성되는 제2 템플릿 재료 부분들(144)의 서브세트는 제1 수평 방향(hd1)을 따라서 측방향으로 연장되는 직선형 측벽들의 쌍을 가질 수 있다. 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 주연부에 형성된 제2 템플릿 재료 부분들(144)의 서브세트는 내부 측벽 및 외부 측벽을 가질 수 있다. 내부 측벽은, 제1 템플릿 재료 부분(41)의 각자의 것과 접촉하는 평면형 수직 측벽 세그먼트들 및 일정 행의 희생 필라 구조체들(48)의 측벽들의 상부 부분들과 접촉하는 오목한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 가질 수 있다. 외부 측벽은 일정 세트의 볼록한 수직 측벽 세그먼트들을 가질 수 있다. 일 실시예에서, 외부 측벽은, 대체로 제1 수평 방향(hd1)을 따라서 연장되는, 평면형 수직 측벽 세그먼트들 및 볼록한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 가질 수 있다. 다른 실시예에서, 외부 측벽은 수직 에지들에서 서로 간에 인접하는 볼록한 수직 측벽 세그먼트들을 가질 수 있다. 제2 템플릿 재료 부분들(144)의 볼록한 수직 측벽 세그먼트들은 제2 템플릿 재료 부분들(144)의 측방향 두께인 동일한 균일한 측방향 간격만큼 희생 필라 구조체들(48)의 측벽들 중 가장 근위의 것으로부터 측방향으로 이격될 수 있다. 각각의 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 나머지 볼륨은, 제1 수평 방향(hd1)을 따라서 측방향으로 연장되고 변조된 폭을 갖는 갭을 한정한다. 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)에 의해 한정된 갭은 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 어느 한 면 상에 위치된 주변 행들의 희생 필라 구조체들(48)의 측벽들에 자가 정렬된다. 최상단 절연 층(32)의 상단 표면은 드레인 선택 레벨 라인 트렌치들(173, 174) 각각의 하단에서 물리적으로 노출될 수 있다. 패턴화된 템플릿 구조체(142)의 상단 표면들은 희생 필라 구조체들(48)의 상단 표면들에 대해 수직으로 리세스될 수 있다.
도 11을 참조하면, 유전체 재료가 드레인 선택 레벨 라인 트렌치들(173, 174) 내에 그리고 패턴화된 템플릿 구조체(142)(즉, 템플릿 재료 블록들(145)) 위에 침착될 수 있고, 평탄화되어 절연 캡 층(70L)을 형성할 수 있다. 절연 캡 층(70L)의 유전체 재료는 패턴화된 템플릿 구조체(142)의 재료와는 상이하다. 일 실시예에서, 패턴화된 템플릿 구조체(142)의 유전체 재료는 실리콘 질화물을 포함할 수 있고, 절연 캡 층(70L)의 유전체 재료는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함할 수 있다. 절연 캡 층(70L)의 유전체 재료는 화학 증착과 같은 컨포멀 침착 공정에 의해 침착될 수 있거나, 또는 스핀 코팅과 같은 자가 평탄화 공정에 의해 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 화학적 기계적 평탄화를 포함할 수 있는 평탄화 공정에 의해 희생 필라 구조체들(48)의 상단 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 윤곽형성된 드레인 선택 레벨 라인 트렌치들(174)을 충전하는 절연 캡 층(70L)의 각각의 부분은 본 명세서에서 드레인 선택 레벨 격리 구조체(72)로 지칭된다. 일 실시예에서, 절연 캡 층(70L)의 상단 표면은 희생 필라 구조체들(48)의 상단 표면들과 동일 평면 상에 있을 수 있다.
적어도 희생 매트릭스 층(170)은 도 11의 프로세싱 단계들을 통해 도 3a 및 도 3b의 프로세싱 단계들에 의해 패턴화된 템플릿 구조체(142)와 절연 캡 층(70L)의 조합으로 대체될 수 있다. 일 실시예에서, 최상단 희생 재료 층(42)과 희생 매트릭스 층(170)의 조합은 패턴화된 템플릿 구조체(142)와 절연 캡 층(70L)의 조합으로 대체될 수 있다. 패턴화된 템플릿 구조체(142)는, 희생 필라 구조체들(48)의 각자의 서브세트의 상부 영역을 측방향으로 둘러싸고 복수의 볼록한 수직 측벽 세그먼트들을 포함하는 각자의 측벽을 갖는 템플릿 재료 블록들(145)을 포함한다. 패턴화된 템플릿 구조체(142)의(즉, 템플릿 재료 블록들(145)의) 복수의 볼록한 수직 측벽 세그먼트들은 드레인 선택 레벨 격리 구조체들(72)의 복수의 오목한 수직 측벽 세그먼트들과 접촉한다.
도 12를 참조하면, 메모리 개구들(49) 내의 희생 필라 구조체들(48)은 메모리 어레이 영역(100) 내의 메모리 개구 충전 구조체들(58)로 대체될 수 있다. 각각의 메모리 개구 충전 구조체(58)는 메모리 스택 구조체(55) 및 메모리 스택 구조체(55) 위에 놓이는 드레인 영역(63)을 포함한다. 드레인 영역들(63)의 측벽들은 패턴화된 템플릿 구조체(142)(즉, 템플릿 재료 블록들(145))와 절연 캡 층(70L)의 조합의 측벽들과 접촉한다. 접촉 영역(300)에서의 지지 개구들(19) 내의 희생 필라 구조체들(48)은 지지 필라 구조체들 내에서 대체될 수 있는데, 이들은 메모리 개구들(49)에 대한 지지 개구들(19)의 측방향 치수들에서의 차이들에 의해 유도될 수 있는 측방향 치수들의 위치들 및 변화들을 제외하고는, 메모리 개구 충전 구조체들(58)과 동일할 수 있다. 메모리 개구 충전 구조체들(58)은 전기 바이어스 하에서 전류를 흐르게 하는 능동 디바이스 컴포넌트들을 포함하는 한편, 지지 필라 구조체들은 전류 흐름을 가능하게 하는 구성에서 전기적으로 접속되지 않으며, 따라서, 후속 프로세싱 단계들에서 기계적 지지를 제공하는 구조적 컴포넌트들로서만 기능한다.
도 13a 내지 도 13e는 본 발명의 제1 실시예에 따른, 희생 필라 구조체(48)를 메모리 개구 충전 구조체(58)로 대체하는 동안 메모리 개구(49)를 포함하는 제1 예시적인 구조체의 영역을 도시한다.
도 13a를 참조하면, 희생 필라 구조체(48) 및 임의의 얇은 희생 라이너(존재하는 경우)가 메모리 개구(49) 내측으로부터 제거될 수 있다. 희생 필라 구조체(48)가 비정질 실리콘과 같은 반도체 재료를 포함하는 경우에, 희생 필라 구조체(48)는 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드(hot trimethyl-2 hydroxyethyl ammonium hydroxide, "고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에치 공정에 의해 제거될 수 있다. 실리콘 산화물 라이너와 같은 얇은 희생 라이너가 메모리 개구(49)의 주연부에 존재하는 경우, 그러한 희생 라이너는 적합한 등방성 에치 공정에 의해 제거될 수 있다. 예를 들어, 두께가 1 nm 내지 10 nm 범위인 실리콘 산화물 라이너가 메모리 개구(49)의 주연부에 존재하는 경우, 희석된 플루오르화수소산을 채용하는 습식 에치 공정이 실리콘 산화물 라이너를 제거하기 위해 채용될 수 있다. 교번하는 스택(32, 42) 및 공정중 소스 레벨 재료 층들(10')의 측벽들은 메모리 개구(49)에 물리적으로 노출될 수 있다. 일 실시예에서, 메모리 개구(49)는 하부 소스 레벨 재료 층(112) 내로 연장될 수 있다. 이 경우에, 메모리 개구(49)는 하부 소스 레벨 재료 층(112)의 각자의 리세스된 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다.
도 13b를 참조하면, 메모리 필름(50) 및 반도체 채널 재료 층(60L)이 메모리 개구(49) 내에 순차적으로 침착될 수 있다. 각각의 메모리 필름(50)은 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)을 포함하는 층들의 스택을 포함할 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물의 비제한적인 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 이들의 합금, 및 이들의 스택을 포함한다. 유전체 금속 산화물 층은, 예를 들어, 화학 증착(CVD), 원자 층 침착(ALD), 펄스형 레이저 침착(PLD), 액체 소스 미스트 화학 침착, 또는 이들의 조합에 의해 침착될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 유전체 금속 산화물 층은 후속으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학 증착, 원자 층 침착, 또는 이들의 조합과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 대안으로, 차단 유전체 층(52)은 생략될 수 있고, 후속으로 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 이후에 후면 차단 유전체 층이 형성될 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패턴화된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면이 존재하는 경우, 제1 표면과 제2 표면은 "수직으로 일치"한다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에치 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 채용될 수 있다. 본 발명은 전하 저장 층(54)이 단일 연속 층인 실시예를 채용하는 것으로 기술되지만, 전하 저장 층(54)이 수직으로 이격된 복수의 메모리 재료 부분들(이는 전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백하게 고려된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 채용되는 경우, 다수의 전하 저장 층들은, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안으로 또는 추가로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안으로, 전하 저장 층(54)은 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 전도성 나노입자를 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학 증착(CVD), 원자 층 침착(ALD), 물리 증착(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 침착 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 Fowler-Nordheim 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 이후에 후속으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
반도체 채널 재료 층(60L)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 반도체 채널 재료 층(60L)은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 반도체 채널 재료 층(60L)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 반도체 채널 재료 층(60L)은 1.0 × 1014/㎤ 내지 3.0 × 1017/㎤ 범위의 도펀트 농도에서 제1 전도성 타입의 도핑을 가질 수 있다. 침착된 재료 층들(52, 54, 56, 60L)로 충전되지 않은 각각의 메모리 개구(49)의 볼륨에서 메모리 공동(49')이 형성된다.
도 13c를 참조하면, 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료가 컨포멀 또는 비-컨포멀 침착 방법에 의해 메모리 공동들(49')에 침착될 수 있다. 유전체 재료는, 유전체 재료의 나머지 부분들이 패턴화된 템플릿 구조체(142)의(즉, 템플릿 재료 블록들(145)의) 상단 표면을 포함하는 수평 평면과 패턴화된 템플릿 구조체(142)의(즉, 템플릿 재료 블록들(145)의) 하단 표면을 포함하는 수평 평면 사이에서 상단 표면들을 갖도록 리세스 에치 공정에 의해 수직으로 리세스될 수 있다. 유전체 재료의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 13d를 참조하면, 유전체 코어(62) 위에 위치된 메모리 필름(50) 및 반도체 채널 재료 층(60L)의 부분들을 제거하도록 일련의 에치 공정들이 수행될 수 있다. 메모리 개구(49) 내의 반도체 채널 재료 층(60L)의 나머지 부분은 수직 반도체 채널(60)을 구성한다. 유전체 코어(62) 위에 위치된 메모리 필름(50)의 부분들을 순차적으로 에칭하도록 적어도 하나의 에치 공정들이 수행될 수 있다. 메모리 필름(50)의 나머지 부분 및 수직 반도체 채널(60)의 각각의 인접한 세트는 메모리 요소들의 수직 스택을 포함하는 메모리 스택 구조체(55)를 형성한다. 드레인 공동(63')이 각각의 유전체 코어(62) 위에 형성된다. 패턴화된 템플릿 구조체(142)의(즉, 템플릿 재료 블록들(145)의) 측벽이 드레인 공동(63') 둘레에서 물리적으로 노출될 수 있다.
도 13e를 참조하면, 제2 전도성 타입의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어(62) 위에 놓인 드레인 공동(63') 내에 침착될 수 있다. 절연 캡 층(70L)의 상단 표면 위에 놓이는 도핑된 반도체 재료의 잉여 부분들은 적어도 하나의 리세스 에치 공정 및/또는 화학적 기계적 평탄화를 채용하는 평탄화 공정에 의해 제거될 수 있다. 메모리 개구(49) 내의 도핑된 반도체 재료의 나머지 부분은 드레인 영역(63)을 구성한다.
차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 조합은 형성될 3차원 메모리 디바이스의 동작 동안 전기 전하들이 저장되는 메모리 필름(50)을 구성한다. 메모리 개구(49)를 충전하는 구조체들의 각각의 인접한 세트는 메모리 스택 구조체(55), 유전체 코어(62), 및 드레인 영역(63)을 포함할 수 있는 메모리 개구 충전 구조체(58)를 구성한다. 각각의 지지 개구(19) 내의 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각자의 지지 개구들(19)을 충전하고, 지지 필라 구조체를 구성한다.
도 14를 참조하면, 포토레지스트 층(도시되지 않음)이 절연 캡 층(70L) 위에 적용될 수 있고, 메모리 개구 충전 구조체들(58)의 클러스터들 사이의 영역들에 개구들을 형성하도록 리소그래피로 패턴화된다. 개구들은 제1 수평 방향을 따라서 측방향으로 연장되는 직선형 에지들을 갖는 직사각형 개구들일 수 있다. 개구들의 영역들은 메모리 어레이 영역(100) 내의 메모리 개구 충전 구조체들(58)의 영역들과 또는 접촉 영역(300) 내의 지지 필라 구조체들의 영역들과 중첩되지 않는다. 다시 말하면, 메모리 개구 충전 구조체들(58) 및 지지 필라 구조체들은 패턴화된 포토레지스트 층에 의해 커버될 수 있다. 또한, 개구들의 영역들은 패턴화된 템플릿 구조체(142)의(즉, 템플릿 재료 블록들(145)의) 영역들과 중첩되지 않는다.
포토레지스트 층의 패턴은 후면 트렌치들(79)을 형성하기 위해 이방성 에치를 채용하여 절연 캡 층(70L), 교번하는 스택(32, 42), 및 역-단차형 유전체 재료 부분(65)을 통해 전사될 수 있다. 후면 트렌치들(79)은 절연 캡 층(70L)의 상단 표면으로부터 소스 레벨 희생 층(104)의 상단 표면으로 수직으로 연장되고, 메모리 어레이 영역(100) 및 접촉 영역(300)을 통해 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)(이는 제1 수평 방향(hd1)에 수직임)을 따라서 서로 간에 측방향으로 이격될 수 있다. 메모리 스택 구조체들(55)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 메모리 스택 구조체들(55)의 다수의 행들이 각각의 이웃하는 쌍인 후면 트렌치(79)와 드레인 선택 레벨 격리 구조체(72) 사이에, 그리고 각각의 이웃하는 쌍인 드레인 선택 레벨 격리 구조체들(72) 사이에 위치될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다. 패턴화된 템플릿 구조체(142)(즉, 템플릿 재료 블록들(145))는 절연 캡 층(70L), 최상단 절연 층(32), 및 메모리 개구 충전 구조체들(58)의 측벽들에 의해 봉지된다.
도 15a를 참조하면, 각각의 후면 트렌치(79) 내에 후면 트렌치 스페이서(74)를 형성하도록 에치 정지 재료가 컨포멀로 침착되고 이방성으로 에칭될 수 있다. 후면 트렌치 스페이서들(74)은 공정중 소스 레벨 재료 층들(10')을 소스 레벨 재료 층들(10)로 대체하는 동안 교번하는 스택(32, 42)을 보호하는 희생 스페이서이다. 일 실시예에서, 후면 트렌치 스페이서들(74)은 실리콘 질화물을 포함한다. 후면 트렌치 스페이서들(74)의 두께는 2 nm 내지 20 nm, 예컨대 3 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 15b를 참조하면, 교번하는 스택(32, 42), 절연 캡 층(70L), 및 드레인 영역들(63)의 재료들에 대해 선택적으로 소스 레벨 희생 층(104)의 재료를 에칭하는 에천트가 등방성 에치 공정에서 후면 트렌치들 내로 도입될 수 있다. 예를 들어, 소스 레벨 희생 층(104)이 도핑되지 않은 비정질 실리콘 또는 도핑되지 않은 비정질 실리콘-게르마늄 합금을 포함하고, 후면 트렌치 스페이서들(74)이 실리콘 질화물을 포함하고, 드레인 영역들(63)이 고농도로 도핑된 반도체 재료(이는 5.0 × 1019/㎤보다 더 큰 원자 농도의 전기 도펀트들을 포함할 수 있음)를 포함하고, 상부 및 하부 희생 라이너들(105, 103)이 실리콘 산화물을 포함하는 경우, 후면 트렌치 스페이서들(74) 및 상부 및 하부 희생 라이너들(105, 103)에 대해 선택적으로 소스 레벨 희생 층(104)을 제거하도록 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에치 공정이 채용될 수 있다. 소스 공동(109)은 소스 레벨 희생 층(104)이 제거된 볼륨에서 형성된다.
도 15c를 참조하면, 습식 에천트들과 같은 등방성 에천트들의 시퀀스가 메모리 필름들(50)의 물리적으로 노출된 부분들에 적용되어, 외측으로부터 내측으로 메모리 필름들(50)의 다양한 컴포넌트 층들을 순차적으로 에칭하도록 그리고 소스 공동(109)의 레벨에서 수직 반도체 채널들(60)의 원통형 표면들을 물리적으로 노출시키도록 할 수 있다. 상부 및 하부 희생 라이너들(105, 103)은 소스 공동(109)의 레벨에서 위치된 메모리 필름들(50)의 부분들의 제거 동안 병행하여 에칭될 수 있다. 소스 공동(109)은 소스 공동(109) 및 상부 및 하부 희생 라이너들(105, 103)의 레벨에서의 메모리 필름들(50)의 부분들의 제거에 의해 볼륨이 팽창될 수 있다. 하부 소스 층(112)의 상단 표면 및 상부 소스 층(116)의 하단 표면은 소스 공동(109)에 물리적으로 노출될 수 있다.
도 15d를 참조하면, 제2 전도성 타입의 도핑을 갖는 도핑된 반도체 재료가 선택적 반도체 침착 공정에 의해 침착될 수 있다. 반도체 전구체 가스, 에천트, 및 도펀트 전구체 가스가 선택적 반도체 침착 공정 동안 예시적인 구조를 포함하는 공정 챔버 내로 동시에 유동될 수 있다. 예를 들어, 제2 전도성 타입이 n-타입인 경우, 반도체 전구체 가스, 예컨대 실란, 다이실란, 또는 다이클로로실란, 에천트 가스, 예컨대 염화수소, 및 도펀트 전구체 가스, 예컨대 포스핀, 아르신, 또는 스티빈. 침착된 도핑된 반도체 재료는 수직 반도체 채널들(60)의 측벽들과 접촉할 수 있는 소스 접촉 층(114)을 형성한다. 선택적 반도체 침착 공정의 지속기간은, 소스 공동이 소스 접촉 층(114)으로 충전되고 소스 접촉 층(114)이 후면 트렌치 스페이서들(74)의 내부 측벽들의 하단 단부 부분들과 접촉하도록 선택될 수 있다. 따라서, 소스 접촉 층(114)은 소스 공동(109) 주위의 반도체 표면들로부터 도핑된 반도체 재료를 선택적으로 침착시킴으로써 형성될 수 있다. 일 실시예에서, 도핑된 반도체 재료는 도핑된 폴리실리콘을 포함할 수 있다.
하부 소스 층(112), 소스 접촉 층(114), 및 상부 소스 층(116)을 포함하는 층 스택은, 수직 반도체 채널들(60) 각각과 접속되고 제2 전도성 타입의 도핑을 갖는 공통 소스 영역으로서 기능하는 매립형 소스 층(112, 114, 116)을 구성한다. 매립형 소스 층(112, 114, 116) 내의 평균 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤ 범위에 있을 수 있지만, 더 낮은 도펀트 농도 및 더 높은 도펀트 농도도 채용될 수 있다. 매립형 소스 층(112, 114, 116), 소스 레벨 절연 층(117), 및 선택적인 소스 선택 레벨 전도성 층(118)을 포함하는 층들의 세트는 공정중 소스 레벨 재료 층들(10')을 대체하는 소스 레벨 재료 층들(10)을 구성한다. 선택적으로, 소스 접촉 층(114)의 표면 부분을 각각의 후면 개구(79) 아래의 반도체 산화물 부분(도시되지 않음)으로 변환하기 위해 산화 공정이 수행될 수 있다.
도 15e를 참조하면, 후면 트렌치 스페이서들(74)이 등방성 에치 공정을 채용하여 절연 층들(32), 절연 캡 층(70L), 소스 접촉 층(114), 및 드레인 영역들(63)에 대해 선택적으로 제거될 수 있다. 예를 들어, 후면 트렌치 스페이서들(74)이 실리콘 질화물을 포함하는 경우, 고온의 인산을 채용하는 습식 에치 공정이 수행되어, 후면 트렌치 스페이서들(74)을 제거할 수 있다. 일 실시예에서, 후면 트렌치 스페이서들(74)을 제거하는 등방성 에치 공정은, 절연 층들(32), 절연 캡 층들(70L), 소스 접촉 층(114), 및 드레인 영역들(63)에 대해 선택적으로 희생 재료 층들(42)을 에칭하는 후속 등방성 에치 공정과 조합될 수 있다.
도 16을 참조하면, 희생 재료 층들(42)은 절연 층들(32), 절연 캡 층들(70L), 소스 접촉 층(114), 및 드레인 영역들(63)에 대해 선택적으로 제거될 수 있다. 예를 들어, 절연 층들(32), 절연 캡 층(70L), 역-단차형 유전체 재료 부분(65)(도 2b 및 도 3b에 도시됨)의 재료들, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 희생 재료 층들(42)의 재료들을 선택적으로 에칭하는 에천트가, 예를 들어 등방성 에치 공정을 채용하여, 후면 개구(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32), 절연 캡 층(70L), 역-단차형 유전체 재료 부분(65), 및 메모리 필름들(50)의 최외측 층의 재료들은 실리콘 산화물 재료들을 포함할 수 있다.
등방성 에치 공정은 습식 에치 용액을 채용하는 습식 에치 공정일 수 있거나, 또는 에천트가 증기 상으로 후면 개구(79) 내로 도입되는 기체 상 (건식) 에치 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에치 공정은, 예시적인 구조체가 인산을 포함하는 습식 에치 탱크 내에서 침지되는 습식 에치 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다.
후면 리세스들(43) 각각은 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 후면 리세스들(43) 각각의 측방향 치수는 각자의 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 재료가 제거된 볼륨들에서 복수의 후면 리세스들(43)이 형성될 수 있다. 후면 리세스들(43) 각각은 기판 반도체 층(9)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 후면 리세스들(43) 각각은 전체에 걸쳐서 균일한 높이를 가질 수 있다.
도 17을 참조하면, 후면 차단 유전체 층(44)이 후면 리세스들(43) 내에 후속으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 전하 저장 층들(54)과 전기 전도성 층들 사이의 전하 터널링이 후면 리세스들(43) 내에 후속으로 형성되는 것을 방지하기 위해 후속하여 채용되는 적어도 하나의 유전체 재료를 포함할 수 있다. 예를 들어, 후면 차단 유전체 층(44)은 실리콘 산화물 및/또는 유전체 금속 산화물, 예컨대 알루미늄 산화물을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 증착 또는 원자 층 침착과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 6 nm, 예컨대 2 내지 4 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
후속으로, 적어도 하나의 금속성 재료가 후면 리세스들(43) 내에 그리고 후면 트렌치들(79)의 주연부 부분들에서 침착될 수 있다. 예를 들어, 금속성 배리어 층(46A)은, 예를 들어 화학 증착에 의해, 후면 리세스들(43) 내에 컨포멀로 침착될 수 있다. 금속성 배리어 층(46A)은 후속으로 침착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 증착(CVD) 또는 원자 층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
후속으로, 금속 충전 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치들(79)의 측벽들 상에, 그리고 절연 캡 층(70L)의 상단 표면 위에 침착되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자 층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소 함유 전구체 가스를 채용하여 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 대안으로, 금속성 충전 재료 층(46B)은 코발트, 루테늄, 및/또는 몰리브덴과 같은 상이한 금속성 재료를 포함할 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 스택 구조체들(55)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자들의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 금속성 재료 층이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 절연 캡 층(70L) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 한 쌍의 절연 층들(32)과 같은 수직으로 이웃하는 쌍인 유전체 재료 층들 사이에 위치된 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 금속성 재료 층은 후면 트렌치들(79) 내에 또는 절연 캡 층(70L) 위에 위치된 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
연속적인 전기 전도성 재료 층의 침착된 금속성 재료는, 예를 들어 등방성 습식 에치, 이방성 건식 에치, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 절연 캡 층(70L) 위로부터 에치백(etch back)된다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조체일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극들과 전기적으로 상호접속하는, 즉 전기적으로 단락되는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조체들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극 또는 선택 게이트 전극으로서 기능하는 워드 라인일 수 있다.
도 18을 참조하면, 유전체 재료가 후면 트렌치들(79) 내에 침착되어 유전체 벽 구조체들(76)을 형성한다. 유전체 벽 구조체들(76) 각각은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택의 각각의 층을 통해 수직으로 연장될 수 있다. 각각의 유전체 벽 구조체(76)는 절연 캡 층(70L)의 측벽들과 접촉할 수 있다.
후속으로, 절연 캡 층(70L)의 재료는 에치 공정에 의해 리세스되어, 패턴화된 템플릿 구조체(142)의(즉, 템플릿 재료 블록들(145)의) 상단 표면들을 물리적으로 노출시킬 수 있다. 예를 들어, 절연 캡 층(70L)이 실리콘 산화물을 포함하는 경우, 희석된 플루오르화수소산을 이용하는 습식 에치 공정이 채용되어, 패턴화된 템플릿 구조체(142)의(즉, 템플릿 재료 블록들(145)의) 상단 표면들을 포함하는 수평 평면 위에 놓이는 절연 캡 층의 수평 부분들을 제거할 수 있다. 절연 캡 층(70L)의 나머지 부분들은 각각의 유전체 벽 구조체(76) 및 드레인 선택 레벨 격리 구조체들(72)의 양 면들 상에 위치된 절연 캡 스트립들(70)을 포함할 수 있다. 각각의 절연 캡 스트립(70)은, 제1 수평 방향(hd1)을 따라서 측방향으로 연장되고 제2 수평 방향(hd2)을 따라서 균일한 간격만큼 측방향으로 이격되는 직선형 측벽들의 쌍을 가질 수 있다. 각각의 드레인 선택 레벨 격리 구조체(72)는 대체로 제1 수평 방향(hd1)을 따라서 연장되는 윤곽형성된 측벽들의 쌍을 포함할 수 있다. 각각의 윤곽형성된 측벽은 제2 수평 방향(hd2)을 따른 측방향 기복부(undulation)를 갖고, 각자의 템플릿 재료 블록(145)의 측벽, 즉 패턴화된 템플릿 구조체(142)의 개별 부분과 접촉하는 오목한 수직 측벽 세그먼트들의 세트를 포함한다.
도 19a 및 도 19b를 참조하면, 패턴화된 템플릿 구조체(142)(즉, 템플릿 재료 블록들(145))는 에치 공정에 의해 메모리 개구 충전 구조체들(58), 절연 캡 스트립들(70), 드레인 선택 레벨 격리 구조체들(72), 최상단 절연 층(32), 및 유전체 벽 구조체(76)에 대해 선택적으로 제거될 수 있다. 에치 공정은 이방성 에치 공정(예컨대, 반응성 이온 에치 공정) 또는 등방성 에치 공정(예컨대, 습식 에치 공정)일 수 있다. 일 실시예에서, 메모리 스택 구조체들(55) 내에 드레인 영역들(63) 및 메모리 필름들(50)을 포함하는 메모리 개구 충전 구조체들(58)의 물리적으로 노출된 부분들의 재료들에 대해 선택적으로 템플릿 재료 블록들(145)을 제거하는 습식 에치 공정을 채용하여, 패턴화된 템플릿 구조체(142)의 템플릿 재료 블록들(145) 각각의 전체가 제거될 수 있다. 예를 들어, 패턴화된 템플릿 구조체(142)의 템플릿 재료 블록들(145)이 실리콘 질화물을 포함하거나 본질적으로 실리콘 질화물로 이루어지는 경우, 고온의 인산을 채용하는 습식 에치 공정이 패턴화된 템플릿 구조체(142)의 템플릿 재료 블록들(145)을 제거하기 위해 채용될 수 있다. 드레인 선택 레벨 공동들(143)은 각각의 볼륨에서 형성되고, 그로부터 패턴화된 템플릿 구조체(142)의 템플릿 재료 블록들(145)이 제거된다. 각각의 메모리 필름(50)의 외부 측벽들의 상부 부분들은 물리적으로 노출될 수 있다. 메모리 필름들(50)의 각각의 물리적으로 노출된 표면은 원통형 구성을 가질 수 있다. 따라서, 각각의 메모리 필름(50)의 외부 측벽의 물리적으로 노출된 부분은 메모리 필름(50)을 포함하는 메모리 개구 충전 구조체(58)의 볼륨의 기하학적 중심을 통과하는 수직 축을 중심으로 360도를 방위각으로 에워쌀 수 있다.
도 20a 및 도 20b를 참조하면, 적어도 하나의 전기 전도성 재료가 드레인 선택 레벨 공동들(143)의 볼륨들 내에 침착될 수 있다. 적어도 하나의 전기 전도성 재료는 금속성 질화물 라이너 재료 및 금속성 충전 재료를 포함할 수 있다. 금속성 질화물 라이너 재료는, 예를 들어 TiN, TaN, 및/또는 WN을 포함할 수 있다. 금속성 충전 재료는, 예를 들어 W, Co, Mo, 및 Ru를 포함할 수 있다. 적어도 하나의 전기 전도성 재료 각각은 컨포멀로(예를 들어, 화학 증착 공정을 채용하여) 또는 비-컨포멀로(예를 들어, 물리 증착 공정을 채용하여) 침착될 수 있다. 적어도 하나의 전기 전도성 재료는, 예를 들어 화학적 기계적 평탄화 공정에 의해, 드레인 영역들(63)의 상단 표면들을 포함하는 수평 평면에서 또는 그 위에서 평탄화될 수 있다. 후속으로, 적어도 하나의 전기 전도성 재료는, 예를 들어 리세스 에치 공정에 의해, 드레인 영역들(63)의 하단 표면들을 포함하는 수평 평면 아래에서 수직으로 리세스될 수 있다. 리세스 에치 공정은 드레인 영역들(63), 절연 캡 스트립들(70), 및 드레인 선택 레벨 격리 구조체들(72)의 재료들에 대해 선택적일 수 있다. 각각의 드레인 선택 레벨 공동(143)은 드레인 선택 레벨 전도성 스트립(146)을 구성하는 적어도 하나의 전기 전도성 재료의 각자의 부분으로 충전될 수 있다.
각각의 드레인 선택 레벨 전도성 스트립(146)은 대체로 제1 수평 방향(hd1)을 따라서 연장된다. 각각의 드레인 선택 레벨 전도성 스트립(146)은, 드레인 선택 레벨 금속성 질화물 라이너(146L)를 형성하는 금속성 질화물 라이너 재료의 나머지 부분을 포함할 수 있다. 또한, 각각의 드레인 선택 레벨 전도성 스트립(146)은 금속성 충전 재료의 나머지 부분을 포함할 수 있으며, 이는 드레인 선택 레벨 금속성 충전 재료 부분(146F)을 형성한다. 각각의 드레인 선택 레벨 전도성 스트립(146)은 드레인 선택 레벨 금속성 질화물 라이너(146L) 및 드레인 선택 레벨 금속성 충전 재료 부분(146F)의 조합을 포함할 수 있다.
드레인 선택 레벨 전기 전도성 스트립들(146)의 적어도 하나의 전기 전도성 재료는 메모리 스택 구조체들(55)의 측벽들, 드레인 선택 레벨 격리 구조체들(72)의 측벽들, 절연 캡 스트립들(70)의 측벽들, 및 최상단 절연 층(32)의 상단 표면과 접촉한다. 각각의 드레인 선택 레벨 전도성 스트립(146)이 드레인 선택 레벨 금속성 질화물 라이너(146L) 및 드레인 선택 레벨 금속성 충전 재료 부분(146F)의 조합을 포함하는 경우에, 드레인 선택 레벨 금속성 질화물 라이너(146L)는 이웃하는 쌍인 드레인 선택 레벨 격리 구조체(72)와 유전체 벽 구조체(76) 사이에 또는 이웃하는 쌍인 드레인 선택 레벨 격리 구조체들(72) 사이에 위치된 메모리 스택 구조체들(55) 각각과 접촉할 수 있고 그를 측방향으로 둘러쌀 수 있다. 도 20b에 도시된 바와 같이, 드레인 선택 레벨 전도성 스트립(146)의 원통형 아크 부분(146C)은 메모리 개구 충전 구조체(58)와 인접한 드레인 선택 레벨 격리 구조체(72) 사이에 위치될 수 있다. 또한, 드레인 선택 레벨 금속성 질화물 라이너(146L)는 이웃하는 쌍인 드레인 선택 레벨 격리 구조체(72)와 절연 캡 스트립(70), 또는 이웃하는 쌍인 드레인 선택 레벨 격리 구조체들(72)의 측벽들과 접촉할 수 있다.
도 21a를 참조하면, 실리케이트 유리와 같은 유전체 재료가 드레인 선택 레벨 격리 구조체들(72), 절연 캡 스트립들(70), 드레인 영역들(63), 및 유전체 벽 구조체(76) 위에 침착될 수 있다. 유전체 재료는 평탄화되어 평면형 상단 표면을 제공할 수 있다. 유전체 재료의 평탄화된 나머지 부분은 접촉 레벨 유전체 층(80)을 구성한다. 드레인 접촉 비아 구조체들(88)은 드레인 영역들(63) 중 각자의 것의 상단 표면 상에 접촉 레벨 유전체 층(80)을 통하여 형성될 수 있다.
도 21a는 드레인 선택 레벨 전기 전도성 스트립(146)의 각각의 원통형 아크 부분(146C)의 측방향 두께가 비-병합 구성에서의 드레인 선택 레벨 금속성 질화물 라이너(146L)의 수직 부분의 측방향 두께인 드레인 선택 레벨 금속성 질화물 라이너(146L)의 최소 측방향 두께의 2배 초과인 일 실시예를 도시한다. 이러한 구성에서, 원통형 아크 부분들(146C)은 드레인 선택 레벨 금속성 충전 재료 부분(146F)의 세그먼트를 포함할 수 있다. 도 21b는 드레인 선택 레벨 전기 전도성 스트립의 각각의 원통형 아크 부분(146C)의 측방향 두께가 드레인 선택 레벨 금속성 질화물 라이너(146L)의 최소 측방향 두께의 2배 미만인 제1 예시적인 구조체의 대안의 실시예를 도시한다. 이 경우에, 원통형 아크 부분들(146C)은 드레인 선택 레벨 금속성 라이너 층(146L)의 세그먼트로 이루어질 수 있다.
제1 예시적인 구조체의 모든 도면들을 참조하면, 제1 예시적인 구조체는 3차원 메모리 디바이스를 포함할 수 있다. 제1 예시적인 구조체는 하기를 포함할 수 있다: 기판(8) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택; 교번하는 스택(32, 46) 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들(146); 이웃하는 쌍인 드레인 선택 레벨 전기 전도성 스트립들(146) 사이에 위치된 드레인 선택 레벨 격리 구조체(72); 메모리 필름(50), 및 교번하는 스택(32, 46) 및 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것을 통해 수직으로 연장된 수직 반도체 채널(60)을 포함하는 메모리 스택 구조체들(55); 및 드레인 선택 레벨 전기 전도성 스트립들(146), 드레인 선택 레벨 격리 구조체(72), 및 메모리 스택 구조체(55) 위에 놓인 접촉 레벨 유전체 층(80). 접촉 레벨 유전체 층(80)은 드레인 선택 레벨 격리 구조체(72)의 측벽과 접촉한다. 메모리 스택 구조체들(55)은 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것의 원통형 측벽과 접촉하고, 그에 의해 측방향으로 완전히 둘러싸인다. 다시 말하면, 메모리 스택 구조체들(55)은 드레인 선택 레벨 전기 전도성 스트립들(146)의 금속성 질화물 라이너들(146L)의 각자의 것의 원통형 측벽 내에서 (도 20b에 도시된 바와 같이) 폐쇄형 주연부(CP)와 접촉하고, 그에 의해 측방향으로 둘러싸인다.
일 실시예에서, 3차원 메모리 디바이스는 메모리 스택 구조체들(55) 중 각자의 것의 상단 단부에 위치된 드레인 영역들(63)을 포함하며, 여기서 드레인 영역들(63) 각각의 하단 주연부는 메모리 스택 구조체들(55) 중 아래에 놓인 것의 외부 측벽의 최상단 주연부와 일치한다.
일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146)의 측벽들은 메모리 스택 구조체들(55)의 측벽들과 접촉하고, 드레인 영역들(63)의 측벽들과 수직으로 일치한다.
일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146) 각각은 평면형 수직 측벽 세그먼트들 및 볼록한 수직 측벽 세그먼트들의 각자의 측방향으로 교번하는 시퀀스를 가지며, 여기서 각각의 볼록한 수직 측벽 세그먼트는 메모리 스택 구조체들 중 가장 근위의 것으로부터, (도 20b에 도시된 바와 같이) 드레인 선택 레벨 전기 전도성 스트립(146)의 원통형 아크 부분(146C)의 두께와 동일한 균일한 측방향 간격만큼 측방향으로 이격된다.
일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146) 각각은 드레인 선택 레벨 격리 구조체(72)의 상단 표면을 포함하는 수평 평면 아래에 위치된 상단 표면을 갖고, 드레인 선택 레벨 전기 전도성 스트립들(146) 각각은 드레인 선택 레벨 격리 구조체(72)의 하단 표면을 포함하는 수평 평면 내에 위치된 하단 표면을 갖는다.
일 실시예에서, 메모리 스택 구조체들(55)은 제1 수평 방향(hd1)을 따라서 균일한 피치로 측방향으로 연장되는 행들로서 배열되고; 3차원 메모리 디바이스는, 교번하는 스택(32, 46) 위에 위치되고 제1 수평 방향(hd1)을 따라서 균일한 피치의 적어도 2배만큼 연장되는 직선형 측벽을 갖는 절연 캡 스트립(70)을 추가로 포함한다.
일 실시예에서, 드레인 선택 레벨 격리 구조체(72)는 대체로 제1 수평 방향(hd1)을 따라서 연장되고; 드레인 선택 레벨 격리 구조체는 제1 수평 방향(hd1)을 따라서 교번하는 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 한 쌍의 측방향으로 교번하는 시퀀스들을 포함한다. 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 각각의 측방향으로 교번하는 시퀀스는 각자의 드레인 선택 레벨 전기 전도성 스트립(146)과 접촉할 수 있다.
일 실시예에서, 오목한 수직 측벽 세그먼트들 각각은, 드레인 선택 레벨 전기 전도성 스트립(146)의 원통형 아크 부분(146C)의 측방향 두께인 균일한 측방향 간격만큼 메모리 스택 구조체들 중 각자의 가장 근위의 것으로부터 측방향으로 이격된다. 균일한 측방향 간격은 드레인 선택 레벨 격리 구조체(72)와 메모리 스택 구조체들(55) 중의 가장 근위의 것들 사이에 배치된 드레인 선택 레벨 전기 전도성 스트립들(146)의 주연부 부분들의 측방향 폭과 동일할 수 있다.
일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146) 각각은 각자의 금속성 질화물 라이너(146L) 및 각자의 금속성 충전 재료 부분(146F)을 포함한다. 각각의 금속성 질화물 라이너(146L)는 본질적으로 전도성 금속 질화물로 이루어지고; 각각의 금속 충전 재료 부분(146F)은 본질적으로 원소 금속 또는 금속간 합금으로 이루어진다.
일 실시예에서, 3차원 메모리 디바이스는 하기를 포함할 수 있다: 교번하는 스택(32, 46) 아래에 놓이고 메모리 스택 구조체들(55) 내의 수직 반도체 채널들(60)과 접촉하는 소스 접촉 층(114); 및 교번하는 스택(32, 46)을 통해 수직으로 연장되고, 제1 수평 방향(hd1)을 따라서 측방향으로 연장되고, 드레인 선택 레벨 전기 전도성 스트립들(146) 및 드레인 선택 레벨 격리 구조체(72)로부터 절연 캡 층(70L)의 일부분만큼 측방향으로 이격되는 유전체 벽 구조체(76).
도 22를 참조하면, 본 발명의 제2 실시예에 따른 제2 예시적인 구조체는 컨포멀 도핑된 반도체 재료 라이너(244L)를 침착시킴으로써 도 8의 제1 예시적인 구조체로부터 도출될 수 있다. 구체적으로, 컨포멀 도핑된 반도체 재료 라이너(244L)는 패턴화된 템플릿 구조체(142)의 물리적으로 노출된 표면들 및 희생 필라 구조체들(48)의 물리적으로 노출된 표면들 상에 침착될 수 있다. 컨포멀 도핑된 반도체 재료 라이너(244L)는 전도성 반도체 재료, 즉 1.0 × 105 S/cm 초과의 전기 전도도보다 더 큰 전기 전도도를 갖는 반도체 재료로서 형성되거나 그로 변환될 수 있는 도핑된 반도체 재료를 포함한다. 컨포멀 도핑된 반도체 재료 라이너(244L)의 도핑된 반도체 재료는 비정질 실리콘, 폴리실리콘, 및/또는 실리콘-게르마늄 합금을 포함할 수 있다. 컨포멀 도핑된 반도체 재료 라이너(244L)는 제2 전도성 타입과 반대인 제1 전도성 타입(예컨대, p-타입)의 도핑을 가질 수 있다. 컨포멀 도핑된 반도체 재료 층(244L) 내의 제1 전도성 타입의 도펀트들의 원자 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤ 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
컨포멀 도핑된 반도체 재료 라이너(244L)는 제1 템플릿 재료 부분들(41)(즉, 패턴화된 템플릿 구조체(142)에 통합되는 제1 템플릿 재료의 부분들) 위에 그리고 희생 필라 구조체들(48)의 물리적으로 노출된 표면들 상에 침착될 수 있다. 컨포멀 도핑된 반도체 재료 라이너(244L)는 저압 화학 증착(LPCVD) 공정과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 컨포멀 도핑된 반도체 재료 라이너(244L)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 23을 참조하면, 컨포멀 도핑된 반도체 재료 라이너(244L) 및 패턴화된 템플릿 구조체(142)는, 예를 들어, 반응성 이온 에치 공정에 의해 이방성으로 에칭될 수 있다. 이방성 에치는 컨포멀 도핑된 반도체 재료 라이너(244L)의 수평 부분들을 에칭하는 제1 단계를 포함한다. 예를 들어, 이방성 에치 공정의 제1 단계는 HBr/Cl2/O2, HBr/O2, BCl3/Cl2, 및 SF6으로부터 선택될 수 있다. 제1 단계의 오버에치 부분은 희생 필라 구조체들(48)의 임의의 유의한 에칭을 방지하기 위해 최소화될 수 있다. 컨포멀 도핑된 반도체 재료 라이너(244L)의 나머지 수직 부분들은 도핑된 반도체 스페이서들(244)을 구성한다. 도핑된 반도체 스페이서들(244)은 전체에 걸쳐서 균일한 측방향 폭을 가질 수 있다.
이방성 에치 공정은 패턴화된 템플릿 구조체(142)의 재료를 이방성으로 에칭하기 위해 에치 화학작용을 채용하는 제2 단계를 포함할 수 있다. 이방성 에치 공정의 제2 단계의 에치 화학작용은 희생 필라 구조체들(48) 및 절연 층들(32)의 재료들에 대해 선택적일 수 있다. 예를 들어, 패턴화된 템플릿 구조체(142)가 실리콘 질화물을 포함하는 경우, 그리고 희생 필라 구조체들(48)이 반도체 재료를 포함하는 경우, 이방성 에치의 제2 단계는, 실리콘 산화물에 대한 선택도를 제공하기 위해 이온 지원이 전혀 없거나 최소인, CHF4/O2, CF4/O2, SF6, 또는 SF6/O2로부터 선택되는 에치 화학작용을 채용할 수 있다. 이방성 에치는 드레인 선택 레벨 라인 트렌치들(173, 174) 아래에 놓인 패턴화된 템플릿 구조체(142)의 수평 부분들을 제거한다. 도 22의 프로세싱 단계들에서 제공되는 바와 같은 패턴화된 템플릿 구조체(142) 내의 희생 재료 부분들(42P)은 이방성 에치 공정의 제2 단계에 의해 제거되고, 드레인 선택 레벨 라인 트렌치들(173, 174)은 이방성 에치 공정에 의해 수직으로 연장된다. 따라서, 패턴화된 템플릿 구조체는 제1 템플릿 재료 부분들(41)을 포함하는 다수의 개별 재료 부분들로 분할되며, 이들은 본 명세서에서 템플릿 재료 부분들(41)로 지칭된다. 패턴화된 템플릿 구조체(142)의 각각의 개별의 나머지 부분(41)은 템플릿 재료 블록(145)을 구성한다. 이방성 에치 공정 후의 패턴화된 템플릿 구조체(142)는 드레인 선택 레벨 라인 트렌치들(173, 174)에 의해 측방향으로 이격되는 복수의 템플릿 재료 블록들을 포함한다. 도핑된 반도체 스페이서들(244)의 쌍이 각각의 템플릿 재료 블록(145)의 측벽들, 즉 패턴화된 템플릿 구조체(142)의 개별 부분 상에 위치될 수 있다.
도핑된 반도체 스페이서들(244)은 균일한 측방향 두께를 가질 수 있다. 직선형 드레인 선택 레벨 라인 트렌치(173)의 주연부에 형성된 도핑된 반도체 스페이서들(244)의 서브세트는 제1 수평 방향(hd1)을 따라서 측방향으로 연장되는 직선형 측벽들의 쌍을 가질 수 있다. 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 주연부에 형성된 도핑된 반도체 스페이서들(244)의 서브세트는 내부 측벽 및 외부 측벽을 가질 수 있다. 내부 측벽은, 제1 템플릿 재료 부분(41)의 각자의 것과 접촉하는 평면형 수직 측벽 세그먼트들 및 일정 행의 희생 필라 구조체들(48)의 측벽들의 상부 부분들과 접촉하는 오목한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 가질 수 있다. 외부 측벽은 일정 세트의 볼록한 수직 측벽 세그먼트들을 가질 수 있다. 일 실시예에서, 외부 측벽은, 대체로 제1 수평 방향(hd1)을 따라서 연장되는, 평면형 수직 측벽 세그먼트들 및 볼록한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 가질 수 있다. 다른 실시예에서, 외부 측벽은 수직 에지들에서 서로 간에 인접하는 볼록한 수직 측벽 세그먼트들을 가질 수 있다. 도핑된 반도체 스페이서들(244)의 볼록한 수직 측벽 세그먼트들은 도핑된 반도체 스페이서들(244)의 측방향 두께인 동일한 균일한 측방향 간격만큼 희생 필라 구조체들(48)의 측벽들 중 가장 근위의 것으로부터 측방향으로 이격될 수 있다. 각각의 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 나머지 볼륨은, 제1 수평 방향(hd1)을 따라서 측방향으로 연장되고 변조된 폭을 갖는 갭을 한정한다. 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)에 의해 한정된 갭은 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 어느 한 면 상에 위치된 주변 행들의 희생 필라 구조체들(48)의 측벽들에 자가 정렬된다. 최상단 절연 층(32)의 상단 표면은 드레인 선택 레벨 라인 트렌치들(173, 174) 각각의 하단에서 물리적으로 노출될 수 있다. 패턴화된 템플릿 구조체(142)의 상단 표면들은 희생 필라 구조체들(48)의 상단 표면들에 대해 수직으로 리세스될 수 있다. 각각의 도핑된 반도체 스페이서(244)의 하단 표면은 최상단 절연 층(32)의 상단 표면을 포함하는 수평 평면 위에 위치될 수 있다. 각각의 도핑된 반도체 스페이서(244)의 하단 표면과 최상단 절연 층(32)의 상단 표면을 포함하는 수평 평면 사이의 수직 거리는 도 2a 및 도 2b의 프로세싱 단계들에서 제공되는 바와 같은 최상단 희생 재료 층(42)의 두께와 동일할 수 있다.
도 24를 참조하면, 유전체 재료가 드레인 선택 레벨 라인 트렌치들(173, 174) 내에 그리고 패턴화된 템플릿 구조체(142) 및 도핑된 반도체 스페이서들(244) 위에 침착될 수 있고, 평탄화되어 절연 캡 층(70L)을 형성할 수 있다. 절연 캡 층(70L)의 유전체 재료는 패턴화된 템플릿 구조체(142)의 재료 및 도핑된 반도체 스페이서들(244)의 재료와는 상이하다. 일 실시예에서, 패턴화된 템플릿 구조체(142)의 유전체 재료는 실리콘 질화물을 포함할 수 있고, 도핑된 반도체 스페이서들(244)의 재료는 폴리실리콘을 포함한다. 이러한 실시예에서, 절연 캡 층(70L)의 유전체 재료는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함할 수 있다. 절연 캡 층(70L)의 유전체 재료는 화학 증착과 같은 컨포멀 침착 공정에 의해 침착될 수 있거나, 또는 스핀 코팅과 같은 자가 평탄화 공정에 의해 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 화학적 기계적 평탄화를 포함할 수 있는 평탄화 공정에 의해 희생 필라 구조체들(48)의 상단 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 윤곽형성된 드레인 선택 레벨 라인 트렌치들(174)을 충전하는 절연 캡 층(70L)의 각각의 부분은 본 명세서에서 드레인 선택 레벨 격리 구조체(72)로 지칭된다. 일 실시예에서, 절연 캡 층(70L)의 상단 표면은 희생 필라 구조체들(48)의 상단 표면들과 동일 평면 상에 있을 수 있다.
적어도 희생 매트릭스 층(170)은 도 8 및 도 22 내지 도 24의 프로세싱 단계들을 통해 도 3a 및 도 3b의 프로세싱 단계들에 의해, 패턴화된 템플릿 구조체(142), 패턴화된 템플릿 구조체(142)의 측벽들과 접촉하는 도핑된 반도체 스페이서들(244), 및 절연 캡 층(70L)의 조합으로 대체될 수 있다. 일 실시예에서, 최상단 희생 재료 층(42) 및 희생 매트릭스 층(170)의 조합은 패턴화된 템플릿 구조체(142), 패턴화된 템플릿 구조체(142)의 측벽들과 접촉하는 도핑된 반도체 스페이서들(244), 및 절연 캡 층(70L)의 조합으로 대체될 수 있다.
각자의 템플릿 재료 블록(145)(즉, 패턴화된 템플릿 구조체(142)의 개별 부분)과 접촉하는 메모리 스택 구조체들(55)의 각각의 그룹은 템플릿 재료 블록에 의해 둘러싸인 메모리 스택 구조체들(55)의 제1 행들 및 하나의 면 상에서만 템플릿 재료 블록과 접촉하는, 즉 템플릿 재료 블록에 의해 둘러싸이지 않는 메모리 스택 구조체들(55)의 제2 행들을 포함한다. 메모리 스택 구조체들(55)의 제1 행들은 패턴화된 템플릿 구조체(142)와 접촉하고, 도핑된 반도체 스페이서들(244) 중 임의의 것과 접촉하지 않는다. 메모리 스택 구조체들(55)의 제2 행들은 패턴화된 템플릿 구조체(142), 및 도핑된 반도체 스페이서들(244) 중 각자의 것과 접촉한다.
도 25를 참조하면, 메모리 개구들(49) 내의 희생 필라 구조체들(48)은 메모리 어레이 영역(100) 내의 메모리 개구 충전 구조체들(58)로 대체될 수 있다. 각각의 메모리 개구 충전 구조체(58)는 메모리 스택 구조체(55) 및 메모리 스택 구조체(55) 위에 놓이는 드레인 영역(63)을 포함한다. 드레인 영역들(63)의 측벽들은 패턴화된 템플릿 구조체(142)와 절연 캡 층(70L)의 조합의 측벽들과 접촉한다. 접촉 영역(300)에서의 지지 개구들(19) 내의 희생 필라 구조체들(48)은 지지 필라 구조체들 내에서 대체될 수 있는데, 이들은 메모리 개구들(49)에 대한 지지 개구들(19)의 측방향 치수들에서의 차이들에 의해 유도될 수 있는 측방향 치수들의 위치들 및 변화들을 제외하고는, 메모리 개구 충전 구조체들(58)과 동일할 수 있다. 메모리 개구 충전 구조체들(58)은 전기 바이어스 하에서 전류를 흐르게 하는 능동 디바이스 컴포넌트들을 포함하는 한편, 지지 필라 구조체들은 전류 흐름을 가능하게 하는 구성에서 전기적으로 접속되지 않으며, 따라서, 후속 프로세싱 단계들에서 기계적 지지를 제공하는 구조적 컴포넌트들로서만 기능한다. 도 13a 내지 도 13e에 도시된 프로세싱 단계들은 메모리 어레이 영역(100)을 갖는 각각의 희생 필라 구조체(48)를 메모리 개구 충전 구조체(68)로 대체하기 위해, 그리고 접촉 영역 내의 각각의 희생 필라 구조체(48)를 지지 필라 구조체로 대체하기 위해 채용될 수 있다.
도 26을 참조하면, 포토레지스트 층(도시되지 않음)이 절연 캡 층(70L) 위에 적용될 수 있고, 메모리 개구 충전 구조체들(58)의 클러스터들 사이의 영역들에 개구들을 형성하도록 리소그래피로 패턴화될 수 있다. 개구들은 제1 수평 방향을 따라서 측방향으로 연장되는 직선형 에지들을 갖는 직사각형 개구들일 수 있다. 개구들의 영역들은 메모리 어레이 영역(100) 내의 메모리 개구 충전 구조체들(58)의 영역들과 또는 접촉 영역(300) 내의 지지 필라 구조체들의 영역들과 중첩되지 않는다. 또한, 개구들의 영역들은 패턴화된 템플릿 구조체(142) 또는 도핑된 반도체 스페이서들(244)의 영역들과 중첩되지 않는다.
포토레지스트 층의 패턴은 후면 트렌치들(79)을 형성하기 위해 이방성 에치를 채용하여 절연 캡 층(70L), 교번하는 스택(32, 42), 및 역-단차형 유전체 재료 부분(65)을 통해 전사될 수 있다. 후면 트렌치들(79)은 절연 캡 층(70L)의 상단 표면으로부터 소스 레벨 희생 층(104)의 상단 표면으로 수직으로 연장되고, 메모리 어레이 영역(100) 및 접촉 영역(300)을 통해 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)(이는 제1 수평 방향(hd1)에 수직임)을 따라서 서로 간에 측방향으로 이격될 수 있다. 메모리 스택 구조체들(55)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 메모리 스택 구조체들(55)의 다수의 행들이 각각의 이웃하는 쌍인 후면 트렌치(79)와 드레인 선택 레벨 격리 구조체(72) 사이에, 그리고 각각의 이웃하는 쌍인 드레인 선택 레벨 격리 구조체들(72) 사이에 위치될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다. 패턴화된 템플릿 구조체(142)는 절연 캡 층(70L), 최상단 절연 층(32), 및 메모리 개구 충전 구조체들(58)의 측벽들에 의해 봉지된다.
도 27을 참조하면, 도 15a 내지 도 15e의 프로세싱 단계들은 공정중 소스 레벨 재료 층들(10')을 소스 레벨 재료 층들(10)로 대체하도록 수행될 수 있다. 소스 접촉 층(114)이 메모리 개구 충전 구조체들(58)의 수직 반도체 채널들(60)의 각각의 측벽의 하부 부분과 접촉한다. 소스 레벨 재료 층들(10)은, 제1 실시예에서와 같이, 매립형 소스 층(112, 114, 116), 소스 레벨 절연 층(117), 및 선택적인 소스 선택 레벨 전도성 층(118)을 포함하는 층들의 세트를 포함할 수 있다.
후속으로, 희생 재료 층들(42)은 절연 층들(32), 절연 캡 층들(70L), 소스 접촉 층(114), 및 드레인 영역들(63)에 대해 선택적으로 제거될 수 있다. 예를 들어, 절연 층들(32), 절연 캡 층(70L), 역-단차형 유전체 재료 부분(65)(도 2b 및 도 3b에 도시됨)의 재료들, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 희생 재료 층들(42)의 재료들을 선택적으로 에칭하는 에천트가, 예를 들어 등방성 에치 공정을 채용하여, 후면 개구(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32), 절연 캡 층(70L), 역-단차형 유전체 재료 부분(65), 및 메모리 필름들(50)의 최외측 층의 재료들은 실리콘 산화물 재료들을 포함할 수 있다.
등방성 에치 공정은 습식 에치 용액을 채용하는 습식 에치 공정일 수 있거나, 또는 에천트가 증기 상으로 후면 개구(79) 내로 도입되는 기체 상 (건식) 에치 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에치 공정은, 예시적인 구조체가 인산을 포함하는 습식 에치 탱크 내에서 침지되는 습식 에치 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다.
후면 리세스들(43) 각각은 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 후면 리세스들(43) 각각의 측방향 치수는 각자의 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 재료가 제거된 볼륨들에서 복수의 후면 리세스들(43)이 형성될 수 있다. 후면 리세스들(43) 각각은 기판 반도체 층(9)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 후면 리세스들(43) 각각은 전체에 걸쳐서 균일한 높이를 가질 수 있다.
도 28을 참조하면, 후면 차단 유전체 층(44)이 후면 리세스들(43) 내에 후속으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 전하 저장 층들(54)과 전기 전도성 층들 사이의 전하 터널링이 후면 리세스들(43) 내에 후속으로 형성되는 것을 방지하기 위해 후속하여 채용되는 적어도 하나의 유전체 재료를 포함할 수 있다. 예를 들어, 후면 차단 유전체 층(44)은 실리콘 산화물 및/또는 유전체 금속 산화물, 예컨대 알루미늄 산화물을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 증착 또는 원자 층 침착과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 6 nm, 예컨대 2 내지 4 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
후속으로, 적어도 하나의 금속성 재료가 후면 리세스들(43) 내에 그리고 후면 트렌치들(79)의 주연부 부분들에서 침착될 수 있다. 예를 들어, 금속성 배리어 층(46A)은, 예를 들어 화학 증착에 의해, 후면 리세스들(43) 내에 컨포멀로 침착될 수 있다. 금속성 배리어 층(46A)은 제1 실시예에서와 동일한 재료를 포함할 수 있다. 후속으로, 금속 충전 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치들(79)의 측벽들 상에, 그리고 절연 캡 층(70L)의 상단 표면 위에 침착되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료 층(46B)은 제1 실시예에서와 동일한 재료를 포함할 수 있다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 금속성 재료 층이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 절연 캡 층(70L) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 절연 층들(32)의 쌍과 같은 수직으로 이웃하는 쌍인 유전체 재료 층들 사이에 위치된 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 금속성 재료 층은 후면 트렌치들(79) 내에 또는 절연 캡 층(70L) 위에 위치된 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
연속적인 전기 전도성 재료 층의 침착된 금속성 재료는, 예를 들어 등방성 습식 에치, 이방성 건식 에치, 또는 이들의 조합에 의해, 각각의 후면 접촉 트렌치(79)의 측벽들로부터 그리고 절연 캡 층(70L) 위로부터 에치백된다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조체일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극들과 전기적으로 상호접속하는, 즉 전기적으로 단락되는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조체들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극 또는 선택 게이트 전극으로서 기능하는 워드 라인일 수 있다.
도 29를 참조하면, 유전체 재료가 후면 트렌치들(79) 내에 침착되어 유전체 벽 구조체들(76)을 형성한다. 유전체 벽 구조체들(76) 각각은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택의 각각의 층을 통해 수직으로 연장될 수 있다. 각각의 유전체 벽 구조체(76)는 절연 캡 층(70L)의 측벽들과 접촉할 수 있다.
후속으로, 절연 캡 층(70L)의 재료는 에치 공정에 의해 리세스되어, 패턴화된 템플릿 구조체(142)의 상단 표면들을 물리적으로 노출시킬 수 있다. 예를 들어, 절연 캡 층(70L)이 실리콘 산화물을 포함하는 경우, 희석된 플루오르화수소산을 이용하는 습식 에치 공정이 채용되어, 패턴화된 템플릿 구조체(142)의 상단 표면들을 포함하는 수평 평면 위에 놓이는 절연 캡 층의 수평 부분들을 제거할 수 있다. 절연 캡 층(70L)의 나머지 부분들은 각각의 유전체 벽 구조체(76) 및 드레인 선택 레벨 격리 구조체들(72)의 양 면들 상에 위치된 절연 캡 스트립들(70)을 포함할 수 있다. 각각의 절연 캡 스트립(70)은, 제1 수평 방향(hd1)을 따라서 측방향으로 연장되고 제2 수평 방향(hd2)을 따라서 균일한 간격만큼 측방향으로 이격되는 직선형 측벽들의 쌍을 가질 수 있다.
각각의 드레인 선택 레벨 격리 구조체(72)는 상부 윤곽형성된 측벽들의 쌍, 중간 윤곽형성된 측벽들의 쌍, 및 하부 윤곽형성된 측벽들의 쌍을 포함할 수 있다. 각각의 상부 윤곽형성된 측벽은 제1 수평 방향(hd1)을 따라서 배열된 일정 행의 드레인 영역들(63)의 측벽들과 접촉한다. 또한, 각각의 상부 윤곽형성된 측벽은 제1 수평 방향(hd1)을 따라서 배열된 일정 행의 메모리 필름들(50)의 외부 측벽들의 상부 단부 영역들과 접촉한다. 또한, 각각의 상부 윤곽형성된 측벽은 템플릿 재료 블록의 측벽의 평면형 수직 측벽 세그먼트들의 상부 영역들, 즉 패턴화된 템플릿 구조체(142)의 개별 부분과 접촉한다. 각각의 중간 윤곽형성된 측벽은, 제1 수평 방향(hd1)을 따라서 배열되고 수직 에지들에서 서로 간에 인접하는 볼록한 수직 측벽 세그먼트들을 포함하고 볼록한 수직 측벽 세그먼트들 및 도핑된 반도체 스페이서(244)의 평면형 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 형성하는 도핑된 반도체 스페이서(244)의 윤곽형성된 측벽과 접촉한다. 각각의 드레인 선택 레벨 격리 구조체(72)는 상부 윤곽형성된 측벽 및 하부 윤곽형성된 측벽의 레벨들에서보다 중간 윤곽형성된 측벽의 레벨에서 더 좁을 수 있다. 각각의 상부 윤곽형성된 측벽은 제1 수평 방향(hd1)을 따라서 배열된 일정 행의 메모리 필름들(50)의 외부 측벽들의 영역들과 접촉한다. 또한, 각각의 하부 윤곽형성된 측벽은 템플릿 재료 블록의 측벽의 평면형 수직 측벽 세그먼트들의 하부 영역들과 접촉한다.
도 30a 및 도 30b를 참조하면, 패턴화된 템플릿 구조체(142)는 에치 공정에 의해 메모리 개구 충전 구조체들(58), 절연 캡 스트립들(70), 드레인 선택 레벨 격리 구조체들(72), 도핑된 반도체 스페이서들(244), 최상단 절연 층(32), 및 유전체 벽 구조체(76)에 대해 선택적으로 제거될 수 있다. 에치 공정은 이방성 에치 공정(예컨대, 반응성 이온 에치 공정) 또는 등방성 에치 공정(예컨대, 습식 에치 공정)일 수 있다. 일 실시예에서, 메모리 스택 구조체들(55) 내에 드레인 영역들(63) 및 메모리 필름들(50)을 포함하는 메모리 개구 충전 구조체들(58)의 물리적으로 노출된 부분들 및 도핑된 반도체 스페이서들(244)의 재료들에 대해 선택적으로 템플릿 재료 블록들을 제거하는 습식 에치 공정을 채용하여, 패턴화된 템플릿 구조체(142)의 템플릿 재료 블록들(145) 각각의 전체가 제거될 수 있다. 예를 들어, 패턴화된 템플릿 구조체(142)의 템플릿 재료 블록들이 실리콘 질화물을 포함하거나 본질적으로 실리콘 질화물로 이루어지는 경우, 고온의 인산을 채용하는 습식 에치 공정이 패턴화된 템플릿 구조체(142)를 제거하기 위해 채용될 수 있다. 드레인 선택 레벨 공동들(143)은 각각의 볼륨에서 형성되고, 그로부터 패턴화된 템플릿 구조체(142)의 템플릿 재료 블록들이 제거된다. 도핑된 반도체 스페이서들(244)에 의해 커버되지 않는 각각의 메모리 필름(50)의 외부 측벽들의 영역들은 물리적으로 노출될 수 있다.
메모리 개구 충전 구조체들(58)의 제1 행들(각각의 드레인 선택 레벨 공동(143) 내의 메모리 개구 충전 구조체들(58)의 최외측 행들이 아님) 내의 메모리 필름들(50)의 각각의 물리적으로 노출된 표면은 원통형 구성을 가질 수 있다. 따라서, 메모리 개구 충전 구조체들(58)의 제1 행들을 갖는 각각의 메모리 필름(50)의 외부 측벽의 물리적으로 노출된 부분은 메모리 필름(50)을 포함하는 메모리 개구 충전 구조체(58)의 볼륨의 기하학적 중심을 통과하는 수직 축을 중심으로 360도를 방위각으로 에워쌀 수 있다. 메모리 개구 충전 구조체들(58)의 제2 행들(각각의 드레인 선택 레벨 공동(143) 내의 메모리 개구 충전 구조체들(58)의 2개의 최외측 행들임) 내의 각각의 메모리 필름(50)은 각자의 도핑된 반도체 스페이서(244)에 의해 접촉될 수 있다.
도 31a 및 도 31b를 참조하면, 적어도 하나의 전기 전도성 재료가 드레인 선택 레벨 공동들(143)의 볼륨들 내에 침착될 수 있다. 적어도 하나의 전기 전도성 재료는 메모리 스택 구조체들(55)의 외부 표면들 바로 위에 침착된다. 적어도 하나의 전기 전도성 재료는 금속성 질화물 라이너 재료 및 금속성 충전 재료를 포함할 수 있다. 금속성 질화물 라이너 재료는, 예를 들어 TiN, TaN, 및/또는 WN을 포함할 수 있다. 금속성 충전 재료는, 예를 들어 W, Co, Mo, 및 Ru를 포함할 수 있다. 적어도 하나의 전기 전도성 재료 각각은 컨포멀로(예를 들어, 화학 증착 공정을 채용하여) 또는 비-컨포멀로(예를 들어, 물리 증착 공정을 채용하여) 침착될 수 있다. 적어도 하나의 전기 전도성 재료는, 예를 들어 화학적 기계적 평탄화 공정에 의해, 드레인 영역들(63)의 상단 표면들을 포함하는 수평 평면에서 또는 그 위에서 평탄화될 수 있다. 후속으로, 적어도 하나의 전기 전도성 재료는, 예를 들어 리세스 에치 공정에 의해, 드레인 영역들(63)의 하단 표면들을 포함하는 수평 평면 아래에서 수직으로 리세스될 수 있다. 리세스 에치 공정은 드레인 영역들(63), 절연 캡 스트립들(70), 및 드레인 선택 레벨 격리 구조체들(72)의 재료들에 대해 선택적일 수 있다. 각각의 드레인 선택 레벨 공동(143)은 적어도 하나의 전기 전도성 재료의 각자의 부분으로 충전될 수 있다. 적어도 하나의 전기 전도성 재료의 나머지 부분들 및 도핑된 반도체 스페이서들(244)의 조합은 드레인 선택 레벨 전도성 스트립들(146)을 구성한다. 일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146)은 적어도 하나의 침착된 전기 전도성 재료의 각자의 부분 및 도핑된 반도체 스페이서들(244)의 각자의 쌍의 조합을 포함할 수 있다.
각각의 드레인 선택 레벨 전도성 스트립(146)은 대체로 제1 수평 방향(hd1)을 따라서 연장된다. 각각의 드레인 선택 레벨 전도성 스트립(146)은 도핑된 반도체 스페이서들(244)의 쌍, 드레인 선택 레벨 금속성 질화물 라이너(146L)(이는 금속성 질화물 라이너 재료의 나머지 부분임), 및 드레인 선택 레벨 금속성 충전 재료 부분(146F)(이는 금속성 충전 재료의 나머지 부분임)을 포함할 수 있다. 드레인 선택 레벨 금속성 질화물 라이너(146L)가, 이웃하는 쌍인 드레인 선택 레벨 격리 구조체(72)와 유전체 벽 구조체(76) 사이에, 또는 이웃하는 쌍인 드레인 선택 레벨 격리 구조체들(72) 사이에 위치된 메모리 스택 구조체들(55)의 그룹 내의 모든 메모리 필름들(50)의 측벽들과 접촉한다. 도핑된 반도체 스페이서(244)가, 이웃하는 쌍인 드레인 선택 레벨 격리 구조체(72)와 유전체 벽 구조체(76) 사이에, 또는 이웃하는 쌍인 드레인 선택 레벨 격리 구조체들(72) 사이에 위치되는 메모리 스택 구조체들(55)의 그룹 내의 메모리 스택 구조체들(55)의 최외측 행 내의 메모리 필름들(50)의 외부 측벽들과 접촉한다.
도 32를 참조하면, 실리케이트 유리와 같은 유전체 재료가 드레인 선택 레벨 격리 구조체들(72), 절연 캡 스트립들(70), 드레인 영역들(63), 및 유전체 벽 구조체(76) 위에 침착될 수 있다. 유전체 재료는 평탄화되어 평면형 상단 표면을 제공할 수 있다. 유전체 재료의 평탄화된 나머지 부분은 접촉 레벨 유전체 층(80)을 구성한다. 드레인 접촉 비아 구조체들(88)은 드레인 영역들(63) 중 각자의 것의 상단 표면 상에 접촉 레벨 유전체 층(80)을 통하여 형성될 수 있다.
제1 및 제2 예시적인 구조체들의 모든 도면들을 참조하면, 제2 예시적인 구조체는 3차원 메모리 디바이스를 포함할 수 있다. 3차원 메모리 디바이스는 하기를 포함할 수 있다: 기판(8) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택; 교번하는 스택(32, 46) 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들(146) - 드레인 선택 레벨 전기 전도성 스트립들(146) 각각은 적어도 하나의 금속성 재료 부분(146L, 146F) 및 도핑된 반도체 스페이서(244)의 조합을 포함함 -; 이웃하는 쌍인 드레인 선택 레벨 전기 전도성 스트립들(146) 사이에 위치된 드레인 선택 레벨 격리 구조체(72); 메모리 필름(50), 및 교번하는 스택(32, 46) 및 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것을 통해 수직으로 연장된 수직 반도체 채널(60)을 포함하는 메모리 스택 구조체들(55); 및 메모리 스택 구조체들(55) 중 각자의 것의 상단 상에 위치된 드레인 영역들(63).
일 실시예에서, 각각의 도핑된 반도체 스페이서(244)는 각자의 금속성 재료 부분(146L), 즉 드레인 선택 레벨 금속성 질화물 라이너(146L)의 측벽과 접촉한다. 일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146)의 측벽들은 메모리 스택 구조체들(55)의 측벽들과 접촉하고, 드레인 영역들(63)의 측벽들과 수직으로 일치한다.
일 실시예에서, 각각의 도핑된 반도체 스페이서(244)는 메모리 스택 구조체들(55)의 각자의 서브세트의 볼록한 수직 표면들과 접촉한다. 일 실시예에서, 드레인 영역들(63) 각각의 하단 주연부는 메모리 스택 구조체들(55) 중 아래에 놓인 것의 외부 측벽의 최상단 주연부와 일치한다. 일 실시예에서, 각각의 메모리 필름(50)의 환형 상단 표면은 각자의 드레인 영역(63)의 하단 표면과 접촉한다.
도 31b에 도시된 일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146) 각각의 드레인 선택 레벨 금속성 질화물 라이너(146L)와 같은 적어도 하나의 금속성 재료 부분(146L, 146F)이 드레인 선택 레벨 격리 구조체(72)로부터 원위에 위치된 메모리 스택 구조체들(55)의 내부 행(IR) 내의 모든 메모리 필름들(50)의 전체 측벽들과 접촉한다. 드레인 선택 레벨 전기 전도성 스트립들(146) 각각의 드레인 선택 레벨 금속성 질화물 라이너(146L)와 같은 적어도 하나의 금속성 재료 부분(146L, 146F)은 메모리 스택 구조체들(55)의 내부 행(들)(IR)과 드레인 선택 레벨 격리 구조체(72) 사이에 위치된 메모리 스택 구조체들(55)의 외부 행(OR) 내의 모든 메모리 필름들(50)의 측벽들의 내부 부분들과 접촉한다. 도핑된 반도체 스페이서(244)는 메모리 스택 구조체들(55)의 외부 행 내의 모든 메모리 필름들(50)의 측벽들의 외부 부분들과 접촉한다.
일 실시예에서, 적어도 하나의 금속성 재료 부분(146L, 146F)은 금속성 질화물 라이너(146L) 및 금속성 충전 재료 부분(146F)을 포함하고; 도핑된 반도체 스페이서(244)는 금속성 질화물 라이너(146L)와 접촉한다. 일 실시예에서, 도핑된 반도체 스페이서(244)는 금속성 질화물 라이너(146L)의 하단 표면으로부터 수직으로 오프셋된 하단 표면을 갖는다.
일 실시예에서, 드레인 선택 레벨 격리 구조체(72)는 대체로 제1 수평 방향(hd1)을 따라서 연장되고; 드레인 선택 레벨 격리 구조체(72)는 제1 수평 방향(hd1)을 따라서 교번하는 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 한 쌍의 측방향으로 교번하는 시퀀스들을 포함한다. 일 실시예에서, 오목한 수직 측벽 세그먼트들 각각은 메모리 스택 구조체들 중 각자의 가장 근위의 것으로부터, 도핑된 반도체 스페이서(244)의 측방향 두께일 수 있는 균일한 측방향 간격만큼 측방향으로 이격된다.
일 실시예에서, 3차원 메모리 디바이스는 하기를 포함한다: 교번하는 스택(32, 46) 아래에 놓이고 메모리 스택 구조체들(55) 내의 수직 반도체 채널들(60)과 접촉하는 소스 접촉 층(114); 및 교번하는 스택(32, 46)을 통해 수직으로 연장되고, 제1 수평 방향(hd1)을 따라서 측방향으로 연장되고, 드레인 선택 레벨 전기 전도성 스트립들(146) 및 드레인 선택 레벨 격리 구조체(72)로부터 절연 캡 스트립(70)의 일부분만큼 측방향으로 이격되는 유전체 벽 구조체(76).
도 33a 및 도 33b를 참조하면, 본 발명의 제3 실시예에 따른 제3 예시적인 구조체는 제1 실시예의 도 4에 도시된 제1 예시적인 구조체와 동일할 수 있다. 최상단 희생 재료 층(42T)이 명확히 예시된다. 희생 필라 구조체들(48) 각각은 희생 매트릭스 층(170)을 통해 그리고 교번하는 스택(32, 42)을 통해 형성될 수 있는데, 이때 직선형 측벽이 교번하는 스택(32, 42)의 최하단 표면으로부터 희생 매트릭스 층(170)의 최상단 표면까지 연장된다. 각각의 희생 필라 구조체(48)는 공정중 구조체, 즉 후속 프로세싱 단계 동안 변형되는 구조체이다. 이와 같이, 공정중 희생 필라 구조체들(48) 각각은 각자의 공정중 희생 필라 구조체(48)의 하단 표면으로부터 희생 매트릭스 층(170)의 상단 표면까지 연장되는 직선형 측벽을 포함한다.
도 34a 및 도 34b를 참조하면, 희생 매트릭스 층(170)은 최상단 희생 재료 층(42T) 및 희생 필라 구조체들(48)(즉, 공정중 희생 필라 구조체들(48))에 대해 선택적으로 제거될 수 있다. 예를 들어, 최상단 희생 재료 층(42T)이 실리콘 질화물을 포함하는 경우, 그리고 희생 필라 구조체들(48)이 비정질 실리콘과 같은 반도체 재료를 포함하는 경우, 희생 매트릭스 층(170)은 희석된 플루오르화수소산을 채용하는 습식 에치 공정을 수행함으로써 최상단 희생 재료 층(42T) 및 희생 필라 구조체들(48)에 대해 선택적으로 제거될 수 있다.
도 35a 및 도 35b를 참조하면, 공정중 희생 필라 구조체들(48) 각각은 교번하는 스택(32, 42)의 최상단 희생 재료 층(42T) 아래의 레벨들에서의 측방향 범위를 감소시키지 않고서 교번하는 스택(32, 42) 위의 그의 측방향 범위를 등방성으로 감소시키도록 변형된다. 다시 말하면, 교번하는 스택(32, 42)에 임베드된 하부 영역들에 비해, 교번하는 스택(32, 42) 위로 돌출된 상부 영역들에서 더 작은 측방향 치수를 갖는 희생 필라 구조체들(48)을 제공하기 위해, 교번하는 스택(32, 42)의 최상단 표면 위로 돌출된 공정중 희생 필라 구조체들(48)의 상부 영역들이 박막화된다.
예를 들어, 희생 필라 구조체들(48)의 물리적으로 노출된 표면 부분들을 반도체 산화물 부분들(247)로 변환하기 위해 산화 공정이 수행될 수 있다. 예를 들어, 희생 필라 구조체들(48)이 비정질 실리콘을 포함하는 경우, 희생 필라 구조체들(48)의 표면 부분들을 실리콘 산화물 부분들로 변환하기 위해 열 산화 공정이 수행될 수 있다. 각각의 나머지 희생 필라 구조체(48)는 본 명세서에서 제1 최대 측방향 치수(mld1)로 지칭되는 각자의 최대 측방향 치수를 갖는 상부 영역(48U), 및 치수(mdl1)보다 더 큰, 본 명세서에서 제2 최대 측방향 치수(mld2)로 지칭되는 각자의 최대 측방향 치수를 갖는 하부 영역(48L)을 가질 수 있다. 상부 영역(48U)은 최상단 희생 재료 층(42T)의 하단 표면을 포함하는 수평 평면 위에 위치될 수 있고, 하부 영역(48L)은 최상단 희생 재료 층(42T)의 상단 표면을 포함하는 수평 평면 아래에 위치될 수 있다. 따라서, 희생 필라 구조체들은 교번하는 스택(32, 42)을 통해 연장되고, 교번하는 스택(32, 42) 위로 돌출되고 제1 최대 측방향 치수(mld1)를 갖는 각자의 상부 영역(48U), 및 교번하는 스택(32, 42) 내에 임베드되고 제1 최대 측방향 치수(mld1)보다 더 큰 제2 최대 측방향 치수(mld2)를 갖는 각자의 하부 영역(48L)을 포함한다.
도 36a 및 도 36b를 참조하면, 반도체 산화물 부분들(247)은 희생 필라 구조체들(48) 및 최상단 희생 재료 층(42T)에 대해 선택적으로 제거될 수 있다. 예를 들어, 희생 필라 구조체들(48) 및 최상단 희생 재료 층(42T)을 에칭하지 않고서 반도체 산화물 부분들(247)을 등방성으로 에칭하도록, 희석된 플루오르화수소산을 채용하는 습식 에치 공정이 수행될 수 있다.
도 37a 및 도 37b를 참조하면, 제1 템플릿 재료가 최상단 희생 재료 층(42T) 위에 침착될 수 있다. 제1 템플릿 재료는 희생 필라 구조체들(48) 및 절연 층들(32)의 재료들과 상이하고, 최상단 희생 재료 층(42T)의 재료와 동일하거나 상이할 수 있다. 일 실시예에서, 최상단 희생 재료 층(42T)은 실리콘 질화물을 포함할 수 있고, 제1 템플릿 재료는 실리콘 질화물을 포함할 수 있다. 제1 템플릿 재료는 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 제1 템플릿 재료의 잉여 부분들은 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 희생 필라 구조체들(48)의 상단 표면 위로부터 제거될 수 있다. 제1 템플릿 재료의 나머지 연속 부분은 제1 템플릿 재료 층(141L)을 형성하며, 이는 희생 필라 구조체들(48)의 상부 단부 부분들을 측방향으로 둘러싸는 연속적인 제1 템플릿 재료 부분이다. 희생 필라 구조체들(48)의 상단 표면들은 제1 템플릿 재료 층(141L)의 상단 표면들과 동일 평면 상에 있을 수 있다.
도 38a 및 도 38b를 참조하면, 포토레지스트 층과 같은 마스킹 층(도시되지 않음)이 제3 예시적인 구조체 위에 적용될 수 있고, 메모리 어레이 영역(100) 내의 다수의 영역들을 커버하기 위해 리소그래피 노광 및 현상에 의해 패턴화될 수 있다. 희생 필라 구조체들(48)의 패턴은 도 5에 도시된 제1 예시적인 구조체에서와 동일할 수 있다. 포토레지스트 층 내의 개구들의 패턴의 패턴은 도 5에 도시된 제1 예시적인 구조체에서의 포토레지스트 층 내의 개구들의 패턴의 보완일 수 있다. 다시 말하면, 도 5의 제1 예시적인 구조체에서의 제1 영역들(A1) 및 제2 영역들(A2)의 조합들의 보완물에 대응하는 제3 예시적인 구조체의 모든 영역들이 패턴화된 포토레지스트 층으로 커버될 수 있고, 도 5의 제1 예시적인 구조체에서의 제1 영역들(A1) 및 제2 영역들(A2)의 조합에 대응하는 제3 예시적인 구조체의 모든 영역들이 제3 예시적인 구조체 위의 포토레지스트 층 내의 개구들을 포함할 수 있다. 다시 말하면, 제3 실시예에서의 패턴화된 포토레지스트 층은 도 5에 도시된 제1 및 제2 영역들(A1, A2) 내의 개구들을 포함한다.
제1 템플릿 재료 층(141L)은 패턴화된 포토레지스트 층을 에치 마스크로서 채용한 이방성 에치 공정에 의해 제1 템플릿 재료 부분들(141)로 패턴화될 수 있다. 구체적으로, 제1 템플릿 재료 층(141L)의 마스킹되지 않은 영역들은 포토레지스트 층 및 희생 필라 구조체들(48)의 재료에 대해 선택적인 에치 화학작용을 채용하여 이방성으로 에칭될 수 있다. 예를 들어, 희생 필라 구조체들(48)이 비정질 실리콘을 포함하는 경우, 그리고 희생 매트릭스 층(170)이 실리케이트 유리 재료를 포함하는 경우, 실리콘 및 실리콘 산화물에 대해 선택적으로 실리콘 질화물을 에칭하는 에치 화학작용, 예컨대 이온 지원이 전혀 없거나 최소인, CHF4/O2, CF4/O2, SF6, 또는 SF6/O2를 채용하는 반응성 이온 에치 공정이 이방성 에치 공정을 위해 채용될 수 있다. 제1 템플릿 재료 층(141L) 및 최상단 희생 재료 층(42T)은 포토레지스트 층에 의해 커버되지 않은 각각의 영역에서 에칭-스루될 수 있다. 드레인 선택 레벨 라인 트렌치들(173, 174)은 이방성 에치 공정에 의해 형성될 수 있다. 드레인 선택 레벨 라인 트렌치들(173, 174)은 드레인 선택 레벨에서 형성되는 라인 트렌치들인데, 이러한 드레인 선택 레벨은 드레인 선택 게이트 전극들이 후속으로 형성되는 레벨이다. 드레인 선택 레벨 라인 트렌치들(173, 174)의 패턴은 도 8에 도시된 제1 예시적인 구조체에서와 동일할 수 있다.
드레인 선택 레벨 라인 트렌치들(173, 174)은 직선형 드레인 선택 레벨 라인 트렌치들(173)(도 8에 도시된 바와 같고, 도 8에서와 동일한 기하학적 형상을 가짐) 및 윤곽형성된 드레인 선택 레벨 라인 트렌치들(174)을 포함할 수 있다. 직선형 드레인 선택 레벨 라인 트렌치들(173)은 제1 수평 방향을 따라서 연장되는 직선형 측벽들의 각자의 쌍을 포함한다. 윤곽형성된 드레인 선택 레벨 라인 트렌치들(174)은 대체로 제1 수평 방향(hd1)을 따라서 연장된다. 각각의 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)는 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 각자의 교번하는 시퀀스를 포함하는 측벽들의 쌍을 가질 수 있다. 평면형 수직 측벽 세그먼트들은 패턴화된 제1 템플릿 재료 부분들(141)의 물리적으로 노출된 표면 세그먼트들이다. 오목한 수직 측벽 세그먼트들은 희생 필라 구조체들(48)의 물리적으로 노출된 표면 세그먼트들이다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속으로 제거될 수 있다.
대체로, 제1 템플릿 재료 부분들(141)은 교번하는 스택(32, 42) 위에 그리고 희생 필라 구조체들(48)의 상부 영역들 둘레에 제1 템플릿 재료 층(141L)을 침착시키는 것, 제1 템플릿 재료 층(141L) 및 희생 필라 구조체들(48) 위에 개구들을 포함하는 마스킹 층을 형성하는 것, 및 희생 필라 구조체들(48)에 대해 선택적으로, 즉 희생 필라 구조체들(48)을 에칭하지 않고서, 제1 템플릿 재료 층(141L)의 마스킹되지 않는 영역들을 이방성으로 에칭하는 것에 의해 형성될 수 있다. 마스킹 층 내의 개구들은 각자의 균일한 폭을 가질 수 있다. 제1 템플릿 재료 층(141L)의 나머지 부분들은 제1 템플릿 재료 부분들(141)을 구성한다.
도 39a 및 도 39b를 참조하면, 본 명세서에서 컨포멀 템플릿 재료 라이너(144L)로 지칭되는 제2 템플릿 재료 층이 제1 템플릿 재료 부분들(141), 희생 필라 구조체들(48), 및 최상단 절연 층(32)의 물리적으로 노출된 표면들 상에 컨포멀로 침착될 수 있다. 컨포멀 템플릿 재료 라이너(144L)의 재료는 제1 템플릿 재료 부분들(141)의 재료(들)와 동일할 수 있거나 또는 그와 상이할 수 있다. 컨포멀 템플릿 재료 라이너(144L)의 재료는 본 명세서에서 제2 템플릿 재료로 지칭된다. 제2 템플릿 재료는 절연 캡 층을 형성하기 위해 후속으로 채용될 재료와 상이하다. 일 실시예에서, 컨포멀 템플릿 재료 라이너(144L)는 실리콘 질화물과 같은 유전체 재료를 포함한다. 일 실시예에서, 제1 템플릿 재료 부분들(141) 및 컨포멀 템플릿 재료 라이너(144L)는 절연 층들(32)의 재료(예컨대, 실리콘 산화물)와 상이한 동일한 재료(예컨대, 실리콘 질화물)를 포함한다. 일 실시예에서, 제1 템플릿 재료 부분들(141) 및 컨포멀 템플릿 재료 라이너(144L)는 실리콘 질화물을 포함할 수 있고/있거나, 본질적으로 그로 이루어질 수 있다. 컨포멀 템플릿 재료 라이너(144L)는 저압 화학 증착(LPCVD) 공정과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 컨포멀 템플릿 재료 라이너(144L)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
도 40a 및 도 40b를 참조하면, 컨포멀 템플릿 재료 라이너(144L)는, 예를 들어 반응성 이온 에치 공정에 의해 이방성으로 에칭될 수 있다. 이방성 에치 공정은 희생 필라 구조체들(48) 및 절연 층들(32)의 재료에 대해 선택적일 수 있다. 예를 들어, 컨포멀 템플릿 재료 라이너(144L) 및 제1 템플릿 재료 부분들(141)이 실리콘 질화물을 포함하는 경우, 그리고 희생 필라 구조체들(48)이 반도체 재료를 포함하는 경우, 이온 지원이 전혀 없거나 최소인, CHF4/O2, CF4/O2, SF6, 또는 SF6/O2를 채용하는 이방성 에치가 실리콘 산화물에 대해 선택도를 제공하기 위해 채용될 수 있다. 컨포멀 템플릿 재료 라이너(144L)의 수평 부분들은 이방성 에치 공정에 의해 제거되고, 컨포멀 템플릿 재료 라이너(144L)의 나머지 수직 부분들은 제2 템플릿 재료 부분들(144)을 구성한다. 제2 템플릿 재료 부분들(144)은 각각의 제1 템플릿 재료 부분(141)의 측벽들 상에 형성된다. 일 실시예에서, 한 쌍의 제2 템플릿 재료 부분들(144)이 제1 템플릿 재료 부분(141) 상에 형성될 수 있다. 드레인 선택 레벨 라인 트렌치들(173, 174)은 이방성 에치 공정에 의해 수직으로 연장된다.
제1 템플릿 재료 부분(141), 적어도 하나의 제2 템플릿 재료 부분(144), 및 최상단 희생 재료 층(42T)(존재하는 경우)의 아래에 놓인 부분의 각각의 인접한 조합이 템플릿 재료 블록(145)을 구성한다. 모든 템플릿 재료 블록들(145)의 집합은 패턴화된 템플릿 구조체(142)를 구성한다. 일 실시예에서, 템플릿 재료 블록들(145)은 임의의 반도체 재료가 없을 수 있다.
제2 템플릿 재료 부분들(144)은 균일한 측방향 두께를 갖는 스페이서들로서 형성될 수 있다. 직선형 드레인 선택 레벨 라인 트렌치(173)(도 10에 도시됨)의 주연부에서 형성되는 제2 템플릿 재료 부분들(144)의 서브세트는 제1 수평 방향(hd1)을 따라서 측방향으로 연장되는 직선형 측벽들의 쌍을 가질 수 있다. 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 주연부에 형성된 제2 템플릿 재료 부분들(144)의 서브세트는 내부 측벽 및 외부 측벽을 가질 수 있다. 내부 측벽은, 제1 템플릿 재료 부분(141)의 각자의 것과 접촉하는 평면형 수직 측벽 세그먼트들 및 일정 행의 희생 필라 구조체들(48)의 측벽들의 상위 부분들과 접촉하는 오목한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 가질 수 있다. 외부 측벽은 일정 세트의 볼록한 수직 측벽 세그먼트들을 가질 수 있다. 일 실시예에서, 외부 측벽은, 대체로 제1 수평 방향(hd1)을 따라서 연장되는, 평면형 수직 측벽 세그먼트들 및 볼록한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 가질 수 있다. 다른 실시예에서, 외부 측벽은 수직 에지들에서 서로 간에 인접하는 볼록한 수직 측벽 세그먼트들을 가질 수 있다. 제2 템플릿 재료 부분들(144)의 볼록한 수직 측벽 세그먼트들은 제2 템플릿 재료 부분들(144)의 측방향 두께인 동일한 균일한 측방향 간격만큼 희생 필라 구조체들(48)의 측벽들 중 가장 근위의 것으로부터 측방향으로 이격될 수 있다. 각각의 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 나머지 볼륨은, 제1 수평 방향(hd1)을 따라서 측방향으로 연장되고 변조된 폭을 갖는 갭을 한정한다. 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)에 의해 한정된 갭은 윤곽형성된 드레인 선택 레벨 라인 트렌치(174)의 어느 한 면 상에 위치된 주변 행들의 희생 필라 구조체들(48)의 측벽들에 자가 정렬된다. 최상단 절연 층(32)의 상단 표면은 드레인 선택 레벨 라인 트렌치들(173, 174) 각각의 하단에서 물리적으로 노출될 수 있다.
도 41a 및 도 41b를 참조하면, 유전체 재료가 드레인 선택 레벨 라인 트렌치들(173, 174) 내에 그리고 패턴화된 템플릿 구조체(142)(즉, 템플릿 재료 블록들(145)) 위에 침착될 수 있다. 유전체 재료는 리세스 에치 및/또는 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 패턴화된 템플릿 구조체(142)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 유전체 재료의 나머지 부분들은 절연 캡 층을 구성하는데, 이들은 드레인 선택 레벨 라인 트렌치들(173, 174)을 충전한다. 구체적으로, 제1 실시예에 대해 전술된 바와 같이, 윤곽형성된 드레인 선택 레벨 라인 트렌치들(174) 내의 유전체 재료의 나머지 부분들은 드레인 선택 레벨 격리 구조체들(72)을 구성하고, 직선형 드레인 선택 레벨 라인 트렌치들(173) 내의 유전체 재료의 나머지 부분들은 절연 캡 스트립들을 구성한다.
적어도 희생 매트릭스 층(170)은, 도 41a 및 도 41b의 프로세싱 단계들을 통해 도 34a 및 도 34b의 프로세싱 단계들에 의해, 패턴화된 템플릿 구조체(142) 및 절연 캡 층의 조합(즉, 도 20a, 도 20b, 도 31a, 및 도 31b에 도시된 절연 캡 스트립들(70)과 같은 절연 캡 스트립들 및 드레인 선택 레벨 격리 구조체들(72)의 조합)으로 대체될 수 있다. (도 20a, 도 20b, 도 31a, 및 도 31b에 도시된 절연 캡 스트립들(70)과 같은 절연 캡 스트립들 및 드레인 선택 레벨 격리 구조체들(72)과 같은) 패턴화된 템플릿 구조체(142) 및 유전체 재료 부분들의 조합은 교번하는 스택(32, 42) 위에 그리고 희생 필라 구조체들(48)의 상부 영역들(48U) 둘레에 형성된다. 패턴화된 템플릿 구조체(142)는, 희생 필라 구조체들(48)의 각자의 서브세트의 상부 영역들(48U)을 측방향으로 둘러싸고 복수의 볼록한 수직 측벽 세그먼트들을 포함하는 각자의 측벽을 갖는 템플릿 재료 블록들(145)을 포함한다. 일 실시예에서, 최상단 희생 재료 층(42T)과 희생 매트릭스 층(170)의 조합은 패턴화된 템플릿 구조체(142)와 절연 캡 층의 조합으로 대체될 수 있다. 패턴화된 템플릿 구조체(142)는, 희생 필라 구조체들(48)의 각자의 서브세트의 상부 영역을 측방향으로 둘러싸고 복수의 볼록한 수직 측벽 세그먼트들을 포함하는 각자의 측벽을 갖는 템플릿 재료 블록들(145)을 포함한다. 패턴화된 템플릿 구조체(142)의(즉, 템플릿 재료 블록들(145)의) 복수의 볼록한 수직 측벽 세그먼트들은 드레인 선택 레벨 격리 구조체들(72)의 복수의 오목한 수직 측벽 세그먼트들과 접촉한다.
도 42a 및 도 42b를 참조하면, 패턴화된 템플릿 구조체(142), 드레인 선택 레벨 격리 구조체들(72), 및 교번하는 스택(32, 42)의 재료들에 대해 선택적으로 희생 필라 구조체들(48)의 재료를 에칭하는 등방성 에천트가 제3 예시적인 구조체에 적용될 수 있다. 희생 필라 구조체들(48)은, 이러한 프로세싱 단계에서 메모리 개구들(49)의 충전되지 않은 볼륨들인 메모리 공동들(49')을 형성하기 위해 등방성 에천트에 의해 제거된다. 예를 들어, 희생 필라 구조체들(48)이 실리콘을 포함하는 경우에, 희생 필라 구조체들(48)은 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에치 공정에 의해 제거될 수 있다.
도 43a 및 도 43b를 참조하면, 차단 유전체(52) 및 전하 저장 층(54)이 컨포멀 침착 공정을 채용하여 연속적인 재료 층들로서 형성될 수 있다. 차단 유전체(52)는 제1 및 제2 실시예들에서와 동일한 조성 및 두께를 가질 수 있다. 전하 저장 층(54)은 제1 및 제2 실시예들에서와 동일한 조성 및 두께를 가질 수 있다. 커버 재료 층(261L)은 차단 유전체(52) 및 전하 저장 층(54)의 재료들에 대해 선택적으로 제거될 수 있는 희생 재료인 커버 재료를 컨포멀로 침착시킴으로써 형성될 수 있다. 커버 재료 층(261L)은, 예를 들어 비정질 실리콘, 실리콘-게르마늄 합금, 비정질 탄소, 또는 다이아몬드 유사 탄소(diamond-like carbon, DLC)를 포함할 수 있다.
도 44a 및 도 44b를 참조하면, 커버 재료 층(261L)의 부분들은 반응성 이온 에치 공정과 같은 이방성 에치 공정에 의해 제거될 수 있다. 패턴화된 템플릿 구조체(142) 위에 놓이거나 차단 유전체(52) 또는 전하 저장 층(54)의 위에 놓이는 부분들에 의해 마스킹되지 않는 커버 재료 층(261L)의 부분들이 메모리 개구들(49) 내측으로부터 제거된다. 따라서, (도 20a, 도 20b, 도 31a, 및 도 31b에 도시된 절연 캡 스트립들(70)과 같은 절연 캡 스트립들 및 드레인 선택 레벨 격리 구조체들(72)과 같은) 패턴화된 템플릿 구조체(142) 및 유전체 재료 부분들의 조합의 레벨에서의 커버 재료 층(261L)의 상부 부분들이, 교번하는 스택(32, 42)의 레벨들에서 위치된 커버 재료 층(261L)의 하부 부분들을 제거하지 않고서 제거된다. 커버 재료 층(261L)의 각각의 나머지 부분은 커버 재료 부분(261)을 구성한다. 각각의 커버 재료 부분(261)은 원통형 구성을 가질 수 있고, 교번하는 스택(32, 42)의 레벨들에 위치된 전하 저장 층의 원통형 부분들을 커버하고, 패턴화된 템플릿 구조체(142) 아래에 놓인다.
도 45a 및 도 45b를 참조하면, 전하 저장 층(54)의 마스킹되지 않은 부분들이 차단 유전체 층(52)에 대해 선택적으로 제거될 수 있다. 따라서, (도 20a, 도 20b, 도 31a, 및 도 31b에 도시된 절연 캡 스트립들(70)과 같은 절연 캡 스트립들 및 드레인 선택 레벨 격리 구조체들(72)과 같은) 패턴화된 템플릿 구조체(142) 및 유전체 재료 부분들의 조합의 레벨에서의 전하 저장 층(54)의 상부 부분들이, 교번하는 스택(32, 42)의 레벨들에서 위치된 전하 저장 층(54)의 하부 부분들을 제거하지 않고서 제거된다. 예를 들어, 전하 저장 층(54)이 실리콘 질화물을 포함하는 경우, 그리고 차단 유전체(52)가 실리콘 산화물을 포함하는 경우, 전하 저장 층(54)의 마스킹되지 않은 부분들이 실리콘 산화물에 대해 선택적으로 실리콘 질화물을 에칭하는 습식 에치 공정을 채용하여 차단 유전체(52)에 대해 선택적으로 제거될 수 있다. 예를 들어, NH4F, NaOH, HF, 글리세린, 및/또는 H2O의 조합을 채용하는 습식 에치 공정이 차단 유전체(52)에 대해 선택적으로 전하 저장 층(54)의 마스킹되지 않은 부분들을 제거하기 위해 채용될 수 있다.
도 46a 및 도 46b를 참조하면, 커버 재료 부분들(261)은 전하 저장 층들(54) 및 차단 유전체들(52)의 재료들에 대해 선택적으로 제거될 수 있다. 예를 들어, 커버 재료 부분들(261)이 비정질 실리콘과 같은 반도체 재료를 포함하는 경우, 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에치 공정이 커버 재료 부분들(261)을 제거하기 위해 채용될 수 있다. 커버 재료 부분들(261)이 탄소를 포함하는 경우, 커버 재료 부분들(261)은 애싱에 의해 제거될 수 있다.
도 47a 및 도 47b를 참조하면, 터널링 유전체(56) 및 반도체 채널 재료 층이 컨포멀 침착 공정들에 의해 각각의 메모리 공동(49')의 주연부에서 연속적인 재료 층들로서 형성될 수 있다. 반도체 채널 재료 층은 제1 및 제2 실시예들에서와 같은 제1 전도성 타입의 도핑을 가질 수 있다. 유전체 재료가 반도체 채널 재료 층 상에 침착되고, 수직으로 리세스되어 유전체 코어들(62)을 형성한다. 유전체 코어(62)의 상단 표면들은 패턴화된 템플릿 구조체(142)의 상단 표면을 포함하는 제1 수평 평면과 패턴화된 템플릿 구조체(142)의 최하단 표면을 포함하는 제2 수평 평면 사이에 위치될 수 있다. 코어 공동들(즉, 공기 갭들)(69)이 유전체 코어들(62)의 재료로 충전되지 않은 유전체 코어들(62) 내의 볼륨들 내에 형성될 수 있다. 각각의 유전체 코어(62)는 내부에 임의의 고체 재료가 없는 코어 공동(69)을 임베드할 수 있다. 각각의 유전체 코어(62)의 상부 원통형 부분은 패턴화된 템플릿 구조체(142)의 하단 표면을 포함하는 수평 평면 위에서 각자의 코어 공동(69) 위로 돌출된다. 각각의 코어 공동(69)은 유전체 코어(62)의 상부 원통형 부분의 최대 측방향 치수보다 큰 최대 측방향 치수(mldc)를 가질 수 있다.
반도체 충전 재료가 유전체 코어들(62)의 상단 표면들 위에서 리세스들 내에 침착될 수 있다. 차단 유전체(52), 전하 저장 층(54), 터널링 유전체(56), 반도체 채널 재료 층, 및 패턴화된 템플릿 구조체(142)의 상단 표면을 포함하는 수평 평면 위에 위치된 반도체 충전 재료의 부분들이 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 제거될 수 있다. 반도체 충전 재료의 각각의 나머지 부분은 드레인 반도체 재료 부분(163)을 구성한다.
차단 유전체(52)의 연속적인 재료 층은 메모리 개구들(49) 중 각자의 것 내에 위치된 다수의 별개의 차단 유전체들(52)로 분할된다. 터널링 유전체(56)의 연속적인 재료 층은 다수의 별개의 터널링 유전체들(56)로 분할된다. 반도체 채널 재료 층의 나머지 부분들은 다수의 별개의 수직 반도체 채널들(60)을 포함한다. 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)의 각각의 인접한 조합은 메모리 필름(50)을 구성한다. 메모리 필름(50) 및 수직 반도체 채널(60)의 각각의 인접한 조합은 메모리 스택 구조체(55)를 구성한다. 각각의 메모리 필름(50)은 제1 측벽(이는 내부 측벽 또는 외부 측벽일 수 있음)을 갖고서 교번하는 스택(32, 42)을 통해 수직으로 연장되는 제1 수직 연장 부분(501); 패턴화된 템플릿 구조체(142)와 희생 재료 층들(42) 중 최상단의 것(패턴화된 템플릿 구조체(142)의 일부가 아님) 사이에서 수평으로 연장되는 수평 연장 부분(502); 및 각자의 템플릿 재료 블록(145)(이는 패턴화된 템플릿 구조체(142) 내의 별개의 부분임)을 통해 수직으로 연장되는 제2 수직 연장 부분(503)을 포함한다.
일 실시예에서, 각각의 메모리 필름(50)은 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)의 스택을 포함하고; 전하 저장 층(54)의 전체가 패턴화된 템플릿 구조체(142)의 하단 표면 아래에 위치된다. 유전체 코어들(62)은 수직 반도체 채널들(60) 중 각자의 것 내에 임베드될 수 있고, 패턴화된 템플릿 구조체(142) 내에 임베드된 각자의 상부 원통형 부분을 포함할 수 있다. 코어 공동들(69)은 유전체 코어들(62) 중 각자의 것 내에 임베드될 수 있고, 유전체 코어들(62)의 상부 원통형 부분들 중 위에 놓인 것의 최대 측방향 치수보다 큰 최대 측방향 치수(mldc)를 가질 수 있다.
일 실시예에서, 각각의 메모리 필름(50)은 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)의 스택으로서 형성될 수 있고, 전하 저장 층(54)은, 전하 저장 층(54)이 패턴화된 템플릿 구조체(142)의 하단 표면을 포함하는 수평 평면 위로 돌출되지 않는 반면, 차단 유전체(52) 및 터널링 유전체(56) 각각이 패턴화된 템플릿 구조체(142)의 하단 표면을 포함하는 수평 평면 위로 돌출되도록 패턴화될 수 있다.
도 48a 및 도 48b를 참조하면, 제1 및 제2 전도성 타입들 둘 모두의 도펀트들(예컨대, 붕소 및 인)이 이온 주입에 의해 또는 플라즈마 도핑에 의해 드레인 반도체 재료 부분들(163)의 표면 영역들 내로 주입될 수 있다. 주입된 영역(263)이 각각의 드레인 반도체 재료 부분(163)의 상단 표면 영역 상에 형성될 수 있다.
도 49a 및 도 49b를 참조하면, 도 14 및 도 15a 내지 도 15e의 프로세싱 단계들은 후면 트렌치들(79)을 형성하도록, 그리고 공정중 소스 레벨 재료 층들(10')을 소스 레벨 재료 층들(10)로 대체하도록 순차적으로 수행될 수 있다.
도 16의 프로세싱 단계들은 희생 재료 층들(42) 및 패턴화된 템플릿 구조체(142)를 절연 층들(32), 메모리 스택 구조체들(55), 드레인 선택 영역 격리 구조체들(72), 절연 캡 스트립들, 및 드레인 반도체 재료 부분들(163)에 대해 선택적으로 제거하도록 수행될 수 있다. 예를 들어, 희생 재료 층들(42) 및 패턴화된 템플릿 구조체(142)가 실리콘 질화물을 포함하는 경우에, 고온 인산을 채용하는 습식 에치가 희생 재료 층들(42) 및 패턴화된 템플릿 구조체(142)를 제거하기 위해 채용될 수 있다. 후면 리세스들은 희생 재료 층들(42)이 제거되는 볼륨들에서 형성되고, 드레인 선택 레벨 공동들은 패턴화된 템플릿 구조체(142)가 제거되는 볼륨들에서 형성된다. 도 17의 프로세싱 단계들은, 후면 리세스들 내에 전기 전도성 층들(46)을 동시에 형성하도록, 그리고 드레인 선택 레벨 공동들 내에 드레인 선택 레벨 전기 전도성 스트립들(146)을 형성하도록 수행될 수 있다.
대안으로, 드레인 선택 레벨 격리 구조체들(72), 절연 캡 스트립들(70)(도 18에 도시됨) 및 패턴화된 템플릿 구조체(142)의 상단 표면들 위에 놓이는 추가의 수평 유전체 재료 부분을 포함하는 절연 캡 층(70L)이 도 11에 도시된 바와 같이 형성될 수 있다. 이러한 경우에, 도 18, 도 19a 및 도 19b, 및 도 20a 및 도 20b의 프로세싱 단계들은, 제1 실시예에서와 동일한 방식으로, 패턴화된 템플릿 구조체(142)를 드레인 선택 레벨 전기 전도성 스트립들(146)로 대체하도록 순차적으로 수행될 수 있다.
주입된 영역들(263)로부터의 제1 및 제2 전도성 타입의 도펀트들을 드레인 반도체 재료 부분들(163) 내로 확산시켜서 제1 전도성 타입(예컨대, p-타입)의 선택 게이트 레벨 채널 영역들(60P) 및 제2 전도성 타입(예컨대, n-타입)의 드레인 영역들(63)을 형성하기 위해, 별개의 어닐이 수행될 수 있거나 또는 다른 층의 프로세싱 동안 디바이스가 상승된 온도로 상승될 수 있다. 붕소는 인보다 훨씬 더 큰 확산 길이를 갖는다. 따라서, 붕소는 인보다 드레인 반도체 재료 부분들(163) 내로 더 아래로 확산되어, 각자의 드레인 영역들(63) 아래에 선택 게이트 레벨 채널 영역들(60P)을 형성한다. 각각의 드레인 영역(63)은 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤ 범위의 도펀트 농도의 제2 전도성 타입의 도핑을 가질 수 있다. 메모리 필름(50), 수직 반도체 채널(60), 선택 게이트 레벨 채널 영역(60P), 유전체 코어(62), 코어 공동(69), 및 드레인 영역(63)의 각각의 인접한 조합이 메모리 개구 충전 구조체(58)를 구성한다. 각각의 수직 반도체 채널(60)은, 전기 전도성 층들(46)의 레벨들을 통해 연장되고 제1 최대 측방향 채널 치수(예컨대, 직경)(mlcd1)를 갖는 각자의 제1 수직 연장 부분, 및 드레인 선택 레벨 전도성 스트립들(146)의 레벨에서 위치되고 제1 최대 측방향 채널 치수(mlcd1)보다 작은 제2 최대 측방향 채널 치수(예컨대, 직경)(mlcd2)를 갖는 각자의 제2 수직 연장 부분을 포함한다.
도 50a 및 도 50b를 참조하면, 커버 재료 층(261L)을 형성하지 않고서 도 43a 및 도 43b의 프로세싱 단계들을 채용하여 차단 유전체(52) 및 전하 저장 층(54)을 순차적으로 침착시킴으로써 도 42a 및 도 42b의 제3 예시적인 구조체로부터 제3 예시적인 구조체의 대안의 구성이 도출될 수 있다. 후속으로, 도 47a 및 도 47b의 프로세싱 단계들은 각각의 메모리 개구(49) 내에 터널링 유전체(56), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 반도체 재료 부분(163)을 형성하도록 수행될 수 있다.
각각의 메모리 필름(50)은 제1 측벽(이는 내부 측벽 또는 외부 측벽일 수 있음)을 갖고서 교번하는 스택(32, 42)을 통해 수직으로 연장되는 제1 수직 연장 부분(501); 패턴화된 템플릿 구조체(142)와 희생 재료 층들(42) 중 최상단의 것(패턴화된 템플릿 구조체(142)의 부분들이 아님) 사이에서 수평으로 연장되는 수평 연장 부분(502); 및 패턴화된 템플릿 구조체(142)를 통해 수직으로 연장되는 제2 수직 연장 부분(503)을 포함한다.
일 실시예에서, 유전체 코어들(62)은 수직 반도체 채널들(60) 중 각자의 것 내에 임베드될 수 있고, 패턴화된 템플릿 구조체(142) 내에 임베드된 각자의 상부 원통형 부분을 포함할 수 있다. 코어 공동들(69)은 유전체 코어들(62) 중 각자의 것 내에 임베드될 수 있고, 유전체 코어들(62)의 상부 원통형 부분들 중 위에 놓인 것의 최대 측방향 치수보다 큰 최대 측방향 치수(mldc)를 가질 수 있다.
일 실시예에서, 각각의 메모리 필름(50)은 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)의 스택을 포함하고; 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56) 각각이 패턴화된 템플릿 구조체(142)의 상단 표면에 이르기까지 교번하는 스택(32, 42)의 각각의 층을 통해 수직으로 연장된다.
도 51a 및 도 51b를 참조하면, 제1 및 제2 전도성 타입의 도펀트들이 이온 주입에 의해 또는 플라즈마 도핑에 의해 드레인 반도체 재료 부분들(163)의 표면 영역들 내로 주입될 수 있다. 주입된 영역(263)이 각각의 드레인 반도체 재료 부분(163)의 상단 표면 영역 상에 형성될 수 있다.
도 52a 및 도 52b를 참조하면, 도 49a 및 도 49b의 프로세싱 단계들은 후면 트렌치들(79)을 형성하도록, 공정중 소스 레벨 재료 층들(10')을 소스 레벨 재료 층들(10)로 대체하도록, 희생 재료 층들(42)을 전기 전도성 층들(46)로 대체하도록, 그리고 패턴화된 템플릿 구조체(142)를 드레인 선택 레벨 전기 전도성 스트립들(146)로 대체하도록 순차적으로 수행될 수 있다.
주입된 영역들(263)로부터의 제1 및 제2 전도성 타입의 도펀트들을 드레인 반도체 재료 부분들(163) 내로 확산시켜서 제1 전도성 타입(예컨대, p-타입)의 선택 게이트 레벨 채널 영역들(60P) 및 제2 전도성 타입(예컨대, n-타입)의 드레인 영역들(63)을 형성하기 위해, 별개의 어닐이 수행될 수 있거나 또는 다른 층의 프로세싱 동안 디바이스가 상승된 온도로 상승될 수 있다. 붕소는 인보다 훨씬 더 큰 확산 길이를 갖는다. 따라서, 붕소는 인보다 드레인 반도체 재료 부분들(163) 내로 더 아래로 확산되어, 각자의 드레인 영역들(63) 아래에 선택 게이트 레벨 채널 영역들(60P)을 형성한다. 각각의 드레인 영역(63)은 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤ 범위의 도펀트 농도의 제2 전도성 타입의 도핑을 가질 수 있다. 메모리 필름(50), 수직 반도체 채널(60), 선택 게이트 레벨 채널 영역(60P), 유전체 코어(62), 코어 공동(69), 및 드레인 영역(63)의 각각의 인접한 조합이 메모리 개구 충전 구조체(58)를 구성한다. 접촉 레벨 유전체 층(80) 및 드레인 접촉 비아 구조체들(88)이 제1 및 제2 실시예들에서와 같이 형성될 수 있다. 각각의 수직 반도체 채널(60)은 전기 전도성 층들(46)의 레벨들을 통해 연장되고 제1 최대 측방향 채널 치수(mlcd1)를 갖는 각자의 제1 수직 연장 부분, 및 드레인 선택 레벨 전도성 스트립들(146)의 레벨에서 위치되고 제1 최대 측방향 채널 치수(mlcd1)보다 작은 제2 최대 측방향 채널 치수(mlcd2)를 갖는 각자의 제2 수직 연장 부분을 포함한다.
제3 실시예의 모든 도면들 및 제1 및 제2 실시예의 관련 도면들을 참조하면, 제3 예시적인 구조체는 3차원 메모리 디바이스를 포함한다. 3차원 메모리 디바이스는 하기를 포함한다: 기판(8) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택(32, 46); 교번하는 스택(32, 46) 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들(146); 이웃하는 쌍인 드레인 선택 레벨 전기 전도성 스트립들(146) 사이에 위치된 드레인 선택 레벨 격리 구조체(72); 각자의 메모리 필름(50), 및 교번하는 스택(32, 46) 및 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것을 통해 수직으로 연장되는 각자의 수직 반도체 채널(60)을 포함하는 메모리 스택 구조체들(55) - 메모리 스택 구조체들(55)은 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것의 원통형 측벽과 접촉하고 그에 의해 측방향으로 완전히 둘러싸임 -; 및 드레인 선택 레벨 전기 전도성 스트립들(146), 드레인 선택 레벨 격리 구조체(72) 및 메모리 스택 구조체들(55) 위에 놓이는 접촉 레벨 유전체 층(80) - 접촉 레벨 유전체 층(80)은 드레인 선택 레벨 격리 구조체(72)와 접촉함 -.
일 실시예에서, 3차원 메모리 디바이스는 메모리 스택 구조체들(55) 중 각자의 것의 상단 단부에 위치된 드레인 영역들(63)을 추가로 포함한다. 일 실시예에서, 드레인 영역들(63)은 메모리 필름(50)에 의해 드레인 선택 레벨 전기 전도성 스트립들(146)로부터 측방향으로 이격된다. 이웃하는 쌍인 드레인 영역(63)과 드레인 선택 레벨 전기 전도성 스트립(146) 사이에 위치된 메모리 필름(50)의 부분들은 도 49a 및 도 49b에 도시된 바와 같이 터널링 유전체(56) 및 차단 유전체(52)로 이루어질 수 있거나, 또는 도 52a 및 도 52b에 도시된 바와 같이 터널링 유전체(56), 전하 저장 층(54), 및 차단 유전체(52)를 포함할 수 있다.
일 실시예에서, 드레인 영역들(63)의 상단 표면들은 메모리 필름들(50)의 상단 표면들 및 드레인 선택 레벨 전기 전도성 스트립들(146)의 상단 표면들과 동일 평면 상에 있을 수 있다. 접촉 레벨 유전체 층(80)의 침착 이전에 드레인 선택 레벨 전기 전도성 스트립들(146)의 상단 표면들을 수직으로 리세스하기 위해 리세스 에치 공정이 채용되는 경우, 드레인 선택 레벨 전기 전도성 스트립들(146)의 상단 표면들은 메모리 필름들(50)의 상단 표면들과 동일 평면 상에 있을 수 있는 드레인 영역들(63)의 상단 표면들을 포함하는 수평 평면 아래로 수직으로 리세스될 수 있다.
일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146) 각각은 평면형 수직 측벽 세그먼트들 및 볼록한 수직 측벽 세그먼트들의 각자의 측방향으로 교번하는 시퀀스를 가지며, 여기서 각각의 볼록한 수직 측벽 세그먼트는 메모리 스택 구조체들(55) 중 가장 근위의 것으로부터, 제2 템플릿 재료 부분들(144)의 두께와 동일할 수 있는 균일한 측방향 간격만큼 측방향으로 이격된다.
일 실시예에서, 메모리 스택 구조체들(55)은 제1 수평 방향(hd1)을 따라서 균일한 피치로 측방향으로 연장되는 행들로서 배열되고; 3차원 메모리 디바이스는, 교번하는 스택(32, 46) 위에 위치되고 제1 수평 방향(hd1)을 따라서 균일한 피치의 적어도 2배만큼 연장되는 직선형 측벽을 갖는 절연 캡 스트립(70)(도 20a, 도 20b, 도 21a 및 도 21b에 도시된 바와 같음)을 추가로 포함한다.
일 실시예에서, 드레인 선택 레벨 격리 구조체(72)는 대체로 제1 수평 방향(hd1)을 따라서 연장되고; 드레인 선택 레벨 격리 구조체(72)는 제1 수평 방향(hd1)을 따라서 교번하는 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 한 쌍의 측방향으로 교번하는 시퀀스들을 포함한다. 일 실시예에서, 오목한 수직 측벽 세그먼트들 각각은 메모리 스택 구조체들 중 각자의 가장 근위의 것으로부터 균일한 측방향 간격만큼 측방향으로 이격된다. 일 실시예에서, 균일한 측방향 간격은 드레인 선택 레벨 격리 구조체(72)와 메모리 스택 구조체들(55) 중의 가장 근위의 것들 사이에 배치된 드레인 선택 레벨 전기 전도성 스트립들(146)의 주연부 부분들의 측방향 폭과 동일하다.
일 실시예에서, 드레인 선택 레벨 전기 전도성 스트립들(146) 각각은 각자의 금속성 질화물 라이너(146L) 및 각자의 금속성 충전 재료 부분(146F)을 포함하고; 각각의 금속성 질화물 라이너(146L)는 본질적으로 전도성 금속 질화물로 이루어지고; 각각의 금속 충전 재료 부분(146F)은 본질적으로 원소 금속 또는 금속간 합금으로 이루어진다.
일 실시예에서, 메모리 스택 구조체들(55) 각각은 하기를 포함한다: 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것을 통해 수직으로 연장되고 제1 최대 측방향 치수(mld1)를 갖는 상부 부분; 및 교번하는 스택(32, 46)을 통해 수직으로 연장되고 제1 최대 측방향 치수(mld1)보다 큰 제2 최대 측방향 치수(mld2)를 갖는 하부 부분.
일 실시예에서, 각각의 메모리 필름(50)은 하기를 포함한다: 제1 측벽(이는 외부 측벽 또는 내부 측벽일 수 있음)을 갖고서 교번하는 스택(32, 46)을 통해 수직으로 연장되는 제1 수직 연장 부분(501); 드레인 선택 레벨 전기 전도성 스트립들(146)과 전기 전도성 층들(46) 중 최상단의 것 사이에서 수평으로 연장되고 제1 측벽에 인접한 수평 표면(이는 외부 측벽에 인접한 상부 표면 또는 내부 측벽에 인접한 하부 표면일 수 있음)을 포함하는 수평 연장 부분(502); 및 제2 측벽(이는 상부 표면에 인접한 외부 측벽 또는 하부 표면에 인접한 내부 측벽일 수 있음) 내의 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것을 통해 수직으로 연장되는 제2 수직 연장 부분(503).
일 실시예에서, 각각의 메모리 필름(50)은 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)의 스택을 포함하고; 전하 저장 층(54)의 전체가 도 49a 및 도 49b에 도시된 바와 같이 드레인 선택 영역 전기 전도성 스트립들(146) 중 하나의 드레인 선택 영역 전기 전도성 스트립의 하단 표면 아래에 위치된다.
일 실시예에서, 각각의 메모리 필름(50)은 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)의 스택을 포함하고; 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56) 각각은 도 52a 및 도 52b에 도시된 바와 같이 메모리 스택 구조체들(55) 위에 놓이는 드레인 영역들(63) 중 각자의 것의 상단 표면에 이르기까지 교번하는 스택(32, 46)의 각각의 층을 통해 수직으로 연장된다.
일 실시예에서, 3차원 메모리 디바이스는 수직 반도체 채널들(60) 중 각자의 것 내에 임베드되고 드레인 선택 레벨 전기 전도성 스트립들(146) 내에 임베드된 각자의 상부 원통형 부분을 포함하는 유전체 코어들(62); 및 유전체 코어들(62) 중 각자의 것 내에 임베드되고 유전체 코어들(62)의 상부 원통형 부분들 중 위에 놓인 것의 최대 측방향 치수보다 큰 최대 측방향 치수(mldc)(도 47b 및 도 50b에 도시된 바와 같음)를 갖는 코어 공동들(69)을 추가로 포함한다.
제3 예시적인 구조체의 다양한 실시예들의 3차원 메모리 디바이스는 기판 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택, 교번하는 스택(32, 46) 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들(146), 이웃하는 쌍인 드레인 선택 레벨 전기 전도성 스트립들(46) 사이에 위치된 드레인 선택 레벨 격리 구조체(72), 및 교번하는 스택(32, 46) 및 드레인 선택 레벨 전기 전도성 스트립들(146)을 통해 연장되고, 교번하는 스택(32, 46) 및 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것을 통해 수직으로 연장된 각자의 수직 반도체 채널(60)을 포함하는 메모리 스택 구조체들(55)을 포함할 수 있다. 도 47b 및 도 50b에 도시된 바와 같이, 각각의 수직 반도체 채널(60)은 전기 전도성 층들(46)의 레벨들을 통해 연장되고 제1 최대 측방향 채널 치수(mlcd1)를 갖는 각자의 제1 수직 연장 부분(60A), 및 드레인 선택 레벨 전도성 스트립들(146)의 레벨에서 위치되고 제1 최대 측방향 채널 치수(mlcd1)보다 작은 제2 최대 측방향 채널 치수(mlcd2)를 갖는 각자의 제2 수직 연장 부분(60C)을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는 3차원 NAND 메모리 디바이스를 포함하고, 전기 전도성 층들(46)은 3차원 NAND 메모리 디바이스의 워드 라인들을 포함하고, 드레인 선택 레벨 전기 전도성 스트립들(146)은 3차원 NAND 메모리 디바이스의 드레인 선택 게이트 전극들을 포함한다.
일부 실시예들에서, 도 49b 및 도 52b에 도시된 바와 같이, 수직 반도체 채널들(60)의 각각의 제1 수직 연장 부분(60A)은 교번하는 스택(32, 46)의 최하단 층으로부터 그리고 적어도 전기 전도성 층들(46) 중 최상단의 것으로 연장되는 제1 볼록한 외부 측벽을 가지며, 수직 반도체 채널들(60)의 각각의 제2 수직 연장 부분(60C)은 드레인 선택 레벨 전기 전도성 스트립들(146)의 각자의 것을 통해 연장되는 제2 볼록한 외부 측벽을 갖는다. 제2 볼록한 외부 측벽은 제1 볼록한 외부 측벽으로부터 수직 반도체 채널들(60) 각각에서 균일한 측방향 오프셋 거리(즉, 제2 볼록한 외부 측벽 또는 제1 볼록한 외부 측벽을 포함하는 2개의 수직 평면들 사이의 측방향 거리)만큼 내향으로 측방향으로 오프셋된다. 일부 실시예들에서, 제1 볼록한 외부 측벽은 제1 원통형 측벽을 포함하고, 제2 볼록한 외부 측벽은 제1 원통형 측벽과 동일한 회전 대칭축(이는 각각의 메모리 개구 충전 구조체(58)의 기하학적 중심을 통과하는 수직선일 수 있음)을 갖는 제2 원통형 측벽을 포함한다. 본 명세서에 사용되는 바와 같이, 요소의 기하학적 중심은, 그 요소와 동일한 기하학적 형상 및 위치를 갖고 전체에 걸쳐서 균일한 밀도를 갖는 가상 객체의 질량 중심을 지칭한다.
도 47b 및 도 50b에 도시된 일부 실시예들에서, 수직 반도체 채널들(60) 각각은 각자의 제1 수직 연장 부분(60A)의 상단 단부 및 각자의 제2 수직 연장 부분(60C)의 하단 단부에 인접한 환형 수평 접속 부분(60B)(이는 환형 수평 연장 부분일 수 있음)을 포함한다. 유전체 코어들(62)은 수직 반도체 채널들(60) 중 각자의 것 내에 위치될 수 있다. 유전체 코어들(62) 각각은 내부에 임의의 고체 상태 재료(즉, 고체 상에서의 임의의 재료)가 없는 각자의 코어 공동(69)을 포함한다. 코어 공동(69)은 전체적으로, 드레인 선택 레벨 전기 전도성 스트립들(146)의 하단 표면들을 포함하는 수평 평면 아래에 위치된다. 일부 실시예들에서, 코어 공동(69)은 수직 반도체 채널들(60)의 제2 수직 연장 부분들 중 위에 놓인 것보다 더 큰 측방향 범위를 갖는다. 각각의 수직 반도체 채널(60)의 제1 수직 연장 부분의 내부는 유전체 코어들(62) 중 각자의 것 및 각자의 코어 공동(69)에 의해 충전되는 반면, 각각의 수직 반도체 채널(60)의 제2 수직 연장 부분의 내부는 유전체 코어들(62) 중 각자의 것에 의해 완전히 충전된다.
도 47b 및 도 50b에 도시된 일부 실시예들에서, 각각의 메모리 스택 구조체(55)는, 교번하는 스택(32, 46)을 통해 수직으로 연장되는 제1 수직 연장 부분(501), 전기 전도성 층들(46) 중 최상단의 것 위에 그리고 드레인 선택 레벨 전기 전도성 스트립들(146) 아래에 수평으로 연장되는 수평 연장 부분(502), 및 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것을 통해 수직으로 연장되는 제2 수직 연장 부분(503)을 포함하는 메모리 필름(50)을 포함한다.
도 49a 및 도 49b에 도시된 일 실시예에서, 각각의 메모리 필름(50)은 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)의 스택을 포함하고; 전하 저장 층(54)의 전체는 드레인 선택 레벨 전기 전도성 스트립들(146) 중 하나의 것의 하단 표면 아래에 위치되고; 차단 유전체(52)는 수직 반도체 채널들(60)의 제2 수직 연장 부분들 중 각자의 것 둘레의 터널링 유전체(56)와 직접 접촉한다.
도 52a 및 도 52b에 도시된 다른 실시예에서, 각각의 메모리 필름(50)은 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56)의 스택을 포함하고; 차단 유전체(52), 전하 저장 층(54), 및 터널링 유전체(56) 각각은 수직 반도체 채널들(60)의 제2 수직 연장 부분들 중 각자의 것을 측방향으로 둘러싸고 메모리 스택 구조체들(55) 위에 놓이는 드레인 영역들(63)의 상단 표면들을 포함하는 수평 평면에 이르기까지 수직으로 연장된다.
일부 실시예들에서, 메모리 스택 구조체들(55) 각각은 드레인 선택 레벨 전기 전도성 스트립들(146) 중 각자의 것의 원통형 측벽과 접촉하고 그에 의해 측방향으로 완전히 둘러싸이고; 접촉 레벨 유전체 층(80)은 드레인 선택 레벨 전기 전도성 스트립들(146), 드레인 선택 레벨 격리 구조체(72) 및 메모리 스택 구조체들(55) 위에 놓이며, 여기서 접촉 레벨 유전체 층(80)은 드레인 선택 레벨 격리 구조체(72)와 접촉한다.
일부 실시예들에서, 드레인 선택 레벨 전기 전도성 스트립들(146) 각각은 평면형 수직 측벽 세그먼트들 및 볼록한 수직 측벽 세그먼트들의 각자의 측방향으로 교번하는 시퀀스를 가지며, 여기서 각각의 볼록한 수직 측벽 세그먼트는 메모리 스택 구조체들(55) 중 가장 근위의 것으로부터 균일한 측방향 간격만큼 측방향으로 이격된다.
예시적인 구조체들 각각은 3차원 메모리 디바이스를 포함할 수 있다. 일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함한다. 전기 전도성 층들(46)은 모놀리식 3차원 NAND 메모리 디바이스의 각각의 워드 라인을 포함할 수 있거나, 그에 전기적으로 접속될 수 있다. 기판(8)은 실리콘 기판을 포함할 수 있다. 수직 NAND 메모리 디바이스는 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨 내의 적어도 하나의 메모리 셀(전기 전도성 층(46)의 레벨에서 전하 저장 층(54)의 일부분으로서 구현된 바와 같음)은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀(다른 전기 전도성 층(46)의 레벨에서 전하 저장 층(54)의 다른 부분으로서 구현된 바와 같음) 위에 위치될 수 있다. 실리콘 기판은 그 위에 위치된 메모리 디바이스를 위한 드라이버 회로(적어도 하나의 반도체 디바이스(700)의 서브세트로서 구현된 바와 같음)를 포함하는 집적 회로를 포함할 수 있다. 전기 전도성 층들(46)은, 예를 들어 한 쌍의 후면 트렌치들(79)의 사이에서, 기판(8)의 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨 내에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨 내에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 다음을 포함할 수 있다: 복수의 반도체 채널들(60) - 복수의 반도체 채널들(60) 각각의 적어도 하나의 단부 부분(60)은 기판(8)의 상단 표면에 실질적으로 수직으로 연장되고, 수직 반도체 채널들(60) 중 각자의 것을 포함함 -; 및 복수의 전하 저장 요소들(메모리 필름들(50)의 부분들, 즉 전하 저장 층(54)의 부분들로서 구현된 바와 같음). 각각의 전하 저장 요소는 복수의 반도체 채널들(60) 중 각자의 것에 인접하게 위치될 수 있다.
다양한 실시예들에 따른, 3차원 메모리 디바이스를 형성하는 방법은, 기판(8) 위에 절연 층들(32) 및 희생 재료 층들(42)의 교번하는 스택을 형성하는 단계, 교번하는 스택(32, 42) 위의 드레인 선택 레벨에서 희생 필라 구조체들(48)로 충전된 메모리 개구들(49) 둘레에 패턴화된 템플릿 구조체(예컨대, 드레인 선택 레벨 희생 구조체)(142)를 형성하는 단계, 패턴화된 템플릿 구조체 내의 트렌치들(174)에 드레인 선택 레벨 격리 구조체들(72)을 형성하는 단계, 교번하는 스택(32, 42)을 통해 연장되는 메모리 개구들(49) 내에 메모리 스택 구조체들(55)을 형성하는 단계 - 메모리 스택 구조체들(55) 각각은 메모리 필름(50) 및 수직 반도체 채널(60)을 포함함 -, 희생 재료 층들(42)을 워드 라인들(즉, 전기 전도성 층들(46))로 대체하는 단계, 및 패턴화된 템플릿 구조체(142)를 드레인 선택 게이트 전극(즉, 드레인 선택 레벨 전기 전도성 스트립(146))으로 개별적으로 대체하는 단계를 포함한다. 드레인 선택 게이트 전극은 단지 제1 실시예의 금속성 부분(146L, 146F)만을 포함할 수 있거나, 또는 그것은 금속성 부분에 더하여 제2 실시예의 도핑된 반도체 스페이서들(244)의 쌍을 추가로 포함할 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 발명의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함한다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (66)
- 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택;
상기 교번하는 스택 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들;
이웃하는 쌍인 상기 드레인 선택 레벨 전기 전도성 스트립들 사이에 위치된 드레인 선택 레벨 격리 구조체;
각자의 메모리 필름, 및 상기 교번하는 스택 및 상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장되는 각자의 수직 반도체 채널을 포함하는 메모리 스택 구조체들 - 상기 메모리 스택 구조체들은 상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것의 원통형 측벽과 접속하고, 그에 의해 측방향으로 완전히 둘러싸임 -; 및
상기 드레인 선택 레벨 전기 전도성 스트립들, 상기 드레인 선택 레벨 격리 구조체 및 상기 메모리 스택 구조체들 위에 놓이는 접촉 레벨 유전체 층 - 상기 접촉 레벨 유전체 층은 상기 드레인 선택 레벨 격리 구조체와 접촉함 - 을 포함하는, 3차원 메모리 디바이스. - 제1항에 있어서, 상기 메모리 스택 구조체들 중 각자의 것의 상단 단부에 위치되는 드레인 영역들을 추가로 포함하는, 3차원 메모리 디바이스.
- 제2항에 있어서,
상기 드레인 영역들 각각의 하부 주연부는 상기 메모리 스택 구조체들 중 아래에 놓인 것의 외부 측벽의 최상단 주연부와 일치하고;
상기 드레인 선택 레벨 전기 전도성 스트립들의 측벽들은 상기 메모리 스택 구조체들의 측벽들과 접촉하고, 상기 드레인 영역들의 측벽들과 수직으로 일치하는, 3차원 메모리 디바이스. - 제1항에 있어서, 상기 드레인 선택 레벨 전기 전도성 스트립들 각각은 평면형 수직 측벽 세그먼트들 및 볼록한 수직 측벽 세그먼트들의 각자의 측방향으로 교번하는 시퀀스를 가지며, 각각의 볼록한 수직 측벽 세그먼트는 상기 메모리 스택 구조체들 중 가장 근위의 것으로부터 균일한 측방향 간격만큼 측방향으로 이격되는, 3차원 메모리 디바이스.
- 제1항에 있어서,
상기 드레인 선택 레벨 전기 전도성 스트립들 각각은 상기 드레인 선택 레벨 격리 구조체의 상단 표면을 포함하는 수평 평면 아래에 위치된 상단 표면을 갖고;
상기 드레인 선택 레벨 전기 전도성 스트립들 각각은 상기 드레인 선택 레벨 격리 구조체의 하단 표면을 포함하는 수평 평면 내에 위치된 하단 표면을 갖는, 3차원 메모리 디바이스. - 제1항에 있어서,
상기 메모리 스택 구조체들은 제1 수평 방향을 따라서 균일한 피치로 측방향으로 연장되는 행들로서 배열되고;
상기 3차원 메모리 디바이스는, 교번하는 스택 위에 위치되고 상기 제1 수평 방향을 따라서 상기 균일한 피치의 적어도 2 배만큼 연장되는 직선형 측벽을 갖는 절연 캡 스트립을 추가로 포함하는, 3차원 메모리 디바이스. - 제1항에 있어서,
상기 드레인 선택 레벨 격리 구조체는 대체로 제1 수평 방향을 따라서 연장되고;
상기 드레인 선택 레벨 격리 구조체는 상기 제1 수평 방향을 따라서 교번하는 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스들의 쌍을 포함하는, 3차원 메모리 디바이스. - 제7항에 있어서, 상기 오목한 수직 측벽 세그먼트들 각각은 상기 메모리 스택 구조체들 중 각자의 가장 근위의 것으로부터 균일한 측방향 간격만큼 측방향으로 이격되는, 3차원 메모리 디바이스.
- 제8항에 있어서, 상기 균일한 측방향 간격은 상기 드레인 선택 레벨 격리 구조체와 상기 메모리 스택 구조체들 중의 가장 근위의 것들 사이에 배치된 상기 드레인 선택 레벨 전기 전도성 스트립들의 주연부 부분들의 측방향 폭과 동일한, 3차원 메모리 디바이스.
- 제1항에 있어서,
상기 드레인 선택 레벨 전기 전도성 스트립들 각각은 각자의 금속성 질화물 라이너 및 각자의 금속성 충전 재료 부분을 포함하고;
각각의 금속성 질화물 라이너는 본질적으로 전도성 금속 질화물로 이루어지고,
각각의 금속 충전 재료 부분은 본질적으로 원소 금속 또는 금속간 합금으로 이루어지는, 3차원 메모리 디바이스. - 제1항에 있어서, 상기 메모리 스택 구조체들 각각은,
상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장되고 제1 최대 측방향 치수를 갖는 상부 부분; 및
상기 교번하는 스택을 통해 수직으로 연장되고, 상기 제1 최대 측방향 치수보다 큰 제2 최대 측방향 치수를 갖는 하부 부분을 포함하는, 3차원 메모리 디바이스. - 제1항에 있어서, 각각의 메모리 필름은,
상기 교번하는 스택을 통해 수직으로 연장되는 제1 수직 연장 부분;
상기 드레인 선택 레벨 전기 전도성 스트립들과 상기 전기 전도성 층들 중 최상단의 것 사이에서 수평으로 연장되는 수평 연장 부분; 및
상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장되는 제2 수직 연장 부분을 포함하는, 3차원 메모리 디바이스. - 제12항에 있어서,
각각의 메모리 필름은 차단 유전체, 전하 저장 층, 및 터널링 유전체의 스택을 포함하고;
상기 전하 저장 층의 전체가 상기 드레인 선택 레벨 전기 전도성 스트립들 중 하나의 것의 하단 표면 아래에 위치되는, 3차원 메모리 디바이스. - 제12항에 있어서,
각각의 메모리 필름은 차단 유전체, 전하 저장 층, 및 터널링 유전체의 스택을 포함하고;
상기 차단 유전체, 상기 전하 저장 층, 및 상기 터널링 유전체 각각은 상기 교번하는 스택의 각각의 층을 통해 상기 메모리 스택 구조체들 위에 놓이는 드레인 영역들 중 각자의 것의 상단 표면에 이르기까지 수직으로 연장되는, 3차원 메모리 디바이스. - 제1항에 있어서,
상기 수직 반도체 채널들 중 각자의 것 내에 임베드되고, 상기 드레인 선택 레벨 전기 전도성 스트립들 내에 임베드된 각자의 상부 원통형 부분을 포함하는 유전체 코어들; 및
상기 유전체 코어들 중 각자의 것 내에 임베드되고, 상기 유전체 코어들의 상기 상부 원통형 부분들 중 위에 놓인 것의 최대 측방향 치수보다 큰 최대 측방향 치수를 갖는 코어 공동들을 추가로 포함하는, 3차원 메모리 디바이스. - 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 형성하는 단계 - 상기 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 또는 후속으로 그들로 대체됨 -;
상기 교번하는 스택 위에 희생 매트릭스 층을 형성하는 단계;
상기 희생 매트릭스 층 및 상기 교번하는 스택을 통해 희생 필라 구조체들을 형성하는 단계;
적어도 상기 희생 매트릭스 층을 패턴화된 템플릿 구조체 및 절연 캡 층의 조합으로 대체하는 단계 - 상기 패턴화된 템플릿 구조체는, 상기 희생 필라 구조체들의 각자의 서브세트의 상부 영역을 측방향으로 둘러싸고 복수의 볼록한 수직 측벽 세그먼트들을 포함하는 각자의 측벽을 갖는 템플릿 재료 블록들을 포함함 -;
상기 희생 필라 구조체들을, 메모리 필름 및 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체들로 대체하는 단계;
상기 템플릿 재료 블록들 각각의 전체를 제거함으로써 드레인 선택 레벨 공동들을 형성하는 단계; 및
상기 드레인 선택 레벨 공동들의 볼륨들 내에 적어도 하나의 전기 전도성 재료를 침착하여 드레인 선택 레벨 전기 전도성 스트립들을 형성하는 단계를 포함하는, 방법. - 제16항에 있어서, 각각의 메모리 개구 충전 구조체는 메모리 스택 구조체 및 상기 메모리 스택 구조체 위에 놓이는 드레인 영역을 포함하고, 상기 드레인 영역들의 측벽들은 상기 패턴화된 템플릿 구조체 및 상기 절연 캡 층의 둘 모두의 측벽들과 접촉하는, 방법.
- 제17항에 있어서, 상기 템플릿 재료 블록들 각각의 상기 전체는 상기 메모리 스택 구조체들 내의 상기 드레인 영역들 및 메모리 필름들의 재료들에 대해 선택적으로 상기 템플릿 재료 블록들을 제거하는 습식 에치 공정을 채용하여 제거되는, 방법.
- 제16항에 있어서, 상기 절연 캡 층의 수평 부분들을 제거하는 단계를 추가로 포함하고, 상기 절연 캡 층의 나머지 부분들은 드레인 선택 레벨 격리 구조체를 포함하고, 상기 드레인 선택 레벨 전기 전도성 스트립들은 상기 드레인 선택 레벨 격리 구조체의 측벽들 바로 위에 형성되는, 방법.
- 제16항에 있어서, 상기 템플릿 재료 블록들은,
상기 희생 매트릭스 층의 나머지 부분들에 의해 둘러싸인 리세스 영역들을 형성하는 것;
상기 리세스 영역들 내에 제1 템플릿 재료 부분들을 형성하는 것;
상기 희생 매트릭스 층의 상기 나머지 부분들을 제거하는 것; 및
각각의 제1 템플릿 재료 부분의 측벽들 상에 제2 템플릿 재료 부분들을 형성하는 것 - 제1 템플릿 재료 부분 및 적어도 하나의 제2 템플릿 재료 부분의 각각의 인접한 조합은 템플릿 재료 블록들 중 하나를 구성함 - 에 의해 형성되는, 방법. - 제20항에 있어서, 상기 제2 템플릿 재료 부분들은,
상기 제1 템플릿 재료 부분들 위에 그리고 상기 희생 필라 구조체들의 물리적으로 노출된 표면들 상에 컨포멀 템플릿 재료 라이너를 침착시키는 것; 및
상기 컨포멀 템플릿 재료 라이너의 수평 부분들을 이방성으로 에칭하는 것 - 상기 컨포멀 템플릿 재료 라이너의 나머지 수직 부분들은 상기 제2 템플릿 재료 부분들을 구성함 - 에 의해 형성되는, 방법. - 제20항에 있어서,
상기 제1 템플릿 재료 부분들 및 상기 제2 템플릿 재료 부분들은 상기 절연 층들의 재료들과는 상이한 동일한 재료를 포함하고;
상기 희생 필라 구조체들은 희생 반도체 재료를 포함하고;
상기 제2 템플릿 재료 부분들의 측벽들은 상기 희생 필라 구조체들의 측벽들 중 가장 근위의 것으로부터 동일한 균일한 측방향 간격만큼 측방향으로 이격되는 볼록한 수직 측벽 세그먼트들을 포함하는, 방법. - 제20항에 있어서, 상기 리세스 영역들은,
개구들을 내부에 포함하는 포토레지스트 층을 상기 희생 매트릭스 층 위에 형성하는 것; 및
상기 희생 필라 구조체들의 재료에 대해 선택적인 에치 화학작용을 채용하여 상기 희생 매트릭스 층의 마스킹되지 않은 영역들을 이방성으로 에칭하는 것에 의해 형성되고,
상기 희생 필라 구조체들의 제1 서브세트는 상기 리세스 영역들 내에서 돌출되고;
상기 희생 필라 구조체들의 제2 서브세트는 상기 희생 재료 층의 나머지 부분들과 접촉하고, 상기 리세스 영역들 중 각자의 것에 물리적으로 노출되는 측벽들을 갖는, 방법. - 제16항에 있어서,
상기 희생 필라 구조체들 각각은, 상기 교번하는 스택의 최하단 표면으로부터 상기 희생 매트릭스 층의 최상단 표면까지 연장되는 직선형 측벽을 갖고서 상기 교번하는 스택 및 상기 희생 매트릭스 층을 통해 형성되고;
상기 희생 필라 구조체들 각각은, 상기 교번하는 스택의 최상단 희생 재료 층 아래의 레벨들에서의 측방향 범위를 감소시키지 않고서, 상기 교번하는 스택 위에서의 측방향 범위를 등방성으로 감소시키도록 변형되는, 방법. - 제24항에 있어서,
각각의 메모리 필름은 차단 유전체, 전하 저장 층, 및 터널링 유전체의 스택으로서 형성되고;
상기 전하 저장 층은, 상기 전하 저장 층이 상기 드레인 선택 레벨 전기 전도성 스트립들의 하단 표면들을 포함하는 수평 평면 위로 돌출되지 않는 반면, 상기 차단 유전체 및 상기 터널링 유전체의 각각이 상기 드레인 선택 레벨 전기 전도성 스트립들의 하단 표면들을 포함하는 상기 수평 평면 위로 돌출되도록 패턴화되는, 방법. - 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계;
상기 교번하는 스택 위의 드레인 선택 레벨에서 메모리 개구들 둘레에 패턴화된 템플릿 구조체를 형성하는 단계;
상기 패턴화된 템플릿 구조체 내의 트렌치들 내에 드레인 선택 레벨 격리 구조체들을 형성하는 단계;
상기 교번하는 스택을 통해 연장되는 메모리 스택 구조체들을 상기 메모리 개구들 내에 형성하는 단계 - 상기 메모리 스택 구조체들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -;
상기 희생 재료 층들을 워드 라인들로 대체하는 단계; 및
상기 패턴화된 템플릿 구조체를 드레인 선택 게이트 전극으로 개별적으로 대체하는 단계를 포함하는, 방법. - 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택;
상기 교번하는 스택 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들 - 상기 드레인 선택 레벨 전기 전도성 스트립들 각각은 적어도 하나의 금속성 재료 부분 및 도핑된 반도체 스페이서의 조합을 포함함 -;
이웃하는 쌍인 드레인 선택 레벨 전기 전도성 스트립들 사이에 위치된 드레인 선택 레벨 격리 구조체;
메모리 필름, 및 상기 교번하는 스택 및 상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장되는 수직 반도체 채널을 포함하는 메모리 스택 구조체들; 및
상기 메모리 스택 구조체들 중 각자의 것의 상단 상에 위치된 드레인 영역들을 포함하는, 3차원 메모리 디바이스. - 제27항에 있어서, 각각의 도핑된 반도체 스페이서는 각자의 금속성 재료 부분의 측벽과 접촉하는, 3차원 메모리 디바이스.
- 제28항에 있어서, 상기 드레인 선택 레벨 전기 전도성 스트립들의 측벽들은 상기 메모리 스택 구조체들의 측벽들과 접촉하고, 상기 드레인 영역들의 측벽들과 수직으로 일치하는, 3차원 메모리 디바이스.
- 제27항에 있어서, 각각의 도핑된 반도체 스페이서는 상기 메모리 스택 구조체들의 각자의 서브세트의 볼록한 수직 표면들과 접촉하는, 3차원 메모리 디바이스.
- 제27항에 있어서,
상기 드레인 영역들 각각의 하부 주연부는 상기 메모리 스택 구조체들 중 아래에 놓인 것의 외부 측벽의 최상단 주연부와 일치하고;
각각의 메모리 필름의 환형 상단 표면은 각자의 드레인 영역의 하단 표면과 접촉하는, 3차원 메모리 디바이스. - 제27항에 있어서,
상기 드레인 선택 레벨 전기 전도성 스트립들 각각의 적어도 하나의 금속성 재료 부분은 상기 드레인 선택 레벨 격리 구조체로부터 원위에 위치된 메모리 스택 구조체들의 내부 행 내의 모든 메모리 필름들의 전체 측벽들과 접촉하고;
상기 드레인 선택 레벨 전기 전도성 스트립들 각각의 상기 적어도 하나의 금속성 재료 부분은 상기 드레인 선택 레벨 격리 구조체와 상기 메모리 스택 구조체들의 내부 행 사이에 위치된 메모리 스택 구조체들의 외부 행 내의 모든 메모리 필름들의 측벽들의 내부 부분들과 접촉하고;
상기 도핑된 반도체 스페이서는 상기 메모리 스택 구조체들의 외부 행 내의 모든 메모리 필름들의 측벽들의 외부 부분들과 접촉하는, 3차원 메모리 디바이스. - 제27항에 있어서,
상기 적어도 하나의 금속성 재료 부분은 금속성 질화물 라이너 및 금속성 충전 재료 부분을 포함하고,
상기 도핑된 반도체 스페이서는 상기 금속성 질화물 라이너와 접촉하는, 3차원 메모리 디바이스. - 제33항에 있어서, 상기 도핑된 반도체 스페이서는 상기 금속성 질화물 라이너의 하단 표면으로부터 수직으로 오프셋된 하단 표면을 갖는, 3차원 메모리 디바이스.
- 제27항에 있어서,
상기 드레인 선택 레벨 격리 구조체는 대체로 제1 수평 방향을 따라서 연장되고;
상기 드레인 선택 레벨 격리 구조체는 상기 제1 수평 방향을 따라서 교번하는 평면형 수직 측벽 세그먼트들 및 오목한 수직 측벽 세그먼트들의 측방향으로 교번하는 시퀀스들의 쌍을 포함하는, 3차원 메모리 디바이스. - 제35항에 있어서, 상기 오목한 수직 측벽 세그먼트들 각각은 상기 메모리 스택 구조체들 중 각자의 가장 근위의 것으로부터 균일한 측방향 간격만큼 측방향으로 이격되는, 3차원 메모리 디바이스.
- 제27항에 있어서,
상기 교번하는 스택 아래에 놓이고 상기 메모리 스택 구조체들 내의 수직 반도체 채널들과 접촉하는 소스 접촉 층; 및
상기 교번하는 스택을 통해 수직으로 연장되고, 상기 제1 수평 방향을 따라서 측방향으로 연장되고, 상기 드레인 선택 레벨 전기 전도성 스트립들 및 상기 드레인 선택 레벨 격리 구조체로부터 절연 캡 스트립의 일부분만큼 측방향으로 이격된 유전체 벽 구조체를 추가로 포함하는, 3차원 메모리 디바이스. - 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 형성하는 단계 - 상기 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 또는 후속으로 그들로 대체됨 -;
상기 교번하는 스택 위에 희생 매트릭스 층을 형성하는 단계;
상기 희생 매트릭스 층 및 상기 교번하는 스택을 통해 희생 필라 구조체들을 형성하는 단계;
적어도 상기 희생 매트릭스 층을 패턴화된 템플릿 구조체, 상기 패턴화된 템플릿 구조체의 측벽들과 접촉하는 도핑된 반도체 스페이서들, 및 절연 캡 층의 조합으로 대체하는 단계;
상기 희생 필라 구조체들을, 메모리 필름 및 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체들로 대체하는 단계;
상기 도핑된 반도체 스페이서들 및 상기 절연 캡 층의 재료들에 대해 선택적으로 상기 패턴화된 템플릿 구조체 각각의 전체를 제거함으로써 드레인 선택 레벨 공동들을 형성하는 단계; 및
상기 드레인 선택 레벨 공동들의 볼륨들 내에서 적어도 하나의 전기 전도성 재료를 침착하여, 상기 적어도 하나의 침착된 전기 전도성 재료의 각자의 부분 및 도핑된 반도체 스페이서들의 각자의 쌍의 조합을 포함하는 드레인 선택 레벨 전기 전도성 스트립들을 형성하는 단계를 포함하는, 방법. - 제38항에 있어서,
상기 메모리 스택 구조체들의 내부 행들은 상기 패턴화된 템플릿 구조체와 접촉하고, 상기 도핑된 반도체 스페이서들 중 임의의 것과 접촉하지 않고;
상기 메모리 스택 구조체들의 외부 행들은 상기 패턴화된 템플릿 구조체, 및 상기 도핑된 반도체 스페이서들 중 각자의 것과 접촉하는, 방법. - 제38항에 있어서, 상기 절연 캡 층의 수평 부분들을 제거하는 단계를 추가로 포함하고, 상기 절연 캡 층의 나머지 부분들은 상기 도핑된 반도체 스페이서들 중의 도핑된 반도체 스페이서들의 쌍과 접촉하는 드레인 선택 레벨 격리 구조체를 포함하는, 방법.
- 제38항에 있어서, 상기 패턴화된 템플릿 구조체는,
상기 희생 필라 구조체들에 대해 선택적으로 상기 희생 매트릭스 층의 영역들을 에칭함으로써 상기 희생 매트릭스 층의 나머지 부분들에 의해 둘러싸인 리세스 영역들을 형성하는 것;
상기 리세스 영역들 내에 템플릿 재료를 침착시키는 것; 및
상기 템플릿 재료를 평탄화하는 것에 의해 형성되는, 방법. - 제41항에 있어서, 상기 도핑된 반도체 스페이서들은,
상기 패턴화된 템플릿 구조체의 형성 후에 상기 희생 매트릭스 층의 나머지 부분들을 제거하는 것;
상기 패턴화된 템플릿 구조체 위에 그리고 상기 희생 필라 구조체들의 물리적으로 노출된 표면들 상에 컨포멀 도핑된 반도체 재료 라이너를 침착시키는 것; 및
상기 컨포멀 도핑된 반도체 재료 라이너의 수평 부분들을 이방성으로 에칭하는 것에 의해 형성되고, 상기 컨포멀 도핑된 반도체 재료 라이너의 나머지 수직 부분들은 상기 도핑된 반도체 스페이서들을 구성하는, 방법. - 제41항에 있어서,
상기 템플릿 재료 부분들은 상기 절연 층들 및 상기 절연 캡 층의 재료들과는 상이한 유전체 재료를 포함하고;
상기 희생 필라 구조체들은 희생 반도체 재료를 포함하는, 방법. - 제41항에 있어서, 상기 도핑된 반도체 스페이서들의 측벽들은 상기 희생 필라 구조체들의 측벽들 중 가장 근위의 것으로부터 동일한 균일한 측방향 간격만큼 측방향으로 이격되는 볼록한 수직 측벽 세그먼트들을 포함하는, 방법.
- 제41항에 있어서, 상기 리세스 영역들은,
개구들을 내부에 포함하는 포토레지스트 층을 상기 희생 매트릭스 층 위에 형성하는 것; 및
상기 희생 필라 구조체들의 재료에 대해 선택적인 에치 화학작용을 채용하여 상기 희생 매트릭스 층의 마스킹되지 않은 영역들을 이방성으로 에칭하는 것에 의해 형성되고,
상기 희생 필라 구조체들의 제1 서브세트는 상기 리세스 영역들 내에서 돌출되고;
상기 희생 필라 구조체들의 제2 서브세트는 상기 희생 재료 층의 나머지 부분들과 접촉하고, 상기 리세스 영역들 중 각자의 것에 물리적으로 노출되는 측벽들을 갖는, 방법. - 제38항에 있어서,
각각의 메모리 개구 충전 구조체는 메모리 스택 구조체 및 상기 메모리 스택 구조체 위에 놓이는 드레인 영역을 포함하고,
상기 패턴화된 템플릿 구조체 각각의 전체는 상기 메모리 스택 구조체들 내의 상기 드레인 영역들 및 메모리 필름들의 재료들에 대해 선택적으로 상기 패턴화된 템플릿 구조체를 제거하는 습식 에치 공정을 채용하여 제거되는, 방법. - 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택;
상기 교번하는 스택 위에 위치된 드레인 선택 레벨 전기 전도성 스트립들;
이웃하는 쌍인 상기 드레인 선택 레벨 전기 전도성 스트립들 사이에 위치된 드레인 선택 레벨 격리 구조체; 및
상기 교번하는 스택 및 상기 드레인 선택 레벨 전기 전도성 스트립들을 통해 연장되고, 상기 교번하는 스택, 및 상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장되는 각자의 수직 반도체 채널을 포함하는 메모리 스택 구조체들을 포함하고,
각각의 수직 반도체 채널은,
상기 전기 전도성 층들의 레벨들을 통해 연장되고 제1 최대 측방향 채널 치수를 갖는 각자의 제1 수직 연장 부분; 및
상기 드레인 선택 레벨 전도성 스트립들의 레벨에 위치되고, 상기 제1 최대 측방향 채널 치수보다 작은 제2 최대 측방향 채널 치수를 갖는 각자의 제2 수직 연장 부분을 포함하는, 3차원 메모리 디바이스. - 제47항에 있어서,
상기 수직 반도체 채널들의 각각의 제1 수직 연장 부분은 상기 교번하는 스택의 최하단 층으로부터 그리고 적어도 상기 전기 전도성 층들 중 최상단의 것으로 연장되는 제1 볼록한 외부 측벽을 갖고;
상기 수직 반도체 채널들의 각각의 제2 수직 연장 부분은 상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 연장되는 제2 볼록한 외부 측벽을 갖는, 3차원 메모리 디바이스. - 제48항에 있어서,
상기 3차원 메모리 디바이스는 3차원 NAND 메모리 디바이스를 포함하고;
상기 전기 전도성 층들은 상기 3차원 NAND 메모리 디바이스의 워드 라인들을 포함하고;
상기 드레인 선택 레벨 전기 전도성 스트립들은 상기 3차원 NAND 메모리 디바이스의 드레인 선택 게이트 전극들을 포함하는, 3차원 메모리 디바이스. - 제49항에 있어서,
상기 제2 볼록한 외부 측벽은 상기 수직 반도체 채널들 각각에서 균일한 측방향 오프셋 거리만큼 상기 제1 볼록한 외부 측벽으로부터 내향으로 측방향으로 오프셋되고;
상기 제1 볼록한 외부 측벽은 제1 원통형 측벽을 포함하고;
상기 제2 볼록한 외부 측벽은 상기 제1 원통형 측벽과 동일한 회전 대칭축을 갖는 제2 원통형 측벽을 포함하는, 3차원 메모리 디바이스. - 제50항에 있어서, 상기 수직 반도체 채널들 각각은 각자의 제1 수직 연장 부분의 상단 단부 및 각자의 제2 수직 연장 부분의 하단 단부에 인접하는 환형 수평 접속 부분을 포함하는. 3차원 메모리 디바이스.
- 제51항에 있어서, 상기 수직 반도체 채널들 중 각자의 것 내에 위치된 유전체 코어들을 추가로 포함하고, 상기 유전체 코어들 각각은 내부에 어떠한 고체 상태 재료도 없는 각자의 코어 공동을 포함하는, 3차원 메모리 디바이스.
- 제52항에 있어서,
상기 코어 공동은 전체적으로 상기 드레인 선택 레벨 전기 전도성 스트립들의 하단 표면들을 포함하는 수평 평면 아래에 위치되고;
상기 코어 공동은 상기 수직 반도체 채널들의 제2 수직 연장 부분들 중 위에 놓인 것보다 더 큰 측방향 범위를 갖고;
각각의 수직 반도체 채널의 제1 수직 연장 부분의 내부는 상기 유전체 코어들 중 각자의 것 및 각자의 코어 공동에 의해 충전되고;
각각의 수직 반도체 채널의 제2 수직 연장 부분의 내부는 상기 유전체 코어들 중 각자의 것에 의해 완전히 충전되는, 3차원 메모리 디바이스. - 제47항에 있어서, 각각의 메모리 스택 구조체는 메모리 필름을 포함하고, 상기 메모리 필름은,
상기 교번하는 스택을 통해 수직으로 연장되는 제1 수직 연장 부분;
상기 전기 전도성 층들 중 최상단의 것 위에 그리고 상기 드레인 선택 레벨 전기 전도성 스트립들 아래에서 수평으로 연장되는 수평 연장 부분; 및
상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것을 통해 수직으로 연장되는 제2 수직 연장 부분을 포함하는, 3차원 메모리 디바이스. - 제54항에 있어서,
각각의 메모리 필름은 차단 유전체, 전하 저장 층, 및 터널링 유전체의 스택을 포함하고;
상기 전하 저장 층의 전체가 상기 드레인 선택 레벨 전기 전도성 스트립들 중 하나의 것의 하단 표면 아래에 위치되고;
상기 차단 유전체는 상기 수직 반도체 채널들의 제2 수직 연장 부분들 중 각자의 것 둘레에서 상기 터널링 유전체와 직접 접촉하는, 3차원 메모리 디바이스. - 제54항에 있어서,
각각의 메모리 필름은 차단 유전체, 전하 저장 층, 및 터널링 유전체의 스택을 포함하고;
상기 차단 유전체, 상기 전하 저장 층, 및 상기 터널링 유전체 각각은 상기 수직 반도체 채널들의 제2 수직 연장 부분들 중 각자의 것을 측방향으로 둘러싸고, 상기 메모리 스택 구조체들 위에 놓이는 드레인 영역들의 상단 표면들을 포함하는 수평 평면에 이르기까지 수직으로 연장되는, 3차원 메모리 디바이스. - 제47항에 있어서,
상기 메모리 스택 구조체들 각각은 상기 드레인 선택 레벨 전기 전도성 스트립들 중 각자의 것의 원통형 측벽과 접촉하고, 그에 의해 측방향으로 완전히 둘러싸이고;
접촉 레벨 유전체 층이 상기 드레인 선택 레벨 전기 전도성 스트립들, 상기 드레인 선택 레벨 격리 구조체 및 상기 메모리 스택 구조체들 위에 놓이고, 상기 접촉 레벨 유전체 층은 상기 드레인 선택 레벨 격리 구조체와 접촉하는, 3차원 메모리 디바이스. - 제47항에 있어서, 상기 드레인 선택 레벨 전기 전도성 스트립들 각각은 평면형 수직 측벽 세그먼트들 및 볼록한 수직 측벽 세그먼트들의 각자의 측방향으로 교번하는 시퀀스를 갖는, 3차원 메모리 디바이스.
- 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 스페이서 재료 층들의 교번하는 스택을 형성하는 단계 - 상기 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 또는 후속으로 그들로 대체됨 -;
상기 교번하는 스택을 통해 연장되고, 상기 교번하는 스택 위로 돌출되고 제1 최대 측방향 치수를 갖는 각자의 상부 영역 및 상기 교번하는 스택 내에 임베드되고 상기 제1 최대 측방향 치수보다 큰 제2 최대 측방향 치수를 갖는 각자의 하부 영역을 포함하는 희생 필라 구조체들을 형성하는 단계;
상기 교번하는 스택 위에 그리고 상기 희생 필라 구조체들의 상부 영역들 둘레에 패턴화된 템플릿 구조체 및 유전체 재료 부분들의 조합을 형성하는 단계 - 상기 패턴화된 템플릿 구조체는, 상기 희생 필라 구조체들의 각자의 서브세트의 상부 영역들을 측방향으로 둘러싸고 복수의 볼록한 수직 측벽 세그먼트들을 포함하는 각자의 측벽을 갖는 템플릿 재료 블록들을 포함함 -;
상기 희생 필라 구조체들을, 메모리 필름 및 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체들로 대체하는 단계; 및
상기 템플릿 재료 블록들을 드레인 선택 레벨 전기 전도성 스트립들로 대체하는 단계를 포함하는, 방법. - 제59항에 있어서,
상기 교번하는 스택 위에 희생 매트릭스 층을 형성하는 단계;
상기 희생 매트릭스 층 및 상기 교번하는 스택을 통해 공정중 희생 필라 구조체들을 형성하는 단계 - 상기 공정중 희생 필라 구조체들 각각은 각자의 공정중 희생 필라 구조체의 하단 표면으로부터 상기 희생 매트릭스 층의 상단 표면까지 연장되는 직선형 측벽을 포함함 -;
상기 교번하는 스택에 대해 선택적으로 그리고 상기 공정중 희생 필라 구조체들에 대해 선택적으로 상기 희생 재료 층을 제거하는 단계; 및
상기 교번하는 스택의 최상단 표면 위로 돌출되는 상기 공정중 희생 필라 구조체들의 상부 영역들을 박막화하여 상기 희생 필라 구조체들을 형성하는 단계를 추가로 포함하는, 방법. - 제60항에 있어서,
상기 공정중 희생 필라 구조체들은 반도체 재료를 포함하고;
상기 공정중 희생 필라 구조체들의 상부 영역들을 박막화하는 단계는, 상기 공정중 희생 필라 구조체들의 표면 부분들을 산화시킴으로써 반도체 산화물 부분들을 형성하는 단계, 및 후속으로 상기 반도체 산화물 부분들을 제거하는 단계를 포함하고;
상기 반도체 산화물 부분들의 제거 후의 상기 공정중 희생 필라 구조체들의 나머지 부분들은 상기 희생 필라 구조체들을 포함하는, 방법. - 제59항에 있어서, 상기 패턴화된 템플릿 구조체를 형성하는 단계는,
드레인 선택 레벨 라인 트렌치들이 사이에 있는 제1 템플릿 재료 부분들을 상기 희생 필라 구조체들의 상부 영역들의 측벽들 상의 제1 교번하는 스택 위에 형성하는 단계; 및
각각의 제1 템플릿 재료 부분의 측벽들 상에 제2 템플릿 재료 부분들을 형성하는 단계 - 각각의 템플릿 재료 블록은 제1 템플릿 재료 부분 및 적어도 하나의 제2 템플릿 재료 부분의 인접한 세트를 포함함 - 를 포함하는, 방법. - 제62항에 있어서, 상기 제2 템플릿 재료 부분들은,
상기 제1 템플릿 재료 부분들 위에 그리고 상기 희생 필라 구조체들의 물리적으로 노출된 표면들 바로 위에 컨포멀 템플릿 재료 라이너를 침착시키는 것; 및
상기 컨포멀 템플릿 재료 라이너의 수평 부분들을 이방성으로 에칭하는 것 - 상기 컨포멀 템플릿 재료 라이너의 나머지 수직 부분들은 상기 제2 템플릿 재료 부분들을 구성함 - 에 의해 형성되는, 방법. - 제59항에 있어서,
상기 패턴화된 템플릿 구조체 및 상기 유전체 재료 부분들의 조합에 대해 선택적으로 상기 희생 필라 구조체들을 제거함으로써 메모리 공동들을 형성하는 단계;
상기 메모리 공동들 각각 내에 메모리 필름을 형성하는 단계;
각각의 메모리 필름 상에 수직 반도체 채널을 형성하는 단계; 및
각각의 수직 반도체 채널의 상부 단부에 드레인 영역을 형성하는 단계를 추가로 포함하고,
상기 메모리 개구 충전 구조체들 각각은 상기 메모리 필름, 상기 수직 반도체 채널, 및 상기 드레인 영역의 각자의 세트를 포함하는, 방법. - 제64항에 있어서, 상기 메모리 필름을 형성하는 단계는,
각각의 메모리 공동의 측벽들 상에 차단 유전체, 전하 저장 층, 및 커버 재료 층을 침착시키는 단계;
상기 교번하는 스택의 레벨들에 위치된 상기 커버 재료 층의 하부 부분들을 제거하지 않고서, 상기 패턴화된 템플릿 구조체 및 상기 유전체 재료 부분들의 조합의 레벨에서 상기 커버 재료 층의 상부 부분들을 제거하는 단계;
상기 교번하는 스택의 레벨들에 위치된 상기 전하 저장 층의 하부 부분들을 제거하지 않고서, 상기 패턴화된 템플릿 구조체 및 상기 유전체 재료 부분들의 조합의 레벨에서 상기 전하 저장 층의 상부 부분들을 제거하는 단계;
상기 커버 재료 층의 나머지 부분들을 제거하는 단계; 및
상기 전하 저장 층 및 상기 차단 유전체의 나머지 부분들 상에 터널링 유전체를 침착시키는 단계를 포함하는, 방법. - 제64항에 있어서, 각각의 수직 반도체 채널의 내부 측벽 상에 유전체 코어를 형성하는 단계를 추가로 포함하고,
상기 유전체 코어는 내부에 어떠한 고체 재료도 없는 코어 공동을 임베드하고,
상기 유전체 코어의 상부 원통형 부분은 상기 패턴화된 템플릿 구조체의 하단 표면을 포함하는 수평 평면 위의 상기 코어 공동 위로 돌출되고;
상기 코어 공동은 상기 유전체 코어의 상부 원통형 부분의 최대 측방향 치수보다 큰 최대 측방향 치수를 갖는, 방법.
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