CN113410252B - 三维存储器及其制备方法 - Google Patents
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Abstract
本发明提供一种三维存储器及其制备方法。三维存储器包括：堆叠的第一绝缘层、源极层和堆叠结构，源极层位于第一绝缘层和堆叠结构之间，堆叠结构包括交替堆叠的导电层和层间绝缘层；若干穿过堆叠结构的沟道结构；连接层，位于第一绝缘层背离堆叠结构的一侧，并具有凸出部，凸出部穿过第一绝缘层与源极层电连接；若干接地结构，位于源极层背向堆叠结构的一侧，接地结构穿过第一绝缘层，且两端分别与源极层、连接层电连接；至少部分接地结构在最邻近源极层的导电层上的投影与导电层重叠。本发明的接地结构可以按需设置以增强排出源极层上电荷的能力，可以降低电荷击穿源极层的风险，提高了三维存储器的良率。
Description
技术领域
本发明涉及半导体器件技术领域，特别涉及一种三维存储器及其制备方法。
背景技术
传统三维存储器的源极层上的引线与接地结构交叉设置，源极层上的引线与接地结构之间的距离较近，接地结构的形成位置受限，而且接地结构的尺寸大小也受限，这会影响接地结构排出源极层上电荷的能力，电荷容易击穿源极层，影响三维存储器的良率。
发明内容
本发明的目的在于提供一种三维存储器及其制备方法，以解决接地结构的形成位置受限，接地结构的尺寸大小也受限，接地结构排出源极层上电荷的能力受限，电荷容易击穿源极层，影响三维存储器的良率的技术问题。
本发明提供一种三维存储器，包括：堆叠的第一绝缘层、源极层和堆叠结构，所述源极层位于所述第一绝缘层和所述堆叠结构之间，所述堆叠结构包括交替堆叠的导电层和层间绝缘层；若干穿过所述堆叠结构的沟道结构；连接层，位于所述第一绝缘层背离所述堆叠结构的一侧，并具有凸出部，所述凸出部穿过所述第一绝缘层与所述源极层电连接；若干接地结构，位于所述源极层背向堆叠结构的一侧，所述接地结构穿过所述第一绝缘层，且两端分别与所述源极层、所述连接层电连接；至少部分所述接地结构在最邻近所述源极层的导电层上的投影与所述导电层重叠。
其中，其中之一所述接地结构位于所述沟道结构正下方。
其中，其中之一所述接地结构在最邻近所述源极层的导电层上的投影、与所述沟道结构在所述导电层上的投影错开设置。
其中，所述接地结构与所述源极层为相同材质。
其中，三维存储器还包括：覆盖所述堆叠结构及所述源极层的第二绝缘层；第一触点，穿过所述第二绝缘层、所述源极层及所述第一绝缘层，并与所述连接层电连接。
其中，三维存储器还包括：第二触点，穿过所述第二绝缘层与所述堆叠结构的导电层连接。
其中，三维存储器还包括：互连结构，位于所述堆叠结构背离所述源极层的一侧，所述互连结构与沟道结构电连接。
其中，三维存储器还包括：外围电路，位于所述互连结构背离堆叠结构的一侧，并与所述互连结构电连接。
本发明提供一种三维存储器的制备方法，包括：提供堆叠设置的第一绝缘层、源极层和堆叠结构，所述源极层位于所述第一绝缘层和所述堆叠结构之间，所述堆叠结构包括交替堆叠的导电层和层间绝缘层；在所述堆叠结构上形成若干穿过所述堆叠结构的沟道结构；在所述第一绝缘层内形成若干接地结构，其中，至少部分所述接地结构在最邻近所述源极层的导电层上的投影与所述导电层重叠；在所述第一绝缘层背离所述堆叠结构的一侧形成连接层，其中，所述连接层具有凸出部，所述凸出部穿过所述第一绝缘层与所述源极层电连接；每个所述接地结构的两端分别与所述源极层、所述连接层电连接。
其中，其中之一所述接地结构位于所述沟道结构正下方。
其中，其中之一所述接地结构在最邻近所述源极层的导电层上的投影、与所述沟道结构在所述导电层上的投影错开设置。
其中，所述接地结构与源极层为相同材质。
其中，所述第一绝缘层背离所述源极层的一侧叠设有功能层，在形成所述连接层之前，所述制备方法还包括：在所述源极层和所述堆叠结构上覆盖第二绝缘层；在所述第二绝缘层、所述源极层及所述第一绝缘层内形成第一触点，其中，所述第一触点不伸入所述功能层内。
其中，所述功能层为衬底，所述第一触点不伸入所述衬底内。
其中，所述功能层包括衬底与刻蚀停止层，所述衬底形成在所述第一绝缘层背离所述源极层的一侧，所述刻蚀停止层形成在所述第一绝缘层与所述衬底之间，所述第一触点不伸入所述刻蚀停止层内。
其中，所述功能层还包括氧化层，所述氧化层层叠在所述刻蚀停止层与所述衬底之间。
其中，在形成所述第一触点之后，所述制备方法还包括：从所述衬底背离所述第一绝缘层的表面去除部分所述衬底以形成参考衬底，其中，所述参考衬底的厚度小于所述衬底的厚度；去除所述参考衬底。
其中，在去除所述衬底之后，所述制备方法还包括：在所述第一绝缘层上形成过孔，所述过孔露出所述源极层；“在所述第一绝缘层背离所述堆叠结构的一侧形成连接层”包括：在形成所述连接层时，在所述过孔内形成凸出部，所述凸出部与所述源极层连接。
其中，“在所述第二绝缘层、所述源极层及所述第一绝缘层内形成第一触点”包括：在形成所述第一触点时，在所述第二绝缘层内形成第二触点，其中，所述第二触点与所述堆叠结构的导电层连接。
其中，所述接地结构为圆柱形，所述接地结构的直径范围为100nm-2μm。
其中，所述第一触点和所述第二触点的材质为钨，所述连接层的材质均为铝；所述衬底的材质为多晶硅；所述刻蚀停止层的材质为氮化硅；所述第一绝缘层和所述第二绝缘层的材质为均二氧化硅。
其中，在去除所述衬底之前，所述制备方法还包括：在所述堆叠结构背离所述源极层的一侧形成互连结构，其中，所述互连结构与所述沟道结构电连接。
其中，在形成所述互连结构之后，所述制备方法还包括：在所述互连结构背离堆叠结构的一侧形成外围电路，其中，所述外围电路与所述互连结构电连接。
综上所述，本申请通过设置至少部分接地结构在最邻近源极层的导电层上的投影与导电层重叠，这使得至少部分接地结构与源极层上的引线错位设置，源极层上的引线与至少部分接地结构的距离较远，源极层上的引线不会干扰至少部分接地结构的设置，至少部分接地结构可以任意排列，且可以设置任意尺寸，接地结构可以按需设置以增强排出源极层上电荷的能力，进而可以降低电荷击穿源极层的风险，提高了三维存储器的良率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为发明实施例提供的三维存储器的结构示意图。
图2是图1中的接地结构在源极层上的分布俯视结构示意图。
图3是本发明实施例提供的三维存储器的制备方法的流程示意图。
图4是三维存储器的一种初始结构示意图。
图5是对图4中的衬底进行减薄以得到参考衬底的结构示意图。
图6是在第一绝缘层上形成过孔的结构示意图。
图7是三维存储器的另一种初始结构示意图。
图8是对图7中的衬底进行减薄以得到参考衬底的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，图1为本发明提供的一种三维存储器。本申请通过设置至少部分接地结构240在最邻近源极层101的导电层103上的投影与导电层103重叠，这使得至少部分接地结构240与源极层101上的引线错位设置，源极层101上的引线与至少部分接地结构240的距离较远，源极层101上的引线不会干扰至少部分接地结构240的设置，至少部分接地结构240可以任意排列，且可以设置任意尺寸，接地结构240可以按需设置以增强排出源极层101上电荷的能力，进而可以降低电荷击穿源极层101的风险，提高了三维存储器的良率。
三维存储器包括：
堆叠的第一绝缘层202、源极层101和堆叠结构，源极层101位于第一绝缘层202和堆叠结构之间，堆叠结构包括交替堆叠的导电层103和层间绝缘层；层间绝缘层的材质可以为氧化硅。
若干穿过堆叠结构的沟道结构107；沟道结构107包括电荷存储层与沟道层，电荷存储层包括沿沟道孔的侧壁向孔中心的阻挡绝缘层、电荷捕获层和隧穿绝缘层。阻挡绝缘层和隧穿绝缘层的示例性材料为氧化硅，电荷捕获层的示例性材料为氮化硅，电荷存储层形成了氧化硅-氮化硅-氧化硅(ONO)的叠层结构。沟道层的示例性材料为硅(Si)。阻挡绝缘层、电荷捕获层以及隧穿绝缘层可以选择其他材料，在此不做限定。
连接层270，位于第一绝缘层202背离堆叠结构的一侧，并具有凸出部280，凸出部280穿过第一绝缘层202与源极层101电连接；连接层270的材质可以为铝。
若干接地结构240，位于源极层101背向堆叠结构的一侧，接地结构240穿过第一绝缘层202，且两端分别与源极层101、连接层270电连接；
至少部分接地结构240在最邻近源极层101的导电层103上的投影与导电层103重叠。
为了方便描述，定义源极层101上叠设堆叠结构的区域为中心区域A，源极层101上未叠设堆叠结构的区域为边缘区域B。本申请的至少部分接地结构240设于源极层101的中心区域A，源极层101的边缘区域B设有引线。
本申请中，通过设置至少部分接地结构240在最邻近源极层101的导电层103上的投影与导电层103重叠，这使得至少部分接地结构240与源极层101上的引线错位设置，源极层101上的引线与至少部分接地结构240的距离较远，源极层101上的引线不会干扰至少部分接地结构240的设置，至少部分接地结构240可以任意排列，且可以设置任意尺寸，接地结构240可以按需设置以增强排出源极层101上电荷的能力，进而可以降低电荷击穿源极层101的风险，提高了三维存储器的良率。
可以理解的是，至少部分接地结构240位于源极层101的中心区域A。本申请的沟道结构107形成过程中产生的电荷可以至少通过中心区域A的接地结构240传输到外界，电荷传输的路径较短，进一步降低了电荷击穿源极层101的风险。至少部分接地结构240设置在中心区域A，源极层101的边缘区域B的空间较大，源极层101的边缘区域B的引线可以更加合理的布置。
可选地，如图1-图2所示，本申请的全部接地结构240均设于中心区域A。如此，全部的接地结构240与源极层101上的引线均错位设置，源极层101上的引线与全部接地结构240的距离均较远，源极层101上的引线不会干扰任何一个接地结构240的设置，全部接地结构240可以在中心区域A任意排列，且可以设置任意尺寸，接地结构240可以按需设置以增强排出源极层101上电荷的能力，进而可以降低电荷击穿源极层101的风险，提高了三维存储器的良率。
在一个具体的实施例中，其中之一接地结构240位于沟道结构107正下方。
本申请中，通过设置接地结构240位于沟道结构107的正下方，这缩短了接地结构240与沟道结构107之间的距离，沟道结构107形成过程中产生的电荷以较短路径传输到接地结构240，降低了电荷击穿源极层101的风险。
在一个具体的实施例中，其中之一接地结构240在最邻近源极层101的导电层103上的投影、与沟道结构107在导电层103上的投影错开设置。
本申请中，通过设置接地结构240在最邻近源极层101的导电层103上的投影、与沟道结构107在导电层103上的投影错开设置，接地结构240与沟道结构107不正对，接地结构240与沟道结构107错开设置，这可以避免沟道结构107的形成过程对接地结构240的影响。
在一个具体的实施例中，接地结构240与源极层101为相同材质。
本申请中，通过设置接地结构240与源极层101为相同材质，可以使得源极层101上的电荷快速导出，避免电荷对三维存储器的击穿。可选地，接地结构240可以与源极层101为一起成型的结构。接地结构240与源极层101的材质均可以为多晶硅。
在一个具体的实施例中，三维存储器还包括：
覆盖堆叠结构及源极层101的第二绝缘层102；
第一触点40，穿过第二绝缘层102、源极层101及第一绝缘层202，并与连接层270电连接。可以理解的是，第一触点40与连接层270平齐连接，或者，第一触点40与连接层270之间具有预设距离，连接层270的部分结构延伸在第一触点40所在的接触孔30内与第一触点40连接。可选地，第二绝缘层102的材质为氧化硅。第一触点40的材质可以为钨(W)。
本申请中，通过设置第一触点40与连接层270连接，可以使得连接层270通过第一触点40与三维存储器的其他结构连接。
在一个具体的实施例中，三维存储器还包括：
第二触点104，穿过第二绝缘层102与堆叠结构的导电层103连接。可以理解的是，导电层103形成台阶状，第二触点104为多个，多个第二触点104与台阶状的导电层103连接。第二触点104的材质可以为钨(W)。
本申请中，通过设置第二触点104与导电层103连接，可以使得导电层103通过第二触点104与三维存储器的其他结构连接。
在一个具体的实施例中，三维存储器还包括：
互连结构290，位于堆叠结构背离源极层101的一侧，互连结构290与沟道结构107电连接。可以理解的是，互连结构290也形成在第二绝缘层102内。互连结构290包括依次连接的焊盘70、导电通道80以及布线50。焊盘70与沟道结构107连接，布线50与三维存储器的其他结构的电连接，如与下文的外围电路60的连接。
本申请中，通过设置互连结构290，实现了沟道结构107与三维存储器的其他结构的电连接，如与下文的外围电路60的连接。
在一个具体的实施例中，三维存储器还包括：
外围电路60，位于互连结构290背离堆叠结构的一侧，并与互连结构290电连接。本申请中，外围电路60通过互连结构290为沟道结构107供电。
请参阅图3，除了上述的三维存储器，本发明实施例还提供了一种三维存储器的制备方法。本发明实施例的三维存储器及三维存储器的制备方法都可以实现本发明的优点，二者可以一起使用，当然也可以单独使用，本发明对此没有特别限制。在一种具体的实施例中，三维存储器的制备方法如下。
请参阅图3，图3为本发明提供的一种三维存储器的制备方法。本申请通过设置至少部分接地结构240在最邻近源极层101的导电层103上的投影与导电层103重叠，这使得至少部分接地结构240与源极层101上的引线错位设置，源极层101上的引线与至少部分接地结构240的距离较远，源极层101上的引线不会干扰至少部分接地结构240的设置，至少部分接地结构240可以任意排列，且可以设置任意尺寸，接地结构240可以按需设置以增强排出源极层101上电荷的能力，进而可以降低电荷击穿源极层101的风险，提高了三维存储器的良率。
三维存储器的制备方法在图3中示出。如图3所示，该方法可以大致概括为如下过程：提供堆叠设置的第一绝缘层202、源极层101和堆叠结构(S1)，在堆叠结构上形成若干穿过堆叠结构的沟道结构107(S2)，在第一绝缘层202内形成若干接地结构240(S3)，在第一绝缘层202背离堆叠结构的一侧形成连接层270(S4)。以下将分别描述。
请参阅图3，该方法首先执行S1-S4的操作：
S1，提供堆叠设置的第一绝缘层202、源极层101和堆叠结构，源极层101位于第一绝缘层202和堆叠结构之间，堆叠结构包括交替堆叠的导电层103和层间绝缘层；第一绝缘层202和层间绝缘层的材质均可以为氧化硅。
S2，在堆叠结构上形成若干穿过堆叠结构的沟道结构107；沟道结构107包括电荷存储层与沟道层，电荷存储层包括沿沟道孔的侧壁向孔中心的阻挡绝缘层、电荷捕获层和隧穿绝缘层。阻挡绝缘层和隧穿绝缘层的示例性材料为氧化硅，电荷捕获层的示例性材料为氮化硅，电荷存储层形成了氧化硅-氮化硅-氧化硅(ONO)的叠层结构。沟道层的示例性材料为硅(Si)。阻挡绝缘层、电荷捕获层以及隧穿绝缘层可以选择其他材料，在此不做限定。
S3，在第一绝缘层202内形成若干接地结构240，其中，至少部分接地结构240在最邻近源极层101的导电层103上的投影与导电层103重叠；
S4，在第一绝缘层202背离堆叠结构的一侧形成连接层270，其中，连接层270具有凸出部280，凸出部280穿过第一绝缘层202与源极层101电连接；每个接地结构240的两端分别与源极层101、连接层270电连接。连接层270的材质可以为铝。
本申请中，通过设置至少部分接地结构240在最邻近源极层101的导电层103上的投影与导电层103重叠，这使得至少部分接地结构240与源极层101上的引线错位设置，源极层101上的引线与至少部分接地结构240的距离较远，源极层101上的引线不会干扰至少部分接地结构240的设置，至少部分接地结构240可以任意排列，且可以设置任意尺寸，接地结构240可以按需设置以增强排出源极层101上电荷的能力，进而可以降低电荷击穿源极层101的风险，提高了三维存储器的良率。
在一个具体的实施例中，其中之一接地结构240位于沟道结构107正下方。
本申请中，通过设置接地结构240位于沟道结构107的正下方，这缩短了接地结构240与沟道结构107之间的距离，沟道结构107形成过程中产生的电荷以较短路径传输到接地结构240，降低了电荷击穿源极层101的风险。
在一个具体的实施例中，其中之一接地结构240在最邻近源极层101的导电层103上的投影、与沟道结构107在导电层103上的投影错开设置。
本申请中，通过设置接地结构240在最邻近源极层101的导电层103上的投影、与沟道结构107在导电层103上的投影错开设置，接地结构240与沟道结构107不正对，接地结构240与沟道结构107错开设置，这可以避免沟道结构107的形成过程对接地结构240的影响。
在一个具体的实施例中，接地结构240与源极层101为相同材质。
本申请中，通过设置接地结构240与源极层101为相同材质，可以使得源极层101上的电荷快速导出，避免电荷对三维存储器的击穿。可选地，接地结构240可以与源极层101为一起成型的结构。接地结构240与源极层101的材质均可以为多晶硅。
在一个具体的实施例中，第一绝缘层202背离源极层101的一侧叠设有功能层，在形成连接层270之前，制备方法还包括：
在源极层101和堆叠结构上覆盖第二绝缘层102；
在第二绝缘层102、源极层101及第一绝缘层202内形成第一触点40，其中，第一触点40不伸入功能层内。可以理解的是，第一触点40的端部可以位于第一绝缘层202的两个相对表面之间，或者，第一触点40与第一绝缘层202远离源极层101的表面平齐。第一触点40的材质通常为钨(W)。第一绝缘层202的材质通常为二氧化硅(SiO2)。
本申请中，通过设置第一触点40不伸入功能层内，去除功能层后，在第一绝缘层202上形成后续结构时，后续结构是平整的，三维存储器的结构平整，三维存储器的良率较好。
在一个具体的实施例中，“在第二绝缘层102、源极层101及第一绝缘层202内形成第一触点40”包括：
选择性刻蚀第二绝缘层102、源极层101以及第一绝缘层202，以形成接触孔30，接触孔30不伸入功能层内；
在接触孔30内形成触点材料以形成第一触点40。
可以理解的是，第一绝缘层202与功能层的材质性能不同，以使得接触孔30在贯穿第一绝缘层202后，停止延伸，不刻蚀功能层。第二绝缘层102、源极层101以及第一绝缘层202的刻蚀工艺可以为各向异性的干法刻蚀工艺，可以采用选择性的刻蚀剂，如刻蚀气体，刻蚀气体例如为SF6、NF3、COS、Cl2、HBr、以及碳氟比较小的氟代烃(CF4、CHF3)等；当然，本申请还可以采用高碳/氟比气体(C/F ratio)和/或碳氢气体(CHx)对功能层、第一绝缘层202和第二绝缘层102进行刻蚀，以避免刻蚀气体对功能层进行刻蚀。第一绝缘层202与功能层的刻蚀比可以大于5，如刻蚀比可以为6、10、15、100、200、1000等，本申请不具体限定第一绝缘层202与功能层的刻蚀比，只要刻蚀气体在刻蚀第一绝缘层202之后，不刻蚀或者基本不刻蚀功能层即可。本申请中，由于接触孔30不向功能层内延伸，则第一触点40也不会延伸在功能层内，即功能层内没有第一触点40。在去除功能层之后，第一触点40不会伸出在第一绝缘之外，在第一绝缘层202上形成后续结构时，后续结构也是平整的，三维存储器结构平整，三维存储器的良率较好。
在一个具体的实施例中，“第一触点40不伸入功能层内”包括：
第一触点40与第一绝缘层202朝向功能层的表面平齐，或者，第一触点40与第一绝缘层202朝向功能层的表面之间具有预设距离。
可以理解的是，当第一触点40与第一绝缘层202朝向功能层的表面平齐时，第一触点40不会凸出第一绝缘层202，方便于层叠于第一绝缘层202上的后续结构与第一触点40连接。当第一触点40与第一绝缘层202朝向功能层的表面之间具有预设距离时，第一触点40与第一绝缘层202远离源极层101的表面之间的预设距离为接触孔30的预留空间，后续结构可以填充该预留空间。本方式不仅不会使得第一触点40凸出第一绝缘层202，且设置了预留空间，可以使得后续结构按需填充预留空间，后续结构可以与第一触点40接触良好，且使得三维存储器的结构更加灵活。
在一个具体的实施例中，预设距离在30nm-40nm之间。30nm-40nm之间的预留空间可以使得后续结构较好填充预留空间，且后续结构可以与第一触点40接触良好。
请参阅图4，在一个具体的实施例中，功能层包括衬底90与刻蚀停止层210，衬底90形成在第一绝缘层202背离源极层101的一侧，刻蚀停止层210形成在第一绝缘层202与衬底90之间，第一触点40不伸入刻蚀停止层210内。
可以理解的是，刻蚀停止层210的材质与第一绝缘层202的材质不同，在刻蚀形成容置第一触点40的接触孔30时，选择性刻蚀第一绝缘层202，而不刻蚀刻蚀停止层210，接触孔30内形成第一触点40后，第一触点40不伸入刻蚀停止层210，在后续去除刻蚀停止层210后，第一触点40不凸出在第一绝缘层202之外，无需单独对第一触点40进行研磨，减少了三维存储器的制备流程，节约工序，节约成本。可选地，刻蚀停止层210的材质为氮化硅(SiN)。
在一个具体的实施例中，功能层还包括氧化层220，氧化层220层叠在刻蚀停止层210与衬底90之间。可以理解的是，氧化层220用于对刻蚀停止层210进行平坦化。
请参阅图5，在形成第一触点40之后，制备方法还包括：
从衬底90背离第一绝缘层202的表面去除部分衬底90以形成参考衬底110，其中，参考衬底110的厚度小于衬底90的厚度；
请参阅图6，去除参考衬底110。可以理解的是，去除衬底90后，去除刻蚀停止层210与氧化层220。
请参阅图7，在一个具体的实施例中，功能层为衬底90，第一触点40不伸入衬底90内。衬底90的材质可以为多晶硅。
可以理解的是，衬底90的材质与第一绝缘层202的材质不同，在刻蚀形成容置第一触点40的接触孔30时，选择性刻蚀第一绝缘层202，而不刻蚀衬底90，接触孔30内形成第一触点40后，第一触点40不伸入衬底90，在后续去除衬底90后，第一触点40不凸出在第一绝缘层202之外，无需单独对第一触点40进行研磨，减少了三维存储器的制备流程，节约工序，节约成本。可选地，衬底90的材质为多晶硅。
本实施例中，在形成第一触点40之后，制备方法还包括：
请参阅图8，从衬底90背离第一绝缘层202的表面去除部分衬底90以形成参考衬底110，其中，参考衬底110的厚度小于衬底90的厚度；
去除参考衬底110。可选地，“去除参考衬底110”包括：采用化学机械研磨(CMP)的方法去除参考衬底110。
可以理解的是，三维存储器的形成方法通常为：在衬底90上形成三维存储器的层结构，然后再去除衬底90。本申请首先从衬底90背离第一绝缘层202的表面去除部分衬底90，即从衬底90背离第一绝缘层202的表面对衬底90进行减薄，对衬底90进行减薄的方法可以为化学机械研磨。由于衬底90较厚，去除部分衬底90的过程可以为快速研磨、粗研磨，即从衬底90到参考衬底110的过程为快速研磨，以加快衬底90的减薄速度，节约时间；在形成参考衬底110之后，去除参考衬底110的方法也可以为化学机械研磨，去除参考衬底110的过程为可以慢速研磨、精细化研磨，进而可以将参考衬底110研磨到所需要的厚度，且避免研磨到第一绝缘层202。本实施例中，参考衬底110全部研磨掉，且不会研磨到第一绝缘层202。整个衬底90去除的方法可以为化学机械研磨。
在一个具体的实施例中，“去除参考衬底110”包括：
在去除参考衬底110时，去除第一触点40的部分结构，以使得去除部分结构的第一触点40不凸出第一绝缘层202远离源极层101的表面。
可以理解的是，化学机械研磨为对待研磨件进行机械研磨的同时，添加化学试剂与待研磨件进行反应。本申请中，化学试剂可以与第一触点40进行反应，进而在对衬底90化学机械研磨时，第一触点40的部分结构被反应除去，如第一触点40在接触孔30的部分结构被反应除去，以使得第一触点40不凸出第一绝缘层202远离衬底90的表面。在第一绝缘层202上形成后续结构时，后续结构可以平整地形成在第一绝缘层202上，三维存储器结构平整，三维存储器的良率较好。此种情况也适用于第一触点40伸入在衬底90内，化学机械研磨的方法同样可以去除第一触点40伸入在衬底90内的结构。
在一个具体的实施例中，在去除衬底90之后，制备方法还包括：
请参阅图6，在第一绝缘层202上形成过孔20b，过孔20b露出源极层101；
“在第一绝缘层202背离堆叠结构的一侧形成连接层270”包括：
在形成连接层270时，在过孔20b内形成凸出部280，凸出部280与源极层101连接。可以理解的是，过孔20b的数量可以为多个。
本申请中，过孔20b用于露出源极层101，过孔20b内用于形成将源极层101引出的凸出部280，在第一绝缘层202上形成连接层270时，凸出部280也可以平整容置在过孔20b内。
在一个具体的实施例中，“在第二绝缘层102、源极层101及第一绝缘层202内形成第一触点40”包括：
在形成第一触点40时，在第二绝缘层102内形成第二触点104，其中，第二触点104与堆叠结构的导电层103连接。可选地，第一触点40和第二触点104的材质为钨。
本申请中，通过设置第二触点104与导电层103连接，可以使得导电层103通过第二触点104与三维存储器的其他结构连接。
在一个具体的实施例中，在去除衬底90之前，制备方法还包括：
在堆叠结构背离源极层101的一侧形成互连结构290，其中，互连结构290与沟道结构107电连接。可以理解的是，互连结构290包括依次连接的焊盘70、导电通道80以及布线50。焊盘70与沟道结构107连接，布线50与三维存储器的其他结构的电连接，如与下文的外围电路60的连接。
本申请中，通过设置互连结构290，实现了沟道结构107与三维存储器的其他结构的电连接。
在一个具体的实施例中，在形成互连结构290之后，制备方法还包括：
在互连结构290背离堆叠结构的一侧形成外围电路60，其中，外围电路60与互连结构290电连接。
本申请中，外围电路60通过互连结构290为沟道结构107供电。
在一个具体的实施例中，接地结构240为圆柱形，接地结构240的直径范围为100nm-2μm。上述直径的接地结构240可以减小编程/擦除(P/E)过程中三维存储器的压降，提高了三维存储器的性能。本申请的接地结构240可以按照实际的需求设置成所需要的尺寸，如还可以为大于2μm，或者小于100nm。本申请在此不具体限定接地结构240的尺寸。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
Claims (23)
1.一种三维存储器，其特征在于，包括：
堆叠的第一绝缘层、源极层和堆叠结构，所述源极层位于所述第一绝缘层和所述堆叠结构之间，所述堆叠结构包括交替堆叠的导电层和层间绝缘层；
若干穿过所述堆叠结构的沟道结构；
连接层，位于所述第一绝缘层背离所述堆叠结构的一侧，并具有凸出部，所述凸出部穿过所述第一绝缘层与所述源极层电连接；
若干接地结构，位于所述源极层背向堆叠结构的一侧，所述接地结构穿过所述第一绝缘层，且两端分别与所述源极层、所述连接层电连接；
至少部分所述接地结构在最邻近所述源极层的导电层上的投影与所述导电层重叠。
2.如权利要求1所述的三维存储器，其特征在于，其中之一所述接地结构位于所述沟道结构正下方。
3.如权利要求1所述的三维存储器，其特征在于，其中之一所述接地结构在最邻近所述源极层的导电层上的投影、与所述沟道结构在所述导电层上的投影错开设置。
4.如权利要求1所述的三维存储器，其特征在于，所述接地结构与所述源极层为相同材质。
5.如权利要求1所述的三维存储器，其特征在于，还包括：
覆盖所述堆叠结构及所述源极层的第二绝缘层；
第一触点，穿过所述第二绝缘层、所述源极层及所述第一绝缘层，并与所述连接层电连接。
6.如权利要求5所述的三维存储器，其特征在于，还包括：
第二触点，穿过所述第二绝缘层与所述堆叠结构的导电层连接。
7.如权利要求1所述的三维存储器，其特征在于，还包括：
互连结构，位于所述堆叠结构背离所述源极层的一侧，所述互连结构与沟道结构电连接。
8.如权利要求7所述的三维存储器，其特征在于，还包括：
外围电路，位于所述互连结构背离堆叠结构的一侧，并与所述互连结构电连接。
9.一种三维存储器的制备方法，其特征在于，包括：
提供堆叠设置的第一绝缘层、源极层和堆叠结构，所述源极层位于所述第一绝缘层和所述堆叠结构之间，所述堆叠结构包括交替堆叠的导电层和层间绝缘层；
在所述堆叠结构上形成若干穿过所述堆叠结构的沟道结构；
在所述第一绝缘层内形成若干接地结构，其中，至少部分所述接地结构在最邻近所述源极层的导电层上的投影与所述导电层重叠；
在所述第一绝缘层背离所述堆叠结构的一侧形成连接层，其中，所述连接层具有凸出部，所述凸出部穿过所述第一绝缘层与所述源极层电连接；每个所述接地结构的两端分别与所述源极层、所述连接层电连接。
10.根据权利要求9所述的制备方法，其特征在于，其中之一所述接地结构位于所述沟道结构正下方。
11.根据权利要求9所述的制备方法，其特征在于，其中之一所述接地结构在最邻近所述源极层的导电层上的投影、与所述沟道结构在所述导电层上的投影错开设置。
12.根据权利要求9所述的制备方法，其特征在于，所述接地结构与源极层为相同材质。
13.根据权利要求9所述的制备方法，其特征在于，所述第一绝缘层背离所述源极层的一侧叠设有功能层，在形成所述连接层之前，所述制备方法还包括：
在所述源极层和所述堆叠结构上覆盖第二绝缘层；
在所述第二绝缘层、所述源极层及所述第一绝缘层内形成第一触点，其中，所述第一触点不伸入所述功能层内。
14.根据权利要求13所述的制备方法，其特征在于，所述功能层为衬底，所述第一触点不伸入所述衬底内。
15.根据权利要求13所述的制备方法，其特征在于，所述功能层包括衬底与刻蚀停止层，所述衬底形成在所述第一绝缘层背离所述源极层的一侧，所述刻蚀停止层形成在所述第一绝缘层与所述衬底之间，所述第一触点不伸入所述刻蚀停止层内。
16.根据权利要求15所述的制备方法，其特征在于，所述功能层还包括氧化层，所述氧化层层叠在所述刻蚀停止层与所述衬底之间。
17.根据权利要求14或15所述的制备方法，其特征在于，在形成所述第一触点之后，所述制备方法还包括：
从所述衬底背离所述第一绝缘层的表面去除部分所述衬底以形成参考衬底，其中，所述参考衬底的厚度小于所述衬底的厚度；
去除所述参考衬底。
18.根据权利要求17所述的制备方法，其特征在于，在去除所述衬底之后，所述制备方法还包括：
在所述第一绝缘层上形成过孔，所述过孔露出所述源极层；
“在所述第一绝缘层背离所述堆叠结构的一侧形成连接层”包括：
在形成所述连接层时，在所述过孔内形成凸出部，所述凸出部与所述源极层连接。
19.根据权利要求15所述的制备方法，其特征在于，“在所述第二绝缘层、所述源极层及所述第一绝缘层内形成第一触点”包括：
在形成所述第一触点时，在所述第二绝缘层内形成第二触点，其中，所述第二触点与所述堆叠结构的导电层连接。
20.根据权利要求9所述的制备方法，其特征在于，所述接地结构为圆柱形，所述接地结构的直径范围为100nm-2μm。
21.根据权利要求19所述的制备方法，其特征在于，所述第一触点和所述第二触点的材质为钨，所述连接层的材质均为铝；所述衬底的材质为多晶硅；所述刻蚀停止层的材质为氮化硅；所述第一绝缘层和所述第二绝缘层的材质均为二氧化硅。
22.根据权利要求17所述的制备方法，其特征在于，在去除所述衬底之前，所述制备方法还包括：
在所述堆叠结构背离所述源极层的一侧形成互连结构，其中，所述互连结构与所述沟道结构电连接。
23.根据权利要求22所述的制备方法，其特征在于，在形成所述互连结构之后，所述制备方法还包括：
在所述互连结构背离堆叠结构的一侧形成外围电路，其中，所述外围电路与所述互连结构电连接。
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|---|---|
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101183681A (zh) * | 2006-11-16 | 2008-05-21 | 旺宏电子股份有限公司 | 用于提升保存能力的双稳态阻抗随机存取存储器结构 |
| CN110828468A (zh) * | 2018-08-10 | 2020-02-21 | 爱思开海力士有限公司 | 半导体装置以及半导体装置的制造方法 |
| US10629613B1 (en) * | 2018-11-20 | 2020-04-21 | Sandisk Technologies Llc | Three-dimensional memory device having vertical semiconductor channels including source-side boron-doped pockets and methods of making the same |
| CN111370411A (zh) * | 2020-03-12 | 2020-07-03 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN111386608A (zh) * | 2018-04-24 | 2020-07-07 | 桑迪士克科技有限责任公司 | 使用替换漏极选择栅极电极的三维存储器装置及其制造方法 |
| CN111566816A (zh) * | 2020-04-14 | 2020-08-21 | 长江存储科技有限责任公司 | 用于形成具有背面源极触点的三维存储器件的方法 |
| CN112670296A (zh) * | 2020-12-24 | 2021-04-16 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
| CN112768462A (zh) * | 2021-01-29 | 2021-05-07 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11508711B2 (en) * | 2019-02-13 | 2022-11-22 | Sandisk Technologies Llc | Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer |
-
2021
- 2021-05-27 CN CN202110588022.4A patent/CN113410252B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101183681A (zh) * | 2006-11-16 | 2008-05-21 | 旺宏电子股份有限公司 | 用于提升保存能力的双稳态阻抗随机存取存储器结构 |
| CN111386608A (zh) * | 2018-04-24 | 2020-07-07 | 桑迪士克科技有限责任公司 | 使用替换漏极选择栅极电极的三维存储器装置及其制造方法 |
| CN110828468A (zh) * | 2018-08-10 | 2020-02-21 | 爱思开海力士有限公司 | 半导体装置以及半导体装置的制造方法 |
| US10629613B1 (en) * | 2018-11-20 | 2020-04-21 | Sandisk Technologies Llc | Three-dimensional memory device having vertical semiconductor channels including source-side boron-doped pockets and methods of making the same |
| CN111370411A (zh) * | 2020-03-12 | 2020-07-03 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN111566816A (zh) * | 2020-04-14 | 2020-08-21 | 长江存储科技有限责任公司 | 用于形成具有背面源极触点的三维存储器件的方法 |
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