CN112670296A - 三维存储器结构及其制备方法 - Google Patents

Abstract

本发明提供了一种三维存储器结构及其制备方法，方法包括如下步骤：提供有第一区域和第二区域的半导体衬底，第一区域包括核心区，第二区域包括台阶区和外围区；在其上形成绝缘层和多层半导体层，半导体层通过介质层隔离；形成凹槽结构，在其侧壁形成电性连接结构；在凹槽结构中填充介质填充层；在半导体层和介质填充层上形成堆叠结构；在堆叠结构中形成沟道结构。本发明通过在台阶区和外围区形成凹槽结构，并形成电连接半导体衬底的电性连接结构，使等离子体加工工艺中产生的电荷能够从绝缘介质层上方导通至接地的半导体衬底，避免影响后续工艺，提升产品良率；凹槽结构中形成的介质填充层还能有效释放应力，并对上方堆叠结构提供支撑。

Description

三维存储器结构及其制备方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种三维存储器结构及其制备方法。

背景技术

3D NAND等三维存储器通过三维堆叠结构形成存储单元，与普通二维存储器件相比，具有更高的单位面积存储密度，是极具发展潜力的新一代存储器结构。

目前，在三维存储器的工艺制程中，基于器件性能提升的需求，堆叠结构的层数不断增加，对于等离子体干法刻蚀等工艺的要求也随之提升。由于等离子体干法刻蚀等采用等离子体进行晶圆加工的工艺过程中，带电等离子体会在晶圆表面、刻蚀形成的沟槽等结构中残留电荷，上述残留电荷如果不能通过晶圆的半导体衬底接地被及时导出，就会影响后续工艺的正常实施，乃至影响器件性能。

然而，在现有的三维存储器工艺制程中，出于制程优化等目的，刻蚀结构所在层与能够导出残留电荷的半导体衬底之间往往会形成隔离电荷的绝缘介质层，这就直接影响了残留电荷的正常导出，使其残留于沟槽等刻蚀结构的表面，进而影响后续工艺。累积的电荷还会直接影响器件的电学性能，其所引发的异常放电还会导致器件损坏。此外，现有的三维存储器工艺制程中，在去除堆叠结构下方的牺牲层时，台阶区的堆叠结构缺少支撑结构支持，容易出现结构塌陷等异常缺陷。

因此，有必要提出一种新的三维存储器结构及其制备方法，解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中被绝缘层隔离的残留电荷难以导出以及去除牺牲层时台阶区堆叠结构缺少支撑的问题。

为实现上述目的及其它相关目的，本发明提供了一种三维存储器结构的制备方法，其特征在于，包括如下步骤：

提供半导体衬底，在所述半导体衬底中定义第一区域和第二区域，所述第一区域包括核心区，所述第二区域包括台阶区和外围区；

在所述半导体衬底的上方依次形成绝缘层和多层半导体层，相邻的所述半导体层之间通过介质层隔离；

形成贯穿位于所述第二区域的所述多层半导体层和所述绝缘层的至少一个凹槽结构，并在所述凹槽结构的侧壁形成与所述半导体衬底电连接的电性连接结构；

在所述凹槽结构中填充介质填充层；

在所述多层半导体层和所述介质填充层上形成堆叠结构，所述堆叠结构在所述台阶区形成台阶结构；

在所述堆叠结构中形成沟道结构。

作为本发明的一种可选方案，所述电性连接结构包括：掺杂多晶硅层或金属硅化物层中的任意一种。

作为本发明的一种可选方案，所述电性连接结构包括：依次设于所述凹槽上金属层和金属硅化物层。

作为本发明的一种可选方案，所述多层半导体层包括依次堆叠的第一半导体层、牺牲层和第二半导体层；所述第一半导体层与所述牺牲层之间通过第一介质层隔离，所述牺牲层与所述第二半导体层之间通过第二介质层隔离。

作为本发明的一种可选方案，所述绝缘层与所述半导体衬底之间以及所述绝缘层与所述第一半导体层之间还形成有应力缓冲层。

作为本发明的一种可选方案，所述介质填充层包括二氧化硅层，或者依次沉积的二氧化硅层和多晶硅层。

作为本发明的一种可选方案，在所述堆叠结构中还形成有栅线隙结构；所述凹槽结构为多个，所述栅线隙结构位于多个所述凹槽结构之间；所述凹槽结构在所述半导体衬底上的投影为矩形或方环形。

作为本发明的一种可选方案，在所述堆叠结构中形成沟道结构后，还包括形成上层金属连接结构的步骤；所述上层金属连接结构包括贯穿所述凹槽结构中的所述介质填充层的导电柱结构。

作为本发明的一种可选方案，所述凹槽结构还贯穿部分所述半导体衬底。

本发明还提供了一种三维存储器结构，其特征在于，包括：

半导体衬底，其定义有第一区域和第二区域，所述第一区域包括核心区，所述第二区域包括台阶区和外围区；

绝缘层，其设于所述半导体衬底之上；

多层半导体层，其设于所述绝缘层之上，相邻的所述半导体层之间通过介质层隔离；

至少一个凹槽结构，其贯穿位于所述第二区域的所述多层半导体层和所述绝缘层；

电性连接结构，其设于所述凹槽结构的侧壁之上，并与所述半导体衬底电连接；

介质填充层，其设于所述凹槽结构中；

堆叠结构，其设于所述多层半导体层和所述介质填充层之上，并在所述台阶区形成台阶结构。

作为本发明的一种可选方案，所述凹槽结构还贯穿部分所述半导体衬底。

作为本发明的一种可选方案，所述电性连接结构包括：掺杂多晶硅层或金属硅化物层中的任意一种。

作为本发明的一种可选方案，所述电性连接结构包括：依次设于所述凹槽上金属层和金属硅化物层。

作为本发明的一种可选方案，所述多层半导体层包括依次堆叠的第一半导体层、牺牲层和第二半导体层；所述第一半导体层与所述牺牲层之间通过第一介质层隔离，所述牺牲层与所述第二半导体层之间通过第二介质层隔离。

作为本发明的一种可选方案，所述绝缘层与所述半导体衬底之间以及所述绝缘层与所述第一半导体层之间还形成有应力缓冲层。

作为本发明的一种可选方案，所述介质填充层包括二氧化硅层，或者依次堆叠的二氧化硅层和多晶硅层。

作为本发明的一种可选方案，在所述堆叠结构中还形成有栅线隙结构；所述凹槽结构为多个，所述栅线隙结构位于多个所述凹槽结构之间；所述凹槽结构在所述半导体衬底上的投影为矩形或方环形。

如上所述，本发明提供一种三维存储器结构及其制备方法，具有以下有益效果：

本发明通过在台阶区和外围区形成凹槽结构，并在凹槽结构侧壁形成电连接半导体衬底的电性连接结构，使干法刻蚀等等离子体加工工艺中产生的电荷能够从绝缘介质层上方导通至接地的半导体衬底，避免影响后续工艺，确保器件性能，提升产品良率；凹槽结构中形成的介质填充层还能有效释放应力，并对上方堆叠结构提供支撑。

附图说明

图1显示为本发明实施例一中提供的三维存储器结构的制备方法的流程图。

图2显示为本发明实施例一中提供的三维存储器设计布局的局部俯视示意图。

图3至图8以及图15至图22显示为本发明实施例一中提供的三维存储器结构制备方法的各步骤的截面示意图。

图9至图14显示为本发明实施例一中提供的三维存储器的一个存储块区域中凹槽结构平面布局的俯视示意图。

图23显示为本发明实施例二中提供的三维存储器结构的截面示意图。

图24显示为本发明实施例三中提供的三维存储器结构的截面示意图。

图25显示为本发明实施例四中提供的三维存储器结构的截面示意图。

元件标号说明

1 阵列晶圆

100 半导体衬底

100a 第一区域

100b 第二区域

101 衬底上结构层

101a 绝缘层

101b 第一半导体层

101c 第一介质层

101d 牺牲层

101e 第二介质层

101f 第二半导体层

101g 应力缓冲层

101h 第三半导体层

101i 顶部介质层

102 凹槽结构

103 电性连接结构

103a 电性连接结构材料层

104 介质填充层

104a 二氧化硅层

104b 多晶硅层

105 堆叠结构

105a 栅极牺牲层

105b 隔离层

105c 栅极层

106 沟道结构

106a 沟道栅介质层

106b 沟道半导体层

106c 沟道绝缘层

107 栅线隙结构

107a 栅线隙沟槽

108 介质隔离层

109 介质填充层

110 介质覆盖层

111 导电柱结构

112 接触孔结构

113 键合结构

114 导电结构

115 钝化层

2 CMOS晶圆

213 键合结构

3 CMOS晶圆

314 导电结构

315 钝化层

4 阵列晶圆

414 导电结构

415 钝化层

5 阵列晶圆

501b 第一半导体层

501d 牺牲层

501f 第二半导体层

501h 第三半导体层

503 电性连接结构

504 介质填充层

6 CMOS晶圆

7 CMOS晶圆

714 导电结构

715 钝化层

8 阵列晶圆

814 导电结构

815 钝化层

S1～S6 步骤1)～6)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图25。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1至图22，本实施例提供了一种三维存储器结构的制备方法，其特征在于：包括如下步骤：

1)提供半导体衬底100，在所述半导体衬底100中定义第一区域100a和第二区域100b，所述第一区域100a包括核心区，所述第二区域100b包括台阶区和外围区；

2)在所述半导体衬底100的上方形成依次形成绝缘层101a和多层半导体层，相邻的所述半导体层之间通过介质层隔离；

3)形成贯穿位于所述第二区域100b的所述多层半导体层和所述绝缘层的至少一个凹槽结构102，并在所述凹槽结构102的侧壁形成与所述半导体衬底100电连接的电性连接结构103；

4)在所述凹槽结构102中形成介质填充层104；

5)在所述多层半导体层和所述介质填充层104上形成堆叠结构105，所述堆叠结构105在所述台阶区形成台阶结构；

6)在所述堆叠结构104中形成沟道结构106。

在步骤1)中，请参考图1的S1步骤和图2至图3，提供半导体衬底100，在所述半导体衬底100中定义第一区域100a和第二区域100b，所述第一区域100a包括核心区，所述第二区域100b包括台阶区和外围区。

如图2所示，是本实施例所提供的三维存储器结构设计布局的局部俯视图，所述三维存储器结构分为第一区域100a以及位于其两侧的所述第二区域100b，沟道结构106分布于所述第一区域100a中，栅线隙结构107贯通所述第一区域100a和所述第二区域100b。图3是所述半导体衬底100的截面图，其中图3中左侧为所述第一区域100a，右侧为所述第二区域100b。可选地，所述半导体衬底100包括硅衬底。所述第一区域100a包括核心区，而所述第二区域100b包括邻近所述核心区的台阶区以及位于所述核心区和所述台阶区外围的外围区。所述核心区和所述台阶区用于形成3D NAND器件的存储阵列结构，所述外围区则用于设置连接存储阵列结构的逻辑控制单元。

在步骤2)中，请参考图1的S2步骤和图3，在所述半导体衬底100的上方形成依次形成绝缘层101a和多层半导体层，相邻的所述半导体层之间通过介质层隔离。为方便描述，在本实施例中定义衬底上结构层101，其包括所述绝缘层101a以及多层半导体层等膜层结构。

作为示例，如图3所示，所述衬底上结构层101包括在所述半导体衬底100上依次堆叠的绝缘层101a、第一半导体层101b、第一介质层101c、牺牲层101d、第二介质层101e和第二半导体层101f。可选地，所述绝缘层101a包括氮化硅层；所述第一介质层101c和所述第二介质层101e包括氮氧化硅层；所述牺牲层101d、所述第一半导体层101b和所述第二半导体层101f包括多晶硅层。所述绝缘层101a与所述半导体衬底100之间以及所述绝缘层101a与所述第一半导体层101b之间还形成有应力缓冲层101g。所述应力缓冲层101g可以作为氮化硅层与硅材料层之间的二氧化硅层，以提升氮化硅层与硅衬底或多晶硅层之间的附着性能。

在步骤3)中，请参考图1的S3步骤和图3至图5，形成贯穿位于所述第二区域100b的所述多层半导体层和所述绝缘层的至少一个凹槽结构102，并在所述凹槽结构102的侧壁形成与所述半导体衬底100电连接的电性连接结构103。可选地，所述凹槽结构102还贯穿部分所述半导体衬底100。

作为示例，如图3至图4所示，所述凹槽结构102可以通过光刻和干法刻蚀形成。可选地，通过光刻胶刻蚀掩膜覆盖非刻蚀区域，而在刻蚀区域通过干法刻蚀去除该区域的所述衬底上结构层101，以形成所述凹槽结构102。

作为示例，如图5所示，在所述衬底上结构层101表面以及所述凹槽结构102内通过薄膜沉积形成电性连接结构材料层103a，其在所述凹槽结构102的侧壁已形成了电连接所述衬底上结构层100顶部与所述半导体衬底100的电性连接结构。本实施例中，所述衬底上结构层101表面的电性连接结构材料层103a可以在后续步骤的化学机械研磨中去除，而保留所述凹槽结构102侧壁及底部的电性连接结构材料层103a，而在本发明的其他实施案例中，也可以在本步骤中通过各向异性的干法刻蚀去除所述衬底上结构层101表面以及所述凹槽结构102底部的电性连接结构材料层103a，保留侧壁的电性连接结构材料层103a以形成电性连接结构。

作为示例，所述电性连接结构包括：掺杂多晶硅层或金属硅化物层中的任意一种。或者，所述电性连接结构包括：依次设于所述凹槽上金属层和金属硅化物层。可选地，所述金属层包括钛(Ti)、钴(Co)、镍(Ni)或钨(W)等金属沉积形成的金属材料层，所述掺杂多晶硅层是导电性能良好的高掺杂衬垫多晶硅层。具体地，在图5中所沉积的电性连接结构材料层103a可以是掺杂多晶硅层；或者，也可以是先后依次沉积多晶硅层和金属层，并通过退火形成金属硅化物层；或者，也可以是只沉积金属层，通过退火使金属层与所述衬底上结构层101中的多晶硅材料层进行反应以形成金属硅化物层。例如，采用镍作为沉积金属时，在通过退火形成镍的硅化物层(NiSi层)后，表面未反应的镍(Ni)金属层可以通过湿法刻蚀去除，或者也可以保留在器件结构中。

在干法刻蚀等使用等离子体的工艺中，带电等离子体会在刻蚀等形成的结构表面残留电荷。上述材料形成的电性连接结构能够提供良好的电性导通，使原本被绝缘的氮化硅层构成的所述第一介质层101c和所述第二介质层101e隔离的上层结构中残留的电荷能够通过该电性连接结构导出至下方的所述半导体衬底100。所述半导体衬底100在进行干法刻蚀等工艺过程时一般会放置在接地的晶圆卡盘上，可以有效地导出残留电荷。这将大幅提升后续工艺制程的稳定性、器件性能和产品良率。

在步骤4)中，请参考图1的S4步骤和图6至图7，在所述凹槽结构102中形成介质填充层104。可选地，在本实施例中，所述介质填充层104包括二氧化硅层，在本发明的其他实施案例中，也可以依次沉积二氧化硅层和多晶硅层作为介质填充层。

在图6中，通过化学气相沉积等薄膜沉积工艺沉积二氧化硅层等介质填充层104；在图7中，通过化学机械研磨等平坦化工艺去除所述衬底上结构层101表面多余的介质填充层104，仅留下凹槽结构中的介质填充层104。此外，化学机械研磨还去除了所述衬底上结构层101表面的电性连接结构材料层103a，保留凹槽结构侧壁及底部的电性连接结构材料层103a，以形成电性连接结构103。

如图8所示，本发明提供的所述电性连接结构103的另一种结构。与图7中结构不同的是，图8中的所述电性连接结构103在沉积二氧化硅层及化学机械研磨平坦化前，通过采用各向异性的干法刻蚀对所述电性连接结构材料层103进行刻蚀，也去除位于凹槽结构底部的所述电性连接结构材料层103。在图8中，所述电性连接结构103仅形成于凹槽结构的侧壁上。

如图9至图14所示，在本发明中，根据所述凹槽结构的平面布局以及在所述凹槽结构中填充的介质填充层不同，最终所得的结构可以分为以下情况。

如图9所示，是本实施例所提供的凹槽结构在填充后单个存储块区域的俯视图。在本实施例中，在三维存储器的一个存储块区域中，第二区域100b分布于第一区域100a的两侧，多个凹槽结构分布于第二区域100b中，并由栅线隙结构107分隔。所述凹槽结构在所述半导体衬底100上的投影为矩形。在图9中，所述电性连接结构103形成于所述矩形的侧边上。图10是图9结构设计的一种变体，其与图9的区别在于，在三维存储器的一个存储块区域中，第二区域100b设置于第一区域100a的中线区域上，其他设置与图9的设计相同。

在图11中，是本发明的第二种设计结构的俯视图，其与图9的区别在于，所述凹槽结构在所述半导体衬底100上的投影为方环形，即图11中除去中央部分矩形图形的矩形。在图10中形成所述电性连接结构103并填充所述介质填充层104后，所述电性连接结构103从平面上看呈内外嵌套双层结构。图12是图10结构设计的一种变体，其第二区域100b设置于第一区域100a的中线区域上。

在图13中，是本发明的第三种设计结构的俯视图，其与图9的区别在于，所述介质填充层包括依次填充的二氧化硅层104a和多晶硅层104b。图14是图13结构设计的一种变体，其第二区域100b设置于第一区域100a的中线区域上。需要指出的是，所述第二区域100b包括台阶区和外围区，所述凹槽结构同时分布于所述台阶区和所述外围区。

在步骤5)中，请参考图1的S5步骤和图15至图16，在所述衬底上结构层101和所述介质填充层104上形成堆叠结构105，所述堆叠结构105在所述台阶区形成台阶结构。

如图15所示，在所述衬底上结构层101和所述介质填充层104的上方形成堆叠结构105。所述堆叠结构由栅极牺牲层105a和隔离层105b交替层叠构成，其中，所示栅极牺牲层105a可以是氮化硅层，所述隔离层105b可以是二氧化硅层。

如图16所示，所述堆叠结构105在所述台阶区形成台阶结构。具体地，通过修整光刻胶的多步干法刻蚀，在图15中左侧的部分区域中形成所述台阶区的台阶结构，右侧区域为所述第一区域100a。在所述台阶结构上还覆盖有介质隔离层108和介质填充层109。在上述干法刻蚀过程中，由于电性连接结构103有效导通了所述堆叠结构105和所述半导体衬底100，在干法刻蚀时由带电等离子体所产生的电荷可以通过所述电性连接结构103及时地导出至接地的半导体衬底100。

在步骤6)中，请参考图1的S6步骤和图17至图19，在所述堆叠结构105中形成沟道结构106。

如图17所示，在所述堆叠结构中形成多个沟道结构106，并进一步形成了栅线隙结构107。具体地，所述沟道结构106由外至内依次为：沟道栅介质层106a、沟道半导体层106b和沟道绝缘层106c。整个区域上方还形成有介质覆盖层110。形成所述沟道结构106的过程包括：先通过干法刻蚀在所述堆叠结构中形成沟道通孔，并在所述沟道通孔中通过薄膜沉积及刻蚀依次形成沟道栅介质层106a、沟道半导体层106b和沟道绝缘层106c。可选地，所述沟道绝缘层106c中还有未填满的空隙结构，以改善器件结构的应力。在上述干法刻蚀过程中，由于电性连接结构103有效导通了所述堆叠结构105和所述半导体衬底100，在干法刻蚀时由带电等离子体所产生的电荷可以通过所述电性连接结构103及时地导出至接地的半导体衬底100。

需要指出的是，如图18所示，在本实施例中，为了在同一截面示意图中同时完整地展示出沟道及栅线隙等主要结构，在图18中以虚线为界，左侧部分代表的是图2中AA’方向上的截面，右侧部分代表的是图2中BB’方向上的截面，本实施例后续截面图所表示的情况也与图18一致，将不再赘述。

如图18所示，通过各向异性的干法刻蚀形成栅线隙沟槽107a，刻蚀停止于底部的牺牲层101d上。在上述干法刻蚀过程中，由于电性连接结构103有效导通了所述堆叠结构105和所述半导体衬底100，在干法刻蚀时由带电等离子体所产生的电荷可以通过所述电性连接结构103及时地导出至接地的半导体衬底100。在所述栅线隙沟槽107a上形成介质保护层，所述介质保护层可以是由氮化硅层和二氧化硅层构成的多层复合结构，以在后续湿法刻蚀过程中保护堆叠结构不被刻蚀。通过湿法刻蚀去除所述牺牲层101d，而后再通过湿法刻蚀去除所述介质保护层、所述第一介质层101c、所述第二介质层101e以及底部暴露出的部分所述沟道栅介质层106a。在原所述牺牲层101d的所在位置填充形成多晶硅构成的第三半导体层101h，其穿过所述沟道栅介质层106a，电性连接所述沟道半导体层106b。通过湿法刻蚀去除栅极牺牲层105a，最终得到图18中的结构。

在上述通过湿法刻蚀去除所述牺牲层101d的过程中，由于所述第二区域100b的台阶区处的堆叠结构的下方始终由所述介质填充层104提供支撑，而不会因去除栅极牺牲层105a失去支撑而导致堆叠结构出现塌陷等异常，而在第一区域101a的核心区则原本就有多个沟道结构106提供结构支持。

如图19所示，在所述栅极牺牲层105a的原位置先形成栅极层105c，所述栅极层105c可以由金属钨等导电材料填充构成，而后在所述栅线隙沟槽107a中通过填充二氧化硅形成栅线隙结构107。

作为示例，在步骤6)后，还包括在所述堆叠结构上方形成上层金属连接结构的步骤。如图20所示，所述上层金属连接结构包括导电柱结构111和接触孔结构112。所述导电柱结构111连接至所述半导体衬底100或连接至台阶结构中的所述栅极层105c，所述接触孔结构112连接所述导电柱结构111或所述沟道结构106，将其电性引出至晶圆上表面。所述接触孔结构112的上方还进一步形成有键合结构113。

作为示例，如图21至22所示，在形成上层金属连接结构后还包括进行晶圆键合及形成晶圆表面电性连接结构的步骤。如图21所示，将所述半导体衬底100所在晶圆定义为阵列晶圆1，即图20中所展示的结构为阵列晶圆的一部分。在图21中，将所述阵列晶圆1倒置，并与下方的CMOS晶圆2进行键合。具体地，所述CMOS晶圆2中已形成有CMOS器件及上表面的键合结构213，将所述阵列晶圆1与所述CMOS晶圆2各自的键合结构进行对准并键合，得到图20中的键合晶圆。

如图22所示，在图21中得到键合晶圆后，对键合后的晶圆从所述半导体衬底100一侧进行减薄，使所述阵列晶圆1的厚度减薄至去除半导体衬底100，并去除所述衬底上结构层101中的绝缘层101a以及二氧化硅层101g。在本发明的其他实施案例中，也可以保留所述半导体衬底100。在所述绝缘层101a的原位置填充二氧化硅构成的顶部介质层101i。对所述顶部介质层101i进行干法刻蚀以形成连接所述第一半导体层101b上所述沟道结构106所在位置的通孔。通过在所述通孔及所述顶部介质层101i表面沉积金属等导电材料，形成导电结构114，并在所述导电结构114上沉积钝化层115，在所述钝化层115的开口区域形成焊垫结构。

如图16所示，根据前文所述的一种三维存储器结构的制备方法，本实施例还提供了一种三维存储器结构，其特征在于，包括：

半导体衬底100，其定义有第一区域100a和第二区域100b，所述第一区域100a包括核心区，所述第二区域100b包括台阶区和外围区；

绝缘层101a，其设于所述半导体衬底100之上；

多层半导体层，其设于所述绝缘层101a之上，相邻的所述半导体层之间通过介质层隔离；

至少一个凹槽结构102，其贯穿位于所述第二区域101b的所述多层半导体层和所述绝缘层101a；

电性连接结构103，其设于所述凹槽结构102的侧壁之上，并与所述半导体衬底100电连接；

介质填充层104，其设于所述凹槽结构102中；

堆叠结构105，其设于所述多层半导体层和所述介质填充层104之上，并在所述台阶区形成台阶结构。

图16所示的是前述三维存储器结构制备方法的一种中间结构，其通过引入电性连接所述衬底上结构层101顶部与所述半导体衬底100的电性连接结构103，导通了原本被介质层电性隔离的所述衬底上结构层101。当后续进行沟道结构或栅线隙结构的干法刻蚀等等离子体工艺时，在堆叠结构105中累积的残留电荷可以通过所述电性连接结构103导出至下方的所述半导体衬底100，并进一步通过其所接触的晶圆卡盘等接地部件导出。可选地，在本发明的其他实施案例中，所述凹槽结构还贯穿部分所述半导体衬底。

作为示例，所述电性连接结构103包括：掺杂多晶硅层或金属硅化物层中的任意一种。或者所述电性连接结构包括：依次设于所述凹槽上金属层和金属硅化物层。

作为示例，所述衬底上结构层101包括在所述半导体衬底100上依次堆叠的绝缘层101a、第一半导体层101b、第一介质层101c、牺牲层101d、第二介质层101e和第二半导体层101f。可选地，所述绝缘层101a包括氮化硅层；所述第一介质层101c和所述第二介质层101e包括氮氧化硅层；所述牺牲层101d、所述第一半导体层101b和所述第二半导体层101f包括多晶硅层。所述绝缘层101a与所述半导体衬底100之间以及所述绝缘层101a与所述第一半导体层101b之间还形成有二氧化硅构成的应力缓冲层101g。所述介质填充层104包括二氧化硅层，或者是依次沉积二氧化硅层和多晶硅层。

作为示例，如图9至图14所示，所述凹槽结构102为多个，分布于所述第二区域，所述栅线隙结构位于多个所述凹槽结构102之间。所述凹槽结构在所述半导体衬底上的投影为矩形或方环形。所述第一区域100a和所述第二区域100b在所述半导体衬底100上分布为：两个所述第二区域100b设置于一个所述第一区域100a的两侧，或者一个所述第二区域100b设置于一个所述第一区域100a的中线区域上。

如图22所示，根据前文所述的一种三维存储器结构的制备方法，本实施例还提供了一种三维存储器结构，其特征在于，包括：相互键合的阵列晶圆1和CMOS晶圆2；所述阵列晶圆1包括衬底上结构层101和位于所述衬底上结构层101一侧的堆叠结构105；所述衬底上结构层101中形成有贯穿所述衬底上结构层101的介质填充层104，所述介质填充层104与所述衬底上结构层101之间形成有电性连接结构103；所述堆叠结构105中形成有沟道结构106和栅线隙结构107。

图22所示的三维存储器结构与图16的区别在于，图16所示的是一种在干刻刻蚀等等离子体工艺前的中间结构，其通过引入所述电性连接结构103，解决了等离子体工艺中残留电荷无法导出的问题，而图22所示的是保留有所述电性连接结构103的最终结构。在图16中，所述介质填充层104还可以在所述栅线隙结构107的形成过程中起到支撑上方台阶区的作用，防止出现结构塌陷。需要指出的是，所述电性连接结构103和所述介质填充层104也可以不保留在三维存储器结构的最终结构中，在其发挥完其应有功效后，即在形成所述沟道结构106和所述栅线隙结构107后，也可以根据实际制程需要进行去除。

实施例二

如图23所示，本实施例提供了一种三维存储器结构，与实施例一的区别在于，实施例一中的三维存储器的导电结构114和钝化层115都位于阵列晶圆1一侧，而在本实施例中，导电结构和钝化层可以同时形成于所述CMOS晶圆3和所述阵列晶圆4上。

具体地，如图23所示，在本实施例中，在所述CMOS晶圆3一侧，钝化层315部分覆盖导电结构314，所述导电结构314暴露出的部分形成焊垫结构，作为三维存储器的输入输出端。而在所述阵列晶圆4一侧，所述导电结构414作为金属互连层连接为上方的阵列晶圆4提供电性互连，钝化层415覆盖保护所述导电结构414。

本实施例的其他实施方案与实施例一相同，此处不再赘述。

实施例三

如图24所示，本实施例提供了一种三维存储器结构，与实施例一的区别在于，在本实施例中，所述阵列晶圆5和所述CMOS晶圆6相互键合，凹槽结构在第二区域上所占面积较小。通过与第一区域隔断，第二区域的大部分区域也可以采用衬底上结构层作为堆叠结构下方的支撑结构。

具体地，如图24所示，在本实施例中，在左侧第二区域中，衬底上结构层仍由第一半导体层501b、牺牲层501d和第二半导体层501f构成，各层间由介质层隔离，而在右侧的第一区域，所述牺牲层501d在栅线隙结构的制备过程中被湿法刻蚀去除，并代以填充第三半导体层501h。在第一区域和第二区域的边界处，通过设置凹槽结构并形成电性连接结构503和介质填充层504进行隔断，防止第二区域的牺牲层501d在湿法刻蚀时被刻蚀，从而使牺牲层501d的湿法刻蚀后，第二区域的下方仍有较稳固的支撑结构对第二区域上方的堆叠结构进行支撑，防止结构塌陷。

本实施例的其他实施方案与实施例一相同，此处不再赘述。

实施例四

如图25所示，本实施例提供了一种三维存储器结构，与实施例三的区别在于，实施例三中的三维存储器的导电结构和钝化层都位于阵列晶圆5一侧，而在本实施例中，导电结构和钝化层可以同时形成于所述CMOS晶圆7和所述阵列晶圆8上。

具体地，如图25所示，在本实施例中，在所述CMOS晶圆7一侧，钝化层715部分覆盖导电结构714，所述导电结构714暴露出的部分形成焊垫结构，作为三维存储器的输入输出端。而在所述阵列晶圆8一侧，所述导电结构814作为金属互连层连接为上方的阵列晶圆8提供电性互连，钝化层815覆盖保护所述导电结构814。

本实施例的其他实施方案与实施例三相同，此处不再赘述。

综上所述，本发明提供了一种三维存储器结构及其制备方法，所述制备方法包括如下步骤：提供半导体衬底，在所述半导体衬底中定义第一区域和第二区域，所述第一区域包括核心区，所述第二区域包括台阶区和外围区；在所述半导体衬底的上方依次形成绝缘层和多层半导体层，相邻的所述半导体层之间通过介质层隔离；形成贯穿位于所述第二区域的所述多层半导体层和所述绝缘层的至少一个凹槽结构，并在所述凹槽结构的侧壁形成与所述半导体衬底电连接的电性连接结构；在所述凹槽结构中填充介质填充层；在所述多层半导体层和所述介质填充层上形成堆叠结构，所述堆叠结构在所述台阶区形成台阶结构；在所述堆叠结构中形成沟道结构。本发明通过在台阶区和外围区形成凹槽结构，并在凹槽结构侧壁形成电连接半导体衬底的电性连接结构，使干法刻蚀等等离子体加工工艺中产生的电荷能够从绝缘介质层上方导通至接地的半导体衬底，避免影响后续工艺，确保器件性能，提升产品良率；凹槽结构中形成的介质填充层还能有效释放应力，并对上方堆叠结构提供支撑。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种三维存储器结构的制备方法，其特征在于，包括如下步骤：

提供半导体衬底，在所述半导体衬底中定义第一区域和第二区域，所述第一区域包括核心区，所述第二区域包括台阶区和外围区；

在所述半导体衬底的上方依次形成绝缘层和多层半导体层，相邻的所述半导体层之间通过介质层隔离；

形成贯穿位于所述第二区域的所述多层半导体层和所述绝缘层的至少一个凹槽结构，并在所述凹槽结构的侧壁形成与所述半导体衬底电连接的电性连接结构；

在所述凹槽结构中填充介质填充层；

在所述多层半导体层和所述介质填充层上形成堆叠结构，所述堆叠结构在所述台阶区形成台阶结构；

在所述堆叠结构中形成沟道结构。

2.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述电性连接结构包括：掺杂多晶硅层或金属硅化物层中的任意一种。

3.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述电性连接结构包括：依次设于所述凹槽上金属层和金属硅化物层。

4.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述多层半导体层包括依次堆叠的第一半导体层、牺牲层和第二半导体层；所述第一半导体层与所述牺牲层之间通过第一介质层隔离，所述牺牲层与所述第二半导体层之间通过第二介质层隔离。

5.根据权利要求4所述的三维存储器结构的制备方法，其特征在于：所述绝缘层与所述半导体衬底之间以及所述绝缘层与所述第一半导体层之间还形成有应力缓冲层。

6.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述介质填充层包括二氧化硅层，或者依次沉积的二氧化硅层和多晶硅层。

7.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：在所述堆叠结构中还形成有栅线隙结构；所述凹槽结构为多个，所述栅线隙结构位于多个所述凹槽结构之间；所述凹槽结构在所述半导体衬底上的投影为矩形或方环形。

8.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：在所述堆叠结构中形成沟道结构后，还包括形成上层金属连接结构的步骤；所述上层金属连接结构包括贯穿所述凹槽结构中的所述介质填充层的导电柱结构。

9.根据权利要求1所述的三维存储器结构的制备方法，其特征在于：所述凹槽结构还贯穿部分所述半导体衬底。

10.一种三维存储器结构，其特征在于，包括：

半导体衬底，其定义有第一区域和第二区域，所述第一区域包括核心区，所述第二区域包括台阶区和外围区；

绝缘层，其设于所述半导体衬底之上；

多层半导体层，其设于所述绝缘层之上，相邻的所述半导体层之间通过介质层隔离；

至少一个凹槽结构，其贯穿位于所述第二区域的所述多层半导体层和所述绝缘层；

电性连接结构，其设于所述凹槽结构的侧壁之上，并与所述半导体衬底电连接；

介质填充层，其设于所述凹槽结构中；

堆叠结构，其设于所述多层半导体层和所述介质填充层之上，并在所述台阶区形成台阶结构。

11.根据权利要求10所述的三维存储器结构，其特征在于：所述凹槽结构还贯穿部分所述半导体衬底。

12.根据权利要求10所述的三维存储器结构，其特征在于：所述电性连接结构包括：掺杂多晶硅层或金属硅化物层中的任意一种。

13.根据权利要求10所述的三维存储器结构，其特征在于：所述电性连接结构包括：依次设于所述凹槽上金属层和金属硅化物层。

14.根据权利要求10所述的三维存储器结构，其特征在于：所述多层半导体层包括依次堆叠的第一半导体层、牺牲层和第二半导体层；所述第一半导体层与所述牺牲层之间通过第一介质层隔离，所述牺牲层与所述第二半导体层之间通过第二介质层隔离。

15.根据权利要求14所述的三维存储器结构，其特征在于：所述绝缘层与所述半导体衬底之间以及所述绝缘层与所述第一半导体层之间还形成有应力缓冲层。

16.根据权利要求10所述的三维存储器结构，其特征在于：所述介质填充层包括二氧化硅层，或者依次堆叠的二氧化硅层和多晶硅层。

17.根据权利要求10所述的三维存储器结构，其特征在于：在所述堆叠结构中还形成有栅线隙结构；所述凹槽结构为多个，所述栅线隙结构位于多个所述凹槽结构之间；所述凹槽结构在所述半导体衬底上的投影为矩形或方环形。

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