TW202220223A - 半導體元件中的片上電容器及其形成方法 - Google Patents

Abstract

本發明公開了半導體元件及其形成方法的實施例。在示例中，半導體元件包括：至少一個介電質層對，其包括第一介電質層和不同於第一介電質層的第二介電質層；與該至少一個介電質層對接觸的層間介電質（ILD）層；以及一個或多個電容器，所述一個或多個電容器中的每一個垂直延伸穿過ILD層並與至少一個介電質層對接觸。

Description

半導體元件中的片上電容器及其形成方法

本發明的實施例涉及半導體元件及其製造方法。

積體電路技術允許在矽晶圓上創建多種類型的元件。最常見的元件是電晶體、二極體、電阻器或電容器。電容器是在半導體元件中用於儲存電荷的元件。電容器包括兩個由絕緣材料隔開的導電板。電容器用於諸如電子濾波器、模數轉換器、記憶體元件、控制應用以及許多其他類型的半導體元件應用之類的應用中。

各種類型的電容器設計已被用於集成片上電容器中以減小電容器所佔據的晶圓面積並增加電容密度，所述電容器設計包括例如金屬-絕緣體-金屬（MIM）電容器、金屬-氧化物-金屬（MOM）電容器、金屬-氧化物-半導體（MOS）電容器、金屬邊緣電容器、溝槽電容器和結電容器，僅舉幾例。

本申請要求以下申請案的優先權權益：於2020年9月2日提交的、標題為“ON-CHIP CAPACITOR STRUCTURES IN SEMICONDUCTOR DEVICES（半導體器件中的片上電容器結構）”的國際申請No. PCT/CN2020/112959，以及2020年9月2日提交的、標題為“METHODS FOR FORMING ON-CHIP CAPACITOR STRUCTURES IN SEMICONDUCTOR DEVICES（用於在半導體器件中形成片上電容器結構的方法）”的國際申請No. PCT/CN2020/112962，透過引用的方式將這兩個國際申請的全部內容併入本文中。

本文公開了半導體元件及其形成方法的實施例。

在一個示例中，一種半導體元件包括：至少一個介電質層對，其包括第一介電質層和與第一介電質層不同的第二介電質層；與至少一個介電質層對接觸的層間介電質（ILD）層；以及一個或多個電容器，各電容器垂直延伸穿過ILD層並與至少一個介電質層對接觸。

在另一示例中，一種三維（3D）記憶體元件包括半導體層、在半導體層的一側上的儲存堆疊層、以及設置在3D記憶體元件的在儲存堆疊層外部的周邊區域中的多個第一觸點。儲存堆疊層包括多個導電/介電質層對，各導電/介電質層對包括導電層和第一介電質層。

在又一示例中，公開了一種用於形成3D記憶體元件的方法。在基底上方形成介電質堆疊層。介電質堆疊層包括多個介電質層對，各介電質層對包括第一介電質層和不同於第一介電質層的第二介電質層。蝕刻介電質堆疊層以在元件區域中形成階梯結構，在周邊區域中留下至少一個介電質層對。在周邊區域中的至少一個介電質層對上形成ILD層。在至少一個介電質層對上方形成與之接觸的多個第一觸點，各第一觸點垂直延伸穿過ILD層。

儘管對具體配置和佈置進行了討論，但應當理解，這只是出於例示性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。

要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍中。

通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的附加因素，其同樣至少部分地取決於上下文。

應當容易理解，本發明中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。

此外，諸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在圖式中所描繪的方向之外的在元件使用或操作中的不同方向。元件可以以另外的方式被定向（旋轉90度或在其它方向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。

如本文所使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶片的非導電材料製成。

如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體層和接觸層（其中形成互連線和/或垂直互連接入（VIA）觸點）和一個或多個介電質層。

如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於部件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。

如本文所使用的，術語“3D NAND儲存串”是指一種半導體元件，其在橫向方向的基底上具有垂直方向的儲存單元電晶體串（本文中被稱為“儲存串”，例如NAND儲存串），以使得儲存串在相對於基底的垂直方向上延伸。如文中使用的，術語“垂直/垂直地”是指標稱地垂直於基底的橫向表面。

在諸如NAND快閃記憶體元件的一些半導體元件中，在周邊電路中形成片上電容器。由於電容器是周邊電路中最龐大的元件，因此片上電容器的常規設計限制了周邊電路的晶圓面積的縮小以及金屬佈線的靈活性。特別是，對於其中堆疊了多個晶片的某些3D半導體元件，即使在一個晶片上的大面積的片上電容器也可能限制整個元件尺寸的縮小。

根據本發明的各種實施例提供了3D半導體元件中的片上電容器的新穎設計。透過利用具有較大厚度的ILD層作為電容器介電質，電容器結構可以垂直延伸以減小其平面尺寸。片上電容器可以用於3D NAND快閃記憶體元件的儲存陣列晶片中，該儲存陣列晶片在儲存堆疊層外部已經具有厚的ILD層，並且其厚度隨著儲存堆疊層的增加而不斷增加。結果，可以在不增加平面晶圓尺寸的情況下增加片上電容器的電容密度，並且還可以簡化半導體元件的金屬佈線。在一些實施例中，一個或多個介電質層對是被3D記憶體元件中的儲存堆疊層所替換的介電質堆疊層的一部分，其用於使電容器電極著陸並使片上電容器與矽基底電分隔（其原始厚度或在減薄之後）。可以使用形成介電質堆疊層/儲存堆疊層的階梯結構的相同的修整-蝕刻製程來實現介電質層對的形成，而不會引入額外的製造複雜性和成本。

圖1示出了根據本發明的一些實施例的具有片上電容器的示例性3D記憶體元件100的橫截面的側視圖。3D記憶體元件100可以是具有本文公開的片上電容器的半導體元件的一個示例。在一些實施例中，3D記憶體元件100是包括第一半導體結構102和堆疊在第一半導體結構102之上的第二半導體結構104的鍵合晶片。根據一些實施例，第一半導體結構102和第二半導體結構104在其之間的鍵合介面106處接合。如圖1所示，第一半導體結構102可以包括基底101，基底101可以包括矽（例如，單晶矽，c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或其他任何合適的材料。

3D記憶體元件100的第一半導體結構102可以在基底101上包括周邊電路108。要注意的是，在圖1中包括x、y和z軸以示出3D記憶體元件100中的部件的空間關係。基底101包括在x-y平面中橫向延伸的兩個橫向表面：晶片正面上的正表面和晶片的與正面相對的背面上的背表面。x方向和y方向是晶片平面中的兩個正交方向：x方向是字元線方向，並且y方向是位元線方向。z軸垂直於x軸和y軸。如本文所使用的，當基底（例如，基底101）在z方向（垂直於x-y平面的垂直方向）上位於半導體元件（例如3D記憶體元件）的最低平面中時，一個部件（例如，層或元件）是在半導體元件的另一部件（例如，層或元件）“上”、“上方”還是“下方”是在z方向上相對於半導體元件的基底而確定的。在整個本發明中，應用了用於描述空間關係的相同概念。

在一些實施例中，周邊電路108被配置為控制和感測3D記憶體元件100。周邊電路108可以是用於促進3D記憶體元件100的操作的任何合適的數位、類比和/或混合訊號控制和感測電路，包括但不限於頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、讀出放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓基準、或電路的任何主動或被動部件（例如，電晶體、二極體、電阻器或電容器）。周邊電路108可以包括在基底101“上”形成的電晶體，其中，電晶體的全部或一部分形成在基底101中（例如，在基底101的頂表面下方）和/或直接在基底101上。隔離區域（例如，淺溝槽隔離（STI））和摻雜區域（例如，電晶體的源極區域和汲極區域）也可以形成在基底101中。根據一些實施例，電晶體是高速的、具有先進的邏輯製程（例如，90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm、2 nm等的技術節點）。應當理解，在一些實施例中，周邊電路108可以還包括與先進的邏輯製程相容的任何其他電路，包括邏輯電路（例如處理器和可程式設計邏輯元件（PLD））或者記憶體電路（例如靜態隨機存取記憶體（SRAM））。例如，第一半導體結構102的元件可以使用互補金屬-氧化物-半導體（CMOS）相容製程來形成，並且因此在本文中可以被稱為“CMOS晶片”。

在一些實施例中，3D記憶體元件100的第一半導體結構102還包括在周邊電路108上方的互連層（未示出），以向和從周邊電路108傳輸電訊號。互連層可以包括多個互連（在本文中也稱為“觸點”），包括橫向互連線和VIA觸點。如本文中所使用的，術語“互連”可以廣泛地包括任何合適類型的互連，例如中段制程（MEOL）互連和後段制程（BEOL）互連。互連層還可以包括可以在其中形成互連線和VIA觸點的一個或多個層間介電質（ILD）層（也稱為“金屬間介電質（IMD）層”）。即，互連層可以在多個ILD層中包括互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或它們的任何組合。互連層中的ILD層可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或其任何組合。

如圖1所示，3D記憶體元件100的第一半導體結構102還可以包括在鍵合介面106處並且在互連層和周邊電路108上方的鍵合層110。鍵合層110可以包括多個鍵合觸點111和電隔離鍵合觸點111的介電質。鍵合觸點111可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的其餘區域可以由包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合的介電質形成。鍵合層110中的鍵合觸點111和周圍的介電質可以用於混合鍵合。

類似地，如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括在鍵合介面106處並且在第一半導體結構102的鍵合層110上方的鍵合層112。鍵合層112可以包括多個鍵合觸點113和電隔離鍵合觸點113的介電質。鍵合觸點113可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的其餘區域可以由包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合的介電質形成。鍵合層112中的鍵合觸點113和周圍的介電質可以用於混合鍵合。根據一些實施例，鍵合觸點113在鍵合介面106處與鍵合觸點111接觸。

如以下詳細描述的，第二半導體結構104可以在鍵合介面106處以面對面的方式鍵合在第一半導體結構102的頂部上。在一些實施例中，作為混合鍵合（也稱為“金屬/介電質混合鍵合”）的結果，鍵合介面106設置在鍵合層110與鍵合層112之間，混合鍵合是一種直接鍵合技術（例如，在不使用中間層（例如焊料或黏合劑）的情況下在表面之間形成鍵合）並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，接合介面106是鍵合層112和鍵合層110相遇並鍵合的地方。實際上，鍵合介面106可以是具有一定厚度的層，其包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。

在一些實施例中，3D記憶體元件100的第二半導體結構104還包括在鍵合層112上方的互連層（未示出）以傳輸電訊號。互連層可以包括多個互連，例如MEOL互連和BEOL互連。互連層還可以包括一個或多個ILD層，其中可以形成互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或它們的任何組合。互連層中的ILD層可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。

在一些實施例中，3D記憶體件100是NAND快閃記憶體元件，其中以NAND儲存串的陣列的形式提供儲存單元。如圖1所示，3D記憶體元件100的第二半導體結構104可以包括用作NAND儲存串的陣列的通道結構124的陣列。例如，第二半導體結構104在本文中可以被稱為“儲存陣列晶片”。如圖1所示，各通道結構124可以垂直延伸穿過多個導電/介電質層對116/118，各導電/介電質層對包括導電層116和介電質層118。根據一些實施例，導電/介電質層對116/118的堆疊層形成儲存堆疊層114。儲存堆疊層114中的導電/介電質層對116/118的數量（例如32、64、96、128、160、192、224、256或更多）確定3D記憶體元件100中的儲存單元的數量。應當理解，在一些實施例中，儲存堆疊層114可以具有多堆疊架構（未示出），其包括堆疊在彼此之上的多個儲存堆疊。各儲存堆疊中的導電/介電質層對116/118的數量可以相同或不同。

儲存堆疊層114可以包括多個垂直交錯的導電層116和介電質層118。儲存堆疊層114中的導電層116和介電質層118可以在垂直方向上交替。換句話說，除了在儲存堆疊層114的頂部或底部的那些之外，各導電層116可以在兩側上與兩個介電質層118鄰接，並且每個介電質層118可以在兩側上與兩個導電層116鄰接。導電層116可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜的矽、矽化物或其任何組合。每個導電層116可以包括由黏合劑層和閘極介電質層圍繞的閘電極（閘極線）。導電層116的閘電極可以作為字元線橫向延伸，終止於儲存堆疊層114的一個或多個階梯結構。介電質層118可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。

如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括在儲存堆疊層114上方的第一半導體層120和在第一半導體層120上方並與之接觸的第二半導體層122。在一些實施例中，第一和第二半導體層120和122中的每個是N型摻雜的半導體層，例如，摻雜有諸如磷（P）或砷（As）的（多種）N型摻雜劑的矽層。在一些實施例中，可以透過薄膜沉積和/或磊晶生長在基底上方形成第一半導體層120。相反，第二半導體層122可以是減薄的基底，例如，包括單晶矽。

在一些實施例中，每個通道結構124包括填充有半導體層（例如，作為半導體通道128）和複合介電質層（例如，作為記憶體膜126）的通道孔。在一些實施例中，半導體通道128包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜126是包括穿隧層、儲存層（也稱為“電荷捕獲層”）和阻擋層的複合層。通道結構124的剩餘空間可以部分地或全部地被覆蓋層填充，該覆蓋層包括諸如氧化矽的介電質材料和/或氣隙。通道結構124可以具有圓柱形狀（例如，柱形狀）。根據一些實施例，記憶體膜126的覆蓋層、半導體通道128、穿隧層、儲存層和阻擋層按此順序從柱的中心朝著外表面徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，記憶體膜126可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。

在一些實施例中，通道結構124還包括在通道結構124的底部部分（例如，在下端）中的通道插塞129。如本文中所使用的，當基底101位於3D記憶體件100的最低平面中時，部件（例如，通道結構124）的“上端”是在z方向上更遠離基底101的一端，而部件（例如，通道結構124）的“下端”是在z方向上更靠近基底101的一端。通道插塞129可以包括半導體材料（例如，多晶矽）。在一些實施例中，通道插塞129用作NAND儲存串的汲極。

如圖1所示，每個通道結構124可以垂直延伸穿過儲存堆疊層114的交錯的導電層116和介電質層118以及第一半導體層120。在一些實施例中，第一半導體層120圍繞通道結構124的一部分並且與包括多晶矽的半導體通道128接觸。即，根據一些實施例，記憶體膜126在通道結構124的鄰接第一半導體層120的部分處斷開，從而暴露半導體通道128以使其與周圍的第一半導體層120接觸。在一些實施例中，每個通道結構124可以進一步垂直延伸到第二半導體層122（例如，減薄的基底）中。即，每個通道結構124垂直延伸穿過儲存堆疊層114。如圖1所示，根據一些實施例，通道結構124的頂部部分（例如，上端）在第二半導體層122中。

如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括絕緣結構130，每個絕緣結構130垂直延伸穿過儲存堆疊層114的交錯的導電層116和介電質層118。每個絕緣結構130也可以橫向延伸以將通道結構124分成多個塊。即，可以透過絕緣結構130將儲存堆疊層114劃分為多個儲存塊，使得可以將通道結構124的陣列分成每個儲存塊。在一些實施例中，每個絕緣結構130包括填充有一種或多種介電質材料的開口（例如，縫隙），所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，每個絕緣結構130可以填充有氧化矽。

3D記憶體元件100可以包括在儲存堆疊層114上方並與第二半導體層122接觸的背面源極觸點132，如圖1所示。源極觸點132和儲存堆疊層114（以及穿過其的絕緣結構130）可以設置在第二半導體層122（例如，減薄的基底）的相對側，並且因此被視為“背面”源極觸點。在一些實施例中，源極觸點132透過第二半導體層122電連接到第一半導體層120和通道結構124的半導體通道128。在第二半導體層122包括N井的一些實施例中，源極觸點132在本文中也被稱為“N井拾取”。源極觸點132可以包括任何合適類型的觸點。在一些實施例中，源極觸點132包括VIA觸點。在一些實施例中，源極觸點132包括橫向延伸的壁形觸點。源極觸點132可以包括一個或多個導電層，例如被黏合劑層（例如，氮化鈦（TiN））圍繞的金屬層（例如，W、Co、Cu或Al）或矽化物層。

如圖1所示，3D記憶體元件100還可以包括BEOL互連層133，該BEOL互連層133在源極觸點132上方並且與源極觸點132接觸以用於焊墊引出，例如在3D記憶體元件100與外部電路之間傳輸電訊號。在一些實施例中，互連層133包括在第二半導體層122上的ILD層134和在ILD層134上的再分佈層136。根據一些實施例，源極觸點132的上端與ILD層134的頂表面和再分佈層136的底表面齊平，並且源極觸點132垂直延伸穿過ILD層134以與第二半導體層122接觸。互連層133中的ILD層134可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。應當理解，在一些示例中，ILD層134可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。互連層133中的再分佈層136可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，再分佈層136包括Al。在一些實施例中，互連層133還包括鈍化層138，作為用於3D記憶體元件100的鈍化和保護的最外層。再分佈層136的一部分可以從鈍化層138暴露以作為接觸焊墊140。即，3D記憶體元件100的互連層133還可以包括用於引線鍵合和/或與內外掛程式鍵合的接觸焊墊140。

在一些實施例中，3D記憶體元件100的第二半導體結構104還包括穿過第二半導體層122的觸點142和觸點144。根據一些實施例，由於第二半導體層122可以是減薄的基底，所以觸點142和觸點144是貫穿基底觸點（TSC）。在一些實施例中，觸點142延伸穿過第二半導體層122和ILD層134以與再分佈層136接觸，使得第一半導體層120透過第二半導體層122、源極觸點132和互連層133的再分佈層136電連接到觸點142。在一些實施例中，觸點144延伸穿過第二半導體層122和ILD層134以與接觸焊墊140接觸。觸點142和觸點144均可以包括一個或多個導電層，例如被黏合劑層（例如TiN）圍繞的金屬層（例如W、Co、Cu或Al）或矽化物層。在一些實施例中，觸點144至少還包括間隔物（例如，介電質層），以使觸點144與第二半導體層122電絕緣。

在一些實施例中，3D記憶體元件100還包括周邊觸點146和周邊觸點148，周邊觸點146和周邊觸點148均垂直延伸穿過ILD層154以在儲存堆疊層114的外部與第二半導體層122（例如，P型矽基底的N井）接觸。ILD層154的厚度可以等於或大於儲存堆疊層114的厚度。每個周邊觸點146或周邊觸點148的深度可以等於或大於儲存堆疊層114的厚度，以在儲存堆疊層114外部的周邊區域中從鍵合層112垂直延伸到第二半導體層122。在一些實施例中，周邊觸點146在觸點142下方並且與觸點142接觸，使得第一半導體層120透過至少第二半導體層122、源極觸點132、互連層133、觸點142和周邊觸點146電連接到第一半導體結構102中的周邊電路108。在一些實施例中，周邊觸點148在觸點144下方並與觸點144接觸，使得第一半導體結構102中的周邊電路108電連接到接觸焊墊140，以透過至少觸點144和周邊觸點148進行焊墊引出。周邊觸點146和周邊觸點148均可以包括一個或多個導電層，例如被黏合劑層（例如TiN）圍繞的金屬層（例如W、Co、Cu或Al）或矽化物層。

如圖1所示，3D記憶體元件100還包括作為互連結構的一部分的各種局部觸點（也稱為“C1觸點”），其與儲存堆疊層114中的結構直接接觸。在一些實施例中，局部觸點包括均在相應的通道結構124的下端下方並與之接觸的通道局部觸點150。每個通道局部觸點150可以電連接到位元線觸點（未示出）以用於位元線扇出。在一些實施例中，局部觸點還包括字元線觸點152，每個字元線觸點152在儲存堆疊層114的階梯結構處的一個導電/介電質層對116/118的相應導電層116（包括字元線）下方並與之接觸以用於字元線扇出。諸如通道局部觸點150和字元線觸點152的局部觸點可以至少透過鍵合層112和鍵合層110電連接到第一半導體結構102的周邊電路108。諸如通道局部觸點150和字元線觸點152的局部觸點均可以包括一個或多個導電層，例如被黏合劑層（例如TiN）圍繞的金屬層（例如W、Co、Cu或Al）或矽化物層。

如圖1所示，透過利用具有等於或大於儲存堆疊層114的厚度的ILD層154，3D記憶體元件100的第二半導體結構104（例如，儲存陣列晶片）可以在儲存堆疊層外部的周邊區域中包括具有相對大的電容密度和相對小的平面尺寸的電容器156。類似於ILD層134，ILD層154可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。應該理解，在一些示例中，ILD層154可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。為了適應儲存堆疊層114的厚度，ILD層154的厚度相對大，例如等於或大於儲存堆疊層114的厚度。

如圖1所示，包括介電質層118和另一介電質層119的介電質層對118/119在周邊區域中處於第二半導體層122下方並與之接觸，以使電容器156著陸並使電容器156與第二半導體層122（例如，減薄的P型矽基底的N井）電隔離。介電質層對118/119中的介電質層118可以具有與儲存堆疊層114中的介電質層118相同的介電質材料，並且介電質層119可以與介電質層118不同，即具有不同的介電質材料。在一些實施例中，介電質層118包括氧化矽，並且介電質層119包括氧化矽。應當理解，儘管在圖1中僅示出了一對介電質層對118/119，但是在其他示例中可以形成多個介電質層對118/119。在一些實施例中，介電質層對118/119的厚度標稱上與導電/介電質層對116/118的厚度相同，因為介電質層對118/119和導電/介電質層對116/118由相同的堆疊結構形成，如下面關於製造製程詳細描述的。在一些實施例中，介電質層對118/119不佔據整個周邊區域，使得周邊觸點146和周邊觸點148不需要延伸穿過介電質層對118/119以與第二半導體層122接觸。根據一些實施例，介電質層對118/119僅形成在電容器156著陸的周邊區域的一部分中。

ILD層154可以在周邊區域中形成在第二半導體層122（例如，減薄的基底）和介電質層對118/119上，並且因此在第二半導體層122和介電質層對118/119下方並與之接觸，如圖1所示。根據一些實施例，電容器156還包括一對周邊觸點158，每個周邊觸點垂直延伸穿過ILD層154並且與介電質層對118/119接觸。因此，該對周邊觸點158可以用作被電容器介電質橫向分開的兩個電容器電極，即，ILD層154的一部分橫向地處於該對周邊觸點158之間。在一些實施例中，該對周邊觸點158是一對平行壁形觸點，其均例如在圖1中的y方向上橫向延伸，以進一步增加電容器電極和介電質的尺寸以及所產生的電容。該對周邊觸點158可以電連接到第一半導體結構102（例如，周邊晶片）中的周邊電路108中的至少一個。類似於周邊觸點146和周邊觸點148，周邊觸點158均可以包括一個或多個導電層，例如被黏合劑層（例如TiN）圍繞的金屬層（例如W、Co、Cu或Al）或矽化物層。

在一些實施例中，在如上所述的第二半導體結構104（例如，電容器156）中形成由3D記憶體元件100的第一半導體結構102（例如，CMOS晶片）使用的一些或全部片上電容器，以減小第一半導體結構102的晶圓尺寸。因此，3D記憶體元件100的第二半導體結構104（例如，儲存陣列晶片）可以具有多個電容器156，其透過互連層和鍵合層110、112電連接到第一半導體結構102的周邊電路108，以滿足3D記憶體元件100的周邊電路108中的電容器的需求。由於儲存陣列晶片中的ILD層154自然較厚，可以透過垂直擴展電容器電極而不增加每個電容器156的平面面積來增加電容器156的電容密度，從而減小了鍵合3D記憶體元件100的總體晶圓尺寸。

圖2示出了根據本發明的一些實施例的具有片上電容器的示例性3D記憶體元件200的平面圖。3D記憶體元件200可以是圖1中的3D記憶體元件100的一個示例，並且圖2可以示出根據一些實施例的圖1中的3D記憶體元件100的背面的平面圖。如圖2所示，3D記憶體元件200可以包括與圖1中的3D記憶體元件100中的第二半導體結構104相對應的儲存陣列晶片，其具有元件區域202，在該元件區域202中形成儲存堆疊層（及其階梯結構）和通道結構，例如，對應於儲存堆疊層114（及其階梯結構）和通道結構124。3D記憶體元件的儲存陣列晶片200還可以包括在其中形成儲存堆疊層的元件區域202外部的一個或多個周邊區域204。根據一些實施例，周邊區域204在3D記憶體元件200的邊緣。在一些實施例中，接觸焊墊206形成在周邊區域204中，對應於接觸焊墊140。本文公開的片上電容器（例如，圖1中的電容器156）可以形成在周邊區域204的沒有接觸焊墊206的其餘區域中，其不需要來自3D記憶體元件200的儲存陣列晶片的額外空間。由於元件區域202外部的周邊區域204中的片上電容器的平面佈局以及片上電容器結構的減小的平面尺寸，也可以簡化3D記憶體元件200的金屬佈線。

應當理解，儘管在圖1中的3D記憶體元件100中示出了電容器156，但是本文公開的片上電容器可以形成在任何其他合適的半導體元件中，例如在基底上具有相對較厚的ILD層和堆疊結構的3D半導體元件。還應理解，其中形成了本文中公開的電容器156或任何其他片上電容器的3D記憶體元件不限於圖1中的3D記憶體元件100的示例，並且可以具有任何合適的架構，該架構包括儲存堆疊層和ILD層，該ILD層在儲存堆疊層外部並且具有等於或大於儲存堆疊層的厚度的厚度。還應理解，本文所公開的片上電容器（例如，圖1中的電容器156）可以用於半導體元件中的任何合適的功能，例如用於使電路的一個部分與另一部分去耦（例如，以繞過電源或電路的其他高阻抗部件以保持電壓穩定）的去耦電容器（也稱為旁路電容器）、用於阻擋傳輸線上的DC訊號的耦合電容器、電子濾波器中的濾波電容器等。

圖3示出了根據本發明的一些實施例的3D半導體元件中的片上電容器300的示意圖。如圖3所示，諸如3D記憶體元件100的3D半導體元件可以包括ILD層302、第一介電質層304、第二介電質層306和半導體層308。第一介電質層304和第二介電質層306可以設置在半導體層308（例如，矽基底）與ILD層302之間，例如圖1中的設置在第二半導體層122與ILD層154之間的介電質層對118/119。電容器300可以基於ILD層302形成。在一些實施例中，電容器300是電連接到3D半導體元件的電源線和地的去耦電容器。下面的圖4A、圖4B和圖5詳細示出了用於實施電容器300的設計的各種非限制性示例。

圖4A和圖4B分別示出了根據本發明的一些實施例的具有片上電容器的示例性3D半導體元件400的橫截面的平面圖和側視圖。3D半導體元件400可以包括半導體層402和與半導體層402接觸的介電質層對404。在一些實施例中，半導體層402是減薄的基底，例如減薄的矽基底，並且介電質層對404形成在減薄的基底的正面上。應當理解，如果3D半導體元件400（例如圖1中的3D記憶體元件中的第二半導體結構104）上下顛倒，則可以相應地改變3D半導體元件400中的諸如半導體層402和介電質層對404之類的部件的相對位置。

介電質層對404可以包括由在半導體層402上方並與之接觸的第一介電質層406和在第一介電質層406上方並與之接觸的第二介電質層408構成的一對。在一些實施例中，第二介電質層408與第一介電質層406不同，例如具有不同的介電質材料。在一些實施例中，第一介電質層406包括氧化矽，並且第二介電質層408包括氮化矽。第一介電質層406的厚度可以與第二介電質層408的厚度相同或不同。應當理解，在一些示例中，均具有第一介電質層406和第二介電質層408的不止一個介電質層對404可以是形成半導體層402上方並與半導體層402接觸。例如，垂直交錯的第一介電質層406和第二介電質層408可以形成在半導體層402上方並與半導體層402接觸。例如，可以理解，在一些示例中，焊墊層（例如另一氧化矽層）可以形成在介電質層對404與半導體層402之間。

如圖4B所示，3D半導體元件400還可以包括ILD層410，ILD層410在介電質層對404（例如其第二介電質層408）上方並與其接觸。ILD層410可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。在一些實施例中，ILD層410包括氧化矽。應當理解，在一些示例中，ILD層410可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。與3D半導體元件400中的其他ILD層相比，ILD層410可以具有相對大的厚度。在其中3D半導體元件400是儲存陣列晶片（例如，圖1中的第一半導體結構102）的一些實施例中，3D半導體元件400還包括在半導體層402的與ILD層410相同的一側上並且與ILD層410基本共面的儲存堆疊層（例如，圖1中的儲存堆疊層114，在圖4A和圖4B中未示出），以使得ILD層410的厚度等於或大於儲存堆疊層的厚度。3D半導體元件400還可以包括通道結構（例如，圖1中的通道結構124，在圖4A和圖4B中未示出），每個通道結構垂直延伸穿過儲存堆疊層並與半導體層402接觸。

3D半導體元件400還可以包括多個觸點412，每個觸點垂直延伸穿過ILD層410並且與介電質層對404接觸。觸點412可以形成在周邊區域中，例如圖2中的周邊區域204，在其中形成儲存堆疊層的元件區域的外部。在一些實施例中，觸點的深度412標稱上與ILD層410的厚度相同。每個觸點412可以包括一個或多個導電層，例如被黏合劑/阻擋層（例如，TiN）圍繞的金屬層（例如，W、Co、Cu或Al）或矽化物層。如圖4A所示，在一些實施例中，觸點412可以包括橫向延伸的平行壁形觸點（例如，在圖4A中的y方向上，或在其他示例中在x方向上）。3D半導體元件400還可以包括在觸點412上方並且與觸點412接觸的互連層414。

在如圖4B所示的一些實施例中，觸點412與介電質層對404的第二介電質層408接觸，並且不進一步延伸穿過第二介電質層408以與介電質層對404的第一介電質層406接觸。應理解，在一些示例中，觸點412可以延伸穿過第二介電質層408以與介電質層對404的第一介電質層406接觸，其在本文中也被認為是與介電質層對404接觸。還應理解，在其中形成多個介電質層對404的一些示例中，觸點412可以與介電質層對404的垂直交錯的第一介電質層406和第二介電質層408中的任何介電質層406或408接觸。儘管如此，根據一些實施例，觸點412不垂直延伸穿過整個（多個）介電質層對404以與半導體層402接觸，從而避免在用作電容器電極對的相鄰的一對觸點412之間的短路。換句話說，一個或多個介電質層對404可以用作觸點412的著陸區域，其使觸點412與半導體層402電絕緣，即，防止觸點412與半導體層402之間的直接接觸。

如圖4A和圖4B所示，可以基於上述部件在3D半導體元件400中形成多個電容器416。在一些實施例中，相鄰的一對觸點412和ILD層410的橫向地處於相鄰的一對觸點412之間的部分被配置為形成對應於圖3中的電容器300的電容器。換句話說，每個電容器416可以垂直延伸穿過ILD層410並且與介電質層對404接觸。可以透過互連層414將電壓施加到每個電容器416的電容器電極（例如，一對觸點412），並且電荷可以儲存在電容器介電質（例如，ILD層410的橫向地處於一對觸點412之間的部分）中。電容器416的電容可以由各種因素確定，包括但不限於ILD層410和觸點412的尺寸和材料。

如上所述，3D半導體元件400可以是在其上形成儲存堆疊層和通道結構的同一晶片上具有片上電容器416的3D記憶體元件。例如，圖5示出了根據本發明的一些實施例的具有片上電容器的示例性3D記憶體元件500的橫截面的側視圖。3D記憶體元件500可以包括形成片上電容器416的3D半導體元件400的部件，為了便於描述，不再重複其細節。3D記憶體元件500可以包括元件區域503和在元件區域503外部的周邊區域501，在周邊區域501中形成片上電容器416。

如圖5所示，3D記憶體元件500可以在元件區域503中包括儲存堆疊層502。在一些實施例中，儲存堆疊層502可以是圖1中的儲存堆疊層114的一個示例，並且包括多個導電/介電質層對505，每個導電/介電質層對包括導電層506和介電質層504。例如，儲存堆疊層114可以包括垂直交錯的導電層506和介電質層504。如以下關於製造製程詳細描述的，介電質層對404和導電/介電質層對505由相同的介電質堆疊層（未示出）形成，並且因此共用某些共同的特性。在一些實施例中，元件區域503中的導電/介電質層對505的介電質層504和周邊區域501中的介電質層對404的第二介電質層408具有相同的介電質材料，例如氧化矽。元件區域503中的導電/介電質層對505的導電層506可以包括諸如W的金屬，並且周邊區域501中的介電質層對404的第一介電質層406可以包括氮化矽。在一些實施例中，周邊區域501中的介電質層對404與元件區域503中的相應導電/介電質層對505（即，底部導電/介電質層對505）共面。例如，第一介電質層406和第二介電質層408可以分別與底部導電/介電質層對505的介電質層504和導電層506共面。在一些實施例中，第一介電質層406和第二介電質層408分別具有與介電質層504和導電層506相同的厚度。可以理解，在形成多個介電質層對404的一些示例中，介電質層對404也可以與元件區域503中的相應數量的導電/介電質層對505共面。

如圖5所示，儲存堆疊層502可以在元件區域503中包括階梯結構。在一些實施例中，階梯結構的每一層級中的頂層（例如，每一層級包括一個或多個導電/介電質層對505）是用於垂直方向上的互連的導電層506。在一些實施例中，階梯結構的每兩個相鄰層級在垂直方向上偏移標稱上相同的距離，並且在橫向方向上偏移標稱上相同的距離。因此，每個偏移可以形成用於在垂直方向上與3D記憶體元件500的字元線互連的“著陸區域”。根據一些實施例，階梯結構的每兩個相鄰層級的邊緣的偏移標稱上是相同的。

如圖5所示，3D記憶體元件500還可以包括多個字元線觸點508，每個字元線觸點508在階梯結構處的儲存堆疊層502的相應導電層506（字元線）上方並且與之接觸。即，階梯結構可以是用於使字元線觸點508著陸的功能性階梯結構。如下面關於製造製程所詳細描述的，字元線觸點508和觸點412可以透過相同的製程形成並且因此共用相同的特性。在一些實施例中，字元線觸點508和觸點412的頂端（例如，與互連層414接觸的端部）彼此齊平，即彼此共面。在一些實施例中，字元線觸點508和觸點412具有相同的導電材料，例如相同的金屬（例如，W）。

在一些實施例中，介電質層對404不佔據整個周邊區域501。如圖5所示，3D記憶體元件500還可以包括垂直延伸穿過ILD層410並與半導體層402接觸的周邊觸點512。在一些實施例中，周邊觸點512在周邊區域501的不被介電質層對404佔據的部分中在半導體層402上方並與半導體層402接觸。因此，周邊觸點512可能不需要延伸穿過介電質層對404以接觸半導體層402。在一些實施例中，介電質層對404和儲存堆疊層502在橫向上斷開，如圖5所示。如下面關於製造製程詳細描述的，字元線觸點508、周邊觸點512和觸點412可以透過相同的製程形成並且因此共用相同的特性。在一些實施例中，字元線觸點508、周邊觸點512和觸點412的頂端（例如，與互連層414接觸的端部）彼此齊平，即彼此共面。在一些實施例中，字元線觸點508、周邊觸點512和觸點412具有相同的導電材料，例如相同的金屬（例如，W）。

圖6A-6E示出了根據本發明的各種實施例的用於形成具有片上電容器的示例性3D記憶體元件的製造製程。圖7示出了根據本發明的一些實施例的用於形成具有片上電容器的示例性3D記憶體元件的方法700的流程圖。圖6A-6E和圖7中描繪的3D記憶體元件的示例包括圖5中描繪的3D記憶體元件500。將一起描述圖6A-6E和圖7。應當理解，方法700中示出的步驟不是窮舉的，並且也可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以與圖7所示不同的循序執行。

參考圖7，方法700在步驟702處開始，其中在基底上方形成介電質堆疊層。介電質堆疊層可以包括多個介電質層對，每個介電質層對包括第一介電質層和不同於第一介電質層的第二介電質層。基底可以是矽基底。

如圖6A所示，在矽基底602上方形成包括多個介電質層對的介電質堆疊層604，每個介電質層對包括第一介電質層608和第二介電質層606（也稱為犧牲層）。在一些實施例中，第一介電質層608和第二介電質層606透過一種或多種薄膜沉積製程交替沉積，所述薄膜沉積製程包括但不限於物理氣相沉積（PVD）、化學氣相沉積（CVD）、原子層沉積（ALD）或其任何組合。在一些實施例中，第二介電質層606包括氮化矽，並且第一介電質層608包括氧化矽。可以理解的是，沉積第二介電質層606和第一介電質層608的順序不受限制。沉積可以從第二介電質層606或第一介電質層608開始，並且可以以第二介電質層606或第一介電質層608結束。儘管未示出，但是在一些示例中，可以在形成介電質堆疊層604之後，透過蝕刻穿過介電質堆疊層604的多個通道孔並使用一種或多種薄膜沉積製程將記憶體膜和半導體通道沉積到通道孔中，來形成均垂直延伸穿過介電質堆疊層604的多個通道結構。

如圖7所示，方法700進行到步驟704，其中蝕刻介電質堆疊層以在元件區域中形成階梯結構，在周邊區域中留下至少一個介電質層對。在一些實施例中，為了蝕刻介電質堆疊層，在介電質堆疊層上圖案化修整-蝕刻遮罩，在介電質堆疊層的元件區域中使用修整-蝕刻遮罩執行第一數量的修整-蝕刻迴圈以形成階梯結構，並且在介電質堆疊層的周邊區域中使用修整-蝕刻遮罩執行第二數量的修整-蝕刻迴圈，以使得至少一個介電質層對在周邊區域中保持完整。在一些實施例中，第一數量大於第二數量，並且第一數量和第二數量之間的差對應於至少一個介電質層對中的介電質層對的數量。

如圖6B所示，蝕刻介電質堆疊層604以在元件區域612中形成階梯結構616，在周邊區域610中留下包括第一介電質層608和第二介電質層606的介電質層對614。在一些實施例中，介電質堆疊層604的階梯結構616和周邊區域610中的介電質層對614透過相同的修整-蝕刻製程形成。修整-蝕刻製程可以蝕刻堆疊結構（例如，介電質堆疊層604）以在元件區域612中的堆疊結構的部分中形成階梯結構，並且同時，完全去除周邊區域610中的堆疊結構的部分。在一些實施例中，透過圖案化修整-蝕刻遮罩並控制施加到周邊區域610的修整-蝕刻迴圈的數量，周邊區域610中的介電質堆疊層604的部分（例如其一個或多個介電質層對）可以在修整-蝕刻製程之後在周邊區域610中保持完整，以在周邊區域610中形成（多個）介電質層對614，如圖6B所示。

在一些實施例中，在介電質堆疊層604上圖案化修整-蝕刻遮罩（未示出）。修整-蝕刻遮罩可以是軟遮罩（例如，光致抗蝕劑遮罩），其可以在修整-蝕刻製程中被修整，以用於形成階梯結構616的臺階。在一些實施例中，透過使用旋塗在介電質堆疊層604上塗覆光致抗蝕劑層並使用微影和顯影製程圖案化塗覆的光致抗蝕劑層，來形成修整-蝕刻遮罩。修整-蝕刻遮罩可用作蝕刻遮罩，以蝕刻介電質堆疊層604的暴露部分。在每個修整-蝕刻迴圈中，修整-蝕刻遮罩可以被修整（例如，通常從所有方向遞增地且向內地進行蝕刻），使得修整-蝕刻遮罩的開口可以遞增地擴大。在每個修整-蝕刻迴圈中，使用經修整的修整-蝕刻遮罩作為蝕刻遮罩將介電質堆疊層604的暴露部分蝕刻例如一個介電質層對的厚度，以形成階梯結構616的一個臺階/層級。可以重複該製程，直到形成階梯結構616的所有臺階/層級為止。

在一些實施例中，修整-蝕刻遮罩被設計成使得施加到周邊區域610中的介電質堆疊層604的部分的修整-蝕刻迴圈的數量小於施加到元件區域612中的用於形成階梯結構616的介電質堆疊層604的部分的修整-蝕刻迴圈的數量。結果，當形成階梯結構616時，一個或多個介電質層對614可以在周邊區域610中保持完整。換句話說，透過施加不足以完全去除周邊區域610中的所有介電質層對的修整-蝕刻迴圈，一個或多個介電質層對614可以保留在周邊區域610中。根據一些實施例，介電質層對614的數量對應於在周邊區域610中減少的修整-蝕刻迴圈的數量，例如與該數量相同。如圖6B所示，可以理解的是，修整-蝕刻遮罩可以被設計為使得透過蝕刻介電質堆疊層604（例如，修整-蝕刻製程）來完全去除周邊區域610中的介電質堆疊層604的部分。

方法700進行到步驟706，如圖7中所示，其中在周邊區域中的至少一個介電質層對上形成ILD層。ILD層的厚度可以等於或大於介電質堆疊層的厚度。

如圖6B所示，ILD層618形成在周邊區域610中的介電質層對614上。ILD層618可以透過使用一個或多個薄膜沉積製程沉積一個或多個介電質層（例如氧化矽層和/或氮化矽層）來形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。在一些實施例中，ILD層618也形成在介電質堆疊層604的階梯結構616上。可以在沉積製程之後執行平坦化製程，例如CMP，以平坦化ILD層618的頂表面。在一些實施例中，平坦化製程在介電質堆疊層604的頂表面處停止，使得ILD層618的厚度標稱地與介電質堆疊層604的厚度相同。

方法700進行到步驟708，如圖7所示，其中用導電層替換元件區域中的介電質堆疊層的其餘部分中的第二介電質層，以在元件區域中形成儲存堆疊層。在一些實施例中，在用導電層替換第一介電質層之後，周邊區域中的至少一個介電質層對保持完整。

如圖6C所示，在元件區域612中形成儲存堆疊層626，以使用閘極替換製程來替換包括元件結構612中的階梯結構616的介電質堆疊層604的其餘部分（如圖6B所示）。儲存堆疊層626可以包括多個導電/介電質層對，每個導電/介電質層對包括第一介電質層608和導電層628。在閘極替換製程期間，可以穿過介電質堆疊層604的其餘部分形成開口（例如，縫隙，未示出），該開口可以用作通道，以用於用導電層628替換介電質堆疊層604的其餘部分中的第二介電質層606（圖6B所示）。用導電層628替換第二介電質層606可以透過相對於第一介電質層608（例如，氧化矽）有選擇性地濕式蝕刻第二介電質層606（例如，氮化矽），並用導電層628（例如，W）填充所得的橫向凹陷來執行。可以透過PVD、CVD、ALD或其任何組合來沉積導電層628。

在一些實施例中，在元件區域612中應用的閘極替換製程不影響周邊區域610中的介電質層對614，使得介電質層對614在形成儲存堆疊層626之後保持完整。儘管如此，由於周邊區域610中的介電質層對614和元件區域612中的儲存堆疊層626都使用相同的修整-蝕刻製程由相同的介電質堆疊層604形成，所以周邊區域610中的介電質層對614和元件區域612中的儲存堆疊層626仍然可以共用一些特性。在一個示例中，介電質層對614可以與儲存堆疊層626的底部導電/介電質層對628/608共面。在另一示例中，介電質層對614和導電/介電質層對628/608可以包括相同的第一介電質層608。另一方面，由於閘極替換製程不適用於周邊區域610中的介電質層對614，所以根據一些實施例，介電質層對614和導電/介電質層對628/608還具有不同的第二介電質層606和導電層628。

方法700進行到步驟710，如圖7中所示，其中在至少一個介電質層對上方形成與其接觸的多個第一觸點，每個第一觸點垂直延伸穿過ILD層。在一些實施例中，多個第一觸點包括多個平行壁形觸點。在一些實施例中，在用於形成多個第一觸點的相同製程中，形成多個第二觸點，每個第二觸點在階梯結構處的儲存堆疊層的導電層中的相應導電層上方並與其接觸。在一些實施例中，在用於形成多個第一觸點的相同製程中，在周邊區域中的基底上方形成與基底接觸的第三觸點。

如圖6D所示，形成觸點620，觸點620垂直延伸穿過ILD層618，到達周邊區域610中的介電質層對614上方並與之接觸。在一些實施例中，字元線觸點622形成在階梯結構616中的儲存堆疊層626的導電層628上方並與之接觸，並且周邊觸點624形成為垂直延伸穿過ILD層618，也到達周邊區域610中的矽基底602上方並與之接觸。根據一些實施例，為了形成觸點620、622和624，首先使用乾式蝕刻和/或濕式蝕刻（例如反應性離子蝕刻（RIE））透過ILD層618蝕刻諸如溝槽的接觸開口，分別在介電質層對614、矽基底602和導電層628處停止。應當理解，在一些示例中，接觸開口的蝕刻可以不停止在介電質層對614的頂層，並且可以進一步延伸到介電質層對614中，只要它不到達矽基底602即可。然後，可以使用一種或多種薄膜沉積製程將導電材料沉積到接觸開口中以形成填充每個觸點開口的黏合劑/阻擋層和接觸芯，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。在一些實施例中，執行諸如蝕刻和/或CMP的平坦化製程以去除多餘的導電材料並使ILD層618、儲存堆疊層626以及觸點620、622和624的頂表面平坦化，使得觸點620、622和624的上端彼此齊平。

如圖6E所示，在觸點620、622和624上方形成與觸點620、622和624接觸的互連層630。可以透過使用一種或多種薄膜沉積製程在ILD層618和儲存堆疊層626的頂部上沉積諸如氧化矽或氮化矽的介電質材料來在ILD層618上形成另一ILD層（未示出），所述薄膜沉積製程例如CVD、PVD、ALD或其任何組合。可以透過使用濕式蝕刻和/或乾式蝕刻（例如RIE）穿過ILD層蝕刻出接觸開口，然後使用一種或多種薄膜沉積製程用導電材料填充接觸開口來形成互連，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程或其任何組合。

根據本發明的一個方面，一種半導體元件包括：至少一個介電質層對，該介電質層對包括第一介電質層和不同於該第一介電質層的第二介電質層；與該至少一個介電質層對接觸的ILD層；以及一個或多個電容器，每個電容器垂直延伸穿過ILD層並與至少一個介電質層對接觸。

在一些實施例中，電容器中的至少一個電連接到半導體元件的電源線和地。

在一些實施例中，電容器設置在半導體元件的周邊區域中。

在一些實施例中，電容器包括多個第一觸點，每個第一觸點垂直延伸穿過ILD層並且與至少一個介電質層對接觸。

在一些實施例中，多個第一觸點包括多個平行壁形觸點。

在一些實施例中，至少一個介電質層對包括多個介電質層對，每個介電質層對包括第一介電質層和第二介電質層。

在一些實施例中，多個介電質層對包括垂直交錯的第一介電質層和第二介電質層。

在一些實施例中，第一和第二介電質層分別包括氧化矽和氮化矽。

在一些實施例中，半導體元件還包括：儲存堆疊層，其包括多個導電/介電質層對，每個導電/介電質層對包括導電層和第一介電質層；以及多個通道結構，每個通道結構垂直延伸穿過儲存堆疊層。多個觸點可以設置在儲存堆疊層外部的周邊區域中。

在一些實施例中，ILD層的厚度等於或大於儲存堆疊層的厚度。

在一些實施例中，至少一個介電質層對與儲存堆疊層的導電/介電質層對中的至少一個共面。

在一些實施例中，儲存堆疊層包括階梯結構，並且半導體元件還包括多個第二觸點，每個第二觸點與階梯結構處的儲存堆疊層的導電層中的相應一個接觸。

在一些實施例中，第一和第二觸點的一端彼此齊平。

根據本發明的另一方面，一種3D記憶體元件包括：半導體層，在該半導體層的一側上的儲存堆疊層；以及設置在3D記憶體元件的處於儲存堆疊層外部的周邊區域中的多個第一觸點。儲存堆疊層包括多個導電/介電質層對，每個導電/介電質層對包括導電層和第一介電質層。

在一些實施例中，周邊區域在3D記憶體元件的邊緣處，3D記憶體元件的接觸焊墊設置在該邊緣中。

在一些實施例中，3D記憶體元件還包括與至少一個介電質層對接觸的ILD層，其中每個第一觸點垂直延伸穿過ILD層。

在一些實施例中，相鄰的一對第一觸點以及ILD層的在相鄰的一對第一觸點之間的部分被配置為形成電容器。

在一些實施例中，電容器電連接到電源線和3D記憶體元件的地。

在一些實施例中，ILD層的厚度等於或大於儲存堆疊層的厚度。

在一些實施例中，3D記憶體元件還包括在半導體層的與儲存堆疊層相同的一側上的至少一個介電質層對。在一些實施例中，至少一個介電質層對包括第一介電質層和不同於第一介電質層的第二介電質層，並且多個第一觸點與至少一個介電質層對接觸。

在一些實施例中，至少一個介電質層對與儲存堆疊層的導電/介電質層對中的至少一個共面。

在一些實施例中，儲存堆疊層包括階梯結構，並且3D記憶體元件還包括多個第二觸點，每個第二觸點與階梯結構處的儲存堆疊層的導電層中的相應一個接觸。

在一些實施例中，導電層包括金屬，第一介電質層包括氧化矽，並且第二介電質層包括氮化矽。

在一些實施例中，3D記憶體元件還包括多個周邊電路以及在周邊電路與儲存堆疊層之間的鍵合介面。

在一些實施例中，多個第一觸點電連接到周邊電路中的至少一個。

根據本發明的又一方面，公開了一種用於形成3D記憶體元件的方法。在基底上方形成介電質堆疊層。介電質堆疊層包括多個介電質層對，每個介電質層對包括第一介電質層和不同於第一介電質層的第二介電質層。蝕刻介電質堆疊層以在元件區域中形成階梯結構，在周邊區域中留下至少一個介電質層對。在周邊區域中的至少一個介電質層對上形成ILD層。在至少一個介電質層對上方形成與之接觸的多個第一觸點，每個第一觸點垂直延伸穿過ILD層。

在一些實施例中，多個第一觸點包括多個平行壁形觸點。

在一些實施例中，為了蝕刻介電質堆疊層，在介電質堆疊層上圖案化修整-蝕刻遮罩，並且在介電質堆疊層的元件區域中使用修整-蝕刻遮罩執行第一數量的修整-蝕刻迴圈和第二數量的修整-蝕刻迴圈，以形成階梯結構和周邊區域中的介電質堆疊層，使得至少一個介電質層對在周邊區域中保持完整。

在一些實施例中，第一數量大於第二數量，並且第一數量和第二數量之間的差對應於至少一個介電質層對中的介電質層對的數量。

在一些實施例中，在蝕刻介電質堆疊層之後，用導電層替換元件區域中的介電質堆疊層的其餘部分中的第二介電質層，以在元件區域中形成儲存堆疊層。

在一些實施例中，在用導電層替換第一介電質層之後，周邊區域中的至少一個介電質層對保持完整。

在一些實施例中，ILD層的厚度等於或大於儲存堆疊層的厚度。

在一些實施例中，在用於形成多個第一觸點的相同製程中，在階梯結構處形成多個第二觸點，每個第二觸點在儲存堆疊層的導電層中的相應一個上方並與之接觸。

在一些實施例中，導電層包括金屬，第一介電質層包括氧化矽，並且第二介電質層包括氮化矽。

在一些實施例中，蝕刻介電質堆疊層完全去除了周邊區域中的介電質堆疊層的部分。

在一些實施例中，在用於形成多個第一觸點的相同製程中，在周邊區域中形成在基底上方並與基底接觸的第三觸點。

對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠透過運用本領域技術範圍中的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍中。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。

上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。

發明內容和摘要部分可以闡述發明人所設想的本發明的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本發明和所附專利範圍。

本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據下方發明申請專利範圍及其等同物來進行限定。

100,200,500:3D記憶體元件 101:基底 102:第一半導體結構 104:第二半導體結構 106:鍵合介面 108:周邊電路 110,112:鍵合層 111,113:鍵合觸點 114,502,626:儲存堆疊層 116,506,628:導電層 118,119,504:介電質層 120:第一半導體層 122:第二半導體層 124:通道結構 126:記憶體膜 128:半導體通道 129:通道插塞 130:絕緣結構 132:源極觸點 133:BEOL互連層 134,154,302,410,618:ILD層 136:再分佈層 138:鈍化層 140,206:接觸焊墊 142,144,412,620:觸點 146,148,512,624:周邊觸點 150:通道局部觸點 152,508,622:字元線觸點 156,300,416:電容器 202,503,612:元件區域 204,501,610:周邊區域 304,406,608:第一介電質層 306,408,606:第二介電質層 308,402:半導體層 400:3D半導體元件 404,614:介電質層對 414,630:互連層 505:導電/介電質層對 602:矽基底 604:介電質堆疊層 616:階梯結構 700:方法 702,704,706,708,710:步驟 x,y,z:方向

併入本文中並構成說明書一部分的圖式示出了本發明的實施例，並且與說明書一起進一步用於解釋本發明的原理並使相關領域的技術人員能夠製造和使用本發明。 圖1示出了根據本發明的一些實施例的具有片上電容器的示例性3D記憶體元件的橫截面的側視圖。 圖2示出了根據本發明的一些實施例的具有片上電容器的示例性3D記憶體元件的平面圖。 圖3示出了根據本發明的一些實施例的3D半導體元件中的片上電容器的示意圖。 圖4A和圖4B分別示出了根據本發明的一些實施例的具有片上電容器的示例性3D半導體元件的橫截面的平面圖和側視圖。 圖5示出了根據本發明的一些實施例的具有片上電容器的示例性3D記憶體元件的橫截面的側視圖。 圖6A-6E示出了根據本發明的各種實施例的用於形成具有片上電容器的示例性3D記憶體元件的製造製程。 圖7示出了根據本發明的一些實施例的用於形成具有片上電容器的示例性3D記憶體元件的方法的流程圖。 將參考圖式描述本發明的實施例。

500:3D記憶體元件

502:儲存堆疊層

506:導電層

504:介電質層

410:ILD層

412:觸點

512:周邊觸點

508:字元線觸點

503:元件區域

501:周邊區域

406:第一介電質層

408:第二介電質層

402:半導體層

404:介電質層對

414:互連層

505:導電/介電質層對

x,y,z:方向

Claims (20)

1. 一種半導體元件，包括： 至少一個介電質層對，包括第一介電質層和不同於所述第一介電質層的第二介電質層； 與所述至少一個介電質層對接觸的層間介電質（ILD）層；以及 一個或多個電容器，所述一個或多個電容器中的每一個垂直延伸穿過所述ILD層並且與所述至少一個介電質層對接觸。
2. 根據請求項1所述的半導體元件，其中，所述電容器中的至少一個電連接到所述半導體元件的電源線和接地。
3. 根據請求項1所述的半導體元件，其中，所述電容器設置在所述半導體元件的周邊區域中。
4. 根據請求項3所述的半導體元件，其中，所述電容器包括多個第一觸點，所述多個第一觸點中的每一個垂直延伸穿過所述ILD層並且與所述至少一個介電質層對接觸。
5. 根據請求項4所述的半導體元件，其中，所述多個第一觸點包括多個平行壁形觸點。
6. 根據請求項1所述的半導體元件，其中，所述至少一個介電質層對包括多個介電質層對，所述多個介電質層對中的每一個介電質層對包括所述第一介電質層和所述第二介電質層。
7. 根據請求項6所述的半導體元件，其中，所述多個介電質層對包括垂直交錯的所述第一介電質層和所述第二介電質層。
8. 根據請求項1所述的半導體元件，其中，所述第一介電質層和所述第二介電質層分別包括氧化矽和氮化矽。
9. 根據請求項4所述的半導體元件，還包括： 儲存堆疊層，包括多個導電/介電質層對，所述多個導電/介電質層對中的每一個導電/介電質層對包括導電層和所述第一介電質層；以及 多個通道結構，所述多個通道結構中的每一個垂直延伸穿過所述儲存堆疊層， 其中，所述多個第一觸點設置在所述儲存堆疊層外部的所述周邊區域中。
10. 根據請求項9所述的半導體元件，其中，所述ILD層的厚度等於或大於所述儲存堆疊層的厚度。
11. 根據請求項9所述的半導體元件，其中，所述至少一個介電質層對與所述儲存堆疊層的所述導電/介電質層對中的至少一個導電/介電質層對共平面。
12. 根據請求項9所述的半導體元件，其中， 所述儲存堆疊層包括階梯結構；並且 所述半導體元件還包括多個第二觸點，所述多個第二觸點中的每一個與所述階梯結構處的所述儲存堆疊層的所述導電層中的相應一個接觸。
13. 根據請求項12所述的半導體元件，其中，所述第一觸點和所述第二觸點的一端彼此齊平。
14. 一種三維（3D）記憶體元件，包括： 半導體層； 在所述半導體層的一側上的儲存堆疊層，所述儲存堆疊層包括多個導電/介電質層對，所述多個導電/介電質層對中的每一個導電/介電質層對包括導電層和第一介電質層；以及 多個第一觸點，設置在所述3D記憶體元件的處於所述儲存堆疊層外部的周邊區域中。
15. 根據請求項14所述的3D記憶體元件，其中，所述周邊區域在所述3D記憶體元件的邊緣處，所述3D記憶體元件的接觸焊墊設置在所述邊緣中。
16. 根據請求項14所述的3D記憶體元件，還包括與所述多個導電/介電質層對接觸的層間介電質（ILD）層，其中，每個所述第一觸點垂直延伸穿過所述ILD層，並且相鄰的一對所述第一觸點和所述ILD層的位於所述相鄰的一對所述第一觸點之間的部分被配置為形成電容器。
17. 根據請求項14所述的3D記憶體元件，還包括： 多個周邊電路；以及 在所述周邊電路與所述儲存堆疊層之間的鍵合介面。
18. 根據請求項17所述的3D記憶體元件，其中，所述多個第一觸點電連接至所述周邊電路中的至少一個。
19. 一種用於形成三維（3D）記憶體元件的方法，包括： 在基底上方形成介電質堆疊層，所述介電質堆疊層包括多個介電質層對，所述多個介電質層對中的每一個介電質層對包括第一介電質層和不同於所述第一介電質層的第二介電質層； 蝕刻所述介電質堆疊層以在元件區域中形成階梯結構，在周邊區域中留下至少一個介電質層對； 在所述周邊區域中的所述至少一個介電質層對上形成層間介電質（ILD）層；以及 形成多個第一觸點，所述多個第一觸點中的每一個垂直延伸穿過所述ILD層並且在所述至少一個介電質層對上方並與所述至少一個介電質層對接觸。
20. 根據請求項19所述的方法，其中，蝕刻所述介電質堆疊層包括： 在所述介電質堆疊層上圖案化修整-蝕刻遮罩；以及 使用所述修整-蝕刻遮罩在所述介電質堆疊層的所述元件區域中執行第一數量的修整-蝕刻迴圈以形成所述階梯結構，以及在所述介電質堆疊層的所述周邊區域中執行第二數量的修整-蝕刻迴圈，以使得所述至少一個介電質層對在所述周邊區域中保持完整。

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