TW202203427A - 具有背面互連結構的立體記憶體元件 - Google Patents

Abstract

公開了3D記憶體元件及其形成方法的實施例。在示例中，3D記憶體元件包括：基底；在基底上方包括交錯的導電層和介電層的儲存堆疊層；均垂直地延伸穿過儲存堆疊層的多個通道結構；在多個通道結構上方並與之接觸的半導體層；在儲存堆疊層上方並與半導體層接觸的多個源極接觸；穿過半導體層的多個接觸；以及在平面視圖中包括源極線網格的在半導體層上方的背面互連層。多個源極接觸分佈在源極線網格下方並與之接觸。多個接觸中的第一組分佈在源極線網格下方並與之接觸。

Description

具有背面互連結構的立體記憶體元件

本發明的實施例涉及立體（3D）記憶體元件及其製造方法。

透過改善製程技術、電路設計、程式設計演算法、和製造製程將平面儲存單元縮放到較小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。

立體（3D）儲存架構可以解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列，和用於控制存入或讀取儲存陣列的信號的週邊元件。

本文公開了3D記憶體元件及其形成方法的實施例。

在一個示例中，3D記憶體元件包括：基底；在基底上方包括交錯的導電層和介電層的儲存堆疊層；均垂直地延伸穿過儲存堆疊層的多個通道結構；在多個通道結構上方並與之接觸的半導體層；在儲存堆疊層上方並與半導體層接觸的多個源極接觸；穿過半導體層的多個接觸；以及在平面視圖中包括源極線網格的在半導體層上方的背面互連層。多個源極接觸分佈在源極線網格下方並與之接觸。多個接觸中的第一組分佈在源極線網格下方並與之接觸。

在另一個示例中，3D記憶體元件包括：基底；在基底上方包括交錯的導電層和介電層的儲存堆疊層；均垂直地延伸穿過儲存堆疊層的多個通道結構；在多個通道結構上方並與之接觸的半導體層；與半導體層接觸的多個源極接觸；以及在平面視圖中包括源極線網格的在半導體層上方的背面互連層。通道結構中的各個在源極接觸中的相應一個下方並與之橫向對準。源極線網格在源極接觸中的各個上方並與之接觸。

在又一個示例中，公開了用於形成3D記憶體元件的方法。在第一基底上形成週邊電路。在第二基底的正面上形成均垂直地延伸穿過儲存堆疊層的多個通道結構。以面對面的方式鍵合第一基底和第二基底，使得通道結構在週邊電路上方。將第二基底減薄。形成穿過減薄的第二基底的多個接觸和與減薄的第二基底接觸的多個源極接觸。在減薄的第二基底的背面上形成源極線網格，使得源極線網格在多個接觸中的第一組和多個源極接觸上方並與之接觸。

儘管討論了具體的配置和佈置，但是應該理解的是，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本發明內容的精神和範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員將顯而易見的是，本發明內容還可以用在各種其它應用中。

應注意的是，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是各個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確地描述，結合其它實施例來實施這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。

通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，例如“一（a）”、“一個（an）”或“該（the）”之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。

應當容易理解的是，本發明內容中的“在……上”、“在……上方”和“在……之上”的含義應當以最寬泛的方式來解釋，使得“在……上”不僅意味著“直接在某物上”，而且包括“在某物上”且在其之間具有中間特徵或層的含義，並且“在……上方”或“在……之上”不僅意味著“在某物上方”或“在某物之上”的含義，而且可以包括“在某物上方”或“在某物之上”且在其之間沒有中間特徵或層的含義（即，直接在某物上）。

此外，為了便於描述，可以在本文中使用例如“在……之下”、“在……下方”、“下部”、“在……之上”、“上部”等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中所描繪的取向之外，空間相對術語旨在涵蓋設備在使用或操作步驟中的不同取向。裝置可以以其它方式定向（旋轉90度或處於其它取向）並且同樣可以相應地解釋本文使用的空間相對描述詞。

如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。被添加在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。

如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上覆結構之上延伸，或者可以具有小於下層或上覆結構的範圍。此外，層可以是均勻或不均勻連續結構的區域，其具有小於該連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對水平平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、在其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成有互連線和/或垂直互連通道（via）接觸）以及一個或多個介電層。

如本文所使用的，術語“標稱/標稱地（nominal）”是指在產品或製程的設計階段期間針對元件或製程操作步驟設定的特性或參數的期望值或目標值、以及高於和/或低於期望值的值範圍。值範圍可以是由於製造製程或公差的輕微變化而引起的。如本文所使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“大約”可以指示給定量的值，該給定量在該值的例如10-30％內變化（例如，值的±10％、±20％或±30％）。

如本文所使用的，術語“立體記憶體元件”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND記憶體串）的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語“垂直/垂直地”意味著標稱地垂直於基底的橫向表面。

在一些3D記憶體元件中，週邊電路和儲存陣列被堆疊，以節省晶圓面積並增加儲存單元密度。例如，已經提出了直接鍵合技術，進而透過以面對面的方式接合不同基底上的週邊元件和儲存陣列，來製造一些3D NAND記憶體元件（例如，具有96層或更多層）。然後，將儲存陣列基底減薄，以用於穿過基底形成通往垂直互連，和具有線鍵合襯墊的減薄基底的背面上的襯墊引出部的穿矽垂直互連接入（VIA），也稱為“TSV”。然而，由於在減薄基底的背面（即，鍵合的3D記憶體元件的頂表面）上僅形成線鍵合襯墊和TSV，所以浪費了減薄基底的背面上的大量面積。

根據本發明的各種實施例，提供了具有背面互連結構的3D記憶體元件，以更好地利用背面面積，並改善金屬佈線。源極線、源極選擇閘極（SSG）線、和電源線中的一些或全部，可以從儲存陣列基底的正面（即，在鍵合的3D記憶體元件的中間）移動到儲存陣列基底的背面（即，在鍵合的3D記憶體元件的頂表面上）作為“背面互連結構”。在本發明的其中一些實施例中，背面源極線也允許在儲存陣列基底的背面上形成源極接觸，這可以避免字元線與正面上的源極接觸之間的透過儲存堆疊層產生的漏電流和寄生電容。各種背面互連結構可以佈置成不同的佈局（例如，梳狀形狀的網格或平行的直線），以基於不同的儲存陣列結構，來改善金屬佈線並減小總電阻，進而進一步改善3D記憶體元件的電性能。

圖1示出了根據本發明的一些實施例的具有中心階梯區域的示例性3D記憶體元件100的橫截面的平面視圖。如圖1所示，在平面視圖中，3D記憶體元件100的儲存堆疊層可以包括其中具有通道結構110的兩個核心陣列區域106A和核心陣列區域106B，以及在第一橫向方向上在核心陣列區域106A和核心陣列區域106B之間的階梯區域104。注意，在圖1中所包括的x軸和y軸示出在晶圓平面中的兩個正交的方向。x方向是字元線方向，並且y方向是位元線方向。根據一些實施例，3D記憶體元件100包括中心階梯區域104，中心階梯區域104在x方向（例如，字元線方向）上將儲存堆疊層橫向地分成兩個部分：第一核心陣列區域106A和第二核心陣列區域106B，第一核心陣列區域106A和第二核心陣列區域106B中的各個包括通道結構110的陣列。

根據一些實施例，3D記憶體元件100還包括在y方向（例如，位元線方向）上平行的絕緣結構108（例如，閘極線縫隙（GLS）），平行的絕緣結構108均在x方向上橫向地延伸，以將核心陣列區域106A和核心陣列區域106B以及其中的通道結構110的陣列分成塊102。3D記憶體元件100還可以在塊102中包括在y方向上平行的汲極選擇閘極（DSG）切口112（有時稱為頂部選擇閘極（TSG）切口），以將塊102進一步分成指狀部。應當理解，階梯區域和核心陣列區域的佈局不限於圖1的示例，並且在其他示例中可以包括任何其他合適的佈局，例如在儲存堆疊層的邊緣處具有側面階梯區域。

如3D記憶體元件100的橫截面，在3D記憶體元件100的正面上，形成通道結構110。在本發明的其中一些實施例中，將3D記憶體元件100上下翻轉並鍵合到另一個半導體元件，例如具有3D記憶體元件100的週邊電路的週邊元件。因此，3D記憶體元件100的背面，可以變成鍵合的元件，並可以是用於襯墊引出的頂表面。如以下詳細描述的，除了鍵合襯墊外，還可以利用3D記憶體元件100的背面（即，鍵合的元件的頂表面）上的面積，來形成在各種佈局中的各種背面互連結構，以改善金屬佈線面積和減小總電阻，以及減小在3D記憶體元件100的正面上的漏電流和寄生電容。

圖2A示出了根據本發明的一些實施例的具有背面互連結構的示例性3D記憶體元件200的橫截面的平面視圖。3D記憶體元件200可以是在倒裝晶片鍵合之後的3D記憶體元件100的一個示例，並且圖2A示出了在倒裝晶片鍵合之後的3D記憶體元件100的背面的一個示例。如圖2A中所示，根據一些實施例，在平面視圖中，3D記憶體元件200的儲存堆疊層包括其中具有通道結構（未示出）的兩個核心陣列區域206A和核心陣列區域206B以及在x方向（例如，字元線方向）上在核心陣列區域206A和核心陣列區域206B之間的階梯區域204。在本發明的其中一些實施例中，在平面視圖中，3D記憶體元件200還包括在儲存堆疊層的核心陣列區域206A或核心陣列區域206B之外的週邊區域208。在y方向（例如，位元線方向）上，圖2A示出了3D記憶體元件200的一個塊202中的背面互連結構，所述背面互連結構可以在多個塊中重複任何合適的次數。

在本發明的其中一些實施例中，在平面視圖中，3D記憶體元件200包括源極線網格210。如圖2A中所示，根據一些實施例，源極線網格210具有梳狀形狀。例如，源極線網格210可以包括軸源極線214，軸源極線214在y方向（例如，位元線方向）上在核心陣列區域206A和核心陣列區域206B中的一個中橫向地延伸。源極線網格210還可以包括多個平行的齒源極線212，多個平行的齒源極線212均在x方向（例如，字元線方向）上從一個核心陣列區域206A中的軸源極線214穿過階梯區域204，橫向地延伸到另一個核心陣列區域206B。在本發明的其中一些實施例中，源極線網格210在核心陣列區域206A和核心陣列區域206B以及階梯區域204中，例如，在x方向上跨過核心陣列區域206A和核心陣列區域206B以及階梯區域204延伸，但是不在週邊區域208中延伸。

3D記憶體元件200還可以在核心陣列區域206A和核心陣列區域206B中包括（例如，以VIA接觸的形式的）背面源極接觸216，但是在階梯區域204或週邊區域208中不包括背面源極接觸216。例如，背面源極接觸216可以均勻分佈在核心陣列區域206A或核心陣列區域206B中。在本發明的其中一些實施例中，背面源極接觸216分佈在源極線網格210下方並與之接觸。例如，背面源極接觸216可以均勻分佈在核心陣列區域206A或核心陣列區域206B中的源極線網格210下方並與之接觸。換言之，在核心陣列區域206A或核心陣列區域206B中，（例如，在x方向和/或y方向上）相鄰的背面源極接觸216之間的距離是相同的。在本發明的其中一些實施例中，背面源極接觸216分佈在源極線網格210的齒源極線212下方並與之接觸，但不分佈在源極線網格210的軸源極線214下方，並不與源極線網格210的軸源極線214接觸。應當理解，在一些示例中，以VIA接觸的形式的背面源極接觸216，可以被一個或多個源極壁狀接觸（即，互連線）代替。

3D記憶體元件200還可以包括多組接觸218、接觸226和接觸230，例如，穿矽接觸（TSC）。在本發明的其中一些實施例中，接觸218分佈在階梯區域204以及核心陣列區域206A和核心陣列區域206B的一部分中的源極線網格210下方，並與之接觸。根據一些實施例，由於接觸218可以是延伸穿過矽基底的TSC，因此接觸218分佈在源極線網格210的週邊部分（包括階梯區域204中的部分）下方並與之接觸，以避免與核心陣列區域206A和核心陣列區域206B中的源極線網格210的中心部分中的通道結構重疊。例如，如圖2A中所示，接觸218可以分佈在核心陣列區域206A和核心陣列區域206B中的源極線網格210的軸源極線214和最外的齒源極線212下方，並與之接觸。接觸218也可以分佈在階梯區域204中的源極線網格210的各個齒源極線212下方，並與之接觸。

如以下詳細描述的，各個背面源極接觸216可以電性連接到塊202中的NAND儲存串的公共源極（例如，陣列公共源極（ACS）），並且源極線網格210電性連接各個背面源極接觸216，並且轉而電性連接到塊202中的NAND儲存串的公共源極。類似地，各個接觸218可以電性連接到3D記憶體元件200的週邊電路，並且源極線網格210電性連接各個接觸218，並且轉而電性連接到3D記憶體元件200的週邊電路。因此，週邊電路可以電性連接到塊202中的NAND儲存串的公共源極，以透過金屬佈線來控制和/或感測公共源極，所述金屬佈線包括在3D記憶體元件200的背面上的接觸218、源極線網格210和背面源極接觸216。接觸218、源極線網格210、和背面源極接觸216的佈局（例如，源極線網格210和多個分散式的接觸218和背面源極接觸216的梳狀形狀）可以減小金屬佈線的總電阻。

在本發明的其中一些實施例中，3D記憶體元件200包括另一個背面互連結構，也就是平面視圖中的電源線網格220。如圖2A中所示，根據一些實施例，電源線網格220具有梳狀形狀。例如，電源線網格220可以包括在週邊區域208中在y方向（例如，位元線方向）上橫向地延伸的軸電源線224。電源線網格220還可以包括多個平行的齒電源線222，齒電源線222均在x方向（例如，字元線方向）上從週邊區域208中的軸電源線224穿過一個核心陣列區域206B、階梯區域204並橫向地延伸到另一個核心陣列區域206A。在本發明的其中一些實施例中，電源線網格220在週邊區域208、核心陣列區域206A和核心陣列區域206B以及階梯區域204中，例如，在x方向上從週邊區域208跨過核心陣列區域206A、核心陣列區域206B以及階梯區域204延伸。在本發明的其中一些實施例中，齒電源線222在y方向上與齒源極線212交錯。

在本發明的其中一些實施例中，接觸226分佈在階梯區域204和週邊區域208中的電源線網格220下方，並且與之接觸，但是不在核心陣列區域206A和核心陣列區域206B中。根據一些實施例，由於接觸226可以是延伸穿過矽基底的TSC，因此接觸226不在核心陣列區域206A和核心陣列區域206B中，以避免與核心陣列區域206A和核心陣列區域206B中的通道結構重疊。例如，如圖2A中所示，接觸226可以分佈在週邊區域208中的軸電源線224和階梯區域204中的齒電源線222的部分下方，並與週邊區域208中的軸電源線224和階梯區域204中的齒電源線222的部分接觸。應當理解，在一些示例中，接觸226可以分佈在週邊區域208或階梯區域204中，但不能同時分佈在兩者中。換言之，在平面視圖中，接觸226可以分佈在儲存陣列之外的階梯區域204或週邊區域208中的其中一個中。

各個接觸226可以電性連接到3D記憶體元件200的週邊電路的電源線，並且電源線網格220電性連接各個接觸226，並轉而電性連接到3D記憶體元件200的週邊電路的電源線。電源可以透過鍵合襯墊（未示出）電性連接到電源線網格220，以透過金屬佈線向3D記憶體元件200提供電源，所述金屬佈線包括3D記憶體元件200的背面上的接觸226和電源線網格220。鍵合襯墊可以是背面互連結構的一部分，並且可以透過接觸226電性連接到電源線網格220。例如，接觸226和電源線網格220的佈局（例如，電源線網格220和多個分散式接觸226的梳狀形狀）可以減小金屬佈線的總電阻。

在本發明的其中一些實施例中，3D記憶體元件200包括又一個背面互連結構，也就是平面視圖中的多個源極選擇閘極線228。各個源極選擇閘極線228可以在x方向（例如，字元線方向）上跨過兩個核心陣列區域206A和核心陣列區域206B以及階梯區域204延伸。在本發明的其中一些實施例中，在平面視圖中，源極選擇閘極線228在y方向（例如，位元線方向）上平行地均勻分佈。源極選擇閘極線228、齒電源線222、和齒源極線212可以是平行的。如圖2A中所示，各個源極選擇閘極線228可以在y方向上夾在兩個齒電源線222之間。應當理解，在其他示例中，源極選擇閘極線228、齒電源線222、和齒源極線212的佈置可以變化。例如，源極選擇閘極線228、齒電源線222、和齒源極線212在y方向上可以彼此交錯。

在本發明的其中一些實施例中，在平面視圖中，接觸230分佈在核心陣列區域206A和核心陣列區域206B中的源極選擇閘極線228下方，並且與之接觸，但是不在階梯區域204和週邊區域208中。例如，如圖2A中所示，核心陣列區域206A中的至少一個接觸230和核心陣列區域206B中的至少一個接觸230，在各個源極選擇閘極線228下方，並與之接觸。3D記憶體元件200的儲存堆疊層中的SSG可以在階梯區域204中被切斷，進而分別成為核心陣列區域206A和核心陣列區域206B中的兩個斷開的部分。各個接觸230可以在相應的核心陣列區域206A或核心陣列區域206B中，電性連接到3D記憶體元件200的SSG的一個部分。透過在x方向上在兩個核心陣列區域206A和核心陣列區域206B之間的階梯區域204之上延伸，並且電性連接在各個核心陣列區域206A或核心陣列區域206B中的接觸230，源極選擇閘極線228可以因此電性連接在核心陣列區域206A和核心陣列區域206B中的SSG的兩個斷開的部分。換言之，在核心陣列區域206A和核心陣列區域206B中的SSG的兩個斷開的部分，可以跨過階梯區域204透過金屬佈線進行“橋接”，所述金屬佈線包括3D記憶體元件200的背面上的源極選擇閘極線228和接觸230。接觸230和源極選擇閘極線228（例如，多個平行的源極選擇閘極線228和多個分散式接觸230）的佈局可以減小金屬佈線的總電阻。

應當理解，背面互連結構不限於圖2A中的示例，並且取決於3D記憶體元件的設計（例如攸關於電性能的規格如電壓和電阻等），背面互連結構可以包括任何其他合適的佈局。也應當理解，如圖2A中所示，可以將附加的背面互連結構設置在與源極線網格210、電源線網格220、和源極選擇閘極線228相同的表面上。例如，用於線鍵合的鍵合襯墊（未示出）也可以設置在3D記憶體元件200的背面上，例如在週邊區域208中。還應當理解，在其他示例中，圖2A中所示的一個或多個背面互連結構，可以不設置在3D記憶體元件的背面上，例如，由設置在3D記憶體元件的正面上的對應的正面互連結構代替。

圖2B示出了根據本發明的一些實施例的具有背面互連結構的另一個示例性3D記憶體元件201的橫截面的平面視圖。3D記憶體元件201可以與圖2A中的3D記憶體元件200基本相同，除了3D記憶體元件201不包括圖2A 中的源極選擇閘極線228和接觸230。圖2C示出了根據本發明的一些實施例的具有背面互連結構的又一個示例性3D記憶體元件203的橫截面的平面視圖。3D記憶體元件203可以與圖2A中的3D記憶體元件200基本相同，除了3D記憶體元件203不包括圖2A中的源極選擇閘極線228、電源線網格220、以及接觸230和接觸226。此外，透過去除電源線網格220，3D記憶體元件203中的源極線網格210可以在核心陣列區域206A和核心陣列區域206B中分別具有兩個平行的軸源極線214。

圖3示出了根據本發明的一些實施例的具有背面互連結構的示例性3D記憶體元件300的橫截面的側視圖。3D記憶體元件300可以是圖2A-圖2C中的3D記憶體元件200、3D記憶體元件201和3D記憶體元件203的一個示例。圖2A-圖2C可以示出圖3中的3D記憶體元件300的AA平面中的橫截面的平面視圖，即3D記憶體元件300的背面。在本發明的其中一些實施例中，3D記憶體元件300是包括第一半導體結構302和堆疊在第一半導體結構302之上的第二半導體結構304的鍵合晶片。根據一些實施例，第一半導體結構302和第二半導體結構304在其間的鍵合介面306處接合。如圖3中所示，第一半導體結構302可以包括基底301，基底301可以包括矽（例如，單晶矽、c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、或其他任何合適的材料。

3D記憶體元件300的第一半導體結構302可以包括基底301上的週邊電路308。注意，圖3中包括x軸、y軸和z軸以示出3D記憶體元件300中的部件的空間關係。基底301包括在x-y平面中橫向地延伸的兩個橫向表面：晶圓的正面上的正表面，和與晶圓的正面相對的背面上的背表面。x方向和y方向是晶圓平面中的兩個正交的方向：x方向是字元線方向，並且y方向是位元線方向。z軸垂直於x軸和y軸兩者。如本文所使用的，當半導體元件（例如3D記憶體元件300）的基底（例如，基底301）在z方向（垂直於x-y平面的垂直方向）上放置在半導體元件的最低平面中時，半導體元件的一個部件（例如，層或元件）是在另一個部件（例如，層或元件）“上”、“上方”還是“下方”，是在z方向上相對於半導體元件的基底來確定的。在整個本發明中，應用了用於描述空間關係的相同概念。

在本發明的其中一些實施例中，週邊電路308被配置為控制和感測3D記憶體元件300。週邊電路308可以是用於促進3D記憶體元件300的操作步驟的任何合適的數位、類比、和/或混合信號控制和感測電路，包括但不限於頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考、或電路的任何主動或被動部件（例如，電晶體、二極體、電阻器、或電容器）。週邊電路308可以包括形成在基底301“上”的電晶體，其中，電晶體的全部或一部分形成在基底301中（例如，在基底301的頂表面下方）和/或直接在基底301上。隔離區域（例如，淺溝槽隔離（淺溝槽隔離（STI）））和摻雜區域（例如，電晶體的源極區域和汲極區域）也可以形成在基底301中。根據一些實施例，具有先進的邏輯製程（例如，90 奈米、65 奈米、45 奈米、32 奈米、28 奈米、20 奈米、16 奈米、14 奈米、10 奈米、7 奈米、5 奈米、3奈米等的技術節點）的電晶體也具有較好的效能。應當理解，在一些示例中，週邊電路308還可以包括與先進的邏輯製程相容的任何其他電路，包括邏輯電路（例如處理器和可程式設計邏輯元件（PLD））、或者儲存電路（例如靜態隨機存取記憶體（SRAM））。在本發明的其中一些實施例中，週邊電路308包括一個或多個電源線以向週邊電路308提供電源（例如，電壓）。

在本發明的其中一些實施例中，3D記憶體元件300的第一半導體結構302還包括在週邊電路308上方的互連層（未示出），以向和從週邊電路308傳輸電信號。互連層可以包括多個互連（在本文中也稱為“接觸”），包括橫向互連線和VIA接觸。如本文中所使用的，術語“互連”可以寬泛地包括任何合適類型的互連，例如中端製程（MEOL）互連和後端製程（BEOL）互連。互連層還可以包括在其中可以形成互連線和VIA接觸的一個或多個層間介電（ILD）層（也稱為“金屬間介電（IMD）層”）。換言之，互連層可以包括在多個層間介電層中的互連線和VIA接觸。互連層中的互連線和VIA接觸可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層中的層間介電層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低-k）介電或其任何組合。

如圖3中所示，3D記憶體元件300的第一半導體結構302還可以包括在鍵合介面306處並且在互連層和週邊電路308上方的鍵合層310。鍵合層310可以包括多個鍵合接觸311和電性隔離鍵合接觸311的介電。鍵合接觸311可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層310的剩餘面積可以形成有介電，所述介電包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層310中的鍵合接觸311和周圍的介電可以用於混合鍵合。

類似地，如圖3中所示，3D記憶體元件300的第二半導體結構304還可以包括在鍵合介面306處、並且在第一半導體結構302的鍵合層310上方的鍵合層312。鍵合層312可以包括多個鍵合接觸313和電性隔離鍵合接觸313的介電材料。鍵合接觸313可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層312的剩餘面積可以形成有介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層312中的鍵合接觸313和周圍的介電材料可以用於混合鍵合。根據一些實施例，鍵合接觸313在鍵合介面306處與鍵合接觸311接觸。

如以下詳細描述的，第二半導體結構304可以在鍵合介面306處，以面對面的方式鍵合在第一半導體結構302的頂部上。在本發明的其中一些實施例中，作為混合鍵合（也稱為“金屬/介電混合鍵合”）的結構，鍵合介面306設置在鍵合層310與鍵合層312之間，所述混合鍵合是直接鍵合技術（例如，在不使用中間層（例如焊料或黏合劑）的情況下在表面之間形成鍵合）並且可以同時獲得金屬-金屬鍵合和介電-介電鍵合。在本發明的其中一些實施例中，鍵合介面306是鍵合層312和鍵合層310相遇並鍵合的地方。實際上，鍵合介面306可以是具有一定厚度的層，所述層包括第一半導體結構302的鍵合層310的頂表面和第二半導體結構304的鍵合層312的底表面。

在本發明的其中一些實施例中，3D記憶體元件300的第二半導體結構304還包括在鍵合層312上方的互連層（未示出）以傳輸電信號。互連層可以包括多個互連，例如中段（MEOL）互連和後段（BEOL）互連。互連層還可以包括在其中可以形成互連線和VIA接觸的一個或多個層間介電層。互連層中的互連線和VIA接觸可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的層間介電層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。

在本發明的其中一些實施例中，3D記憶體元件100是NAND快閃記憶體記憶體元件，其中以NAND儲存串的陣列的形式提供儲存單元。如圖3中所示，3D記憶體元件300的第二半導體結構304可以包括充當NAND儲存串的陣列的通道結構324的陣列。如圖3中所示，各個通道結構324可以垂直地延伸穿過多個均包括導電層316和介電層318的對。交錯的導電層316和介電層318是儲存堆疊層314的一部分。儲存堆疊層314中的導電層316和介電層318的對的數量（例如32、64、96、128、160、192、224、256或更多）確定3D記憶體元件300中的儲存單元的數量。應當理解，在一些示例中，儲存堆疊層314可以具有多堆疊架構（未示出），該多堆疊架構包括在彼此之上堆疊的多個儲存堆疊。各個儲存堆疊中的導電層316和介電層318的對的數量可以相同或不同。

儲存堆疊層314可以包括多個交錯的導電層316和介電層318。儲存堆疊層314中的導電層316和介電層318可以在垂直方向上交替。換句話說，除了在儲存堆疊層314的最頂部或最底部的那些層之外，各個導電層316可以在兩個側面上被兩個介電層318鄰接，並且各個介電層318可以在兩個側面上被兩個導電層316鄰接。導電層316可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜的矽、矽化物或其任何組合。各個導電層316可以包括被黏合劑層和閘極介電層包圍的閘電極（閘極線）。導電層316的閘電極可以作為字元線橫向地延伸，終止於儲存堆疊層314的一個或多個階梯結構。在本發明的其中一些實施例中，最上的導電層316充當SSG，以用於控制NAND儲存串的源極。介電層318可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。

如圖3中所示，3D記憶體元件300的第二半導體結構304也可以包括在儲存堆疊層314上方的第一半導體層320和在第一半導體層320上方並與之接觸的第二半導體層322。各個第一半導體層320和第二半導體層322中的摻雜劑類型在不同的示例中可以變化。當第一半導體層320和第二半導體層322具有相同類型的摻雜劑時，第一半導體層320和第二半導體層322可以被視為單個半導體層。應當理解，在其他示例中，半導體層的數量可以不同，並且不限於圖3中所示的示例。

在本發明的其中一些實施例中，各個通道結構324包括填充有半導體層（例如，作為半導體通道328）和複合介電層（例如，作為儲存膜326）的通道孔。在本發明的其中一些實施例中，半導體通道328包括矽，例如非晶矽、多晶矽或單晶矽。在本發明的其中一些實施例中，儲存膜326是包括穿隧層、儲存層（也稱為“電荷捕獲層”）和阻隔層的複合層。通道結構324的剩餘空間可以用帽蓋層部分或全部填充，該帽蓋層包括例如氧化矽的介電材料和/或氣隙。通道結構324可以具有圓柱形狀（例如，柱形形狀）。根據一些實施例，儲存膜326的帽蓋層、半導體通道328、穿隧層、儲存層和阻隔層從柱的中心朝向外表面按此順序沿徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻隔層可以包括氧化矽、氮氧化矽、高k介電或其任何組合。在一個示例中，儲存膜326可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。

在本發明的其中一些實施例中，通道結構324還包括在通道結構324的底部部分中（例如，在下端處）的通道插塞329。如本文中所使用的，當基底301放置在3D記憶體元件300的最低平面中時，部件（例如，通道結構324）的“上端”是在z方向上距離基底301更遠的一端，並且部件（例如，通道結構324）的“下端”是在z方向上更靠近基底301的一端。通道插塞329可以包括半導體材料（例如，多晶矽）。在本發明的其中一些實施例中，通道插塞329充當NAND儲存串的汲極。

如圖3中所示，各個通道結構324可以垂直地延伸穿過第一半導體層320以及儲存堆疊層314的交錯的導電層316和介電層318。在本發明的其中一些實施例中，第一半導體層320包圍通道結構324的一部分，並且與包括多晶矽的半導體通道328接觸。換言之，根據一些實施例，儲存膜326在通道結構324中與第一半導體層320相鄰的部分處斷開，進而曝露半導體通道328以與周圍的第一半導體層320接觸。在本發明的其中一些實施例中，各個通道結構324還可以垂直地延伸到第二半導體層322中。應當理解，通道結構324的頂部部分的結構及其相對於第一半導體層320和第二半導體層322的相對位置不限於圖3中的示例，並且在其他示例中可以變化。

如圖3中所示，3D記憶體元件300的第二半導體結構304還可以包括絕緣結構330，絕緣結構330均垂直地延伸穿過儲存堆疊層314的交錯的導電層316和介電層318。各個絕緣結構330也可以橫向地延伸以將通道結構324分成多個塊。換言之，可以透過絕緣結構330將儲存堆疊層314劃分為多個儲存塊，進而可以將通道結構324的陣列分成各個儲存塊。根據一些實施例，不同於上述的現有的3D NAND記憶體元件中包括正面ACS接觸的縫隙結構，絕緣結構330在其中不包括任何接觸（即，不充當源極接觸），並且因此不會與導電層316（包括字元線）引入寄生電容和漏電流。在本發明的其中一些實施例中，各個絕緣結構330包括填充有一種或多種介電材料的開口（例如，縫隙），所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，各個絕緣結構330可以填充有氧化矽。

代替具有正面源極接觸，3D記憶體元件300可以包括在儲存堆疊層314上方並與第二半導體層322接觸的背面源極接觸332。背面源極接觸332可以是圖2A-圖2C中的背面源極接觸216的一個示例。源極接觸332和儲存堆疊層314（以及穿過其中的絕緣結構330）可以設置在半導體層322（減薄的基底）的相對側面上，並且因此被視為“背面”源極接觸。在本發明的其中一些實施例中，源極接觸332進一步延伸到第二半導體層322中，並且透過第一半導體層320和第二半導體層322電性連接到通道結構324的半導體通道328。應當理解，源極接觸332延伸到第二半導體層322中的深度在不同的示例中可以變化。在第二半導體層322是N阱的一些實施例中，源極接觸332也被稱為背面“N阱拾取”。源極接觸332可以包括任何合適類型的接觸。在本發明的其中一些實施例中，源極接觸332包括VIA接觸（例如，作為圖2A-圖2C中的背面源極接觸216）。在本發明的其中一些實施例中，源極接觸332包括橫向地延伸的壁狀接觸。源極接觸332可以包括一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或被黏合劑層（例如，氮化鈦（TiN））包圍的矽化物層。

如圖3中所示，3D記憶體元件300還可以包括在源極接觸332上方，並與之接觸的後段（BEOL）互連背面互連層333以用於襯墊引出，例如在3D記憶體元件300與外部電路之間傳輸電信號。背面互連層333也可以包括以上在圖2A-圖2C中描述的背面互連結構的示例。在本發明的其中一些實施例中，背面互連層333包括在第二半導體層322上的一個或多個層間介電層334、和在層間介電層334上的重新分佈層336。根據一些實施例，源極接觸332的上端與層間介電層334的頂表面和重新分佈層336的底表面齊平，並且源極接觸332垂直地延伸穿過層間介電層334到第二半導體層322中。背面互連層333中的層間介電層334可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。

背面互連層333中的重新分佈層336可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，重新分佈層336包括Al。儘管在圖3中未示出，但是應當理解，可以對重新分佈層336進行圖案化，以形成本文所述的各種類型的背面互連結構，例如圖2A中的源極線網格210、電源線網格220和源極選擇閘極線228。在一個示例中，源極接觸332可以在重新分佈層336中的源極線網格210下方並與之接觸。在本發明的其中一些實施例中，背面互連層333還包括鈍化層338，鈍化層338作為用於鈍化和保護3D記憶體元件300的最外層。重新分佈層336的一部分可以作為鍵合襯墊340從鈍化層338曝露。換言之，3D記憶體元件300的背面互連層333也可以包括鍵合襯墊340，以用於線鍵合和/或與中間層鍵合。儘管在圖2A-圖2C中未示出，但是在一些示例中，鍵合襯墊340也可以是背面互連結構的一部分。

在本發明的其中一些實施例中，3D記憶體元件300的第二半導體結構304還包括穿過第二半導體層322的接觸342和接觸344。根據一些實施例，由於第二半導體層322可以是減薄的基底，所以接觸342和接觸344是TSC。接觸342可以是圖2A和圖2B中的接觸218或接觸226的一個示例。在本發明的其中一些實施例中，接觸342延伸穿過第二半導體層322和層間介電層334以與重新分佈層336（例如，包括源極線網格210和電源線網格220）接觸。例如，NAND儲存串的源極可以透過第一半導體層320和第二半導體層322、源極接觸332和重新分佈層336（例如，具有圖2A-圖2C中的源極線網格210）電性連接到接觸342（例如，作為圖2A-圖2C中的接觸218）。換言之，接觸342（作為接觸218或接觸226）可以分別位在重新分佈層336中的源極線網格210或電源線網格220下方，並與源極線網格210或電源線網格220接觸。儘管圖3中未示出，但是作為圖2A中的接觸230的一個示例，3D記憶體元件300也可以包括進一步延伸到儲存堆疊層314中以與儲存堆疊層314的導電層316（即，SSG）中的一個接觸的接觸（例如，圖2A中的接觸230的一個示例）。接觸（例如，作為圖2A中的接觸230）可以在重新分佈層336中的源極選擇閘極線228下方並與之接觸。

在本發明的其中一些實施例中，接觸344延伸穿過第二半導體層322和層間介電層334，以與鍵合襯墊340接觸。接觸342和接觸344均可以包括一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或被黏合劑層（例如TiN）包圍的矽化物層。在本發明的其中一些實施例中，至少接觸344還包括隔離物（例如，介電層），以使接觸344與第二半導體層322電絕緣。

在本發明的其中一些實施例中，3D記憶體元件300還包括週邊接觸346和週邊接觸348，週邊接觸346和週邊接觸348均垂直地延伸到儲存堆疊層314之外的第二半導體層322。各個週邊接觸346或週邊接觸348具有的深度可以大於儲存堆疊層314的深度，以在週邊區域中從鍵合層312垂直地延伸到第二半導體層322，所述週邊區域例如對應於圖2A-圖2C中的週邊區域208，或是階梯區域204、核心陣列區域206A和核心陣列區域206B在其中設置接觸218的週邊區域。在本發明的其中一些實施例中，週邊接觸346在接觸342下方並與之接觸，使得源極線網格210或電源線網格220電性連接到第一半導體結構302中的週邊電路308。在一個示例中，NAND儲存串的源極可以透過重新分佈層336（例如，包括源極線網格210）、接觸342（例如，作為接觸218）和週邊接觸346電性連接到週邊電路308的一部分，以用於控制/感測NAND儲存串的源極。在另一個示例中，電源可以電性連接到週邊電路308的電源線，以透過重新分佈層336（例如，包括電源線網格220）、接觸342（例如，作為接觸226）和週邊接觸346向3D記憶體元件300提供電源。在本發明的其中一些實施例中，週邊接觸348在接觸344下方並與之接觸，使得第一半導體結構302中的週邊電路308至少透過接觸344和週邊接觸348電性連接到鍵合襯墊340，以用於襯墊引出。週邊接觸346和週邊接觸348均可以包括一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或被黏合劑層（例如TiN）包圍的矽化物層。

如圖3中所示，3D記憶體元件300也包括作為互連結構的一部分的各種局部接觸（也稱為“C1”），所述各種局部接觸與儲存堆疊層314中的結構直接接觸。在本發明的其中一些實施例中，局部接觸包括通道局部接觸350，通道局部接觸350均位於相應的通道結構324的下端下方並與之接觸。各個通道局部接觸350可以電性連接到位元線接觸（未示出）以用於位元線扇出。在本發明的其中一些實施例中，局部接觸還包括字元線局部接觸352，字元線局部接觸352均在儲存堆疊層314的階梯結構處的相應的導電層316（包括字元線）下方並與之接觸，以用於字元線扇出。局部接觸（例如通道局部接觸350和字元線局部接觸352）可以至少透過鍵合層312和鍵合層310電性連接到第一半導體結構302的週邊電路308。局部接觸（例如通道局部接觸350和字元線局部接觸352）均可以包括一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或被黏合劑層（例如，TiN）包圍的矽化物層。

圖4示出了根據本發明的一些實施例的具有背面互連結構的又一個示例性3D記憶體元件400的橫截面的平面視圖。3D記憶體元件400可以是在倒裝晶片鍵合之後的3D記憶體元件100的一個示例，並且圖4示出了在倒裝晶片鍵合之後的3D記憶體元件100的背面的一個示例。如圖4中所示，根據一些實施例，在平面視圖中，3D記憶體元件400的儲存堆疊層包括在其中具有通道結構408的兩個核心陣列區域406A和核心陣列區域406B，以及在x方向（例如，字元線方向）上在核心陣列區域406A和核心陣列區域406B之間的階梯區域404。在y方向（例如，位元線方向）上，圖4示出了3D記憶體元件400的一個塊402中的背面互連結構，所述背面互連結構可以在多個塊中重複任何合適的次數。

在本發明的其中一些實施例中，在平面視圖中，3D記憶體元件400包括源極線網格410。在本發明的其中一些實施例中，源極線網格410在核心陣列區域406A和核心陣列區域406B以及階梯區域404中。如圖4中所示，根據一些實施例，在平面視圖中，源極線網格410包括在x方向（例如，字元線方向）上均跨過階梯區域404、核心陣列區域406A和核心陣列區域406B，並橫向地延伸的多個平行的源極線412，類似於圖2A-圖2C中的源極線網格210的齒源極線212。不同於圖2A和圖2B中具有單個軸源極線214的源極線網格210，在平面視圖中，源極線網格410還可以包括在y方向（例如，位元線方向）上均橫向地延伸的多個平行的源極線414。如圖4中所示，平行的源極線414可以設置在核心陣列區域406A、核心陣列區域406B中以及階梯區域404中。應當理解，在一些示例中，源極線414可以不設置在階梯區域404中，而僅設置在核心陣列區域406A和核心陣列區域406B中。

3D記憶體元件400也可以在核心陣列區域406A和核心陣列區域406B中包括（例如，以VIA接觸的形式的）背面源極接觸416，但在階梯區域404中不包括背面源極接觸416。例如，背面源極接觸416可以均勻地分佈在核心陣列區域406A或核心陣列區域406B中。如圖4中所示，根據一些實施例，各個通道結構408在背面源極接觸416中的相應的一個下方，並且與之橫向對準。換言之，各個通道結構408可以與直接在通道結構408的頂部上的相應的背面源極接觸416重疊，由此減小了NAND儲存串的源極與背面源極接觸416之間的電阻。在本發明的其中一些實施例中，由於通道結構408佈置成具有行和列的陣列，背面源極接觸也佈置成具有行和列的陣列。在平面視圖中，各個源極線414或412可以與在陣列中的行或列中的背面源極接觸416中的各個接觸。在本發明的其中一些實施例中，在y方向上延伸的各個源極線414可以與列中的背面源極接觸416中的各個接觸。應當理解，在一些示例中，在x方向上延伸的各個源極線412可以與行中的背面源極接觸416中的各個接觸。在本發明的其中一些實施例中，在平面視圖中，各個源極線414或源極線412與在陣列中的兩個相鄰的行或列中的背面源極接觸416中的各個接觸。例如，如圖4中所示，在y方向上延伸的各個源極線414，可以與在兩個相鄰的列中的背面源極接觸416中的各個接觸。儘管未示出，但是類似地，在其他示例中，在x方向上延伸的各個源極線412可以與在兩個相鄰的行中的背面源極接觸416中的各個接觸。

3D記憶體元件400還可以包括接觸418，例如TSC。在本發明的其中一些實施例中，接觸418分佈在階梯區域404、核心陣列區域406A和核心陣列區域406B的一部分中的源極線網格410下方，並與之接觸。根據一些實施例，由於接觸418可以是延伸穿過矽基底的TSC，因此接觸418分佈在源極線網格410的週邊部分（包括階梯區域404中的部分）下方並與之接觸，以避免與在核心陣列區域406A和核心陣列區域406B中的源極線網格410的中心部分中的通道結構408重疊。例如，如圖4中所示，接觸418可以分佈在核心陣列區域406A和核心陣列區域406B中的最外的源極線412和源極線414下方並與之接觸。接觸418也可以分佈在階梯區域404中的源極線414下方並與之接觸。

如以下詳細描述的，各個背面源極接觸416可以電性連接到相應的NAND儲存串的源極，並且源極線網格410電性連接各個背面源極接觸416，並且轉而電性連接到NAND儲存串的源極。類似地，各個接觸418可以電性連接3D記憶體元件400的週邊電路，並且源極線網格410電性連接各個接觸418，並且轉而電性連接到3D記憶體元件400的週邊電路。因此，週邊電路可以電性連接到NAND儲存串的源極，以透過金屬佈線來控制和/或感測源極，所述金屬佈線包括3D記憶體元件400的背面上的接觸418、源極線網格410、和背面源極接觸416。與圖2A-圖2C中的示例相比，接觸418、源極線網格410、和背面源極接觸416（例如對應於通道結構408的陣列的背面源極接觸416的陣列）、以及接觸核心陣列區域406A和核心陣列區域406B中的兩個相鄰的列中的背面源極接觸416的源極線414的佈局，可以進一步減小金屬佈線的總電阻。

圖5示出了根據本發明的一些實施例的具有背面互連結構的另一個示例性3D記憶體元件500的橫截面的側視圖。3D記憶體元件500可以是圖4中的3D記憶體元件400的一個示例。3D記憶體元件500類似於圖3中的3D記憶體元件300，除了源極接觸502的佈置。如圖5中所示，各個通道結構324在相應的源極接觸502（例如，圖4中的背面源極接觸416的一個示例）下方並且（例如，在x方向和y方向兩者上）與之橫向對準，所述相應的源極接觸502與半導體層322接觸。應當理解，為了易於描述，沒有重複3D記憶體元件500和300兩者中的其他相同結構的細節。

圖6A-圖6D示出了根據本發明的一些實施例的用於形成具有背面互連結構的示例性3D記憶體元件的製造製程。圖7示出了根據本發明的一些實施例的用於形成具有背面互連結構的示例性3D記憶體元件的方法700的流程圖。圖6A-圖6D和圖7中描繪的3D記憶體元件的示例包括圖2A-圖2C和圖4中描繪的3D記憶體元件200、201、203和400。將一起描述圖6A-圖6D和圖7。應當理解，方法700中所示的操作步驟不具有排他性，並且也可以在所示出的操作步驟中的任一個之前、之後或之間執行其他操作步驟。此外，可以同時執行，或者以與圖7中所示不同的循序執行操作步驟中的一些。

參照圖7，方法700開始於操作步驟702，其中在第一基底上形成週邊電路。第一基底可以是矽基底。如圖6A中所示，使用多種製程（包括但不限於微影、蝕刻、薄膜沉積、熱生長、注入、化學機械拋光（化學機械拋光（CMP）））以及任何其他合適的製程在第一矽基底602上形成具有多個電晶體的週邊電路604。

如圖7中所示，方法700進行到操作步驟704，其中在第二基底的正面上形成均垂直地延伸穿過儲存堆疊層的多個通道結構。在本發明的其中一些實施例中，在平面視圖中，儲存堆疊層包括具有通道結構的兩個核心陣列區域和在第一橫向方向上在兩個核心陣列區域之間的階梯區域。如圖6A中所示，在第二矽基底606的正面上形成均垂直地延伸穿過儲存堆疊層的通道結構608的陣列。

如圖7中所示，方法700進行到操作步驟706，其中以面對面的方式鍵合第一基底和第二基底，使得通道結構在週邊電路上方。鍵合可以包括混合鍵合。如6A和圖6B中所示，根據一些實施例，第二矽基底606和在其上形成的部件（例如，通道結構608）被上下翻轉，並且與面朝上的第一矽基底602和在其上形成的部件（例如，週邊電路604）鍵合（即，以面對面的方式），由此在第一矽基底602和第二矽基底606之間形成鍵合介面609。

如圖7中所示，方法700進行到操作步驟708，其中將第二基底減薄。從第二基底的背面執行減薄。如圖6B中所示，使用化學機械拋光（CMP）、研磨、乾式蝕刻和/或濕式蝕刻從背面將第二矽基底606（圖6A中所示）減薄，以變成半導體層610（即，減薄的第二矽基底606）。

方法700進行到操作步驟710，如圖7中所示，其中形成穿過減薄的第二基底的多個接觸，以及形成與減薄的第二基底接觸的多個源極接觸。從減薄的第二基底的背面形成接觸和源極接觸。在本發明的其中一些實施例中，通道結構中的各個在源極接觸中的相應的一個下方並且與之橫向對準。在本發明的其中一些實施例中，源極接觸佈置成具有行和列的陣列。如圖6C中所示，從半導體層610的背面形成背面源極接觸612，並且背面源極接觸612與半導體層610接觸。在本發明的其中一些實施例中，各個通道結構608在相應的背面源極接觸612下方並與之橫向對準。可以從半導體層610的背面形成穿過半導體層610的多個TSC 614、TSC 616和TSC 618。在本發明的其中一些實施例中，TSC 616進一步延伸到儲存堆疊層中以與儲存堆疊層中的SSG接觸。

如圖7所示，方法700進行到操作步驟712，其中在減薄的第二基底的背面上形成源極線網格，使得源極線網格位在多個接觸中的第一組和多個源極接觸上方，並與多個接觸中的第一組和多個源極接觸接觸。在本發明的其中一些實施例中，在平面視圖中，源極線網格包括均橫向地延伸的多個平行的源極線。在本發明的其中一些實施例中，源極線網格在源極接觸中的各個上方並與之接觸。在本發明的其中一些實施例中，在平面視圖中，源極線中的各個與在陣列中的行或列中的源極接觸中的各個接觸。在本發明的其中一些實施例中，在平面視圖中，源極線中的各個與在陣列中的兩個相鄰的行或列中的源極接觸中的各個接觸。如圖6D中所示，在半導體層610的背面上形成源極線網格620，使得源極線網格620在背面源極接觸612以及TSC 614上方並與之接觸。源極線網格620、背面源極接觸612和TSC 614的佈局在不同的示例中可以變化，例如，如圖2A-圖2C和圖4中所示的示例。

方法700進行到操作步驟714，如圖7中所示，其中在減薄的第二基底的背面上形成多個源極選擇閘極線，使得源極選擇閘極線在多個接觸中的第二組上方並與之接觸。在本發明的其中一些實施例中，在平面視圖中，源極選擇閘極線中的各個在第一橫向方向上跨過兩個核心陣列區域和階梯區域延伸，並且接觸中的第二組分佈在核心陣列區域中。在本發明的其中一些實施例中，在平面視圖中，源極選擇閘極線在垂直於第一橫向方向的第二橫向方向上，平行地均勻分佈。如圖6D中所示，在半導體層610的背面上形成源極選擇閘極線624，使得源極選擇閘極線624在TSC 616上方並與之接觸。源極選擇閘極線624和TSC 616的佈局在不同的示例中可以變化，例如，如圖2A中所示的示例。

方法700進行到操作步驟716，如圖7中所示，其中在減薄的第二基底的背面上形成電源線網格，使得電源線網格在多個接觸中的第三組上方，並與之接觸。在本發明的其中一些實施例中，在平面視圖中，接觸中的第三組分佈在儲存陣列之外的階梯區域或週邊區域中的至少一個中。如圖6D中所示，在半導體層610的背面上形成電源線網格622，使得電源線網格622在TSC 618上方，並與之接觸。電源線網格622和TSC 618的佈局在不同的示例中可以變化，例如，如圖2A和圖2B中所示的示例。應當理解，儘管以上將操作步驟712、操作步驟714和操作步驟716描述為三個順序的操作步驟，但是可以在相同的製造製程中執行操作步驟712、操作步驟714和操作步驟716。例如，可以在相同的製造製程中圖案化和形成源極線網格620、電源線網格622和源極選擇閘極線624中的一個或多個。

根據本發明的一個方面，3D記憶體元件包括：基底；在基底上方包括交錯的導電層和介電層的儲存堆疊層；均垂直地延伸穿過該儲存堆疊層的多個通道結構；在多個通道結構上方並與之接觸的半導體層；在儲存堆疊層上方並與半導體層接觸的多個源極接觸；穿過半導體層的多個接觸；以及在平面視圖中包括源極線網格的在半導體層上方的背面互連層。多個源極接觸分佈在源極線網格下方並與之接觸。多個接觸中的第一組分佈在源極線網格下方並與之接觸。

在本發明的其中一些實施例中，在平面視圖中，儲存堆疊層包括具有通道結構的兩個核心陣列區域和在第一橫向方向上在兩個核心陣列區域之間的階梯區域。

在本發明的其中一些實施例中，在平面視圖中，背面互連層還包括多個源極選擇閘極線，並且多個接觸中的第二組分佈在源極選擇閘極線下方並與之接觸。

在本發明的其中一些實施例中，在平面視圖中，源極選擇閘極線中的各個在第一橫向方向上跨過兩個核心陣列區域和階梯區域延伸，並且接觸中的第二組分佈在核心陣列區域中。

在本發明的其中一些實施例中，接觸中的第二組中的各個進一步延伸到儲存堆疊層中，以與儲存堆疊層的導電層中的一個接觸。

在本發明的其中一些實施例中，在平面視圖中，源極選擇閘極線在垂直於第一橫向方向的第二橫向方向上平行地均勻分佈。

在本發明的其中一些實施例中，在平面視圖中，背面互連層還包括電源線網格，並且多個接觸中的第三組分佈在電源線網格下方並與之接觸。

在本發明的其中一些實施例中，在平面視圖中，接觸中的第三組分佈在儲存陣列之外的階梯區域或週邊區域中的至少一個中。

在本發明的其中一些實施例中，電源線網格具有梳狀形狀。

在本發明的其中一些實施例中，背面互連層還包括透過接觸中的第三組電性連接到電源線網格的鍵合襯墊。

在本發明的其中一些實施例中，源極線網格具有梳狀形狀。

根據本發明的另一個方面，3D記憶體元件包括：基底；在基底上方包括交錯的導電層和介電層的儲存堆疊層；均垂直地延伸穿過儲存堆疊層的多個通道結構；在多個通道結構上方並與之接觸的半導體層；與半導體層接觸的多個源極接觸；以及在平面視圖中包括源極線網格的在半導體層上方的背面互連層。通道結構中的各個在源極接觸中的相應的一個下方並與之橫向對準。源極線網格在源極接觸中的各個上方並與之接觸。

在本發明的其中一些實施例中，3D記憶體元件還包括穿過半導體層並分佈在源極線網格下方並與之接觸的多個接觸。

在本發明的其中一些實施例中，在平面視圖中，儲存堆疊層包括具有通道結構的一個或多個核心陣列區域，並且接觸分佈在核心陣列區域之外。

在本發明的其中一些實施例中，在平面視圖中，源極線網格包括均橫向地延伸的多個平行的源極線。

在本發明的其中一些實施例中，在平面視圖中，源極接觸佈置成陣列，並且源極線中的各個與在陣列中的行或列中的源極接觸中的各個接觸。

在本發明的其中一些實施例中，在平面視圖中，源極線中的各個與在陣列中的兩個相鄰的行或列中的源極接觸中的各個接觸。

根據本發明的又一個方面，公開了用於形成3D記憶體元件的方法。在第一基底上形成週邊電路。在第二基底的正面上形成均垂直地延伸穿過儲存堆疊層的多個通道結構。以面對面的方式鍵合第一基底和第二基底，使得通道結構在週邊電路上方。將第二基底減薄。形成穿過減薄的第二基底的多個接觸和與減薄的第二基底接觸的多個源極接觸。在減薄的第二基底的背面上形成源極線網格，使得源極線網格在多個接觸中的第一組和多個源極接觸上方並與之接觸。

在本發明的其中一些實施例中，在平面視圖中，儲存堆疊層包括具有通道結構的兩個核心陣列區域和在第一橫向方向上在兩個核心陣列區域之間的階梯區域。

在本發明的其中一些實施例中，在減薄的第二基底的背面上形成多個源極選擇閘極線，使得源極選擇閘極線在多個接觸中的第二組上方並與之接觸。

在本發明的其中一些實施例中，在平面視圖中，源極選擇閘極線中的各個在第一橫向方向上跨過兩個核心陣列區域和階梯區域延伸，並且接觸中的第二組分佈在核心陣列區域中。

在本發明的其中一些實施例中，在平面視圖中，源極選擇閘極線在垂直於第一橫向方向的第二橫向方向上平行地均勻分佈。

在本發明的其中一些實施例中，在減薄的第二基底的背面上形成電源線網格，使得電源線網格在多個接觸中的第三組上方並與之接觸。

在本發明的其中一些實施例中，在平面視圖中，源極線網格包括均橫向地延伸的多個平行的源極線。

在本發明的其中一些實施例中，通道結構中的各個在源極接觸的相應的一個下方並且與之橫向對準，並且源極線網格在源極接觸中的各個上方並且與之接觸。

在本發明的其中一些實施例中，在平面視圖中，源極接觸佈置成陣列，並且源極線中的各個與在陣列中的行或列中的源極接觸中的各個接觸。

在本發明的其中一些實施例中，在平面視圖中，源極線中的各個與在陣列中的兩個相鄰的行或列中的源極接觸中的各個接觸。

根據本發明的另一個方面，一種立體（3D）記憶體元件，包括一基底，一儲存堆疊層，所述儲存堆疊層在所述基底上方包括交錯的多個導電層和多個介電層，多個通道結構，所述多個通道結構均垂直地延伸穿過所述儲存堆疊層，一半導體層，所述半導體層在所述多個通道結構上方，並與所述多個通道結構接觸，多個源極接觸，所述多個源極接觸在所述儲存堆疊層上方，並與所述半導體層接觸，穿過所述半導體層的多個接觸，以及在所述半導體層上方的一背面互連層，所述背面互連層在一平面視圖中包括一源極線網格，其中，所述多個源極接觸分佈在所述源極線網格下方，並與所述源極線網格接觸，並且所述多個接觸中的一第一組分佈在所述源極線網格下方，並與所述源極線網格接觸。

在本發明的其中一些實施例中，在所述平面視圖中，所述儲存堆疊層包括具有所述通道結構的兩個核心陣列區域，以及在一第一橫向方向上，在所述兩個核心陣列區域之間的一階梯區域。

在本發明的其中一些實施例中，在所述平面視圖中，所述背面互連層還包括多個源極選擇閘極（SSG）線，並且所述多個接觸中的一第二組分佈在所述源極選擇閘極線下方，並與所述源極選擇閘極線接觸。

在本發明的其中一些實施例中，在所述平面視圖中，所述源極選擇閘極線中的各每一個，在所述第一橫向方向上跨過所述兩個核心陣列區域和所述階梯區域延伸，並且所述接觸中的所述第二組分佈在所述核心陣列區域中。

在本發明的其中一些實施例中，所述多個接觸中的所述第二組中的各個所述接觸，進一步延伸到所述儲存堆疊層中，以與所述儲存堆疊層的所述導電層中的其中一個接觸。

在本發明的其中一些實施例中，在所述平面視圖中，所述源極選擇閘極線在垂直於所述第一橫向方向的一第二橫向方向上，平行地均勻分佈。

在本發明的其中一些實施例中，在所述平面視圖中，所述背面互連層還包括一電源線網格，並且所述多個接觸中的一第三組分佈在所述電源線網格下方，並與所述電源線網格接觸。

在本發明的其中一些實施例中，在所述平面視圖中，所述多個接觸的所述第三組的所述接觸，分佈在所述儲存陣列之外的所述階梯區域或週邊區域中的至少其中一個中。

在本發明的其中一些實施例中，所述電源線網格和所述源極線網格中的每一個，具有一梳狀形狀。

在本發明的其中一些實施例中，所述背面互連層還包括一鍵合襯墊，所述鍵合襯墊透過所述接觸中的所述第三組中的所述接觸，電性連接到所述電源線網格。

根據本發明的另一個方面，一種立體（3D）記憶體元件，包括一基底，一儲存堆疊層，所述儲存堆疊層在所述基底上方，包括交錯的多個導電層和多個介電層，多個通道結構，所述多個通道結構均垂直地延伸穿過所述儲存堆疊層，一半導體層，所述半導體層在所述多個通道結構上方，並與所述多個通道結構接觸，與所述半導體層接觸的多個源極接觸，其中，所述通道結構中的各個在所述源極接觸中的相應的其中一個下方，並與所述源極接觸中的相應的一個橫向地對準，以及在所述半導體層上方的一背面互連層，所述背面互連層在一平面視圖中包括一源極線網格，其中，所述源極線網格在所述源極接觸中的各個上方，並與所述源極接觸中的各個接觸。

在本發明的其中一些實施例中，還包括多個接觸，所述多個接觸穿過所述半導體層並且分佈在所述源極線網格下方，並與所述源極線網格接觸。

在本發明的其中一些實施例中，在所述平面視圖中，所述儲存堆疊層包括具有所述通道結構的一個或多個核心陣列區域，並且所述接觸分佈在所述核心陣列區域之外。

在本發明的其中一些實施例中，在所述平面視圖中，所述源極線網格包括均橫向地延伸的多個平行的源極線。

在本發明的其中一些實施例中，在所述平面視圖中，所述源極接觸排列成陣列，並且各個所述源極線與在所述陣列中的行或列中的各個所述源極接觸互相接觸。

在本發明的其中一些實施例中，在所述平面視圖中，各個所述源極線與在所述陣列中的兩個相鄰的行或列中的各個所述源極接觸互相接觸。

根據本發明的另一個方面，一種用於形成立體（3D）記憶體元件的方法，包括在一第一基底上形成一週邊電路，在一第二基底的一正面上形成均垂直地延伸穿過一儲存堆疊層的多個通道結構，以面對面的方式鍵合所述第一基底和所述第二基底，使得所述通道結構在所述週邊電路上方，將所述第二基底減薄，形成一減薄的第二基底，形成穿過所述減薄的第二基底的多個接觸，以及與所述減薄的第二基底接觸的多個源極接觸，以及在所述減薄的第二基底的一背面上形成一源極線網格，使得所述源極線網格位在所述多個接觸中的一第一組和所述多個源極接觸上方，並且所述源極線網格與所述多個接觸中的第一組和所述多個源極接觸互相接觸。

在本發明的其中一些實施例中，在一平面視圖中，所述儲存堆疊層包括具有所述通道結構的兩個核心陣列區域，以及在一第一橫向方向上在所述兩個核心陣列區域之間的一階梯區域。

在本發明的其中一些實施例中，還包括在所述減薄的第二基底的所述背面上形成多個源極選擇閘極（SSG）線，使得所述源極選擇閘極線在所述多個接觸中的一第二組上方，並與所述多個接觸中的所述第二組接觸。

在本發明的其中一些實施例中，還包括在所述減薄的第二基底的所述背面上形成一電源線網格，使得所述電源線網格在所述多個接觸中的一第三組上方，並與所述多個接觸中的所述第三組接觸。

特定實施例的前述描述將因此揭示本發明的一般性質，以使得其他人在不脫離本發明的一般概念的情況下，可以透過應用本領域技術內的知識來容易地修改和/或適應於例如特定實施例的各種應用，而無需過度實驗。因此，基於本文提出的教導和指導，這樣的改編和修改旨在落在所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措詞或術語是出於描述而非限制性的目的，使得本說明書的術語或措辭將由技術人員鑒於教導和指導來解釋。

上面已經借助於示出特定功能及其關係的實施方式的功能構建塊描述了本發明的實施例。為了方便描述，本文已經任意定義了這些功能構建塊的邊界。只要適當地執行特定功能及其關係，就可以定義交替的邊界。

發明內容部分和摘要部分可以闡述（一個或多個）發明人所設想的本發明的一個或多個但不是全部示例性實施例，並且因此，不旨在以任何方式限制本發明和所附申請專利範圍。

本發明的廣度和範圍不應當由任何上述示例性實施例限制，而應當僅根據所附申請專利範圍及其等同物來定義。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:3D記憶體元件 102:塊 104:階梯區域 106A:核心陣列區域 106B:核心陣列區域 108:絕緣結構 110:通道結構 112:汲極選擇閘極切口 200:3D記憶體元件 201:3D記憶體元件 202:塊 203:3D記憶體元件 204:階梯區域 206A:核心陣列區域 206B:核心陣列區域 208:週邊區域 210:源極線網格 212:齒源極線 214:軸源極線 216:背面源極接觸 218:接觸 220:電源線網格 222:齒電源線 224:軸電源線 226:接觸 228:源極選擇閘極線 230:接觸 300:3D記憶體元件 301:基底 302:第一半導體結構 304:第二半導體結構 306:鍵合介面 308:週邊電路 310:鍵合層 311:個鍵合接觸 312:鍵合層 313:鍵合接觸 314:儲存堆疊層 316:導電層 318:介電層 320:第一半導體層 322:第二半導體層 324:通道結構 326:儲存膜 328:半導體通道 329:通道插塞 330:絕緣結構 332:源極接觸 333:背面互連層 334:層間介電層 336:重新分佈層 338:鈍化層 340:鍵合襯墊 342:接觸 344:接觸 346:週邊接觸 348:週邊接觸 350:局部接觸 352:字元線局部接觸 400:3D記憶體元件 402:塊 404:階梯區域 406A:核心陣列區域 406B:核心陣列區域 408:通道結構 410:源極線網格 412:源極線 414:源極線 416:背面源極接觸 418:接觸 500:3D記憶體元件 502:源極接觸 602:第一矽基底 604:週邊電路 606:第二矽基底 608:通道結構 609:鍵合介面 610:半導體層 612:背面源極接觸 614:TSC 616:TSC 618:TSC 620:源極線網格 622:電源線網格 624:源極選擇閘極線 700:方法 702:操作步驟 704:操作步驟 706:操作步驟 708:操作步驟 710:操作步驟 712:操作步驟 714:操作步驟 716:操作步驟

被併入到本文並形成說明書一部分的附圖示出了本發明的實施例，並且附圖與說明書一起進一步用於解釋本發明的原理並使相關領域中的技術人員能夠製作和使用本發明。 圖1示出了根據本發明的一些實施例的具有中心階梯區域的示例性3D記憶體元件的橫截面的平面視圖。 圖2A示出了根據本發明的一些實施例的具有背面互連結構的示例性3D記憶體元件的橫截面的平面視圖。 圖2B示出了根據本發明的一些實施例的具有背面互連結構的另一個示例性3D記憶體元件的橫截面的平面視圖。 圖2C示出了根據本發明的一些實施例的具有背面互連結構的又一個示例性3D記憶體元件的橫截面的平面視圖。 圖3示出了根據本發明的一些實施例的具有背面互連結構的示例性3D記憶體元件的橫截面的側視圖。 圖4示出了根據本發明的一些實施例的具有背面互連結構的又一個示例性3D記憶體元件的橫截面的平面視圖。 圖5示出了根據本發明的一些實施例的具有背面互連結構的另一個示例性3D記憶體元件的橫截面的側視圖。 圖6A-圖6D示出了根據本發明的一些實施例的用於形成具有背面互連結構的示例性3D記憶體元件的製造製程。 圖7示出了根據本發明的一些實施例的用於形成具有背面互連結構的示例性3D記憶體元件的方法的流程圖。 將參考附圖描述本發明的實施例。

200:3D記憶體元件

202:塊

204:階梯區域

206A:核心陣列區域

206B:核心陣列區域

208:週邊區域

210:源極線網格

212:齒源極線

214:軸源極線

216:背面源極接觸

218:接觸

220:電源線網格

222:齒電源線

224:軸電源線

226:接觸

228:源極選擇閘極線

230:接觸

Claims (20)

1. 一種立體（3D）記憶體元件，包括： 一基底； 一儲存堆疊層，所述儲存堆疊層在所述基底上方包括交錯的多個導電層和多個介電層； 多個通道結構，所述多個通道結構均垂直地延伸穿過所述儲存堆疊層； 一半導體層，所述半導體層在所述多個通道結構上方，並與所述多個通道結構接觸； 多個源極接觸，所述多個源極接觸在所述儲存堆疊層上方，並與所述半導體層接觸； 穿過所述半導體層的多個接觸；以及 在所述半導體層上方的一背面互連層，所述背面互連層在一平面視圖中包括一源極線網格，其中，所述多個源極接觸分佈在所述源極線網格下方，並與所述源極線網格接觸，並且所述多個接觸中的一第一組分佈在所述源極線網格下方，並與所述源極線網格接觸。
2. 根據請求項1所述的立體記憶體元件，其中，在所述平面視圖中，所述儲存堆疊層包括具有所述通道結構的兩個核心陣列區域，以及在一第一橫向方向上，在所述兩個核心陣列區域之間的一階梯區域。
3. 根據請求項2所述的立體記憶體元件，其中，在所述平面視圖中，所述背面互連層還包括多個源極選擇閘極（SSG）線，並且所述多個接觸中的一第二組分佈在所述源極選擇閘極線下方，並與所述源極選擇閘極線接觸。
4. 根據請求項3所述的立體記憶體元件，其中，在所述平面視圖中，所述源極選擇閘極線中的各每一個，在所述第一橫向方向上跨過所述兩個核心陣列區域和所述階梯區域延伸，並且所述接觸中的所述第二組分佈在所述核心陣列區域中。
5. 根據請求項3所述的立體記憶體元件，其中，所述多個接觸中的所述第二組中的各個所述接觸，進一步延伸到所述儲存堆疊層中，以與所述儲存堆疊層的所述導電層中的其中一個接觸。
6. 根據請求項3所述的立體記憶體元件，其中，在所述平面視圖中，所述源極選擇閘極線在垂直於所述第一橫向方向的一第二橫向方向上，平行地均勻分佈。
7. 根據請求項2所述的立體記憶體元件，其中，在所述平面視圖中，所述背面互連層還包括一電源線網格，並且所述多個接觸中的一第三組分佈在所述電源線網格下方，並與所述電源線網格接觸。
8. 根據請求項7所述的立體記憶體元件，其中，在所述平面視圖中，所述多個接觸的所述第三組的所述接觸，分佈在所述儲存陣列之外的所述階梯區域或週邊區域中的至少其中一個中。
9. 根據請求項7所述的立體記憶體元件，其中，所述電源線網格和所述源極線網格中的每一個，具有一梳狀形狀。
10. 根據請求項7所述的立體記憶體元件，其中，所述背面互連層還包括一鍵合襯墊，所述鍵合襯墊透過所述接觸中的所述第三組中的所述接觸，電性連接到所述電源線網格。
11. 一種立體（3D）記憶體元件，包括： 一基底； 一儲存堆疊層，所述儲存堆疊層在所述基底上方，包括交錯的多個導電層和多個介電層； 多個通道結構，所述多個通道結構均垂直地延伸穿過所述儲存堆疊層； 一半導體層，所述半導體層在所述多個通道結構上方，並與所述多個通道結構接觸； 與所述半導體層接觸的多個源極接觸，其中，所述通道結構中的各個在所述源極接觸中的相應的其中一個下方，並與所述源極接觸中的相應的一個橫向地對準；以及 在所述半導體層上方的一背面互連層，所述背面互連層在一平面視圖中包括一源極線網格，其中，所述源極線網格在所述源極接觸中的各個上方，並與所述源極接觸中的各個接觸。
12. 根據請求項11所述的立體記憶體元件，還包括多個接觸，所述多個接觸穿過所述半導體層並且分佈在所述源極線網格下方，並與所述源極線網格接觸。
13. 根據請求項12所述的立體記憶體元件，其中，在所述平面視圖中，所述儲存堆疊層包括具有所述通道結構的一個或多個核心陣列區域，並且所述接觸分佈在所述核心陣列區域之外。
14. 根據請求項11所述的立體記憶體元件，其中，在所述平面視圖中，所述源極線網格包括均橫向地延伸的多個平行的源極線。
15. 根據請求項14所述的立體記憶體元件，其中，在所述平面視圖中，所述源極接觸排列成陣列，並且各個所述源極線與在所述陣列中的行或列中的各個所述源極接觸互相接觸。
16. 根據請求項15所述的立體記憶體元件，其中，在所述平面視圖中，各個所述源極線與在所述陣列中的兩個相鄰的行或列中的各個所述源極接觸互相接觸。
17. 一種用於形成立體（3D）記憶體元件的方法，包括： 在一第一基底上形成一週邊電路； 在一第二基底的一正面上形成均垂直地延伸穿過一儲存堆疊層的多個通道結構； 以面對面的方式鍵合所述第一基底和所述第二基底，使得所述通道結構在所述週邊電路上方； 將所述第二基底減薄，形成一減薄的第二基底； 形成穿過所述減薄的第二基底的多個接觸，以及與所述減薄的第二基底接觸的多個源極接觸；以及 在所述減薄的第二基底的一背面上形成一源極線網格，使得所述源極線網格位在所述多個接觸中的一第一組和所述多個源極接觸上方，並且所述源極線網格與所述多個接觸中的第一組和所述多個源極接觸互相接觸。
18. 根據請求項17所述的方法，其中，在一平面視圖中，所述儲存堆疊層包括具有所述通道結構的兩個核心陣列區域，以及在一第一橫向方向上在所述兩個核心陣列區域之間的一階梯區域。
19. 根據請求項18所述的方法，還包括在所述減薄的第二基底的所述背面上形成多個源極選擇閘極（SSG）線，使得所述源極選擇閘極線在所述多個接觸中的一第二組上方，並與所述多個接觸中的所述第二組接觸。
20. 根據請求項18所述的方法，其中，還包括在所述減薄的第二基底的所述背面上形成一電源線網格，使得所述電源線網格在所述多個接觸中的一第三組上方，並與所述多個接觸中的所述第三組接觸。

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