TWI779374B - 半導體元件之晶片上電容器結構的製作方法 - Google Patents

半導體元件之晶片上電容器結構的製作方法 Download PDF

Info

Publication number
TWI779374B
TWI779374B TW109137350A TW109137350A TWI779374B TW I779374 B TWI779374 B TW I779374B TW 109137350 A TW109137350 A TW 109137350A TW 109137350 A TW109137350 A TW 109137350A TW I779374 B TWI779374 B TW I779374B
Authority
TW
Taiwan
Prior art keywords
contacts
dielectric material
contact
semiconductor
layer
Prior art date
Application number
TW109137350A
Other languages
English (en)
Other versions
TW202211325A (zh
Inventor
陳亮
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202211325A publication Critical patent/TW202211325A/zh
Application granted granted Critical
Publication of TWI779374B publication Critical patent/TWI779374B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種形成半導體元件的方法，包括在一基底的一第一側上形成一第一層間介電材料層。形成多個第一觸點，各該第一觸點垂直地延伸貫穿該第一層間介電材料層，並且與該基底接觸。從該基底的一第二側對該基底進行薄化，其中該第二側相對於該第一側。形成多個介電材料分隔體，各該介電材料分隔體垂直地延伸貫穿薄化後的該基底，以將薄化後的該基底分隔成多個半導體區塊，其中該些半導體區塊分別與該些第一觸點接觸。

Description

半導體元件之晶片上電容器結構的製作方法
本發明是關於一種半導體元件及其製造方法，特別是關於一種半導體元件之晶片上電容器結構及其製作方法。
積體電路技術允許在矽晶粒(或晶片)上製作許多類型的電路元件。最常見的電路元件是電晶體、二極體、電阻器或電容器。電容器是在半導體元件中用於儲存電荷的元件。電容器包括被絕緣材料分隔的兩個導電板。電容器常被應用於許多類型的應用中，例如但不限於電子濾波器、類比數位轉換器、記憶體元件，或者控制器等。
在晶片上(on-chip)電容器領域中，已開發出各種類型的電容器設計以降低電容器佔用的晶片面積，並且達到增加電容密度的目的。已知的晶片上電容器類型可包括例如金屬-絕緣體-金屬（MIM）電容器、金屬-氧化物-金屬（MOM）電容器、金屬-氧化物-半導體（MOS）電容器、金屬邊緣電容器、溝槽電容器和結電容器等。
本發明公開了半導體元件、用於形成半導體元件的方法以及用於操作半導體元件的方法的實施例。
本發明一實施例公開了一種用於形成半導體元件的方法，包括以下步驟。在一基底的一第一側上形成一第一層間介電材料層。形成多個第一觸點，各該第一觸點垂直地延伸貫穿該第一層間介電材料層，並且與該基底接觸。從該基底的一第二側對該基底進行薄化，其中該第二側相對於該第一側。形成多個介電材料分隔體，各該介電材料分隔體垂直地延伸貫穿薄化後的該基底，以將薄化後的該基底分隔成多個半導體區塊，其中該些半導體區塊分別與該些第一觸點接觸。
本發明另一實施例公開了一種用於形成半導體元件的方法，包括以下步驟。在一基底的一第一側上形成一第一層間介電材料層。形成多個第一觸點，其中各該第一觸點垂直地延伸貫穿該第一層間介電材料層並且與該基底接觸。從該基底的一第二側對該基底進行薄化，該第一側相對於該第二側。在薄化後的該基底的該第二側上形成一第二層間介電材料層。形成多個第二觸點，其中各該第二觸點垂直地延伸貫穿該第二層間介電材料層和薄化後的該基底並且分別與該些第一觸點接觸。
本發明又另一實施例公開了一種用於操作3D半導體元件的方法，其中該三維半導體元件包括一第一層間介電材料層、一半導體層和一第二層間介電材料層的堆疊體，其中該半導體層被垂直地延伸貫穿該半導體層的至少一介電材料分隔體分隔成至少一對半導體區塊。該方法包括(i)通過在一對第一觸點上施加一電壓來對一第一電容器充電，其中該對第一觸點中的各者垂直地延伸貫穿該第一層間介電材料層，以及(ii)以下(a)和(b)的其中至少一者：(a)通過在該對半導體區塊上施加該電壓，來對一第二電容器充電，或(b)通過在一對第二觸點上施加該電壓，來對一第三電容器充電，其中該對第二觸點中的各者垂直地延伸貫穿該第二層間介電材料層，其中(i)和(ii)是同時進行。該方法還包括(iii)由該第二電容器和該第三電容器中的其中至少一者以及該第一電容器同時地供應該電壓。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本發明所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在…上」、「在…之上」和「在…上方」的含義應以最寬廣的方式來解釋，使得「在…上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在…之上」或「在…上方」並不限於 「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本發明使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以對應地解釋本發明使用的空間相關描述詞。
如本發明所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底包括「頂」表面和「底」表面。基底的頂表面通常是形成半導體元件的位置。因此，除非文中另外說明，否則半導體元件通常是形成在基底的頂側。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本發明所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側則是相對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層（其中形成有接觸、互連線和/或垂直互連插塞（VIA））以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本發明所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化(例如，值的±10％、±20％或±30％)。
如本發明所使用的，術語「三維（3D）記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本發明中稱為「記憶體串」或「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如在本發明使用的，術語「垂直的」或「垂直地」意指標稱上垂直於基底的橫向表面的取向。
在一些半導體元件，例如NAND快閃記憶體元件中，常在外圍電路中形成晶片上電容器。由於電容器是外圍電路中最龐大的元件，所以晶片上電容器的常規設計常對晶片面積微縮以及金屬佈線造成限制。更具體而言，對於一些包括多個堆疊晶片的3D半導體元件而言，當其中一個晶片具有佔有大面積的晶片上電容器，即可能對整個3D半導體元件的尺寸微縮造成限制。
下文描述的本發明內容的各個實施例提供了3D半導體元件之晶片上電容器結構的一些新穎設計。通過利用形成在半導體層（例如，薄化之基底）上的具有大厚度的層間介電材料(ILD)層作為電容器的介電材料，電容器可具有垂直地延伸的結構，可降低其佔據的晶片平面面積。在一些實施例中，還可藉由利用貫穿該半導體層（例如，薄化之基底）的介電材料分隔體作為電容器結構的一部分，可以進一步增加電容密度。在一些實施例中，作為背側互連結構的一部分的另一層間介電材料層也可被整合製作成位在薄化之基底的背側上的電容器結構。上述之晶片上電容器結構可以用於3D NAND快閃記憶體元件的儲存陣列晶片中。利用儲存陣列晶片已經具有的儲存堆疊體外部的厚層間介電材料層來製作晶片上電容器，特別是當儲存堆疊體級別增加，層間介電材料層的厚度也隨之增加，藉此，可以在不增加晶片面積的情況下達到增加晶片上電容器結構的電容密度的目的，同時還可以簡化半導體元件的金屬佈線佈局。
請參考第1圖，為根據本發明內容的一些實施例之具有晶片上電容器的示例性3D記憶體元件100的剖面示意圖。3D記憶體元件100可以是本發明所公開的具有晶片上電容器之半導體元件的一個示例。在一些實施例中，3D記憶體元件100是一種鍵合晶片，包括第一半導體結構102和在第一半導體結構102之上堆疊的第二半導體結構104。根據一些實施例，第一半導體結構102和第二半導體結構104是在兩者之間的鍵合界面106處接合。如第1圖所示，第一半導體結構102可以包括基底101，其可以包括矽（例如，單晶矽、c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、緣體上覆矽（SOI）或任何其它合適的材料，但不限於此。
3D記憶體元件100的第一半導體結構102可以包括設置在基底101上的外圍電路108。要注意的是，第1圖中示出了X方向、Y方向和Z方向以說明3D記憶體元件100之組件的空間關係。詳細來說，基底101包括兩個在X-Y平面(由X方向和Y方向定義之平面)中水平地延伸的水平表面，即晶圓前側的前表面(也可稱為正面)以及與晶圓前側相對的背側的後表面(也可稱為背面)。X方向和Y方向是晶圓平面中的兩個正交的方向，在一些實施例中，X方向例如是字元線方向，Y方向例如是位元線方向。Z方向垂直於X方向和Y方向兩者。如在本發明中使用的，當一個部件（例如層或結構）是在當基底(例如基底101)在Z方向（即垂直方向）上是位於3D記憶體元件（例如3D記憶體元件100）的最低平面中時，是以在Z方向上相對於3D記憶體元件的基底（例如基底101）的位置來確定是否位在三維記憶體元件的另一個部件（例如層或結構）的「上」、「之上」或「之下」。上述用於描述空間關係的相同概念可適用於本發明各處之內容。
在一些實施例中，外圍電路108被配置為控制和感測3D記憶體元件100。外圍電路108可以是用於便於操作3D記憶體元件100的任何合適的數位、類比和/或混合訊號控制和感測電路，包括但不限於頁面緩衝器、解碼器（例如行解碼器和列解碼器）、讀取放大器、驅動器（例如字元線驅動器）、電荷泵、電流或電壓參考或電路的任何主動或被動部件（例如電晶體、二極體、電阻器或電容器）。外圍電路108可包括形成在基底101「上」的電晶體，其中電晶體的全部或部分可位在基底101中（例如位在基底101的頂表面之下）和/或直接形成在基底101上。隔離區域（例如淺溝隔離結構（STI））和摻雜區域（例如電晶體的源極區域和汲極區域）也可形成在基底101中。根據一些實施例，電晶體可以是使用先進邏輯製程（例如90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm、2 nm等的技術節點）製作的高速電晶體。應理解，在一些實施例中，外圍電路108還可包括與先進邏輯製程相容的任何其它電路，包括邏輯電路（例如處理器和可編程邏輯元件（PLD））或記憶體電路（例如靜態隨機存取記憶體（SRAM）。在一些實施例中，第一半導體結構102的元件可以利用相容於互補金屬氧化物半導體（CMOS）的製程來形成，以及因此在本發明中可以稱為「CMOS晶片」。
在一些實施例中，3D記憶體元件100的第一半導體結構102還包括外圍電路108上方的互連層（未示出），以將電訊號傳送至外圍電路108和從外圍電路108傳送電信號。互連層可以包括多個互連（本發明也可稱為「觸點」），包括水平(橫向)互連線和垂直互連插塞（VIA）觸點。如在本發明使用的，術語「互連」可廣泛地包括任何適當類型的互連，例如中段制程（MEOL）互連和後段制程（BEOL）互連。互連層還可以包括一個或多個層間介電材料(ILD)層（還稱為「金屬間介電材料(IMD)層」），而互連線和VIA觸點可以是形成在一個或多個層間介電材料層中。就是說，互連層可以包括多個層間介電材料層中的互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層中的層間介電材料層可以包括介電材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（low-k）介電材料或其任何組合。
如第1圖所示，3D記憶體元件100的第一半導體結構102還可包括位在鍵合界面106處和在互連層及外圍電路108之上的鍵合層110。鍵合層110可包括多個鍵合觸點111以及用於電性隔離鍵合觸點111的介電材料。鍵合觸點111可包括導電材料，例如可包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。鍵合層110的其他區域可以用介電材料（例如包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合）形成。在鍵合層110中的鍵合觸點111和周圍的介電材料可用於混合鍵合。
類似地，如第1圖所示，3D記憶體元件100的第二半導體結構104還可包括位在第一半導體結構102的鍵合層110以及鍵合界面106處之上的鍵合層112。鍵合層112可包括多個鍵合觸點113和用於電性隔離鍵合觸點113的介電材料。鍵合觸點113可包括導電材料，例如包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。鍵合層112的剩餘區域可以用介電材料（例如包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合）形成。在鍵合層112中的鍵合觸點113和周圍的介電材料可用於混合鍵合。根據一些實施例，鍵合觸點113與在鍵合界面106處的鍵合觸點111接觸。
如下面更詳細描述的，第二半導體結構104可在鍵合界面106處以面對面的方式被鍵合在第一半導體結構102的頂部上。在一些實施例中，第一半導體結構102和第二半導體結構104是通過混合鍵合（也被稱為「金屬/介電材料混合鍵合」）而鍵合在一起，兩者之間包括位於鍵合層110和鍵合層112之間的鍵合界面106。混合鍵合是直接鍵合技術（例如是形成在表面之間的鍵合，而不使用例如焊料或粘合劑的中間層）且可同時得到金屬-金屬鍵合和介電材料-介電材料鍵合。在一些實施例中，鍵合界面106是鍵合層112和鍵合層110交會和鍵合的地方。具體來說，鍵合界面106可以是具有某個厚度的層，其包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。
在一些實施例中，3D記憶體元件100的第二半導體結構104還包括位在鍵合層112之上的互連層（未示出），用來傳送電信號。互連層可包括多個互連，例如中段制程（MEOL）互連和後段制程（BEOL）互連。互連層還可包括一個或多個層間介電材料層，並且可在所述一個或多個層間介電材料層中形成互連線和VIA觸點。在互連層中的互連線和VIA觸點可包括導電材料，例如可包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。在互連層中的層間介電材料層可是由介電材料構成，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。
在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中由記憶體單元構成之NAND記憶體串排列成陣列的形式。如第1圖所示，3D記憶體元件100的第二半導體結構104可包括由通道結構124串起的NAND記憶體串的陣列。第二半導體結構104在本發明中也可以被稱為「儲存陣列晶片」。如第1圖所示，每個通道結構124可垂直地延伸穿過多個材料層對，每個材料層對包括導電層116和介電材料層118。導電層116和介電材料層118交錯設置構成儲存堆疊體114。儲存堆疊體114中，由一導電層116和一介電材料層118構成的一組「層對」也稱為儲存堆疊體114的「層級」，而儲存堆疊體114所包括的層對的數量（例如32、64、96、128、160、192、224、256個層級或更多）決定了3D記憶體元件100中的記憶體單元的數量。應理解，在一些實施例中，儲存堆疊體114可具有多疊體架構（未示出），其包括堆疊在彼此之上的多個儲存堆疊體。在每個儲存堆疊體中的導電層116和介電材料層118的「層對」的數量可以是相同的或不同的。
儲存堆疊體114可以包括多個交錯設置的導電層116和介電材料層118。儲存堆疊體114中的導電層116和介電材料層118可以沿著垂直方向交替設置。換句話說，除了儲存堆疊體114的頂部處或底部處的層之外，每個導電層116的兩側可由兩個介電材料層118鄰接，以及每個介電材料層118的兩側可由兩個導電層116鄰接。導電層116可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任意組合。每個導電層116可以包括由粘合劑層和閘極介電材料層圍繞的閘電極（閘極線）。導電層116的閘電極可以水平地延伸以作為3D記憶體元件100的字元線，並且水平地延伸至儲存堆疊體114的一個或多個階梯結構處停止。介電材料層118可以包括介電材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。
如第1圖所示，3D記憶體元件100的第二半導體結構104還可以包括位在儲存堆疊體114上方的第一半導體層120以及位在第一半導體層120上方並與第一半導體層120接觸的第二半導體層122。在一些實施例中，第一半導體層120和第二半導體層122中的各者是N型摻雜半導體層，例如，是摻有N型摻雜例如磷（P）或砷（As）的矽層。在一些實施例中，可以通過薄膜沉積製程和/或磊晶生長製程來在基底上方形成第一半導體層120。在一些實施例中，第二半導體層122可以是薄化的基底。在一些實施例中，第二半導體層122包括單晶矽。
在一些實施例中，每個通道結構124包括填充有半導體層（例如作為半導體通道128）和複合介電材料層（例如作為儲存膜126）的通道孔。在一些實施例中，半導體通道128包括矽，例如非晶形矽、多晶矽或單晶矽。在一些實施例中，儲存膜126是包括穿隧層、儲存層（也被稱為「電荷捕獲層」）和阻擋層的複合層。通道結構124的剩餘空間可以被介電材料(例如包括氧化矽的帽蓋層)和/或空氣隙來完全或部分地填充。通道結構124可具有柱體形狀（例如圓柱形狀）。根據一些實施例，填充層、半導體通道128、儲存膜126的穿隧層、儲存層和阻擋層沿著柱體之徑向依序從柱體的中央朝著柱體的外表面設置。在一些實施例中，穿隧層可包括氧化矽、氮氧化矽或其任何組合。儲存層可包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可包括氧化矽、氮氧化矽、高介電常數介電材料或其任何組合。在一個示例中，儲存膜126可包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在一些實施例中，通道結構124還包括設置在通道結構124的底部處（例如下端處）的通道插塞129。如在本發明使用的，當基底101位於3D記憶體元件100的最低平面中時，部件（例如通道結構124）的「上端」是在Z方向上更遠離基底101的端部，部件（例如通道結構124）的「下端」是在Z方向上更接近基底101的端部。通道插塞129可包括半導體材料（例如可包括多晶矽）。在一些實施例中，通道插塞129是作為NAND記憶體串的汲極。
如第1圖所示，每個通道結構124可以垂直地延伸貫穿儲存堆疊體114之交錯設置的導電層116和介電材料層118以及第一半導體層120。在一些實施例中，第一半導體層120圍繞通道結構124的部分並且與包括多晶矽的半導體通道128接觸。就是說，根據一些實施例，儲存膜126在鄰接第一半導體層120的通道結構124的部分處斷開而形成缺口，以暴露出半導體通道128，使半導體通道128與周圍的第一半導體層120接觸。在一些實施例中，每個通道結構124可以進一步垂直地延伸到第二半導體層122中，例如延伸至薄化的基底中。就是說，每個通道結構124垂直地延伸貫穿儲存堆疊體114。根據一些實施例，如第1圖所示，通道結構124的頂部部分（例如「上端」）是位在第二半導體層122中。
如第1圖所示，3D記憶體元件100的第二半導體結構104還可以包括絕緣結構130，每個絕緣結構130垂直地延伸貫穿儲存堆疊體114之交錯設置的導電層116和介電材料層118。每個絕緣結構130還可以水平地延伸以將第二半導體結構104的通道結構124的陣列區分成多個塊。就是說，可以通過絕緣結構130來將儲存堆疊體114劃分成多個儲存區塊，而將通道結構124的陣列分隔成各個儲存區塊。在一些實施例中，絕緣結構130包括由一種或多種介電材料填充的開口（例如，縫隙），絕緣結構130的介電材料可包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。在一個示例中，可以利用氧化矽填充每個絕緣結構130的開口。
3D記憶體元件100可以包括設置在第二半導體結構104之儲存堆疊體114上方(形成在第二半導體結構104的背側)並與第二半導體層122接觸的源極觸點132，如第1圖所示。源極觸點132和儲存堆疊體114（以及貫穿儲存堆疊體114的絕緣結構130）可以分別被設置在第二半導體層122（例如，薄化的基底）的相對側，因此源極觸點132可被也稱為「背側」源極觸點。在一些實施例中，源極觸點132通過第二半導體層122電連接到通道結構124的第一半導體層120和半導體通道128。在第二半導體層122包括N型井區的一些實施例中，源極觸點132在本發明也可被稱為「N型井區拾取」（N-well pick up）。源極觸點132可以包括任何合適類型的觸點。在一些實施例中，源極觸點132包括VIA觸點。在一些實施例中，源極觸點132包括水平地延伸的壁形觸點。源極觸點132可以包括被粘合劑層（例如，氮化鈦(TiN)）圍繞的一個或多個導電層，導電層例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。
如第1圖所示，3D記憶體元件100還可以包括在源極觸點132上方並與源極觸點132接觸的BEOL互連層133，以用於焊墊引出（pad-out），例如，在3D記憶體元件100與外部電路之間傳輸電訊號。在一些實施例中，互連層133包括位於第二半導體層122上的層間介電材料層134以及位於層間介電材料層134上的重佈線層136。根據一些實施例，源極觸點132的上端與層間介電材料層134的頂表面和重佈線層136的底表面平齊，並且源極觸點132垂直地延伸貫穿層間介電材料層134，以與第二半導體層122接觸。互連層133的層間介電材料層134可以包括介電材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（low-k）介電材料或其任意組合。要理解的是，在一些示例中，層間介電材料層134可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。互連層133中的重佈線層136可以包括導電材料，例如可包括但不限於W、Co、Cu、Al、矽化物或其任意組合。在一個示例中，重佈線層136包括Al。在一些實施例中，互連層133還可包括鈍化層138作為最外層，作為用於3D記憶體元件100的鈍化和保護的最外層。部分重佈線層136可以從鈍化層138顯露出來，以作為觸點焊墊140。就是說，3D記憶體元件100的互連層133還可以包括觸點焊墊140，以用於進行引線鍵合和/或與中介層（interposer）鍵合。
在一些實施例中，3D記憶體元件100的第二半導體結構104還包括貫穿第二半導體層122的觸點142和觸點144。根據一些實施例，第二半導體層122可以是薄化的基底，觸點142和觸點144是貫穿基底觸點（TSC）。在一些實施例中，觸點142垂直地延伸貫穿第二半導體層122和層間介電材料層134以與重佈線層136接觸，並且第一半導體層120通過第二半導體層122、源極觸點132和互連層133之重佈線層136來電連接到觸點142。在一些實施例中，觸點144垂直地延伸貫穿第二半導體層122和層間介電材料層134以與觸點焊墊140接觸。觸點142和觸點144均可以包括被粘合劑層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。在一些實施例中，觸點144還包括絕緣結構（例如，介電材料層），以使觸點144與第二半導體層122電性隔離。
在一些實施例中，3D記憶體元件100還包括外圍觸點146和外圍觸點148。外圍觸點146和外圍觸點148自儲存堆疊體114外部的第二半導體層122（例如，P型矽基底的N型井區）垂直地延伸貫穿層間介電材料層154。層間介電材料層154可以具有大於或等於儲存堆疊體114的厚度。每個外圍觸點146或外圍觸點148可以具有大於或等於儲存堆疊體114的厚度的深度，以從鍵合層112垂直地延伸到儲存堆疊體114外部的外圍區域中的第二半導體層122。在一些實施例中，外圍觸點146形成在觸點142下方並與觸點142接觸，使得第一半導體層120可通過至少第二半導體層122、源極觸點132、互連層133、觸點142和外圍觸點146而電連接到第一半導體結構102中的外圍電路108。在一些實施例中，外圍觸點148形成在觸點144下方並與其接觸，使得第一半導體結構102中的外圍電路108電連接到觸點焊墊140，以實現通過至少觸點144和外圍觸點148的焊墊引出。外圍觸點146和外圍觸點148均可以包括被粘合劑層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。
如第1圖所示，3D記憶體元件100還包括各種各樣的局部觸點（還稱為「C1觸點」）作為互連結構的部分，它們與儲存堆疊體114中的結構直接地接觸。在一些實施例中，局部觸點包括通道局部觸點150，每個通道局部觸點150在相應的通道結構124之下端的下方並與通道結構124接觸。每個通道局部觸點150可以電連接到位元線觸點（未示出）以用於位元線扇出。在一些實施例中，局部觸點還包括字元線局部觸點152，每個字元線局部觸點152形成在儲存堆疊體114的階梯結構處的相應的導電層116（包括字元線）的下方並與導電層116接觸，以用於字元線扇出。局部觸點例如通道局部觸點150和字元線局部觸點152可以通過至少鍵合層112和鍵合層110來電連接到第一半導體結構102的外圍電路108。局部觸點例如通道局部觸點150和字元線局部觸點152可以分別包括被粘合劑層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。
如第1圖所示，通過利用具有大於或等於儲存堆疊體114的厚度的層間介電材料層154，3D記憶體元件100的第二半導體結構104（例如，儲存陣列晶片）可以在儲存堆疊體外部的外圍區域中包括具有相對較大電容密度和相對較小平面大小的電容器結構156。類似於層間介電材料層134，層間介電材料層154可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。要理解的是，在一些示例中，層間介電材料層154可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。為了容納儲存堆疊體114的厚度，層間介電材料層154的厚度相對較大，例如，大於或等於儲存堆疊體114的厚度。層間介電材料層154可以形成於第二半導體層122（例如，薄化的基底）上，以及因此在第二半導體層122下方並與其接觸，如第1圖所示。
根據一些實施例，電容器結構156還包括一對外圍觸點158，每個外圍觸點垂直地延伸貫穿層間介電材料層154並與第二半導體層122接觸。因此，該對外圍觸點158可以用來當作被電容器介電材料分隔之電容器結構156的兩個電極，所述電容器介電材料即水平地處於該對外圍觸點158之間的層間介電材料層154的部分。在一些實施例中，該對外圍觸點158是一對互相平行的壁形觸點，每個壁形觸點例如在第1圖中的Y方向上水平地延伸，以進一步增加電容器電極和介電材料的面積以增加電容。類似於外圍觸點146和外圍觸點148，該對外圍觸點158可以分別包括被粘合劑層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。
由於該對外圍觸點158可以與第二半導體層122（其可以在薄化的矽基底中被摻雜為N型井區）接觸。為了對該對外圍觸點158進行電分隔，可以形成貫穿第二半導體層122垂直地延伸的介電材料分隔體160，以將第二半導體層122分隔成相互絕緣的半導體區塊。介電材料分隔體160可以包括介電材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，介電材料分隔體160在例如在第1圖中的Y方向上水平地延伸，以切斷第二半導體層122。因此，如第1圖所示，電容器結構156還可以包括分別與該對外圍觸點158接觸的第二半導體層122的一對半導體區塊，以及沿著水平方向夾設位於第二半導體層122的該對半導體區塊之間的介電材料分隔體160。就是說，第二半導體層122的該對半導體區塊還可以用來當作被電容器介電材料（即，介電材料分隔體160）分隔的電容器結構156的兩個電極。也就是說，電容器結構156可以包括兩個並聯的電容器：由該對外圍觸點158和其間的層間介電材料層154的部分形成的第一電容器，以及由第二半導體層122的該對半導體區塊和其間的介電材料分隔體160形成的第二電容器。儘管第1圖中未示出，但如下文詳細所述，在一些實施例中，層間介電材料層134和貫穿層間介電材料層134的觸點（例如，在與源極觸點132和/或貫穿基底觸點(TSC)142和144相同的製程中形成的觸點）可以被配置成形成電容器結構156之另一部分的另一個電容器。
在一些實施例中，3D記憶體元件100的第一半導體結構102（例如，CMOS晶片）內不具有晶片上電容器結構，以降低第一半導體結構102的晶片尺寸。不同於第一半導體結構102，3D記憶體元件100的第二半導體結構104（例如，儲存陣列晶片）可以具有多個通過互連層和鍵合層110和鍵合層112電連接至第一半導體結構102的外圍電路108的電容器結構156，以滿足3D記憶體元件100的外圍電路108中對電容器的需求。利用儲存陣列晶片中天然較厚的層間介電材料層154，本發明通過在層間介電材料層154中形成垂直地延伸的電容器電極可以獲得電容器結構156之較大的電容密度，而無需增加電容器結構156的平面面積，因此可降低鍵合的3D記憶體元件100的總體晶片尺寸。
請參考第2圖，所繪示為根據本發明內容的一些實施例之具有晶片上電容器的示例性3D記憶體元件200的平面示意圖。3D記憶體元件200可以是第1圖中的3D記憶體元件100的一個示例。具體來說，第2圖為根據一些實施例示出的3D記憶體元件100的背側的平示意面圖。如第2圖所示，3D記憶體元件200可以包括對應於第1圖之的3D記憶體元件100的第二半導體結構104的儲存陣列晶片，其具有核心陣列區域202，核心陣列區域202中形成有儲存堆疊體和通道結構，例如第1圖中的3D記憶體元件100的儲存堆疊體114和通道結構124。3D記憶體元件200的儲存陣列晶片還可以包括核心陣列區域202外部的一個或多個外圍區域204，外圍區域204中形成有儲存堆疊體。根據一些實施例，外圍區域204大致上位於3D記憶體元件200的邊緣處。在一些實施例中，觸點焊墊206形成於外圍區域204中，對應於第1圖中的3D記憶體元件100的觸點焊墊140。本發明所公開的晶片上電容器結構（例如，第1圖中的電容器結構156）可以形成於外圍區域204之未設有觸點焊墊206的剩餘區域中，因此並不需要佔用3D記憶體元件200的儲存陣列晶片的額外空間。本發明提供的晶片上電容器結構形成在核心陣列區域202外部的外圍區域204中，並且在平面布局上可具有較小的布局面積，此外，由於與觸點整合設置，因此還可以簡化3D記憶體元件200的金屬佈線。
要理解的是，儘管在第1圖的3D記憶體元件100中示出了電容器結構156，但本發明所公開的晶片上電容器結構可以形成於任何其它合適的半導體元件中，例如形成於包括薄化之基底及基底上之相對較厚的層間介電材料層的3D半導體元件中。還要理解，本發明提供之包括電容器結構156或任何其它晶片上電容器結構的3D記憶體元件並不限於第1圖的示例，在其他實施例中，3D記憶體元件還可以具有任何合適的架構，例如包括儲存堆疊體以及儲存堆疊體外部，並且具有大於或等於儲存堆疊體之厚度的厚度的層間介電材料層。還要理解的是，本發明所公開的晶片上電容器結構（例如第1圖中的電容器結構156）可以在半導體元件中提供任何合適的功能和應用，例如可被用作將電路的一個部分與另一個部分解耦（例如，以繞過電源或電路的其它高阻抗組件，以保持電壓穩定）的解耦電容器（還稱為旁路電容器（bypass capacitors））、用於阻擋傳輸線上的DC訊號的耦合電容器、電子濾波器中的濾波電容器等。
請參考第3圖，所繪示為根據本發明內容的一些實施例之位在3D半導體元件中且具有並聯電容器的晶片上電容器結構300的剖面示意圖。如第3圖所示，3D半導體元件（例如是第1圖示出的3D記憶體元件100）可以包括由第一層間介電材料層302、半導體層304和第二層間介電材料層306構成的堆疊體。第一層間介電材料層302和第二層間介電材料層306可以被佈置於半導體層304（例如，薄化的基底）的相對側上，例如，第1圖所示層間介電材料層154和層間介電材料層134被佈置於第二半導體層122的前側和背側上。在一些實施例中，第一層間介電材料層302的厚度可大於第二層間介電材料層306的厚度。晶片上電容器結構300可以包括基於第一層間介電材料層302形成的第一電容器C1。晶片上電容器結構300還可以包括基於半導體層304形成的第二電容器C2和/或基於第二層間介電材料層306形成的第三電容器C3。根據一些實施例，第一電容器C1與第二電容器C2和第三電容器C3中的其中至少一個是並聯設置的，使得晶片上電容器結構300的總電容是第一電容器C1的電容與第二電容器C2和第三電容器C3中的其中至少一個的電容相加。在一些實施例中，晶片上電容器結構300是電連接到3D半導體元件的電源線Vdd和接地的解耦電容器。下文的第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖和第7B圖詳細示出了一些本發明之晶片上電容器結構300的設計的實施例。
請參考第4A圖和第4B圖，分別繪示了根據本發明內容的一些實施例之具有晶片上電容器的示例性3D半導體元件400的平面圖示意圖和剖面示意圖。3D半導體元件400可以包括半導體層408和與半導體層408的第一側接觸的第一層間介電材料層402。在一些實施例中，半導體層408是薄化的基底，例如薄化的矽基底，而第一層間介電材料層402形成於薄化的基底的前側上。如第4B圖所示，將3D半導體元件400（例如3D記憶體元件100中的第一半導體結構102（儲存陣列晶片））上下翻轉（即，薄化的基底的前側向下），以將其堆疊在另一半導體結構（未示出）上，使得第一層間介電材料層402在半導體層408下方並與半導體層408接觸。要理解的是，如果反轉3D半導體元件400的前側和背側，則3D半導體元件400中的組件（例如半導體層408和第一層間介電材料層402）的相對位置可以相應地改變。
第一層間介電材料層402可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，第一層間介電材料層402可包括氧化矽，而半導體層408可包括矽。要理解的是，在一些示例中，層間介電材料層402可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。與3D半導體元件400中的其它層間介電材料層相比，層間介電材料層402可以具有相對較大的厚度。在其中3D半導體元件400是儲存陣列晶片（例如，第1圖中的第二半導體結構104）的一些實施例中，3D半導體元件400還包括與第一層間介電材料層402在半導體層408的相同側並且與第一層間介電材料層402基本共面的儲存堆疊體（例如，第1圖中的儲存堆疊體114，第4A圖和第4B圖中未示出），其中層間介電材料層402的厚度大於或等於儲存堆疊體的厚度。3D半導體元件400還可以包括通道結構（例如，第1圖中的通道結構124，第4A圖和第4B圖中未示出），其中每個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層408接觸。
3D半導體元件400還包括多個第一觸點404，每個第一觸點垂直地延伸貫穿第一層間介電材料層402並且與半導體層408的前側接觸。第一觸點404可以形成於儲存堆疊體外部的外圍區域中，例如第2圖所示示例性3D記憶體元件200的外圍區域204中。在一些實施例中，第一觸點404的深度標稱地與第一層間介電材料層402的厚度相同。每個第一觸點404可以包括被粘合劑/阻障層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。如第1圖所示，在一些實施例中，第一觸點404可以包括水平地延伸（例如，在第4A圖的Y方向上或在其它示例中的X方向上）的平行的壁形觸點。
在一些實施例中，3D半導體元件400還包括多個介電材料分隔體410，每個介電材料分隔體410垂直地延伸貫穿半導體層408，以將半導體層408分隔成多個半導體區塊412。每個介電材料分隔體410可以是利用介電材料填充開口（例如，溝槽）而形成，所述介電材料可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，介電材料分隔體410包括氧化矽。如第4A圖和第4B圖中所示，介電材料分隔體410可以包括平行的壁形介電材料分隔體，每個壁形介電材料分隔體垂直地延伸貫穿半導體層408並且水平地延伸（例如，沿著第4A圖中的Y方向上或在其它示例中的X方向上），以形成沿著水平方向交錯設置的介電材料分隔體410和半導體區塊412。在一些實施例中，介電材料分隔體410的厚度標稱地與半導體層408和半導體區塊412的厚度相同。在一些實施例中，介電材料分隔體410的水平尺寸（例如，第4A圖中Y方向上的長度）標稱地與半導體層408的水平尺寸（例如，第4A圖中Y方向上的長度）相同，以將半導體層408切割成各別的半導體區塊412，使得半導體區塊412通過介電材料分隔體410相互電性隔離。在一些實施例中，如第4A圖所示，介電材料分隔體410和第一觸點404在平面圖中相互平行。根據一些實施例，每個半導體區塊412是半導體層408的一部分，以及因此具有半導體層408的相同的材料，例如矽。
根據一些實施例，如第4B圖所示，第一觸點404分別在半導體區塊412下方並且與半導體區塊412接觸。就是說，每個第一觸點404可以與半導體區塊412中的一者接觸並且與其電連接。在一些實施例中，3D半導體元件400還包括與第一觸點404接觸並且與其電連接的互連層406，中段制程（MEOL）互連層和/或後段制程（BEOL）互連層。在一些實施例中，3D半導體元件400還包括與半導體層408的第二側（例如，背側）接觸的第二層間介電材料層414。就是說，第一層間介電材料層402和第二層間介電材料層414可以分別形成在半導體層408（例如，薄化的基底）的相對側上。第二層間介電材料層414可以包括介電材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，第二層間介電材料層414包括氧化矽。要理解的是，在一些示例中，第二層間介電材料層414可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。在一些實施例中，第一層間介電材料層402的厚度大於第二層間介電材料層414的厚度。
如第4A圖和第4B圖中所示，3D半導體元件400中可包括多個由上述組件構成之電容器結構420。在一些實施例中，一對相鄰的第一觸點404以及水平地位於該對相鄰的第一觸點404之間的第一層間介電材料層402的部分被配置為形成一第一電容器，對應於第3圖中的第一電容器C1；與該對相鄰之第一觸點404接觸的一對相鄰的半導體區塊412以及水平地位於該對相鄰的半導體區塊412之間的介電材料分隔體410被配置為形成第二電容器，對應於第3圖中的第二電容器C2。在一些實施例中，第一電容器和第二電容器是並聯設置的。換言之，一對相鄰的第一觸點404、水平地位於該對相鄰的第一觸點404之間的第一層間介電材料層402的部分、與該對相鄰的第一觸點404接觸的一對相鄰的半導體區塊412，以及水平地位於該對相鄰的半導體區塊412之間的介電材料分隔體410被配置為形成包括並聯設置的第一電容器和第二電容器的電容器結構420。可以通過互連層406向每個電容器結構420的電容器電極（例如，該對第一觸點404和該對半導體區塊412）施加電壓，使得電荷可以被存儲於電容器的介電材料（例如，分別水平地位於該對第一觸點404和該對半導體區塊412之間的第一層間介電材料層402和介電材料分隔體410的部分）中。電容器結構420的電容量可以由包括但不限於第一觸點404、介電材料分隔體410和半導體區塊412的尺寸以及第一層間介電材料層402和介電材料分隔體410的材料等參數來確定。
請參考第5A圖和第5B圖，分別繪示了根據本發明內容的一些實施例之具有晶片上電容器的另一示例性3D半導體元件500的平面圖示意圖和剖面示意圖。3D半導體元件500可以包括半導體層508以及與半導體層508的第一側接觸的第一層間介電材料層502。在一些實施例中，半導體層508是薄化的基底，例如薄化的矽基底，而第一層間介電材料層502形成於薄化的基底的前側上。如第5B圖所示，將3D半導體元件500（例如3D記憶體元件100中的第一半導體結構102（儲存陣列晶片））上下翻轉（即，薄化的基底的前側向下），以將其堆疊在另一半導體結構（未示出）上，使得第一層間介電材料層502在半導體層508下方並且與半導體層508接觸。要理解的是，如果反轉3D半導體元件500的前側和背側，則3D半導體元件500中的組件（例如半導體層508和第一層間介電材料層502）的相對位置可以相應地改變。
第一層間介電材料層502可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，第一層間介電材料層502包括氧化矽，而半導體層508包括矽。要理解的是，在一些示例中，層間介電材料層502可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。與3D半導體元件500中的其它層間介電材料層相比，層間介電材料層502可以具有相對較大的厚度。在其中3D半導體元件500是儲存陣列晶片（例如，第1圖中的第一半導體結構102）的一些實施例中，3D半導體元件500還包括與第一層間介電材料層502設置在半導體層508的相同側並且與第一層間介電材料層502基本共面的儲存堆疊體（例如，第1圖中的儲存堆疊體114，第5A圖和第5B圖中未示出），其中層間介電材料層502的厚度大於或等於儲存堆疊體的厚度。3D半導體元件500還可以包括通道結構（例如，第1圖中的通道結構124，第5A圖和第5B圖中未示出），每個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層508接觸。
3D半導體元件500還包括多個第一觸點504，每個第一觸點504垂直地延伸貫穿第一層間介電材料層502並且與半導體層508的前側接觸。第一觸點504可以形成於儲存堆疊體外部的外圍區域中，例如第2圖之示例性3D記憶體元件200的外圍區域204中。在一些實施例中，第一觸點504的深度標稱地與第一層間介電材料層502的厚度相同。每個第一觸點504可以包括被粘合劑/阻障層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。如第5A圖所示，在一些實施例中，第一觸點504可以包括水平地延伸（例如，在第5A圖的y方向上或在其它示例中的x方向上）的平行的壁形觸點。
在一些實施例中，3D半導體元件500還包括多個介電材料分隔體510，每個介電材料分隔體510垂直地延伸貫穿半導體層508，以將半導體層508分隔成多個半導體區塊512。每個介電材料分隔體510可以是利用介電材料填充開口（例如，溝槽）而形成，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，介電材料分隔體510包括氧化矽。如第5A圖和第5B圖中所示，介電材料分隔體510可以包括平行的壁形介電材料分隔體，每個壁形介電材料分隔體垂直地延伸貫穿半導體層508並且水平地延伸（例如，在第5A圖中的Y方向上或在其它示例中的X方向上），以形成沿著水平方向交錯設置的介電材料分隔體510和半導體區塊512。在一些實施例中，介電材料分隔體510的厚度標稱地與半導體層508和半導體區塊512的厚度相同。在一些實施例中，介電材料分隔體510的水平尺寸（例如，第5A圖中Y方向上的長度）標稱地與半導體層508的水平尺寸（例如，第5A圖中Y方向上的長度）相同，以將半導體層508切割成分別的半導體區塊512，使得半導體區塊512通過介電材料分隔體510相互電性隔離。在一些實施例中，如第5A圖所示，介電材料分隔體510和第一觸點504在平面圖中相互平行。根據一些實施例，每個半導體區塊512是半導體層508的一部分，以及因此具有半導體層508的相同的材料，例如矽。
根據一些實施例，如第5B圖所示，第一觸點504分別在半導體區塊512下方並且與半導體區塊512接觸。就是說，每個第一觸點504都可以與半導體區塊512中的一者接觸並且與其電連接。在一些實施例中，3D半導體元件500還包括與第一觸點504接觸並且與其電連接的互連層506，例如MEOL互連層和/或BEOL互連層。
在一些實施例中，3D半導體元件500還包括與半導體層508的第二側（例如，背側）接觸的第二層間介電材料層514。就是說，第一層間介電材料層502和第二層間介電材料層514可以分別形成於半導體層508（例如，薄化的基底）的相對側上。第二層間介電材料層514可以包括介電材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，第二層間介電材料層514包括氧化矽。要理解的是，在一些示例中，第二層間介電材料層514可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。在一些實施例中，第一層間介電材料層502的厚度大於第二層間介電材料層514的厚度。
3D半導體元件500與3D半導體元件400之不同處在於，根據一些實施例，3D半導體元件500還包括多個第二觸點516，每個第二觸點516垂直地延伸貫穿第二層間介電材料層514並且與半導體層508的半導體區塊512中的一者接觸。每個半導體區塊512可以在一個或多個第二觸點516下方並且與第二觸點516接觸。根據一些實施例，如第5A圖所示，第二觸點516包括多個VIA觸點，不同於第一觸點504之壁形觸點。例如，在如第5A圖所示平面圖中，第二觸點516可以排列在與第一觸點504和半導體區塊512對齊的行或列中。要理解的是，在其他示例中，第二觸點516也可以是像第一觸點504一樣的壁形觸點。如第5B圖所示，第二觸點516的深度可以標稱地與第二層間介電材料層514的厚度相同。每個第二觸點516可以包括被粘合劑/阻障層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。
如第5A圖和第5B圖中所示，3D半導體元件500中可包括多個由上述組件構成之電容器結構520。在一些實施例中，一對相鄰的第一觸點504、水平地位於該對相鄰的第一觸點504之間的第一層間介電材料層502的部分被配置為形成第一電容器，對應於第3圖中的第一電容器C1；與該對相鄰的第一觸點504接觸的一對相鄰的半導體區塊512、以及水平地位於該對相鄰的半導體區塊512之間的介電材料分隔體510被配置為形成第二電容器，對應於第3圖中的第二電容器C2；與該對相鄰的半導體區塊512接觸的第二觸點516（例如，第5A圖中的一對平行的VIA觸點組）以及第二觸點516之間的第二層間介電材料層514的部分被配置為形成第三電容器，對應於第3圖中的第三電容器C3。在一些實施例中，第一電容器、第二電容器和第三電容器是並聯設置的。換言之，一對相鄰的第一觸點504、水平地位於該對相鄰的第一觸點504之間的第一層間介電材料層502的部分、與該對相鄰的第一觸點504接觸的一對相鄰的半導體區塊512、水平地位於該對相鄰的半導體區塊512之間的介電材料分隔體510、與該對相鄰的半導體區塊512接觸的一對相鄰的列的第二觸點516、以及水平地位於相鄰列之第二觸點516之間的第二層間介電材料層514的部分被配置為形成包括並聯的第一電容器、第二電容器和第三電容器的電容器結構520。可以通過互連層506向每個電容器結構520的電容器電極（例如，該對第一觸點504、該對半導體區塊512和該對第二觸點516的列）施加電壓，以使電荷可以被存儲於電容器介電材料（例如，分別水平地位於該對第一觸點504、該對半導體區塊512和該對第二觸點516的列之間的第一層間介電材料層502的部分、介電材料分隔體510和第二層間介電材料層514的部分）中。電容器結構520的電容可以通過例如但不限於第一觸點504、介電材料分隔體510、半導體區塊512和第二觸點516的尺寸，以及第一層間介電材料層502、介電材料分隔體510和第二層間介電材料層514的材料等參數來確定。
請參考第6A圖和第6B圖，分別繪示了根據本發明內容的一些實施例之具有晶片上電容器的另一示例性3D半導體元件600的平面圖示意圖和剖面示意圖。3D半導體元件600可以包括半導體層608以及與半導體層608的第一側接觸的第一層間介電材料層602。在一些實施例中，半導體層608是薄化的基底，例如薄化的矽基底，而第一層間介電材料層602形成於薄化的基底的前側上。如第6B圖所示，將3D半導體元件600（例如3D記憶體元件100）中的第一半導體結構102（儲存陣列晶片）上下翻轉（即，薄化的基底的前側向下），以將其堆疊在另一半導體結構（未示出）上，使得第一層間介電材料層602在半導體層608下方並且與半導體層608接觸。要理解的是，如果反轉3D半導體元件600的前側和背側，則3D半導體元件600中的組件（例如半導體層608和第一層間介電材料層602）的相對位置可以相應地改變。
第一層間介電材料層602可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，第一層間介電材料層602可包括氧化矽，而半導體層608包括矽。要理解的是，在一些示例中，第一層間介電材料層602可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。與3D半導體元件600中的其它層間介電材料層相比，第一層間介電材料層602可以具有相對較大的厚度。在3D半導體元件600是儲存陣列晶片（例如，第1圖中的第一半導體結構102）的一些實施例中，3D半導體元件600還包括與第一層間介電材料層602設置在半導體層608的相同側並且與第一層間介電材料層602基本共面的儲存堆疊體（例如，第1圖中的儲存堆疊體114，第6A圖和第6B圖中未示出），其中第一層間介電材料層602的厚度大於或等於該儲存堆疊體的厚度。3D半導體元件600還可以包括通道結構（例如，第1圖中的通道結構124，第6A圖和第6B圖中未示出），每個通道結構垂直地延伸貫穿儲存堆疊體並且與半導體層608接觸。
3D半導體元件600還可以包括多個第一觸點604，每個第一觸點604垂直地延伸貫穿第一層間介電材料層602並且與半導體層508的前側接觸。第一觸點604可以形成於儲存堆疊體外部的外圍區域中，例如第2圖之示例性3D記憶體元件200的外圍區域204中。在一些實施例中，第一觸點604的深度標稱地與第一層間介電材料層602的厚度相同。每個第一觸點604可以包括被粘合劑/阻障層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。如第6A圖所示，在一些實施例中，第一觸點604可以包括水平地延伸（例如，在第6A圖的Y方向上或在其它示例中的X方向上）的平行的壁形觸點。
在一些實施例中，3D半導體元件600還包括多個介電材料分隔體610，每個介電材料分隔體610垂直地延伸貫穿半導體層608，以將半導體層608分隔成多個半導體區塊612。每個介電材料分隔體610可以是利用介電材料填充開口（例如，溝槽）而形成，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，介電材料分隔體610包括氧化矽。如第6A圖和第6B圖中所示，介電材料分隔體610可以包括平行的壁形介電材料分隔體，每個壁形介電材料分隔體垂直地延伸貫穿半導體層608並且水平地延伸（例如，在第6A圖中的Y方向上或在其它示例中的X方向上），以形成沿著水平方向交錯設置的介電材料分隔體610和半導體區塊612。在一些實施例中，介電材料分隔體610的厚度標稱地與半導體層608和半導體區塊612的厚度相同。在一些實施例中，介電材料分隔體610的水平尺寸（例如，第6A圖中Y方向上的長度）標稱地與半導體層608的水平尺寸（例如，第6A圖中Y方向上的長度）相同，以將半導體層608切割成分別的半導體區塊612，使得半導體區塊612通過介電材料分隔體610相互電性隔離。在一些實施例中，介電材料分隔體610和第一觸點604在平面圖中相互平行，如第6A圖所示。根據一些實施例，每個半導體區塊612是半導體層608的一部分，以及因此具有半導體層608的相同的材料，例如矽。
根據一些實施例，第一觸點604分別在半導體區塊612下方並且與半導體區塊612接觸。就是說，每個第一觸點604可以與半導體區塊612中的一者接觸並且與半導體區塊612電連接。在一些實施例中，3D半導體元件600還包括與第一觸點604接觸並且與第一觸點604電連接的互連層606，例如MEOL互連層和/或BEOL互連層。
在一些實施例中，3D半導體元件600還包括與半導體層608的第二側，（例如，背側）接觸的第二層間介電材料層614。就是說，第一層間介電材料層602和第二層間介電材料層614可以分別形成於半導體層608（例如，薄化的基底）的相對側上。第二層間介電材料層614可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，第二層間介電材料層614包括氧化矽。要理解的是，在一些示例中，第二層間介電材料層614可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。在一些實施例中，第一層間介電材料層602的厚度大於第二層間介電材料層614的厚度。
3D半導體元件600與3D半導體元件400和3D半導體元件500不同之處在於，根據一些實施例，3D半導體元件600還包括多個第三觸點618，每個第三觸點618垂直地延伸貫穿第二層間介電材料層614和半導體層608兩者並且與第一觸點604其中的一者接觸。每個第一觸點604可以在一個或多個第三觸點618下方並且與其接觸。根據一些實施例，如第6A圖所示，第三觸點618包括多個VIA觸點，不同於壁形觸點。例如，在平面圖中，第三觸點618可以排列在與第一觸點604和半導體區塊612對齊的行或列中，如第6A圖所示。在一些實施例中，每個第一觸點604與相應的半導體區塊612以及相應組的第三觸點618接觸並且電連接，如第6A圖所示。要理解的是，在一些示例中，第三觸點618也可以是壁形觸點，類似於第一觸點604。如圖6B所示，第三觸點618的深度可以標稱地與第二層間介電材料層614和半導體層608的總厚度相同。每個第三觸點618可以包括被粘合劑/阻障層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。在一些實施例中，每個第三觸點618可被由介電材料形成之絕緣結構圍繞，以將第三觸點618與相應的半導體層608的半導體區塊612電性隔離。
如第6A圖和6B中所示，3D半導體元件600中可包括多個由上述組件構成之電容器結構620。在一些實施例中，一對相鄰的第一觸點604、以及水平地位於該對相鄰的第一觸點604之間的第一層間介電材料層602的部分被配置為形成第一電容器，對應於第3圖中的第一電容器C1；與該對相鄰的第一觸點604接觸的一對相鄰的半導體區塊612、以及水平地位於該對相鄰的半導體區塊612之間的介電材料分隔體610被配置為形成第二電容器，對應於第3圖中的第二電容器C2；與該對相鄰的第一觸點604接觸的第三觸點618（例如，第6A圖中的一對平行的VIA觸點組），以及第三觸點618之間的第二層間介電材料層614的部分被配置為形成第三電容器，對應於第3圖中的第三電容器C3。在一些實施例中，第一電容器、第二電容器和第三電容器是並聯設置的。換言之，一對相鄰的第一觸點604、水平地位於該對相鄰的第一觸點604之間的第一層間介電材料層602的部分、與該對相鄰的第一觸點604接觸的一對相鄰的半導體區塊612，水平地位於該對相鄰的半導體區塊612之間的介電材料分隔體610，與該對相鄰的第一觸點604接觸的一對相鄰的列的第三觸點618，以及水平地位於相鄰列的第三觸點618之間的第二層間介電材料層614的部分被配置為形成包括並聯的第一電容器、第二電容器和第三電容器的電容器結構620。要理解的是，取決於第三觸點618的尺寸，相鄰列的第三觸點618以及其之間的介電材料分隔體610還可以對電容器結構620的第二電容器做出貢獻。可以通過互連層606向每個電容器結構620的電容器電極（例如，該對第一觸點604、該對半導體區塊612和該對第三觸點618的列）施加電壓，使電荷可以被存儲於電容器介電材料（例如，分別水平地位於該對第一觸點604、該對半導體區塊612和該對第三觸點618的列之間的第一層間介電材料層602的部分、介電材料分隔體610和第二層間介電材料層614的部分）中。電容器結構620的電容可以由包括但不限於第一觸點604、介電材料分隔體610、半導體區塊612和第三觸點618的尺寸，以及第一層間介電材料層602、介電材料分隔體610和第二層間介電材料層614的材料等參數來決定。
請參考第7A圖和第7B圖，分別繪示了根據本發明內容的一些實施例之具有晶片上電容器的另一示例性3D半導體元件700的平面圖示意圖和剖面示意圖。3D半導體元件700可以包括半導體層708以及與半導體層708的第一側接觸的第一層間介電材料層702。在一些實施例中，半導體層708是薄化的基底，例如薄化的矽基底，第一層間介電材料層702形成於薄化的基底的前側上。如第7B圖所示，將3D半導體元件700（例如3D記憶體元件100中的第一半導體結構102（儲存陣列晶片））上下翻轉（即，薄化的基底的前側向下），以將其堆疊在另一半導體結構（未示出）上，使得第一層間介電材料層702在半導體層708下方並且與半導體層708接觸。要理解的是，如果反轉3D半導體元件700的前側和背側，則3D半導體元件700中的組件（例如半導體層708和第一層間介電材料層702）的相對位置可以相應地改變。
第一層間介電材料層702可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，第一層間介電材料層702包括氧化矽，而半導體層708包括矽。要理解的是，在一些示例中，層間介電材料層702可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。與3D半導體元件700中的其它層間介電材料層相比，第一層間介電材料層702可以具有相對較大的厚度。在其中3D半導體元件700是儲存陣列晶片（例如，第1圖中的第一半導體結構102）的一些實施例中，3D半導體元件700還包括與第一層間介電材料層702設置在半導體層708的相同側並且與第一層間介電材料層702基本共面的儲存堆疊體（例如，第1圖中的儲存堆疊體114，第7A圖和第7B圖中未示出），其中層間介電材料層702的厚度大於或等於儲存堆疊體的厚度。3D半導體元件700還可以包括通道結構（例如，第1圖中的通道結構124，第7A圖和第7B圖中未示出），每個通道結構垂直地延伸貫穿儲存堆疊體並且與半導體層708接觸。
3D半導體元件700還可以包括多個第一觸點704，每個第一觸點704垂直地延伸貫穿第一層間介電材料層702並且與半導體層708的前側接觸。第一觸點704可以形成於儲存堆疊體外部的外圍區域中，例如第2圖之示例性3D記憶體元件200的外圍區域204中。在一些實施例中，第一觸點704的深度標稱地與第一層間介電材料層702的厚度相同。每個第一觸點704可以包括被粘合劑/阻障層（例如，TiN）圍繞的一個或多個導電層，導電層例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。如第7A圖所示，在一些實施例中，第一觸點704可以包括水平地延伸（例如，在第7A圖的Y方向上或在其它示例中的X方向上）的平行的壁形觸點。在一些實施例中，3D半導體元件700還包括與第一觸點704接觸並且與其電連接的互連層706，例如MEOL互連層和/或BEOL互連層。
在一些實施例中，3D半導體元件700還包括與半導體層708的第二側（例如，背側）接觸的第二層間介電材料層714。就是說，第一層間介電材料層702和第二層間介電材料層714可以形成於半導體層708（例如，薄化的基底）的相對側上。第二層間介電材料層714可以包括介電材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任意組合。在一些實施例中，第二層間介電材料層714包括氧化矽。要理解的是，在一些示例中，第二層間介電材料層714可以包括複層結構，例如可包括一個或多個氧化矽層和一個或多個氮化矽層。在一些實施例中，第一層間介電材料層702的厚度大於第二層間介電材料層714的厚度。
3D半導體元件700與3D半導體元件400和3D半導體元件500不同之處在於，根據一些實施例，3D半導體元件700還包括多個第四觸點719，每個第四觸點719垂直地延伸貫穿第二層間介電材料層714和半導體層708兩者並且與相應的第一觸點704接觸。與3D半導體元件600不同的是，根據一些實施例，如第7A圖所示，第四觸點719包括多個壁形觸點，不同於VIA觸點。因此，第一觸點704可以分別在第四觸點719下方並且與第四觸點719接觸。在一些實施例中，在平面圖中，每個第四觸點719可以與相應的第一觸點704對齊，如第7A圖所示。在一些實施例中，當第四觸點719在平面圖中的尺寸大於第一觸點704在平面圖中的尺寸時，每個第一觸點704與相應的第四觸點719接觸並且與其電連接，且第一觸點704不與半導體層708接觸。如第7B圖所示，第四觸點719的深度可以標稱地與第二層間介電材料層714和半導體層708的總厚度相同。每個第四觸點719可以包括被粘合劑/阻障層（例如，TiN）圍繞的一個或多個導電層，導電層可例如是金屬層（例如，W、Co、Cu或Al）或矽化物層。在一些實施例中，每個第四觸點719是被介電材料形成的絕緣結構圍繞，以使第四觸點719與半導體層708電性隔離。
如第7A圖和第7B圖中所示，3D半導體元件700中可包括多個由上述組件構成之電容器結構720。3D半導體元件700不同於3D半導體元件400、3D半導體元件500和3D半導體元件600的地方在於，3D半導體元件700的半導體層708之用於形成電容器結構720的多個半導體區塊可以不是通過多個介電材料分隔體來分割。要理解的是，在一些示例中，介電材料分隔體（例如第7B圖最左側和最右側的介電材料分隔體）或類似結構仍可以形成於3D半導體元件700中以定義出半導體層708要形成電容器結構720的區域，而不是用來作為電容器結構720的介電層。
請繼續參考第7B圖，在一些實施例中，一對相鄰的第一觸點704、水平地位於該對相鄰的第一觸點704之間的第一層間介電材料層702的部分被配置為形成第一電容器，對應於第3圖中的第一電容器C1；與該對相鄰的第一觸點704接觸的一對相鄰的第四觸點719，以及位於該對相鄰的第四觸點719之間的第二層間介電材料層714的部分被配置為形成第三電容器，對應於第3圖中的第三電容器C3。在一些實施例中，第一電容器和第三電容器是並聯設置的。換言之，一對相鄰的第一觸點704、水平地位於該對相鄰的第一觸點704之間的第一層間介電材料層702的部分、與該對相鄰的第一觸點604接觸的一對相鄰的第四觸點719，以及水平地位於該對相鄰的第四觸點719之間的第二層間介電材料層714的部分被配置為形成包括並聯設置的第一電容器和第三電容器的電容器結構720。可以通過互連層706向每個電容器結構720的電容器電極（例如，該對第一觸點704和該對第四觸點719）施加電壓，使電荷可以被存儲於電容器介電材料（例如，分別水平地位於該對第一觸點704與該對第四觸點719之間的第一層間介電材料層702的部分和第二層間介電材料層714的部分）中。電容器結構720的電容可以通過例如但不限於第一觸點704和第四觸點719的尺寸，以及第一層間介電材料層702和第二層間介電材料層714的材料等參數來確定。
第8A圖至第8F圖所繪示為根據本發明內容的各個實施例之用於形成具有晶片上電容器的各個示例性3D半導體元件的製造步驟剖面示意圖。第9A圖至第9C圖所繪示為根據本發明內容的一些實施例之用於形成具有晶片上電容器的示例性3D半導體元件的方法901、方法903和方法905的步驟流程圖。第10圖所繪示為根據本發明內容的一些實施例之用於形成具有晶片上電容器的另一示例性3D半導體元件的方法10000的步驟流程圖。要說明的是，第8A圖至第8F圖、第9A圖至第9C圖和第10圖中所描繪的3D半導體元件的示例例如是第4A圖、第4B圖、5A、第5B圖、第6A圖、第6B圖、第7A圖和第7B圖中所描繪的3D半導體元件400、3D半導體元件500、3D半導體元件600和3D半導體元件700。下文將一起描述第8A圖至第8F圖、第9A圖至第9C圖和第10圖。應理解，在方法901、方法903、方法905和方法1000中示出的步驟並非用於限制本發明，在繪示的步驟之前、之後或者之間可以包括本文中為了簡化說明而未描述出來的其他選擇性的步驟。此外，在其他實施例中，方法901、方法903、方法905和方法1000的步驟可以用不同的順序或同時進行。
參考第9A圖至第9C圖，方法901、方法903和方法905中的每一者開始於步驟902，在基底的第一側上形成第一層間介電材料層。在一些實施例中，基底可以是矽基底。第一側可以是基底的前側。在一些實施例中，第一層間介電材料層包括氧化矽。如第8A圖中所示，在矽基底802的前側上形成層間介電材料層804。可以通過使用一種或多種薄膜沉積製程來沉積一個或多個介電材料層（例如氧化矽層和/或氮化矽層）來形成層間介電材料層804，所述薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任意組合。
方法901、方法903和方法905中的每一者接著進行到步驟904，如第9A圖至第9C圖所示，形成多個第一觸點，每個第一觸點垂直地延伸貫穿第一層間介電材料層並且與基底接觸。在一些實施例中，多個第一觸點包括多個互相平行的壁形觸點。在一些實施例中，還包括在基底的第一側上形成儲存堆疊體，並且形成多個通道結構，其中每個通道結構垂直地延伸貫穿儲存堆疊體並且與基底接觸。第一層間介電材料層的厚度可以大於或等於儲存堆疊體的厚度。在一些實施例中，在形成多個第一觸點的相同製程中，還包括形成與儲存堆疊體接觸的多個字元線觸點。
如第8A圖所示，形成垂直地延伸貫穿層間介電材料層804以與矽基底802的前側接觸的觸點806。根據一些實施例，形成觸點806的方法例如，首先使用乾蝕刻和/或濕蝕刻（例如反應性離子蝕刻（RIE））來蝕刻層間介電材料層804以形成貫穿層間介電材料層804的觸點開口（例如溝槽），其中觸點開口停止於矽基底802的前側。然後，可以使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）將導電材料沉積在層間介電材料層804上並且沉積到觸點開口中，以形成粘合劑/阻障層和填充每個觸點開口的觸點內核。後續，在一些實施例中，可利用平坦化製程（例如蝕刻和/或化學機械研磨製程（CMP）），以去除觸點開口外多餘的導電材料並使層間介電材料層804和觸點806的頂表面平坦化。
儘管第8A圖中未示出，但要理解的是，在其中形成3D記憶體元件（例如，第1圖中的3D記憶體元件100）的一些示例中，也可以在矽基底802的前側上形成儲存堆疊體（例如，第1圖之3D記憶體元件100中的儲存堆疊體114），並且是在儲存堆疊體外部的外圍區域中形成觸點806。此外，也可以在儲存堆疊體中形成通道結構（例如，第1圖中的通道結構124），其中每個通道結構垂直地延伸貫穿儲存堆疊體。在一些實施例中，在形成觸點806的製程中，可形成與儲存堆疊體接觸的字元線觸點（例如，第1圖中的字元線局部觸點152），即觸點806的形成不會對製程產生額外的製作步驟，可簡化製程。在一些實施例中，層間介電材料層804的厚度和觸點806的深度是根據儲存堆疊體的厚度來決定，以確保層間介電材料層804的厚度大於或等於儲存堆疊體的厚度。
如第8B圖中所示，接著將互連層807形成於觸點806上方並且與觸點806接觸。互連層807的製作方法例如可以通過使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任意組合）在層間介電材料層804的頂部沉積介電材料（例如氧化矽或氮化矽），來在層間介電材料層804上形成另一個層間介電材料層（未示出）。然後，再通過使用濕蝕刻和/或乾蝕刻（例如，RIE）來蝕刻層間介電材料層以形成貫穿層間介電材料層的觸點開口，接著再使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它合適的製程或其任意組合）來形成導電材料填充觸點開口，從而形成互連。
方法901、方法903和方法905中的每一者接著進行到步驟906，如第9A圖至第9C圖中所示，從與基底之第一側相對的第二側對基底進行薄化。第二側可以是基底的背側。如第8C圖所示，將矽基底802（第8B圖中所示）和在其上形成的組件（例如，層間介電材料層804和觸點806）上下翻轉，以及使用一種或多種薄化製程（例如CMP、研磨和蝕刻）從矽基底802之背側進行薄化，以形成薄化的矽基底802（即，半導體層）。
方法901、方法903和方法905中的每一者接著進行到步驟908，如第9A圖至第9C圖所示，形成多個介電材料分隔體，每個介電材料分隔體垂直地延伸貫穿薄化的基底，以將薄化的基底分隔成多個半導體區塊，使得該些半導體區塊分別與該些第一觸點接觸。在一些實施例中，多個介電材料分隔體包括多個平行的壁形介電材料分隔體，每個壁形介電材料分隔體垂直地延伸貫穿薄化的基底並且水平地延伸，以形成沿著水平方向交錯設置的介電材料分隔體和半導體區塊。在第9A圖所示的一些實施例中，由此在3D半導體元件（例如，第4A圖和第4B圖中的3D半導體元件400）中形成電容器結構。電容器結構可以包括第一電容器，其中第一電容器具有一對第一觸點以及位於該對第一觸點之間的第一層間介電材料層的部分。該電容器結構還可以包括第二電容器，該第二電容器具有一對半導體區塊以及位於該對半導體區塊之間的介電材料分隔體。
如第8C圖所示，形成垂直地延伸貫穿薄化的矽基底802並且與層間介電材料層804接觸的介電材料分隔體808。介電材料分隔體808可以將薄化的矽基底802分隔成各別的半導體區塊810，其中半導體區塊810分別與觸點806接觸。根據一些實施例，形成介電材料分隔體808的方法例如包括以下步驟。首先，根據觸點806的位置來使用微影暨蝕刻製程例如乾蝕刻和/或濕蝕刻（例如RIE），對矽基底802進行圖案化以形成貫穿薄化的矽基底802並且停止於層間介電材料層804的切口開口（例如溝槽），使由切口開口分割所得到半導體區塊810分別與觸點806對齊。然後，可以使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）來將介電材料沉積在薄化的矽基底802的背側上並且沉積到各切口開口中。後續，再執行平坦化製程（例如蝕刻和/或CMP），以去除切口開口外多餘的介電材料並且使薄化的矽基底802和介電材料分隔體808的頂表面平坦化，獲得介電材料分隔體808。
在一些實施例中，請參考第9B圖和第9C圖，方法903和方法905中的每一者接著進行到步驟910，在薄化的基底的第二側上形成第二層間介電材料層。在一些實施例中，第二層間介電材料層包括氧化矽。如第8D圖和第8E圖中所示，在薄化的矽基底802的背側上形成層間介電材料層812。可以通過使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）沉積一個或多個介電材料層（例如氧化矽層和/或氮化矽層）來形成層間介電材料層812。
在第9B圖和方法903的實施例中，步驟910完成後，接著進行到步驟912，形成多個第二觸點，各個第二觸點垂直地延伸貫穿第二層間介電材料層，使得各個半導體區塊分別與第二觸點中的一個或多個接觸。在一些實施例中，多個第二觸點包括多個VIA觸點。在一些實施例中，在製作第二觸點的製程中，可同時形成垂直地延伸貫穿第二層間介電材料層並且與薄化之基底接觸的源極觸點。由此在3D半導體元件（例如，第5A圖和第5B圖中的3D半導體元件500）中形成電容器結構。電容器結構可以包括第一電容器，第一電容器具有一對第一觸點以及位於該對第一觸點之間的第一層間介電材料層的部分。該電容器結構還可以包括第二電容器，該第二電容器具有一對半導體區塊以及位於該對半導體區塊之間的介電材料分隔體。電容器還可以包括第三電容器，第三電容器具有一對第二觸點組以及位於該對第二觸點組之間的第二層間介電材料層的部分。
如第8D圖所示，方法903之步驟912包括形成垂直地延伸貫穿層間介電材料層812以與薄化的矽基底802的半導體區塊810接觸的觸點814。根據一些實施例，形成觸點814的方法包括以下步驟。首先，根據半導體區塊810的位置來使用微影暨蝕刻製程例如乾蝕刻和/或濕蝕刻（例如RIE）來對層間介電材料層812進行圖案化，以形成貫穿層間介電材料層812並且停止於薄化的矽基底802還與相應之一半導體區塊810對齊的觸點開口（例如VIA孔）。然後，可以使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）將導電材料沉積在層間介電材料層812上並且沉積到觸點開口中，以形成粘合劑層/阻障層和每個觸點814的觸點內核。後續，再執行平坦化製程（例如蝕刻和/或CMP），以去除切口開口外多餘的導電材料並且使層間介電材料層812和觸點814的頂表面平坦化，獲得觸點814。在一些實施例中，在形成觸點814的製程中，可同時形成貫穿層間介電材料層812並且與薄化的矽基底802接觸的源極觸點（例如，第1圖中的源極觸點132），也就是說觸點814的形成不會造成額外的製作步驟，可具有簡化的製程。
在第9C圖和方法905的實施例中，步驟910之後，接著進行到步驟914，形成多個第三觸點，每個第三觸點垂直地延伸貫穿第二層間介電材料層和薄化的基底，並且使得各個第一觸點與一個或多個第三觸點接觸。在一些實施例中，多個第三觸點包括多個VIA觸點。在一些實施例中，形成多個第三觸點的製程中，可同時形成貫穿第二層間介電材料層和薄化的基底垂直地延伸的焊墊觸點(例如第1圖的觸點144)，以及形成位於焊墊觸點上方並且與焊墊觸點接觸的觸點焊墊。藉此，可在3D半導體元件（例如，第6A圖和6B中的3D半導體元件600）中形成電容器結構。電容器結構可以包括第一電容器，第一電容器具有一對第一觸點以及位於該對第一觸點之間的第一層間介電材料層的部分。該電容器結構還可以包括第二電容器，該第二電容器具有一對半導體區塊以及位於該對半導體區塊之間的介電材料分隔體。電容器還可以包括第三電容器，第三電容器具有一對第三觸點組以及位於該對第三觸點組之間的第二層間介電材料層的部分。
如第8E圖所示，方法905之步驟914包括形成垂直地延伸貫穿層間介電材料層812和薄化的矽基底802以與觸點806接觸的觸點816。根據一些實施例，形成觸點816的方法包括以下步驟。首先，根據觸點806的位置來使用微影暨蝕刻製程例如乾蝕刻和/或濕蝕刻（例如RIE）來圖案化層間介電材料層812和薄化的矽基底802，以形成貫穿層間介電材料層812和薄化的矽基底802並且停止於觸點806的觸點開口，然後使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）將導電材料沉積在層間介電材料層812上並且沉積到觸點開口中，以形成粘合劑層/阻障層和每個觸點816的觸點內核。在一些實施例中，還包括先將一介電材料沉積到觸點開口中以形成絕緣結構，再沉積導電材料。後續，再執行平坦化製程（例如蝕刻和/或CMP），以去除切口開口外多餘的導電材料並且使層間介電材料層812和觸點816的頂表面平坦化，獲得觸點816。在一些實施例中，形成觸點816的製程中，可同時形成貫穿層間介電材料層812和薄化的矽基底802的焊墊觸點（例如，第1圖中的觸點144），使得觸點816的形成不會造成額外的製作步驟。然後，可以形成位於焊墊觸點上方並且與焊墊觸點接觸的觸點焊墊（例如，第1圖中的觸點焊墊140）。
參考第10圖。方法1000開始於步驟1002，在基底的第一側上形成第一層間介電材料層。第一基底可以是矽基底。第一側可以是基底的前側。在一些實施例中，第一層間介電材料層包括氧化矽。如第8A圖中所示，在矽基底802的前側上形成層間介電材料層804。可以通過使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）沉積一個或多個介電材料層（例如氧化矽層和/或氮化矽層）來形成層間介電材料層804。
方法1000接著進行到步驟1004，形成多個第一觸點，各該第一觸點垂直地延伸貫穿第一層間介電材料層並且與基底接觸。在一些實施例中，多個第一觸點包括多個互相平行的壁形觸點。在一些實施例中，還包括在基底的第一側上形成儲存堆疊體，以及形成多個通道結構，每個通道結構貫穿儲存堆疊體垂直地延伸以及與基底接觸。在一些實施例中，第一層間介電材料層的厚度可以大於或等於儲存堆疊體的厚度。在一些實施例中，在形成多個第一觸點的製程中，可同時形成與儲存堆疊體接觸的多個字元線觸點。
如第8A圖所示，形成貫穿層間介電材料層804垂直地延伸以與矽基底802的前側接觸的觸點806。根據一些實施例，為了形成觸點806，首先使用乾蝕刻和/或濕蝕刻（例如RIE）來將觸點開口（例如溝槽）蝕刻貫穿層間介電材料層804、停止於矽基底802的前側。然後可以使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）將導電材料沉積在層間介電材料層804上並且沉積到觸點開口中，以形成粘合劑/阻障層和填充每個觸點開口的觸點內核。在一些實施例中，執行平坦化製程（例如蝕刻和/或CMP），以去除觸點開口外多餘的導電材料並且使層間介電材料層804和觸點806的頂表面平坦化。
儘管第8A圖中未示出，但要理解的是，在其中形成3D記憶體元件（例如，第1圖中的3D記憶體元件100）的一些示例中，也可以在矽基底802的前側上形成儲存堆疊體（例如，第1圖之3D記憶體元件100中的儲存堆疊體114），並且是在儲存堆疊體外部的外圍區域中形成觸點806。此外，也可以在儲存堆疊體中形成通道結構（例如，第1圖中的通道結構124），其中每個通道結構垂直地延伸貫穿儲存堆疊體。在一些實施例中，在形成觸點806的製程中，可形成與儲存堆疊體接觸的字元線觸點（例如，第1圖中的字元線局部觸點152），即觸點806的形成不會對製程產生額外的製作步驟，可簡化製程。在一些實施例中，層間介電材料層804的厚度和觸點806的深度是根據儲存堆疊體的厚度來決定，以確保層間介電材料層804的厚度大於或等於儲存堆疊體的厚度。
如第8B圖中所示，接著將互連層807形成於觸點806上方並且與觸點806接觸。互連層807的製作方法例如可以通過使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任意組合）在層間介電材料層804的頂部沉積介電材料（例如氧化矽或氮化矽），來在層間介電材料層804上形成另一個層間介電材料層（未示出）。然後，再通過使用濕蝕刻和/或乾蝕刻（例如，RIE）來蝕刻層間介電材料層以形成貫穿層間介電材料層的觸點開口，接著再使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它合適的製程或其任意組合）來形成導電材料填充觸點開口，從而形成互連。
請回到第10圖，方法1000接著進行到步驟1006，從與基底第一側相對的第二側對基底進行薄化。第二側可以是基底的背側。如第8C圖所示，將矽基底802（第8B圖中所示）和在其上形成的組件（例如，層間介電材料層804和觸點806）上下翻轉，以及使用一種或多種薄化製程（例如CMP、研磨和蝕刻）從矽基底802之背側進行薄化，以形成薄化的矽基底802（即，半導體層）。
方法1000接著進行到步驟1008，在薄化的基底的第二側上形成第二層間介電材料層。在一些實施例中，第二層間介電材料層包括氧化矽。如第8F圖中所示，在薄化的矽基底802的背側上形成層間介電材料層812。可以通過使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）沉積一個或多個介電材料層（例如氧化矽層和/或氮化矽層）來形成層間介電材料層812。
方法1000接著進行到步驟1010，形成多個第二觸點，各該第二觸點垂直地延伸貫穿第二層間介電材料層和薄化的基底並且分別與第一觸點接觸。在一些實施例中，多個第二觸點包括多個壁形觸點。在一些實施例中，在形成多個第二觸點的製程中，可同時形成垂直地延伸貫穿第二層間介電材料層和薄化的基底的焊墊觸點，以及形成位於焊墊觸點上方並且與焊墊觸點接觸的觸點焊墊。由此在3D半導體元件（例如，第7A圖和第7B圖中的3D半導體元件700）中形成電容器結構。電容器結構可以包括第一電容器，第一電容器具有一對第一觸點以及位於該對第一觸點之間的第一層間介電材料層的部分。電容器還可以包括第三電容器，第三電容器具有一對第二觸點以及位於該對第二觸點之間的第二層間介電材料層的部分。
如第8F圖所示，方法1000之步驟1010包括形成垂直地延伸貫穿層間介電材料層812和薄化的矽基底802以與觸點806接觸的觸點818。根據一些實施例，形成觸點818的方法例如包括以下步驟。首先，根據觸點806的位置來使用微影暨蝕刻製程（例如乾蝕刻和/或濕蝕刻（例如RIE））來圖案化層間介電材料層812和薄化的矽基底802，以形成貫穿層間介電材料層812和薄化的矽基底802並停止於觸點806的觸點開口，然後可以使用一種或多種薄膜沉積製程（包括，但不限於CVD、PVD、ALD或其任意組合）將導電材料沉積在層間介電材料層812上並且沉積到觸點開口中，以形成粘合劑層/阻障層和每個觸點818的觸點內核。在一些實施例中，還包括在沉積導電材料前先將一介電材料沉積到觸點開口中以形成絕緣結構。後續，再執行平坦化製程（例如蝕刻和/或CMP），以去除觸點開口外多餘的導電材料並且使層間介電材料層812和觸點818的頂表面平坦化，獲得觸點818。在一些實施例中，在形成觸點818的相同製程中，可同時形成貫穿層間介電材料層812和薄化的矽基底802的焊墊觸點（例如，第1圖中的觸點144），使得觸點818的形成不會造成額外的製作步驟，可具有簡化的製程。然後，可以形成位於焊墊觸點上方並且與焊墊觸點接觸的觸點焊墊（例如，第1圖中的觸點焊墊140）。
請參考第11圖，所繪示為根據本發明內容的一些實施例之用於操作具有晶片上電容器的示例性3D半導體元件的方法1100的步驟流程圖。第11圖中所描繪的3D半導體元件例如可以是第4A圖和第4B圖所描繪的3D半導體元件400、第5A圖和第5B圖所描繪的3D半導體元件500、第6A圖和第6B圖所描繪的3D半導體元件600，或第7A圖和第7B圖中所描繪的3D半導體元件700，但不限於此。下文請同時參考第3圖、第4B圖、第5B圖、第6B圖、第7B圖和第11圖。要理解的是，應理解，方法1100中示出的步驟並非用於限制本發明，在繪示的步驟之前、之後或者之間可以包括本文中為了簡化說明而未描述出來的其他選擇性的步驟。此外，在其他實施例中，方法1100的步驟可以用不同於第11圖的順序或同時進行。
參考第11圖，方法1100開始於步驟1102，同時地對3D半導體元件之一第二電容器和一第三電容器的其中至少一者以及對一第一電容器進行充電。在一些實施例中，該第二電容器和該第三電容器中的其中至少一者以及該第一電容器是並聯設置的。3D半導體元件可以包括由第一層間介電材料層、半導體層和第二層間介電材料層（例如，第3圖中的第一層間介電材料層302、半導體層304和第二層間介電材料層306）構成的堆疊體。如第3圖中所示，3D半導體元件包括各自垂直地延伸貫穿第一層間介電材料層302的一對第一觸點，其中該對第一觸點以及位於該對第一觸點之間的第一層間介電材料層302的部分可以被配置為形成第一電容器C1，並且可以通過在該對第一觸點上施加一電壓來對第一電容器C1充電。3D半導體元件的半導體層被垂直地延伸貫穿該半導體層的至少一介電材料分隔體分隔成至少一對半導體區塊，該對半導體區塊和該介電材料分隔體可以被配置為形成第二電容器C2，可以通過在半導體層304的該對半導體區塊上施加該電壓來對第二電容器C2充電。3D半導體元件還包括各自垂直地延伸貫穿第二層間介電材料層306的一對第二觸點，該對第二觸點以及該對第二觸點之間的第二層間介電材料層306的部分可以被配置為形成第三電容器C3，可以通過在該對第二觸點上施加該電壓來對第三電容器C3充電。換言之，步驟1102包括(i)通過在一對第一觸點上施加一電壓來對一第一電容器充電，其中該對第一觸點中的各者垂直地延伸貫穿該第一層間介電材料層，以及(ii)以下(a)和(b)的其中至少一者：(a)通過在該對半導體區塊上施加該電壓，來對一第二電容器充電，以及(b)通過在一對第二觸點上施加該電壓，來對一第三電容器充電，其中該對第二觸點中的各者垂直地延伸貫穿該第二層間介電材料層，其中(i)和(ii)是同時進行。
後續，方法1100接著進行到步驟1104，同時地由該第二電容器和該第三電容器的其中至少一者以及該第一電容器來供應電壓。如第3圖中所示，可以在第二電容器C2和第三電容器C3的其中至少一者以及第一電容器C1中儲存電荷。第二電容器C2和第三電容器C3的其中至少一者以及第一電容器C1可以用作電池，以同時地供應電壓，所述電壓為已充電之電容器根據需要而釋放其存儲之電荷來提供。
本發明內容的一個方面公開了一種用於形成半導體元件的方法，包括以下步驟。在一基底的一第一側上形成一第一層間介電材料層。形成多個第一觸點，各該第一觸點垂直地延伸貫穿該第一層間介電材料層，並且與該基底接觸。從該基底的一第二側對該基底進行薄化，其中該第二側相對於該第一側。形成多個介電材料分隔體，各該介電材料分隔體垂直地延伸貫穿薄化後的該基底，以將薄化後的該基底分隔成多個半導體區塊，其中該些半導體區塊分別與該些第一觸點接觸。
在一些實施例中，些第一觸點包括多個互相平行的壁形觸點。
在一些實施例中，該些介電材料分隔體包括多個互相平行的壁形介電材料分隔體，各該壁形介電材料分隔體垂直地延伸貫穿薄化後的該基底，並且水平地延伸以形成沿著水平方向交錯設置的該些介電材料分隔體和該些半導體區塊。
在一些實施例中，在對該基底進行薄化之前，還包括在該基底的該第一側上形成一儲存堆疊體，以及形成多個通道結構，其中各該通道結構垂直地延伸貫穿該儲存堆疊體並且與該底接觸。在一些實施例中，該些第一觸點是形成在該儲存堆疊體外部的一外圍區域中。
在一些實施例中，該第一層間介電材料層的一厚度大於或等於該儲存堆疊體的一厚度。
在一些實施例中，在形成該些第一觸點的步驟中，還包括形成與該儲存堆疊體接觸的多個字元線觸點。
在一些實施例中，該方法還包括在薄化後的該基底的該第二側上形成一第二層間介電材料層，以及形成多個第二觸點，其中各該第二觸點垂直地延伸貫穿該第二層間介電材料，使得各該半導體區塊與該些第二觸點中的一者或多者接觸。
在一些實施例中，該些第二觸點包括多個垂直互連通道(VIA)觸點。
在一些實施例中，在形成該些第二觸點的步驟中，還包括形成垂直地延伸貫穿該第二層間介電材料層並且與薄化後的該基底接觸的一源極觸點。
在一些實施例中，該方法還包括在薄化後的基底的該第二側上形成一第二層間介電材料層，以及形成多個第三觸點，其中各該第三觸點垂直地延伸貫穿該第二層間介電材料層和薄化後的該基底，使得該些第一觸點中的各者與該些第三觸點中的一者或多者接觸。
在一些實施例中，該些第三觸點包括多個垂直互連通道(VIA)觸點。
在一些實施例中，在形成該些第三觸點的步驟中，還包括形成垂直地延伸貫穿該第二層間介電材料層和薄化後的該基底的一焊墊觸點，以及形成位於所述焊墊觸點上方並且與其接觸的觸點焊墊。
本發明內容的另一個方面公開了一種用於形成半導體元件的方法，包括以下步驟。在一基底的一第一側上形成一第一層間介電材料層。形成多個第一觸點，其中各該第一觸點垂直地延伸貫穿該第一層間介電材料層並且與該基底接觸。從該基底的一第二側對該基底進行薄化，該第一側相對於該第二側。在薄化後的該基底的該第二側上形成一第二層間介電材料層。形成多個第二觸點，其中各該第二觸點垂直地延伸貫穿該第二層間介電材料層和薄化後的該基底並且分別與該些第一觸點接觸。
在一些實施例中，該多個第一觸點包括多個平行的壁形觸點，以及該多個第二觸點包括多個平行的壁形觸點。
在一些實施例中，在對該基底進行薄化之前，還包括在該基底的該第一側上形成一儲存堆疊體，以及形成多個通道結構，其中各該通道結構垂直地延伸貫穿該儲存堆疊體並且與該基底接觸，其中該多個第一觸點是形成在該儲存堆疊體外部的一外圍區域中。
在一些實施例中，該第一層間介電材料層的一厚度大於或等於該儲存堆疊體的一厚度。
在一些實施例中，在形成該多個第一觸點的步驟中，還包括形成與該儲存堆疊體接觸的多個字元線觸點。
在一些實施例中，在形成該多個第二觸點的步驟中，還包括形成垂直地延伸貫穿該第二層間介電材料層和薄化後的的該基底的一焊墊觸點，以及形成位於該焊墊觸點上方並且與該焊墊觸點互相接觸的一觸點焊墊。
本發明內容又另一方面公開了一種用於操作3D半導體元件的方法，其中該三維半導體元件包括一第一層間介電材料層、一半導體層和一第二層間介電材料層的堆疊體，其中該半導體層被垂直地延伸貫穿該半導體層的至少一介電材料分隔體分隔成至少一對半導體區塊。該方法包括(i)通過在一對第一觸點上施加一電壓來對一第一電容器充電，其中該對第一觸點中的各者垂直地延伸貫穿該第一層間介電材料層，以及(ii)以下(a)和(b)的其中至少一者：(a)通過在該對半導體區塊上施加該電壓，來對一第二電容器充電，或(b)通過在一對第二觸點上施加該電壓，來對一第三電容器充電，其中該對第二觸點中的各者垂直地延伸貫穿該第二層間介電材料層，其中(i)和(ii)是同時進行。該方法還包括(iii)由該第二電容器和該第三電容器中的其中至少一者以及該第一電容器同時地供應該電壓。
在一些實施例中，該第二電容器和該第三電容器的其中至少一者以及該第一電容器是並聯設置。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本發明呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本發明中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。爲了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 以上所述僅為本發明之較佳實施例，本發明內容的廣度和範圍不應由以上所述的示例性實施例中的任一者限制，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 101:基底 102:第一半導體結構 104:第二半導體結構 106:鍵合界面 108:外圍電路 110:鍵合層 111:鍵合觸點 112:鍵合層 113:鍵合觸點 114:儲存堆疊體 116:導電層 118:介電材料層 120:第一半導體層 122:第二半導體層 124:通道結構 126:儲存膜 128:半導體通道 129:通道插塞 130:絕緣結構 132:源極觸點 133:互連層 134:層間介電材料層 136:重佈線層 138:鈍化層 140:觸點焊墊 142:觸點 144:觸點 146:外圍觸點 148:外圍觸點 150:通道局部觸點 152:字元線局部觸點 154:層間介電材料層 156:電容器結構 158:外圍觸點 160:介電材料分隔體 200:3D記憶體元件 202:核心陣列區域 204:外圍區域 206:觸點焊墊 300:晶片上電容器結構 302:第一層間介電材料層 304:半導體層 306:第二層間介電材料層 400:3D半導體元件 402:第一層間介電材料層 404:第一觸點 406:互連層 408:半導體層 410:介電材料分隔體 412:半導體區塊 414:第二層間介電材料層 420:電容器結構 500:3D半導體元件 502:第一層間介電材料層 504:第一觸點 506:互連層 508:半導體層 510:介電材料分隔體 512:半導體區塊 514:第二層間介電材料層 516:第二觸點 520:電容器結構 600:3D半導體元件 602:第一層間介電材料層 604:第一觸點 606:互連層 608:半導體層 610:介電材料分隔體 612:半導體區塊 614:第二層間介電材料層 618:第三觸點 620:電容器結構 700:3D半導體元件 702:第一層間介電材料層 704:第一觸點 706:互連層 708:半導體層 714:第二層間介電材料層 719:第四觸點 720:電容器結構 802:矽基底 804:層間介電材料層 806:觸點 807:互連層 808:介電材料分隔體 810:半導體區塊 812:層間介電材料層 814:觸點 816:觸點 818:觸點 901:方法 902:步驟 903:方法 904:步驟 905:方法 906:步驟 908:步驟 910:步驟 912:步驟 914:步驟 1000:方法 1002:步驟 1004:步驟 1006:步驟 1008:步驟 1010:步驟 1100:方法 1102:步驟 1104:步驟 Vdd:電源線 X:方向 Y:方向 Z:方向
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。 第1圖所繪示為根據本發明內容的一些實施例之具有晶片上電容器的示例性3D記憶體元件的剖面示意圖。 第2圖所繪示為根據本發明內容的一些實施例之具有晶片上電容器的示例性3D記憶體元件的平面示意圖。 第3圖所繪示為根據本發明內容的一些實施例之位在3D半導體元件中且具有並聯電容器的晶片上電容器結構的剖面示意圖。 第4A圖和第4B圖分別繪示了根據本發明內容的一些實施例之具有晶片上電容器的示例性3D半導體元件的平面圖示意圖和剖面示意圖。 第5A圖和第5B圖分別繪示了根據本發明內容的一些實施例之具有晶片上電容器的另一示例性3D半導體元件的平面圖示意圖和剖面示意圖。 第6A圖和第6B圖分別繪示了根據本發明內容的一些實施例之具有晶片上電容器的又一示例性3D半導體元件的平面圖示意圖和剖面示意圖。 第7A圖和第7B圖分別繪示了根據本發明內容的一些實施例之具有晶片上電容器的再一示例性3D半導體元件的平面圖示意圖和剖面示意圖。 第8A圖至第8F圖所繪示為根據本發明內容的各個實施例之用於形成具有晶片上電容器的各個示例性3D半導體元件的製造步驟剖面示意圖。 第9A圖至第9C圖分別繪示了根據本發明內容的一些實施例之用於形成具有晶片上電容器的示例性3D半導體元件的方法的步驟流程圖。 第10圖所繪示為根據本發明內容的一些實施例之用於形成具有晶片上電容器的另一示例性3D半導體元件的方法的步驟流程圖。 第11圖所繪示為根據本發明內容的一些實施例之用於操作具有晶片上電容器的示例性3D半導體元件的方法的步驟流程圖。 將參考附圖描述本發明內容的實施例。
400:3D半導體元件
402:第一層間介電材料層
404:第一觸點
406:互連層
408:半導體層
410:介電材料分隔體
412:半導體區塊
414:第二層間介電材料層
420:電容器結構
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種用於形成半導體元件的方法，包括： 在一基底的一第一側上形成一第一層間介電材料層； 形成多個第一觸點，各該第一觸點垂直地延伸貫穿該第一層間介電材料層，並且與該基底接觸； 從該基底的一第二側對該基底進行薄化，其中該第二側相對於該第一側；以及 形成多個介電材料分隔體，各該介電材料分隔體垂直地延伸貫穿薄化後的該基底，以將薄化後的該基底分隔成多個半導體區塊，其中該些半導體區塊分別與該些第一觸點接觸。
  2. 根據申請專利範圍第1項所述的方法，其中該些第一觸點包括多個互相平行的壁形觸點。
  3. 根據申請專利範圍第1項所述的方法，其中該些介電材料分隔體包括多個互相平行的壁形介電材料分隔體，各該壁形介電材料分隔體垂直地延伸貫穿薄化後的該基底，並且水平地延伸以形成沿著水平方向交錯設置的該些介電材料分隔體和該些半導體區塊。
  4. 根據申請專利範圍第1項所述的方法，其中在對該基底進行薄化之前，還包括： 在該基底的該第一側上形成一儲存堆疊體；以及 形成多個通道結構，其中各該通道結構垂直地延伸貫穿該儲存堆疊體並且與該底接觸，其中該些第一觸點是形成在該儲存堆疊體外部的一外圍區域中。
  5. 根據申請專利範圍第4項所述的方法，其中該第一層間介電材料層的一厚度大於或等於該儲存堆疊體的一厚度。
  6. 根據申請專利範圍第4項所述的方法，其中在形成該些第一觸點的步驟中，還包括： 形成與該儲存堆疊體接觸的多個字元線觸點。
  7. 根據申請專利範圍第1項所述的方法，還包括： 在薄化後的該基底的該第二側上形成一第二層間介電材料層；以及 形成多個第二觸點，其中各該第二觸點垂直地延伸貫穿該第二層間介電材料，使得各該半導體區塊與該些第二觸點中的一者或多者接觸。
  8. 根據申請專利範圍第7項所述的方法，其中該些第二觸點包括多個垂直互連通道觸點。
  9. 根據申請專利範圍第7項所述的方法，其中在形成該些第二觸點的步驟中，還包括： 形成垂直地延伸貫穿該第二層間介電材料層並且與薄化後的該基底接觸的一源極觸點。
  10. 根據申請專利範圍第1項所述的方法，還包括： 在薄化後的基底的該第二側上形成一第二層間介電材料層；以及 形成多個第三觸點，其中各該第三觸點垂直地延伸貫穿該第二層間介電材料層和薄化後的該基底，使得該些第一觸點中的各者與該些第三觸點中的一者或多者接觸。
  11. 根據申請專利範圍第10項所述的方法，其中該些第三觸點包括多個垂直互連通道觸點。
  12. 根據權申請專利範圍第10項所述的方法，其中在形成該些第三觸點的步驟中，還包括： 形成垂直地延伸貫穿該第二層間介電材料層和薄化後的該基底的一焊墊觸點；以及 形成位於該焊墊觸點上方並且與其接觸的觸點焊墊。
  13. 一種用於形成半導體元件的方法，包括： 在一基底的一第一側上形成一第一層間介電材料層； 形成多個第一觸點，其中各該第一觸點垂直地延伸貫穿該第一層間介電材料層並且與該基底接觸； 從該基底的一第二側對該基底進行薄化，該第一側相對於該第二側； 在薄化後的該基底的該第二側上形成一第二層間介電材料層；以及 形成多個第二觸點，其中各該第二觸點垂直地延伸貫穿該第二層間介電材料層和薄化後的該基底並且分別與該些第一觸點接觸。
  14. 根據申請專利範圍第13項所述的方法，其中該多個第一觸點包括多個平行的壁形觸點，以及該多個第二觸點包括多個平行的壁形觸點。
  15. 根據申請專利範圍第13項所述的方法，其中在對該基底進行薄化之前，還包括： 在該基底的該第一側上形成一儲存堆疊體；以及 形成多個通道結構，其中各該通道結構垂直地延伸貫穿該儲存堆疊體並且與該基底接觸，其中該多個第一觸點是形成在該儲存堆疊體外部的一外圍區域中。
  16. 根據申請專利範圍第15項所述的方法，其中該第一層間介電材料層的一厚度大於或等於該儲存堆疊體的一厚度。
  17. 根據申請專利範圍第15項所述的方法，其中在形成該多個第一觸點的步驟中，還包括： 形成與該儲存堆疊體接觸的多個字元線觸點。
  18. 根據申請專利範圍第13項所述的方法，其中在形成該多個第二觸點的步驟中，還包括： 形成垂直地延伸貫穿該第二層間介電材料層和薄化後的的該基底的一焊墊觸點；以及 形成位於該焊墊觸點上方並且與該焊墊觸點互相接觸的一觸點焊墊。
  19. 一種用於操作三維(3D)半導體元件的方法，其中該三維半導體元件包括一第一層間介電材料層、一半導體層和一第二層間介電材料層的堆疊體，其中該半導體層被垂直地延伸貫穿該半導體層的至少一介電材料分隔體分隔成至少一對半導體區塊，該方法包括： (i)通過在一對第一觸點上施加一電壓來對一第一電容器充電，其中該對第一觸點中的各者垂直地延伸貫穿該第一層間介電材料層； (ii)以下(a)和(b)的其中至少一者：(a)通過在該對半導體區塊上施加該電壓，來對一第二電容器充電，以及(b)通過在一對第二觸點上施加該電壓，來對一第三電容器充電，其中該對第二觸點中的各者垂直地延伸貫穿該第二層間介電材料層，其中(i)和(ii)是同時進行；以及 (iii)由該第二電容器和該第三電容器中的其中至少一者以及該第一電容器同時地供應該電壓。
  20. 根據申請專利範圍第19項所述的方法，其中該第二電容器和該第三電容器的其中至少一者以及該第一電容器是並聯設置。
TW109137350A 2020-09-02 2020-10-28 半導體元件之晶片上電容器結構的製作方法 TWI779374B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2020/112962 2020-09-02
PCT/CN2020/112962 WO2022047645A1 (en) 2020-09-02 2020-09-02 Methods for forming on-chip capacitor structures in semiconductor devices

Publications (2)

Publication Number Publication Date
TW202211325A TW202211325A (zh) 2022-03-16
TWI779374B true TWI779374B (zh) 2022-10-01

Family

ID=74067970

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109137350A TWI779374B (zh) 2020-09-02 2020-10-28 半導體元件之晶片上電容器結構的製作方法

Country Status (5)

Country Link
US (1) US20220068947A1 (zh)
KR (1) KR20230012623A (zh)
CN (1) CN112219289B (zh)
TW (1) TWI779374B (zh)
WO (1) WO2022047645A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW499740B (en) * 2001-03-22 2002-08-21 Winbond Electronics Corp Memory-storage node and the method of fabricating the same
TWI308785B (en) * 2004-09-23 2009-04-11 Megica Corp Chip structure and method for fabricating the same
WO2015054785A1 (en) * 2013-10-16 2015-04-23 Conversant Intellectual Property Management Inc. Cost effective method of forming embedded dram capacitor
US20160043068A1 (en) * 2014-08-08 2016-02-11 Qualcomm Incorporated Interposer integrated with 3d passive devices
US20180248032A1 (en) * 2015-12-03 2018-08-30 Shenzhen China Star Optoelectronics Technology Co., Ltd. Tft backplane and manufacturing method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972864B1 (ko) * 2008-05-21 2010-07-28 주식회사 하이닉스반도체 반도체 메모리 소자 및 반도체 메모리 소자의 캐패시터형성방법
US8921136B2 (en) * 2013-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned contact formation
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
CN110121779B (zh) * 2017-08-21 2020-09-25 长江存储科技有限责任公司 三维存储器器件及用于形成其的方法
JP7338975B2 (ja) * 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子
US10483344B1 (en) * 2018-04-26 2019-11-19 International Business Machines Corporation Fabrication of a MIM capacitor structure with via etch control with integrated maskless etch tuning layers
US10403631B1 (en) * 2018-08-13 2019-09-03 Wuxi Petabyte Technologies Co., Ltd. Three-dimensional ferroelectric memory devices
KR20200079366A (ko) * 2018-12-24 2020-07-03 삼성전자주식회사 반도체 메모리 장치
EP3853896A4 (en) * 2019-02-18 2022-06-08 Yangtze Memory Technologies Co., Ltd. NOVEL CAPACITOR STRUCTURE AND MANUFACTURING METHOD THEREOF
CN110036475B (zh) * 2019-02-18 2020-03-27 长江存储科技有限责任公司 贯穿硅触点结构及其形成方法
CN112635489A (zh) * 2019-08-02 2021-04-09 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN114188335A (zh) * 2019-10-17 2022-03-15 长江存储科技有限责任公司 三维存储器件
CN111370423B (zh) * 2020-03-16 2023-01-17 长江存储科技有限责任公司 三维存储器及其制作方法
KR20220129607A (ko) * 2020-04-14 2022-09-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 소스 콘택을 갖는 3차원 메모리 디바이스를 형성하기 위한 방법
JP7328349B2 (ja) * 2020-04-14 2023-08-16 長江存儲科技有限責任公司 バックサイドソースコンタクトを備える３次元メモリデバイス
CN112166501B (zh) * 2020-09-02 2024-01-09 长江存储科技有限责任公司 半导体器件中的片上电容器结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW499740B (en) * 2001-03-22 2002-08-21 Winbond Electronics Corp Memory-storage node and the method of fabricating the same
TWI308785B (en) * 2004-09-23 2009-04-11 Megica Corp Chip structure and method for fabricating the same
WO2015054785A1 (en) * 2013-10-16 2015-04-23 Conversant Intellectual Property Management Inc. Cost effective method of forming embedded dram capacitor
US20160043068A1 (en) * 2014-08-08 2016-02-11 Qualcomm Incorporated Interposer integrated with 3d passive devices
US20180248032A1 (en) * 2015-12-03 2018-08-30 Shenzhen China Star Optoelectronics Technology Co., Ltd. Tft backplane and manufacturing method thereof

Also Published As

Publication number Publication date
KR20230012623A (ko) 2023-01-26
CN112219289A (zh) 2021-01-12
US20220068947A1 (en) 2022-03-03
TW202211325A (zh) 2022-03-16
WO2022047645A1 (en) 2022-03-10
CN112219289B (zh) 2023-05-02

Similar Documents

Publication Publication Date Title
US11758732B2 (en) Hybrid bonding contact structure of three-dimensional memory device
KR102651818B1 (ko) 3 차원 메모리 장치
CN112352315B (zh) 具有背面互连结构的三维存储器件
TW202234676A (zh) 半導體裝置與三維記憶體裝置
TWI792071B (zh) 半導體元件中的片上電容器結構
TWI753749B (zh) 半導體元件中的片上電容器及其形成方法
TWI779374B (zh) 半導體元件之晶片上電容器結構的製作方法
CN113039643B (zh) 半导体器件中的片上电容器及其形成方法
US11955422B2 (en) On-chip capacitors in semiconductor devices and methods for forming the same
WO2022048017A1 (en) On-chip capacitors in semiconductor devices and methods for forming thereof
TWI780473B (zh) 具有背面互連結構的立體記憶體元件以及其形成方法
WO2021208268A1 (en) Three-dimensional memory device with backside interconnect structures

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent