KR20230012623A - 반도체 디바이스에서 온칩 커패시터 구조를 형성하기 위한 방법 - Google Patents

반도체 디바이스에서 온칩 커패시터 구조를 형성하기 위한 방법 Download PDF

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Abstract

반도체 디바이스의 실시예 및 이를 형성하는 방법이 개시된다. 제1 층간 유전체(ILD) 층(402)이 기판(408)의 제1 측면면 상에 형성된다. 제1 ILD 층(402)을 통해 각각 수직으로 연장되고 기판(408)과 접촉하는 복수의 제1 접점(404)이 형성된다. 기판(408)은 기판(408)의 제1 측면 반대편에 있는 제2 측면으로부터 박막화된다. 박막화된 기판(408)을 통해 각각 수직으로 연장되는 복수의 유전체 절단부(410)는 박막화된 기판(408)을 복수의 반도체 블록으로 분리하도록 형성되어, 복수의 반도체 블록이 복수의 제1 접점(404)과 각각 접촉한다.

Description

반도체 디바이스에서 온칩 커패시터 구조를 형성하기 위한 방법
본 개시 내용의 실시예는 반도체 디바이스 및 그의 제조 방법에 관한 것이다.
집적 회로 기술에서는 실리콘 다이(die) 상에 많은 유형의 디바이스를 생성하는 것이 가능하다. 가장 일반적인 디바이스는 트랜지스터, 다이오드, 저항기 또는 커패시터이다. 커패시터는 전하를 저장하기 위해 반도체 디바이스에 사용되는 엘리먼트이다. 커패시터는 절연 재료에 의해 분리된 2개의 도전성 플레이트를 포함한다. 커패시터는 전자 필터, 아날로그-디지털 변환기, 메모리 디바이스, 제어 애플리케이션 및 기타 여러 유형의 반도체 디바이스 애플리케이션과 같은 애플리케이션에 사용된다.
예를 들어, 금속-절연체-금속(metal-insulator-metal, MIM) 커패시터, 금속-산화물-금속(metal-oxide-metal, MOM) 커패시터, 금속 프린지(fringe) 커패시터, 트렌치 커패시터 및 접합 커패시터 등을 비롯한 온칩 커패시터를 집적하는 경우, 커패시터가 점유하는 다이 영역을 감소시키고 정전 용량 밀도를 증가시키기 위해, 다양한 유형의 커패시터 설계가 사용되어 왔다.
반도체 디바이스의 실시예 및 이를 형성하는 방법이 본 명세서에 개시된다.
일 예에서는, 반도체 디바이스를 형성하는 방법이 개시된다. 제1 층간 유전체(ILD) 층이 기판의 제1 측면 상에 형성된다. 제1 ILD 층을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 제1 접점이 형성된다. 기판은 기판의 제1 측면 반대편에 있는 제2 측면으로부터 박막화된다. 박막화된(thinned) 기판을 통해 각각 수직으로 연장되는 복수의 유전체 절단부가 박막화된 기판을 복수의 반도체 블록으로 분리하도록 형성되어, 복수의 반도체 블록이 복수의 제1 접점과 각각 접촉한다.
다른 예에서, 반도체 디바이스를 형성하는 방법이 개시된다. 제1 ILD 층은 기판의 제1 측면에 형성된다. 제1 ILD 층을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 제1 접점이 형성된다. 기판은 기판의 제1 측면 반대편에 있는 제2 측면으로부터 박막화된다. 제2 ILD 층은 박막화된 기판의 제2 측면 상에 형성된다. 제2 ILD 층 및 박막화된 기판을 통해 각각 수직으로 연장되고 복수의 제1 접점과 각각 접촉하는 복수의 제2 접점이 형성된다.
또 다른 예에서, 제1 ILD 층, 반도체 층, 및 제2 ILD 층의 스택, 및 커패시터 구조를 포함하는 3D 반도체 디바이스를 동작시키는 방법이 개시된다. 제1 커패시터와 제2 커패시터 또는 제3 커패시터 중 적어도 하나는 동시에 충전된다. 제1 커패시터는 제1 ILD 층을 통해 각각 수직으로 연장되는 제1 접점의 쌍에 전압을 인가함으로써 충전된다. 제2 커패시터는 반도체 층을 통해 수직으로 연장되는 유전체 절단부에 의해 분리된 반도체 층 부분의 쌍에 전압을 인가함으로써 충전된다. 제2 ILD 층을 통해 각각 수직으로 연장되는 제2 접점 쌍에 전압을 인가함으로써 제3 커패시터가 충전된다.
본 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 예시하고, 상세한 설명과 함께 본 발명의 원리를 설명하고, 당업자가 본 발명을 작성하고 사용할 수 있도록 하는 역할을 한다.
도 1은 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스의 측단면도를 예시한다.
도 2는 본 개시 내용의 일부 실시예에 따른, 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 3은 본 발명의 일부 실시예에 따라, 3D 반도체 디바이스에서 커패시터가 병렬인 온칩 커패시터 구조의 개략도를 예시한다.
도 4a 및 4b는 본 개시 내용의 일부 실시예에 따라 온칩 커패시터를 갖는 예시적인 3D 반도체 디바이스의 단면의 평면도 및 측면도를 각각 예시한다.
도 5a 및 5b는 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 다른 예시적인 3D 반도체 디바이스의 단면의 평면도 및 측면도를 각각 예시한다.
도 6a 및 6b는 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 또 다른 예시적인 3D 반도체 디바이스의 단면의 평면도 및 측면도를 각각 예시한다.
도 7a 및 도 7b는 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 또 다른 예시적인 3D 반도체 디바이스의 단면의 평면도 및 측면도를 각각 예시한다.
도 8a 내지 도 8f는 본 개시 내용의 다양한 실시예에 따라, 온칩 커패시터를 갖는 다양한 예시적인 3D 반도체 디바이스를 형성하기 위한 제조 공정을 예시한다.
도 9a 내지 9c는 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 예시적인 3D 반도체 디바이스를 형성하기 위한 다양한 방법의 흐름도를 예시한다.
도 10은 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 다른 예시적인 3D 반도체 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
도 11은 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 예시적인 3D 반도체 디바이스를 동작시키기 위한 방법의 흐름도를 예시한다.
첨부된 도면을 참조하여 본 개시 내용의 실시예를 설명한다.
특정 구성 및 배열이 설명되었지만, 이는 예시 목적으로만 수행됨을 이해해야 한다. 당업자는 본 개시 내용의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시 내용이 또한 다양한 다른 애플리케이션에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
본 명세서에서, "일 실시예(one embodiment)", "실시예(an embodiment)", "하나의 예시적인 실시예(an example embodiment)", "일부 실시예(some embodiments)" 등의 언급은, 설명된 실시예가 특정한 특징(feature), 구조 또는 특성(characteristic)을 포함할 수 있음을 나타내지만, 모든 실시예가 특정한 특징, 구조 또는 특성을 반드시 포함하는 것은 아니다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나, 또는 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나(a)", "하나(an)" 또는 "상기(the)"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기반(based on)"이라는 용어는 배타적인 요인(factor)의 세트를 전달하려는 것이 아니라는 의미로 이해될 수 있으며, 대신 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시 내용에서 "상(on)", "위에(above)" 및 "위(over)"의 의미는 "상"이 어떤 것의 "바로 위(directly on)"를 의미할 뿐만 아니라 중간 특징이나 그 사이의 층(layer)을 갖는 어떤 것의 "상"의 의미를 포함하며, 그리고 "위에" 또는 "위"는 어떤 것의 "위에" 또는 "위"의 의미를 의미할 뿐만 아니라 중간 특징이나 그 사이의 층을 갖지 않는 어떤 것의 "위에" 또는 "위"(즉, 어떤 것의 바로 위)를 의미하는 것도 포함하도록, 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "밑에(beneath)", "아래(below)", "하위(lower)", "위에(above)", "상위(upper)" 등과 같이 공간적으로 상대적인 용어는, 본 명세서에서 설명의 편의를 위해, 도면에서 예시된 바와 같이 다른 엘리먼트(들) 또는 특징(들)에 대한 하나의 엘리먼트 또는 특징의 관계를 설명하는데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여, 사용 또는 동작 중인 디바이스의 상이한 방향을 포함하는 의미이다. 상기 디바이스는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로), 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 그에 따라 유사하게 해석될 수 있다.
본 명세서에 사용된 용어 "기판"은 후속 물질 층이 추가되는 물질을 지칭한다. 기판 그 자체는 패턴화될 수 있다. 기판의 상단에 추가된 물질은 패턴화되거나 패턴화되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 물질을 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비도전성 물질로 제조될 수 있다.
본 명세서에서 사용된 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에서의 임의의 수평 평면 쌍(any pair of horizontal planes) 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼형 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 기판 상에, 그 기판 위에, 및/또는 그 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 도전체 및 접촉 층(내부에 상호접속 라인, 및/또는 수직 상호접속 액세스 (비아) 접촉이 형성됨)과, 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에 사용되는 용어 "명목상의(nominal)/명목상으로(nominally)"는 제품 또는 공정의 설계 단계 동안 설정되는 구성요소 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값과 더불어, 원하는 값의 위 및/또는 아래의 값 범위를 지칭한다. 값의 범위는 제조 공정에서의 약간의 변동 또는 공차로 인한 것일 수 있다. 본 명세서에서 사용된 용어 "약(about)"은 본 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 값의 10 % 내지 30 %(예를 들어, 값의 ±10 %, ±20 %, 또는 ±30 %) 내에서 변동하는 주어진 수량의 값을 나타낸다.
본 명세서에서 사용되는 용어 "3D 메모리 디바이스"는 측방향으로 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터의 스트링(본 명세서에서 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 디바이스를 지칭하므로, 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본 명세서에서 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측방향 표면에 대해 명목상 수직인 것을 의미한다.
NAND 플래시 메모리 디바이스와 같은 일부 반도체 디바이스에서, 온칩 커패시터는 주변 회로에 형성된다. 커패시터는 주변 회로에서 가장 부피가 큰 디바이스이기 때문에, 기존의 온칩 커패시터 설계는 주변 회로의 다이 영역 축소와 금속 라우팅의 유연성을 제한한다. 특히, 다수의 칩이 적층된(stacked) 일부 3D 반도체 디바이스의 경우, 하나의 칩에도 온칩 커패시터의 넓은 면적이 디바이스 전체 크기의 축소를 제한할 수 있다.
본 개시 내용에 따른 다양한 실시예는 3D 반도체 디바이스에서 온칩 커패시터 구조의 다양한 신규 설계를 제공한다. 커패시터 유전체로 두꺼운 ILD 층을 이용함으로써, 커패시터 구조는 수직으로 연장되어 평면 크기를 감소할 수 있다. 일부 실시예에서, ILD 층이 형성되는 반도체 층(예를 들어, 박막화된 기판) 및 그를 통한 유전체 절단부는 또한 정전용량 밀도를 추가로 증가시키기 위해 커패시터 구조의 일부로서 사용된다. 일부 실시예에서, 후면 상호접속 구조의 일부인 또 다른 ILD 층은 박막화된 기판의 반대편에 있는 측면 상의 온칩 커패시터 구조에 더 통합된다. 온칩 커패시터 구조는 이미 메모리 스택 외부에 두꺼운 ILD 층이 있고 메모리 스택 레벨이 증가함에 따라 그 두께가 지속적으로 증가하는 3D NAND 플래시 메모리 디바이스의 메모리 어레이 칩에 사용될 수 있다. 결과적으로, 평면 다이 크기를 늘리지 않고도 온칩 커패시터 구조의 정전용량 밀도를 증가시킬 수 있으며, 반도체 디바이스의 금속 라우팅도 단순화될 수 있다.
도 1은 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스(100)의 측단면도를 예시한다. 3D 메모리 디바이스(100)는 본 명세서에 개시된 온칩 커패시터를 갖는 반도체 디바이스의 일 예일 수 있다. 일부 실시예에서, 3D 메모리 디바이스(100)는 제1 반도체 구조(102) 및 제1 반도체 구조(102) 위에 적층된 제2 반도체 구조(104)를 포함하는 본딩된 칩이다. 일부 실시예에 따라, 제1 및 제2 반도체 구조(102, 104)는 그들 사이의 본딩 인터페이스(106)에서 결합된다. 도 1에 도시된 바와 같이, 제1 반도체 구조(102)는 실리콘(예를 들어, 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI, silicon on insulator), 또는 기타 적절한 물질을 포함할 수 있다.
3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 기판(101) 상에 주변 회로(108)를 포함할 수 있다. x-, y- 및 z-축은 3D 메모리 디바이스(100)의 구성요소의 공간적 관계를 설명하기 위해 도 1에 포함된다는 점에 주목하여야 한다. 기판(101)은 x-y 평면에서 측방향으로 연장되는 2개의 측방향 표면, 즉 웨이퍼 전면 상의 전방 면, 및 웨이퍼 전면의 반대편 후면의 후방 면을 포함한다. x-방향과 y-방향은 웨이퍼 평면에서 2개의 직교 방향이다. 즉, x-방향은 워드 라인 방향이고, y-방향은 비트 라인 방향이다. z-축은 x-축과 y-축 모두에 수직이다. 본 명세서에서 사용되는 바와 같이, 기판이 z-방향으로 반도체 디바이스의 가장 낮은 평면에 위치할 때, 하나의 구성요소(예를 들어, 층 또는 디바이스)가 반도체 디바이스(예를 들어, 3D 메모리 디바이스(100))의 다른 구성요소(예를 들어, 층 또는 디바이스) "위에", "위" 또는 "아래"에 있는지 여부는, z-방향(x-y 평면에 수직인 수직 방향)에서 반도체 디바이스의 기판(예를 들어, 기판(101))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 내용 전반에 걸쳐 적용된다.
일부 실시예에서, 주변 회로(108)는 3D 메모리 디바이스(100)를 제어 및 감지하도록 구성된다. 주변 회로(108)는, 이들에 제한되지 않지만, 페이지 버퍼, 디코더(예를 들어, 열 디코더 및 행 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 충전 펌프, 전류 또는 전압 레퍼런스, 또는 회로의 임의의 능동 또는 수동 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터)를 비롯하여, 3D 메모리 디바이스(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그 및/또는 혼합 신호 제어 및 감지 회로일 수 있다. 주변 회로(108)는 기판(101) "상"에 형성된 트랜지스터를 포함할 수 있으며, 여기서 트랜지스터의 전체 또는 일부는 기판(101)에(예를 들어, 기판(101)의 상부 표면 아래) 및/또는 기판(101) 바로 위에 형성된다. 분리 영역(예를 들어, 낮은 트렌치 분리(shallow trench isolation, STI) 및 도핑 영역(예를 들어, 트랜지스터의 소스 영역 및 드레인 영역)이 기판(101)에도 형성될 수 있다. 트랜지스터는, 일부 실시예에 따라, 고급 논리 프로세스(예를 들어, 90 nm, 65 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm, 2 nm 등)로 고속이다. 일부 실시예에서, 주변 회로(108)는 프로세서 및 프로그램 가능 논리 디바이스(programmable logic device, PLD)와 같은 논리 회로, 또는 정적 램 액세스 메모리(static random-access memory, SRAM)와 같은 메모리 회로를 포함하는 고급 논리 프로세스와 호환되는 임의의 기타 회로를 더 포함할 수 있다는 것이 이해된다. 예를 들어, 제1 반도체 구조(102)의 디바이스는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 호환 공정을 사용하여 형성될 수 있으며, 따라서 본 명세서에서는 "CMOS 칩"으로 지칭될 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 전기 신호를 주변 회로(108)로 및 주변 회로(108)로부터 전달하기 위해 주변 회로(108) 위에 상호접속 층(미도시)을 더 포함한다. 상호접속 층은 측방향 상호접속 라인 및 수직 상호접속 액세스(VIA) 접점을 포함하는 복수의 상호접속부(이하 "접점"라고도 함)를 포함할 수 있다. 본 명세서에서 사용되는 용어 "상호접속부(interconnect)"는 MEOL(middle-end-of-line) 상호접점 및 BEOL(back-end-of-line) 상호접점과 같은 임의의 적합한 유형의 상호접점을 광범위하게 포함할 수 있다. 상호접속 층은, 상호접속 라인 및 VIA 접점이 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층("금속간 유전(IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 상호접속 층은 다수의 ILD 층에 상호접속 라인과 VIA 접점을 포함할 수 있다. 상호접속 층의 상호접속 라인 및 VIA 접점은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드 또는 이들의 모든 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 상호접속 층의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 본딩 인터페이스(106)에서 상호접속 층 및 주변 회로(108) 위의 본딩 층(110)을 더 포함할 수 있다. 본딩 층(110)은 복수의 본딩 접점(111) 및 본딩 접점(111)을 전기적으로 분리시키는 유전체를 포함할 수 있다. 본딩 접점(111)은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 본딩 층(110)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 접점(111) 및 본딩 층(110) 내의 주변 유전체는 하이브리드 본딩에 사용될 수 있다.
유사하게, 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 본딩 인터페이스(106)에서 그리고 제1 반도체 구조(102)의 본딩 층(110) 위에 본딩 층(112)을 포함할 수 있다. 본딩 층(112)은 복수의 본딩 접점(113) 및 본딩 접점(113)을 전기적으로 분리시키는 유전체를 포함할 수 있다. 본딩 접점(113)은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 본딩 층(112)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 접점(113) 및 본딩 층(112) 내의 주변 유전체는 하이브리드 본딩에 사용될 수 있다. 본딩 접점(113)은 일부 실시예에 따라 본딩 인터페이스(106)에서 본딩 접점(111)과 접촉한다.
아래에서 상세히 설명하는 바와 같이, 제2 반도체 구조(104)는 본딩 인터페이스(106)에서 대면(face-to-face) 방식으로 제1 반도체 구조(102)의 상부에 본딩될 수 있다. 일부 실시예에서, 본딩 인터페이스(106)는 직접 본딩 기술(예를 들어, 솔더 또는 접착제와 같은 중간 층을 사용하지 않고 표면들 사이에 본딩 형성)인 하이브리드 본딩("금속/유전체 하이브리드 본딩"으로도 알려짐)의 결과로서 본딩 층(110, 112) 사이에 배치되고, 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 얻을 수 있다. 일부 실시예에서, 본딩 인터페이스(106)는 본딩 층(112, 110)이 만나 본딩되는 장소이다. 실제로, 본딩 인터페이스(106)는 제1 반도체 구조(102)의 본딩 층(110)의 상부 표면과 제2 반도체 구조(104)의 본딩 층(112)의 하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 전기 신호를 전달하기 위해 본딩 층(112) 위에 상호 연결 층(미도시)을 더 포함한다. 상호접속 층은 MEOL 상호접속부 및 BEOL 상호접속부와 같은 복수의 상호접속부를 포함할 수 있다. 상호접속 층은 상호접속 라인 및 VIA 접점이 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호접속 층의 상호접속 라인 및 VIA 접점은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 상호접속 층의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)는 메모리 셀이 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 NAND 메모리 스트링의 어레이로서 기능하는 채널 구조 어레이(124)를 포함할 수 있다. 예를 들어, 제2 반도체 구조(104)는 본 명세서에서 "메모리 어레이 칩"으로 지칭될 수 있다. 도 1에 도시된 바와 같이, 각 채널 구조(124)는 도전 층(116) 및 유전체 층(118)을 각각 포함하는 복수의 쌍을 통해 수직으로 연장될 수 있다. 인터리브된(interleaved) 도전 층(116) 및 유전체 층(118)은 메모리 스택(114)의 일부이다. 메모리 스택(114)의 도전 층(116)과 유전체 층(118) 쌍의 수(예를 들어, 32, 64, 96, 128, 160, 192, 224, 256, 또는 그 이상)는 3D 메모리 디바이스(100)의 메모리 셀의 수를 결정한다. 일부 실시예에서, 메모리 스택(114)은 서로 적층된 복수의 메모리 데크를 포함하는 다중 데크 아키텍처(미도시)를 가질 수 있다는 것이 이해된다. 각각의 메모리 데크에서 도전 층(116)과 유전체 층(118) 쌍의 수는 동일하거나 상이할 수 있다.
메모리 스택(114)은 복수의 인터리브된 도전 층(116) 및 유전체 층(118)을 포함할 수 있다. 메모리 스택(114)의 도전 층(116) 및 유전체 층(118)은 수직 방향으로 교번할 수 있다. 다시 말해서, 메모리 스택(114)의 상부 또는 하부에 있는 것을 제외하고, 각각의 도전 층(116)은 양측에 2개의 유전체 층(118)에 의해 인접할 수 있고, 각 유전체 층(118)은 양측에 2개의 도전 층(116)에 의해 인접할 수 있다. 도전 층(116)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 각 도전 층(116)은 접착 층 및 게이트 유전체 층으로 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 도전 층(116)의 게이트 전극은 메모리 스택(114)의 하나 이상의 계단 구조에서 끝나는 워드 라인으로서 측방향으로 연장될 수 있다. 유전체 층(118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 또한 메모리 스택(114) 위의 제1 반도체 층(120) 및 제1 반도체 층(120) 위 및 그와 접촉하는 제2 반도체 층(122)을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(120, 122) 각각은 N형 도핑 반도체 층, 예를 들어 인(P) 또는 비소(As)와 같은 N형 도펀트(들)로 도핑된 실리콘 층이다. 일부 실시예에서, 제1 반도체 층(120)은 박막(thin film) 퇴적 및/또는 에피택셜 성장에 의해 기판 위에 형성될 수 있다. 대조적으로, 제2 반도체 층(122)은 예를 들어 단결정 실리콘을 포함하는 박막화된 기판일 수 있다.
일부 실시예에서, 각 채널 구조(124)는 반도체 층(예를 들어, 반도체 채널(128)로서) 및 복합 유전체 층(예를 들어, 메모리 필름(126)으로서)으로 채워진 채널 홀을 포함한다. 일부 실시예에서, 반도체 채널(128)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(126)은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐) 및 차단 층을 포함하는 복합 층이다. 채널 구조(124)의 나머지 공간은 실리콘 산화물 및/또는 에어 갭과 같은 유전체 재료를 포함하는 캡핑(capping) 층으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(124)는 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 캡핑 층, 반도체 채널(128), 터널링 층, 저장 층 및 메모리 필름(126)의 차단 층은 이 순서로 기둥의 중심으로부터 외부 표면을 향하여 방사상으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(126)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
일부 실시예에서, 채널 구조(124)는 채널 구조(124)의 바닥 부분(예를 들어, 하단부)에 채널 플러그(129)를 더 포함한다. 본 명세서에서 사용되는 바와 같이, 구성요소(예를 들어, 채널 구조(124))의 "상단부"는 z-방향으로 기판(101)으로부터 더 멀리 떨어진 단부이고, 구성요소(예를 들어, 채널 구조(124))의 "하단부"는, 기판(101)이 3D 메모리 디바이스(100)의 가장 낮은 평면에 위치할 때, z-방향으로 기판(101)에 더 가까운 단부이다. 채널 플러그(129)는 반도체 재료(예를 들어, 폴리실리콘)를 포함할 수 있다. 일부 실시예에서, 채널 플러그(129)는 NAND 메모리 스트링의 드레인으로서 기능한다.
도 1에 도시된 바와 같이, 각 채널 구조(124)는 메모리 스택(114) 및 제1 반도체 층(120)의 인터리브된 도전 층(116) 및 유전체 층(118)을 통해 수직으로 연장될 수 있다. 일부 실시예에서, 제1 반도체 층(120)은 채널 구조(124)의 일부를 둘러싸고 폴리실리콘을 포함하는 반도체 채널(128)과 접촉한다. 즉, 메모리 필름(126)은 일부 실시예에 따라 제1 반도체 층(120)에 접하는 채널 구조(124)의 일부에서 분리되어, 반도체 채널(128)이 주변 제1 반도체 층(120)과 접촉하도록 노출시킨다. 일부 실시예에서, 각 채널 구조(124)는 제2 반도체 층(122), 예를 들어 박막화된 기판으로 더 수직 연장될 수 있다. 즉, 각 채널 구조(124)는 메모리 스택(114)을 통해 수직으로 연장된다. 도 1에 도시된 바와 같이, 일부 실시예에 따라 채널 구조(124)의 상부 부분(예를 들어, 상단부)은 제2 반도체 층(122)에 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 메모리 스택(114)의 인터리브된 도전 층(116) 및 유전체 층(118)을 통해 각각 수직 연장되는 절연 구조(130)를 더 포함할 수 있다. 각 절연 구조(130)는 또한 측방향으로 연장되어 채널 구조(124)를 복수의 블록으로 분리할 수 있다. 즉, 메모리 스택(114)은 채널 구조(124)의 어레이가 각 메모리 블록으로 분리될 수 있도록 절연 구조(130)에 의해 복수의 메모리 블록으로 분할될 수 있다. 일부 실시예에서, 각 절연 구조(130)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 유전체 재료로 채워진 개구부(예를 들어, 슬릿)를 포함한다. 일 예에서, 각 절연 구조물(130)은 실리콘 산화물로 채워질 수 있다.
3D 메모리 디바이스(100)는, 도 1에 도시된 바와 같이, 메모리 스택(114) 위에 있고 제2 반도체 층(122)과 접촉하는 후면 소스 접점(132)을 포함할 수 있다. 소스 접점(132) 및 메모리 스택(114)(및 그를 통한 절연 구조(130))는 제2 반도체 층(122)(예를 들어, 박막화된 기판)의 반대편에 배치될 수 있고, 따라서 "후면" 소스 접점으로서 보여질 수 있다. 일부 실시예에서, 소스 접점(132)은 제2 반도체 층(122)을 통해 제1 반도체 층(120) 및 채널 구조(124)의 반도체 채널(128)에 전기적으로 연결된다. 제2 반도체 층(122)이 N-웰을 포함하는 일부 실시예에서, 소스 접점(132)은 본 명세서에서 "N-웰 픽업"이라고도 한다. 소스 접점(132)은 임의의 적합한 유형의 접점을 포함할 수 있다. 일부 실시예에서, 소스 접점(132)은 VIA 접점을 포함한다. 일부 실시예에서, 소스 접점(132)은 측방향으로 연장되는 벽 형상의 접점을 포함한다. 소스 접점(132)은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착 층(예를 들어, 질화티타늄(TiN))으로 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 패드-아웃(pad -out), 예를 들어 3D 메모리 디바이스(100)와 외부 회로 사이에 전기 신호를 전달하기 위해 소스 접점(132) 위 및 그와 접촉하는 BEOL 상호접속 층(133)을 더 포함할 수 있다. 일부 실시예에서, 상호접속 층(133)은 제2 반도체 층(122) 상의 ILD 층(134) 및 ILD 층(134) 상의 재분배 층(redistribution layer)(136)을 포함한다. 소스 접점(132)의 상단부는 ILD 층(134)의 상부 표면 및 재분배 층(136)의 하부 표면과 같은 높이이고, 소스 접점(132)은 일부 실시예에 따라 ILD 층(134)을 통해 수직으로 연장되어 제2 반도체 층(122)과 접촉한다. 상호접속 층(133)의 ILD 층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. ILD 층(134)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. 상호접속 층(133) 내의 재분배 층(136)은 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 일 예에서, 재분배 층(136)은 Al을 포함한다. 일부 실시예에서, 상호접속 층(133)은 3D 메모리 디바이스(100)의 패시베이션 및 보호를 위한 최외 층으로서 패시베이션 층(138)을 더 포함한다. 재분배 층(136)의 일부는 접촉 패드(140)로서 패시베이션 층(138)으로부터 노출될 수 있다. 즉, 3D 메모리 디바이스(100)의 상호접속 층(133)은 또한 와이어 본딩 및/또는 인터포저(interposer)와의 본딩을 위한 접촉 패드(140)를 포함할 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 제2 반도체 층(122)을 관통하는 접점(142, 144)을 더 포함한다. 제2 반도체 층(122)이 박막화된 기판일 수 있기 때문에, 일부 실시예에 따라 접점(142, 144)은 기판 접점(TSC)을 관통한다. 일부 실시예에서, 접점(142)은 재분배 층(136)과 접촉하도록 제2 반도체 층(122) 및 ILD 층(134)을 통해 연장되어, 제1 반도체 층(120)은 제2 반도체 층(122), 소스 접점(132) 및 상호접속 층(133)의 재분배 층(136)을 통해 접점(142)에 전기적으로 연결된다. 일부 실시예에서, 접점(144)은 접촉 패드(140)와 접촉하도록 제2 반도체 층(122) 및 ILD 층(134)을 통해 연장된다. 접점(142, 144)은 각각 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착 층(예를 들어, TiN)으로 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다. 일부 실시예에서, 적어도 접점(144)은 제2 반도체 층(122)으로부터 접점(144)을 전기적으로 절연시키기 위해 스페이서(예를 들어, 유전체 층)를 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스(100)는 각각 ILD 층(154)을 통해 메모리 스택(114) 외부의 제2 반도체 층(122)(예를 들어, P형 실리콘 기판의 N-웰)까지 수직으로 연장되는 주변 접점(146, 148)을 더 포함한다. ILD 층(154)은 메모리 스택(114)의 두께와 같거나 더 큰 두께를 가질 수 있다. 각 주변 접점(146 또는 148)은 메모리 스택(114) 외부에 있는 주변 영역에서 본딩 층(112)으로부터 제2 반도체 층(122)까지 수직으로 연장되도록 메모리 스택(114)의 두께와 같거나 더 큰 깊이를 가질 수 있다. 일부 실시예에서, 주변 접점(146)은 접점(142) 아래에 있고 그와 접촉하고 있어, 제1 반도체 층(120)이 적어도 제2 반도체 층(122), 소스 접점(132), 상호접속 층(133), 접점(142) 및 주변 접점(146)을 통해 제1 반도체 구조(102)의 주변 회로(108)에 전기적으로 연결된다. 일부 실시예에서, 주변 접점(148)은 접점(144) 아래에 있고 그와 접촉하고 있어, 제1 반도체 구조(102)의 주변 회로(108)가 적어도 접점(144) 및 주변 접점(148)을 통한 패드-아웃을 위해 접촉 패드(140)에 전기적으로 연결된다. 주변 접점(146, 148) 각각은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 또한 메모리 스택(114)의 구조와 직접 접촉하는 상호접속 구조의 일부로서 다양한 로컬 접점("C1 접점"이라고도 함)을 포함한다. 일부 실시예에서, 로컬 접점은 각각의 채널 구조(124)의 하단부 아래에 있고, 그 하단부와 접촉하고 있는 채널 로컬 접점(150)을 포함한다. 각 채널 로컬 접점(150)은 비트 라인 팬아웃(fan-out)을 위해 비트 라인 접점(미도시)에 전기적으로 연결될 수 있다. 일부 실시예에서, 로컬 접점은 워드 라인 팬아웃을 위해 메모리 스택(114)의 계단 구조에서 각각의 도전 층(116)(워드 라인 포함) 아래에 있고 그와 접촉하고 있는 워드 라인 로컬 접점(152)을 더 포함한다. 채널 로컬 접점(150) 및 워드 라인 로컬 접점(152)과 같은 로컬 접점은 적어도 본딩 층(112, 110)을 통해 제1 반도체 구조(102)의 주변 회로(108)에 전기적으로 연결될 수 있다. 채널 로컬 접점(150) 및 워드 라인 로컬 접점(152)과 같은 로컬 접점은 각각 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착 층(예를 들어, TiN)으로 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 스택(114)과 동일하거나 더 큰 두께를 갖는 ILD 층(154)을 이용함으로써, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)(예를 들어, 메모리 어레이 칩)는 상대적으로 큰 정전용량 밀도 및 상대적으로 작은 평면 크기를 갖는 메모리 스택 외부의 주변 영역에 커패시터 구조(156)를 포함할 수 있다. ILD 층(134)과 유사하게, ILD 층(154)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. ILD 층(154)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. 메모리 스택(114)의 두께에 대응하기 위해, ILD 층(154)의 두께는 상대적으로 두껍고, 예를 들어 메모리 스택(114)의 두께보다 같거나 크다. ILD 층(154)은 제2 반도체 층(122)(예를 들어, 박막화된 기판) 상에 형성될 수 있고, 따라서 도 1에 도시된 바와 같이 제2 반도체 층(122) 아래에 있고 그와 접촉할 수 있다.
커패시터 구조(156)는 또한 일부 실시예에 따라 ILD 층(154)을 통해 수직으로 각각 연장되고, 제2 반도체 층(122)과 접촉하는 주변 접점(158)의 쌍을 포함한다. 따라서, 주변 접점(158)의 쌍은 커패시터 유전체, 즉 주변 접점(158)들 쌍 사이에서 측방향으로 ILD 층(154)의 일부에 의해 분리된 커패시터 구조(156)의 2개 전극으로서 작용할 수 있다. 일부 실시예에서, 주변 접점(158)의 쌍은 각각 측방향, 예를 들어 도 1의 y-방향으로 연장되는 평행한 벽 형상 접점 쌍이고, 커패시터 전극 및 유전체의 크기, 및 그 결과로서 얻어진 정전용량을 추가로 증가시킨다. 주변 접점(146, 148)과 유사하게, 주변 접점(158)은 각각 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착 층(예를 들어, TiN)으로 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다.
주변 접점(158)의 쌍이 박막화된 실리콘 기판에 N-웰로 도핑될 수 있는 제2 반도체 층(122)과 접촉하여 주변 접점(158)의 쌍을 전기적으로 분리할 수 있으므로, 유전체 절단부(160)는 제2 반도체 층(122)을 을 통해 수직으로 연장하여 제2 반도체 층(122)을 서로 절연된 반도체 블록으로 분리하도록 형성될 수 있다. 유전체 절단부(160)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체 절단부(160)는 측방향으로, 예를 들어 도 1의 y-방향으로 연장되어 제2 반도체 층(122)을 절단한다. 그 결과, 도 1에 도시된 바와 같이, 캐패시터 구조(156)는 주변 접점(158)의 쌍과 각각 접촉하는 제2 반도체 층(122) 쌍의 반도체 블록, 및 제2 반도체 층(122) 쌍의 반도체 블록 사이의 측방향 유전체 절단부(160)를 더 포함할 수 있다. 즉, 제2 반도체 층(122) 쌍의 반도체 블록은 커패시터 유전체, 즉 유전체 절단부(160)에 의해 분리된 커패시터 구조(156)의 2개의 전극으로서 작용할 수도 있다. 따라서, 커패시터 구조(156)는 다음 2개의 커패시터를 병렬로 포함할 수 있다: 주변 접점(158)의 쌍과 그들 사이의 ILD 층(154) 부분에 의해 형성되는 제1 커패시터, 및 제2 반도체 층(122) 쌍의 반도체 블록과 그들 사이의 유전체 절단부(160)에 의해 형성된 제2 커패시터. 도 1에 도시되지는 않았지만, 아래에서 상세히 설명되는 바와 같이, 일부 예에서, ILD 층(134) 및 그를 관통하는 접점(예를 들어, 소스 접점(132) 및/또는 TSC 접점(142, 144)과 동일한 공정에서 형성된 접점)은 또한 커패시터 구조(156)의 일부로서 다른 커패시터를 형성하도록 구성될 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)(예를 들어, CMOS 칩)는 제1 반도체 구조(102)의 다이 크기를 줄이기 위해 내부에 온칩 커패시터 구조를 갖지 않는다. 대신에, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)(예를 들어, 메모리 어레이 칩)는, 3D 메모리 디바이스(100)의 주변 회로(108)에서 커패시터의 요구를 충족시키기 위해, 상호접속 층 및 본딩 층(110, 112)을 통해 제1 반도체 구조(102)의 주변 회로(108)에 전기적으로 연결된 복수의 커패시터 구조(156)를 가질 수 있다. 메모리 어레이 칩의 자연적으로 두꺼운 ILD 층(154)으로 인해, 커패시터 구조(156)의 평면적 영역을 증가시키지 않고 커패시터 전극을 수직으로 연장함으로써 커패시터 구조(156)의 정전용량 밀도가 증가될 수 있으며, 이에 따라 본딩된 3D 메모리 디바이스(100)의 전체 다이 크기가 감소된다.
도 2는 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 예시적인 3D 메모리 디바이스(200)의 평면도를 예시한다. 3D 메모리 디바이스(200)는 도 1의 3D 메모리 디바이스(100)의 일 예일 수 있고, 도 2a는 일부 실시예에 따라 도 1의 3D 메모리 디바이스(100)의 후면 평면도를 예시할 수 있다. 도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)는 코어 어레이 영역(202)을 갖는, 도 1의 3D 메모리 디바이스(100)의 제2 반도체 구조(104)에 대응하는 메모리 어레이 칩을 포함할 수 있고, 여기서 예를 들어 메모리 스택(114) 및 채널 구조(124)에 대응하는 메모리 스택 및 채널 구조가 형성된다. 3D 메모리 디바이스(200)의 메모리 어레이 칩은 또한 메모리 스택이 형성되는 코어 어레이 영역(202) 외부의 하나 이상의 주변 영역(204)을 포함할 수 있다. 주변 영역(204)은 일부 실시예에 따라 3D 메모리 디바이스(200)의 에지에 있다. 일부 실시예에서, 접촉 패드(206)는 접촉 패드(140)에 대응하는 주변 영역(204)에 형성된다. 본 명세서에 개시된 온칩 커패시터 구조(예를 들어, 도 1의 커패시터 구조(156))는 접촉 패드(206) 없이 주변 영역(204)의 나머지 영역에 형성될 수 있으며, 이는 3D 메모리 디바이스(200)의 메모리 어레이 칩으로부터 추가 공간을 필요로 하지 않는다. 3D 메모리 디바이스(200)의 금속 라우팅은 또한 코어 어레이 영역(202) 외부의 주변 영역(204)에 있는 온칩 커패시터 구조의 평면도 및 온칩 커패시터 구조의 감소된 평면 크기로 인해 단순화될 수 있다.
캐패시터 구조(156)가 도 1의 3D 메모리 디바이스(100)에 도시되어 있지만, 본 명세서에 개시된 온칩 커패시터 구조는 박막화된 기판 상에 상대적으로 두꺼운 ILD 층을 갖는 3D 반도체 디바이스와 같은 임의의 다른 적합한 반도체 디바이스에 형성될 수 있다는 것이 이해된다. 또한, 본 명세서에 개시된 커패시터 구조(156) 또는 임의의 다른 온칩 커패시터 구조가 형성되는 3D 메모리 디바이스는, 도 1의 3D 메모리 디바이스(100)의 예에 제한되지 않으며, 메모리 스택 및 메모리 스택 외부의 ILD 층을 포함하고 메모리 스택의 두께와 같거나 그보다 큰 두께를 갖는 임의의 적합한 아키텍처를 가질 수 있다는 것이 이해된다. 또한, 도 1의 커패시터 구조(156)와 같이, 본 명세서에 개시된 온칩 커패시터 구조는, 회로의 한 부분을 다른 부분으로부터 디커플링하기 위한(예를 들어, 전압을 안정적으로 유지하도록 회로의 전원 공급 디바이스 또는 기타 고 임피던스 구성 요소를 우회하기 위해), 디커플링 커패시터(바이패스 커패시터로도 알려짐), 전송 라인에서 DC 신호를 차단하기 위한 커플링 커패시터, 전자 필터의 필터 커패시터 등과 같은 반도체 디바이스에서 임의의 적합한 기능을 제공할 수 있다는 것이 이해된다.
도 3은 본 개시 내용의 일부 실시예에 따른 3D 반도체 디바이스에서 커패시터를 병렬로 갖는 온칩 커패시터 구조(300)의 개략도를 예시한다. 도 3에 도시된 바와 같이, 3D 메모리 디바이스(100)와 같은 3D 반도체 디바이스는 제1 ILD 층(302), 반도체 층(304) 및 제2 ILD 층(306)의 스택을 포함할 수 있다. 제1 및 제2 ILD 층(302, 306)은 도 1의 제2 반도체 층(122)의 전면 및 후면에 배치된 ILD 층(154, 134)과 같이, 반도체 층(304)(예를 들어, 박막화된 기판)의 반대편에 배치될 수 있다. 일부 실시예에서, 제1 ILD 층(302)의 두께는 제2 ILD 층(306)의 두께보다 두껍다. 커패시터 구조(300)는 제1 ILD 층(302)에 기초하여 형성된 제1 커패시터(C1)를 포함할 수 있다. 커패시터 구조(300)는 또한 반도체 층(304)에 기초하여 형성된 제2 커패시터(C2) 및/또는 제2 ILD 층(306)에 기초하여 형성된 제3 커패시터(C3)를 포함할 수 있다. 일부 실시예에 따라, 제1 커패시터(C1)와 제2 및 제3 커패시터(C2, C3) 중 적어도 하나는 병렬이므로, 커패시터 구조(300)의 총 정전용량은 제1 커패시터(C1)의 정전용량과 제2 및 제3 커패시터(C2, C3) 중 적어도 하나의 정전용량 합이다. 일부 실시예에서, 커패시터 구조(300)는 3D 반도체 디바이스의 전력선 및 접지에 전기적으로 연결된 디커플링 커패시터이다. 아래의 도 4a, 4b, 5a, 5b, 6a, 6b, 7a 및 7b는 커패시터 구조(300)를 구현하기 위한 설계의 다양한 비제한적 예를 상세히 예시한다.
도 4a 및 4b는, 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 예시적인 3D 반도체 디바이스(400)의 단면에 대한 평면도 및 측면도를 각각 예시한다. 3D 반도체 디바이스(400)는 반도체 층(408) 및 반도체 층(408)의 제1 측면과 접촉하는 제1 ILD 층(402)을 포함할 수 있다. 일부 실시예에서, 반도체 층(408)은 박막화된 실리콘 기판과 같은 박막화된 기판이고, 제1 ILD 층(402)은 박막화된 기판의 전면에 형성된다. 도 4b에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)(메모리 어레이 칩)와 같은 3D 반도체 디바이스(400)는 다른 반도체 구조(미도시) 상에 적층되도록 역으로 뒤집어서(즉, 박막화된 기판의 전면이 아래를 향함), 제1 ILD 층(402)이 반도체 층(408) 아래에 있고 그와 접촉하도록 한다. 반도체 층(408) 및 제1 ILD 층(402)과 같은 3D 반도체 디바이스(400) 내의 구성요소의 상대적인 위치는, 3D 반도체 디바이스(400)의 전면 및 후면이 반전되는 경우, 이에 따라 변경될 수 있음이 이해된다.
제1 ILD 층(402)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 ILD 층(402)은 실리콘 산화물을 포함하고, 반도체 층(408)은 실리콘을 포함한다. ILD 층(402)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다수의 서브 층을 포함할 수 있다는 것이 이해된다. ILD 층(402)은 3D 반도체 디바이스(400)의 다른 ILD 층에 비해 상대적으로 큰 두께를 가질 수 있다. 3D 반도체 디바이스(400)가 메모리 어레이 칩(예를 들어, 도 1의 제1 반도체 구조(102))인 일부 실시예에서, 3D 반도체 디바이스(400)는 또한 제1 ILD 층(402)과 반도체 층(408)의 동일한 측면 상에 있고 제1 ILD 층(402)과 실질적으로 동일 평면인 메모리 스택(예를 들어, 도 1의 메모리 스택(114), 도 4a 및 4b에는 도시되지 않음)을 포함하여, ILD 층(402)의 두께가 메모리 스택의 두께와 같거나 그보다 더 두껍다. 3D 반도체 디바이스(400)는 또한 메모리 스택을 통해 각각 수직으로 연장되고 반도체 층(408)과 접촉하는 채널 구조(예를 들어, 도 1의 채널 구조(124), 도 4a 및 4b에는 도시되지 않음)를 포함할 수 있다.
3D 반도체 디바이스(400)는 또한 제1 ILD 층(402)을 통해 각각 수직으로 연장되고 반도체 층(408)의 전면과 접촉하는 복수의 제1 접점(404)을 포함한다. 제1 접점(404)은 도 2의 주변 영역(204)과 같은 메모리 스택 외부의 주변 영역에 형성될 수 있다. 일부 실시예에서, 제1 접점(404)의 깊이는 명목상 제1 ILD 층(402)의 두께와 동일하다. 각 제1 접점(404)은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착제/장벽(barrier) 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다. 도 4a에 도시된 바와 같이, 일부 실시예에서, 제1 접점(404)은 측방향으로(예를 들어, 도 4a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한, 벽 형상의 접점을 포함할 수 있다.
일부 실시예에서, 3D 반도체 디바이스(400)는 반도체 층(408)을 통해 각각 수직으로 연장되어 반도체 층(408)을 복수의 반도체 블록(412)으로 분리하는 복수의 유전체 절단부(410)를 더 포함한다. 각 유전체 절단부(410)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료로 채워진 개구부, 예를 들어 트렌치일 수 있다. 일부 실시예에서, 유전체 절단부(410)는 실리콘 산화물을 포함한다. 도 4a 및 4b에 도시된 바와 같이, 유전체 절단부(410)는 반도체 층(408)을 통해 각각 수직으로 연장되고 측방향으로(예를 들어, 도 4a에서 y-방향으로 또는 다른 예에서 x-방향으로) 인터리브된 유전체 절단부(410) 및 반도체 블록(412)을 형성하도록 측방향으로 연장되는 평행한, 벽 형상의 유전체 절단부를 포함할 수 있다. 일부 실시예에서, 유전체 절단부(410)의 두께는 명목상 반도체 층(408) 및 반도체 블록(412)의 두께와 동일하다. 일부 실시예에서, 유전체 절단부(410)의 측방향 치수(예를 들어, 도 4a에서 y-방향의 길이)는, 반도체 층(408)을 별도의 반도체 블록(412)으로 절단하여 반도체 블록(412)이 유전체 절단부(410)에 의해 서로 전기적으로 절연되도록, 반도체 층(408)의 측방향 치수(예를 들어, 도 4a에서 y-방향의 길이)와 명목상 동일하다. 일부 실시예에서, 유전체 절단부(410) 및 제1 접점(404)은 도 4a에 도시된 바와 같이 평면도에서 서로 평행하다. 각 반도체 블록(412)은 반도체 층(408)의 일부이고, 따라서 일부 실시예에 따라 반도체 층(408)과 동일한 재료, 예를 들어 실리콘을 갖는다.
도 4b에 도시된 바와 같이, 제1 접점(404)은 일부 실시예에 따라 각각 반도체 블록(412) 아래에 있고 그와 접촉하고 있다. 즉, 각 제1 접점(404)은 반도체 블록(412) 중 하나와 접촉하고 전기적으로 연결될 수 있다. 일부 실시예에서, 3D 반도체 디바이스(400)는 MEOL 상호접속 층 및/또는 BEOL 상호접속 층과 같은 상호접속 층(406)을 더 포함하고, 제1 접점(404)과 접촉하고 그에 전기적으로 연결된다. 일부 실시예에서, 3D 반도체 디바이스(400)는 제2 측면, 예를 들어 반도체 층(408)의 후면과 접촉하는 제2 ILD 층(414)을 더 포함한다. 즉, 제1 및 제2 ILD 층(402, 414)은 반도체 층(408), 예를 들어 박막화된 기판의 반대편 측면에 형성될 수 있다. 제2 ILD 층(414)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제2 ILD 층(414)은 실리콘 산화물을 포함한다. 제2 ILD 층(414)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. 일부 실시예에서, 제1 ILD 층(402)의 두께는 제2 ILD 층(414)의 두께보다 두껍다.
도 4a 및 도 4b에 도시된 바와 같이, 복수의 커패시터 구조(420)가 전술한 구성요소에 기초하여 3D 반도체 디바이스(400)에 형성될 수 있다. 일부 실시예에서, 인접한 쌍의 제1 접점(404), 인접한 쌍의 제1 접점(404)들 사이에서 측방향 제1 ILD 층(402)의 일부는 도 3의 C1에 응답하는 제1 커패시터를 형성하도록 구성된다. 인접한 쌍의 제1 접점(404)과 접촉하는 인접한 쌍의 반도체 블록(412), 및 인접한 쌍의 반도체 블록(412)들 사이의 측방향 유전체 절단부(410)는 도 3의 C2에 대응하는 제2 커패시터를 형성하도록 구성된다. 일부 실시예에서, 제1 및 제2 커패시터는 병렬이다. 다시 말해서, 인접한 쌍의 제1 접점(404), 인접한 쌍의 제1 접점(404)들 사이의 측방향 제1 ILD 층(402)의 일부, 인접한 쌍의 제1 접점(404)과 접촉하는 인접한 쌍의 반도체 블록(412), 및 인접한 쌍의 반도체 블록(412)들 사이의 측방향 유전체 절단부(410)는 제1 및 제2 커패시터를 병렬로 포함하는 커패시터 구조(420)를 형성하도록 구성된다. 상호접속 층(406)을 통해 각 커패시터 구조(420)의 커패시터 전극(예를 들어, 제1 접점(404)의 쌍 및 반도체 블록(412)의 쌍)에 전압이 인가될 수 있고, 전하가 커패시터 유전체(예를 들어, 제1 접점(404)의 쌍과 반도체 블록(412)의 쌍 사이의 측방향 제1 ILD 층(402) 및 유전체 절단부(410)의 일부)에 저장될 수 있다. 커패시터 구조(420)의 정전용량은 제1 접점(404), 유전체 절단부(410), 및 반도체 블록(412)의 치수, 및 제1 ILD 층(402) 및 유전체 절단부(410)의 재료를 포함하지만 이에 제한되지 않는 다양한 요인에 의해 결정될 수 있다.
도 5a 및 도 5b는 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 다른 예시적인 3D 반도체 디바이스(500)의 단면의 평면도 및 측면도를 각각 예시한다. 3D 반도체 디바이스(500)는 반도체 층(508) 및 반도체 층(508)의 제1 측면과 접촉하는 제1 ILD 층(502)을 포함할 수 있다. 일부 실시예에서, 반도체 층(508)은 박막화된 실리콘 기판과 같은 박막화된 기판이고, 제1 ILD 층(502)은 박막화된 기판의 전면에 형성된다. 도 5b에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)(메모리 어레이 칩)와 같은 3D 반도체 디바이스(500)는 다른 반도체 구조(미도시) 상에 적층되도록 역으로 뒤집혀(즉, 박막화된 기판의 전면이 아래를 향함), 제1 ILD 층(502)이 반도체 층(508) 아래에 있고 그와 접촉하도록 한다. 반도체 층(508) 및 제1 ILD 층(502)과 같은 3D 반도체 디바이스(500) 내의 구성요소의 상대적인 위치는, 3D 반도체 디바이스(500)의 전면 및 후면이 반전되는 경우, 이에 따라 변경될 수 있음이 이해된다.
제1 ILD 층(502)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 ILD 층(502)은 실리콘 산화물을 포함하고, 반도체 층(508)은 실리콘을 포함한다. ILD 층(502)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. ILD 층(502)은 3D 반도체 디바이스(500)의 다른 ILD 층에 비해 상대적으로 큰 두께를 가질 수 있다. 3D 반도체 디바이스(500)가 메모리 어레이 칩(예를 들어, 도 1의 제1 반도체 구조(102))인 일부 실시예에서, 3D 반도체 디바이스(500)는 또한 반도체 층(508)의 제1 ILD 층(502)과 동일한 측면 상에 있고 제1 ILD 층(502)과 실질적으로 동일 평면인 메모리 스택(예를 들어, 도 1의 메모리 스택(114), 도 5a 및 5b에는 도시되지 않음)을 포함하여, ILD 층(502)의 두께는 메모리 스택의 두께와 같거나 그보다 더 두껍다. 3D 반도체 디바이스(500)는 또한 메모리 스택을 통해 각각 수직으로 연장되고 반도체 층(508)과 접촉하는 채널 구조(예를 들어, 도 1의 채널 구조(124), 도 5a 및 5b에는 도시되지 않음)를 포함할 수 있다.
3D 반도체 디바이스(500)는 또한 제1 ILD 층(502)을 통해 각각 수직으로 연장되고 반도체 층(508)의 전면과 접촉하는 복수의 제1 접점(504)을 포함한다. 제1 접점(504)은 도 2의 주변 영역(204)과 같은 메모리 스택 외부의 주변 영역에 형성될 수 있다. 일부 실시예에서, 제1 접점(504)의 깊이는 명목상 제1 ILD 층(502)의 두께와 동일하다. 각 제1 접점(504)은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착제/장벽 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다. 도 5a에 도시된 바와 같이, 일부 실시예에서, 제1 접점(504)은 측방향으로(예를 들어, 도 5a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한, 벽 형상의 접점을 포함할 수 있다.
일부 실시예에서, 3D 반도체 디바이스(500)는 반도체 층(508)을 통해 각각 수직으로 연장되어 반도체 층(508)을 복수의 반도체 블록(512)으로 분리하는 복수의 유전체 절단부(510)를 더 포함한다. 각 유전체 절단부(510)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료로 채워진 개구부, 예를 들어 트렌치일 수 있다. 일부 실시예에서, 유전체 절단부(510)는 실리콘 산화물을 포함한다. 도 5a 및 5b에 도시된 바와 같이, 유전체 절단부(510)는 반도체 층(508)을 통해 각각 수직으로 연장되고 측방향으로(예를 들어, 도 5a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한, 벽 형상의 유전체 절단부를 포함하여 측방향으로 인터리브된 유전체 절단부(510) 및 반도체 블록(512)을 형성할 수 있다. 일부 실시예에서, 유전체 절단부(510)의 두께는 명목상 반도체 층(508) 및 반도체 블록(512)의 두께와 동일하다. 일부 실시예에서, 유전체 절단부(510)의 측방향 치수(예를 들어, 도 5a에서 y-방향의 길이)는, 반도체 층(508)을 개별 반도체 블록(512)으로 절단하여 반도체 블록(512)이 유전체 절단부(510)에 의해 서로 전기적으로 절연되도록, 반도체 층(508)의 측방향 치수(예를 들어, 도 5a에서 y-방향의 길이)와 명목상 동일하다. 일부 실시예에서, 유전체 절단부(510) 및 제1 접점(504)은 도 5a에 도시된 바와 같이 평면도에서 서로 평행하다. 각 반도체 블록(512)은 반도체 층(508)의 일부이고, 따라서 일부 실시예에 따라 반도체 층(508)과 동일한 재료, 예를 들어 실리콘을 갖는다.
도 5b에 도시된 바와 같이, 제1 접점(504)은 일부 실시예에 따라 각각 반도체 블록(512) 아래에 있고 그와 접촉하고 있다. 즉, 각 제1 접점(504)은 반도체 블록(512) 중 하나와 접촉하고 전기적으로 그에 연결될 수 있다. 일부 실시예에서, 3D 반도체 디바이스(500)는 MEOL 상호접속 층 및/또는 BEOL 상호접속 층과 같은 상호접속 층(506)을 더 포함하고, 제1 접점(504)과 접촉하고 전기적으로 연결된다.
일부 실시예에서, 3D 반도체 디바이스(500)는 제2 측면, 예를 들어 반도체 층(508)의 후면과 접촉하는 제2 ILD 층(514)을 더 포함한다. 즉, 제1 및 제2 ILD 층(502, 514)은 반도체 층(508), 예를 들어 박막화된 기판의 반대편 측면에 형성될 수 있다. 제2 ILD 층(514)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제2 ILD 층(514)은 실리콘 산화물을 포함한다. 제2 ILD 층(514)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. 일부 실시예에서, 제1 ILD 층(502)의 두께는 제2 ILD 층(514)의 두께보다 두껍다.
3D 반도체 디바이스(400)와 달리, 3D 반도체 디바이스(500)는 일부 실시예에 따라 제2 ILD 층(514)을 통해 각각 수직으로 연장되고 반도체 층(508)의 반도체 블록(512) 중 하나와 접촉하는 복수의 제2 접점(516)을 더 포함한다. 각각의 반도체 블록(512)은 하나 이상의 제2 접점(516) 아래에 있고, 그와 접촉할 수 있다. 도 5a에 도시된 바와 같이, 제2 접점(516)은 일부 실시예에 따라 벽 형상의 접점과 반대로 복수의 VIA 접점을 포함한다. 예를 들어, 제2 접점(516)은, 도 5a에 도시된 바와 같이, 평면도에서 제1 접점(504) 및 반도체 블록(512)과 정렬된 행 또는 열로 배열될 수 있다. 일부 예에서 제2 접점(516)은 제1 접점(504)과 마찬가지로 벽 형상의 접점일 수 있음이 이해된다. 도 5b에 도시된 바와 같이, 제2 접점(516)의 깊이는 명목상 제2 ILD 층(514)의 두께와 동일할 수 있다. 각 제2 접점(516)은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착제/장벽 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 복수의 캐패시터 구조(520)가 전술한 구성요소에 기초하여 3D 반도체 디바이스(500)에 형성될 수 있다. 일부 실시예에서, 인접한 쌍의 제1 접점(504), 인접한 쌍의 제1 접점(504)들 사이에서 측방향으로 제1 ILD 층(502)의 일부는 도 3의 C1에 응답하는 제1 커패시터를 형성하도록 구성된다. 인접한 쌍의 제1 접점(504)과 접촉하는 인접한 쌍의 반도체 블록(512), 및 인접한 쌍의 반도체 블록(512)들 사이의 측방향 유전체 절단부(510)는 도 3의 C2에 대응하는 제2 커패시터를 형성하도록 구성된다. 인접한 쌍의 반도체 블록(512)과 접촉하는 제2 접점(516)(예를 들어, 도 5a에서 VIA 접점의 평행한 세트 쌍) 및 제2 접점(516)들 사이의 제2 ILD 층(514)의 일부는 도 3의 C3에 대응하는 제3 커패시터를 형성하도록 구성된다. 일부 실시예에서, 제1, 제2 및 제3 커패시터는 병렬이다. 즉, 인접한 쌍의 제1 접점(504), 인접한 쌍의 제1 접점(504)들 사이에서 측방향 제1 ILD 층(502)의 일부, 인접한 쌍의 제1 접점(504)과 접촉하는 인접한 쌍의 반도체 블록(512), 인접한 쌍의 반도체 블록(512)들 사이의 측방향 유전체 절단부(510), 인접한 쌍의 반도체 블록(512)과 접촉하는 인접한 쌍의 제2 접점(516) 열, 및 제2 접점(516)의 인접한 열들 사이의 측방향 제2 ILD 층(514)의 일부는 제1, 제2 및 제3 커패시터를 병렬로 포함하는 커패시터 구조(520)를 형성하도록 구성된다. 상호접속 층(506)을 통해 각 커패시터 구조(520)의 커패시터 전극(예를 들어, 제1 접점(504)의 쌍, 반도체 블록(512)의 쌍, 및 제2 접점(516))의 열의 쌍에 전압이 인가될 수 있고, 전하는 커패시터 유전체(예를 들어, 제1 접점(504)의 쌍, 반도체 블록(512)의 쌍, 및 제2 접점(516) 열들의 쌍 사이의 측방향으로 각각 제1 ILD 층(502)의 일부, 유전체 절단부(510) 및 제2 ILD 층(514)의 일부)에 저장될 수 있다. 커패시터 구조(520)의 정전용량은 제1 접점(504), 유전체 절단부(510), 반도체 블록(512) 및 제2 접점(516)의 치수, 및 제1 ILD 층(502), 유전체 절단부(510) 및 제2 ILD 층(514)의 재료를 포함하지만 이에 제한되지 않는 다양한 요인에 의해 결정될 수 있다.
도 6a 및 6b는 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 또 다른 예시적인 3D 반도체 디바이스(600)의 단면의 평면도 및 측면도를 각각 예시한다. 3D 반도체 디바이스(600)는 반도체 층(608) 및 반도체 층(608)의 제1 측면과 접촉하는 제1 ILD 층(602)을 포함할 수 있다. 일부 실시예에서, 반도체 층(608)은 박막화된 실리콘 기판과 같은 박막화된 기판이고, 제1 ILD 층(602)은 박막화된 기판의 전면에 형성된다. 도 6b에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)(메모리 어레이 칩)와 같은 3D 반도체 디바이스(600)는 다른 반도체 구조(미도시) 상에 적층되도록 역으로 뒤집혀(즉, 박막화된 기판의 전면이 아래를 향함), 제1 ILD 층(602)이 반도체 층(608) 아래에 있고 그와 접촉하도록 한다. 반도체 층(608) 및 제1 ILD 층(602)과 같은 3D 반도체 디바이스(600) 내의 구성요소의 상대적인 위치는, 3D 반도체 디바이스(600)의 전면 및 후면이 반전되는 경우, 이에 따라 변경될 수 있음이 이해된다.
제1 ILD 층(602)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 ILD 층(602)은 실리콘 산화물을 포함하고, 반도체 층(608)은 실리콘을 포함한다. ILD 층(602)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. ILD 층(602)은 3D 반도체 디바이스(600)의 다른 ILD 층에 비해 상대적으로 큰 두께를 가질 수 있다. 3D 반도체 디바이스(600)가 메모리 어레이 칩(예를 들어, 도 1의 제1 반도체 구조(102))인 일부 실시예에서, 3D 반도체 디바이스(600)는 또한 제1 ILD 층(602)과 반도체 층(608)의 동일한 면 상에 있고 제1 ILD 층(602)과 실질적으로 동일 평면인 메모리 스택(예를 들어, 도 1의 메모리 스택(114), 도 6a 및 6b에는 도시되지 않음)에 있어, ILD 층(602)의 두께는 메모리 스택의 두께와 같거나 그보다 더 두껍다. 3D 반도체 디바이스(600)는 또한 메모리 스택을 통해 각각 수직으로 연장되고 반도체 층(608)과 접촉하는 채널 구조(예를 들어, 도 1의 채널 구조(124), 도 6a 및 6b에는 도시되지 않음)를 포함할 수 있다.
3D 반도체 디바이스(600)는 또한 제1 ILD 층(602)을 통해 각각 수직으로 연장되고 반도체 층(508)의 전면과 접촉하는 복수의 제1 접점(604)을 포함한다. 제1 접점(604)은 도 2의 주변 영역(204)과 같은 메모리 스택 외부의 주변 영역에 형성될 수 있다. 일부 실시예에서, 제1 접점(604)의 깊이는 명목상 제1 ILD 층(602)의 두께와 동일하다. 각각의 제1 접점(604)은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착제/장벽 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다. 도 6a에 도시된 바와 같이, 일부 실시예에서, 제1 접점(604)은 측방향으로(예를 들어, 도 6a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한, 벽 형상의 접점을 포함할 수 있다.
일부 실시예에서, 3D 반도체 디바이스(600)는 반도체 층(608)을 통해 각각 수직으로 연장되어 반도체 층(608)을 복수의 반도체 블록(612)으로 분리하는 복수의 유전체 절단부(610)를 더 포함한다. 각 유전체 절단부(610)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료로 채워진 개구부, 예를 들어 트렌치일 수 있다. 일부 실시예에서, 유전체 절단부(610)는 실리콘 산화물을 포함한다. 도 6a 및 6b에 도시된 바와 같이, 유전체 절단부(610)는 반도체 층(608)을 통해 각각 수직으로 연장되고 측방향으로(예를 들어, 도 6a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한, 벽 형상의 유전체 절단부를 포함하여 측방향으로 인터리브된 유전체 절단부(610) 및 반도체 블록(612)을 형성할 수 있다. 일부 실시예에서, 유전체 절단부(610)의 두께는 명목상 반도체 층(608) 및 반도체 블록(612)의 두께와 동일하다. 일부 실시예에서, 유전체 절단부(610)의 측방향 치수(예를 들어, 도 6a에서 y-방향의 길이)는 반도체 층(608)을 별도의 반도체 블록(612)으로 절단하기 위해 반도체 층(608)의 측방향 치수(예를 들어, 도 6a에서 y-방향의 길이)와 명목상 동일하여, 반도체 블록(612)이 유전체 절단부(610)에 의해 서로 전기적으로 절연된다. 일부 실시예에서, 유전체 절단부(610) 및 제1 접점(604)은 도 6a에 도시된 바와 같이 평면도에서 서로 평행하다. 각 반도체 블록(612)은 반도체 층(608)의 일부이고, 따라서 일부 실시예에 따라 반도체 층(608)과 동일한 물질, 예를 들어 실리콘을 갖는다.
일부 실시예에 따라, 제1 접점(604)은 각각 반도체 블록(612) 아래에 있고 그와 접촉한다. 즉, 각 제1 접점(604)은 반도체 블록(612) 중 하나와 접촉하고 전기적으로 연결될 수 있다. 일부 실시예에서, 3D 반도체 디바이스(600)는 MEOL 상호접속 층 및/또는 BEOL 상호접속 층과 같은 상호접속 층(606)을 더 포함하며, 제1 접점(604)과 접촉하고 전기적으로 연결된다.
일부 실시예에서, 3D 반도체 디바이스(600)는 제2 측면, 예를 들어 반도체 층(608)의 후면과 접촉하는 제2 ILD 층(614)을 더 포함한다. 즉, 제1 및 제2 ILD 층(602, 614)은 반도체 층(608), 예를 들어 박막화된 기판의 반대편 측면에 형성될 수 있다. 제2 ILD 층(614)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제2 ILD 층(614)은 실리콘 산화물을 포함한다. 제2 ILD 층(614)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. 일부 실시예에서, 제1 ILD 층(602)의 두께는 제2 ILD 층(614)의 두께보다 두껍다.
3D 반도체 디바이스(400, 500)와 달리, 일부 실시예에 따라, 3D 반도체 디바이스(600)는 제2 ILD 층(614) 및 반도체 층(608) 모두를 통해 각각 수직으로 연장되고 제1 접점(604) 중 하나와 접촉하는 복수의 제3 접점(618)을 더 포함한다. 각 제1 접점(604)은 하나 이상의 제3 접점(618) 아래에 있고 그와 접촉할 수 있다. 도 6a에 도시된 바와 같이, 제3 접점(618)은 일부 실시예에 따라 벽 형상의 접점과는 반대로 복수의 VIA 접점을 포함한다. 예를 들어, 제3 접점(618)은, 도 6a에 도시된 바와 같이, 평면도에서 제1 접점(604) 및 반도체 블록(612)과 정렬된 행 또는 열로 배열될 수 있다. 일부 실시예에서, 각각의 제1 접점(604)은, 도 6a에 도시된 바와 같이, 각각의 반도체 블록(612) 및 각각의 제3 접점 세트(618)와 접촉하고 전기적으로 연결된다. 일부 예에서 제3 접점(618)은 제1 접점(604)과 마찬가지로 벽 형상의 접점일 수 있음이 이해된다. 도 6b에 도시된 바와 같이, 제3 접점(618)의 깊이는 명목상 제2 ILD 층(614) 및 반도체 층(608)의 총 두께와 동일할 수 있다. 각 제3 접점(618)은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착제/장벽 층(예를 들어, TiN)으로 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다. 일부 실시예에서, 반도체 층(608)의 각각의 반도체 블록(612)으로부터 제3 접점(618)을 전기적으로 절연시키기 위해 각각의 제3 접점(618)을 둘러싸는 유전체를 포함하는 스페이서가 형성된다.
도 6a 및 도 6b에 도시된 바와 같이, 복수의 커패시터 구조(620)는 전술한 구성요소에 기초하여 3D 반도체 디바이스(600)에 형성될 수 있다. 일부 실시예에서, 인접한 쌍의 제1 접점(604), 인접한 쌍의 제1 접점(604)들 사이에서 측방향으로 제1 ILD 층(602)의 일부는 도 3의 C1에 응답하는 제1 커패시터를 형성하도록 구성된다. 인접한 쌍의 제1 접점(604)과 접촉하는 인접한 쌍의 반도체 블록(612), 및 인접한 쌍의 반도체 블록(612)들 사이의 측방향 유전체 절단부(610)는 도 3의 C2에 대응하는 제2 커패시터를 형성하도록 구성된다. 인접한 쌍의 제1 접점(604)과 접촉하는 제3 접점(618)(예를 들어, 도 6a의 VIA 접점 평행한 세트의 쌍) 및 제3 접점(618)들 사이의 제2 ILD 층(614)의 일부는 도 3의 C3에 대응하는 제3 커패시터를 형성하도록 구성된다. 일부 실시예에서, 제1, 제2 및 제3 커패시터는 병렬이다. 즉, 인접한 쌍의 제1 접점(604), 인접한 쌍의 제1 접점(604)들 사이의 측방향 제1 ILD 층(602)의 일부, 인접한 쌍의 제1 접점(604)과 접촉하는 인접한 쌍의 반도체 블록(612), 인접한 쌍의 반도체 블록(612)들 사이의 측방향 유전체 절단부(610), 인접한 쌍의 제1 접점(604)과 접촉하는 제3 접점(618) 열의 인접한 쌍, 및 제3 접점(618)의 인접 열들 사이의 측방향 제2 ILD 층(614)의 일부는 제1, 제2 및 제3 커패시터를 병렬로 포함하는 커패시터 구조(620)를 형성하도록 구성된다. 제3 접점(618)의 인접한 열과 그들 사이의 유전체 절단부(610)는 또한 제3 접점(618)의 치수에 따라 커패시터 구조(620)의 제2 커패시터에 기여할 수 있다는 것이 이해된다. 상호접속 층(606)을 통해 각 커패시터 구조(620)의 커패시터 전극(예를 들어, 제1 접점(604)의 쌍, 반도체 블록(612)의 쌍, 및 제3 접점(618) 열의 쌍)에 전압이 인가될 수 있고, 전하는 커패시터 유전체(예를 들어, 제1 접점(604)의 쌍, 반도체 블록(612)의 쌍, 및 제3 접점(618) 열들의 쌍 사이에서 측방향으로 제1 ILD 층(602)의 일부, 유전체 절단부(610) 및 제2 ILD 층(614)의 일부)에 저장될 수 있다. 커패시터 구조(620)의 정전용량은 제1 접점(604), 유전체 절단부(610), 반도체 블록(612) 및 제3 접점(618)의 치수, 및 제1 ILD 층(602), 유전체 절단부(610), 및 제2 ILD 층(614)의 재료를 포함하지만 이에 제한되지 않는 다양한 요인에 의해 결정될 수 있다.
도 7a 및 도 7b는, 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 또 다른 예시적인 3D 반도체 디바이스(700)의 단면의 평면도 및 측면도를 각각 예시한다. 3D 반도체 디바이스(700)는 반도체 층(708) 및 반도체 층(708)의 제1 측면과 접촉하는 제1 ILD 층(702)을 포함할 수 있다. 일부 실시예에서, 반도체 층(708)은 박막화된 실리콘 기판과 같은 박막화된 기판이고, 제1 ILD 층(702)은 박막화된 기판의 전면에 형성된다. 도 7b에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)(메모리 어레이 칩)와 같은 3D 반도체 디바이스(700)는 다른 반도체 구조(미도시) 상에 적층되도록 역으로 뒤집혀(즉, 박막화된 기판의 전면이 아래를 향함), 제1 ILD 층(702)이 반도체 층(708) 아래에 있고 그와 접촉하도록 한다. 반도체 층(708) 및 제1 ILD 층(702)과 같은 3D 반도체 디바이스(700) 내의 구성요소의 상대적인 위치는, 3D 반도체 디바이스(700)의 전면 및 후면이 반전되는 경우, 이에 따라 변경될 수 있음이 이해된다.
제1 ILD 층(702)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 ILD 층(702)은 실리콘 산화물을 포함하고, 반도체 층(708)은 실리콘을 포함한다. ILD 층(702)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. ILD 층(702)은 3D 반도체 디바이스(700)의 기타 ILD 층에 비해 상대적으로 큰 두께를 가질 수 있다. 3D 반도체 디바이스(700)가 메모리 어레이 칩(예를 들어, 도 1의 제1 반도체 구조(102))인 일부 실시예에서, 3D 반도체 디바이스(700)는 또한 제1 ILD 층(702)과 반도체 층(708)의 동일한 측면 상에 있고 제1 ILD 층(702)과 실질적으로 동일 평면인 메모리 스택(예를 들어, 도 1의 메모리 스택(114), 도 7a 및 도 7b에는 도시되지 않음)을 포함하여, ILD 층(702)의 두께는 메모리의 두께와 같거나 그보다 더 두껍다. 3D 반도체 디바이스(700)는 또한 메모리 스택을 통해 각각 수직으로 연장되고 반도체 층(708)과 접촉하는 채널 구조(예를 들어, 도 1의 채널 구조(124), 도 7a 및 7b에는 도시되지 않음)를 포함할 수 있다.
3D 반도체 디바이스(700)는 또한 제1 ILD 층(702)을 통해 각각 수직으로 연장되고 반도체 층(708)의 전면과 접촉하는 복수의 제1 접점(704)을 포함한다. 제1 접점(704)은 도 2의 주변 영역(204)과 같은 메모리 스택 외부의 주변 영역에 형성될 수 있다. 일부 실시예에서, 제1 접점(704)의 깊이는 명목상 제1 ILD 층(702)의 두께와 동일하다. 각 제1 접점(704)은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착제/장벽 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다. 도 7a에 도시된 바와 같이, 일부 실시예에서, 제1 접점(704)은 측방향으로(예를 들어, 도 7a에서 y-방향으로 또는 다른 예에서 x-방향으로) 연장되는 평행한, 벽 형상의 접점을 포함할 수 있다. 일부 실시예에서, 3D 반도체 디바이스(700)는 MEOL 상호접속 층 및/또는 BEOL 상호접속 층과 같은 상호접속 층(706)을 더 포함하며, 제1 접점(704)과 접촉하고 전기적으로 연결된다.
일부 실시예에서, 3D 반도체 디바이스(700)는 제2 측면, 예를 들어 반도체 층(708)의 후면과 접촉하는 제2 ILD 층(714)을 더 포함한다. 즉, 제1 및 제2 ILD 층(702, 714)은 반도체 층(708), 예를 들어 박막화된 기판의 반대편 측면에 형성될 수 있다. 제2 ILD 층(714)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제2 ILD 층(714)은 실리콘 산화물을 포함한다. 제2 ILD 층(714)은 일부 예에서 하나 이상의 실리콘 산화물 층 및 하나 이상의 실리콘 질화물 층과 같은 다중 서브 층을 포함할 수 있다는 것이 이해된다. 일부 실시예에서, 제1 ILD 층(702)의 두께는 제2 ILD 층(714)의 두께보다 두껍다.
3D 반도체 디바이스(400, 500)와 달리, 3D 반도체 디바이스(700)는, 일부 실시예에 따라, 제2 ILD 층(714) 및 반도체 층(708) 모두를 통해 수직으로 각각 연장되고 각각의 제1 접점(704)과 접촉하는 복수의 제4 접점(719)을 더 포함한다. 3D 반도체 디바이스(600)와 달리, 도 7a에 도시된 바와 같이, 제4 접점(719)은 일부 실시예에 따라 VIA 접점의 반대 편에 복수의 벽 형상의 접점을 포함한다. 그 결과, 제1 접점(704)은 각각 제4 접점(719) 아래에 있고 그와 접촉할 수 있다. 예를 들어, 각 제4 접점(719)은, 도 7a에 도시된 바와 같이, 평면도에서 각각의 제1 접점(704)과 정렬될 수 있다. 일부 실시예에서, 평면도에서 제4 접점(719)의 크기가 제1 접점(704)의 크기보다 클 때, 각 제1 접점(704)은 각각의 제4 접점(719)과 접촉하고 그와 전기적으로 연결되지만, 반도체 층(708)은 아니다. 도 7b에 도시된 바와 같이, 제4 접점(719)의 깊이는 명목상 제2 ILD 층(714) 및 반도체 층(708)의 전체 두께와 동일할 수 있다. 각 제4 접점(719)은 금속 층(예를 들어, W, Co, Cu 또는 Al) 또는 접착제/장벽 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층과 같은 하나 이상의 도전 층을 포함할 수 있다. 일부 실시예에서, 반도체 층(708)으로부터 제4 접점(719)을 전기적으로 절연시키기 위해 각 제4 접점(719)을 둘러싸는 유전체를 포함하는 스페이서가 형성된다.
도 7a 및 도 7b에 도시된 바와 같이, 복수의 커패시터 구조(720)는 전술한 구성요소에 기초하여 3D 반도체 디바이스(700)에 형성될 수 있다. 3D 반도체 디바이스(400, 500, 600)와 달리, 3D 반도체 디바이스(700)는 커패시터 구조(720)를 형성하기 위해 반도체 층(708)을 복수의 반도체 블록으로 분리하기 위해 반도체 층(708)을 통해 각각 수직으로 연장되는 복수의 유전체 절단부를 포함하지 않을 수 있다. 일부 예에서, 예를 들어 커패시터 구조(720)가 형성될 수 있는 반도체 층(708)으로부터 영역을 분리하기 위해 유전체 절단부 또는 유사한 구조가 3D 반도체 디바이스(700)에 여전히 형성될 수 있지만, 이는 커패시터 구조(720)의 형성에 직접적으로 기여하지 않을 수 있다는 것이 이해된다.
일부 실시예에서, 인접한 쌍의 제1 접점(704), 인접한 쌍의 제1 접점(704)들 사이에서 측방향 제1 ILD 층(702)의 일부는, 도 3의 C1에 응답하는 제1 커패시터를 형성하도록 구성되고; 인접한 쌍의 제1 접점(704)과 접촉하는 인접한 쌍의 제4 접점(719), 및 인접한 쌍의 제4 접점(719)들 사이의 제2 ILD 층(714)의 일부는 도 3의 C3에 대응하는 제3 커패시터를 형성하도록 구성된다. 일부 실시예에서, 제1 및 제3 커패시터는 병렬이다. 다시 말해서, 인접한 쌍의 제1 접점(704), 인접한 쌍의 제1 접점(704)들 사이에서 측방향 제1 ILD 층(702)의 일부, 인접한 쌍의 제1 접점(604)과 접촉하는 인접한 쌍의 제4 접점(719), 및 인접한 쌍의 제4 접점(719)들 사이에서 측방향 제2 ILD 층(714)의 일부는 제1 및 제3 커패시터를 병렬로 포함하는 커패시터 구조(720)를 형성하도록 구성된다. 상호접속 층(706)을 통해 각 커패시터 구조(720)의 커패시터 전극(예를 들어, 제1 접점(704)의 쌍 및 제4 접점(719)의 쌍)에 전압이 인가될 수 있고, 전하는 커패시터 유전체(예를 들어, 제1 접점(704)의 쌍과 제4 접점(719)의 쌍 사이에서 측방향으로 각각 제1 ILD 층(702)의 일부 및 제2 ILD 층(714)의 일부)에 저장될 수 있다. 커패시터 구조(720)의 정전용량은 제1 접점(704) 및 제4 접점(719)의 치수, 그리고 제1 ILD 층(702) 및 제2 ILD 층(714)의 재료를 포함하지만 이에 제한되지 않는 다양한 요인에 의해 결정될 수 있다.
도 8a 내지 도 8f는, 본 개시 내용의 다양한 실시예에 따라, 온칩 커패시터를 갖는 다양한 예시적인 3D 반도체 디바이스를 형성하기 위한 제조 공정을 예시한다. 도 9a 내지 도 9c는, 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 예시적인 3D 반도체 디바이스를 형성하기 위한 다양한 방법(901, 903, 905)의 흐름도를 예시한다. 도 10은, 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 또 다른 예시적인 3D 반도체 디바이스를 형성하기 위한 방법(1000)의 흐름도를 예시한다. 도 8a-8f, 9a-9c 및 10에 도시된 3차원 반도체 디바이스의 예는 도 4a, 4b, 5a, 5b, 6a, 6b, 7a 및 7b에 도시된 3D 반도체 디바이스(400, 500, 600, 700)를 포함한다. 도 8a-8f, 9a-9c 및 10을 함께 설명한다. 방법(901, 903, 905, 1000)에 도시된 동작은 완전하지 않으며, 다른 동작은 예시된 동작 전, 후 또는 그 사이에 수행될 수 있음이 이해된다. 또한 일부 동작은 동시에 수행되거나 도 9a-9c 및 10에 표시된 것과 다른 순서로 수행될 수 있다.
도 9a 내지 도 9c를 참조하면, 방법(901, 903, 905) 각각은 기판의 제1 측면 상에 제1 ILD 층이 형성되는 동작(902)에서 시작한다. 기판은 실리콘 기판일 수 있다. 제1 측면은 기판의 전면일 수 있다. 일부 실시예에서, 제1 ILD 층은 실리콘 산화물을 포함한다. 도 8a에 도시된 바와 같이, ILD 층(804)은 실리콘 기판(802)의 전면에 형성된다. ILD 층(804)은, 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자 층 퇴적(ALD) 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 퇴적 공정을 사용하여 실리콘 산화물 층 및/또는 실리콘 질화물 층과 같은 하나 이상의 유전체 층을 퇴적함으로써 형성될 수 있다.
각 방법(901, 903, 905)은, 도 9a 내지 9c에 도시된 바와 같이, 동작(904)으로 진행하며, 여기서 제1 ILD 층을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 제1 접점이 형성된다. 일부 실시예에서, 복수의 제1 접점은 복수의 평행한, 벽 형상의 접점을 포함한다. 일부 실시예에서, 메모리 스택이 기판의 제1 측면 상에 형성되고, 메모리 스택을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 채널 구조가 형성된다. 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 더 두꺼울 수 있다. 일부 실시예에서, 메모리 스택과 접촉하는 복수의 워드 라인 접점은 복수의 제1 접점을 형성하기 위한 공정과 동일한 공정으로 형성된다.
도 8a에 도시된 바와 같이, 실리콘 기판(802)의 전면과 접촉하도록 ILD 층(804)을 통해 수직으로 연장되는 접점(806)이 형성된다. 접점(806)을 형성하기 위해, 일부 실시예에 따라, 실리콘 기판(802)의 전면에서 정지된 RIE(reactive ion etch)와 같은 건식 에칭 및/또는 습식 에칭을 사용하여 트렌치와 같은 접촉 개구부가 먼저 ILD 층(804)을 통해 에칭된다. 그 다음, 도전성 재료는, CVD, PVD, ALD 또는 이들의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여, ILD 층(804) 상에 그리고 접촉 개구부 내부로 퇴적되어 접착제/장벽 층 및 각각의 접촉 개구부를 채우는 접촉 코어를 형성할 수 있다. 일부 실시예에서, 에칭 및/또는 CMP와 같은 평탄화 공정이 수행되어 과도한 도전성 재료를 제거하고, ILD 층(804) 및 접점(806)의 상부 표면을 평탄화한다.
도 8a에는 도시되지 않았지만, 3D 메모리 디바이스(예를 들어, 도 1의 3D 메모리 디바이스(100))가 형성되는 일부 예에서, 메모리 스택(예를 들어, 도 1의 메모리 스택(114))은 실리콘 구조(802)의 전면에도 형성될 수 있어서, 접점(806)은 메모리 스택 외부의 주변 영역에 형성될 수 있음이 이해된다. 메모리 스택을 통해 각각 수직으로 연장되는 채널 구조(예를 들어, 도 1의 채널 구조(124))도 형성될 수 있다. 일부 실시예에서, 메모리 스택과 접촉하는 워드 라인 접점(예를 들어, 도 1의 워드 라인 로컬 접점(152))은 접점(806)을 형성하기 위한 공정과 동일한 공정에서 형성되어, 접점(806)의 형성은 제조 흐름에 추가 공정을 도입하지 않는다. 일부 실시예에서, ILD 층(804)의 두께 및 접점(806)의 깊이는 ILD 층(804)의 두께가 메모리 스택의 두께와 같거나 더 두껍도록 메모리 스택의 두께에 기초하여 결정된다.
도 8b에 도시된 바와 같이, 상호접속 층(807)은 접점(806) 위에 그와 접촉하여 형성된다. 또 다른 ILD 층(미도시)은, CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 사용하여, 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료를 ILD 층(804) 상에 퇴적함으로써 형성될 수 있다. 상호접점은 습식 에칭 및/또는 건식 에칭(예를 들어, RIE)을 사용하여 ILD 층을 통해 접촉 개구부를 에칭한 다음, ALD, CVD, PVD, 임의의 다른 적합한 공정 또는 이들의 임의의 조합을 사용하여 접촉 개구부를 도전성 재료로 채움으로써 형성될 수 있다.
각 방법(901, 903, 905)은, 도 9a 내지 9c에 도시된 바와 같이, 동작(906)으로 진행하며, 여기서 기판은 기판의 제1 측면 반대편에 있는 제2 측면으로부터 박막화된다. 제2 측면은 기판의 후면일 수 있다. 도 8c에 도시된 바와 같이, 실리콘 기판(802)(도 8b에 도시됨) 및 그 위에 형성된 구성요소(예를 들어, ILD 층(804) 및 접점(806))은 역으로 뒤집어지고, CMP, 연삭 및 에칭과 같은 하나 이상의 박막화 공정을 이용하여 그 후면으로부터 박막화되어 반도체 층(즉, 박막화된 실리콘 기판(802))을 형성한다.
각 방법(901, 903, 905)은, 도 9a 내지 9c에 도시된 바와 같이, 동작(908)으로 진행하며, 여기서 박막화된 기판을 통해 각각 수직으로 연장되는 복수의 유전체 절단부가 박막화된 기판을 복수의 반도체 블록으로 분리하도록 형성되어, 복수의 반도체 블록이 복수의 제1 접점과 각각 접촉한다. 일부 실시예에서, 복수의 유전체 절단부는 박막화된 기판을 통해 각각 수직으로 연장되고, 측방향으로 인터리브된 유전체 절단부 및 반도체 블록을 형성하도록 측방향으로 연장되는 복수의 평행한, 벽 형상의 유전체 절단부를 포함한다. 도 9a에 도시된 바와 같은 일부 실시예에서, 이에 의해 커패시터 구조가 3D 반도체 디바이스(예를 들어, 도 4a 및 4b의 3D 반도체 디바이스(400))에 형성된다. 커패시터 구조는 제1 접점의 쌍과 그 사이에 있는 제1 ILD 층의 일부를 갖는 제1 커패시터를 포함할 수 있다. 커패시터 구조는 또한 반도체 블록의 쌍과 그 사이의 유전체 절단부를 갖는 제2 커패시터를 포함할 수 있다.
도 8c에 도시된 바와 같이, 유전체 절단부(808)는 ILD 층(804)과 접촉하도록 박막화된 실리콘 기판(802)을 통해 수직으로 연장되어 형성된다. 유전체 절단부(808)는 박막화된 실리콘 기판(802)을 별도의 반도체 블록(810)으로 분리하여, 반도체 블록(810)이 각각 접점(806)과 접촉하도록 할 수 있다. 유전체 절단부(808)를 형성하기 위해, 일부 실시예에 따라, 절단 개구부에 의해 분리된 결과적인 반도체 블록(810)이 각각 접점(806)과 정렬되도록, 트렌치와 같은 절단 개구부가 접점(806)의 위치에 기초한 리소그래피 공정을 사용하여 먼저 패턴화된다. 그 다음, 일부 실시예에 따라, ILD 층(804)에서 중단된 RIE와 같은 습식 에칭 및/또는 건식 에칭을 사용하여 패턴화된 절단 개구부가 박막화된 실리콘 기판(802)을 통해 에칭될 수 있다. 그 다음, 유전체 재료는 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여, 박막화된 실리콘 기판(802)의 후면 상에 그리고 절단 개구부 내부로 퇴적될 수 있다. 일부 실시예에서, 에칭 및/또는 CMP와 같은 평탄화 공정이 수행되어 과도한 유전체 재료를 제거하고, 박막화된 실리콘 기판(802) 및 유전체 절단부(808)의 상부 표면을 평탄화한다.
각 방법(903, 905)은, 도 9b 및 9c에 도시된 바와 같이, 동작(910)으로 진행하며, 여기서 제2 ILD 층은 박막화된 기판의 제2 측면 상에 형성된다. 일부 실시예에서, 제2 ILD 층은 실리콘 산화물을 포함한다. 도 8d 및 8e에 도시된 바와 같이, 박막화된 실리콘 기판(802)의 후면에 ILD 층(812)이 형성된다. ILD 층(812)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여 실리콘 산화물 층 및/또는 실리콘 질화물 층과 같은 하나 이상의 유전체 층을 퇴적함으로써 형성될 수 있다.
방법(903)은, 도 9b에 예시된 바와 같이, 동작(910)으로부터 동작(912)으로 진행하며, 여기서 제2 ILD 층을 통해 각각 수직으로 연장되는 복수의 제2 접점이 형성되어, 복수의 반도체 블록 각각이 하나 이상의 제2 접점과 접촉한다. 일부 실시예에서, 복수의 제2 접점은 복수의 VIA 접점을 포함한다. 일부 실시예에서, 제2 ILD 층을 통해 수직으로 연장되고 박막화된 기판과 접촉하는 소스 접점은 복수의 제2 접점을 형성하기 위한 공정과 동일한 공정에서 형성된다. 이에 의해 커패시터 구조가 3D 반도체 디바이스(예를 들어, 도 5a 및 5b의 3D 반도체 디바이스(500))에 형성된다. 커패시터 구조는 제1 접점의 쌍과 그 사이에 있는 제1 ILD 층의 일부를 갖는 제1 커패시터를 포함할 수 있다. 커패시터 구조는 또한 반도체 블록의 쌍과 그 사이의 유전체 절단부를 갖는 제2 커패시터를 포함할 수 있다. 커패시터는 제2 접점 세트의 쌍과 그 사이의 제2 ILD 층의 일부를 갖는 제3 커패시터를 더 포함할 수 있다.
도 8d에 도시된 바와 같이, 박막화된 실리콘 기판(802)의 반도체 블록(810)과 접촉하도록 ILD 층(812)을 통해 수직으로 연장되는 접점(814)이 형성된다. 접점(814)을 형성하기 위해, VIA 홀과 같은 접점 개구부는 반도체 블록(810)의 위치에 기초한 리소그래피 공정을 사용하여 먼저 패턴화되어, 일부 실시예에 따라, 각 반도체 블록(810)이 접촉 개구부의 각각의 세트와 정렬된다. 그 다음, 패턴화된 접촉 개구부는 일부 실시예에 따라 박막화된 실리콘 기판(802)에서 멈추는 RIE와 같은 건식 에칭 및/또는 습식 에칭을 사용하여 ILD 층(812)을 통해 에칭될 수 있다. 그 다음, 도전성 재료는, 접착제 층/장벽 층 및 각 접점(814)의 접촉 코어를 형성하기 위해, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여, ILD 층(812) 상에 그리고 접촉 개구부 내부로 퇴적될 수 있다. 일부 실시예에서, 에칭 및/또는 CMP와 같은 평탄화 공정이 수행되어 과도한 도전성 재료를 제거하고 ILD 층(812) 및 접점(814)의 상부 표면을 평탄화한다. 일부 실시예에서, ILD 층(812)을 통과하고 박막화된 실리콘 기판(802)과 접촉하는 소스 접점(예를 들어, 도 1의 후면 소스 접점(132))은 접점(814)을 형성하기 위한 공정과 동일한 공정에서 형성되어, 접점(814)의 형성이 제조 흐름에 추가 공정을 도입하지 않는다.
대안으로, 방법(905)은, 도 9c에 예시된 바와 같이, 동작(910)으로부터 동작(914)으로 진행하며, 여기서 제2 ILD 층 및 박막화된 기판을 통해 각각 수직으로 연장되는 복수의 제3 접점이 형성되어, 복수의 제1 접점 각각이 하나 이상의 제3 접점과 접촉한다. 일부 실시예에서, 복수의 제3 접점은 복수의 VIA 접점을 포함한다. 일부 실시예에서, 제2 ILD 층 및 박막화된 기판을 통해 수직으로 연장되는 패드 접점이 복수의 제3 접점을 형성하기 위한 공정과 동일한 공정에서 형성되고, 접촉 패드는 패드 접점 위에 형성되고 그와 접촉한다. 이에 의해, 커패시터 구조가 3D 반도체 디바이스(예를 들어, 도 6a 및 6b의 3D 반도체 디바이스(600))에 형성된다. 커패시터 구조는 제1 접점의 쌍과 그 사이에 있는 제1 ILD 층의 일부를 갖는 제1 커패시터를 포함할 수 있다. 커패시터 구조는 또한 반도체 블록의 쌍과 그 사이에 유전체 절단부를 갖는 제2 커패시터를 포함할 수 있다. 커패시터는 제3 접점 세트의 쌍과 그 사이에 제2 ILD 층의 일부를 갖는 제3 커패시터를 더 포함할 수 있다.
도 8e에 도시된 바와 같이, 접점(816)은 접점(806)과 접촉하도록 ILD 층(812) 및 박막화된 실리콘 기판(802)을 통해 수직으로 연장되어 형성된다. 접점(816)을 형성하기 위해, VIA 홀과 같은 접촉 개구부는, 일부 실시예에 따라, 각 접점(806)이 접촉 개구부 각각의 세트와 정렬되도록 접점(806)의 위치에 기초한 리소그래피 공정을 이용하여 먼저 패턴화된다. 그 다음, 일부 실시예에 따라, 접점(806)에서 정지된 RIE와 같은 건식 에칭 및/또는 습식 에칭을 이용하여 패턴화된 접촉 개구부가 ILD 층(812) 및 박막화된 실리콘 기판(802)을 통해 에칭될 수 있다. 도전성 재료는, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여, ILD 층(812) 상에 및 접촉 개구부 내부로 퇴적되어 접착제 층/장벽 층 및 각 접점(816)의 접촉 코어를 형성한다. 일부 실시예에서, 에칭 및/또는 CMP와 같은 평탄화 공정이 수행되어 과도한 도전성 재료를 제거하고 ILD 층(812) 및 접점(816)의 상부 표면을 평탄화한다. 일부 실시예에서, ILD 층(812) 및 박막화된 실리콘 기판(802)을 통한 패드 접점(예를 들어, 도 1의 접점(144))은 접점(816)을 형성하기 위한 공정과 동일한 공정에서 형성되어, 접점(816)의 형성이 추가 공정을 제조 흐름에 도입하지 않도록 한다. 그 다음, 접촉 패드(예를 들어, 도 1의 접촉 패드(140))가 패드 접점 위에 그리고 그와 접촉하여 형성될 수 있다.
도 10을 참조하면, 방법(1000)은 기판의 제1 측면 상에 제1 ILD 층이 형성되는 동작(1002)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 제1 측면은 기판의 전면일 수 있다. 일부 실시예에서, 제1 ILD 층은 실리콘 산화물을 포함한다. 도 8a에 도시된 바와 같이, ILD 층(804)은 실리콘 기판(802)의 전면에 형성된다. ILD 층(804)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 실리콘 산화물 층 및/또는 실리콘 질화물 층과 같은 하나 이상의 유전체 층을 퇴적함으로써 형성될 수 있다.
방법(1000)은, 도 10에 도시된 바와 같이, 동작(1004)으로 진행하며, 여기서 제1 ILD 층을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 제1 접점이 형성된다. 일부 실시예에서, 복수의 제1 접점은 복수의 평행한, 벽 형상의 접점을 포함한다. 일부 실시예에서, 메모리 스택이 기판의 제1 측면 상에 형성되고, 메모리 스택을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 채널 구조가 형성된다. 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 더 두꺼울 수 있다. 일부 실시예에서, 메모리 스택과 접촉하는 복수의 워드 라인 접점은 복수의 제1 접점을 형성하기 위한 공정과 동일한 공정으로 형성된다.
도 8a에 도시된 바와 같이, 실리콘 기판(802)의 전면과 접촉하도록 ILD 층(804)을 통해 수직으로 연장되는 접점(806)이 형성된다. 접점(806)을 형성하기 위해, 일부 실시예에 따라, 실리콘 기판(802)의 전면에서 중단된 RIE와 같은 건식 에칭 및/또는 습식 에칭을 이용하여 트렌치와 같은 컨택 개구부가 먼저 ILD 층(804)을 통해 에칭된다. 그 다음, 도전성 재료는, CVD, PVD, ALD 또는 이들의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여, 접착제/장벽 층과 각 접촉 개구부를 채우는 접촉 코어를 형성하기 위해, ILD 층(804) 상에 그리고 접촉 개구부 내부로 퇴적될 수 있다. 일부 실시예에서, 에칭 및/또는 CMP와 같은 평탄화 공정이 수행되어 과도한 도전성 재료를 제거하고 ILD 층(804) 및 접점(806)의 상부 표면을 평탄화한다.
도 8a에 도시되지는 않았지만, 3D 메모리 디바이스(예를 들어, 도 1의 3D 메모리 디바이스(100))가 형성되는 일부 예에서, 메모리 스택(예를 들어, 도 1의 메모리 스택(114))은 실리콘 구조(802)의 전면에도 형성될 수 있어서, 접점(806)은 메모리 스택 외부의 주변 영역에 형성될 수 있음이 이해된다. 메모리 스택을 통해 각각 수직으로 연장되는 채널 구조(예를 들어, 도 1의 채널 구조(124))도 형성될 수 있다. 일부 실시예에서, 메모리 스택과 접촉하는 워드 라인 접점(예를 들어, 도 1의 워드 라인 로컬 접점(152))은 접점(806)을 형성하기 위한 공정과 동일한 공정에서 형성되어, 접점(806)의 형성이 추가적인 공정을 제조 흐름에 도입하지 않는다. 일부 실시예에서, ILD 층(804)의 두께 및 접점(806)의 깊이는, ILD 층(804)의 두께가 메모리 스택의 두께와 같거나 더 두껍도록 하기 위해 메모리 스택의 두께에 기초하여 결정된다.
도 8b에 도시된 바와 같이, 상호접속 층(807)은 접점(806) 위에 있고 그와 접촉하여 형성된다. 또 다른 ILD 층(미도시)은 CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막화 퇴적 공정을 이용하여 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료를 ILD 층(804)의 상부에 퇴적함으로써 ILD 층(804) 상에 형성될 수 있다. 상호접속부는 습식 에칭 및/또는 건식 에칭, 예를 들어 RIE를 이용하여 ILD 층을 통해 접촉 개구부를 에칭한 다음, ALD, CVD, PVD, 임의의 다른 적합한 공정 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 이용하여 접촉 개구부를 도전성 재료로 채움으로써 형성될 수 있다.
방법(1000)은, 도 10에 도시된 바와 같이, 동작(1006)으로 진행하며, 여기서 기판은 기판의 제1 측면의 반대편에 있는 제2 측면으로부터 박막화된다. 제2 측면은 기판의 후면일 수 있다. 도 8c에 도시된 바와 같이, 실리콘 기판(802)(도 8b에 도시됨) 및 그 위에 형성된 구성요소(예를 들어, ILD 층(804) 및 접점(806))은 역으로 뒤집어지고, 반도체 층(즉, 박막화된 실리콘 기판(802))을 형성하기 위해, CMP, 연삭 및 에칭과 같은 하나 이상의 박막화 공정을 이용하여 그 후면으로부터 박막화된다.
방법(1000)은, 도 10에 도시된 바와 같이, 동작(1008)으로 진행하며, 여기서 박막화된 기판의 제2 측면 상에 제2 ILD 층이 형성된다. 일부 실시예에서, 제2 ILD 층은 실리콘 산화물을 포함한다. 도 8f에 도시된 바와 같이, ILD 층(812)은 박막화된 실리콘 기판(802)의 후면에 형성된다. ILD 층(812)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 실리콘 산화물 층 및/또는 실리콘 질화물 층과 같은 하나 이상의 유전체 층을 퇴적함으로써 형성될 수 있다.
방법(1000)은, 도 10에 예시된 바와 같이, 동작(1010)으로 진행하며, 여기서 제2 ILD 층 및 박막화된 기판을 통해 각각 수직으로 연장되고 복수의 제1 접점과 각각 접촉하는 복수의 제2 접점이 형성된다. 일부 실시예에서, 복수의 제2 접점은 복수의 벽 형상의 접점을 포함한다. 일부 실시예에서, 복수의 제2 접점을 형성하기 위한 공정과 동일한 공정에서 제2 ILD 층 및 박막화된 기판을 통해 수직으로 연장되는 패드 접점이 형성되고, 접촉 패드가 패드 접점 위에 있고 그와 접촉하여 형성된다. 이에 의해 커패시터 구조가 3D 반도체 디바이스(예를 들어, 도 7a 및 7b의 3D 반도체 디바이스(700))에 형성된다. 커패시터 구조는 제1 접점의 쌍과 그 사이에 있는 제1 ILD 층의 일부를 갖는 제1 커패시터를 포함할 수 있다. 커패시터는 또한 제2 접점의 쌍과 그 사이에 있는 제2 ILD 층의 일부를 갖는 제3 커패시터를 포함할 수 있다.
도 8f에 도시된 바와 같이, 접점(818)은 접점(806)과 접촉하도록 ILD 층(812) 및 박막화된 실리콘 기판(802)을 통해 수직으로 연장되도록 형성된다. 접점(818)을 형성하기 위해, 일부 실시예에 따라, 각 접점(806)이 각각의 접촉 개구부와 정렬되도록, 접점(806)의 위치에 기초한 리소그래피 공정을 이용하여 트렌치와 같은 접촉 개구부가 먼저 패턴화된다. 그 다음, 일부 실시예에 따라, 접점(806)에서 정지된 RIE와 같은 건식 에칭 및/또는 습식 에칭을 이용하여 패턴화된 접촉 개구부가 ILD 층(812) 및 박막화된 실리콘 기판(802)을 통해 에칭될 수 있다. 그 다음, 도전성 재료는 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여, ILD 층(812) 상에 그리고 접촉 개구부 내부로 퇴적되어 접착제 층/장벽 층 및 각 접점(818)의 접촉 코어(818)를 형성할 수 있다. 일부 실시예에서, 유전체 재료는 스페이서를 형성하기 위해 먼저 접촉 개구부 내부로 퇴적된다. 일부 실시예에서, 에칭 및/또는 CMP와 같은 평탄화 공정이 수행되어 과도한 도전성 재료를 제거하고 ILD 층(812) 및 접점(818)의 상부 표면을 평탄화한다. 일부 실시예에서, ILD 층(812) 및 박막화된 실리콘 기판(802)을 통한 패드 접점(예를 들어, 도 1의 접점(144))은 접점(818)을 형성하기 위한 공정과 동일한 공정에서 형성되어, 접점(818)의 형성이 추가 공정을 제조 흐름에 도입하지 않도록 한다. 그 다음, 접촉 패드(예를 들어, 도 1의 접촉 패드(140))가 패드 접점 위에 그리고 그와 접촉하여 형성될 수 있다.
도 11은, 본 개시 내용의 일부 실시예에 따라, 온칩 커패시터를 갖는 예시적인 3D 반도체 디바이스를 동작시키기 위한 방법(1100)의 흐름도를 예시한다. 도 11에 도시된 3차원 반도체 디바이스의 예로는, 도 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b에 도시된 3차원 반도체 디바이스(400, 500, 600, 700)가 있다. 도 11은 도 3을 참조하여 설명한다. 방법(1100)에 도시된 동작은 완전하지 않으며 다른 동작은 예시된 동작 전, 후 또는 그 사이에 수행될 수 있음이 이해된다. 또한, 일부 동작은 동시에 수행되거나 도 11에 도시된 것과 다른 순서로 수행될 수 있다.
도 11을 참조하면, 방법(1100)은 동작(1102)에서 시작하며, 여기서 제1 커패시터와 3D 반도체 디바이스의 제2 및 제3 커패시터 중 적어도 하나가 동시에 충전된다. 일부 실시예에서, 제1 커패시터와 제2 및 제3 커패시터 중 적어도 하나는 병렬이다. 3D 반도체 디바이스는 제1 ILD 층, 반도체 층 및 제2 ILD 층, 예를 들어 도 3의 제1 ILD 층(302), 반도체 층(304) 및 제2 ILD 층(306)의 스택을 포함할 수 있다. 도 3에 도시된 바와 같이, 제1 ILD 층(302)을 통해 각각 수직으로 연장되는 제1 접점의 쌍과 그 사이의 제1 ILD 층(302)의 일부는, 제1 접점의 쌍에 전압을 인가함으로써 충전될 수 있는 제1 커패시터(C1)를 형성하도록 구성될 수 있다. 반도체 층(304)을 통해 수직으로 연장되는 유전체 절단부에 의해 분리된 반도체 층(304) 부분의 쌍 및 그 사이의 유전체 절단부는 반도체 층(304) 부분의 쌍에 전압을 인가함으로써 충전될 수 있는 제2 커패시터(C2)를 형성하도록 구성될 수 있다. 각각 제2 ILD 층(306)을 수직으로 연장되는 제2 접점의 쌍과 그 사이의 제2 ILD 층(306)의 일부는 제2 접점의 쌍에 전압을 인가함으로써 충전될 수 있는 제3 커패시터(C3)를 형성하도록 구성될 수 있다.
방법(1100)은, 도 11에 예시되 바와 같이, 동작(1104)으로 진행하며, 여기서 전압은 제1 커패시터와 제2 및 제3 커패시터 중 적어도 하나에 의해 동시에 공급된다. 도 3에 도시된 바와 같이, 제1 커패시터(C1)와 제2 및 제3 커패시터(C2, C3) 중 적어도 하나에는 전하가 저장될 수 있다. 제1커패시터(C1)와 제2 및 제3커패시터(C2, C3) 중 적어도 하나는 배터리로 동작하여 커패시터에 충전된 전압을 동시에 공급하여 저장된 전하를 필요에 따라 방출할 수 있다.
본 개시 내용의 일 양태에 따르면, 반도체 디바이스를 형성하는 방법이 설명된다. 제1 ILD 층은 기판의 제1 측면 상에 형성된다. 제1 ILD 층을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 제1 접점이 형성된다. 기판은 기판의 제1 측면의 반대편에 있는 제2 측면으로부터 박막화된다. 박막화된 기판을 통해 각각 수직으로 연장되는 복수의 유전체 절단부는 박막화된 기판을 복수의 반도체 블록으로 분리하도록 형성되어, 복수의 반도체 블록이 복수의 제1 접점과 각각 접촉한다.
일부 실시예에서, 복수의 제1 접점은 복수의 평행한, 벽 형상의 접점을 포함한다.
일부 실시예에서, 복수의 유전체 절단부는 반도체 층을 통해 각각 수직으로 연장되고 측방향으로 연장되어 측방향으로 인터리브된 유전체 절단부 및 반도체 블록을 형성하기 위해 복수의 평행한, 벽 형상의 유전체 절단부를 포함한다.
일부 실시예에서, 복수의 유전체 절단부는 박막화된 기판을 통해 각각 수직으로 연장되고 측방향으로 연장되어, 측방향으로 인터리브된 유전체 절단부 및 반도체 블록을 형성하기 위해 복수의 평행한, 벽 형상의 유전체 절단부를 포함한다.
일부 실시예에서, 기판을 박막화하기 전에, 기판의 제1 측면 상에 메모리 스택이 형성되고, 메모리 스택을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 채널 구조가 형성된다. 일부 실시예에서, 복수의 제1 접점은 메모리 스택 외부의 주변 영역에 형성된다.
일부 실시예에서, 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 더 그보다 더 두껍다.
일부 실시예에서, 메모리 스택과 접촉하는 복수의 워드 라인 접점은 복수의 제1 접점을 형성하기 위한 공정과 동일한 공정에서 형성된다.
일부 실시예에서, 박막화된 기판의 제2 측면 상에 제2 ILD 층이 형성되고, 제2 ILD 층을 통해 각각 수직으로 연장되는 복수의 제2 접점이 형성되어, 복수의 반도체 블록 각각이 하나 이상의 제2 접점과 접촉한다.
일부 실시예에서, 복수의 제2 접점은 복수의 VIA 접점을 포함한다.
일부 실시예에서, 제2 ILD 층을 통해 수직으로 연장되고 박막화된 기판과 접촉하는 소스 접점이 복수의 제2 접점을 형성하기 위한 공정과 동일한 공정에서 형성된다.
일부 실시예에서, 제2 ILD 층이 박막화된 기판의 제2 측면 상에 형성되고, 제2 ILD 층 및 박막화된 기판을 통해 각각 수직으로 연장되는 복수의 제3 접점이 형성되어, 복수의 제1 접점 각각은 하나 이상의 제3 접점과 접촉한다.
일부 실시예에서, 복수의 제3 접점은 복수의 VIA 접점을 포함한다.
일부 실시예에서, 제2 ILD 층과 박막화된 기판을 통해 수직으로 연장되는 패드 접점은 복수의 제3 접점을 형성하기 위한 공정과 동일한 공정에서 형성되고, 패드 접점 위에 있고 그와 접촉하는 접촉 패드가 형성된다.
본 개시 내용의 다른 양상에 따르면, 반도체 디바이스를 형성하는 방법이 설명된다. 제1 ILD 층은 기판의 제1 측면 상에 형성된다. 제1 ILD 층을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 제1 접점이 형성된다. 기판은 기판의 제1 측면의 반대편에 있는 제2 측면으로부터 박막화된다. 제2 ILD 층은 박막화된 기판의 제2 측면에 형성된다. 제2 ILD 층 및 박막화된 기판을 통해 각각 수직으로 연장되고 복수의 제1 접점과 각각 접촉하는 복수의 제2 접점이 형성된다.
일부 실시예에서, 복수의 제1 접점은 복수의 평행한, 벽 형상의 접점을 포함하고, 복수의 제2 접점은 복수의 평행한, 벽 형상의 접점을 포함한다.
일부 실시예에서, 기판을 박막화 하기 전에, 기판의 제1 측면 상에 메모리 스택이 형성되고, 메모리 스택을 통해 각각 수직으로 연장되고 기판과 접촉하는 복수의 채널 구조가 형성된다. 복수의 제1 접점은 메모리 스택 외부의 주변 영역에 형성된다.
일부 실시예에서, 제1 ILD 층의 두께는 메모리 스택의 두께와 같거나 그보다 더 두껍다.
일부 실시예에서, 메모리 스택과 접촉하는 복수의 워드 라인 접점은 복수의 제1 접점을 형성하기 위한 공정과 동일한 공정에서 형성된다.
일부 실시예에서, 제2 ILD 층과 박막화된 기판을 통해 수직으로 연장되는 패드 접점이 복수의 제3 접점을 형성하기 위한 공정과 동일한 공정에서 형성되고, 패드 접점 위에 있고 그와 접촉하는 접촉 패드가 형성된다.
본 개시 내용의 또 다른 양상에 따르면, 제1 ILD 층, 반도체 층 및 제2 ILD 층의 스택, 및 커패시터 구조를 포함하는 3D 반도체 디바이스를 동작시키는 방법이 개시된다. 제1 커패시터와 제2 커패시터 또는 제3 커패시터 중 적어도 하나는 동시에 충전된다. 제1 커패시터는 제1 ILD 층을 통해 각각 수직으로 연장되는 제1 접점의 쌍에 전압을 인가함으로써 충전된다. 제2 커패시터는 반도체 층을 통해 수직으로 연장되는 유전체 절단부에 의해 분리된 반도체 층 쌍의 부분에 전압을 인가함으로써 충전된다. 제2 ILD 층을 통해 각각 수직으로 연장되는 제2 접점 쌍에 전압을 인가함으로써 제3 커패시터가 충전된다.
일부 실시예에서, 제1 커패시터와 제2 커패시터 또는 제3 커패시터 중 적어도 하나는 병렬이다.
특정 실시예들에 대한 전술한 설명은 당업자가 과도한 실험 없이 본 개시 내용의 일반적인 개념 내에서, 다양한 응용을 위해 이러한 특정 실시예를 당업계의 지식을 이용하여 용이하게 수정 및/또는 조정할 수 있도록 본 개시 내용의 일반적인 특징을 충실히 설명할 것이다. 따라서, 이러한 조정 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 속하려 한다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 교시 및 지침에 비추어 당업자에 의해 해석되어야 한다.
본 개시 내용의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 블록의 도움으로 앞서 설명되었다. 이들 기능적 구성 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약서는 본 발명자(들)에 의해 고려되는 본 개시 내용의 실시예들 중 전부가 아닌 하나 이상을 설명할 수 있고, 따라서 본 개시 내용 및 첨부된 청구 범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시 내용의 폭 및 범위는 전술한 예시적인 실시예들 중 어느 것에 의해 제한되지 않아야 하고, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.
100, 200, 400, 500, 600, 700: 3D 메모리 디바이스
101: 기판 102: 제1 반도체 구조
104: 제2 반도체 구조 106: 본딩 인터페이스
108: 주변 회로 110, 112: 본딩 층
111, 113: 본딩 접점 114: 메모리 스택
116: 도전 층 118: 유전체 층
120: 제1 반도체 층 122: 제2 반도체 층
124: 채널 구조 126: 메모리 필름
128: 반도체 채널 129: 채널 플러그
130: 절연 구조 132: 소스 접점
133: 상호접속 층 134, 154: ILD 층
136: 재분배 층 138: 패시베이션 층
140, 206: 접촉 패드 142, 144, 806, 814, 816: 접점
146, 148, 158: 주변 접점 150: 채널 로컬 접점
152: 라인 로컬 접점 154, 812: ILD 층
156, 300, 420, 520, 620, 720: 커패시터 구조
160: 유전체 절단부 202: 코어 어레이 영역
204: 주변 영역 302, 502, 602, 702: 제1 ILD 층
304; 반도체 층 306, 414, 514, 614, 714: 제2 ILD 층
404, 504, 604, 704: 제1 접점
516: 제2 접점 406, 606, 706, 807: 상호접속 층
408,508, 608, 708: 반도체 층 410, 510, 610, 808: 절단부
412, 512, 612, 810: 반도체 블록
618: 제3 접점 719: 제4 접점
802: 실리콘 기판 804: ILD 층
806, 818: 접점

Claims (20)

  1. 반도체 디바이스 형성 방법으로서,
    기판의 제1 측면 상에 제1 층간 유전체(ILD) 층을 형성하는 단계;
    각각이 상기 제1 ILD 층을 통해 수직으로 연장되고 상기 기판과 접촉하는 복수의 제1 접점을 형성하는 단계;
    상기 기판의 제1 측면의 반대편에 있는 제2 측면으로부터 상기 기판을 박막화하는 단계; 및
    복수의 반도체 블록이 복수의 제1 접점과 각각 접촉하도록, 박막화된 기판을 상기 복수의 반도체 블록으로 분리하기 위해, 상기 박막화된 기판을 통해 각각 수직으로 연장되는 복수의 유전체 절단부를 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 복수의 제1 접점은 복수의 평행한 벽 형상의 접점을 포함하는, 반도체 디바이스 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 유전체 절단부는 상기 박막화된 기판을 통해 각각 수직으로 연장되고 측방향으로 연장되어 측방향으로 인터리브된 상기 유전체 절단부와 상기 반도체 블록을 형성하는 복수의 평행한, 복수의 벽 형상의 유전체 절단부를 포함하는, 반도체 디바이스 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판을 박막화 하는 단계 전에, 상기 기판의 제1 측면 상에 메모리 스택, 및 상기 메모리 스택을 통해 각각 수직으로 연장되고 상기 기판과 접촉하는 복수의 채널 구조를 형성하는 단계를 더 포함하고, 상기 복수의 제1 접점은 상기 메모리 스택 외부의 주변 영역에 형성되는, 반도체 디바이스 형성 방법.
  5. 제4항에 있어서,
    상기 제1 ILD 층의 두께는 상기 메모리 스택의 두께와 같거나 더 두꺼운, 반도체 디바이스 형성 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 복수의 제1 접점을 형성하기 위한 공정과 동일한 공정에서 상기 메모리 스택과 접촉하는 복수의 워드라인 접점을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 박막화된 기판의 제2 측면 상에 제2 ILD 층을 형성하는 단계; 및
    상기 복수의 반도체 블록 각각이 하나 이상의 제2 접점과 접촉하도록, 제2 ILD 층을 통해 수직으로 각각 연장되는 복수의 제2 접점을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  8. 제7항에 있어서,
    상기 복수의 제2 접점은 복수의 수직 상호접속 액세스(VIA) 접점을 포함하는, 반도체 디바이스 형성 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 복수의 제2 접점을 형성하기 위한 공정과 동일한 공정에서 상기 제2 ILD 층을 통해 수직으로 연장되고 상기 박막화된 기판과 접촉하는 소스 접점을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 박막화된 기판의 제2 측면 상에 제2 ILD 층을 형성하는 단계; 및
    상기 복수의 제1 접점 각각이 하나 이상의 제3 접점과 접촉하도록, 상기 제2 ILD 층 및 상기 박막화된 기판을 통해 각각 수직으로 연장되는 복수의 제3 접점을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  11. 제10항에 있어서,
    상기 복수의 제3 접점은 복수의 VIA 접점을 포함하는, 반도체 디바이스 형성 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 복수의 제3 접점을 형성하기 위한 공정과 동일한 공정에서 상기 제2 ILD 층 및 상기 박막화된 기판을 통해 수직으로 연장되는 패드 접점을 형성하는 단계; 및
    상기 패드 접점 위에 그리고 그와 접촉하는 접촉 패드를 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  13. 반도체 디바이스 형성 방법으로서,
    기판의 제1 측면 상에 제1 층간 유전체(ILD) 층을 형성하는 단계;
    제1 ILD 층을 통해 각각 수직으로 연장되고 상기 기판과 접촉하는 복수의 제1 접점을 형성하는 단계;
    상기 기판의 제1 측면 반대편에 있는 제2 측면으로부터 상기 기판을 박막화하는 단계;
    박막화된 기판의 제2 측면 상에 제2 ILD 층을 형성하는 단계; 및
    상기 제2 ILD 층 및 상기 박막화된 기판을 통해 각각 수직으로 연장되고 상기 복수의 제1 접점과 각각 접촉하는 복수의 제2 접점을 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  14. 제13항에 있어서,
    상기 복수의 제1 접점은 복수의 평행한 벽 형상의 접점을 포함하고, 그리고 상기 복수의 제2 접점은 복수의 평행한 벽 형상의 접점을 포함하는, 반도체 디바이스 형성 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 기판을 박막화하는 단계 전에, 상기 기판의 제1 측면 상에 메모리 스택, 및 상기 메모리 스택을 통해 각각 수직으로 연장되고 상기 기판과 접촉하는 복수의 채널 구조를 형성하는 단계를 더 포함하고, 상기 복수의 제1 접점은 상기 메모리 스택 외부의 주변 영역에 형성되는, 반도체 디바이스 형성 방법.
  16. 제15항에 있어서,
    상기 제1 ILD 층의 두께는 상기 메모리 스택의 두께와 같거나 더 두꺼운, 반도체 디바이스 형성 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 복수의 제1 접점을 형성하기 위한 공정과 동일한 공정으로 상기 메모리 스택과 접하는 복수의 워드라인 접점을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서,
    상기 복수의 제2 접점을 형성하기 위한 공정과 동일한 공정에서 상기 제2 ILD 층 및 상기 박막화된 기판을 통해 수직으로 연장되는 패드 접점을 형성하는 단계; 및
    상기 패드 접점 위 및 그와 접촉하여 접촉 패드를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 형성 방법.
  19. 제1 층간 유전체(ILD) 층, 반도체 층 및 제2 IDL 층의 스택을 포함하는 3차원(3D) 반도체 디바이스 동작 방법으로서,
    (i) 제1 ILD 층을 통해 각각 수직으로 연장되는 제1 접점 쌍에 전압을 인가함으로써 제1 커패시터, 및 (ii) 반도체 층을 통해 수직으로 연장되는 유전체 절단부에 의해 분리된 상기 반도체 층 부분의 쌍에 전압을 인가함으로써 제2 커패시터, 또는 상기 제2 ILD 층을 통해 각각 수직으로 연장되는 제2 접점 쌍에 전압을 인가함으로써 제3 커패시터 중 적어도 하나를 동시에 충전하는 단계; 및
    상기 제1 캐패시터와, 상기 제2 캐패시터 또는 상기 제3 캐패시터 중 적어도 하나에 의해 동시에 전압을 공급하는 단계
    를 포함하는 3차원(3D) 반도체 디바이스 동작 방법.
  20. 제19항에 있어서,
    상기 제1 캐패시터와, 상기 제2 캐패시터 또는 상기 제3 캐패시터 중 적어도 하나는 병렬인, 3차원(3D) 반도체 디바이스 동작 방법.
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Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563161B2 (en) * 2001-03-22 2003-05-13 Winbond Electronics Corporation Memory-storage node and the method of fabricating the same
TWI308785B (en) * 2004-09-23 2009-04-11 Megica Corp Chip structure and method for fabricating the same
KR100972864B1 (ko) * 2008-05-21 2010-07-28 주식회사 하이닉스반도체 반도체 메모리 소자 및 반도체 메모리 소자의 캐패시터형성방법
US8921136B2 (en) * 2013-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned contact formation
TW201532247A (zh) * 2013-10-16 2015-08-16 Conversant Intellectual Property Man Inc 形成嵌入動態隨機存取記憶體電容器的成本效益佳的方法
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9401353B2 (en) * 2014-08-08 2016-07-26 Qualcomm Incorporated Interposer integrated with 3D passive devices
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
CN105514116B (zh) * 2015-12-03 2018-08-14 深圳市华星光电技术有限公司 Tft背板结构及其制作方法
JP7304335B2 (ja) * 2017-08-21 2023-07-06 長江存儲科技有限責任公司 Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法
JP7338975B2 (ja) * 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子
US10483344B1 (en) * 2018-04-26 2019-11-19 International Business Machines Corporation Fabrication of a MIM capacitor structure with via etch control with integrated maskless etch tuning layers
US10403631B1 (en) * 2018-08-13 2019-09-03 Wuxi Petabyte Technologies Co., Ltd. Three-dimensional ferroelectric memory devices
KR20200079366A (ko) * 2018-12-24 2020-07-03 삼성전자주식회사 반도체 메모리 장치
KR102554692B1 (ko) * 2019-02-18 2023-07-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 집적 구조체 및 형성 방법
WO2020168453A1 (en) * 2019-02-18 2020-08-27 Yangtze Memory Technologies Co., Ltd. Novel capacitor structure and method of forming the same
CN112635489A (zh) * 2019-08-02 2021-04-09 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN110914987B (zh) * 2019-10-17 2021-11-09 长江存储科技有限责任公司 具有背面隔离结构的三维存储器件
CN111370423B (zh) * 2020-03-16 2023-01-17 长江存储科技有限责任公司 三维存储器及其制作方法
KR20210137123A (ko) * 2020-04-14 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 소스 콘택트를 가지는 3차원 메모리 디바이스
EP4136675A4 (en) * 2020-04-14 2024-01-17 Yangtze Memory Tech Co Ltd METHOD FOR PRODUCING A THREE-DIMENSIONAL STORAGE DEVICE WITH BACK SOURCE CONTACT

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