KR20210137123A - 후면 소스 콘택트를 가지는 3차원 메모리 디바이스 - Google Patents

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KR20210137123A
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린춘 우
원시 저우
즈량 샤
중량 훠
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Abstract

3D 메모리 디바이스 및 이를 형성하는 방법의 실시예가 개시된다. 일 예에서, 3D 메모리 디바이스는 기판, 기판 상의 주변 회로, 주변 회로 위의 인터리브된 전도층 및 유전체층을 포함하는 메모리 스택, 메모리 스택 위의 제1 반도체층, 제1 반도체층 위에 있으며 제1 반도체층과 접촉하는 제2 반도체층, 메모리 스택 및 제1 반도체층을 통해 각각 수직으로 연장되는 복수의 채널 구조물, 및 메모리 스택 위에 있으며 제2 반도체층과 접촉하는 소스 콘택트를 포함한다.

Description

후면 소스 콘택트를 가지는 3차원 메모리 디바이스
본 개시의 실시예는 3차원(three-dimensional, 3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀(Planar memory cell)은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선하여 더 작은 크기로 조정된다. 그러나 메모리 셀의 피처(feature) 크기가 하한에 가까워짐에 따라 평면 프로세스 및 제조 기술이 어렵고 비용이 많이 든다. 그 결과, 평면 메모리 셀의 메모리 밀도(memory density)가 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 디바이스를 포함한다.
3D 메모리 디바이스 및 이를 형성하는 방법의 실시예가 여기에 개시된다.
일례에서, 3D 메모리 디바이스는 기판, 상기 기판 상의 주변 회로, 상기 주변 회로 위의 인터리브된 전도층(interleaved conductive layer) 및 유전체층(dielectric layer)을 포함하는 메모리 스택, 상기 메모리 스택 위의 제1 반도체층(semiconductor layer), 상기 제1 반도체층 위에 있으며 상기 제1 반도체층과 접촉하는 제2 반도체층, 상기 메모리 스택 및 상기 제1 반도체층을 통해 각각 수직으로 연장되는 복수의 채널 구조물, 및 상기 메모리 스택 위에 있으며 상기 제2 반도체층과 접촉하는 소스 콘택트(source contact)를 포함한다.
다른 예에서, 3D 메모리 디바이스는 기판, 상기 기판 위의 인터리브된 전도층 및 유전체층을 포함하는 메모리 스택, 상기 메모리 스택 위의 N형 도핑된 반도체층, 상기 메모리 스택을 통해 상기 N형 도핑된 반도체층으로 각각 수직으로 연장되는 복수의 채널 구조물, 상기 메모리 스택 위에 있으며 상기 N형 도핑된 반도체층과 접촉하는 소스 콘택트를 포함한다.
또 다른 예에서, 3D 메모리 디바이스는 제1 반도체 구조물, 제2 반도체 구조물, 및 제1 반도체 구조물과 제2 반도체 구조물 사이의 본딩 인터페이스를 포함한다. 상기 제1 반도체 구조물은 주변 회로를 포함한다. 상기 제2 반도체 구조물은 인터리브된 전도층 및 유전체층을 포함하는 메모리 스택, N형 도핑된 반도체층, 상기 메모리 스택을 통해 상기 N형 도핑된 반도체층으로 각각 수직으로 연장되면서 상기 주변 회로에 전기적으로 연결된 복수의 채널 구조물, 상기 메모리 스택을 통해 수직으로 연장되고 측방향으로(laterally) 연장되어, 상기 복수의 채널 구조물을 복수의 블록으로 분리하는 절연 구조물(insulating structure)을 포함한다.
본 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 설명과 함께 추가로 본 개시의 원리를 설명하고 관련 기술분야의 통상의 기술자가 본 개시를 만들고 사용할 수 있게 한다.
도 1은 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스의 단면의 측면도를 예시한다.
도 2a는 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스의 단면의 평면도를 예시한다.
도 2b는 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스의 단면의 다른 평면도를 예시한다.
도 3a 내지 도 3m은 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 예시한다.
도 4a 및 도 4b는 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스를 형성하는 방법의 흐름도를 예시한다.
첨부된 도면을 참조하여 본 개시의 실시예를 설명한다.
특정 구성 및 배열이 논의되지만 이는 단지 설명을 위한 것임을 이해해야 한다. 관련 기술 분야의 통상의 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시는 또한 다양한 다른 애플리케이션에서 사용될 수 있다는 것이 관련 기술 분야의 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정한 특징(feature), 구조 또는 특성(characteristic)을 포함할 수 있음을 나타내지만, 모든 실시예는 특정한 특징, 구조 또는 특성을 반드시 포함하지 않을 수 있다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 실행하는 것은 관련 기술 분야의 당업자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 여기에서 사용된 용어 "하나 이상"은 문맥에 따라 적어도 부분적으로는 단수 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나 복수 의미의 특징, 구조 또는 특성의 조합을 설명하는 데 사용될 수 있다. 유사하게, "하나(a)", "하나(an)" 또는 "상기(the)"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기반(based on)"이라는 용어는 배타적인 팩터(factor) 세트를 전달하려는 것이 아니라는 의미로 이해될 수 있으며, 대신 문맥에 적어도 부분적으로 의존하여 반드시 명시적으로 설명되지 않는 추가 팩터의 존재를 허용할 수 있다.
본 개시에서 "상(on)", "위에(above)" 및 "위(over)"의 의미는 "상"이 어떤 것의 "바로 위(directly on)"를 의미할 뿐만 아니라 중간 특징이나 그 사이의층(layer)을 가지는 어떤 것의 "상"의 의미를 포함하며, 그리고 "위에" 또는 "위"는 어떤 것의 "위에" 또는 "위"의 의미를 의미할 뿐만 아니라 중간 특징이나 그 사이의 층을 가지지 않는 어떤 것의 "위에" 또는 "위"(즉, 어떤 것의 바로 위)를 의미하는 것도 포함하도록, 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "밑에(beneath)", "아래(below)", "하위(lower)", "위에(above)", "상위(upper)" 등과 같은 공간적으로 상대적인 용어는 여기서 설명의 편의를 위해, 도면에서 예시된 바와 같이 다른 엘리먼트(들) 또는 특징(들)에 대한 하나의 엘리먼트(들) 또는 특징(들)의 관계를 설명하는데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여, 사용 또는 작동 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로), 여기에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
여기에서 사용된 바와 같이, 용어 "기판(substrate)"은 그 위에 후속 물질 층이 추가되는 물질을 지칭한다. 기판 자체는 패턴화될 수 있다. 기판의 상단(top) 상에 추가된 물질은 패턴화되거나 패턴화되지 않은 상태로 남을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 물질(semiconductor material)을 포함할 수 있다. 다르게는, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기 비전도성 물질로 만들어질 수 있다.
여기에서 사용된 바와 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 물질 일부분(portion)을 의미한다. 층은 아래에 있는 또는 위에 있는 구조 전체에 걸쳐 연장될(extend) 수 있거나 아래에 있는 또는 위에 있는 구조의 범위(extent)보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 얇은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면(top surface)과 하단(bottom) 표면 사이 또는 그 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직으로 및/또는 테이퍼된(tapered) 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 내부에 하나 이상의 층을 포함할 수 있거나, 및/또는 그 상에, 그 위 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 인터커넥트층(interconnect layer)은 (인터커넥트 라인 및/또는 수직 인터커넥트 액세스(비아(via)) 콘택트(contact)가 형성되는) 하나 이상의 전도체(conductor) 및 콘택트층 및 하나 이상의 유전체층(dielectric layer)을 포함할 수 있다.
여기에서 사용된 용어 "공칭/명목상(nominal/nominally)"은 원하는 값보다 높거나 및/또는 낮은 값의 범위와 함께, 제품 또는 프로세스의 설계 단계 동안 설정되는 구성요소 또는 프로세스 작동에 대한 특성 또는 파라미터의 원하는 또는 목표로 하는 값을 의미한다. 값의 범위는 제조 프로세스나 공차의 약간의 변동으로 인해 발생할 수 있다. 여기에서 사용된 바와 같이, 용어 "약(about)"은 대상 반도체 디바이스와 관련된 특정 기술 노드에 기반하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10-30% (예: 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
여기에서 사용된 바와 같이, 용어 "3D 메모리 디바이스"는 메모리 셀 트랜지스터의 수직 배향된 스트링(string)(여기에서 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 측방향 기판 상에 갖는 반도체 디바이스를 지칭하므로, 메모리 스트링이 기판에 대해 수직 방향으로 연장된다. 여기에서 사용된 바와 같이, 용어 "수직/수직으로"은 기판의 측방향 표면(lateral surface)에 명목상 수직인 것을 의미한다.
3D NAND 메모리 디바이스와 같은 일부 3D 메모리 디바이스에서, 슬릿(slit) 구조(예: 게이트 라인 슬릿(gate line slit, GLS))는 디바이스의 전면(front side)으로부터, 어레이 공통 소스(array common source, ACS)와 같은 메모리 어레이의 소스에 대한 전기적 연결을 제공하는 데 사용된다. 그러나 전면 소스 콘택트(source contact)는 사이에 스페이서(spacer)가 있는 경우에도 워드 라인(word line)과 소스 콘택트 사이에 누설 전류와 기생 커패시턴스를 도입하여 3D 메모리 디바이스의 전기적 성능에 영향을 미칠 수 있다. 스페이서의 형성은 또한 제조 프로세스를 복잡하게 한다. 전기적 성능에 영향을 주는 것 외에도, 슬릿 구조는 일반적으로 벽 형상의 폴리실리콘 및/또는 금속 충전재(metal filling)를 포함하며, 이는 로컬적인 응력(local stress)을 유발하여 웨이퍼 휘어짐(bow) 또는 뒤틀림(wrap)을 유발하여 생산 수율을 감소시킬 수 있다.
더욱이, 일부 3D NAND 메모리 디바이스는 채널 구조물(channel structure)의 하단에서 선택적으로 성장한 반도체 플러그(plug)를 포함한다. 그러나, 3D NAND 메모리 디바이스의 레벨 수가 증가함에 따라 특히 멀티 데크(multi-deck) 아키텍처에서, 오버레이(overlay) 제어, 에피택셜층(epitaxial layer) 형성 및 채널 홀(hole)의 하단에 있는 메모리 필름(film)과 반도체 플러그의 에칭("SONO 펀치(punch)"라고도 함)과 같은 다양한 문제가 하단 반도체 플러그의 제조에서 수반되며, 이는 제조 프로세스를 더욱 복잡하게 하고 수율을 감소시킬 수 있다.
본 개시에 따른 다양한 실시예는 후면(backside) 소스 콘택트를 갖는 3D 메모리 디바이스를 제공한다. 소스 콘택트를 전면에서 후면으로 이동하는 것에 의해, 유효 메모리 셀 어레이 면적(effective memory cell array area)을 증가시킬 수 있고 스페이서 형성 프로세스를 생략할 수 있어 메모리 셀당 비용을 절감할 수 있다. 예를 들어, 워드 라인과 소스 콘택트 사이의 누설 전류와 기생 커패시턴스를 피하고, 전면 슬릿 구조(소스 콘택트)로 인해 발생하는 로컬 응력을 줄임으로써 디바이스 성능도 향상될 수 있다. 일부 실시예에서, 3D 메모리 디바이스는 채널 구조물의 하단에서 선택적으로 성장된 반도체 플러그를 포함하지 않으며, 이는 채널 구조물의 측벽을 둘러싸는 반도체층(예: N-웰)으로 대체되며, 이는 소거 작동(erase operation)을 위한 GIDL(gate-induce-drain-leakage) 지원 바디 바이어싱(assisted body biasing)을 가능하게 할 수 있다. 결과적으로, 오버레이 제어, 에피택셜 층 형성 및 SONO 펀치와 같은 하단 반도체 플러그와 관련된 다양한 문제를 피할 수 있어, 생산 수율을 높일 수 있다.
도 1은 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스(100)의 단면의 측면도를 예시한다. 일부 실시예에서, 3D 메모리 디바이스(100)는 제1 반도체 구조물(semiconductor structure)(102) 및 제1 반도체 구조물(102) 위에 적층된 제2 반도체 구조물(104)을 포함하는 본딩된(bonded) 칩이다. 일부 실시예에 따르면, 제1 및 제2 반도체 구조물(102, 104)은 그 사이의 본딩 인터페이스(106)에서 접합된다(jointed). 도 1에 도시된 바와 같이, 제1 반도체 구조물(102)은, 실리콘(예: 단결정 실리콘(single crystalline silicon, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(silicon on insulator, SOI) 또는 기타 적절한 물질)을 포함할 수 있는 기판(101)을 포함할 수 있다.
3D 메모리 디바이스(100)의 제1 반도체 구조물(102)은 기판(101) 상에 주변 회로(108)를 포함할 수 있다. 도 1에는 x축, y축, z축이 포함되어 3D 메모리 디바이스(100)에서 구성요소(component)의 공간적 관계를 설명함을 유의한다. 기판(101)은 x-y 평면에서 측방향으로(laterally) 연장되는 2개의 측방향 표면(lateral surface), 즉, 웨이퍼의 전면(front side) 상의 전방 표면(front surface) 및 웨이퍼의 전면과 반대되는 후면(backside) 상의 후방 표면(back surface)을 포함한다. x 방향과 y 방향은 웨이퍼 평면에서 두 개의 직교 방향이며; x 방향은 워드 라인(word line) 방향이고, y 방향은 비트 라인(bit line) 방향이다. z축은 x축과 y축 모두에 수직이다. 여기에서 사용된 바와 같이, 기판이 z 방향에서 반도체 디바이스의 가장 낮은 평면에 위치할 때, 하나의 구성요소(예: 층 또는 디바이스)가 반도체 디바이스(예: 3D 메모리 디바이스(100))의 다른 구성요소(예: 층 또는 디바이스)의 "상", "위" 또는 "아래"인지 여부가, z 방향(x-y 평면에 수직인 수직 방향)에서 반도체 디바이스의 기판(예: 기판(101))에 대해 판정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시 전체에 걸쳐 적용된다.
일부 실시예에서, 주변 회로(108)는 3D 메모리 디바이스(100)를 제어하고 감지(sense)하도록 구성된다. 주변 회로(108)는 페이지 버퍼(page buffer), 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예: 워드 라인 드라이버), 충전 펌프(charge pump), 전류 또는 전압 기준, 또는 회로의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항기 또는 커패시터)를 포함하지만 이에 제한되지 않는 3D 메모리 디바이스(100)의 작동을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호(mixed signal) 제어 및 감지 회로일 수 있다. 주변 회로(108)는 기판(101) "상"에 형성된 트랜지스터를 포함할 수 있으며, 여기서 트랜지스터의 전체 또는 일부는 기판(101)에(예: 기판(101)의 상단 표면 아래) 및/또는 기판(101) 바로 위에 형성된다. 절연 영역(Isolation region)(예: STI(shallow trench isolations)) 및 도핑된 영역(doped region)(예: 트랜지스터의 소스 영역 및 드레인 영역)이 기판(101)에도 형성될 수 있다. 트랜지스터는 일부 실시 예에 따르면, 고급 로직 프로세스(advanced logic process)(예: 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm의 기술 노드)로 고속이다. 일부 실시예에서, 주변 회로(108)는 프로세서 및 PLD(programmable logic device)와 같은 로직 회로, 또는 SRAM(static random-access memory)와 같은 메모리 회로를 포함하는 고급 로직 프로세스와 호환 가능한 임의의 다른 회로를 더 포함할 수 있다는 것이 이해된다.
일부 실시예에서, 3D 메모리 디바이스(100)의 제1 반도체 구조물(102)은 주변 회로(108)로 그리고 주변 회로(108)로부터 전기 신호를 전달하기 위해 주변 회로(108) 위에 인터커넥트층(도시되지 않음)을 더 포함한다. 인터커넥트층은 측방향(lateral) 인터커넥트 라인 및 수직 인터커넥트 액세스(vertical interconnect access, VIA) 콘택트를 포함하는 복수의 인터커넥트(여기서는 "콘택트"라고도 함)를 포함할 수 있다. 여기에서 사용된 바와 같이, 용어 "인터커넥트"는 MEOL(middle-end-of-line) 인터커넥트 및 BEOL(back-end-of-line) 인터커넥트와 같은 임의의 적합한 유형의 인터커넥트를 광범위하게 포함할 수 있다. 인터커넥트층은 인터커넥트 라인 및 VIA 콘택트를 형성할 수 있는 하나 이상의 ILD(interlayer dielectric)층("IMD(intermetal dielectric) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 인터커넥트층은 다수의 ILD 층에 인터커넥트 라인 및 VIA 콘택트를 포함할 수 있다. 인터커넥트층의 인터커넥트 라인 및 VIA 콘택트는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 인터커넥트층의 ILD 층은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 저 유전 상수(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조물(102)은 본딩 인터페이스(106)에서 그리고 인터커넥트층 및 주변 회로(108) 위에 본딩(bonding)층(110)을 더 포함할 수 있다. 본딩층(110)은 복수의 본딩 콘택트(111) 및 본딩 콘택트(111)를 전기적으로 절연하는(isolating) 유전체를 포함할 수 있다. 본딩 콘택트(111)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 본딩층(110)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 콘택트(111) 및 본딩층(110)의 주변 유전체(surrounding dielectric)는 하이브리드 본딩(hybrid bonding)에 사용될 수 있다.
유사하게, 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조물(104)은 또한 본딩 인터페이스(106)에 있으면서 제1 반도체 구조물(102)의 본딩층(110) 위에 있는 본딩층(112)을 포함할 수 있다. 본딩층(112)은 복수의 본딩 콘택트(113) 및 본딩 콘택트(113)를 전기적으로 절연하는 유전체를 포함할 수 있다. 본딩 콘택트(113)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 본딩층(112)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 콘택트(113) 및 본딩층(112)의 주변 유전체는 하이브리드 본딩에 사용될 수 있다. 일부 실시예에 따르면, 본딩 콘택트(113)는 본딩 인터페이스(106)에서 본딩 콘택트(111)와 접촉한다.
아래에서 상세히 설명되는 바와 같이, 제2 반도체 구조물(104)은 본딩 인터페이스(106)에서 대면 방식(face-to-face manner)으로 제1 반도체 구조물(102)의 상단 상에 본딩될 수 있다. 일부 실시예에서, 본딩 인터페이스(106)는 하이브리드 본딩("금속/유전체 하이브리드 본딩"으로도 알려짐)의 결과로서 본딩층(110 및 112) 사이에 배치되며, 이는 직접 본딩 기술(예: 납땜(solder) 또는 접착제와 같은 중간층(intermediate layer)을 사용하지 않고 표면 사이에 본딩을 형성함)이며, 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 얻을 수 있다. 일부 실시예에서, 본딩 인터페이스(106)는 본딩층(112, 110)이 만나서 본딩되는 장소이다. 실제로, 본딩 인터페이스(106)는 제1 반도체 구조물(102)의 본딩층(110)의 상단 표면 및 제2 반도체 구조물(104)의 본딩층(112)의 하단 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)의 제2 반도체 구조물(104)은 전기 신호를 전달하기 위해 본딩층(112) 위에 인터커넥트층(도시되지 않음)을 더 포함한다. 인터커넥트층은 MEOL 인터커넥트 및 BEOL 인터커넥트와 같은 복수의 인터커넥트를 포함할 수 있다. 인터커넥트층은 인터커넥트 라인 및 VIA 콘택트가 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 인터커넥트층의 인터커넥트 라인 및 VIA 콘택트는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 인터커넥트층의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)는 메모리 셀이 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조물(104)은 NAND 메모리 스트링의 어레이로서 기능하는 채널 구조물(124)의 어레이를 포함할 수 있다. 도 1에 도시된 바와 같이, 각각의 채널 구조물(124)은 전도층(conductive layer)(116) 및 유전체층(118)을 각각 포함하는 복수의 쌍을 통해 수직으로 연장될 수 있다. 인터리브된(interleaved) 전도층(116) 및 유전체층(118)은 메모리 스택(114)의 일부(part)이다. 메모리 스택(114)의 전도층(116) 및 유전체층(118)의 쌍의 수(예: 32, 64, 96, 128, 160, 192, 224, 256 이상)는 3D 메모리 디바이스(100)의 메모리 셀의 수를 결정한다. 일부 실시예에서, 메모리 스택(114)은 서로 위에 적층된 복수의 메모리 데크(deck)를 포함하는 다중 데크 아키텍처(multi-deck architecture)(도시되지 않음)를 가질 수 있다는 것이 이해된다. 각각의 메모리 데크에서 전도층(116) 및 유전체층(118) 쌍의 수는 동일하거나 상이할 수 있다.
메모리 스택(114)은 복수의 인터리브 전도층(116) 및 유전체층(118)을 포함할 수 있다. 메모리 스택(114)의 전도층(116) 및 유전체층(118)은 수직 방향으로 교번(alternate)할 수 있다. 다시 말해서, 메모리 스택(114)의 상단 또는 하단에 있는 것을 제외하고, 각각의 전도층(116)은 양측에 2개의 유전체층(118)에 의해 인접할(adjoined) 수 있고, 각각의 유전체층(118)은 양측에 2개의 전도층(116)에 의해 인접할 수 있다. 전도층(116)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 각각의 전도층(116)은 접착층(adhesive layer) 및 게이트 유전체층으로 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 전도층(116)의 게이트 전극은 메모리 스택(114)의 하나 이상의 계단 구조에서 끝나는 워드 라인으로서 측방향으로 연장될 수 있다. 유전체층(118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조물(104)은 또한 메모리 스택(114) 위의 제1 반도체층(120)과, 제1 반도체층(120)과 접촉하고 그 위에 있는 제2 반도체층(122)을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체층(120, 122) 각각은 N형 도핑된 반도체층(N-type doped semiconductor layer), 예를 들어 인(P) 또는 비소(As)와 같은 N형 도펀트(dopant)(들)로 도핑된 실리콘층이다. 그러한 경우에, 제1 및 제2 반도체층(120, 122)은 메모리 스택(114) 위의 N형 도핑된 반도체층(120/122)으로서 집합적으로 보일 수 있다. 일부 실시예에서, 제1 및 제2 반도체층(120, 122) 각각은 N-웰(N-well)을 포함한다. 즉, 제1 및 제2 반도체층(120, 122) 각각은 P 또는 As와 같은 N형 도펀트(들)로 도핑된 P형 기판의 영역일 수 있다. 제1 및 제2 반도체층(120, 122)의 도핑 농도는 동일하거나 상이할 수 있음이 이해된다. 일부 실시예에 따르면, 제1 반도체층(120)은 폴리실리콘, 예를 들어 N형 도핑된 폴리실리콘을 포함한다. 후술하는 바와 같이, 제1 반도체층(120)은 박막 증착 및/또는 에피택셜 성장(epitaxial growth)에 의해 P형 실리콘 기판 위에 형성될 수 있다. 대조적으로, 제2 반도체층(122)은 일부 실시예에 따르면, 단결정 실리콘, 예를 들어 N형 도핑된 단결정 실리콘을 포함한다. 후술하는 바와 같이, 제2 반도체층(122)은 단결정 실리콘을 포함하는 P형 실리콘 기판에 N형 도펀트를 주입하는 것에 의해 형성될 수 있다. 일부 실시예에서, x 방향(예: 워드 라인 방향)에서 제2 반도체층(122)의 측방향 치수(lateral dimension)는 x 방향에서 제1 반도체층(120)의 측방향 치수보다 크다.
일부 실시예에서, 각각의 채널 구조물(124)은 반도체층(예: 반도체 채널(128)로서) 및 복합(composite) 유전체층(예: 메모리 필름(126)으로서)으로 채워진 채널 홀(hole)을 포함한다. 일부 실시예에서, 반도체 채널(128)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(126)은 터널링(tunneling)층, 스토리지층(storage layer)("전하 트랩층(charge trap layer)"으로도 알려짐), 및 차단층(blocking layer)을 포함하는 복합층이다. 채널 구조물(124)의 나머지 공간은 실리콘 산화물과 같은 유전 물질 및/또는 에어 갭(air gap)을 포함하는 캐핑층(capping layer)으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조물(124)은 실린더 형상(예: 기둥(pillar) 형상)을 가질 수 있다. 일부 실시예에 따르면, 캐핑층, 반도체 채널(128), 터널링층, 스토리지층, 및 메모리 필름(126)의 차단층은 중심으로부터 기둥의 외부 표면을 향해 이 순서로 방사상으로 배열된다. 터널링층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 스토리지층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층은 실리콘 산화물, 실리콘 산질화물, 하이-k 유전체(high-k dielectrics), 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(126)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(oxide/silicon oxynitride/silicon oxide, ONO)의 복합층을 포함할 수 있다.
일부 실시예에서, 채널 구조물(124)은 채널 구조물(124)의 하단 부분(예: 하단부(lower end))에 채널 플러그(plug)(129)를 더 포함한다. 여기에서 사용된 바와 같이, 구성요소(예: 채널 구조물(124))의 "상단부(upper end)"는 z 방향에서 기판(101)으로부터 더 멀리 떨어진 단부(end)이고, 구성요소(예: 채널 구조물(124))의 "하단부"는 기판(101)이 3D 메모리 디바이스(100)의 가장 낮은 평면에 위치될 때 z 방향에서 기판(101)에 더 가까운 단부이다. 채널 플러그(129)는 반도체 물질(예: 폴리실리콘)을 포함할 수 있다. 일부 실시예에서, 채널 플러그(129)는 NAND 메모리 스트링의 드레인(drain)으로서 기능한다.
도 1에 도시된 바와 같이, 각각의 채널 구조물(124)은 메모리 스택(114)의 인터리브된 전도층(116) 및 유전체층(118) 그리고 제1 반도체층(120), 예를 들어 N형 도핑된 폴리실리콘 층을 통해 수직으로 연장될 수 있다. 일부 실시예에서, 제1 반도체층(120)은 채널 구조물(124)의 일부를 둘러싸고, 폴리실리콘을 포함하는 반도체 채널(128)과 접촉한다. 즉, 일부 실시예에 따르면, 메모리 필름(126)은 제1 반도체층(120)과 접하는(abut) 채널 구조물(124)의 일부에서 분리되어(disconnected), 반도체 채널(128)이 주변의 제1 반도체층(120)과 접촉하도록 노출된다. 결과적으로, 반도체 채널(128)을 둘러싸면서 이와 접촉하는 제1 반도체층(120)은 채널 구조물(124)의 "측벽 반도체 플러그(sidewall semiconductor plug)"로서 작용하여 위에 기술된 바와 같은 "하단 반도체 플러그(bottom semiconductor plug)"를 교체하며, 이는 오버레이 제어, 에피택시 층 형성 및 SONO 펀치와 같은 문제를 경감할 수 있다.
일부 실시예에서, 각각의 채널 구조물(124)은 추가로, 제2 반도체층(122), 예를 들어 N형 도핑된 단결정 실리콘 층으로 수직으로 연장될 수 있다. 즉, 일부 실시예에 따르면, 각각의 채널 구조물(124)은 메모리 스택(114)을 통해 N형 도핑된 반도체층(제1 및 제2 반도체층(120, 122) 포함)으로 수직으로 연장된다. 도 1에 도시된 바와 같이, 일부 실시예에 따르면, 채널 구조물(124)의 상단 부분(top portion)(예: 상단부)은 제2 반도체층(122)에 있다. 일부 실시예에서, 제1 및 제2 반도체층(120 및 122) 각각은 P-웰 벌크(P-well bulk) 소거 작동과 대조적으로, 소거 작동을 위한 GIDL 지원 바디 바이어싱을 가능하게 하는 N형 도핑된 반도체층, 예를 들어 N-웰이다. NAND 메모리 스트링의 소스 선택 게이트 주변의 GIDL은 NAND 메모리 스트링으로의 정공 전류(hole current)를 생성하여, 소거 작동에 대한 바디 전위(body potential)를 높일 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조물(104)은 메모리 스택(114)의 인터리브된 전도층(116) 및 유전체층(118)을 통해 각각 수직으로 연장되는 절연 구조물(130)를 더 포함할 수 있다. 일부 실시예에 따르면, 제1 반도체층(120)을 통해 더 연장되는 채널 구조물(124)과 달리, 절연 구조물(130)은 제1 반도체층(120)에서 정지하며(stop), 즉, N형 도핑된 반도체층으로 수직으로 연장되지 않는다. 즉, 절연 구조물(130)의 상단 표면은 제1 반도체층(120)의 하단 표면과 플러시(flush)될 수 있다. 각각의 절연 구조물(130)은 또한 채널 구조물(124)을 복수의 블록으로 분리하기 위해 측방향으로 연장될 수 있다. 즉, 메모리 스택(114)은 절연 구조물(130)에 의해 복수의 메모리 블록으로 분할되므로, 채널 구조물(124)의 어레이가 각각의 메모리 블록으로 분리될 수 있다. 전면 ACS 콘택트를 포함하는 위에서 설명한 기존 3D NAND 메모리 디바이스의 슬릿 구조와 달리, 절연 구조물(130)은 내부에 콘택트를 포함하지 않으므로(즉, 소스 콘택트로 기능하지 않음) 일부 실시예에 따르면 전도층(116)(워드 라인을 포함)에 기생 정전 용량 및 누설 전류를 도입하지 않는다. 일부 실시예에서, 각각의 절연 구조물(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 유전 물질로 채워진 개구(opening)(예: 슬릿)를 포함한다. 일 예에서, 각각의 절연 구조물(130)은 실리콘 산화물로 채워질 수 있다.
전면 소스 콘택트 대신에, 3D 메모리 디바이스(100)는 메모리 스택(114) 위에 있으면서 제2 반도체층(122), 예를 들어, 도 1에 도시된 바와 같이 N형 도핑된 반도체층과 접촉하는 후면 소스 콘택트(132)를 포함할 수 있다. 소스 콘택트(132) 및 메모리 스택(114)(및 이를 통한 절연 구조물(130))은 반도체층(122)(박막화된(thinned) 기판)의 대향 측면(opposites side)에 배치될 수 있고, 따라서 "후면" 소스 콘택트로 볼 수 있다. 일부 실시예에서, 소스 콘택트(132)는 제2 반도체층(122)으로 더 연장되고, 제2 반도체층(122)을 통해 제1 반도체층(12) 및 채널 구조물(124)의 반도체 채널(128)에 전기적으로 연결된다. 소스 콘택트(132)가 제2 반도체층(122)으로 연장되는 깊이(depth)는 상이한 예에서 변할 수 있다는 것이 이해된다. 제2 반도체층(122)이 N-웰을 포함하는 일부 실시예에서, 소스 콘택트(132)는 또한 여기서 "N-웰 픽업(N-well pick up)"으로 지칭된다. 일부 실시예에서, 소스 콘택트(132)는 절연 구조물(130)과 정렬된다(aligned). 소스 콘택트(132)는 절연 구조물(130)과 측방향으로 정렬될 수 있으며, 즉, 적어도 하나의 측방향으로 정렬될 수 있다. 일 예에서, 소스 콘택트(132) 및 절연 구조물(130)은 y 방향(예: 비트 라인 방향)으로 정렬될 수 있다. 다른 예에서, 소스 콘택트(132) 및 절연 구조물(130)은 x 방향(예: 워드 라인 방향)으로 정렬될 수 있다. 소스 콘택트(132)는 임의의 적합한 유형의 콘택트를 포함할 수 있다. 일부 실시예에서, 소스 콘택트(132)는 VIA 콘택트를 포함한다. 일부 실시예에서, 소스 콘택트(132)는 측방향으로 연장되는 벽 형상의(wall-shaped) 콘택트를 포함한다. 소스 콘택트(132)는 금속층(예: W, Co, Cu 또는 Al) 또는 접착층(예: 질화티타늄(TiN))으로 둘러싸인 실리사이드층과 같은 하나 이상의 전도층을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 패드-아웃(pad-out), 예를 들어 3D 메모리 디바이스(100)와 외부 회로 사이에서 전기 신호를 전달하기 위해 소스 콘택트(132)와 접촉하면서 소스 콘택트(132) 위에 있는 BEOL 인터커넥트층(133)을 더 포함할 수 있다. 일부 실시예에서, 인터커넥트층(133)은 제2 반도체층(122) 상의 하나 이상의 ILD층(134) 및 ILD층(134) 상의 재분배층(redistribution layer)(136)을 포함한다. 소스 콘택트(132)의 상단부는 ILD층(134)의 상단 표면 및 재분배층(136)의 하단 표면과 플러시될 수 있으며, 소스 콘택트(132)는 일부 실시예에 따라 ILD층(134)을 통해 제2 반도체층(122)으로 수직으로 연장된다. 인터커넥트층(133)의 ILD층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다. 인터커넥트층(133)의 재분배층(136)은 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 일 예에서, 재분배층(136)은 Al를 포함한다. 일부 실시예에서, 인터커넥트층(133)은 3D 메모리 디바이스(100)의 패시베이션(passivation) 및 보호를 위한 최외각층(outmost layer)으로서 패시베이션층(138)을 더 포함한다. 재분배층(136)의 일부는 콘택트 패드(140)로서 패시베이션층(138)으로부터 노출될 수 있다. 즉, 3D 메모리 디바이스(100)의 인터커넥트층(133)은 또한 와이어 본딩 및/또는 인터포저(interposer)와의 본딩을 위한 콘택트 패드(140)를 포함할 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)의 제2 반도체 구조물(104)은 제2 반도체층(122)을 관통하는 콘택트(142, 144)를 더 포함한다. 제2 반도체층(122)이 박막화된 기판, 예를 들어 P형 실리콘 기판의 N-웰일 수 있기 때문에, 일부 실시예에 따르면, 콘택트(142, 144)는 TSC(through silicon contact)이다. 일부 실시예에서, 콘택트(142)는 제2 반도체층(122) 및 ILD층(134)을 통해 연장되어 재배포층(136)과 접촉하므로, 제1 반도체층(120)은 제2 반도체층(122), 소스 콘택트(132) 및 인터커넥트층(133)의 재분배층(133)을 통해 콘택트(142)에 전기적으로 연결된다. 일부 실시예에서, 콘택트(144)는 콘택트 패드(140)와 접촉하도록 제2 반도체층(122) 및 ILD층(134)을 통해 연장된다. 콘택트(142, 144) 각각은 금속층(예: W, Co, Cu, 또는 Al) 또는 접착층(예: TiN)으로 둘러싸인 실리사이드층과 같은 하나 이상의 전도층을 포함할 수 있다. 일부 실시예에서, 적어도 콘택트(144)는 제2 반도체층(122)으로부터 콘택트(144)을 전기적으로 절연시키기 위한 스페이서(예: 유전체층)를 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스(100)는 메모리 스택(114) 외부의 제2 반도체층(122)(예: P형 실리콘 기판의 N-웰)으로 각각 수직으로 연장되는 주변 콘택트(peripheral contact)(146, 148)를 더 포함한다. 각각의 주변 콘택트(146 또는 148)는 본딩층(112)으로부터 메모리 스택(114)의 외부에 있는 주변 영역에서의 제2 반도체층(122)까지 수직으로 연장되도록 메모리 스택(114)의 깊이보다 더 큰 깊이를 가질 수 있다. 일부 실시예에서, 주변 콘택트(146)는 콘택트(142) 아래에 있고 콘택트(142)와 접촉하므로, 제1 반도체층(120)이 적어도 제2 반도체층(122), 소스 콘택트(132), 인터커넥트층(133), 콘택트(142), 및 주변 콘택트(146)를 통해 제1 반도체 구조물(102)에서의 주변 회로(108)와 전기적으로 연결된다. 일부 실시예에서, 주변 콘택트(148)는 콘택트(144) 아래에 있고 콘택트(144)와 접촉하므로, 제1 반도체 구조물(102)의 주변 회로(108)가 적어도 콘택트(144) 및 주변 콘택트(148)를 통해 패드 아웃을 위해 콘택트 패드(140)에 전기적으로 연결된다. 주변 콘택트(146, 148) 각각은 금속층(예: W, Co, Cu, 또는 Al) 또는 접착층(예: TiN)에 의해 둘러싸인 실리사이드층과 같은 하나 이상의 전도층을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 또한 메모리 스택(114)의 구조와 직접 접촉하는 인터커넥트 구조의 일부로서 다양한 로컬(local) 콘택트("C1"로도 알려짐)를 포함한다. 일부 실시예에서, 로컬 콘택트는 각각의 채널 구조물(124)의 하단부 아래에서 이들과 각각 접촉하는 채널 로컬 콘택트(150)를 포함한다. 각각의 채널 로컬 콘택트(150)는 비트 라인 팬아웃(bit line fan-out)을 위한 비트 라인 콘택트(도시되지 않음)에 전기적으로 연결될 수 있다. 일부 실시예에서, 로컬 콘택트는 워드 라인 팬아웃을 위한 메모리 스택(114)의 계단 구조에서 각각의 전도층(116)(워드 라인 포함) 아래에서 이들과 각각 접촉하는 워드 라인 로컬 콘택트(152)를 더 포함한다. 채널 로컬 콘택트(150) 및 워드 라인 로컬 콘택트(152)와 같은 로컬 콘택트는 적어도 본딩층(112, 110)을 통해 제1 반도체 구조물(102)의 주변 회로(108)에 전기적으로 연결될 수 있다. 채널 로컬 콘택트(150) 및 워드 라인 로컬 콘택트(152)와 같은 로컬 콘택트는 각각 금속층(예: W, Co, Cu 또는 Al) 또는 접착층(층(예: TiN)으로 둘러싸인 실리사이드 층과 같은 하나 이상의 전도층을 포함할 수 있다.
도 2a는 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스(200)의 단면의 평면도를 예시한다. 3D 메모리 디바이스(200)는 도 1의 3D 메모리 디바이스(100)의 일 예일 수 있으며, 도 2a는 일부 실시 예에 따라, 도 1의 3차원 메모리 디바이스(100)의 AA 평면에서의 단면의 평면도를 도시할 수 있다. 즉, 도 2a는 3D 메모리 디바이스(100)의 제2 반도체 구조물(104)의 전면에서 평면도의 일 예를 도시한다.
도 2a에 도시된 바와 같이, 3D 메모리 디바이스(200)는 일부 실시예에 따르면 x 방향(예: 워드 라인 방향)으로 메모리 스택을 측방향으로 두 부분, 즉 각각 (도 1의 채널 구조물(124)에 대응하는) 채널 구조물(210)의 어레이를 포함하는, 제1 코어(core) 어레이 영역(206A) 및 제2 코어 어레이 영역(206B)으로 분리하는 중앙 계단 영역(center staircase region)(204)을 포함한다. 계단 영역 및 코어 어레이 영역의 레이아웃은 도 2a의 예에 한정되지 않으며, 메모리 스택의 에지(edge)에서 측면 계단 영역(side staircase region)을 갖는 것과 같은 임의의 다른 적절한 레이아웃을 포함할 수 있음을 이해해야 한다. 3D 메모리 디바이스(200)는 또한 일부 실시예에 따르면, 코어 어레이 영역(206A, 206)과 내부의 채널 구조물(210)의 어레이를 블록(202)으로 분리하기 위해 각각 x 방향으로 측방향으로 연장되는 y 방향(예: 비트 라인 방향)에서의 병렬 절연 구조물(208)(도 1의 절연 구조물(130)에 대응)을 포함한다. 3D 메모리 디바이스(200)는 블록(202)을 핑거(finger)로 더 분리하기 위해 블록(202)에서 y 방향으로 병렬 드레인 선택 게이트 컷(parallel drain select gate cut)(212)을 더 포함할 수 있다. 특정 채널 구조물(210)(예: 영역(214)에서)의 전면 비트 라인 팬아웃을 방해하는 절연 구조물(208)의 대응물에 배치된 전면 소스 콘택트(예: 전면 ACS 콘택트)를 갖는 기존의 3D 메모리 디바이스와 달리, 전면 소스 콘택트가 없는 3D 메모리 디바이스(200)에서, 영역(214)에 있는 것을 포함하는 채널 구조물(210)은 모두 전면에서 팬아웃되는 대응하는 비트 라인을 가질 수 있다. 그 결과, 코어 어레이 영역(206A, 206B)의 유효 면적은 소스 콘택트를 3D 메모리 디바이스(200)의 후면으로 이동시킴으로써 증가될 수 있다.
도 2b는 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스의 단면의 다른 평면도를 예시한다. 3D 메모리 디바이스(200)는 도 1의 3D 메모리 디바이스(100)의 일 예일 수 있으며, 일부 실시예에 따르면 도 2b는 도 1의 3차원 메모리 디바이스(100)의 BB 평면에서의 단면의 평면도를 도시한다. 즉, 도 2b는 3D 메모리 디바이스(100)의 제2 반도체 구조물(104)의 후면에서의 평면도의 일 예를 도시한다.
도 2b에 도시된 바와 같이, 3D 메모리 디바이스(200)는 x 방향(예: 워드 라인 방향)에서의 메모리 스택을 제1 코어 어레이 영역(206A) 및 제2 코어 어레이 영역(206B)의 두 부분으로 측방향으로 분리하는 중앙 계단 영역(204)을 포함한다. 계단 영역 및 코어 어레이 영역의 레이아웃은 도 2b의 예에 한정되지 않으며, 메모리 스택의 에지에서 측면 계단 영역을 갖는 것과 같은 임의의 다른 적절한 레이아웃을 포함할 수 있음을 이해해야 한다. 일부 실시예에서, 3D 메모리 디바이스(200)는 코어 어레이 영역(206A, 206B)에 후면 소스 콘택트(215)(예: VIA 콘택트 형태로, 도 1의 소스 콘택트(132)에 대응함)를 포함한다. 예를 들어, 소스 콘택트(215)는 코어 어레이 영역(206A 또는 206B)에 고르게 분포될 수 있다. 3D 메모리 디바이스(200)는 다수의 소스 콘택트(215)를 전기적으로 연결하는 후면 소스 라인(209)(예: 소스 라인 메시(mesh)의 형태로, 도 1의 재분배층(136)에 대응함)을 포함할 수 있다. 일부 예에서, 다수의 소스 VIA 콘택트가 하나 이상의 소스 벽 형상의 콘택트, 즉 인터커넥트 라인으로 대체될 수 있다는 것이 이해된다. 일부 실시예에서, 3D 메모리 디바이스(200)는 패드 아웃을 위한 계단 영역(204)에 패드-아웃 콘택트(213)(예: 도 1의 콘택트 패드(140), 콘택트(144), 및 주변 콘택트(148)에 대응함)을 더 포함하고, 계단 영역(204) 및 코어 어레이 영역(206A, 206B)에서 N-웰 픽업 콘택트(211)(예: 도 1의 콘택트(142) 및 주변 콘택트(146)에 대응함)을 포함한다. 패드-아웃 콘택트(213) 및 N-웰 픽업 콘택트(211)의 레이아웃은 도 2b의 예에 제한되지 않으며, 전기적 성능의 사양(예: 전압 및 저항)과 같은 3D 메모리 디바이스의 설계에 따라 임의의 적절한 레이아웃을 포함할 수 있음을 더 이해해야 한다. 일 예에서, 추가적인 패드-아웃 콘택트(213)가 메모리 스택의 외부에 추가될 수 있다.
도 3a 내지 도 3m은 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 예시한다. 도 4a 및 도 4b는 본 개시의 일부 실시예에 따른, 후면 소스 콘택트를 갖는 예시적인 3D 메모리 디바이스를 형성하는 방법(400)의 흐름도를 도시한다. 도 3a 내지 도 3m, 도 4a 및 도 4b에 도시된 3차원 메모리 디바이스의 예는 도 1에 도시된 3D 메모리 디바이스(100)를 포함한다. 도 3a 내지 도 3m, 도 4a 및 도 4b를 함께 설명한다. 방법(400)에 도시된 작동은 완전하지 않으며 예시된 임의의 작동 이전, 이후 또는 사이에 다른 작동도 수행될 수 있음이 이해된다. 또한, 일부 작동은 동시에 수행될 수도 있고, 도 4a 및 도 4b에 도시된 것과 다른 순서로 수행될 수도 있다.
도 4a를 참조하면, 상기 방법(400)은 주변 회로가 제1 기판 상에 형성되는 작동(402)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 도 3i에 도시된 바와 같이, 포토리소그래피, 에칭, 박막 증착, 열 성장, 주입, 화학적 기계적 연마(chemical mechanical polishing, CMP), 및 임의의 다른 적절한 프로세스를 포함하지만 이에 제한되지 않는 복수의 프로세스를 사용하여, 실리콘 기판(350) 상에 복수의 트랜지스터가 형성된다. 일부 실시예에서, 도핑된 영역(도시되지 않음)은 이온 주입 및/또는 열 확산에 의해 실리콘 기판(350)에 형성되며, 이는 예를 들어 트랜지스터의 소스 영역 및/또는 드레인 영역으로서 기능한다. 일부 실시예에서, 절연 영역(예: STI)은 또한 습식 에칭 및/또는 건식 에칭 및 박막 증착에 의해 실리콘 기판(350)에 형성된다. 트랜지스터는 실리콘 기판(350) 상에 주변 회로(352)를 형성할 수 있다.
도 3i에 도시된 바와 같이, 본딩층(348)은 주변 회로(352) 위에 형성된다. 본딩층(348)은 주변 회로(352)에 전기적으로 연결된 본딩 콘택트를 포함한다. 본딩층(348)을 형성하기 위해, 화학기상증착(chemical vapor deposition, CVD), 물리기상증착(physical vapor deposition, PVD), 원자층 증착(atomic layer deposition, ALD), 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 ILD 층이 증착되고, 본딩 콘택트가 습식 에칭 및/또는 건식 에칭, 예를 들어 RIE를 사용하고, 이어서 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해서, ILD 층을 통해 형성된다.
상기 방법(400)은 도 4a에 도시된 바와 같이 작동(404)으로 진행하며, 제2 기판의 일부분이 N형 도펀트로 도핑되어 제2 반도체층을 형성한다. 제2 기판은 P형 실리콘 기판일 수 있다. 일부 실시예에서, 제2 기판의 제1 측면(side)(예: 반도체 디바이스가 형성되는 전면)은 N-웰을 형성하도록 도핑된다. 도 3a에 도시된 바와 같이, N형 도핑된 반도체층(304)은 실리콘 기판(302) 상에 형성된다. N형 도핑된 반도체층(304)은 P형 실리콘 기판(302)에서 N-웰을 포함할 수 있고 단결정 실리콘을 포함할 수 있다. N형 도핑된 반도체층(304)은 이온 주입 및/또는 열 확산을 사용하여 P형 실리콘 기판(302)에 P 또는 As와 같은 N형 도펀트(들)를 도핑하는 것에 의해 형성될 수 있다.
상기 방법(400)은 도 4a에 도시된 바와 같이 작동(406)으로 진행하며, 제2 반도체층 위에 희생층 및 희생층 상에 유전체 스택이 후속적으로 형성된다. 유전체 스택은 인터리브된 스택 희생층 및 스택 유전체층을 포함할 수 있다. 일부 실시예에서, 희생층 및 유전체 스택을 후속적으로 형성하기 위해, 폴리실리콘이 제2 반도체층 상에 증착되어 희생층을 형성하고, 스택 유전체층 및 스택 희생층이 희생층 상에 교대로 증착되어 유전체 스택을 형성한다.
도 3a에 도시된 바와 같이, 희생층(306)은 N형 도핑된 반도체층(304) 상에 형성된다. 희생층(306)은 CVD, PVD, ALD, 또는 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 나중에 선택적으로 제거될 수 있는 폴리실리콘 또는 임의의 다른 적절한 희생 물질(예: 탄소)를 증착하는 것에 의해 형성될 수 있다. 일부 실시예에서, 패드 산화물층(305)은 N형 도핑된 반도체층(304)의 형성 이전에, 실리콘 기판(302) 상에 실리콘 산화물과 같은 유전 물질을 증착하거나 또는 열 산화(thermal oxidation)에 의해 희생층(306)과 N형 도핑된 반도체층(304) 사이에 형성된다.
도 3a에 도시된 바와 같이, 제1 유전체층(여기에서 "스택 희생층"(312)으로 지칭됨) 및 제2 유전체층(여기에서 "스택 유전체층"(310)으로 지칭되며, 함께 "유전체층 쌍"으로 지칭됨)의 복수 쌍을 포함하는 유전체 스택(308)이 희생층(306) 상에 형성된다. 일부 실시예에 따르면, 유전체 스택(308)은 인터리브된 스택 희생층(312) 및 스택 유전체층(310)을 포함한다. 스택 유전체층(310) 및 스택 희생층(312)은 다르게는 실리콘 기판(302) 위의 희생층(306) 상에 증착되어 유전체 스택(308)을 형성할 수 있다. 일부 실시예에서, 각각의 스택 유전체층(310)은 실리콘 산화물의 층을 포함하고, 각각의 스택 희생층(312)은 실리콘 질화물의 층을 포함한다. 유전체 스택(308)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 도 3a에 도시된 바와 같이, 계단 구조물이 유전체 스택(308)의 에지 상에 형성될 수 있다. 계단 구조물은 실리콘 기판(302)을 향하여 유전체 스택(308)의 유전체층 쌍에 복수의 소위 "트림-에치(trim-etch)" 사이클을 수행하는 것에 의해 형성될 수 있다. 유전체 스택(308)의 유전체층 쌍에 적용되는 반복된 트림-에치 사이클로 인해, 유전체 스택(308)은 도 3a에 도시된 바와 같이 하나 이상의 기울어진 에지(tilted edge) 및 하단 유전체층보다 짧은 상단 유전체층 쌍을 가질 수 있다.
상기 방법(400)은 도 4a에 도시된 바와 같이 작동(408)으로 진행하며, 유전체 스택 및 희생층을 통해 제2 반도체층으로 수직으로 연장되는 채널 구조물이 형성된다. 일부 실시예에서, 채널 구조물을 형성하기 위해, 유전체 스택 및 희생층을 통해 제2 반도체층으로 수직으로 연장되는 채널 홀이 형성되고, 이어서 메모리 필름 및 반도체 채널이 채널 홀의 측벽 위에 형성되며, 채널 플러그는 반도체 채널 위에 그리고 반도체 채널과 접촉하여 형성된다.
도 3a에 도시된 바와 같이, 채널 홀은 유전체 스택(308) 및 희생층(306)을 통해 N형 도핑된 반도체층(304)으로 수직으로 연장되는 개구이다. 일부 실시예에서, 복수의 개구가 형성되므로, 각각의 개구가 이후의 프로세스에서 개별 채널 구조물(314)를 성장시키기 위한 위치(location)가 된다. 일부 실시예에서, 채널 구조물(314)의 채널 홀을 형성하기 위한 제조 프로세스는 습식 에칭 및/또는 DRIE(deep-ion reactive etching)와 같은 건식 에칭을 포함한다. 일부 실시예에서, 채널 구조물(314)의 채널 홀은 N형 도핑된 반도체층(304)의 상단 부분을 통해 더 연장된다. 유전체 스택(308) 및 희생층(306)을 통한 에칭 프로세스는 N형 도핑된 반도체층(304)의 일부를 계속해서 에칭할 수 있다. 일부 실시예에서, 유전체 스택(308) 및 희생층(306)을 통한 에칭 후에 N형 도핑된 반도체층(304)의 일부를 에칭하기 위해 별도의 에칭 프로세스가 사용된다.
도 3a에 도시된 바와 같이, 메모리 필름(316)(차단층, 스토리지층, 터널링층 포함) 및 반도체 채널(318)이 채널 홀의 측벽 및 하단 표면을 따라 순서대로 형성된다. 일부 실시예에서, 메모리 필름(316)은 먼저 채널 홀의 측벽 및 하단 표면을 따라 증착되고, 반도체 채널(318)은 메모리 필름(316) 위에 증착된다. 차단층, 스토리지층, 및 터널링층은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 이 순서로 증착되어 메모리 필름(316)을 형성할 수 있다. 반도체 채널(318)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 메모리 필름(316)의 터널링 층 위에 폴리실리콘과 같은 반도체 물질을 증착하는 것에 의해 형성될 수 있다. 일부 실시예에서, 제1 실리콘 산화물 층, 실리콘 질화물 층, 제2 실리콘 산화물 층, 및 폴리실리콘층("SONO" 구조)이 후속적으로 증착되어 메모리 필름(316) 및 반도체 채널(318)을 형성한다.
도 3a에 도시된 바와 같이, (예: 에어 갭 없이 또는 에어 갭과 함께) 채널 홀을 완전히 또는 부분적으로 채우기 위해 캐핑층이 채널 홀 및 반도체 채널(318) 위에 형성된다. 캐핑층은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 산화물과 같은 유전 물질을 증착하는 것에 의해 형성될 수 있다. 그다음 채널 플러그가 채널 홀의 상단 부분에 형성될 수 있다. 일부 실시예에서, CMP, 습식 에칭, 및/또는 건식 에칭에 의해, 유전체 스택(308)의 상단 표면 상에 있는 메모리 필름(316), 반도체 채널(318), 및 캐핑층이 제거되고 평탄화된다. 그다음, 반도체 채널(318)의 부분 및 채널 홀의 상단 부분의 캐핑층의 습식 에칭 및/또는 건조 에칭에 의해, 리세스(recess)가 채널 홀의 상단 부분에 형성될 수 있다. 그다음, 채널 플러그는 CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해, 폴리실리콘과 같은 반도체 물질을 리세스에 증착하는 것에 의해 형성될 수 있다. 이에 의해 채널 구조물(314)은 유전체 스택(308) 및 희생층(306)을 통해 N형 도핑된 반도체층(304)으로 형성된다.
상기 방법(400)은 도 4a에 도시된 바와 같이 작동(410)으로 진행하며, 희생층이 N형 도핑된 반도체층으로 대체되어 제1 반도체층을 형성한다. 일부 실시예에서, 희생층을 제1 반도체층으로 대체하기 위해, 유전체 스택을 통해 수직으로 연장되는 개구가 희생층의 일부를 노출하도록 형성되고, 희생층은 캐비티(cavity)를 형성하기 위해 개구를 통해 에칭되고, N형 도핑된 폴리실리콘이 제1 반도체층을 형성하기 위해 개구를 통해 캐비티로 증착된다.
도 3a에 도시된 바와 같이, 슬릿(320)은 유전체 스택(308)을 통해 수직으로 연장되고 희생층(306)의 일부를 노출시키는 개구이다. 일부 실시예에서, 슬릿(320)을 형성하기 위한 제조 프로세스는 DRIE와 같은 습식 에칭 및/또는 건식 에칭을 포함한다. 일부 실시예에서, 슬릿(320)은 추가로 희생층(306)의 상단 부분으로 연장된다. 유전체 스택(308)을 통한 에칭 프로세스는 희생층(306)의 상단 표면에서 정지하지 않을 수 있고 희생층(306)의 일부를 계속해서 에칭할 수 있다.
도 3b에 도시된 바와 같이, 희생층(306)(도 3a에 도시됨)은 습식 에칭 및/또는 건식 에칭에 의해 제거되어 캐비티(322)를 형성한다. 일부 실시예에서, 희생층(306)은 폴리실리콘을 포함하며, 이는 희생층(306)과 N형 도핑된 반도체층(304) 사이의 패드 산화물층(305)에 의해 정지될 수 있는 슬릿(320)을 통해 TMAH(tetramethylammonium hydroxide) 에천트(etchant)를 적용함으로써 에칭될 수 있다. 즉, 일부 실시예에 따르면 희생층(306)의 제거는 N형 도핑된 반도체층(304)에 영향을 미치지 않는다. 일부 실시예에서, 희생층(306)의 제거 이전에, 스페이서(324)가 슬릿(320)의 측벽을 따라 형성된다. 스페이서(324)는 CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 실리콘 질화물, 실리콘 산화물 및 실리콘 질화물과 같은 유전 물질을 슬릿(320)에 증착하는 것에 의해 형성될 수 있다.
도 3c에 도시된 바와 같이, 캐비티(322)에 노출된 채널 구조물(314)의 메모리 필름(316)의 일부가 제거되어, 캐비티(322)에 접하는 채널 구조물(314)의 반도체 채널(318)의 일부가 노출된다. 일부 실시예에서, 차단층(예: 실리콘 산화물을 포함함), 스토리지층(예: 실리콘 질화물을 포함함), 및 터널링층(예: 실리콘 산화물을 포함함)의 일부는 예를 들어, 질화규소(silicon nitride) 에칭을 위한 인산(phosphoric acid) 및 산화실리콘 에칭을 위한 불화수소산(hydrofluoric acid)과 같은 에천트를 슬릿(320) 및 캐피비(322)를 통해 주입하는 것에 의해 에칭된다. 에칭은 채널 구조물(314)의 반도체 채널(318)에 의해 중지될 수 있다. 유전 물질을 포함하는 스페이서(324)(도 3b에 도시됨)는 또한 메모리 필름(316)의 에칭으로부터 유전체 스택(308)을 보호할 수 있고, 메모리 필름(316)의 일부를 제거하는 것과 동일한 단계에서 에천트에 의해 제거될 수 있다. 유사하게, N형 도핑된 반도체층(304) 상의 패드 산화물층(305)(도 3b에 도시됨)은 메모리 필름(316)의 일부를 제거하는 것과 동일한 단계에 의해 제거될 수도 있다.
도 3d에 도시된 바와 같이, N형 도핑된 반도체층(326)이 N형 도핑된 반도체층(304) 위에 그리고 N형 도핑된 반도체층(304)에 접촉하여 형성된다. 일부 실시예에서, N형 도핑된 반도체층(326)은 CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 슬릿(320)을 통해 캐비티(322)(도 3c에 도시됨)로 폴리실리콘을 증착하는 것에 의해 형성된다. 일부 실시예에서, N형 도핑된 반도체층(326)은(폴리실리콘을 포함하는) 반도체 채널(318)의 노출된 부분으로부터 에피택셜 성장된 폴리실리콘으로 캐비티(322)을 선택적으로 채우는 것에 의해 형성된다. N형 도핑된 반도체층(326)을 에피택시 성장시키기 위한 제조 프로세스는 사전-세정 캐비티(pre-cleaning cavity)(322)에 이어, 예를 들어 기상 에피택시(vapor-phase epitaxy, VPE), 액상 에피택시(liquid-phase epitaxy, LPE), 분자 빔 에피택시(molecular-beam epitaxy, MPE), 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, N형 도핑된 반도체층(326)으로서 N형 도핑된 폴리실리콘층을 형성하기 위해 폴리실리콘을 증착하거나 에피택셜 성장시킬 때 P 또는 As와 같은 N형 도펀트의 인시튜 도핑(in-situ doping)이 수행된다. N형 도핑된 반도체층(326)은 채널 구조물(314)의 반도체 채널(318)의 노출된 부분과 접촉하도록 캐비티(322)를 채울 수 있다.
상기 방법(400)은 도 4a에 도시된 바와 같이 작동(412)으로 진행하며, 유전체 스택이 예를 들어 소위 "게이트 교체" 프로세스를 사용하여 메모리 스택으로 교체되므로, 채널 구조물이 메모리 스택 및 제1 반도체층을 통해 제2 반도체층으로 수직으로 연장된다. 일부 실시예에서, 유전체 스택을 메모리 스택으로 교체하기 위해, 스택 희생층은 개구를 통해 스택 전도층으로 교체된다. 일부 실시예에서, 메모리 스택은 인터리브된 스택 전도층 및 스택 유전체층을 포함한다.
도 3e에 도시된 바와 같이, 스택 희생층(312)(도 3a에 도시됨)은 스택 전도층(328)으로 대체되고, 이에 의해 인터리브된 스택 전도층(328) 및 스택 유전체층(310)을 포함하는 메모리 스택(330)이 형성되어 유전체 스택(308)(도 3a에 도시됨)을 대체한다. 일부 실시예에서, 슬릿(320)을 통해 스택 희생층(312)을 제거하는 것에 의해 측방향 리세스(lateral recess)(도시되지 않음)가 먼저 형성된다. 일부 실시예에서, 스택 희생층(312)은 슬릿(320)을 통해 에천트를 적용하는 것에 의해 제거되고, 스택 유전체층(310) 사이에 인터리브된 측방향 리세스를 생성한다. 에천트는 유전체층(310)을 적층하기 위해 선택적으로 스택 희생층(312)을 에칭하는 임의의 적절한 에천트를 포함할 수 있다. 도 3e에 도시된 바와 같이, 스택 전도층(328)(게이트 전극 및 접착층 포함)이 슬릿(320)을 통해 측방향 리세스로 증착된다. 일부 실시예에서, 게이트 유전체층(332)이 스택 전도층(328) 이전에 측방향 리세스로 증착되므로, 스택 전도층(328)이 게이트 유전체층 상에 증착된다. 금속층과 같은 스택 전도층(328)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 증착될 수 있다. 일부 실시예에서, 하이-k 유전체층과 같은 게이트 유전체층(332)은 측벽을 따라 그리고 슬릿(320)의 하단에 형성된다.
상기 방법(400)은 도 4b에 도시된 바와 같이 작동(414)으로 진행하며, 메모리 스택을 통해 수직으로 연장되는 절연 구조물이 형성된다. 일부 실시예에서, 절연 구조물을 형성하기 위해, 메모리 스택을 형성한 후, 하나 이상의 유전 물질이 개구를 채우기 위해 개구에 증착된다. 도 3f에 도시된 바와 같이, 메모리 스택(330)을 통해 수직으로 연장되는 절연 구조물(336)이 형성되어, N형 도핑된 반도체층(326)의 상단 표면에서 정지한다. 절연 구조물(336)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 슬릿(320)을 (예: 에어 갭 없이 또는 에어 갭과 함께) 채널 홀을 완전히 또는 부분적으로 채우기 위해, 실리콘 산화물과 같은 하나 이상의 유전 물질을 슬릿(320)에 증착하는 것에 의해 형성될 수 있다. 일부 실시예에서, 절연 구조물(336)은 게이트 유전체층(332)(예: 하이-k 유전체를 포함함) 및 유전체 캐핑층(334)(예: 실리콘 산화물을 포함함)을 포함한다.
도 3g에 도시된 바와 같이, 절연 구조물(336)의 형성 후에, 채널 로컬 콘택트(344) 및 워드 라인 로컬 콘택트(342)를 포함하는 로컬 콘택트, 및 주변 콘택트(338, 340)가 형성된다. 로컬 유전체층은 메모리 스택(330)의 상단 상에, CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 산화물 또는 실리콘 질화물과 같은 유전 물질을 증착하는 것에 의해, 메모리 스택(330)의 상단 상에 형성될 수 있다. 채널 로컬 콘택트(344), 워드 라인 로컬 콘택트(342), 및 주변 콘택트(338, 340)는 습식 에칭 및/또는 건식 에칭, 예를 들어 RIE를 사용하여 로컬 유전체층(및 임의의 다른 ILD 층)을 통해 콘택트 개구를 에칭하고, 이어서, ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 전도성 물질로 콘택트 개구를 채우는 것에 의해 형성될 수 있다.
도 3h에 도시된 바와 같이, 본딩층(346)은 채널 로컬 콘택트(344), 워드 라인 로컬 콘택트(342), 및 주변 콘택트(338, 340) 위에 형성된다. 본딩층(346)은 채널 로컬 콘택트(344), 워드 라인 로컬 콘택트(342), 및 주변 콘택트(338, 340)에 전기적으로 연결된 본딩 콘택트를 포함한다. 본딩층(346)을 형성하기 위해, ILD 층이 CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 증착되고, 본딩 콘택트가 습식 에칭 및/또는 건식 에칭, 예를 들어, RIE를 사용하고, 이어서 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해, ILD 층을 통해 형성된다.
상기 방법(400)은 도 4b에 도시된 바와 같이 작동(416)으로 진행하며, 제1 기판과 제2 기판이 대면 방식으로 본딩되므로, 메모리 스택이 주변 회로 위에 있다. 본딩은 하이브리드 본딩(hybrid bonding)일 수 있다. 도 3i에 도시된 바와 같이, 실리콘 기판(302) 및 그 위에 형성된 구성요소(예: 메모리 스택(330) 및 이를 통해 형성된 채널 구조물(314))는 거꾸로 뒤집혀 있다(flipped upside down). 일부 실시예에 따르면, 아래로 향하는(facing down) 본딩층(346)은 위를 향하는(facing up) 본딩층(348)과, 즉 대면 방식으로 본딩되어, 실리콘 기판(302, 350) 사이에 본딩 인터페이스(354)를 형성한다. 일부 실시예에서, 처리 프로세스(treatment process), 예를 들어 플라즈마 처리(plasma treatment), 습식 처리(wet treatment), 및/또는 열처리(thermal treatment)가 본딩 전에 본딩 표면에 적용된다. 본딩 후에, 본딩층(346)의 본딩 콘택트 및 본딩층(348)의 본딩 콘택트가 정렬되고 서로 접촉하므로, 이를 통해 형성된 메모리 스택(330) 및 채널 구조물(314)이 주변 회로(352)에 전기적으로 연결될 수 있으며, 주변 회로(352) 위에 있다.
상기 방법(400)은 도 4b에 도시된 바와 같이 작동(418)으로 진행하며, 제2 기판은 제2 반도체층을 노출시키기 위해 박막화된다(thinned). 박막화(thinning)는 제2 기판의 제1 측면과 반대되는 제2 측면(예: 후면)에서 수행된다. 도 3j에 도시된 바와 같이, 실리콘 기판(302)(도 3i에 도시됨)은 N-형 도핑된 반도체층(304)을 노출시키기 위해 후면으로부터 박막화된다. 실리콘 기판(302)은 CMP, 그라인딩(grinding), 건식 에칭, 및/또는 습식 에칭을 사용하여 박막화될 수 있다. 일부 실시예에서, CMP 프로세스는 N형 도핑된 반도체층(304)의 상단 표면에 도달할 때까지 수행되어 실리콘 기판(302)을 박막화한다.
상기 방법(400)은 도 4b에 도시된 바와 같이 작동(420)으로 진행하며, 소스 콘택트가 메모리 스택 위에 형성되고 제2 반도체층과 접촉한다. 일부 실시예에서, 소스 콘택트는 제2 기판(예: 박막화 후의 제2 반도체층)의 제1 측면에 대향하는 제2 측면(예: 후면)에 형성된다. 일부 실시예에서, 소스 콘택트는 절연 구조물과 정렬된다.
도 3k에 도시된 바와 같이, 하나 이상의 ILD층(356)이 N형 도핑된 반도체층(304) 상에 형성된다. ILD층(356)은 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, N형 도핑된 반도체층(304)의 상단 표면 상에 유전 물질을 증착하는 것에 의해 형성될 수 있다. 도 3k에 도시된 바와 같이, 소스 콘택트 개구(358)는 ILD층(356)을 통해 N형 도핑된 반도체층(304)으로 형성된다. 일부 실시예에서, 소스 콘택트 개구(358)는 RIE와 같은 습식 에칭 및/또는 건식 에칭을 사용하여 형성된다. 일부 실시예에서, 소스 콘택트 개구(358)는 N형 도핑된 반도체층(304)의 상단 부분으로 더 연장된다. ILD층(356)을 통한 에칭 프로세스는 N형 도핑된 반도체층(304)의 일부를 계속해서 에칭할 수 있다. 일부 실시예에서, ILD층(356)을 통한 에칭 후에 N형 도핑된 반도체층(304)의 일부를 에칭하기 위해 별도의 에칭 프로세스가 사용된다. 일부 실시예에서, 소스 콘택트 개구(358)는 N형 도핑된 반도체층(304)의 대향 측면에서 절연 구조물(336)과 정렬되도록 리소그래피(lithography)를 사용하여 패터닝된다(patterned).
도 3l에 도시된 바와 같이, 소스 콘택트(364)는 N형 도핑된 반도체층(304)의 후면에서 소스 콘택트 개구(358)(도 3k에 도시됨)에 형성된다. 소스 콘택트(364)는 일부 실시예에 따라 메모리 스택(330) 위에 있으며 N형 도핑된 반도체층(304)과 접촉한다. 일부 실시예에서, 하나 이상의 전도성 물질이 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 소스 콘택트 개구(358)로 증착되어, 접착층(예: TiN) 및 도체층(conductor layer)(예: W)으로 콘택트 개구(358)을 채운다. CMP와 같은 평탄화 프로세스는 과잉(excess) 전도성 물질을 제거하기 위해 수행되므로, 소스 콘택트(364)의 상단 표면이 ILD층(356)의 상단 표면과 플러시될 수 있다. 일부 실시예에서, 소스 콘택트 개구(358)가 절연 구조물(336)과 정렬됨에 따라, 후면 소스 콘택트(364)도 절연 구조물(336)과 정렬된다.
상기 방법(400)은 도 4b에 도시된 바와 같이 작동(422)으로 진행하며, 인터커넥트층이 소스 콘택트 위에 그리고 소스 콘택트와 접촉하여 형성된다. 도 3m에 도시된 바와 같이, 재분배층(370)이 소스 콘택트(364) 위에 그리고 소스 콘택트(364)와 접촉하여 형성된다. 일부 실시예에서, 재분배층(370)은 ALD, CVD, CVD, PVD, 임의의 다른 적절한 프로세스 또는 이들의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, N형 도핑된 반도체층(304) 및 소스 콘택트(364)의 상단 표면 상에 Al과 같은 전도성 물질을 증착하는 것에 의해 형성된다. 도 3m에 도시된 바와 같이, 패시베이션층(372)이 재분배층(370) 상에 형성된다. 일부 실시예에서, 패시베이션층(372)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 질화물과 같은 유전 물질을 증착하는 것에 의해 형성된다. 일부 실시예에 따르면, 이에 의해 ILD층(356), 재분배층(370), 및 패시베이션층(372)을 포함하는 인터커넥트층(376)이 형성된다.
상기 방법(400)은 도 4b에 도시된 바와 같이 작동(424)으로 진행하며, 제2 반도체층을 관통하고 인터커넥트층과 접촉하는 콘택트가 형성되므로, 제1 반도체층이 제2 반도체층, 소스 콘택트 및 인터커넥트층을 통해 콘택트에 전기적으로 연결된다. 도 3k에 도시된 바와 같이, ILD층(356) 및 N형 도핑된 반도체층(304)을 통해 각각 연장되는 콘택트 개구(360, 361)가 형성된다. 콘택트 개구(360, 361) 및 소스 콘택트 개구(358)는 에칭 프로세스의 수를 줄이기 위해 동일한 에칭 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 콘택트 개구(360, 361)는 습식 에칭 및/또는 RIE와 같은 건식 에칭을 사용하여 ILD층(356) 및 N형 도핑된 반도체층(304)을 통해 형성된다. 일부 실시예에서, 콘택트 개구(360, 361)는 주변 콘택트(338, 340)와 각각 정렬되도록 리소그래피를 사용하여 패터닝된다. 콘택트 개구(360, 361)의 에칭은 주변 콘택트(338, 340)를 노출시키기 위해 주변 콘택트(338, 340)의 상단에서 정지할 수 있다. 도 3k에 도시된 바와 같이, 스페이서(362)는 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, N형 도핑된 반도체층(304)을 전기적으로 분리하기 위해 콘택트 개구(360 및 361)의 측벽을 따라 형성된다.
도 3l에 도시된 바와 같이, 콘택트(366, 368)는 N형 도핑된 반도체층(304)의 후면에서 콘택트 개구(360, 361)(도 3k에 도시됨)에 각각 형성된다. 일부 실시예에 따르면, 콘택트(366 및 368)는 ILD층(356) 및 N형 도핑된 반도체층(304)을 통해 수직으로 연장된다. 콘택트(366, 368) 및 소스 콘택트(364)는 증착 프로세스의 수를 줄이기 위해 동일한 증착 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 하나 이상의 전도성 물질이 콘택트 개구(360 및 361)로 증착되어, 접착층(예: TiN) 및 도체층(예: W)으로 콘택트 개구(360, 361)를 채운다. CMP와 같은 평탄화 프로세스가 과잉 전도성 물질을 제거하기 위해 수행되므로, 콘택트(366, 368)의 상단 표면이 ILD층(356)의 상단 표면과 플러시될 수 있다. 일부 실시예에서, 콘택트 개구(360, 361)가 각각 주변 콘택트(338, 340)와 정렬됨에 따라, 콘택트(366, 368)도 각각 주변 콘택트(338, 340) 위에 있고 이들과 접촉한다.
도 3m에 도시된 바와 같이, 재분배층(370)은 또한 콘택트(366) 위에 그리고 콘택트(366)에 접촉하여 형성된다. 그 결과, N형 도핑된 반도체층(326)은 N형 도핑된 반도체층(304), 소스 콘택트(364), 인터커넥트층(376)의 재분배층(370), 및 콘택트(366)를 통해 주변 콘택트(338)에 전기적으로 연결될 수 있다. 일부 실시예에서, N형 도핑된 반도체층(326 및 304)은 소스 콘택트(364), 인터커넥트층(376), 콘택트(366), 주변 콘택트(338) 및 본딩층(346 및 348)을 통해 주변 회로(352)에 전기적으로 연결된다.
도 3m에 도시된 바와 같이, 콘택트 패드(374)는 콘택트(368) 위에 그리고 콘택트(368)와 접촉하여 형성된다. 일부 실시예에서, 콘택트 패드(374)를 형성하기 위해, 콘택트(368)을 덮는 패시베이션층(372)의 일부가 습식 에칭 및 건식 에칭에 의해 제거되어 아래에 재배포층(370)의 일부를 노출시킨다. 그 결과, 패드-아웃을 위한 콘택트 패드(374)는 콘택트(368), 주변 콘택트(340), 및 본딩층(346, 348)을 통해 주변 회로(352)에 전기적으로 연결될 수 있다.
본 개시의 일 측면에 따르면, 3D 메모리 디바이스는 기판, 기판 상의 주변 회로, 주변 회로 위의 인터리브된 전도층 및 유전체층을 포함하는 메모리 스택, 메모리 스택 위의 제1 반도체층, 제1 반도체층 위에 있으며 제1 반도체층과 접촉하는 반도체층, 메모리 스택 및 제1 반도체층을 통해 각각 수직으로 연장되는 복수의 채널 구조물, 및 메모리 스택 위에 있으며 제2 반도체층과 접촉하는 소스 콘택트를 포함한다.
일부 실시예에서, 제1 반도체층 및 제2 반도체층 각각은 N-웰을 포함한다.
일부 실시예에서, 제2 반도체층은 단결정 실리콘을 포함한다. 일부 실시예에서, 제1 반도체층은 폴리실리콘을 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 소스 콘택트 위에 있으며 소스 콘택트와 전기적으로 연결된 인터커넥트층을 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 제2 반도체층을 관통하는 제1 콘택트를 더 포함한다. 일부 실시예에 따르면, 제1 반도체층은 적어도 제2 반도체층, 소스 콘택트, 인터커넥트층, 및 제1 콘택트를 통해 주변 회로에 전기적으로 연결된다.
일부 실시예에서, 3D 메모리 디바이스는 메모리 스택을 통해 수직으로 연장되고 측방향으로 연장되어, 복수의 채널 구조물을 복수의 블록으로 분리하는 절연 구조물을 더 포함한다.
일부 실시예에서, 절연 구조물은 하나 이상의 유전 물질로 채워진다.
일부 실시예에서, 절연 구조물의 상단 표면은 제1 반도체층의 하단 표면과 플러시된다.
일부 실시예에서, 소스 콘택트는 절연 구조물과 정렬된다.
일부 실시예에서, 채널 구조물 각각은 제2 반도체층으로 수직으로 연장된다.
일부 실시예에서, 제2 반도체층의 측방향 치수는 제1 반도체층의 측방향 치수보다 크다.
일부 실시예에서, 3D 메모리 디바이스는 주변 회로와 메모리 스택 사이에 본딩 인터페이스를 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 제2 반도체층을 관통하는 제2 콘택트를 더 포함한다. 일부 실시예에 따르면, 인터커넥트층은 제2 콘택트에 전기적으로 연결된 콘택트 패드를 포함한다.
본 개시의 다른 측면에 따르면, 3D 메모리 디바이스는 기판, 기판 위의 인터리브된 전도층 및 유전체층을 포함하는 메모리 스택, 메모리 스택 위의 N형 도핑된 반도체층, 메모리 스택을 통해 N형 도핑된 반도체층으로 각각 수직으로 연장되는 복수의 채널 구조물, 및 메모리 스택 위에 있으며 N형 도핑된 반도체층과 접촉하는 소스 콘택트를 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 메모리 스택을 통해 수직으로 연장되고 측방향으로 연장되어, 복수의 채널 구조물을 복수의 블록으로 분리하는 절연 구조물을 더 포함한다.
일부 실시예에서, 절연 구조물은 하나 이상의 유전 물질로 채워진다.
일부 실시예에서, 절연 구조물의 상단 표면은 N형 도핑된 반도체층의 하단 표면과 플러시된다.
일부 실시예에서, 소스 콘택트는 절연 구조물과 정렬된다.
일부 실시예에서, N형 도핑된 반도체층은 폴리실리콘을 포함하는 제1 N형 도핑된 반도체층 및 단결정 실리콘을 포함하는 제2 N형 도핑된 반도체층을 포함한다.
일부 실시예에서, 채널 구조물 각각은 제1 N형 도핑된 반도체층을 통해 수직으로 연장된다.
일부 실시예에서, 소스 콘택트는 제1 N형 도핑된 반도체층 위에 있으며 제2 N형 도핑된 반도체층과 접촉한다.
일부 실시예에서, 제2 N형 도핑된 반도체층의 측방향 치수는 제1 N형 도핑된 반도체층의 측방향 치수보다 크다.
일부 실시예에서, 3D 메모리 디바이스는 기판 상의 주변 회로, 및 주변 회로와 메모리 스택 사이의 본딩 인터페이스를 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 소스 콘택트 위에 있으며 소스 콘택트와 전기적으로 연결된 인터커넥트층을 더 포함한다.
일부 실시예에서, N형 도핑된 반도체층은 적어도 소스 콘택트 및 인터커넥트층을 통해 주변 회로에 전기적으로 연결된다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 디바이스는 제1 반도체 구조물, 제2 반도체 구조물, 및 제1 반도체 구조물과 제2 반도체 구조물 사이의 본딩 인터페이스를 포함한다. 제1 반도체 구조물은 주변 회로를 포함한다. 제2 반도체 구조물은 인터리브된 전도층 및 유전체층을 포함하는 메모리 스택, N형 도핑된 반도체층, 메모리 스택을 통해 N형 도핑된 반도체층으로 각각 수직으로 연장되고 주변 디바이스에 전기적으로 연결된 복수의 채널 구조물, 및 메모리 스택을 통해 수직으로 연장되고 측방향으로 연장되어, 복수의 채널 구조물을 복수의 블록으로 분리하는 절연 구조물을 포함한다.
일부 실시예에서, 제2 반도체 구조물은 N형 도핑된 반도체층과 접촉하고 절연 구조물과 정렬되는 소스 콘택트를 더 포함한다.
일부 실시예에서, 제2 반도체 구조물은 인터커넥트층을 더 포함하고, N형 도핑된 반도체층은 적어도 소스 콘택트 및 인터커넥트층을 통해 주변 회로에 전기적으로 연결된다.
일부 실시예에서, 절연 구조물은 하나 이상의 유전 물질로 채워진다.
일부 실시예에서, 절연 구조물은 N형 도핑된 반도체층으로 수직으로 연장되지 않는다.
일부 실시예에서, N형 도핑된 반도체층은 폴리실리콘을 포함하는 제1 N형 도핑된 반도체층 및 단결정 실리콘을 포함하는 제2 N형 도핑된 반도체층을 포함한다.
일부 실시예에서, 채널 구조물 각각은 제1 N형 도핑된 반도체층을 통해 수직으로 연장된다.
일부 실시예에서, 소스 콘택트는 제2 N형 도핑된 반도체층과 접촉한다.
일부 실시예에서, 제2 N형 도핑된 반도체층의 측방향 치수는 제1 N형 도핑된 반도체층의 측방향 치수보다 크다.
다른 사람들이 본 개시의 일반적인 개념으로부터 벗어나지 않고 본 개시의 기술 범위 내에서 지식을 적용하고, 과도한 실험 없이 이러한 특정 실시예와 같은 다양한 애플리케이션에 용이하게 수정 및/또는 적응하는 것에 의해, 특정 실시예에 대한 전술한 설명은 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 여기에 제시된 교시 및 지침에 기반하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 여기에서의 어구 또는 용어는 설명의 목적을 위한 것이며 본 명세서의 용어 또는 어구가 교시 및 지침에 비추어 숙련된 기술자에 의해 해석되어야 한다는 것을 이해해야 한다.
본 개시의 실시예는 특정 기능의 구현 및 이들의 관계를 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
발명의 내용 섹션 및 요약 섹션은 본 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 설명할 수 있으며, 따라서 본 개시 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지 않는다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안 되며, 이하의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (35)

  1. 3차원(three-dimensional, 3D) 메모리 디바이스로서,
    기판;
    상기 기판 상의 주변 회로;
    상기 주변 회로 위의 인터리브된(interleaved) 전도층 및 유전체층을 포함하는 메모리 스택;
    상기 메모리 스택 위의 제1 반도체층;
    상기 제1 반도체층의 위에 있으며 상기 제1 반도체층과 접촉하는 제2 반도체층;
    상기 메모리 스택 및 상기 제1 반도체층을 통해 각각 수직으로 연장되는 복수의 채널 구조물(channel structure); 및
    상기 메모리 스택 위에 있으며 상기 제2 반도체층과 접촉하는 소스 콘택트(source contact)
    를 포함하는 3D 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 각각 N-웰(well)을 포함하는, 3D 메모리 디바이스
  3. 제1항 또는 제2항에 있어서,
    상기 제2 반도체층은 단결정 실리콘을 포함하는, 3D 메모리 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 반도체층은 폴리실리콘을 포함하는, 3D 메모리 디바이스
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 콘택트 위에 있으며 상기 소스 콘택트와 전기적으로 연결되는 인터커넥트(interconnect) 층
    을 더 포함하는 3D 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제2 반도체층을 관통하는 제1 콘택트
    를 더 포함하고,
    상기 제1 반도체층은 적어도 상기 제2 반도체층, 상기 소스 콘택트, 상기 인터커넥트층, 및 상기 제1 콘택트를 통해 상기 주변 회로에 전기적으로 연결되는, 3D 메모리 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 메모리 스택을 통해 수직으로 연장되고 측방향으로(laterally) 연장되어, 상기 복수의 채널 구조물을 복수의 블록으로 분리하는 절연 구조물(insulating structure)
    을 더 포함하는 3D 메모리 디바이스.
  8. 제7항에 있어서,
    상기 절연 구조물은 하나 이상의 유전 물질(dielectric material)로 채워지는, 3D 메모리 디바이스.
  9. 제7항 또는 제8항에 있어서,
    상기 절연 구조물의 상단 표면은 상기 제1 반도체층의 하단 표면과 플러시되는(flush), 3D 메모리 디바이스.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 소스 콘택트는 상기 절연 구조물과 정렬되는(aligned), 3D 메모리 디바이스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 채널 구조물 각각은 상기 제2 반도체층으로 수직으로 연장되는, 3D 메모리 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제2 반도체층의 측방향 치수(lateral dimension)는 상기 제1 반도체층의 측방향 치수보다 큰, 3차원 메모리 디바이스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 주변 회로와 상기 메모리 스택 사이에 본딩(bonding) 인터페이스
    를 더 포함하는 3D 메모리 디바이스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 반도체층을 관통하는 제2 콘택트
    를 더 포함하고,
    상기 인터커넥트층은 상기 제2 콘택트에 전기적으로 연결된 콘택트 패드(pad)를 포함하는, 3D 메모리 디바이스.
  15. 3차원(three-dimensional, 3D) 메모리 디바이스로서,
    기판;
    상기 기판 위의 인터리브된 전도층 및 유전체층을 포함하는 메모리 스택;
    상기 메모리 스택 위의 N형 도핑된 반도체층;
    상기 메모리 스택을 통해 각각 N형 도핑된 반도체층으로 수직으로 연장되는 복수의 채널 구조물; 및
    상기 메모리 스택 위에 있으며 상기 N형 도핑된 반도체층과 접촉하는 소스 콘택트
    를 포함하는 3D 메모리 디바이스.
  16. 제15항에 있어서,
    상기 메모리 스택을 통해 수직으로 연장되고 측방향으로 연장되어 상기 복수의 채널 구조물을 복수의 블록으로 분리하는 절연 구조물
    을 더 포함하는 3D 메모리 디바이스.
  17. 제16항에 있어서,
    상기 절연 구조물은 하나 이상의 유전 물질로 채워지는, 3D 메모리 디바이스.
  18. 제16항 또는 제17항에 있어서,
    상기 절연 구조물의 상단 표면은 상기 N형 도핑된 반도체층의 하단 표면과 플러시되는, 3D 메모리 디바이스.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 소스 콘택트는 상기 절연 구조물과 정렬되는, 3D 메모리 디바이스.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 N형 도핑된 반도체층은 폴리실리콘을 포함하는 제1 N형 도핑된 반도체층 및 단결정 실리콘을 포함하는 제2 N형 도핑된 반도체층을 포함하는, 3D 메모리 디바이스.
  21. 제20항에 있어서,
    상기 채널 구조물 각각은 상기 제1 N형 도핑된 반도체층을 통해 수직으로 연장되는, 3D 메모리 디바이스.
  22. 제20항 또는 제21항에 있어서,
    상기 소스 콘택트는 상기 제1 N형 도핑된 반도체층 위에 있고 상기 제2 N형 도핑된 반도체층과 접촉하는, 3D 메모리 디바이스.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 제2 N형 도핑된 반도체층의 측방향 치수는 상기 제1 N형 도핑된 반도체층의 측방향 치수보다 큰, 3D 메모리 디바이스.
  24. 제15항 내지 제23항 중 어느 한 항에 있어서,
    상기 기판 상의 주변 회로; 및
    상기 주변 회로와 상기 메모리 스택 사이의 본딩 인터페이스
    를 더 포함하는 3D 메모리 디바이스.
  25. 제24항에 있어서,
    상기 소스 콘택트 위에 있으며 상기 소스 콘택트에 전기적으로 연결된 인터커넥트층
    을 더 포함하는 3D 메모리 디바이스.
  26. 제25항에 있어서,
    상기 N형 도핑된 반도체층은 적어도 상기 소스 콘택트 및 상기 인터커넥트층을 통해 상기 주변 회로에 전기적으로 연결되는, 3D 메모리 디바이스.
  27. 3차원(three-dimensional, 3D) 메모리 디바이스로서,
    주변 회로를 포함하는 제1 반도체 구조물;
    제2 반도체 구조물; 및
    상기 제1 반도체 구조물과 상기 제2 반도체 구조물 사이의 본딩 인터페이스
    를 포함하며,
    상기 제2 반도체 구조물은,
    인터리브된 전도층 및 유전체층을 포함하는 메모리 스택;
    N형 도핑된 반도체층;
    상기 메모리 스택을 통해 N형 도핑된 반도체층으로 수직으로 연장되고 상기 주변 회로에 전기적으로 연결된 복수의 채널 구조물; 및
    상기 메모리 스택을 통해 수직으로 연장되고 측방향으로 연장되어 상기 복수의 채널 구조물을 복수의 블록으로 분리하는 절연 구조물
    을 포함하는, 3D 메모리 디바이스.
  28. 제27항에 있어서,
    상기 제2 반도체 구조물은 상기 N형 도핑된 반도체층과 접촉하고 상기 절연 구조물과 정렬되는 소스 콘택트
    를 더 포함하는 3D 메모리 디바이스.
  29. 제28항에 있어서,
    상기 제2 반도체 구조물은 인터커넥트층을 더 포함하고, 그리고,
    상기 N형 도핑된 반도체층은 적어도 상기 소스 콘택트 및 상기 인터커넥트층을 통해 상기 주변 회로에 전기적으로 연결되는, 3D 메모리 디바이스.
  30. 제27항 내지 제29항 중 어느 한 항에 있어서,
    상기 절연 구조물은 하나 이상의 유전 물질로 채워지는, 3D 메모리 디바이스.
  31. 제27항 내지 제30항 중 어느 한 항에 있어서,
    상기 절연 구조물은 상기 N형 도핑된 반도체층으로 수직으로 연장되지 않는, 3D 메모리 디바이스.
  32. 제27항 내지 제31항 중 어느 한 항에 있어서,
    상기 N형 도핑된 반도체층은 폴리실리콘을 포함하는 제1 N형 도핑된 반도체층 및 단결정 실리콘을 포함하는 제2 N형 도핑된 반도체층을 포함하는, 3D 메모리 디바이스.
  33. 제32항에 있어서,
    상기 채널 구조물 각각은 상기 제1 N형 도핑된 반도체층을 통해 수직으로 연장되는, 3D 메모리 디바이스.
  34. 제32항 또는 제33항에 있어서,
    상기 소스 콘택트는 상기 제2 N형 도핑된 반도체층과 접촉하는, 3D 메모리 디바이스.
  35. 제32항 내지 제34항 중 어느 한 항에 있어서,
    상기 제2 N형 도핑된 반도체층의 측방향 치수는 상기 제1 N형 도핑된 반도체층의 측방향 치수보다 큰, 3D 메모리 디바이스.
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