JP7305774B2 - 3次元メモリデバイス - Google Patents
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Description
101 基板
102 第1の半導体構造
104 第2の半導体構造
106 接合界面
108 周辺回路
110 接合層
111 接合コンタクト
112 接合層
113 接合コンタクト
114 メモリスタック
116 導電体層
118 誘電体層
120 N型ドープ半導体層
122 半導体プラグ
124 チャネル構造
126 メモリ膜
127 頂部
128 半導体チャネル
129 チャネルプラグ
130 絶縁構造
132 バックサイドソースコンタクト
133 BEOL相互接続層
134 ILD層
136 再配線層
138 パッシベーション層
140 コンタクトパッド
142、144 コンタクト
146、148 周辺コンタクト
150 チャネルローカルコンタクト
152 ワード線ローカルコンタクト
200 3Dメモリデバイス
201 基板
202 第1の半導体構造
204 第2の半導体構造
206 接合界面
208 周辺回路
210 接合層
211 接合コンタクト
212 接合層
213 接合コンタクト
216 導電体層
218 誘電体層
220 P型ドープ半導体層
221 Nウェル
222 半導体プラグ
224 チャネル構造
226 メモリ膜
227 チャネルプラグ
228 半導体チャネル
229 頂部
230 絶縁構造
231、232 バックサイドソースコンタクト
233 BEOL相互接続層
234 ILD層
236 再配線層
236-1 第1の相互接続
236-2 第2の相互接続
238 パッシベーション層
240 コンタクトパッド
242、243、244 コンタクト
246、247、248 周辺コンタクト
250 チャネルローカルコンタクト
252 ワード線ローカルコンタクト
302 キャリア基板
304 犠牲層
306 N型ドープ半導体層
308 誘電体スタック
310 スタック誘電体層
312 スタック犠牲層
314 チャネル構造
315 トンネル層
316 ストレージ層
317 ブロッキング層
318 半導体チャネル
320 スリット
322 外側陥凹部
328 スタック導電体層
330 メモリスタック
332 ゲート誘電体層
334 誘電体キャッピング層
336 絶縁構造
338、340 周辺コンタクト
342 ワード線ローカルコンタクト
344 チャネルローカルコンタクト
346 接合層
348 接合層
350 シリコン基板
352 周辺回路
354 接合界面
356 ILD層
357 陥凹部
358 ソースコンタクト開口部
359 半導体プラグ
360、361 コンタクト開口部
362 スペーサー
364 ソースコンタクト
366、368 コンタクト
370 再配線層
372 パッシベーション層
374 コンタクトバッド
376 相互接続層
402 キャリア基板
404 犠牲層
406 P型ドープ半導体層
407 Nウェル
408 誘電体スタック
410 スタック誘電体層
412 スタック犠牲層
414 チャネル構造
415 トンネル層
416 ストレージ層
417 ブロッキング層
418 半導体チャネル
420 スリット
422 外側陥凹部
428 スタック導電体層
430 メモリスタック
432 ゲート誘電体層
434 誘電体キャッピング層
436 絶縁構造
438、439、440 周辺コンタクト
442 ワード線ローカルコンタクト
444 チャネルローカルコンタクト
446 接合層
448 接合層
450 シリコン基板
452 周辺回路
454 接合界面
456 ILD層
457 陥凹部
458 ソースコンタクト開口部
459 半導体プラグ
460、461、および463 コンタクト開口部
464および478 ソースコンタクト
465 ソースコンタクト開口部
466、468、および469 コンタクト
470 再配線層
470-1 第1の相互接続
470-2 第2の相互接続
472 パッシベーション層
474 コンタクトパッド
476 相互接続層
Claims (44)
- 3次元(3D)メモリデバイスであって、
周辺回路と、
前記周辺回路よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
前記メモリスタックよりも上にある半導体層と、
各々が垂直方向に前記メモリスタックを通って前記半導体層内に貫入する複数のチャネル構造であって、各チャネル構造は、半導体チャネルを含み、前記半導体層は前記半導体チャネルを取り囲み、前記半導体チャネルは前記半導体層の一部の中に貫入し、前記半導体層に接触する、複数のチャネル構造と、
前記メモリスタックよりも上にあり、N型ドープ半導体層と接触しているソースコンタクトとを含む、3次元(3D)メモリデバイス。 - 前記半導体層は前記N型ドープ半導体層またはP型ドープ半導体層を含む請求項1に記載の3Dメモリデバイス。
- 前記メモリスタックよりも上にあるソースコンタクトをさらに含み、前記ソースコンタクトおよび前記メモリスタックは前記N型ドープ半導体層の反対側に配設される請求項2に記載の3Dメモリデバイス。
- 2つのソースコンタクトをさらに含み、前記2つのソースコンタクトは両方とも前記メモリスタックよりも上にあり、前記2つのソースコンタクトおよび前記メモリスタックの各々は前記P型ドープ半導体層の反対側に配設され、前記2つのソースコンタクトのうちの一方は前記P型ドープ半導体層内のNウェルと接触するが、前記2つのソースコンタクトのうちの他方は前記P型ドープ半導体層と接触する請求項2に記載の3Dメモリデバイス。
- 前記N型ドープ半導体層は、ポリシリコンを含む請求項1に記載の3Dメモリデバイス。
- 前記N型ドープ半導体層は、単結晶シリコンを含む請求項1に記載の3Dメモリデバイス。
- 前記チャネル構造の各々は、メモリ膜をさらに含み、前記メモリ膜の上側端部は、前記半導体チャネルの上側端部よりも下にある請求項1~6のいずれか一項に記載の3Dメモリデバイス。
- 前記メモリ膜の前記上側端部は、前記半導体層の頂面よりも下にあり、前記半導体チャネルの前記上側端部は、前記半導体層の前記頂面と同一平面上にあるか、または前記半導体層の前記頂面より下にある請求項7に記載の3Dメモリデバイス。
- 前記半導体層内に貫入する前記半導体チャネルの一部は、ドープポリシリコンを含む請求項1に記載の3Dメモリデバイス。
- 前記半導体層は、前記半導体チャネルの一部を取り囲み、前記半導体チャネルの一部と接触する半導体プラグを含み、前記半導体プラグのドーピング濃度は、前記半導体層の残りの部分のドーピング濃度とは異なる請求項9に記載の3Dメモリデバイス。
- 前記ソースコンタクトよりも上にあり、前記ソースコンタクトに電気的に接続されている相互接続層をさらに含む請求項1に記載の3Dメモリデバイス。
- 前記半導体層を通る第1のコンタクトをさらに含み、前記半導体層は、少なくとも前記ソースコンタクト、前記相互接続層、および前記第1のコンタクトを通して前記周辺回路に電気的に接続される請求項11に記載の3Dメモリデバイス。
- 前記半導体層を通る第2のコンタクトをさらに含み、前記相互接続層は、前記第2のコンタクトに電気的に接続されているコンタクトパッドを含む請求項11に記載の3Dメモリデバイス。
- 垂直方向に前記メモリスタックを貫通し、前記複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む請求項1に記載の3Dメモリデバイス。
- 前記絶縁構造は、1つまたは複数の誘電体材料を充填される請求項14に記載の3Dメモリデバイス。
- 前記絶縁構造の頂面は、前記半導体層の底面と同一平面上にある請求項14または15に記載の3Dメモリデバイス。
- 前記周辺回路と前記メモリスタックとの間の接合界面をさらに含む請求項1に記載の3Dメモリデバイス。
- 3次元(3D)メモリデバイスであって、
基板と、
前記基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
前記メモリスタックよりも上にある半導体層と、
各々が垂直方向に前記メモリスタックを通って前記半導体層内に貫入する複数のチャネル構造であって、
前記複数のチャネル構造の各々は、半導体チャネルを含み、
前記半導体層は、前記半導体層内に貫入する前記半導体チャネルの一部を取り囲み、前記半導体チャネルの一部と接触する半導体プラグを含む、複数のチャネル構造とを含む、3次元(3D)メモリデバイス。 - 前記半導体層はN型ドープ半導体層またはP型ドープ半導体層を含む請求項18に記載の3Dメモリデバイス。
- 前記複数のチャネル構造の各々は、メモリ膜を含み、前記メモリ膜の上側端部は、前記半導体チャネルの上側端部よりも下にあり、前記メモリ膜の前記上側端部は、前記半導体層の頂面よりも下にあり、前記半導体チャネルの前記上側端部は、前記半導体層の前記頂面と同一平面上にあるか、または前記半導体層の前記頂面より下にある請求項18に記載の3Dメモリデバイス。
- 前記半導体層内に貫入する前記半導体チャネルの前記一部は、ドープポリシリコンを含む請求項18に記載の3Dメモリデバイス。
- 前記半導体プラグのドーピング濃度は前記半導体層の残りの部分のドーピング濃度とは異なる請求項21に記載の3Dメモリデバイス。
- 前記半導体プラグは、ポリシリコンを含み、前記半導体層の残りの部分は、ポリシリコンを含む請求項18に記載の3Dメモリデバイス。
- 前記半導体プラグは、ポリシリコンを含み、前記半導体層の残りの部分は、単結晶シリコンを含む請求項18に記載の3Dメモリデバイス。
- 垂直方向に前記メモリスタックを貫通し、前記複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む請求項18に記載の3Dメモリデバイス。
- 前記絶縁構造は、1つまたは複数の誘電体材料を充填される請求項25に記載の3Dメモリデバイス。
- 前記絶縁構造の頂面は、前記半導体層の底面と同一平面上にある請求項25に記載の3Dメモリデバイス。
- メモリスタックよりも上にあり、前記半導体層と接触しているソースコンタクトをさらに含む請求項18に記載の3Dメモリデバイス。
- 前記基板よりも上にある周辺回路と、
前記周辺回路と前記メモリスタックとの間の接合界面とをさらに含む請求項28に記載の3Dメモリデバイス。 - 前記ソースコンタクトよりも上にあり、前記ソースコンタクトに電気的に接続されている相互接続層をさらに含む請求項29に記載の3Dメモリデバイス。
- 前記半導体層は、少なくとも前記ソースコンタクトおよび前記相互接続層を通して前記周辺回路に電気的に接続される請求項30に記載の3Dメモリデバイス。
- 3次元(3D)メモリデバイスであって、
周辺回路を含む第1の半導体構造と、
第2の半導体構造であって、
交互配置された導電体層および誘電体層を含むメモリスタックと、
半導体層と、
各々が垂直方向に前記メモリスタックを通って前記半導体層内に貫入し、前記周辺回路に電気的に接続されている複数のチャネル構造であって、前記半導体層は、前記半導体層内に貫入する前記複数のチャネル構造の各々の一部を取り囲む半導体プラグを含む、複数のチャネル構造とを備える、第2の半導体構造と、
前記第1の半導体構造と前記第2の半導体構造との間の接合界面とを含む、3次元(3D)メモリデバイス。 - 前記半導体層はN型ドープ半導体層またはP型ドープ半導体層を含む請求項32に記載の3Dメモリデバイス。
- 前記複数のチャネル構造の各々は、メモリ膜と半導体チャネルとを含み、前記メモリ膜の上側端部は前記半導体チャネルの上側端部より下にあり、前記メモリ膜の前記上側端部は、前記半導体層の頂面よりも下にあり、前記半導体チャネルの前記上側端部は、前記半導体層の前記頂面と同一平面上にあるか、または前記半導体層の前記頂面より下にある請求項32に記載の3Dメモリデバイス。
- 前記半導体層内に貫入する半導体チャネルの前記一部は、ドープポリシリコンを含む請求項32に記載の3Dメモリデバイス。
- 前記半導体プラグのドーピング濃度は前記半導体層の残りの部分のドーピング濃度と異なる請求項35に記載の3Dメモリデバイス。
- 前記第2の半導体構造は、垂直方向に前記メモリスタックを貫通し、前記複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む請求項32に記載の3Dメモリデバイス。
- 前記絶縁構造は、1つまたは複数の誘電体材料を充填される請求項37に記載の3Dメモリデバイス。
- 前記絶縁構造は、前記半導体層内に垂直に貫入しない請求項37に記載の3Dメモリデバイス。
- 前記第2の半導体構造は、前記半導体層と接触しているソースコンタクトをさらに含む請求項32に記載の3Dメモリデバイス。
- 前記第2の半導体構造は、相互接続層をさらに含み、
前記半導体層は、少なくとも前記ソースコンタクトおよび前記相互接続層を通して前記周辺回路に電気的に接続される請求項40に記載の3Dメモリデバイス。 - 前記チャネル構造の各々は、前記半導体層を超えて延在しない請求項32に記載の3Dメモリデバイス。
- 前記半導体プラグは、ポリシリコンを含み、前記半導体層の残りの部分は、ポリシリコンを含む請求項32に記載の3Dメモリデバイス。
- 前記半導体プラグは、ポリシリコンを含み、前記半導体層の残りの部分は、単結晶シリコンを含む請求項32に記載の3Dメモリデバイス。
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