CN117337622A - 三维存储器器件及其制造方法 - Google Patents

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Abstract

提供了一种用于形成3D存储器器件的方法。该方法包括：形成包括核心阵列区域、阶梯区域和外围区域的阵列晶圆。形成阵列晶圆包括：在第一衬底上形成交替电介质堆叠体，在核心阵列区域中的交替电介质堆叠体中形成多个沟道结构，每个沟道结构包括功能层和沟道层，在阶梯区域中形成阶梯结构，以及形成多个虚设沟道结构。该方法还包括：将CMOS晶圆键合到阵列晶圆；以及去除第一衬底；去除每个沟道结构的功能层的部分以暴露沟道层，以及对沟道层的暴露部分进行掺杂。

Description

三维存储器器件及其制造方法
背景技术
本公开的实施例涉及三维(3D)存储器器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。结果，用于平面存储器单元的存储器密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度上限。3D存储器架构包括存储器阵列和用于控制通往和来自存储器阵列的信号的外围器件。
发明内容
本文公开了用于形成3D存储器器件的栅极结构的方法及其制造方法的实施例。
公开了一种用于形成三维(3D)NAND存储器器件的方法，包括：形成包括核心阵列区域、阶梯区域和外围区域的阵列晶圆，包括：在第一衬底上形成交替电介质堆叠体，在核心阵列区域中的交替电介质堆叠体中形成多个沟道结构，每个沟道结构包括功能层和沟道层，在阶梯区域中形成阶梯结构，并且形成多个虚设沟道结构，以及将CMOS晶圆键合到阵列晶圆；以及去除第一衬底；去除每个沟道结构的功能层的一部分以暴露沟道层，并且对沟道层的暴露部分进行掺杂。
在一些实施例中，该方法还可以包括：在形成交替电介质堆叠体之前，在第一衬底上形成支撑堆叠体，其中，交替电介质堆叠体形成在支撑堆叠体上；以及在去除每个沟道结构的功能层的部分之前，去除支撑堆叠体的部分。
在一些实施例中，形成多个虚设沟道结构包括：形成穿透交替电介质堆叠体和支撑堆叠体并且延伸到第一衬底中的多个虚设沟道结构。
在一些实施例中，形成多个虚设沟道结构包括：形成穿透交替电介质堆叠体而不穿透支撑堆叠体的多个虚设沟道结构。
在一些实施例中，形成阵列晶圆还包括：形成穿透交替电介质堆叠体和支撑堆叠体的多个缝隙；以及在每个缝隙中形成阵列公共源极触点。
在一些实施例中，该方法还可以包括：将交替电介质堆叠体转变为交替导体/电介质堆叠体。
在一些实施例中，形成阵列晶圆还包括：在阶梯区域中形成多个字线触点；以及在外围区域中形成多个外围触点。
在一些实施例中，形成阵列晶圆还包括：形成包括多个互连触点的阵列接合层；其中，将CMOS晶圆键合到阵列晶圆的阵列接合层。
在一些实施例中，将CMOS晶圆键合到阵列晶圆包括：制备包括第二衬底、在第二衬底上的外围电路层以及在外围电路层上的CMOS接合层的CMOS晶圆；以及将CMOS晶圆的CMOS接合层键合到阵列晶圆的阵列接合层，以形成键合结构。
在一些实施例中，该方法还可以包括：形成支撑堆叠体包括：在第一衬底上形成牺牲电介质层；在牺牲电介质层上形成第一半导体层；以及在第一半导体层上形成第二半导体层。
在一些实施例中，去除支撑堆叠体的部分和第一衬底包括：通过使用牺牲电介质层作为蚀刻停止层来去除第一衬底；去除牺牲电介质层在核心阵列区域和外围区域中的部分；以及去除第一半导体层在核心阵列区域和外围区域中的部分。
在一些实施例中，该方法还可以包括：去除每个沟道结构的功能层的部分包括：去除每个沟道结构的阻挡层、存储层和隧穿层位于第二半导体层之上的部分；以及同时去除牺牲电介质层在阶梯区域中的部分。
在一些实施例中，该方法还可以包括：形成与每个沟道结构的沟道层的掺杂部分电连接的补充半导体层。
在一些实施例中，该方法还可以包括：在补充半导体层上形成焊盘层，并且焊盘层与每个沟道结构的沟道层电连接。
在一些实施例中，形成交替电介质堆叠体包括：形成堆叠在支撑堆叠体上的多个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，将交替电介质堆叠体转变为交替导体/电介质堆叠体包括：通过缝隙去除在交替电介质堆叠体中的多个第二电介质层，以形成多个水平沟槽；以及在每个水平沟槽中形成栅极结构。
另一方面是一种三维(3D)存储器器件，包括：CMOS晶圆；以及连接在CMOS晶圆上的阵列晶圆，阵列晶圆包括核心阵列区域、阶梯区域和外围区域，阵列晶圆包括：交替导体/电介质堆叠体，包括在阶梯区域中的阶梯结构，以及在核心阵列区域中的交替导体/电介质堆叠体中的多个沟道结构，每个沟道结构包括功能层和沟道层，并且沟道层包括掺杂部分，穿透交替导体/电介质堆叠体的多个虚设沟道结构，以及在阶梯区域中的支撑堆叠体。
在一些实施例中，该器件还可以包括：与每个沟道结构的沟道层的掺杂部分电连接的补充半导体层；以及在补充半导体层上并且与每个沟道结构的沟道层电连接的焊盘层。
在一些实施例中，每个虚设沟道结构的上端与补充半导体层接触。
在一些实施例中，每个虚设沟道结构的上端与支撑堆叠体的第一半导体层接触。
在一些实施例中，该器件还可以包括：穿透交替导体/电介质堆叠体的多个缝隙；以及在每个缝隙中并且电连接到补充半导体层的阵列公共源极触点。
在一些实施例中，阵列晶圆还包括：在阶梯区域中的多个字线触点；以及在外围区域中的多个外围触点。
本领域技术人员可以根据本公开的说明书、权利要求和附图来理解本公开的其他方面。
附图说明
并入本文并且形成说明书一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并且使相关领域的技术人员能够制成和使用本公开。
图1以透视图示出了根据本公开的一些实施例的3D存储器器件的示意图；
图2示出了根据本公开的一些实施例的用于形成3D存储器器件的示例性方法的流程图；
图3A-图3T示出了根据本公开的一些实施例在图2所示方法的某些制造阶段的示例性3D存储器器件的示意性截面图；
图4示出了根据本公开的一些其他实施例的用于形成3D存储器器件的另一示例性方法的流程图；以及
图5A-图5T示出了根据本公开的一些实施例的在图4所示方法的某些制造阶段的示例性3D存储器器件的示意性截面图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这样做仅仅是出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员来说，显然本公开也可以用于各种其他应用。
注意，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可以不必包括特定的特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例实现这样的特征、结构或特性都将在相关领域的技术人员的知识范围之内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。
应当容易理解，在本公开中的“在…上”、“在…之上”和“在…上方”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“在…之上”或“在…上方”不仅意味着在某物“之上”或“上方”的含义，而且还可以包括在某物“之上”或“上方”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，例如“在…下面”、“在…下方”、“下”、“在…之上”、“上”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(或多个)元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所使用的空间相对描述词也可以被相应地进行解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶圆等非导电材料制成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上层结构上方延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面与底表面之间的或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成触点、互连线、和/或过孔)以及一个或多个电介质层。
如本文所用，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能由于制造工艺或公差的微小变化而产生。如本文所用，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10％到30％内变化的给定量的值(例如，值的±10％、±20％或±30％)。
如本文所用，术语“3D存储器器件”是指半导体器件，其在横向定向的衬底上具有垂直定向的存储器单元晶体管串(即，本文作为“存储器串”(例如NAND串)的区域)，使得存储器串在相对于衬底的垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指标称地垂直于衬底的横向表面。
随着半导体技术的进步，三维(3D)存储器器件(例如3D NAND存储器器件)不断扩展更多的氧化物/氮化物(ON)层。一般地，在形成3D存储器器件的一些方法中，互补金属-氧化物-半导体晶圆(以下简称“CMOS晶圆(complementary metal–oxide–semiconductorwafer)”)与存储器单元阵列晶圆(以下简称“阵列晶圆”)键合，以形成3D存储器器件的框架。在多层的氧化物/氮化物(ON)堆叠体配置中，变得难以控制蚀刻工艺的覆盖以在3D存储器器件中形成具有相当大的深度的沟道孔和/或栅极线缝隙。随着沟道孔纵横比的增加，沟道孔蚀刻变得指数级地变慢。此外，形成的沟道孔(包括无弓形、直的轮廓、临界尺寸(CD，critical dimension)均匀性、最小扭曲等)的工艺能力控制往往更具挑战性。如果多层沟道孔刻蚀工艺的覆盖未控制好，则可能会对沟道侧壁和底层造成潜在的损坏，从而导致字线到阵列公共源极的泄露。在这种情况下，难以在沟道孔和/或栅极线缝隙的底部上形成外延层。
因此，提供了新的3D存储器器件及其制造方法来解决这些问题。注意，3D存储器器件可以是非单片3D存储器器件的一部分，其中部件(例如，CMOS器件和存储器单元阵列器件)单独形成在不同的晶圆上，并且然后以面对面方式键合。在一些实施例中，阵列晶圆被翻转并且面向下朝向CMOS晶圆以用于混合键合，使得在键合的非单片3D存储器器件中，阵列晶圆在CMOS晶圆之上。应当理解，在一些其他实施例中，阵列晶圆仍作为键合的非单片3D存储器器件的衬底，并且CMOS晶圆被翻转并且面向下朝向阵列晶圆以用于混合键合。
图1示出了根据一些现有3D NAND存储器的示例性三维(3D)存储器阵列结构100的一部分的透视图。存储器阵列结构100包括衬底130、衬底130上方的绝缘膜131、绝缘膜131上方的底部选择栅极(BSG，bottom select gate)132的层级(tier)、以及堆叠在BSG 132的顶部上以形成交替的导电层和电介质层的膜堆叠体135的控制栅极133(也称为“字线”(WL))的多个层级。为清楚起见，与控制栅极层相邻的电介质层未在图1中示出。
每个层级的控制栅极通过穿过膜堆叠体135的缝隙结构116-1和116-2分离。存储器阵列结构100还包括控制栅极133的堆叠体上方的顶部选择栅极(TSG，top select gate)134的层级。TSG 134、控制栅极133和BSG 132的堆叠体也称为“栅极电极”。存储器阵列结构100还包括在相邻BSG 132之间的衬底130的部分中的存储器串112和掺杂源线区域144。每个存储器串112包括延伸穿过绝缘膜131以及交替导电层和电介质层的膜堆叠体135的沟道孔136。存储器串112还包括在沟道孔136的侧壁上的存储器膜137、在存储器膜137上方的沟道层138以及被沟道层138围绕的核心填充膜139。存储器单元140可以形成在控制栅极133与存储器串112的交叉点处。在控制栅极133下方的沟道层138的部分也称为存储器单元140的沟道。存储器阵列结构100还包括多条位线(BL)141，多条位线(BL)141在TSG 134上方与存储器串112连接。存储器阵列结构100还包括通过多个触点结构114与栅极电极连接的多条金属互连线143。膜堆叠体135的边缘被配置为阶梯形状，以允许到栅极电极的每个层级的电连接。
在图1中，为了说明的目的，控制栅极133-1、133-2和133-3的三个层级与TSG 134的一个层级和BSG 132的一个层级一起被示出。在这个示例中，每个存储器串112可以包括三个存储器单元140-1、140-2和140-3，三个存储器单元140-1、140-2和140-3分别对应于控制栅极133-1、133-2和133-3。控制栅极的数量和存储器单元的数量可以多于三个以增加存储容量。存储器阵列结构100还可以包括其他结构，例如TSG切口结构、公共源极触点和虚设存储器串等。为简单起见，这些结构未在图1中示出。
参考图2，示出了根据本公开的一些实施例的用于形成3D存储器器件的示例性方法的流程图。应当理解，图2所示的操作和/或步骤并非详尽的，并且可以在任何所示操作之前、之后或之间执行其他操作。图3A-图3T示出了根据本公开的一些实施例在图2所示方法的某些制造阶段的示例性3D存储器器件的示意性截面图。
如图2所示，该方法开始于操作S202，其中可以在第一衬底上形成支撑堆叠体和交替电介质堆叠体。在如图3A所示的一些实施例中，所形成的结构可以包括核心阵列区域350、阶梯区域360和外围区域370。
在一些实施例中，第一衬底310是具有任何合适结构的任何合适的半导体衬底，例如单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅和金属多层衬底，等等。
支撑堆叠体400可以形成在第一衬底310上。支撑堆叠体400可以包括牺牲电介质层410、第一半导体层420、第二半导体层422以及在第一半导体层420与第二半导体层422之间的中间层421。在一些实施例中，牺牲电介质层410可以是氧化物层，例如氧化硅层。第一半导体层420和第二半导体层422可以是由作为中间层的绝缘层分离的非晶硅层。牺牲电介质层410和第一半导体层420的一些部分可以在后续工艺中去除。支撑堆叠体400在平行于第一衬底310的表面的横向方向上延伸。在一些实施例中，支撑堆叠体400可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
交替电介质堆叠体500可以形成在支撑堆叠体400上。交替电介质堆叠体500可以包括多个电介质层对。交替电介质堆叠体500的每个电介质层对可以包括第一电介质层510和不同于第一电介质层510的第二电介质层520。在一些实施例中，第一电介质层510可以用作绝缘层，并且第二电介质层520可以用作牺牲层，牺牲层在后续工艺中被去除。
多个第一电介质层510和第二电介质层520在平行于第一衬底310的表面的横向方向上延伸。在一些实施例中，在交替电介质堆叠体500中存在比由不同材料制成并且具有不同厚度的电介质层对更多的层。交替电介质堆叠体500可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
在一些实施例中，交替电介质堆叠体500可以包括多个氧化物/氮化物层对。每个电介质层对包括氧化硅层510和氮化硅层520。多个氧化物/氮化物层对在本文中也称为“交替氧化物/氮化物堆叠体”。也就是说，在交替电介质堆叠体500中，多个氧化物层510和多个氮化物层520在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠体的顶层和底层之外，其他氧化物层510中的每一个氧化物层可以被两个相邻的氮化物层520夹在中间，并且氮化物层520中的每一个氮化物层可以被两个相邻的氧化物层510夹在中间。
氧化物层510可以各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在从大约10nm到大约150nm的范围内。类似地，氮化物层520可以各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在从大约10nm到大约150nm的范围内。在一些实施例中，交替电介质堆叠体500的总厚度可以大于1000nm。注意，提供厚度范围是为了说明，而不应解释为限制所附权利要求的范围。
注意，在本公开中，氧化物层510和/或氮化物层520可以包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，并且氮化物层可以是氮化硅层。
交替电介质堆叠体500可以包括任何合适层数的氧化物层510和氮化物层520。在一些实施例中，交替电介质堆叠体500中的氧化物层510和氮化物层520的总层数等于或大于64。也就是说，氧化物/氮化物层对的数量可以等于或大于32。在一些实施例中，交替氧化物/氮化物堆叠体包括具有与氧化物/氮化物层对不同的材料和/或厚度的更多氧化物层或更多氮化物层。例如，交替电介质堆叠体500中的底层和顶层可以是氧化物层510。
如图2所示，该方法进行到操作S204，其中可以在核心阵列区域中的交替电介质堆叠体中形成多个沟道结构。在如图3B所示的一些实施例中，每个沟道结构600可以包括垂直延伸穿过交替电介质堆叠体500的沟道孔、位于沟道孔的侧壁上的功能层620、位于功能层620与填充结构660之间的沟道层640以及在沟道孔的顶部上的沟道插塞680。多个沟道结构600可以作为阵列布置在核心阵列区域350中的交替电介质堆叠体中。
在一些实施例中，形成沟道结构的制造工艺包括形成多个沟道孔，这些沟道孔垂直延伸穿过交替电介质堆叠体500以暴露支撑堆叠体400的第一半导体层420。沟道孔可以具有高纵横比，并且可以通过蚀刻交替电介质堆叠体500和随后的清洁工艺来形成。形成沟道孔的蚀刻工艺可以是湿法蚀刻、干法蚀刻或其组合。
在一些实施例中，制造工艺用于在沟道孔的侧壁上形成功能层620。功能层620可以是复合电介质层，例如阻挡层622、存储层624和隧穿层626的组合。包括阻挡层622、存储层624和隧穿层626的功能层620可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。
阻挡层622可以形成在存储层624与沟道孔的侧壁之间。阻挡层622可以用于阻挡电子电荷的流出。在一些实施例中，阻挡层622可以是氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层622包括高介电常数(高k值)电介质(例如，氧化铝)。在一些实施例中，阻挡层622的厚度可以在从大约3nm到大约20nm的范围内。
存储层624可以形成在隧穿层626与阻挡层622之间。来自沟道层的电子或空穴可以通过隧穿层626隧穿到存储层624。存储层624可以用于存储用于存储器操作的电子电荷(电子或空穴)。在存储层624中存储或去除电荷可以影响半导体沟道的导通/截止状态和/或电导率。存储层624可以包括一种或多种材料膜，包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或它们的任何组合。在一些实施例中，存储层624可以包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，存储层624的厚度可以在从大约3nm到大约20nm的范围内。
隧穿层626可以形成在存储层624的侧壁上。隧穿层626可以用于隧穿电子电荷(电子或空穴)。隧穿层626可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层130可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层626的厚度可以在从大约3nm到大约20nm的范围内。
在一些实施例中，形成沟道结构600的制造工艺还包括形成覆盖功能层720的侧壁的沟道层640，如图3B所示。在一些实施例中，沟道层640可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，薄膜沉积工艺例如ALD、CVD、PVD或任何其他合适的工艺。在一些实施例中，沟道层640的厚度可以在从大约5nm到20nm的范围内。
在一些实施例中，形成沟道结构600的制造工艺还包括形成填充结构660以覆盖沟道层640并且填充沟道孔，如图3B所示。在一些实施例中，填充结构660可以是通过使用任何合适的沉积工艺形成的氧化物层，沉积工艺例如ALD、CVD、PVD等。在一些实施例中，填充结构660可以包括一个或多个气隙。
在一些实施例中，形成沟道结构600的制造工艺还包括在每个沟道孔的顶部处形成沟道插塞680，如图3B所示。沟道插塞680可以与每个沟道孔中的沟道层640接触。沟道插塞680的材料可以包括任何合适的导电材料，例如Si、W等。沟道插塞680可以通过使用任何合适的沉积工艺以及随后的CMP工艺来形成。
如图2所示，该方法进行到操作S206，其中可以去除交替电介质堆叠体在阶梯区域中的部分，以形成阶梯结构，并且可以在阶梯区域中形成多个虚设沟道结构以穿透阶梯结构和支撑堆叠体。可以在阶梯区域中形成绝缘层以覆盖阶梯结构。
如图3C所示，可以去除交替电介质堆叠体500的部分以在阶梯区域360中形成阶梯结构700。可以重复执行多个蚀刻-修整工艺以形成一组台阶。在一些实施例中，每个台阶可以包括一个或多个电介质层对。可以形成阶梯绝缘层710以覆盖一组台阶。
在一些实施例中，蚀刻-修整工艺可以包括一组重复蚀刻-修整工艺以形成阶梯结构700，该阶梯结构700包括在交替电介质堆叠体500的边缘处的一组台阶。
具体地，对于形成每个台阶，光致抗蚀剂层(未示出)可以用作掩模以暴露交替电介质堆叠体500的顶表面的一部分。对于形成第一台阶，暴露的交替电介质堆叠体500的顶表面的宽度可以是台阶宽度。在一些实施例中，可以执行各向异性蚀刻工艺(例如，反应离子蚀刻(RIE，reactive ion etch)工艺或其他合适的干法/湿法蚀刻工艺)以去除通过掩模(即，光致抗蚀剂层)暴露的暴露层(例如，第二电介质层520)。蚀刻工艺可以在下一较低层(例如，第一电介质层510)上停止。然后将掩模(即，光致抗蚀剂层)中的图案转移到已被蚀刻的层(例如，第二电介质层520)。然后可以通过在下一较低层(例如，第二电介质层520)上停止的另一蚀刻工艺去除暴露的下一较低层(例如，第一电介质层610)。这样，可以在交替电介质堆叠体500的前两个顶层上创建第一台阶。
接下来，例如通过各向同性蚀刻工艺，可以通过去除交替电介质堆叠体500之上的掩模的一部分(也称为“修整”)来减小掩模(即，光致抗蚀剂层)的尺寸，以暴露交替电介质堆叠体500的另一台阶宽度。该方法可以通过使结构经受两个各向异性蚀刻工艺来进行，两个各向异性蚀刻工艺包括去除两个暴露层(例如，两个第二电介质层520)的暴露部分，并且随后去除两个暴露的下一较低层(例如，第一电介质层510)的暴露部分。这样，可以将第一台阶降低到交替电介质堆叠体500的第三顶层和第四顶层，并且可以在交替电介质堆叠体500的前两个顶层上创建第二台阶。
在一些实施例中，可以重复掩模(即，光致抗蚀剂层)尺寸的连续减小和两步蚀刻工艺(也称为蚀刻-修整工艺)，使得包括一组台阶的阶梯结构700可以形成在阶梯区域中，如图3C所示。然后可以去除光致抗蚀剂层。在一些实施例中，去除工艺可以包括任何合适的蚀刻工艺和清洁工艺。
如图3C所示，可以形成阶梯绝缘层710以覆盖阶梯结构700。在一些实施例中，可以执行沉积工艺以形成阶梯绝缘层710。在一些实施例中，可以形成填充绝缘结构530以覆盖包括阶梯结构700的交替电介质堆叠体500。可以执行CMP工艺以平坦化填充绝缘结构530的顶表面。
如图3C所示，多个虚设沟道结构650可以形成在阶梯区域360中。在实施例中，虚设沟道结构650可以形成在核心阵列区域350、阶梯区域360和/或外围区域370中的任何合适的位置。在一些实施例中，形成虚设沟道结构650的制造工艺可以包括蚀刻填充绝缘结构530、阶梯绝缘层710、交替电介质堆叠体500和支撑堆叠体400以形成多个虚设沟道孔。多个虚设沟道孔可以穿透填充绝缘结构530、阶梯绝缘层710、交替电介质堆叠体500和支撑堆叠体400，并且可以延伸到第一衬底310中。然后可以执行沉积工艺来以任何合适的电介质材料(例如SiO2)填充多个虚设沟道孔。这样，可以形成多个虚设沟道结构650以提供对3D存储器阵列结构的机械支撑。
如图2所示，方法进行到操作S208，其中多个缝隙可以形成在交替电介质堆叠体中并且沿着字线方向延伸，交替电介质堆叠体中的第二电介质层可以被多个栅极结构替换，并且一个或多个阵列公共源极(ACS，array common source)触点可以形成在多个缝隙中的每个缝隙中。
如图3D中y-z平面中核心阵列区域350的截面图所示，在一些实施例中，多个缝隙中的每个缝隙可以垂直穿透交替电介质堆叠体500并且垂直延伸到支撑堆叠体400的第一半导体层420中，并且可以在沟道结构600的两个阵列之间沿着字线方向在直线上横向延伸。可以通过在交替电介质堆叠体500上方形成掩模层(未示出)并且使用例如光刻法来图案化掩模以在图案化掩模层中形成与多个缝隙对应的开口来形成多个缝隙。可以执行合适的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)来去除由开口暴露的交替电介质堆叠体500的部分，直到多个缝隙暴露第一半导体层420。可以在形成多个缝隙之后去除掩模层。
在一些实施例中，交替电介质堆叠体500中的第二电介质层520可以被多个栅极结构560替换。在替换之后，交替电介质堆叠体500可以变成交替电介质/导电堆叠体550。在一些实施例中，交替电介质堆叠体500中的第二电介质层520可以通过多个缝隙去除。如上所述，在交替电介质堆叠体500中的第二电介质层520用作牺牲层，并且通过使用任何合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来去除。蚀刻工艺可以具有第二电介质层520的材料相对于第一电介质层510的材料的足够高的蚀刻选择性，使得蚀刻工艺可以对第一电介质层510具有最小的影响。各向同性干法蚀刻和/或湿法蚀刻可以在各个方向上去除第二电介质层520以暴露每个第一电介质层510的顶表面和底表面。这样，然后可以在第一电介质层510之间形成多个水平沟槽。多个水平沟槽中的每个水平沟槽可以在水平方向上延伸，并且可以用作将在后续工艺中形成的栅极结构560的空间。注意，本文所用的术语“水平/水平地”是指标称地平行于衬底的横向表面。
在一些实施例中，第二电介质层520包括氮化硅，并且各向同性干法蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法蚀刻的射频(RF，radiofrequency)功率可以低于约100W并且偏压可以低于约10V。在一些实施例中，第二电介质层520包括氮化硅，并且湿法蚀刻的蚀刻剂包括磷酸。在去除第二电介质层520之后，可以通过使用任何合适的清洁工艺来清洁多个缝隙和多个水平沟槽。例如，可以执行磷酸冲洗工艺以去除水平沟槽的内壁上的杂质。在一些实施例中，冲洗温度可以在大约100℃至大约200℃的范围内，并且冲洗时间可以在大约10分钟至大约100分钟的范围内。
在一些实施例中，可以在每个水平沟槽中形成多个栅极结构560，如图3D所示。在一些实施例中，每个栅极结构560可以包括由一个或多个绝缘膜564环绕的栅极电极562。一个或多个绝缘膜564可以用作一个或多个栅极电介质层，用于绝缘相应的字线(即，栅极电极)。
在一些实施例中，可以形成一个或多个绝缘膜564以用一种或多种合适的绝缘材料覆盖水平沟槽的暴露表面。例如，一种或多种合适的沉积工艺(例如CVD、PVD和/或ALD)可以用于将一种或多种绝缘材料沉积到水平沟槽中。在一些实施例中，可以使用凹槽蚀刻工艺和/或CMP工艺来去除过多的(一种或多种)绝缘材料。一种或多种绝缘材料可以包括提供电绝缘功能的任何合适的材料。
在一些实施例中，栅极电极562可以形成在每个水平沟槽中。可以通过用合适的栅极电极金属材料填充水平沟槽来形成栅极电极562。栅极电极562可以为字线提供基础材料。栅极电极金属材料可以包括用于形成字线的任何合适的导电材料，例如钨、铝、铜、钴或其任何组合。栅极电极材料可以使用合适的沉积方法沉积到水平沟槽中，沉积方法例如CVD、PVD、等离子体增强CVD(PECVD，plasma-enhanced CVD)、溅射、金属有机化学气相沉积(MOCVD，metal-organic chemical vapor deposition)和/或ALD。
在一些实施例中，可以通过凹槽蚀刻工艺去除多个栅极结构560的部分。在一些实施例中，为了确保多个栅极之间的绝缘，可以执行凹槽蚀刻工艺(例如湿法蚀刻工艺)，以去除多个栅极结构560的暴露部分。这样做，可以在与缝隙侧壁相邻的每个水平沟槽中形成凹槽。
在一些实施例中，栅极线间隔件(GLSP，gate line spacer)层670可以形成在每个缝隙的两个侧壁上。GLSP层670可以用于在多个栅极结构560与在后续工艺中形成的一个或多个阵列公共源极(ACS)触点690之间提供电绝缘。在一些实施例中，GLSP层670可以通过使用任何合适的沉积工艺形成，例如使用原子层沉积(ALD，atomic layer deposition)工艺以沉积低温氧化物材料或高温氧化物材料来填充多个缝隙440。
在一些实施例中，如图3D所示，可以形成一个或多个ACS触点690以垂直穿透GLSP层670，并且与支撑堆叠体400的第一半导体层420电接触。用于形成一个或多个ACS触点690的制造工艺包括执行蚀刻工艺以去除GLSP层670的一个或多个部分，以形成一个或多个垂直孔或沟槽，一个或多个垂直孔或沟槽暴露支撑堆叠体400的第一半导体层420。然后可以执行沉积工艺以用任何合适的导电材料填充一个或多个垂直孔或沟槽，导电材料例如金属材料，包括钨、铝、铜、多晶硅、硅化物和/或其组合等。可以使用任何合适的沉积方法(例如CVD、PVD、PECVD、MOCVD和/或ALD)将导电材料沉积到垂直沟槽中。可以执行CMP工艺以平坦化一个或多个ACS触点690的顶表面。
如图2所示，该方法进行到操作S210，其中可以形成多个字线触点和/或外围触点，并且可以形成包括多个互连触点的阵列接合层。这样，形成阵列晶圆300，如图3E(x-z平面中的截面图)和图3F(y-z平面中的核心阵列区域350的截面图)所示。
在一些实施例中，多个字线触点720可以形成在阶梯区域360中，和/或多个外围触点730形成在外围区域370中。在一些实施例中，每个字线触点720或外围触点730的一端(例如，上端)彼此齐平，例如，在其中形成字线触点720和/或外围触点730的填充绝缘结构530的顶表面上彼此齐平。每个字线触点720或外围触点730的另一端(例如，下端)可以与相应的阵列晶圆结构接触。例如，每个字线触点720的下端可以与阶梯结构700的一级中的对应栅极电极562(字线)接触，并且每个外围触点730的下端可以与支撑堆叠体400的第一半导体层420接触。
应当理解，用于形成多个字线触点720和/或外围触点730的制造工艺可以包括多个工艺，例如，光刻、蚀刻、薄膜沉积和CMP。例如，可以通过以下步骤穿过填充绝缘结构530形成多个字线触点720和/或外围触点730：首先深蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充垂直开口。用于填充垂直开口的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。在一些实施例中，其他导体材料也用于填充开口以用作阻挡层、粘附层和/或晶种层。
在一些实施例中，多个字线触点720、外围触点730和/或一个或多个ACS触点690可以在同一触点形成工艺中同时形成。在一些实施例中，对于所有的字线触点720、外围触点730和一个或多个ACS触点690，只需执行触点形成工艺中的每个工艺一次。例如，可以执行单个光刻工艺来图案化用于字线触点720、外围触点730和一个或多个ACS触点690的所有开口的掩模；可以执行单个蚀刻工艺来蚀刻字线触点720、外围触点730和一个或多个ACS触点690的所有开口；可以执行单个沉积工艺以用相同的导体材料填充字线触点720、外围触点730和一个或多个ACS触点690的所有开口。
如图3E和图3F所示，阵列接合层740可以包括嵌入在电介质层742中的多个互连触点744，并且可以形成在填充绝缘结构530之上。每个互连触点744的上端可以在电介质层742的顶表面处彼此齐平，并且每个互连触点744的下端可以在电介质层742的底表面处彼此齐平，并且可以与对应的字线触点720、外围触点730或ACS触点690的上端接触。
电介质层742可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。电介质层742可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。可以通过以下步骤穿过电介质层742形成互连触点744：首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充开口。用于填充互连触点742的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，使用其他导体材料来填充开口以用作阻挡层、粘附层和/或晶种层。
在一些实施例中，阵列接合层740可以包括多个子层，并且每个互连触点744可以包括形成在多个子层中的多个子触点。例如，多个子触点可以包括一个或多个触点、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他合适的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合，并且可以在多个触点形成工艺中形成。例如，形成多个子触点的制造工艺可以包括在电介质层325的对应子层中形成一个或多个导电层和一个或多个触点层。导电层和导体触点层可以由任何合适的已知后端(BEOL，back-end-of-line)方法形成。在一些实施例中，可以在相同的触点形成工艺中同时形成阵列接合层740中的所有互连触点744。
返回参考图2，方法进行到操作S212，其中CMOS晶圆可以键合在阵列晶圆上。如图3G(x-z平面中的截面图)和图3H(y-z平面中的核心阵列区域350的截面图)所示，CMOS晶圆800可以包括第二衬底810、在第二衬底810上的外围电路层820以及在外围电路层820上的CMOS接合层840。
在一些实施例中，第二衬底810可以包括任何合适的半导体材料，所述半导体材料可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI，silicon on insulator)、绝缘体上锗(GOI，germanium on insulator)或其任何合适的组合。第二衬底510可以是单层衬底或多层衬底，例如单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅和金属多层衬底等。在一些实施例中，第二衬底810是减薄衬底(例如，半导电的层)，减薄衬底通过研磨、湿法/干法蚀刻、化学机械抛光(CMP，chemical mechanicalpolish)或其任何组合而减薄。
形成在第二衬底810上的外围电路层820可以包括一个或多个外围电路，外围电路包括用于促进3D存储器器件的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，一个或多个外围电路可以包括以下中的一项或多项：页缓冲器、解码器(例如，行解码器和列解码器)、锁存器、读出放大器、驱动器、电荷泵、电流或电压参考，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，如图3G和图3H所示，一个或多个外围电路可以包括使用互补金属氧化物半导体(CMOS)技术形成的多个CMOS器件825。
CMOS接合层840可以包括电介质层842和嵌入在电介质层842中的互连触点844，并且可以形成在外围电路层820之上。可以通过一种或多种薄膜沉积工艺形成电介质层842，薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。电介质层842可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。可以通过以下步骤穿过电介质层842形成互连触点844：首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充开口。用于填充互连触点844的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，使用其他导体材料来填充开口以用作阻挡层、粘附层和/或晶种层。
在一些实施例中，CMOS接合层840可以包括多个子层，并且每个互连触点844可以包括分别形成在多个子层中的多个子触点。例如，多个子触点可以包括一个或多个触点、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他合适的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合，并且可以在多个触点形成工艺中形成。例如，形成多个子触点的制造工艺可以包括在电介质层842中形成一个或多个导电层和一个或多个触点层。导电层和导体触点层可以由任何合适的已知前端(FEOL，front-end-of-line)方法形成。在一些实施例中，可以在相同的触点形成工艺中同时形成CMOS接合层840中的所有互连触点844。
在一些实施例中，阵列晶圆300和CMOS晶圆800可以键合在一起。如图3G和图3H所示，通过将CMOS晶圆800的CMOS接合层840键合到阵列晶圆300的阵列接合层740，可以使CMOS晶圆800面朝下并且与阵列晶圆300接合。
键合界面位于阵列接合层740与CMOS接合层840之间。因此，键合界面包括在两个电介质层之间(例如，在氮化硅层与氧化硅层之间)的界面和在两个导电层之间(例如，在两个金属层之间)的界面。在一些实施例中，一个或多个互连触点744和844可以在键合界面处彼此接触以进行电连接。
在一些实施例中，阵列晶圆300与CMOS晶圆800之间的混合键合可以包括任何合适的键合工艺或其组合。例如，键合界面可以通过在键合界面的两侧上的电介质层和/或导电层之间的化学键来形成。作为另一示例，键合界面可以通过在键合界面的两侧上的电介质层和/或导电层之间的物理相互作用(例如，相互扩散)来形成。在一些实施例中，在键合工艺之前，可以在从键合界面的两侧对表面进行等离子体处理或热处理之后形成键合界面。
返回参考图2，该方法进行到操作S214，其中可以去除第一衬底，并且可以去除支撑堆叠体的部分。
在一些实施例中，操作S214可以包括翻转键合结构，如图3G和图3H所示，使得COMS晶圆800在下侧，并且阵列晶圆300在上侧，如图3I(x-z平面中的截面图)和图3J(y-z平面中的核心阵列区域350的截面图)所示。在一些实施例中，操作S214还可以包括通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺去除阵列晶圆300的第一衬底310。
在一些实施例中，操作S214还可以包括去除牺牲电介质层410在核心阵列区域350和外围区域370中的部分以暴露第一半导体层420，如图3K(x-z平面中的截面图)和图3L(y-z平面中的核心阵列区域350的截面图)所示。可以保留牺牲电介质层410在阶梯区域360中的部分。应当理解，牺牲电介质层410的部分可以通过任何合适的光刻工艺去除。例如，可以在牺牲电介质层410上形成图案化的硬掩模(未示出)，并且可以通过经由使用图案化的硬掩模层的湿法蚀刻和/或干法蚀刻去除牺牲电介质层410的部分。
在一些实施例中，操作S214还可以包括去除第一半导体层420在核心阵列区域350和外围区域370中的部分，如图3M(x-z平面中的截面图)和图3N(y-z平面中的核心阵列区域350的截面图)所示。例如，使用阶梯区域360中的牺牲电介质层410的剩余部分为掩模，可以通过湿法蚀刻去除第一半导体层420在核心阵列区域350和外围区域370中的部分。
返回参考图2，方法进行到操作S216，其中可以去除每个沟道结构的功能层的部分以暴露沟道结构的沟道层的一部分，并且可以掺杂沟道层的暴露部分。
如图3O(x-z平面中的截面图)和图3P(y-z平面中的核心阵列区域350的截面图)所示，可以去除每个沟道结构600的功能层620的上部部分。如上所述，功能层620是包括阻挡层622、存储层624和隧穿层626的复合电介质层。因此，使用第二半导体层422作为蚀刻停止层，可以执行一个或多个选择性蚀刻工艺以去除每个沟道结构600的阻挡层622、存储层624和隧穿层626位于第二半导体层422之上的部分。在一些实施例中，在阶梯区域360中的牺牲电介质层410的剩余部分可以在一个或多个选择性蚀刻工艺中被去除，并且每个虚设沟道结构650的一部分也可以在一个或多个选择性蚀刻工艺期间被去除以形成凹槽，如图3O所示。
在一个或多个选择性蚀刻工艺之后，每个沟道结构600的沟道层640可以被暴露以用于随后的离子注入(IMP，ion implantation)工艺以形成掺杂的沟道层645，如图3O和图3P所示。在一些实施例中，沟道层640的一部分可以掺杂有p型掺杂剂(例如硼、铟、镓等)或n型掺杂剂(例如磷、砷等)或其组合。对于p型原位掺杂，可以使用p型掺杂前体，例如但不限于乙硼烷(B2H6)和三氟化硼(BF3)。对于n型原位掺杂，可以使用n型掺杂前体，例如但不限于PH3和AsH3。
返回参考图2，该方法进行到操作S218，其中可以形成补充半导体层以与每个沟道结构的掺杂沟道层电连接。
如图3Q(x-z平面中的截面图)和图3R(y-z平面中的核心阵列区域350的截面图)所示，补充半导体层430可以形成在核心阵列区域350中以与每个沟道结构600的掺杂沟道层645电连接。在一些实施例中，补充半导体层430可以形成在核心阵列区域350中以与一个或多个ACS触点690电连接。在一些实施例中，补充半导体层430可以形成在外围区域370中以与多个外围触点730电连接。在一些实施例中，补充半导体层430还可以形成在阶梯区域360中以填充虚设沟道结构650的多个凹槽。
在一些实施例中，补充半导体层430的制造工艺可以包括沉积或外延生长硅层以覆盖结构的顶表面，如图3Q和图3R所示，以及随后的化学机械抛光(CMP)工艺以使非晶硅层的顶表面和第一半导体层420的剩余部分共平面。在一些实施例中，沉积的半导体材料或外延生长的半导体材料是与第一半导体层420的材料相同的材料。在一些实施例中，沉积的半导体材料或外延生长的半导体材料包括与第一半导体层420的材料不同的材料。沉积的半导体材料或外延生长的半导体材料可以包括任何合适的诸如硅、锗和硅的半导体材料；诸如砷化镓、砷化铝镓的化合物半导体材料；或诸如硅锗和磷化镓砷的半导体合金。
在一些实施例中，当沉积的半导体材料是非晶硅时，然后可以执行激活工艺以将非晶硅层转变为多晶硅层。注意，激活工艺是可选的，并且可以在结构的一个或多个预定区域中执行。在一些实施例中，激活工艺可以不应用于阶梯区域360，使得阶梯区域360中的补充半导体层430和第一半导体层420的一部分包括非晶硅材料。在一些替代实施例中，可以将激活工艺应用于阶梯区域360，使得阶梯区域中的补充半导体层430和第一半导体层420的至少暴露部分转变为多晶硅材料。
返回参考图2，方法进行到操作S220，其中可以在补充半导体上形成焊盘层以与每个沟道结构的沟道层和一个或多个ACS触点电连接。
如图3S(x-z平面中的截面图)和图3T(y-z平面中的核心阵列区域350的截面图)所示，焊盘层900可以包括嵌入电介质层920中并且分别与对应的沟道结构600或外围触点730电连接的多个焊盘结构910。焊盘层900还可以包括在焊盘结构910和电介质层920上的布线层930，以及在布线层930上的保护层940。
电介质层920可以包括一层或多层电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合，并且可以通过一种或多种薄膜沉积工艺形成，例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。在一些实施例中，在形成电介质层920之前，可以去除外围区域370中的补充半导体层430。
每个焊盘结构910可以包括一个或多个触点、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他合适的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。每个焊盘结构910的上端可以在电介质层920的顶表面处彼此齐平，并且每个焊盘结构910的下端可以在电介质层920的底表面处彼此齐平，并且可以与对应的沟道结构600或外围触点730接触。
应当理解，用于形成多个焊盘结构910的接触工艺可以包括多个工艺，例如光刻、蚀刻、薄膜沉积和CMP。在一些实施例中，可以在电介质层920上形成硬掩模层，并且可以通过使用硬掩模层的湿法蚀刻和/或干法蚀刻在电介质层920中形成多个垂直贯穿开口。随后的沉积工艺可以通过使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充多个垂直贯穿开口来形成多个焊盘结构910。用于填充多个垂直贯穿开口的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
布线层930可以是形成在焊盘结构910和电介质层920上的图案化导电层。在一些实施例中，形成布线层930的制造工艺可以包括在焊盘结构910和电介质层920上方形成导电层。之后，通过光刻工艺形成抗蚀剂掩模，并且通过蚀刻去除不需要的部分以形成布线层。在一些实施例中，用于形成布线层930的抗蚀剂掩模可以通过喷墨方法形成。布线层930可以使用诸如钼(Mo)、钛(Ti)、铬(Cr)、钽(Ta)、钨(W)、铝(Al)、铜(Cu)、钕(Nd)、钪(Sc)等的任意金属材料以及包括这些材料中的任一种作为主要成分的合金材料用单层结构或分层结构形成。
在一些实施例中，保护层940可以包括绝缘子层和聚合物子层。绝缘子层可以是氮化物层，例如金属氮化物层。聚合物子层可以是被配置为防止布线层930划伤或损坏的任何合适的聚合物纳米限制(nanoconfinement)。
参考图4，示出了根据本公开的一些其他实施例的用于形成3D存储器器件的另一示例性方法的流程图。应当理解，图4所示的操作和/或步骤不是穷举的并且可以在任何所示操作之前、之后或之间执行其他操作。图5A-图5T示出了根据本公开的一些实施例的在图4所示方法的某些制造阶段的示例性3D存储器器件的示意性截面图。
如图4所示，该方法开始于操作S402，其中可以在第一衬底上形成支撑堆叠体和交替电介质堆叠体。在如图5A所示的一些实施例中，所形成的结构可以包括核心阵列区域350、阶梯区域360和外围区域370。
在一些实施例中，第一衬底310是具有任何合适结构的任何合适的半导体衬底，例如单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅和金属多层衬底，等等。
支撑堆叠体400可以形成在第一衬底310上。支撑堆叠体400可以包括牺牲电介质层410、第一半导体层420、第二半导体层422以及在第一半导体层420与第二半导体层422之间的中间层。在一些实施例中，牺牲电介质层410可以是氧化物层，例如氧化硅层。第一半导体层420和第二半导体层422可以是由作为中间层的绝缘层分离的非晶硅层。牺牲电介质层410和第一半导体层420的一些部分可以在后续工艺中去除。支撑堆叠体400在平行于第一衬底310的表面的横向方向上延伸。在一些实施例中，支撑堆叠体400可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
交替电介质堆叠体500可以形成在支撑堆叠体400上。交替电介质堆叠体500可以包括多个电介质层对。交替电介质堆叠体500的每个电介质层对可以包括第一电介质层510和不同于第一电介质层510的第二电介质层520。在一些实施例中，第一电介质层510可以用作绝缘层，并且第二电介质层520可以用作牺牲层，牺牲层在后续工艺中被去除。
多个第一电介质层510和第二电介质层520在平行于第一衬底310的表面的横向方向上延伸。在一些实施例中，在交替电介质堆叠体500中存在比由不同材料制成并且具有不同厚度的电介质层对更多的层。交替电介质堆叠体500可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
在一些实施例中，交替电介质堆叠体500可以包括多个氧化物/氮化物层对。每个电介质层对包括氧化硅层510和氮化硅层520。多个氧化物/氮化物层对在本文中也称为“交替氧化物/氮化物堆叠体”。也就是说，在交替电介质堆叠体500中，多个氧化物层510和多个氮化物层520在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠体的顶层和底层之外，其他氧化物层510中的每一个氧化物层可以被两个相邻的氮化物层520夹在中间，并且氮化物层520中的每一个氮化物层可以被两个相邻的氧化物层510夹在中间。
氧化物层510可以各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在从大约10nm到大约150nm的范围内。类似地，氮化物层520可以各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在从大约10nm到大约150nm的范围内。在一些实施例中，交替电介质堆叠体500的总厚度可以大于1000nm。注意，提供厚度范围是为了说明，而不应解释为限制所附权利要求的范围。
注意，在本公开中，氧化物层510和/或氮化物层520可以包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，并且氮化物层可以是氮化硅层。
交替电介质堆叠体500可以包括任何合适层数的氧化物层510和氮化物层520。在一些实施例中，交替电介质堆叠体500中的氧化物层510和氮化物层520的总层数等于或大于64。也就是说，氧化物/氮化物层对的数量可以等于或大于32。在一些实施例中，交替氧化物/氮化物堆叠体包括具有与氧化物/氮化物层对不同的材料和/或厚度的更多氧化物层或更多氮化物层。例如，交替电介质堆叠体500中的底层和顶层可以是氧化物层510。
如图4所示，该方法进行到操作S404，其中可以在核心阵列区域中的交替电介质堆叠体中形成多个沟道结构。在如图5B所示的一些实施例中，每个沟道结构600可以包括垂直延伸穿过交替电介质堆叠体500的沟道孔、位于沟道孔的侧壁上的功能层620、位于功能层620与填充结构660之间的沟道层640以及在沟道孔的顶部上的沟道插塞680。多个沟道结构600可以作为阵列布置在核心阵列区域350中的交替电介质堆叠体中。
在一些实施例中，形成沟道结构的制造工艺包括形成多个沟道孔，这些沟道孔垂直延伸穿过交替电介质堆叠体500以暴露支撑堆叠体400的第一半导体层420。沟道孔可以具有高纵横比，并且可以通过蚀刻交替电介质堆叠体500和随后的清洁工艺来形成。形成沟道孔的蚀刻工艺可以是湿法蚀刻、干法蚀刻或其组合。
在一些实施例中，制造工艺用于在沟道孔的侧壁上形成功能层620。功能层620可以是复合电介质层，例如阻挡层622、存储层624和隧穿层626的组合。包括阻挡层622、存储层624和隧穿层626的功能层620可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。
阻挡层622可以形成在存储层624与沟道孔的侧壁之间。阻挡层622可以用于阻挡电子电荷的流出。在一些实施例中，阻挡层622可以是氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层622包括高介电常数(高k值)电介质(例如，氧化铝)。在一些实施例中，阻挡层622的厚度可以在从大约3nm到大约20nm的范围内。
存储层624可以形成在隧穿层626与阻挡层622之间。来自沟道层的电子或空穴可以通过隧穿层626隧穿到存储层624。存储层624可以用于存储用于存储器操作的电子电荷(电子或空穴)。在存储层624中存储或去除电荷可以影响半导体沟道的导通/截止状态和/或电导率。存储层624可以包括一种或多种材料膜，包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或它们的任何组合。在一些实施例中，存储层624可以包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，存储层624的厚度可以在从大约3nm到大约20nm的范围内。
隧穿层626可以形成在存储层624的侧壁上。隧穿层626可以用于隧穿电子电荷(电子或空穴)。隧穿层626可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层130可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层626的厚度可以在从大约3nm到大约20nm的范围内。
在一些实施例中，形成沟道结构600的制造工艺还包括形成覆盖功能层720的侧壁的沟道层640，如图5B所示。在一些实施例中，沟道层640可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，薄膜沉积工艺例如ALD、CVD、PVD或任何其他合适的工艺。在一些实施例中，沟道层640的厚度可以在从大约5nm到20nm的范围内。
在一些实施例中，形成沟道结构600的制造工艺还包括形成填充结构660以覆盖沟道层640并且填充沟道孔，如图5B所示。在一些实施例中，填充结构660可以是通过使用任何合适的沉积工艺形成的氧化物层，沉积工艺例如ALD、CVD、PVD等。在一些实施例中，填充结构660可以包括一个或多个气隙。
在一些实施例中，形成沟道结构600的制造工艺还包括在每个沟道孔的顶部处形成沟道插塞680，如图5B所示。沟道插塞680可以与每个沟道孔中的沟道层640接触。沟道插塞680的材料可以包括任何合适的导电材料，例如Si、W等。沟道插塞680可以通过使用任何合适的沉积工艺以及随后的CMP工艺来形成。
如图4所示，该方法进行到操作S406，其中可以去除交替电介质堆叠体在阶梯区域中的部分，以形成阶梯结构，并且可以在阶梯区域中形成多个虚设沟道结构以穿透阶梯结构但不穿透支撑堆叠体。可以在阶梯区域中形成绝缘层以覆盖阶梯结构。
如图5C所示，可以去除交替电介质堆叠体500的部分以在阶梯区域360中形成阶梯结构700。可以重复执行多个蚀刻-修整工艺以形成一组台阶。在一些实施例中，每个台阶可以包括一个或多个电介质层对。可以形成阶梯绝缘层710以覆盖一组台阶。
在一些实施例中，蚀刻-修整工艺可以包括一组重复蚀刻-修整工艺以形成阶梯结构700，该阶梯结构700包括在交替电介质堆叠体500的边缘处的一组台阶。
具体地，对于形成每个台阶，光致抗蚀剂层(未示出)可以用作掩模以暴露交替电介质堆叠体500的顶表面的一部分。对于形成第一台阶，暴露的交替电介质堆叠体500的顶表面的宽度可以是台阶宽度。在一些实施例中，可以执行各向异性蚀刻工艺(例如，反应离子蚀刻(RIE)工艺或其他合适的干法/湿法蚀刻工艺)以去除通过掩模(即，光致抗蚀剂层)暴露的暴露层(例如，第二电介质层520)。蚀刻工艺可以在下一较低层(例如，第一电介质层510)上停止。然后将掩模(即，光致抗蚀剂层)中的图案转移到已被蚀刻的层(例如，第二电介质层520)。然后可以通过在下一较低层(例如，第二电介质层520)上停止的另一蚀刻工艺去除暴露的下一较低层(例如，第一电介质层610)。这样，可以在交替电介质堆叠体500的前两个顶层上创建第一台阶。
接下来，例如通过各向同性蚀刻工艺，可以通过去除交替电介质堆叠体500之上的掩模的一部分(也称为“修整”)来减小掩模(即，光致抗蚀剂层)的尺寸，以暴露交替电介质堆叠体500的另一台阶宽度。该方法可以通过使结构经受两个各向异性蚀刻工艺来进行，两个各向异性蚀刻工艺包括去除两个暴露层(例如，两个第二电介质层520)的暴露部分，并且随后去除两个暴露的下一较低层(例如，第一电介质层510)的暴露部分。这样，可以将第一台阶降低到交替电介质堆叠体500的第三顶层和第四顶层，并且可以在交替电介质堆叠体500的前两个顶层上创建第二台阶。
在一些实施例中，可以重复掩模(即，光致抗蚀剂层)尺寸的连续减小和两步蚀刻工艺(也称为蚀刻-修整工艺)，使得包括一组台阶的阶梯结构700可以形成在阶梯区域中，如图5C所示。然后可以去除光致抗蚀剂层。在一些实施例中，去除工艺可以包括任何合适的蚀刻工艺和清洁工艺。
如图5C所示，可以形成阶梯绝缘层710以覆盖阶梯结构700。在一些实施例中，可以执行沉积工艺以形成阶梯绝缘层710。在一些实施例中，可以形成填充绝缘结构530以覆盖包括阶梯结构700的交替电介质堆叠体500。可以执行CMP工艺以平坦化填充绝缘结构530的顶表面。
如图5C所示，多个虚设沟道结构650可以形成在阶梯区域360中。在实施例中，虚设沟道结构650可以形成在核心阵列区域350、阶梯区域360和/或外围区域370中的任何合适的位置。在一些实施例中，形成虚设沟道结构650的制造工艺可以包括蚀刻填充绝缘结构530、阶梯绝缘层710、交替电介质堆叠体500和支撑堆叠体400的部分以形成多个虚设沟道孔。多个虚设沟道孔可以穿透填充绝缘结构530、阶梯绝缘层710、交替电介质堆叠体500，并且延伸到支撑堆叠体400中而不穿透支撑堆叠体400。然后可以执行沉积工艺来以任何合适的电介质材料(例如SiO2)填充多个虚设沟道孔。这样，可以形成多个虚设沟道结构650以提供对3D存储器阵列结构的机械支撑。
如图4所示，方法进行到操作S408，其中多个缝隙可以形成在交替电介质堆叠体中并且在字线方向上延伸，交替电介质堆叠体中的第二电介质层可以被多个栅极结构替换，并且夹在两个栅极线间隔件层之间的阵列公共源极(ACS)触点壁可以形成在多个缝隙中的每个缝隙中。
如图5D中y-z平面中核心阵列区域350的截面图所示，在一些实施例中，多个缝隙中的每个缝隙可以垂直穿透交替电介质堆叠体500并且垂直延伸到支撑堆叠体400的第一半导体层420中，并且可以在沟道结构600的两个阵列之间沿着字线方向在直线上横向延伸。可以通过在交替电介质堆叠体500上方形成掩模层(未示出)并且使用例如光刻法来图案化掩模以在图案化掩模层中形成与多个缝隙对应的开口来形成多个缝隙。可以执行合适的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)来去除由开口暴露的交替电介质堆叠体500的部分，直到多个缝隙暴露第一半导体层420。可以在形成多个缝隙之后去除掩模层。
在一些实施例中，交替电介质堆叠体500中的第二电介质层520可以被多个栅极结构560替换。在替换之后，交替电介质堆叠体500可以变成交替电介质/导电堆叠体550。在一些实施例中，交替电介质堆叠体500中的第二电介质层520可以通过多个缝隙去除。如上所述，在交替电介质堆叠体500中的第二电介质层520用作牺牲层，并且通过使用任何合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来去除。蚀刻工艺可以具有第二电介质层520的材料相对于第一电介质层510的材料的足够高的蚀刻选择性，使得蚀刻工艺可以对第一电介质层510具有最小的影响。各向同性干法蚀刻和/或湿法蚀刻可以在各个方向上去除第二电介质层520以暴露每个第一电介质层510的顶表面和底表面。这样，然后可以在第一电介质层510之间形成多个水平沟槽。多个水平沟槽中的每个水平沟槽可以在水平方向上延伸，并且可以用作将在后续工艺中形成的栅极结构560的空间。注意，本文所用的术语“水平/水平地”是指标称地平行于衬底的横向表面。
在一些实施例中，第二电介质层520包括氮化硅，并且各向同性干法蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法蚀刻的射频(RF)功率可以低于约100W并且偏压可以低于约10V。在一些实施例中，第二电介质层520包括氮化硅，并且湿法蚀刻的蚀刻剂包括磷酸。在去除第二电介质层520之后，可以通过使用任何合适的清洁工艺来清洁多个缝隙和多个水平沟槽。例如，可以执行磷酸冲洗工艺以去除水平沟槽的内壁上的杂质。在一些实施例中，冲洗温度可以在大约100℃至大约200℃的范围内，并且冲洗时间可以在大约10分钟至大约100分钟的范围内。
在一些实施例中，可以在每个水平沟槽中形成多个栅极结构560，如图5D所示。在一些实施例中，每个栅极结构560可以包括由一个或多个绝缘膜564环绕的栅极电极562。一个或多个绝缘膜564可以用作一个或多个栅极电介质层，用于绝缘相应的字线(即，栅极电极)。
在一些实施例中，可以形成一个或多个绝缘膜564以用一种或多种合适的绝缘材料覆盖水平沟槽的暴露表面。例如，一种或多种合适的沉积工艺(例如CVD、PVD和/或ALD)可以用于将一种或多种绝缘材料沉积到水平沟槽中。在一些实施例中，可以使用凹槽蚀刻工艺和/或CMP工艺来去除过多的(一种或多种)绝缘材料。一种或多种绝缘材料可以包括提供电绝缘功能的任何合适的材料。
在一些实施例中，栅极电极562可以形成在每个水平沟槽中。可以通过用合适的栅极电极金属材料填充水平沟槽来形成栅极电极562。栅极电极562可以为字线提供基础材料。栅极电极金属材料可以包括用于形成字线的任何合适的导电材料，例如钨、铝、铜、钴或其任何组合。栅极电极材料可以使用合适的沉积方法沉积到水平沟槽中，沉积方法例如CVD、PVD、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD。
在一些实施例中，可以通过凹槽蚀刻工艺去除多个栅极结构560的部分。在一些实施例中，为了确保多个栅极之间的绝缘，可以执行凹槽蚀刻工艺(例如湿法蚀刻工艺)，以去除多个栅极结构560的暴露部分。这样做，可以在与缝隙侧壁相邻的每个水平沟槽中形成凹槽。
在一些实施例中，栅极线间隔件(GLSP)层670可以形成在每个缝隙的两个侧壁上。GLSP层670可以用于在多个栅极结构560与在后续工艺中形成的一个或多个阵列公共源极(ACS)触点690之间提供电绝缘。在一些实施例中，GLSP层670可以通过使用任何合适的沉积工艺形成，例如使用原子层沉积(ALD)工艺以沉积低温氧化物材料或高温氧化物材料来填充多个缝隙440。
在一些实施例中，如图5D所示，可以形成一个或多个ACS触点690以垂直穿透GLSP层670，并且与支撑堆叠体400的第一半导体层420电接触。用于形成一个或多个ACS触点690的制造工艺包括执行蚀刻工艺以去除GLSP层670的一个或多个部分，以形成一个或多个垂直孔或沟槽，一个或多个垂直孔或沟槽暴露支撑堆叠体400的第一半导体层420。然后可以执行沉积工艺以用任何合适的导电材料填充一个或多个垂直孔或沟槽，导电材料例如金属材料，包括钨、铝、铜、多晶硅、硅化物和/或其组合等。可以使用任何合适的沉积方法(例如CVD、PVD、PECVD、MOCVD和/或ALD)将导电材料沉积到垂直沟槽中。可以执行CMP工艺以平坦化一个或多个ACS触点690的顶表面。
如图4所示，该方法进行到操作S410，其中可以形成多个字线触点和/或外围触点，并且可以形成包括多个互连触点的阵列接合层。这样，形成阵列晶圆300，如图5E(x-z平面中的截面图)和图5F(y-z平面中的核心阵列区域350的截面图)所示。
在一些实施例中，多个字线触点720可以形成在阶梯区域360中，和/或多个外围触点730形成在外围区域370中。在一些实施例中，每个字线触点720或外围触点730的一端(例如，上端)彼此齐平，例如，在其中形成字线触点720和/或外围触点730的填充绝缘结构530的顶表面上彼此齐平。每个字线触点720或外围触点730的另一端(例如，下端)可以与相应的阵列晶圆结构接触。例如，每个字线触点720的下端可以与阶梯结构700的一级中的对应栅极电极562(字线)接触，并且每个外围触点730的下端可以与支撑堆叠体400的第一半导体层420接触。
应当理解，用于形成多个字线触点720和/或外围触点730的制造工艺可以包括多个工艺，例如，光刻、蚀刻、薄膜沉积和CMP。例如，可以通过以下步骤穿过填充绝缘结构530形成多个字线触点720和/或外围触点730：首先深蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充垂直开口。用于填充垂直开口的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。在一些实施例中，其他导体材料也用于填充开口以用作阻挡层、粘附层和/或晶种层。
在一些实施例中，多个字线触点720、外围触点730和/或一个或多个ACS触点690可以在同一触点形成工艺中同时形成。在一些实施例中，对于所有的字线触点720、外围触点730和一个或多个ACS触点690，只需执行触点形成工艺中的每个工艺一次。例如，可以执行单个光刻工艺来图案化用于字线触点720、外围触点730和一个或多个ACS触点690的所有开口的掩模；可以执行单个蚀刻工艺来蚀刻字线触点720、外围触点730和一个或多个ACS触点690的所有开口；可以执行单个沉积工艺以用相同的导体材料填充字线触点720、外围触点730和一个或多个ACS触点690的所有开口。
如图5E和图5F所示，阵列接合层740可以包括嵌入在电介质层742中的多个互连触点744，并且可以形成在填充绝缘结构530之上。每个互连触点744的上端可以在电介质层742的顶表面处彼此齐平，并且每个互连触点744的下端可以在电介质层742的底表面处彼此齐平，并且可以与对应的字线触点720、外围触点730或ACS触点690的上端接触。
电介质层742可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。电介质层742可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。可以通过以下步骤穿过电介质层742形成互连触点744：首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充开口。用于填充互连触点742的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，使用其他导体材料来填充开口以用作阻挡层、粘附层和/或晶种层。
在一些实施例中，阵列接合层740可以包括多个子层，并且每个互连触点744可以包括形成在多个子层中的多个子触点。例如，多个子触点可以包括一个或多个触点、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他合适的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合，并且可以在多个触点形成工艺中形成。例如，形成多个子触点的制造工艺可以包括在电介质层325的对应子层中形成一个或多个导电层和一个或多个触点层。导电层和导体触点层可以由任何合适的已知后端(BEOL)方法形成。在一些实施例中，可以在相同的触点形成工艺中同时形成阵列接合层740中的所有互连触点744。
返回参考图4，方法进行到操作S412，其中CMOS晶圆可以键合在阵列晶圆上。如图5G(x-z平面中的截面图)和图5H(y-z平面中的核心阵列区域350的截面图)所示，CMOS晶圆800可以包括第二衬底810、在第二衬底810上的外围电路层820以及在外围电路层820上的CMOS接合层840。
在一些实施例中，第二衬底810可以包括任何合适的半导体材料，所述半导体材料可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。第二衬底510可以是单层衬底或多层衬底，例如单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅和金属多层衬底等。在一些实施例中，第二衬底810是减薄衬底(例如，半导电的层)，减薄衬底通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)或其任何组合而减薄。
形成在第二衬底810上的外围电路层820可以包括一个或多个外围电路，外围电路包括用于促进3D存储器器件的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，一个或多个外围电路可以包括以下中的一项或多项：页缓冲器、解码器(例如，行解码器和列解码器)、锁存器、读出放大器、驱动器、电荷泵、电流或电压参考，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，如图5G和图5H所示，一个或多个外围电路可以包括使用互补金属氧化物半导体(CMOS)技术形成的多个CMOS器件825。
CMOS接合层840可以包括电介质层842和嵌入在电介质层842中的互连触点844，并且可以形成在外围电路层820之上。可以通过一种或多种薄膜沉积工艺形成电介质层842，薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。电介质层842可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。可以通过以下步骤穿过电介质层842形成互连触点844：首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充开口。用于填充互连触点844的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，使用其他导体材料来填充开口以用作阻挡层、粘附层和/或晶种层。
在一些实施例中，CMOS接合层840可以包括多个子层，并且每个互连触点844可以包括分别形成在多个子层中的多个子触点。例如，多个子触点可以包括一个或多个触点、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他合适的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合，并且可以在多个触点形成工艺中形成。例如，形成多个子触点的制造工艺可以包括在电介质层842中形成一个或多个导电层和一个或多个触点层。导电层和导体触点层可以由任何合适的已知前端(FEOL)方法形成。在一些实施例中，可以在相同的触点形成工艺中同时形成CMOS接合层840中的所有互连触点844。
在一些实施例中，阵列晶圆300和CMOS晶圆800可以键合在一起。如图5G和图5H所示，通过将CMOS晶圆800的CMOS接合层840键合到阵列晶圆300的阵列接合层740，可以使CMOS晶圆800面朝下并且与阵列晶圆300接合。
键合界面位于阵列接合层740与CMOS接合层840之间。因此，键合界面包括在两个电介质层之间(例如，在氮化硅层与氧化硅层之间)的界面和在两个导电层之间(例如，在两个金属层之间)的界面。在一些实施例中，一个或多个互连触点744和844可以在键合界面处彼此接触以进行电连接。
在一些实施例中，阵列晶圆300与CMOS晶圆800之间的混合键合可以包括任何合适的键合工艺或其组合。例如，键合界面可以通过在键合界面的两侧上的电介质层和/或导电层之间的化学键来形成。作为另一示例，键合界面可以通过在键合界面的两侧上的电介质层和/或导电层之间的物理相互作用(例如，相互扩散)来形成。在一些实施例中，在键合工艺之前，可以在从键合界面的两侧对表面进行等离子体处理或热处理之后形成键合界面。
返回参考图4，该方法进行到操作S414，其中可以去除第一衬底，并且可以去除支撑堆叠体的部分。
在一些实施例中，操作S414可以包括翻转键合结构，如图5G和图5H所示，使得COMS晶圆800在下侧，并且阵列晶圆300在上侧，如图5I(x-z平面中的截面图)和图5J(y-z平面中的核心阵列区域350的截面图)所示。在一些实施例中，操作S414还可以包括通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺去除阵列晶圆300的第一衬底310。
在一些实施例中，操作S414还可以包括去除牺牲电介质层410在核心阵列区域350和外围区域370中的部分以暴露第一半导体层420，如图5K(x-z平面中的截面图)和图5L(y-z平面中的核心阵列区域350的截面图)所示。可以保留牺牲电介质层410在阶梯区域360中的部分。应当理解，牺牲电介质层410的部分可以通过任何合适的光刻工艺去除。例如，可以在牺牲电介质层410上形成图案化的硬掩模(未示出)，并且可以通过经由使用图案化的硬掩模层的湿法蚀刻和/或干法蚀刻去除牺牲电介质层410的部分。
在一些实施例中，操作S414还可以包括去除第一半导体层420在核心阵列区域350和外围区域370中的部分，如图5M(x-z平面中的截面图)和图5N(y-z平面中的核心阵列区域350的截面图)所示。例如，使用阶梯区域360中的牺牲电介质层410的剩余部分为掩模，可以通过湿法蚀刻去除第一半导体层420在核心阵列区域350和外围区域370中的部分。
返回参考图4，方法进行到操作S416，其中可以去除每个沟道结构的功能层的部分以暴露沟道结构的沟道层的一部分，并且可以掺杂沟道层的暴露部分。
如图5O(x-z平面中的截面图)和图5P(y-z平面中的核心阵列区域350的截面图)所示，可以去除每个沟道结构600的功能层620的上部部分。如上所述，功能层620是包括阻挡层622、存储层624和隧穿层626的复合电介质层。因此，使用第二半导体层422作为蚀刻停止层，可以执行一个或多个选择性蚀刻工艺以去除每个沟道结构600的阻挡层622、存储层624和隧穿层626位于第二半导体层422之上的部分。在一些实施例中，在阶梯区域360中的牺牲电介质层410的剩余部分可以在一个或多个选择性蚀刻工艺中被去除，如图5O所示。
在一个或多个选择性蚀刻工艺之后，每个沟道结构600的沟道层640可以被暴露以用于随后的离子注入(IMP)工艺以形成掺杂的沟道层645。在一些实施例中，沟道层640的一部分可以掺杂有p型掺杂剂(例如硼、铟、镓等)或n型掺杂剂(例如磷、砷等)或其组合。对于p型原位掺杂，可以使用p型掺杂前体，例如但不限于乙硼烷(B2H6)和三氟化硼(BF3)。对于n型原位掺杂，可以使用n型掺杂前体，例如但不限于PH3和AsH3。
返回参考图4，该方法进行到操作S418，其中可以形成补充半导体层以与每个沟道结构的掺杂沟道层和一个或多个ACS触点电连接。
如图5Q(x-z平面中的截面图)和图5R(y-z平面中的核心阵列区域350的截面图)所示，补充半导体层430可以形成在核心阵列区域350中以与每个沟道结构600的掺杂沟道层645电连接。在一些实施例中，补充半导体层430可以形成在核心阵列区域350中以与一个或多个ACS触点690电连接。在一些实施例中，补充半导体层430可以形成在外围区域370中以与多个外围触点730电连接。在一些实施例中，补充半导体层430还可以形成在阶梯区域360中以填充虚设沟道结构650的多个凹槽。
在一些实施例中，补充半导体层430的制造工艺可以包括沉积或外延生长硅层以覆盖结构的顶表面，如图5O所示，以及随后的化学机械抛光(CMP)工艺以使非晶硅层的顶表面和第一半导体层420的剩余部分共平面。在一些实施例中，沉积的半导体材料或外延生长的半导体材料是与第一半导体层420的材料相同的材料。在一些实施例中，沉积的半导体材料或外延生长的半导体材料包括与第一半导体层420的材料不同的材料。沉积的半导体材料或外延生长的半导体材料可以包括任何合适的诸如硅、锗和硅的半导体材料；诸如砷化镓、砷化铝镓的化合物半导体材料；或诸如硅锗和磷化镓砷的半导体合金。
在一些实施例中，当沉积的半导体材料是非晶硅时，然后可以执行激活工艺以将非晶硅层转变为多晶硅层。注意，激活工艺是可选的，并且可以在结构的一个或多个预定区域中执行。在一些实施例中，激活工艺可以不应用于阶梯区域360，使得阶梯区域360中的补充半导体层430和第一半导体层420的一部分包括非晶硅材料。在一些替代实施例中，可以将激活工艺应用于阶梯区域360，使得阶梯区域中的补充半导体层430和第一半导体层420的至少暴露部分转变为多晶硅材料。
返回参考图4，方法进行到操作S420，其中可以在补充半导体上形成焊盘层以与每个沟道结构的沟道层和一个或多个ACS触点电连接。
如图5S(x-z平面中的截面图)和图5T(y-z平面中的核心阵列区域350的截面图)所示，焊盘层900可以包括嵌入电介质层920中并且分别与对应的沟道结构600或外围触点730电连接的多个焊盘结构910。焊盘层900还可以包括在焊盘结构910和电介质层920上的布线层930，以及在布线层930上的保护层940。
电介质层920可以包括一层或多层电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合，并且可以通过一种或多种薄膜沉积工艺形成，例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。在一些实施例中，在形成电介质层920之前，可以去除外围区域370中的补充半导体层430。
每个焊盘结构910可以包括一个或多个触点、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他合适的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。每个焊盘结构910的上端可以在电介质层920的顶表面处彼此齐平，并且每个焊盘结构910的下端可以在电介质层920的底表面处彼此齐平，并且可以与对应的沟道结构600或外围触点730接触。
应当理解，用于形成多个焊盘结构910的接触工艺可以包括多个工艺，例如光刻、蚀刻、薄膜沉积和CMP。在一些实施例中，可以在电介质层920上形成硬掩模层，并且可以通过使用硬掩模层的湿法蚀刻和/或干法蚀刻在电介质层920中形成多个垂直贯穿开口。随后的沉积工艺可以通过使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充多个垂直贯穿开口来形成多个焊盘结构910。用于填充多个垂直贯穿开口的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
布线层930可以是形成在焊盘结构910和电介质层920上的图案化导电层。在一些实施例中，形成布线层930的制造工艺可以包括在焊盘结构910和电介质层920上方形成导电层。之后，通过光刻工艺形成抗蚀剂掩模，并且通过蚀刻去除不需要的部分以形成布线层。在一些实施例中，用于形成布线层930的抗蚀剂掩模可以通过喷墨方法形成。布线层930可以使用诸如钼(Mo)、钛(Ti)、铬(Cr)、钽(Ta)、钨(W)、铝(Al)、铜(Cu)、钕(Nd)、钪(Sc)等的任意金属材料以及包括这些材料中的任一种作为主要成分的合金材料用单层结构或分层结构形成。
在一些实施例中，保护层940可以包括绝缘子层和聚合物子层。绝缘子层可以是氮化物层，例如金属氮化物层。聚合物子层可以是被配置为防止布线层930划伤或损坏的任何合适的聚合物纳米限制。
因此，本公开提供了3D NAND存储器器件及其制造方法。在所公开的方法中，在去除第一衬底之后，牺牲电介质层用作蚀刻停止层。单个掩模可以用于去除核心阵列区域和外围区域中的支撑堆叠体的部分。由于阶梯区域中存在牺牲电介质层，因此在去除核心阵列区域和外围区域中的第一牺牲半导体层(如多晶硅层)之后，阶梯区域中的第一牺牲半导体层可以保留以保护虚设沟道结构在后续刻蚀工艺期间免受损坏，从而去除沟道结构的功能层，由此避免在字线与衬底之间的潜在漏电。此外，所公开的方法具有许多优点，例如简单的制造工艺，低的产品成本，期望的不同代器件之间的可扩展性，不受堆叠体的层数限制，以及宽的工艺窗口等。
本公开的一个方面提供了一种用于形成三维(3D)存储器器件的方法，包括：形成包括核心阵列区域、阶梯区域和外围区域的阵列晶圆，包括：在第一衬底上形成交替电介质堆叠体，在核心阵列区域中的交替电介质堆叠体中形成多个沟道结构，每个沟道结构包括功能层和沟道层，在阶梯区域中形成阶梯结构，并且形成多个虚设沟道结构，以及将CMOS晶圆键合到阵列晶圆；以及去除第一衬底；去除每个沟道结构的功能层的一部分以暴露沟道层，并且对沟道层的暴露部分进行掺杂。
在一些实施例中，该方法还可以包括：在形成交替电介质堆叠体之前，在第一衬底上形成支撑堆叠体，其中，交替电介质堆叠体形成在支撑堆叠体上；以及在去除每个沟道结构的功能层的部分之前，去除支撑堆叠体的部分。
在一些实施例中，形成多个虚设沟道结构包括：形成穿透交替电介质堆叠体和支撑堆叠体并且延伸到第一衬底中的多个虚设沟道结构。
在一些实施例中，形成多个虚设沟道结构包括：形成穿透交替电介质堆叠体而不穿透支撑堆叠体的多个虚设沟道结构。
在一些实施例中，形成阵列晶圆还包括：形成穿透交替电介质堆叠体和支撑堆叠体的多个缝隙；以及在每个缝隙中形成阵列公共源极触点。
在一些实施例中，该方法还可以包括：将交替电介质堆叠体转变为交替导体/电介质堆叠体。
在一些实施例中，形成阵列晶圆还包括：在阶梯区域中形成多个字线触点；以及在外围区域中形成多个外围触点。
在一些实施例中，形成阵列晶圆还包括：形成包括多个互连触点的阵列接合层；其中，将CMOS晶圆键合到阵列晶圆的阵列接合层。
在一些实施例中，将CMOS晶圆键合到阵列晶圆包括：制备包括第二衬底、在第二衬底上的外围电路层以及在外围电路层上的CMOS接合层的CMOS晶圆；以及将CMOS晶圆的CMOS接合层键合到阵列晶圆的阵列接合层，以形成键合结构。
在一些实施例中，该方法还可以包括：形成支撑堆叠体包括：在第一衬底上形成牺牲电介质层；在牺牲电介质层上形成第一半导体层；以及在第一半导体层上形成第二半导体层。
在一些实施例中，去除支撑堆叠体的部分和第一衬底包括：通过使用牺牲电介质层作为蚀刻停止层来去除第一衬底；去除牺牲电介质层在核心阵列区域和外围区域中的部分；以及去除第一半导体层在核心阵列区域和外围区域中的部分。
在一些实施例中，该方法还可以包括：去除每个沟道结构的功能层的部分包括：去除每个沟道结构的阻挡层、存储层和隧穿层位于第二半导体层之上的部分；以及同时去除牺牲电介质层在阶梯区域中的部分。
在一些实施例中，该方法还可以包括：形成与每个沟道结构的沟道层的掺杂部分电连接的补充半导体层。
在一些实施例中，该方法还可以包括：在补充半导体层上形成焊盘层，并且焊盘层与每个沟道结构的沟道层电连接。
在一些实施例中，形成交替电介质堆叠体包括：形成堆叠在支撑堆叠体上的多个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，将交替电介质堆叠体转变为交替导体/电介质堆叠体包括：通过缝隙去除在交替电介质堆叠体中的多个第二电介质层，以形成多个水平沟槽；以及在每个水平沟槽中形成栅极结构。
另一方面是一种三维(3D)存储器器件，包括：CMOS晶圆；以及连接在CMOS晶圆上的阵列晶圆，阵列晶圆包括核心阵列区域、阶梯区域和外围区域，阵列晶圆包括：交替导体/电介质堆叠体，包括在阶梯区域中的阶梯结构，以及在核心阵列区域中的交替导体/电介质堆叠体中的多个沟道结构，每个沟道结构包括功能层和沟道层，并且沟道层包括掺杂部分，穿透交替导体/电介质堆叠体的多个虚设沟道结构，以及在阶梯区域中的支撑堆叠体。
在一些实施例中，该器件还可以包括：与每个沟道结构的沟道层的掺杂部分电连接的补充半导体层；以及在补充半导体层上并且与每个沟道结构的沟道层电连接的焊盘层。
在一些实施例中，每个虚设沟道结构的上端与补充半导体层接触。
在一些实施例中，每个虚设沟道结构的上端与支撑堆叠体的第一半导体层接触。
在一些实施例中，该器件还可以包括：穿透交替导体/电介质堆叠体的多个缝隙；以及在每个缝隙中并且电连接到补充半导体层的阵列公共源极触点。
在一些实施例中，阵列晶圆还包括：在阶梯区域中的多个字线触点；以及在外围区域中的多个外围触点。
具体实施例的前述描述将如此充分地揭示本公开的一般性质，使得其他人可以通过应用本领域的技术内的知识而在不进行过度实验的情况下、在不脱离本公开的一般概念的情况下容易地修改和/或调整此些具体实施例以用于各种应用。因此，基于本文所呈现的教导和指导，此类调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文的措辞或术语是为了描述而非限制的目的，使得本说明书的术语或措辞由技术人员根据本教导和指导来解释。
以上已经借助于示出了指定功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了便于描述，本文已经任意地限定了这些功能性构建块的边界。只要适当地执行指定的功能及其关系，就可以限定替换的边界。
发明内容和摘要部分可以阐述(一个或多个)发明人所设想的本公开的一个或多个但不是所有示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (22)

1.一种用于形成三维(3D)存储器器件的方法，包括：
形成包括核心阵列区域、阶梯区域和外围区域的阵列晶圆，包括：
在第一衬底上形成交替电介质堆叠体，
在所述核心阵列区域中的所述交替电介质堆叠体中形成多个沟道结构，每个沟道结构包括功能层和沟道层，
在所述阶梯区域中形成阶梯结构，并且形成多个虚设沟道结构，以及
将CMOS晶圆键合到所述阵列晶圆；以及
去除所述第一衬底；
去除每个沟道结构的功能层的一部分以暴露沟道层，并且对所述沟道层的暴露部分进行掺杂。
2.根据权利要求1所述的方法，还包括：
在形成所述交替电介质堆叠体之前，在所述第一衬底上形成支撑堆叠体，其中，所述交替电介质堆叠体形成在所述支撑堆叠体上；以及
在去除每个沟道结构的功能层的所述部分之前，去除所述支撑堆叠体的部分。
3.根据权利要求2所述的方法，其中，形成所述多个虚设沟道结构包括：
形成穿透所述交替电介质堆叠体和所述支撑堆叠体并且延伸到所述第一衬底中的所述多个虚设沟道结构。
4.根据权利要求2所述的方法，其中，形成所述多个虚设沟道结构包括：
形成穿透所述交替电介质堆叠体而不穿透所述支撑堆叠体的所述多个虚设沟道结构。
5.根据权利要求2所述的方法，其中，形成所述阵列晶圆还包括：
形成穿透所述交替电介质堆叠体和所述支撑堆叠体的多个缝隙；以及
在每个缝隙中形成阵列公共源极触点。
6.根据权利要求1所述的方法，还包括：
将所述交替电介质堆叠体转变为交替导体/电介质堆叠体。
7.根据权利要求1所述的方法，其中，形成所述阵列晶圆还包括：
在所述阶梯区域中形成多个字线触点；以及
在所述外围区域中形成多个外围触点。
8.根据权利要求2所述的方法，其中，形成所述阵列晶圆还包括：
形成包括多个互连触点的阵列接合层；
其中，将所述CMOS晶圆键合到所述阵列晶圆的所述阵列接合层。
9.根据权利要求8所述的方法，其中，将所述CMOS晶圆键合到所述阵列晶圆包括：
制备包括第二衬底、在所述第二衬底上的外围电路层以及在所述外围电路层上的CMOS接合层的所述CMOS晶圆；以及
将所述CMOS晶圆的所述CMOS接合层键合到所述阵列晶圆的所述阵列接合层，以形成键合结构。
10.根据权利要求8所述的方法，其中，形成所述支撑堆叠体包括：
在所述第一衬底上形成牺牲电介质层；
在所述牺牲电介质层上形成第一半导体层；以及
在所述第一半导体层上形成第二半导体层。
11.根据权利要求10所述的方法，其中，去除所述支撑堆叠体的部分和所述第一衬底包括：
通过使用所述牺牲电介质层作为蚀刻停止层来去除所述第一衬底；
去除所述牺牲电介质层在所述核心阵列区域和所述外围区域中的部分；以及
去除所述第一半导体层在所述核心阵列区域和所述外围区域中的部分。
12.根据权利要求10所述的方法，其中，去除每个沟道结构的功能层的所述部分包括：
去除每个沟道结构的阻挡层、存储层和隧穿层位于所述第二半导体层之上的部分；以及
同时去除所述牺牲电介质层在所述阶梯区域中的部分。
13.根据权利要求1所述的方法，还包括：
形成与每个沟道结构的所述沟道层的掺杂部分电连接的补充半导体层。
14.根据权利要求13所述的方法，还包括：
在所述补充半导体层上形成焊盘层，并且所述焊盘层与每个沟道结构的所述沟道层电连接。
15.根据权利要求6所述的方法，其中，形成所述交替电介质堆叠体包括：
形成堆叠在所述支撑堆叠体上的多个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
16.根据权利要求15所述的方法，其中，将所述交替电介质堆叠体转变为所述交替导体/电介质堆叠体包括：
通过缝隙去除在所述交替电介质堆叠体中的多个第二电介质层，以形成多个水平沟槽；以及
在每个水平沟槽中形成栅极结构。
17.一种三维(3D)存储器器件，包括：
CMOS晶圆；以及
连接在所述CMOS晶圆上的阵列晶圆，所述阵列晶圆包括核心阵列区域、阶梯区域和外围区域，所述阵列晶圆包括：
交替导体/电介质堆叠体，包括在所述阶梯区域中的阶梯结构，以及在所述核心阵列区域中的所述交替导体/电介质堆叠体中的多个沟道结构，每个沟道结构包括功能层和沟道层，并且所述沟道层包括掺杂部分，
穿透所述交替导体/电介质堆叠体的多个虚设沟道结构，以及
在所述阶梯区域中的支撑堆叠体。
18.根据权利要求17所述的器件，还包括：
与每个沟道结构的所述沟道层的所述掺杂部分电连接的补充半导体层；以及
在所述补充半导体层上并且与每个沟道结构的所述沟道层电连接的焊盘层。
19.根据权利要求18所述的器件，其中，每个虚设沟道结构的上端与所述补充半导体层接触。
20.根据权利要求18所述的器件，其中，每个虚设沟道结构的上端与所述支撑堆叠体的第一半导体层接触。
21.根据权利要求18所述的器件，还包括：
穿透所述交替导体/电介质堆叠体的多个缝隙；以及
在每个缝隙中并且电连接到所述补充半导体层的阵列公共源极触点。
22.根据权利要求17所述的器件，其中，所述阵列晶圆还包括：
在所述阶梯区域中的多个字线触点；以及
在所述外围区域中的多个外围触点。
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