TWI741831B - 用於形成具有用於階梯區域的支撐結構的三維記憶體元件的方法 - Google Patents

用於形成具有用於階梯區域的支撐結構的三維記憶體元件的方法 Download PDF

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TWI741831B
TWI741831B TW109135525A TW109135525A TWI741831B TW I741831 B TWI741831 B TW I741831B TW 109135525 A TW109135525 A TW 109135525A TW 109135525 A TW109135525 A TW 109135525A TW I741831 B TWI741831 B TW I741831B
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張中
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霍宗亮
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Abstract

本案公開了3D記憶體元件的實施例及其形成方法。在一個示例中，其公開了用於形成3D記憶體元件的方法。在第一基底上形成週邊電路。在第二基底上形成第一半導體層。在第一半導體層上形成支撐結構和與支撐結構共面的第二半導體層。在支撐結構和第二半導體層上方形成儲存堆疊層。儲存堆疊層具有與支撐結構重疊的階梯區域。形成垂直地延伸穿過儲存堆疊層和第二半導體層進入第一半導體層中的通道結構。以面對面的方式鍵合第一基底和第二基底。

Description

用於形成具有用於階梯區域的支撐結構的三維記憶體元件的 方法
本案內容的實施例涉及三維(3D)記憶體元件及其製造方法。
通過改進工藝技術、電路設計、程式設計演算法和製程，將平面儲存單元微縮到較小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高。結果，用於平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制去往和來自記憶體陣列的訊號的週邊設備。
本文公開了3D記憶體元件的實施例及其形成方法。
在一個示例中，其公開了一種用於形成3D記憶體元件的方法。在基底上依次形成第一半導體層、第一阻擋層、和犧牲層。形成垂直地延伸穿過犧牲層和第一阻擋層的阻擋插塞，以將犧牲層劃分成支撐部分和犧牲部分。在犧牲層上方形成介電堆疊層，並且介電堆疊層具有階梯區域，使得犧牲層的支撐 部分在介電堆疊層的階梯區下方並與之重疊。形成垂直地延伸穿過介電堆疊、犧牲層的犧牲部分、和第一阻擋層進入第一半導體層中的通道結構。形成垂直地延伸穿過介電堆疊層的開口以暴露犧牲層的犧牲部分的一部分。通過開口用與犧牲層的支撐部分共面的第二半導體層替換犧牲層的犧牲部分。
在另一個示例中，其公開了一種用於形成3D記憶體元件的方法。在基底上依次形成第一半導體層、第一阻擋層、和犧牲層。用支撐結構替換第一阻擋層和犧牲層的一部分。在支撐結構和犧牲層的其餘部分上方形成介電堆疊層，並且介電堆疊層具有階梯區域，使得支撐結構與介電堆疊層的階梯區域重疊。形成垂直地延伸穿過介電堆疊層、犧牲層的其餘部分、和第一阻擋層進入第一半導體層中的通道結構。形成垂直地延伸穿過介電堆疊層的開口，以暴露犧牲層的其餘部分的一部分。通過開口用與支撐結構共面的第二半導體層替換犧牲層的其餘部分。
在又一個示例中，其公開了一種用於形成3D記憶體元件的方法。在第一基底上形成週邊電路。在第二基底上形成第一半導體層。在第一半導體層上形成支撐結構和與支撐結構共面的第二半導體層。在支撐結構和第二半導體層上方形成儲存堆疊層。儲存堆疊層具有與支撐結構重疊的階梯區域。形成垂直地延伸穿過儲存堆疊層和第二半導體層進入第一半導體層中的通道結構。以面對面的方式鍵合第一基底和第二基底。
100:3D記憶體元件
101:基底
102:第一半導體結構
103:3D記憶體元件
104:第二半導體結構
105:3D記憶體元件
106:鍵合介面
107:3D記憶體元件
108:週邊電路
110:鍵合層
111:鍵合觸點
112:鍵合層
113:鍵合觸點
114:儲存堆疊層
116:導電層
118:介電層
120:第一半導體層
122:第二半導體層
123:第三半導體層
124:通道結構
126:儲存膜
128:半導體通道
129:通道插塞
130:絕緣結構
132:背面源極觸點
133:互連層
134:ILD層
135:第四半導體層
136:重佈層
137:ILD層
138:鈍化層
139:鈍化層
140:接觸焊盤
141:接觸焊盤
142:觸點
144:觸點
145:觸點
146:週邊觸點
147:正面源極觸點
148:週邊觸點
150:通道局部觸點
152:字元線局部觸點
160:支撐結構
202:核心陣列區域
204:階梯區域
206:絕緣結構
208:區塊
210:支撐結構
212:環形結構
214:核心結構
216:半導體層
302:環形結構
304:底層
306:中間層
308:頂層
310:凹口
400:3D記憶體元件
403:3D記憶體元件
405:3D記憶體元件
407:3D記憶體元件
460:支撐結構
502:支撐結構
602:部分
604:其餘部分
606:凹口
701:矽基底
702:半導體層
703:阻擋層
704:犧牲層
704A:犧牲部分
704B:犧牲部分
705:阻擋層
706:凹口
707:氧化矽層
708:阻擋插塞
709:半導體層
710:介電堆疊層
711:堆疊介電層
714:通道結構
716:半導體通道
718:儲存膜
720:狹縫
722:間隔物
723:腔體
724:半導體層
726:支撐結構
728:堆疊導電層
730:儲存堆疊層
732:閘極介電層
734:介電帽蓋層
736:絕緣結構
737:正面源極觸點
738:週邊觸點
740:週邊觸點
742:字元線局部觸點
744:通道局部觸點
746:鍵合層
748:鍵合層
750:矽基底
752:週邊電路
754:鍵合介面
756:ILD層
764:重佈層
766:觸點
768:觸點
770:背面源極觸點
772:鈍化層
774:接觸焊盤
801:矽基底
802:半導體層
803:阻擋層
804:犧牲層
805:阻擋層
806:溝槽
807:氧化矽層
808:支撐結構
809:半導體層
810:介電堆疊層
811:堆疊介電層
812:堆疊犧牲層
814:通道結構
816:半導體通道
818:儲存膜
820:狹縫
822:間隔件
823:腔體
824:半導體層
828:堆疊導電層
830:儲存堆疊層
832:閘極介電層
834:介電帽蓋層
836:絕緣結構
837:正面源極觸點
838:週邊觸點
840:週邊觸點
842:字元線局部觸點
844:通道局部觸點
846:鍵合層
848:鍵合層
850:矽基底
852:週邊電路
854:鍵合介面
856:ILD層
864:重佈層
866:觸點
868:觸點
870:背面源極觸點
872:鈍化層
874:接觸焊盤
900:方法
902,904,906,908,910,912,914,916,918:操作
1000:方法
1002,1004,1006,1008,1010,1012,1014,1016,1018:操作
併入本文並且形成說明書的一部分的附圖示出了本案公開內容的實施例，並且與說明書一起進一步用於解釋本案公開內容的原理並且使得相關領域技術人員能夠實現和使用本案公開內容。
第1A-1D圖示出了根據本案內容的各種實施例的具有用於階梯區域的支撐結構的示例性3D記憶體元件的橫截面的側視圖。
第2A圖示出了根據本案內容的一些實施例的具有用於側階梯區域的支撐結構的示例性3D記憶體元件的橫截面的平面圖。
第2B圖示出了根據本案內容的一些實施例的具有用於中央階梯區域的支撐結構的示例性3D記憶體元件的橫截面的平面圖。
第3圖示出了根據本案內容的各種實施例的第1A-1D圖中的用於階梯區域的示例性支撐結構的放大圖。
第4A-4D圖示出了根據本案內容的各種實施例的具有用於階梯區域的另一個支撐結構的示例性3D記憶體元件的橫截面的側視圖。
第5A圖示出了根據本案內容的一些實施例的具有用於側階梯區域的另一個支撐結構的示例性3D記憶體元件的橫截面的平面圖。
第5B圖示出了根據本案內容的一些實施例的具有用於中央階梯區域的另一個支撐結構的示例性3D記憶體元件的橫截面的平面圖。
第6圖示出了根據本案內容的各種實施例的第4A-4D圖中的用於階梯區域的示例性支撐結構的放大圖。
第7A-7K圖示出了根據本案內容的一些實施例的用於形成具有用於階梯區域的支撐結構的示例性3D記憶體元件的製作流程。
第8A-8K圖示出了根據本案內容的一些實施例的用於形成具有用於階梯區域的另一支撐結構的示例性3D記憶體元件的製作流程。
第9圖示出了根據本案內容的一些實施例的用於形成具有用於階梯區域的支撐結構的示例性3D記憶體元件的方法的流程圖。
第10圖示出了根據本案內容的一些實施例的用於形成具有用於階梯區域的另一支撐結構的示例性3D記憶體元件的方法的流程圖。
後文中將參考附圖來描述本案內容的實施例。
儘管討論了具體的配置和設置，但是應該理解的是，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本案公開內容的精神和範圍的情況下，可以使用其它配置和設置。對於相關領域的技術人員將顯而易見的是，本案公開內容還可以用在各種其它應用中。
應注意的是，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確地描述，結合其它實施例來實施這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，如本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一(a)」、「一個(an)」或「該(the)」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。
應當容易理解的是，本案公開內容中的「在……上」、「在……上方」和「在……之上」的含義應當以最寬泛的方式來解釋，使得「在……上」不僅意味著「直接在某物上」，而且包括「在某物上」且在其之間具有中間特徵或層的含義，並且「在……上方」或「在……之上」不僅意味著「在某物上方」或 「在某物之上」的含義，而且可以包括「在某物上方」或「在某物之上」且在其之間沒有中間特徵或層的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……之上」、「上部」等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中所描繪的位向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同位向。裝置可以以其它方式定向(旋轉90度或處於其它取向)並且同樣可以相應地解釋本文使用的空間相對描述詞。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。被添加在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上覆結構之上延伸，或者可以具有小於下層或上覆結構的範圍的範圍。此外，層可以是均勻或不均勻連續結構的區域，其具有小於該連續結構的厚度的厚度。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對水準平面之間。層可以水準地、垂直地和/或沿著錐形表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、在其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連線和/或垂直互連通道(via)觸點)以及一個或多個介電層。
如本文所使用的，術語「標稱/標稱地」是指在產品或製程的設計階段期間針對元件或製程操作設定的特性或參數的期望值或目標值、以及高於和/或低於期望值的值範圍。值範圍可以是由於製程或公差的輕微變化而引起的。 如本文所使用的，術語「大約」指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「大約」可以指示給定量的值，該給定量在該值的例如10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「3D記憶體元件」是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中被稱為「記憶體串」，諸如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」意味著標稱地垂直於基底的橫向表面。
在一些3D記憶體元件(例如，3D NAND記憶體元件)中，縫隙結構(例如，閘極線縫隙(GLS))用於提供從元件的正面到記憶體陣列的源極(例如，陣列共同源極(ACS))的電連接。然而，正面源極觸點可能通過在字元線和源極觸點之間引入漏電流和寄生電容兩者而影響3D記憶體元件的電氣性能，即使在它們之間存在間隙壁的情況下。間隙壁的形成也使製程複雜化。除了影響電氣性能，縫隙結構通常還包括壁狀多晶矽和/或金屬填充物，其可能引入局部應力而造成晶圓彎曲或翹曲，從而降低生產成品率。
此外，在一些3D NAND記憶體元件中，選擇性地生長半導體插塞以圍繞通道結構的側壁，例如，被稱為側壁選擇性磊晶生長(SEG)。與在通道結構的下端處形成的另一類型的半導體插塞(例如，底部SEG)相比，側壁SEG的形成避免了對通道孔的底表面處的儲存膜以及半導體通道的蝕刻(也被稱為「SONO」貫通)，從而增加製程的餘裕度，尤其是當用先進技術(例如，具有96個或更多個具有多堆疊架構的層級)製造3D NAND記憶體元件時。
側壁SEG通常通過利用側壁SEG替換在基底和堆疊結構之間的犧牲層來形成，這涉及通過縫隙開口的多次沉積和蝕刻製程。然而，在製造側壁SEG時，由於犧牲層是橫跨堆疊結構的核心陣列區域和階梯區域延伸的連續層，因 此一旦通過狹縫從核心陣列區域去除犧牲層，則虛置通道結構的與階梯區域中的犧牲層鄰接的部分在所得的凹陷中暴露。當稍後去除儲存膜(例如，具有氧化矽和氮化矽)與凹陷鄰接的部分以暴露半導體通道時，虛置通道結構(也具有介電)也可能被切斷，從而導致階梯區域中的堆疊結構塌陷。
根據本案內容的各種實施例提供了具有用於階梯區域的支撐結構的3D記憶體元件。通過用與階梯區域重疊的支撐結構替換犧牲層的一部分，當去除犧牲層以形成側壁SEG時，可以維持階梯區域中的支撐結構和虛置通道結構以支撐堆疊結構(例如，介電堆疊層)，從而避免塌陷並提高良率。只要支撐結構的與犧牲層接觸的至少一部分包括除了犧牲層的材料以外的材料，以在去除犧牲層時停止蝕刻到階梯區域中，支撐結構可以具有各種設計。
第1A圖示出了根據本案內容的一些實施例的具有用於階梯區域的支撐結構的示例性3D記憶體元件100的橫截面的側視圖。在一些實施例中，3D記憶體元件100是包括第一半導體結構102和堆疊在第一半導體結構102之上的第二半導體結構104的鍵合晶片。根據一些實施例，第一和第二半導體結構102和104在其間的鍵合介面106處接合。如第1A圖所示，第一半導體結構102可以包括基底101，基底101可以包括矽(例如，單晶矽、c-Si)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、覆矽絕緣體(SOI)、或其他任何合適的材料。
3D記憶體元件100的第一半導體結構102可以在基底101上包括週邊電路108。要注意的是，在第1A圖中包括的x-軸、y-軸和z-軸示出了3D記憶體元件100中的部件的空間關係。基底101包括在x-y平面中橫向地延伸的兩個側面：晶圓正面上的前表面和與晶圓的正面相對的背面上的後表面。x-方向和y-方向是晶圓平面中的兩個正交方向：x-方向是字元線方向，並且y-方向是位元線方向。z-軸垂直於x-軸和y-軸兩者。如本文所使用的，一個部件(例如層或元件)是在半導體元件(例如3D記憶體元件)的另一部件(例如層或元件)「上」、「上方」 還是「下方」，是當基底在z-方向上位於半導體元件的最低平面中時，在z-方向(垂直於x-y平面的垂直方向)上相對於半導體元件的基底(例如基底101)確定的。整個本案內容中應用了相同的概念來描述空間關係。
在一些實施例中，週邊電路108被配置為控制和感測3D記憶體元件100。週邊電路108可以是用於促進3D記憶體元件100的操作的任何合適的數位、類比、和/或混合訊號控制和感測電路，包括但不限於頁緩衝器、解碼器(例如行解碼器和列解碼器)、讀出放大器、驅動器(例如字元線驅動器)，電荷泵、電流或電壓基準、或電路的任何主動或被動部件(例如電晶體、二極體、電阻器、或電容器)。週邊電路108可以包括形成在基底101「上」的電晶體，在基底101中，全部或一部分電晶體形成在基底101中(例如在基底101的頂表面下方)和/或直接形成在基底101上。同樣，也可以在基底101中形成淺溝槽隔離(STI)和摻雜區(例如電晶體的源極區和汲極區)。根據一些實施例，電晶體是高速的，具有高級邏輯製程(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技術節點)。應當理解，在一些實施例中，週邊電路108還可以包括與高級邏輯製程相容的任何其他電路，包括邏輯電路(例如處理器和可程式邏輯元件(PLD))、或儲存電路(例如靜態隨機存取記憶體(SRAM))。
在一些實施例中，3D記憶體元件100的第一半導體結構102還包括在週邊電路108上方的互連層(未示出)，以向週邊電路108傳送電訊號以及從週邊電路108傳送電訊號。互連層可以包括多個互連結構(本文中也被稱為「觸點」)，其包括橫向互連線和垂直互連通道(VIA)觸點。如本文所使用的，術語「互連」可以廣義地包括任何適當類型的互連結構，例如中段製程(MEOL)互連結構和後段製程(BEOL)互連結構。互連層還可以包括互連線和VIA觸點可以形成在其中的一個或多個層間介電(ILD)層(也被稱為「金屬間介電(IMD)層」)。 也就是說，互連層可以包括在多個ILD層中的互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。互連層中的ILD層可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電質或其任何組合。
如第1A圖所示，3D記憶體元件100的第一半導體結構102還可以包括在鍵合介面106處並且在互連層和週邊電路108上方的鍵合層110。鍵合層110可以包括多個鍵合觸點111以及將鍵合觸點111電隔離的介電質。鍵合觸點111可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的其餘區域(例如周圍介電質)可以利用介電質來形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層110中的鍵合觸點111和周圍介電質可以用於混合鍵合。
類似地，如第1A圖所示，3D記憶體元件100的第二半導體結構104也可以包括在鍵合介面106處並且在第一半導體結構102的鍵合層110上方的鍵合層112。鍵合層112可以包括多個鍵合觸點113以及將鍵合觸點113電隔離的介電質。鍵合觸點113可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的剩餘區域可以利用介電質來形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層112中的鍵合觸點113和周圍介電質可以用於混合鍵合。根據一些實施例，鍵合觸點113是在鍵合介面106處與鍵合觸點111接觸的。
如以下詳細描述的，第二半導體結構104可以在鍵合介面106處以面對面的方式被鍵合在第一半導體結構102的頂部上。在一些實施例中，作為混合鍵合(也被稱為「金屬/介電質混合鍵合」)的結果，鍵合介面106被設置在鍵合層110和112之間，混合鍵合是一種直接鍵合技術(例如，在表面之間形成鍵合而 不使用諸如焊料或黏合劑之類的中間層)，並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合介面106是鍵合層112和110相遇並且鍵合的位置。實際上，鍵合介面106可以是具有特定厚度的層，其包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。
在一些實施例中，3D記憶體元件100的第二半導體結構104還包括在鍵合層112上方的互連層(未示出)以傳送電訊號。互連層可以包括多個互連結構，例如MEOL互連結構和BEOL互連結構。互連層還可以包括互連線和VIA觸點可以形成在其中的一個或多個ILD層。互連層中的互連線和VIA觸點可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中儲存單元是以NAND記憶體串陣列的形式提供的。如第1A圖所示，3D記憶體元件100的第二半導體結構104可以包括用作NAND記憶體串陣列的通道結構124的陣列。如第1A圖所示，每個通道結構124可以垂直地延伸穿過各自包括導電層116和介電層118的多個對。交錯的導電層116和介電層118是儲存堆疊層114的部分。儲存堆疊層114中的導電層116和介電層118的對數量(例如，32、64、96、128、160、192、224、256或更多)確定3D記憶體元件100中的儲存單元的數量。應理解，在一些實施例中，儲存堆疊層114可以具有多堆疊架構(未示出)，其包括堆疊在彼此之上的多個記憶體堆疊。每個記憶體堆疊中的導電層116和介電層118的對數量可以相同或不同。
儲存堆疊層114可以包括多個交錯的導電層116和介電層118。儲存堆疊層114中的導電層116和介電層118可以在垂直方向上交替。換言之，除了在儲存堆疊層114的頂部或底部的層之外，每個導電層116可以被在兩側的兩個介電層 118鄰接，並且每個介電層118可以被在兩側上的兩個導電層116鄰接。導電層116可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層116可以包括由黏合層和閘極介電層圍繞的閘電極(閘極線)。導電層116的閘電極可以作為字元線橫向地延伸，在儲存堆疊層114的一個或多個階梯結構處終止。介電層118可以包括介電材料，介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在一些實施例中，儲存堆疊層114在平面圖中包括核心陣列區域和階梯區域。如第2A圖和第2B圖所示，儲存堆疊層(例如第1A圖中的儲存堆疊層114)在平面圖中可以包括核心陣列區域202和階梯區域204。根據一些實施例，第2A圖可以示出第1A圖的3D記憶體元件100的AA平面中的橫截面的平面圖的示例。在第2A圖中，根據一些實施例，在x方向(例如字元線方向)上，核心陣列區域202(即中央核心陣列區域)在儲存堆疊層的中央，並且兩個階梯區域204(即側階梯區域)在儲存堆疊層的邊緣。根據一些實施例，第2B圖可以示出第1A圖的3D記憶體元件100的AA平面中的橫截面的平面圖的另一個示例。根據一些實施例，在第2B圖中，在x方向(例如字元線方向)上，階梯區域204(即中央階梯區域)在儲存堆疊層的中央，並且兩個核心陣列區域202(即側核心陣列區域)在儲存堆疊層的邊緣。如下文所詳細描述的，通道結構可以形成在儲存堆疊層的核心陣列區域202中，而為了機械支撐和負載平衡而形成的虛置通道結構可以形成在儲存堆疊層的階梯區域204中。根據一些實施例，在y方向(例如位元線方向)上，平行的絕緣結構206(對應於第1A圖中的絕緣結構130)各自在x方向上橫向地延伸，以將核心陣列區域202和階梯區域204分成多個區塊208。
返回參照第1A圖，3D記憶體元件100的第二半導體結構104還可以包括儲存堆疊層114上方的第一半導體層120和支撐結構160。根據一些實施例，第一半導體層120和支撐結構160是共面的，即在儲存堆疊層114上方的相同的平面 中。例如，與一些已知的3D記憶體元件相比，可以用用於儲存堆疊層114的階梯區域的支撐結構160替換第一半導體層120的一部分。在一些實施例中，第一半導體層120與儲存堆疊層114的核心陣列區域重疊，並且支撐結構160與儲存堆疊層114的階梯區域重疊。此即，支撐結構160可以覆蓋儲存堆疊層114的階梯區域的至少一部分以為階梯區域提供支撐，並且第一半導體層120可以佔據相同的平面中的剩餘面積。在一些實施例中，第一半導體層120覆蓋其中形成有通道結構124的儲存堆疊層114的核心陣列區域的至少一部分。如第2A圖和第2B圖所示，支撐結構210(對應於第1A圖中的支撐結構160)在x方向(例如字元線方向)上與階梯區域204對準，並且半導體層216(對應於第1A圖中的第一半導體層120)在x方向上與核心陣列區域202對準。
返回參照第1A圖，根據一些實施例，第一半導體層120包括摻雜的半導體材料，例如N型摻雜的矽。第一半導體層120可以是N型摻雜的半導體層，例如摻雜有諸如磷(P)或砷(As)的N型摻質或多種N型摻質的矽層。在一些實施例中，第一半導體層120包括多晶矽，例如N型摻雜的多晶矽。在一些實施例中，第一半導體層120包括N阱。此即，第一半導體層120可以是在P型基底中摻雜有諸如P或As的N型摻質或多種N型摻質的區域。
在一些實施例中，支撐結構160的與第一半導體層120接觸的部分包括不同於第一半導體層120的材料。例如，支撐結構160的該部分可以包括氧化矽，不同於第一半導體層120的多晶矽。如第2A圖和第2B圖所示，在一些實施例中，支撐結構210(對應於第1A圖中的支撐結構160)包括與半導體層216(對應於第1A圖中的第一半導體層120)接觸的環形結構212和在平面圖中被環形結構212圍繞的核心結構214。環形結構212和半導體層216可以分別具有不同的材料，例如氧化矽和多晶矽。可以理解的是，在一些示例中，如第2A圖所示，由於支撐結構210的一側在x方向(例如字元線方向)上位於儲存堆疊層的一個邊緣而不 接觸半導體層216，因此環形結構212可能不完全圍繞核心結構214。
支撐結構160的其餘部分可以包括多晶矽層或氮化矽層。在一些實施例中，支撐結構160的其餘部分還包括垂直地在多晶矽或氮化矽層和第二半導體層122之間的氧化矽層。第3圖示出了根據本案內容的各種實施例的第1A圖中的用於階梯區域的示例性支撐結構160的放大圖。如第3A圖所示，在一些實施例中，支撐結構160包括環形結構302(對應於第2A圖和第2B圖中的環形結構212)和在x-方向(例如字元線方向)上被環形結構302圍繞的核心結構303(例如支撐結構160的其餘部分，對應於第2A圖和第2B圖中的核心結構214)。如上面關於第2A圖描述的，應當理解，在一些示例中，由於支撐結構160的一側在x方向上可能在儲存堆疊層的邊緣，而沒有接觸第一半導體層120，因此環形結構302可能不完全圍繞核心結構303。
在一些實施例中，支撐結構160的環形結構302包括氧化矽或除多晶矽以外的任何其他材料。在一些實施例中，支撐結構160的核心結構303包括在垂直方向上堆疊的多個層，包括中間層306。中間層306可以是多晶矽層或氮化矽層。如下文所詳細描述的，中間層306可以是由第一半導體層120替換的犧牲層的一部分，並且因此中間層306具有與犧牲層相同的材料，例如多晶矽、氮化矽、碳、或任何其他合適的材料。在一些實施例中，為了在用第一半導體層120替換犧牲層時保護中間層306，核心結構303的中間層306(即犧牲層的一部分)和環形結構302分別具有不同的材料，例如氧化矽和多晶矽或氮化矽。在一些實施例中，支撐結構160的核心結構303還包括垂直地在中間層306和第二半導體層122之間的頂層308。頂層308可以包括與環形結構302相同的材料，例如氧化矽。應當理解，在一些示例中，頂層308可以包括除中間層306的材料以外的任何合適的材料。環形結構302可以垂直地延伸以連接到核心結構303的頂層308，以避免中間層306暴露而接觸第一半導體層120。在一些實施例中，如第3圖所示，環形結構 302進一步垂直地延伸到第二半導體層122中的凹口310中，以確保與核心結構303的頂層308完全連接，從而將核心結構303的中間層306和第一半導體層120完全分開。根據一些實施例，在z方向上，環形結構302(即支撐結構160的與第一半導體層120接觸的部分)的深度大於核心結構303(即支撐結構160的其餘部分)的深度。
在一些實施例中，支撐結構160的核心結構303還包括垂直地在中間層306和第三半導體層123之間的底層304。如下面詳細描述的，在製程期間，底層304可以是垂直地在第三半導體層123和犧牲層之間的蝕刻停止層的一部分，並且因此底層304具有與犧牲層不同的材料，例如氧化矽、氮氧化矽、或任何其他合適的材料。如第3圖所示，根據一些實施例，支撐結構160的中間層306被環形結構302以及支撐結構160的頂層和底層308和304圍繞。應當理解，在一些示例中，因為在製程期間在犧牲層上方不使用蝕刻停止層，所以支撐結構160的核心結構303可以不包括底層304。
返回參照第1A圖，3D記憶體元件100的第二半導體結構104還可以包括在第一半導體層120和支撐結構160上方並與之接觸的第二半導體層122。在一些實施例中，3D記憶體元件100的第二半導體結構104還可以包括在第一半導體層120和支撐結構160下方並與之接觸的第三半導體層123。第三半導體層123可以垂直地設置在儲存堆疊層114與第一半導體層120和支撐結構160之間(例如在儲存堆疊層114與包含第一半導體層120和支撐結構160的相同平面之間)。根據一些實施例，第一半導體層120垂直地在第二和第三半導體層122和123之間。在一些實施例中，每個第二半導體層122和第三半導體層123都是N型摻雜的半導體層，例如摻雜有諸如P或As的(一或多種)N型摻質的矽層。在那些情況下，第一、第二和第三半導體層120、122和123可以被共同地視為在儲存堆疊層114上方的N型摻雜半導體層。不同於第一半導體層120，由於支撐結構160沒有垂直地延伸到 第二和第三半導體層122和123中，所以每個第二和第三半導體層122和123都可與儲存堆疊層114的核心陣列區域和階梯區域重疊。應當理解，在一些示例中，在3D記憶體元件100的第二半導體結構104中可以省略第三半導體層123。此即，3D記憶體元件100可以包括如第1A圖所示的三半導體層結構(例如，包括第一、第二和第三半導體層120、122和123)或雙半導體層結構(未示出，例如，包括第一和第二半導體層120和122)。
在一些實施例中，每個通道結構124包括填充有半導體層(例如作為半導體通道128)和複合介電層(例如作為儲存膜126)的通道孔。在一些實施例中，半導體通道128包括矽，例如非晶矽、多晶矽、或單晶矽。在一些實施例中，儲存膜126是包括穿隧層、儲存層(也稱為「電荷陷阱層」)、和阻擋層的複合層。通道結構124的剩餘空間可以部分地或全部地填充有帽蓋層，該帽蓋層包括諸如氧化矽的介電材料和/或氣隙。通道結構124可以具有圓柱形狀(例如柱形)。根據一些實施例，儲存膜126的帽蓋層、半導體通道128、穿隧層、儲存層、和阻擋層從柱的中心朝著柱的外表面按此順序徑向地設置。穿隧層可以包括氧化矽、氮氧化矽、或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽、或其任何組合。阻擋層可以包括氧化矽、氧氮化矽、高k介電、或其任何組合。在一個示例中，儲存膜126可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。
在一些實施例中，通道結構124還包括在通道結構124的底部(例如在下端)中的通道插塞129。如本文中所使用的，當基底101位於3D記憶體元件100的最低平面中時，部件(例如通道結構124)的「上端」是在z方向上距離基底101較遠的一端，並且部件(例如，通道結構124)的「下端」是在z方向上更靠近基底101的一端。通道插塞129可以包括半導體材料(例如多晶矽)。在一些實施例中，通道插塞129用作NAND記憶體串的汲極。
如第1A圖所示，每個通道結構124可以垂直地延伸穿過儲存堆疊層 114的核心陣列區域的交錯的導電層116和介電層118以及第一半導體層120和第三半導體層123。在一些實施例中，第一半導體層120圍繞通道結構124的一部分並與包括多晶矽的半導體通道128接觸。此即，根據一些實施例，儲存膜126在通道結構124的鄰接第一半導體層120的部分處斷開，從而暴露半導體通道128以使其與周圍的第一半導體層120接觸。結果，圍繞半導體通道128並與之接觸的第一半導體層120可以用作通道結構124的「側壁SEG」以替換如上所述的「底部SEG」，這可以減輕諸如塗層控制、磊晶層形成、和SONO打孔的問題。
在一些實施例中，每個通道結構124可以進一步垂直地延伸到第二半導體層122中。此即，根據一些實施例，每個通道結構124穿過儲存堆疊層114的核心陣列區域垂直地延伸到N型摻雜的半導體層(包括第一、第二、和第三半導體層120、122、和123)。如第1A圖所示，根據一些實施例，通道結構124的頂部部分(例如上端)在第二半導體層122中。在一些實施例中，每個第一、第二、和第三半導體層120、122、和123都是N型摻雜的半導體層(例如N阱)，以使得能夠進行閘極引發汲極漏電流(GIDL)輔助的主體偏置以進行抹除操作。在NAND儲存串的源極選擇閘周圍的GIDL可以將電洞電流生成到NAND儲存串中，從而提高主體電位以進行擦除操作。
如第1A圖所示，3D記憶體元件100的第二半導體結構104還可以包括絕緣結構130，絕緣結構130各自垂直地延伸穿過儲存堆疊層114的交錯的導電層116和介電層118。不同於進一步延伸穿過第一半導體層120的通道結構124，絕緣結構130停止在第一半導體層120。此即，絕緣結構130的頂表面可以與第一半導體層120的底表面齊平。應當理解，在一些示例中，絕緣結構130可以停止在第三半導體層123或第二半導體層122。每個絕緣結構130也可以橫向地延伸以將通道結構124分成多個區塊(例如，如第2A圖和第2B圖所示)。此即，可以通過絕緣結構130將儲存堆疊層114劃分為多個儲存塊，使得可以將通道結構124的陣列分 成每個儲存塊。在一些實施例中，每個絕緣結構130包括填充有一或多種介電材料的開口(例如狹縫)，所述介電材料包括但不限於氧化矽、氮化矽、氧氮化矽、或其任何組合。在一個示例中，每個絕緣結構130可以填充有氧化矽。
如第1A圖所示，在一些實施例中，3D記憶體元件100包括在儲存堆疊層114上方並與第二半導體層122接觸的背面源極觸點132。背面源極觸點132和儲存堆疊層114(以及貫穿其間的絕緣結構130)可以設置在第二半導體層122(減薄的基底)的相對側上，並且因此被視為「背面」源極觸點。在一些實施例中，背面源極觸點132進一步延伸到第二半導體層122中，並且通過第二半導體層122電連接到通道結構124的半導體通道128和第一半導體層120。應當理解，背面源極觸點132的深度延伸到第二半導體層122中，並且在不同示例中可以變化。在第二半導體層122包括N阱的一些實施例中，背面源極觸點132在本文中也被稱為「N阱拾取部」。在一些實施例中，背面源極觸點132包括VIA觸點。在一些實施例中，背面源極觸點132包括橫向地延伸的壁形觸點。背面源極觸點132可以包括一或多個導電層，例如金屬層(例如，W、Co、Cu、或Al)或被粘合劑層圍繞的矽化物層(例如氮化鈦(TiN))。
如第1A圖所示，3D記憶體元件100還可以包括互連層133，如BEOL互連層。互連層133在背面源極觸點132上方並且與背面源極觸點132接觸，以用於引出例如在3D記憶體元件100與外部電路之間傳輸電訊號。在一些實施例中，互連層133包括第二半導體層122上的一個或多個ILD層134和ILD層134上的重佈層136。根據一些實施例，背面源極觸點132的上端與ILD層134的頂表面和重佈層136的底表面齊平，並且背面源極觸點132垂直地延伸穿過ILD層134進入第二半導體層122中。互連層133中的ILD層134可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電、或其任何組合。互連層133中的重佈層136可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物、或其任何組合。在一個 示例中，重佈層136包括Al。在一些實施例中，互連層133還包括鈍化層138，作為用於3D記憶體元件100的鈍化和保護的最外層。重佈層136的一部分可以從鈍化層138暴露作為接觸焊盤140。此即，3D記憶體元件100的互連層133還可以包括用於打線接合和/或與內插器接合的接觸焊盤140。
在一些實施例中，3D記憶體元件100的第二半導體結構104還包括穿過第二半導體層122的觸點142和144。根據一些實施例，由於第二半導體層122可以是減薄的基底(例如P型矽基底的N阱)，所以觸點142和144是貫穿矽觸點(TSC)。在一些實施例中，觸點142延伸穿過第二半導體層122和ILD層134以與重佈層136接觸，使得第一半導體層120通過第二半導體層122、背面源極觸點132和互連層133的重佈層136電連接到觸點142。在一些實施例中，觸點144延伸穿過第二半導體層122和ILD層134，以與接觸焊盤140接觸。觸點142和144各自可以包括一個或多個導電層，例如金屬層(如W、Co、Cu、或Al)或被粘合劑層(如TiN)圍繞的矽化物層。在一些實施例中，至少觸點144還包括間隔物(例如介電層)，以使觸點144與第二半導體層122電絕緣。
在一些實施例中，3D記憶體元件100還包括週邊觸點146和148，週邊觸點146和148各自垂直地延伸到儲存堆疊層114外部的第二半導體層122(例如P型矽基底的N阱)。每個週邊觸點146或148的深度可以大於儲存堆疊層114的深度，以從鍵合層112垂直地延伸到第二半導體層122，第二半導體層122在儲存堆疊層114的外部的週邊區域中。在一些實施例中，週邊觸點146在觸點142下方並與觸點142接觸，使得第一半導體層120至少通過第二半導體層122、背面源極觸點132、互連層133、觸點142和週邊觸點146電連接到第一半導體結構102中的週邊電路108。在一些實施例中，週邊觸點148在觸點144下方並且與觸點144接觸，使得第一半導體結構102中的週邊電路108電連接到觸點144，以至少通過觸點144和週邊觸點148進行引出。週邊觸點146和148各自可以包括一個或多個導電層， 例如金屬層(如W、Co、Cu、或Al)或被粘合劑層(如TiN)圍繞的矽化物層。
如第1A圖所示，3D記憶體元件100還包括作為互連結構的一部分的各種局部觸點(也稱為「C1」)，其與儲存堆疊層114中的結構直接接觸。在一些實施例中，局部觸點包括各自在相應的通道結構124的下端下方並與之接觸的通道局部觸點150。每個通道局部觸點150可以電連接到用於位元線扇出設置的位元線觸點(未示出)。在一些實施例中，局部觸點還包括字元線局部觸點152，字元線局部觸點152各自在儲存堆疊層114的階梯區域下方並與相應的導電層116(包括字元線)接觸，以用於字元線扇出設置。諸如通道局部觸點150和字元線局部觸點152的局部觸點可以至少通過鍵合層112和110電連接到第一半導體結構102的週邊電路108。諸如通道局部觸點150和字元線局部觸點152的局部觸點各自可以包括一或多個導電層，例如金屬層(如W、Co、Cu、或Al)或被粘合劑層圍繞的矽化物層(如TiN)。
第1B圖示出了根據本案內容的一些實施例的具有用於階梯區域的支撐結構160的另一個示例性3D記憶體元件103的橫截面的側視圖。根據一些實施例，除了用3D記憶體元件103中的正面源極觸點147替換3D記憶體元件100中的背面源極觸點132以外，3D記憶體元件103類似於3D記憶體元件100。如第1B圖所示，正面源極觸點147可以設置在第一半導體層120下方並且與第三半導體層123接觸。此即，正面源極觸點147和儲存堆疊層114(以及貫穿其間的絕緣結構130)可以設置在第二半導體層122(例如減薄的基底)的同一側(例如正面)。應當理解，為了易於描述，在3D記憶體元件103和100兩者中的其他相同結構的細節不再重複。
第1C圖示出了根據本案內容的一些實施例的具有用於階梯區域的支撐結構160的又一個示例性3D記憶體元件105的橫截面的側視圖。與上面在第1A圖中描述的3D記憶體元件100相似，3D記憶體元件103表示鍵合3D記憶體元件的 示例，該鍵合3D記憶體元件中，包括週邊電路108的第一半導體結構102和包括儲存堆疊層114和通道結構124的第二半導體結構104被單獨形成並以面對面的方式在鍵合介面106處鍵合。不同於上面在第1圖中描述的3D記憶體元件100，在3D記憶體元件100中包括週邊電路108的第一半導體結構102在包括儲存堆疊層114和通道結構124的第二半導體結構104下方；第1C圖中的3D記憶體元件105包括設置在第一半導體結構102上方的第二半導體結構104。應當理解，為了便於描述，在3D記憶體元件105和100中的其他相同結構的細節不再重複。
如第1C圖所示，根據一些實施例，第二半導體結構104包括儲存堆疊層114，儲存堆疊層114包括交錯的導電層116和介電層118。儲存堆疊層114在平面圖中可以具有核心陣列區域(例如第2A圖和第2B圖中的202)和階梯區域(例如第2A圖和第2B圖中的204)。在一些實施例中，第二半導體結構104也包括在儲存堆疊層114的核心陣列區域下方並與之重疊的第一半導體層120，以及與第一半導體層120共面、並在儲存堆疊層114的階梯區域下方並與之重疊的支撐結構160。在一些實施例中，第二半導體結構104還包括在第一半導體層120和支撐結構160下方並與之接觸的第二半導體層122。第一和第二半導體層120和122中的每個可以包括N型摻雜的矽。例如第一半導體層120可以包括N型摻雜的多晶矽。如第1圖所示，3D記憶體元件105的第二半導體結構104還可以包括通道結構124，通道結構124各自垂直地延伸穿過儲存堆疊層114的核心陣列區域和第一半導體層120進入第二半導體層122中。在一些實施例中，第二半導體結構104還包括第三半導體層123，第三半導體層123垂直地在儲存堆疊層114與第一半導體層120和支撐結構160之間。
在一些實施例中，支撐結構160的與第一半導體層120接觸的部分(例如第3圖中的環形結構302)包括不同於第一半導體層120的材料的材料。例如支撐結構160的該部分可以包括氧化矽。支撐結構160的其餘部分(例如第3圖中的 核心結構303)也可以包括多晶矽層或氮化矽層(例如第3圖中的中間層306)。在一些實施例中，支撐結構160的其餘部分也包括垂直地在多晶矽或氮化矽層與第二半導體層122之間的氧化矽層(例如，第3圖中的頂層308)。
如第1C圖所示，3D記憶體元件105的第二半導體結構104還可以包括在第一半導體層120下方並與第二半導體層122接觸的背面源極觸點132。在一些實施例中，第二半導體結構104還包括在背面源極觸點132下方並與之接觸的互連層133，以通過觸點142和週邊觸點146將背面源極觸點132電連接到週邊電路108。
如第1C圖所示，3D記憶體元件105的第一半導體結構102可以包括第二半導體結構104中的儲存堆疊層114上方的週邊電路108，以及週邊電路108上方的第四半導體層135(例如減薄的基底101)。在一些實施例中，第一半導體結構102也包括第四半導體層135上的ILD層137，和ILD層137上的用於絕緣和保護的鈍化層139。第一半導體結構102還可以包括第四半導體層135和ILD層137上方用於引出(例如在3D記憶體元件105和外部電路之間傳輸電訊號)的接觸焊盤141。在一些實施例中，第一半導體結構102還包括穿過第四半導體層135和ILD層137並且與接觸焊盤141接觸的觸點145(例如TSC)。
第1D圖示出了根據本案內容的一些實施例的具有用於階梯區域的支撐結構160的又一個示例性3D記憶體元件107的橫截面的側視圖。根據一些實施例，除了用3D記憶體元件107中的正面源極觸點147替換3D記憶體元件105中的背面源極觸點132以外，3D記憶體元件107類似於3D記憶體元件105。如第1D圖所示，正面源極觸點147可以設置在第一半導體層120上方並與第三半導體層123接觸。此即，正面源極觸點147和儲存堆疊層114(以及貫穿其間的絕緣結構130)可以設置在第二半導體層122的同一側(例如正面)。應當理解，為了便於描述，在3D記憶體元件107和105兩者中的其他相同結構的細節不再重複。
第4A-4D圖示出了根據本案內容的各種實施例的具有用於階梯區域 的另一個支撐結構460的示例性3D記憶體元件400、403、405和407的橫截面的側視圖。除了下面詳細描述的支撐結構460和支撐結構160的不同結構以外，第4A-4D圖中的3D記憶體元件400、403、405和407分別類似於第1A-1D圖中的3D記憶體元件100、103、105和107。應當理解，為了易於描述，不再重複3D記憶體元件100、103、105、107、400、403、405和407中其他相同結構的細節。
如第4A-4D圖所示，根據一些實施例，第二半導體結構104包括支撐結構460，支撐結構460與儲存堆疊層114的階梯區域重疊並且與第一半導體層120共面。第二半導體層122可以與第一半導體層120和支撐結構460接觸。在一些實施例中，第三半導體層123也可以與第一半導體層120和支撐結構460接觸，並且第二和第三半導體層122、123在第一半導體層120和支撐結構460的相對側。如第4B圖和第4D圖所示，正面源極觸點147可以與第三半導體層123接觸(如第4B圖所示)，或者延伸穿過第三半導體層123和支撐結構460以與第二半導體層122接觸(如第4D圖所示)。
如第4A-4D圖所示，根據一些實施例，支撐結構460的與第一半導體層120接觸的部分包括與支撐結構460的其餘部分相同的材料。換句話說，與第1A-1D圖中的支撐結構160的異質結構相反，第4A-4D圖中的支撐結構460可以是具有相同材料的均質結構，例如氧化矽。如第5A圖和第5B圖所示，儲存堆疊層(例如，第4A-4D圖中的儲存堆疊層114)在平面圖中可以包括核心陣列區域202和階梯區域204。根據一些實施例，第5A圖和第5B圖中都可示出第4A圖中的3D記憶體元件400的AA平面中的橫截面的平面圖的示例。在一些實施例中，支撐結構502、均質結構(對應於第4A-4D圖中的支撐結構460)在x方向(例如字元線方向)上與階梯區域204對準，並且半導體層216(對應於第4A-4D圖中的第一半導體層120)在x方向上與核心陣列區域202對準。
如第6圖所示，在一些實施例中，支撐結構460的與第一半導體層120 接觸的部分602的深度大於支撐結構460的其餘部分604的深度。支撐結構460的部分602可以進一步延伸到第二半導體層122中的凹口606中，並且因此部分602的深度比支撐結構460的其餘部分604的深度更大。儘管如此，不同於第3圖所示的支撐結構160，支撐結構160具有包含不同的材料的環形結構302和核心結構303(即異質結構)，第6圖所示的支撐結構460在與第一半導體層120接觸的部分602中和支撐結構460的其餘部分604中可以具有相同的材料，例如氧化矽，即均質結構。
第7A-7K圖示出了根據本案內容的一些實施例的用於形成具有用於階梯區域的支撐結構的示例性3D記憶體元件的製造製程。第9圖示出了根據本案內容的一些實施例的用於形成具有用於階梯區域的支撐結構的示例性3D記憶體元件的方法900的流程圖。第7A-7K圖和第9圖中描繪的3D記憶體元件的示例包括第1A圖和第1B圖中描繪的3D記憶體元件100和103。將一起描述第7A-7K圖和第9圖。應當理解，方法900中所示的操作不是窮舉的，並且也可以在任何所示操作之前、之後、或之間執行其他操作。此外，可以同時執行、或者以與第9圖所示不同的順序執行操作中的一些。
參照第9圖，方法900開始於操作902，其中在第一基底上形成週邊電路。第一基底可以是矽基底。如第7J圖所示，使用多種製程在矽基底750上形成多個電晶體，所述製程包括但不限於光刻、蝕刻、薄膜沉積、熱生長、佈植、化學機械拋光(CMP)、和任何其他合適的製程。在一些實施例中，通過離子佈植和/或熱擴散在矽基底750中形成摻雜區(未示出)，該摻雜區例如用作電晶體的源極區和/或汲極區。在一些實施例中，也通過濕蝕刻和/或乾蝕刻以及薄膜沉積在矽基底750中形成隔離區(例如，STI)。電晶體可以在矽基底750上形成週邊電路752。
如第7J圖所示，在週邊電路752上方形成鍵合層748。鍵合層748包括電連接到週邊電路752的鍵合觸點。為了形成鍵合層748，使用一種或多種薄膜沉 積製程(例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其任何組合)來沉積ILD層，並使用濕蝕刻和/或乾蝕刻(例如RIE)來形成穿過ILD層的鍵合觸點，然後進行一種或多種薄膜沉積製程，例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。
如第9圖所示，方法900進行到操作904，其中在第二基底上依次形成第一半導體層、第一阻擋層、犧牲層、和第二阻擋層。第二基底可以是矽基底。在一些實施例中，犧牲層包括多晶矽或氮化矽。
如第7A圖所示，在矽基底701上形成半導體層702。在一些實施例中，半導體層702是N型摻雜的矽層。半導體層702可以是P型矽基底中的N阱並且包括單晶矽。可以通過使用離子佈植和/或熱擴散將諸如P或As的(一種或多種)N型摻質摻雜到P型矽基底中來形成N阱。半導體層702也可以是通過使用一種或多種薄膜沉積製程在矽基底701(P型或N型)上沉積多晶矽而形成的N型摻雜的多晶矽層，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。在一些實施例中，當沉積多晶矽來形成N型摻雜的多晶矽層時，執行諸如P或As的N型摻質的原位摻雜。
如第7A圖所示，在半導體層702上形成阻擋層703。阻擋層703可以通過使用一種或多種薄膜沉積製程沉積氧化矽或不同於半導體層702和犧牲層704的材料的任何其他合適的材料來形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。在一些實施例中，通過對半導體層702的頂部部分進行熱氧化來形成阻擋層703。
如第7A圖所示，在阻擋層703上形成犧牲層704。可以通過沉積多晶矽、氮化矽、或任何其他合適的犧牲材料(例如碳)來形成犧牲層704，該犧牲材料以後可以被選擇性地去除並且不同於使用一種或多種薄膜沉積製程的阻擋層703的材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組 合。在一些實施例中，在犧牲層704上形成阻擋層705。可以通過使用一種或多種薄膜沉積製程沉積氧化矽、氮氧化矽、或不同於半導體層709和犧牲層704的材料的任何其他合適的材料來形成阻擋層705，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。
如第9圖所示，方法900進行到操作906，其中阻擋插塞垂直地延伸穿過犧牲層以及第一和第二阻擋層，以將犧牲層劃分成支撐部分和犧牲部分。在一些實施例中，為了形成阻擋插塞，形成垂直地延伸穿過犧牲層以及第一阻擋層和第二阻擋層的凹口，並且沉積氧化矽以填充該凹口並且氧化矽連接到第一阻擋層。
如第7A圖所示，使用乾蝕刻和/或濕法蝕刻(例如反應性離子蝕刻(RIE))形成在側視圖中垂直地延伸穿過犧牲層704以及阻擋層703和705的一個或多個凹口706。凹口706的蝕刻可以停止在半導體層702或進一步延伸到半導體層702的頂部部分中。應當理解，凹口706在平面圖中可以是環形凹陷的一部分。
如第7B圖所示，使用一種或多種薄膜沉積製程將氧化矽層707或阻擋層703的任何其他材料沉積在阻擋層705上以填充凹口706(第7A圖所示)，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。然後可以執行CMP或任何其他合適的平坦化製程以去除阻擋層705上的過量的氧化矽層707，從而留下垂直地延伸穿過犧牲層704以及阻擋層703和705的一個或多個阻擋插塞708。根據一些實施例，阻擋插塞708可以連接到阻擋層703。取決於凹口706是否進一步延伸到半導體層702中，阻擋插塞708也可以延伸到半導體層702中。結果，如第7C圖所示，阻擋插塞708可以將犧牲層704劃分為犧牲部分704A和支撐部分704B。
如第9圖所示，方法900進行到操作908，其中在第二阻擋層和阻擋插塞上形成第三半導體層。如第7C圖所示，半導體層709形成在阻擋層705和阻擋插塞708上。在一些實施例中，半導體層709是N型摻雜的矽層。半導體層709可以是 通過使用包括但不限於CVD，PVD，ALD或其任何組合的一種或多種薄膜沉積製程在阻擋層705和阻擋插塞708上沉積多晶矽而形成的N型摻雜多晶矽層。在一些實施例中，當沉積多晶矽以形成N型摻雜的多晶矽層時，執行諸如P或As的N型摻質的原位摻雜。
如第9圖所示，方法900進行到操作910，其中在犧牲層上方形成介電堆疊層，並且介電堆疊層具有階梯區域，使得犧牲層的支撐部分在介電堆疊層的階梯區域下方並與之重疊。介電堆疊層可以包括交錯的堆疊犧牲層和堆疊介電層。
如第7D圖所示，介電堆疊層710包括形成在半導體層709上的多個第一介電層(在本文中稱為「堆疊犧牲層」712)和第二介電層(在本文中稱為「堆疊介電層」711)的對，在本文中一起稱為「介電層對」。根據一些實施例，介電堆疊層710包括交錯的堆疊犧牲層712和堆疊介電層711。堆疊介電層711和堆疊犧牲層712可以交替地沉積在犧牲層704上方的半導體層709上以形成介電堆疊層710。在一些實施例中，每個堆疊介電層711包括氧化矽層，並且每個堆疊犧牲層712包括氮化矽層。介電堆疊層710可以通過一種或多種薄膜沉積製程形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。如第7D圖所示，可以在介電堆疊層710的邊緣上形成階梯結構。可以通過朝向矽基底701對介電堆疊層710的介電層對執行多個所謂的「修整-蝕刻」迴圈來形成階梯結構。由於對介電堆疊層710的介電層對應用的重複的修整-蝕刻迴圈，如第7D圖所示，介電堆疊層710可以具有一個或多個傾斜的邊緣，並且頂部介電層對短於底部介電層對。此即，介電堆疊層710可以包括在其中形成有階梯結構的階梯區域。在一些實施例中，犧牲層704的支撐部分704B在介電堆疊層710的階梯區域下方並與之重疊，例如，通過對要與下面的支撐部分704B重疊的階梯結構進行圖案化。
如第9圖所示，方法900進行到操作912，其中形成垂直地延伸穿過介 電堆疊層、犧牲層的犧牲部分、以及第一和第二阻擋層進入第一半導體層中的通道結構。在一些實施例中，為了形成通道結構，形成垂直地延伸穿過介電堆疊層、犧牲層的犧牲部分、以及第一和第二阻擋層進入第一半導體層中的通道孔，並且沿著通道孔的側壁依次形成儲存膜和半導體通道。
如第7D圖所示，通道孔是垂直地延伸穿過介電堆疊層710、半導體層709、阻擋層705，犧牲層704的犧牲部分704A、和阻擋層703進入半導體層702中的開口。在一些實施例中，形成多個開口，使得每個開口在隨後的製程中成為用於生長個體通道結構714的位置。在一些實施例中，用於形成通道結構714的通道孔的製造製程包括濕法蝕刻和/或乾蝕刻，例如深RIE(DRIE)。在一些實施例中，通道結構714的通道孔進一步延伸穿過半導體層702的頂部部分。穿過介電堆疊層710、半導體層709、阻擋層705、犧牲層704的犧牲部分704A、和阻擋層703的蝕刻製程可以繼續蝕刻半導體層702的一部分。在一些實施例中，在蝕刻穿過介電堆疊層710、半導體層709、阻擋層705、犧牲層704的犧牲部分704A、阻擋層703之後，使用單獨的蝕刻製程來蝕刻半導體層702的一部分。
如第7D圖所示，沿著通道孔的側壁和底表面的依次形成儲存膜718(包括阻擋層、儲存層、和穿隧層)和半導體通道716(按此順序)。在一些實施例中，首先沿著通道孔的側壁和底表面沉積儲存膜718，然後在儲存膜718之上沉積半導體通道716。可以使用一種或多種薄膜沉積製程依次沉積阻擋層、儲存層、和穿隧層(按此順序)來形成儲存膜718，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。然後可以通過使用一種或多種薄膜沉積製程在儲存膜718的穿隧層之上沉積半導體材料(例如多晶矽)來形成半導體通道716，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。在一些實施例中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層、和多晶矽層(「SONO」結構)來形成儲存膜718和半導體通道716。
如第7D圖所示，在通道孔中和半導體通道716之上形成帽蓋層，以完全或部分地填充通道孔(例如沒有或具有氣隙)。可以通過使用一種或多種薄膜沉積製程沉積介電材料(例如氧化矽)來形成帽蓋層，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。然後可以在通道孔的頂部部分中形成通道插塞。在一些實施例中，通過CMP、濕蝕刻、和/或乾蝕刻去除介電堆疊層710的頂表面上的儲存膜718、半導體通道716、和帽蓋層的部分並對其進行平坦化。然後，可以通過對半導體通道716以及通道孔的頂部部分中的帽蓋層的部分進行濕蝕刻和/或乾蝕刻，在通道孔的頂部部分中形成凹陷。然後可以通過一種或多種薄膜沉積製程，通過將半導體材料(例如多晶矽)沉積到凹陷中來形成通道插塞，所述薄膜沉積製程例如CVD、PVD、ALD、或其任何組合。從而形成穿過介電堆疊層710、半導體層709、阻擋層705、犧牲層704的犧牲部分704A、和阻擋層703進入半導體層702中的通道結構714。
如第9圖所示，方法900進行到操作914，其中形成垂直地延伸穿過介電堆疊層的開口以暴露犧牲層的犧牲部分的一部分。如第7D圖所示，狹縫720是垂直地延伸穿過介電堆疊層710和半導體層709停止在阻擋層705的開口。在一些實施例中，用於形成狹縫720的製造製程包括濕蝕刻和/或乾蝕刻，例如DRIE。阻擋層705可以做為蝕刻狹縫720的蝕刻停止層。可以使用濕蝕刻或乾蝕刻進一步去除阻擋層705的一部分，以暴露犧牲層704的犧牲部分704A的一部分。
如第9圖所示，方法900進行到操作916，其中通過開口用與犧牲層的支撐部分共面的第二半導體層替換犧牲層的犧牲部分。在一些實施例中，為了用第二半導體層替換犧牲層的犧牲部分，通過開口去除犧牲層的犧牲部分以形成腔體，所述去除停止在阻擋插塞和第一阻擋層，並且通過開口將摻雜的多晶矽沉積到腔體中以形成第二半導體層。在一些實施例中，為了用第二半導體層替換犧牲層的犧牲部分，通過開口去除儲存膜的一部分，以沿著通道孔的側壁 暴露半導體通道的一部分，使得第二半導體層與半導體通道的暴露部分接觸。在一些實施例中，在用第二半導體層替換犧牲層的犧牲部分之後，例如通過使用所謂的「閘極替換」製程，通過開口用儲存堆疊層替換介電堆疊層。在一些實施例中，為了用儲存堆疊層替換介電堆疊層，通過開口用堆疊導電層替換堆疊犧牲層。在一些實施例中，儲存堆疊層包括交錯的堆疊導電層和堆疊介電層。
如第7E圖所示，通過濕蝕刻和/或乾蝕刻去除犧牲層704的犧牲部分704A(第7D圖所示)來形成腔體723。在一些實施例中，犧牲層704包括多晶矽或氮化矽，其可以通過穿過狹縫720施加氫氧化四甲基銨(TMAH)蝕刻劑或磷酸蝕刻劑來去除，其可以停止在橫向地在支撐部分704B和犧牲部分704A之間的阻擋插塞708，並且停止在垂直地在犧牲層704和半導體層702之間的阻擋層703。在一些實施例中，犧牲部分704A的蝕刻也停止在垂直地在犧牲層704和半導體層709之間的阻擋層705。此即，根據一些實施例，犧牲層704的犧牲部分704A的去除不影響支撐部分704B和半導體層702和709。在一些實施例中，在去除犧牲層704的犧牲部分704A之前，沿著狹縫720的側壁形成間隔物722。可以通過使用一種或多種薄膜沉積製程將介電材料(例如氮化矽、氧化矽、和氮化矽)沉積到狹縫720中來形成間隔物722，所述薄膜沉積製程例如CVD、PVD、ALD、或其任何組合。
如第7F圖所示，去除在腔體723中暴露的通道結構714的儲存膜718的一部分(第7E圖所示)，以暴露通道結構714的半導體通道716的沿著通道孔的側壁並鄰接腔體723的部分。在一些實施例中，通過穿過狹縫720和腔體723施加蝕刻劑來蝕刻阻擋層(例如包括氧化矽)、儲存層(例如包括氮化矽)、和穿隧層(例如包括氧化矽)的部分，所述蝕刻劑是例如用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸。通道結構714的半導體通道716可以使蝕刻停止。包括介電材料的間隔物722(第7E圖所示)還可以保護介電堆疊層710免受儲存膜718的蝕 刻，並且間隔物722可以由蝕刻劑去除，其步驟與去除儲存膜718的一部分的步驟相同。類似地，也可以通過與去除儲存膜718的一部分相同的步驟來去除阻擋層703和705的暴露在腔體723(第7E圖所示)中的部分。然而，根據一些實施例，當阻擋插塞708使蝕刻停止時，蝕刻不會影響與犧牲層704的支撐部分704B重疊的阻擋層703和705的其餘部分。
如第7F圖所示，在半導體層702上方形成半導體層724，並且半導體層724與半導體層702接觸。在一些實施例中，通過使用一種或多種薄膜沉積製程通過狹縫720將多晶矽沉積到腔體723(第7E圖所示)中來形成半導體層724，所述薄膜沉積製程例如CVD、PVD、ALD、或其任何組合。在一些實施例中，當沉積多晶矽以形成N型摻雜的多晶矽層作為半導體層724時，執行諸如P或As的N型摻質的原位摻雜。半導體層724可以填充腔體723以與通道結構714的半導體通道716的暴露部分以及阻擋插塞708接觸。結果，根據一些實施例，由此通過狹縫720用半導體層724替換犧牲層704的犧牲部分704A。
如第7F圖所示，由此形成與半導體層724共面的支撐結構726。支撐結構726可以包括橫向地在半導體層724和犧牲層704的支撐部分704B之間的阻擋插塞708，以及垂直地將支撐部分704B夾在中間的阻擋層703和705的部分。在一些實施例中，支撐結構726在介電堆疊層710的階梯區域下方並與之重疊。當用半導體層724替換犧牲層的犧牲部分704A時，因為支撐結構726與介電堆疊層710的階梯區域重疊(如第7E圖所示)保持完整，可以將支撐物保持在介電堆疊層710的階梯區域之下，以避免介電堆疊層710塌陷。此外，當蝕刻通道結構714的儲存膜718的一部分時，垂直地延伸穿過介電堆疊層710的階梯區域和支撐結構726的虛置通道結構(未示出)也保持完整，由此進一步支撐介電堆疊層710的階梯區域以避免介電堆疊層710的塌陷。
如第7F圖所示，用堆疊導電層728替換堆疊犧牲層712(如第7D圖所 示)，由此形成包括交錯的堆疊導電層728和堆疊介電層711的儲存堆疊層730，從而替換介電堆疊層710(如第7E圖所示)。在一些實施例中，首先通過穿過狹縫720去除堆疊犧牲層712來形成橫向凹陷(未示出)。在一些實施例中，通過穿過狹縫720施加蝕刻劑來去除堆疊犧牲層712，從而在堆疊介電層711之間創建交錯的橫向凹陷。蝕刻劑可以包括對堆疊介電層711有選擇性蝕刻堆疊犧牲層712的任何合適的蝕刻劑。
如第7G圖所示，通過狹縫720將堆疊導電層728(包括閘極和粘合劑層)沉積到橫向凹陷中。在一些實施例中，在堆疊導電層728之前將閘極介電層732沉積到橫向凹陷中，使得堆疊導電層728沉積在閘極介電層上。可以使用一種或多種薄膜沉積製程來沉積堆疊導電層728(例如金屬層)，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。在一些實施例中，也沿著狹縫720的側壁和在狹縫720的底部形成閘極介電層732(例如高k介電層)。結果，根據一些實施例，由此形成垂直地延伸穿過儲存堆疊層730以及半導體層709和724進入半導體層702中的通道結構714。
如第7G圖所示，形成垂直地延伸穿過儲存堆疊層730的絕緣結構736，絕緣結構736停止在半導體層724上。可以通過使用一種或多種薄膜沉積製程將一種或多種介電材料(例如氧化矽)沉積到狹縫720中以完全或部分地填充狹縫720(具有或不具有氣隙)來形成絕緣結構736，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。在一些實施例中，絕緣結構736包括閘極介電層732(例如包括高k介電)和介電帽蓋層734(例如包括氧化矽)。
如第7H圖所示，在形成絕緣結構736之後，形成包括通道局部觸點744和字元線局部觸點742的局部觸點以及週邊觸點738和740。可以通過使用一種或多種薄膜沉積製程在儲存堆疊層730的頂部上沉積介電材料(例如氧化矽或氮化 矽)來在儲存堆疊層730上形成局部介電層，所述薄膜沉積製程例如CVD、PVD、ALD、或其任何組合。通道局部觸點744、字元線局部觸點742、以及週邊觸點738和740可以通過使用濕蝕刻和/或乾蝕刻(例如RIE)，蝕刻穿過局部介電層(和任何其他ILD層)的接觸開口，之後使用一種或多種薄膜沉積製程用導電材料填充該接觸開口而形成，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。
在一些實施例中，形成在第一半導體層上方與第一半導體層接觸的源極觸點。如第7I圖所示，在一些實施例中，以與形成字元線局部觸點742相同的製程來形成正面源極觸點737。正面源極觸點737可以與半導體層709接觸。
如第7H圖和第7I圖所示，在通道局部觸點744、字元線局部觸點742、以及週邊觸點738和740上方形成鍵合層746。鍵合層746包括電連接到通道局部觸點744、字元線局部觸點742、和週邊觸點738和740的鍵合觸點。為了形成鍵合層746，使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD、或其任何組合)沉積ILD層，並且使用濕蝕刻和/或乾蝕刻(例如RIE)形成穿過ILD層的鍵合觸點，之後進行一種或多種薄膜沉積製程，例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。
如第9圖所示，方法900進行到操作918，其中以面對面的方式鍵合第一基底和第二基底。該鍵合可以是混合鍵合。如第7J圖所示，將矽基底701和形成在其上的部件(例如，穿過其形成的儲存堆疊層730和通道結構714)上下翻轉。根據一些實施例，面朝下的鍵合層746與面朝上的鍵合層748鍵合(即以面對面的方式鍵合)，由此在矽基底701和750之間形成鍵合介面754。在一些實施例中，在鍵合之前，對鍵合表面應用例如電漿處理、濕法處理、和/或熱處理的處理製程。在鍵合之後，鍵合層746中的鍵合觸點和鍵合層748中的鍵合觸點對準並且彼此接觸，使得可以將儲存堆疊層730和穿過其形成的通道結構714電連接到週邊電路 752，並且在週邊電路752上方。
在一些實施例中，在鍵合之後，儲存堆疊層在週邊電路上方。在一些實施例中，將第二基底減薄以暴露第一半導體層，並且形成在第一半導體層上方並與之接觸的源極觸點。在一些實施例中，形成穿過第一半導體層的觸點，並且形成在第一半導體層上方並與之接觸的接觸焊盤。
如第7K圖所示，使用CMP、研磨、乾蝕刻和/或濕蝕刻從背面將矽基底701(第7J圖所示)減薄以暴露半導體層702。然後可以通過使用一種或多種薄膜沉積製程在半導體層702上沉積介電材料來在半導體層702上形成一個或多個ILD層756，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。在一些實施例中，背面源極觸點770形成在半導體層702的背面上並與半導體層702接觸。在一些實施例中，也形成垂直地延伸穿過ILD層756和半導體層702的觸點766和768(例如TSC)。在一些實施例中，使用光刻對觸點766和768進行圖案化以使觸點766和768分別與週邊觸點738和740對準。
如第7K圖所示，在背面源極觸點770上方形成重佈層764，並且重佈層764與背面源極觸點770接觸。在一些實施例中，通過使用一種或多種薄膜沉積製程在半導體層702和背面源極觸點770的頂表面上沉積導電材料(例如Al)來形成重佈層764，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。結果，半導體層724可以通過半導體層702、背面源極觸點770、重佈層764、觸點766、週邊觸點738、以及鍵合層746和748電連接到週邊電路752。然後可以在重佈層764上形成鈍化層772。在一些實施例中，通過使用一種或多種薄膜沉積製程沉積介電材料(例如氮化矽)來形成鈍化層772，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或任何組合。在一些實施例中，在觸點768上方形成接觸焊盤774，並且接觸焊盤774與觸點768接觸。在一些實施例中，通過濕法蝕刻和乾蝕刻去除鈍化層772的覆蓋觸點768的部分，以暴露在下 面的重佈層764的部分從而形成接觸焊盤774。結果，用於引出的接觸焊盤774可以通過觸點768、週邊觸點740、以及鍵合層746和748電連接到週邊電路752。
雖然第7J圖和第7K圖示出了在鍵合之後儲存堆疊層730和通道結構714在週邊電路752上方，但是應當理解，在一些示例中，矽基底750和701的相對位置可以顛倒，使得在鍵合之後儲存堆疊層730和通道結構714可以在週邊電路752之下。在一些實施例中，將第一基底減薄以形成第三半導體層，形成穿過第三半導體層的觸點，並且形成在第三半導體層上方並且與之接觸的接觸焊盤。如第1C圖和第1D圖所示，通過將在其上形成有週邊電路108的基底減薄來形成第四半導體層135，形成穿過第四半導體層135的觸點145，並且在第四半導體層135上方形成接觸焊盤141並且接觸焊盤141與觸點145接觸。
第8A-8K圖示出了根據本案內容的一些實施例的用於形成具有用於階梯區域的另一個支撐結構的示例性3D記憶體元件的製造製程。第10圖示出了根據本案內容的一些實施例的用於形成具有用於階梯區域的另一個支撐結構的示例性3D記憶體元件的方法1000的流程圖。第8A-8K圖和第10圖中描繪的3D記憶體元件的示例包括第4A圖和第4B圖中描繪的3D記憶體元件400和403。將一起描述第8A-8K圖和第10圖。應當理解，方法1000中所示的操作不是窮舉的，並且也可以在任何所示操作之前、之後、或之間執行其他操作。此外，可以同時執行、或者以與第10圖所示不同的順序執行操作中的一些。
參照第10圖，方法1000開始於操作1002，其中在第一基底上形成週邊電路。第一基底可以是矽基底。如第8J圖所示，使用多種製程在矽基底850上形成多個電晶體，所述製程包括但不限於光刻、蝕刻、薄膜沉積、熱生長、佈植、CMP、和任何其他合適的製程。在一些實施例中，通過離子佈植和/或熱擴散在矽基底850中形成摻雜區(未示出)，該摻雜區例如用作電晶體的源極區和/或汲極區。在一些實施例中，也通過濕蝕刻和/或乾蝕刻以及薄膜沉積在矽基底850 中形成隔離區(例如STI)。電晶體可以在矽基底850上形成週邊電路852。
如第8J圖所示，在週邊電路852上方形成鍵合層848。鍵合層848包括電連接到週邊電路852的鍵合觸點。為了形成鍵合層848，使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD、或其任何組合)來沉積ILD層，並使用濕法蝕刻和/或乾蝕刻(例如RIE)來形成穿過ILD層的鍵合觸點，然後進行一種或多種薄膜沉積製程，例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。
如第10圖所示，方法1000進行到操作1004，其中在第二基底上依次形成第一半導體層、第一阻擋層、犧牲層、和第二阻擋層。第二基底可以是矽基底。在一些實施例中，犧牲層包括多晶矽或氮化矽。
如第8A圖所示，在矽基底801上形成半導體層802。在一些實施例中，半導體層802是N型摻雜的矽層。半導體層802可以是P型矽基底中的N阱並且包括單晶矽。可以通過使用離子佈植和/或熱擴散將諸如P或As的(一或多種)N型摻質摻雜到P型矽基底中來形成N阱。半導體層802也可以是通過使用一或多種薄膜沉積製程在矽基底801(P型或N型)上沉積多晶矽而形成的N型摻雜的多晶矽層，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。在一些實施例中，當沉積多晶矽來形成N型摻雜的多晶矽層時，執行諸如P或As的N型摻質的原位摻雜。
如第8A圖所示，在半導體層802上形成阻擋層803。阻擋層803可以通過使用一種或多種薄膜沉積製程沉積氧化矽或不同於半導體層802和犧牲層804的材料的任何其他合適的材料來形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。在一些實施例中，通過對半導體層802的頂部部分進行熱氧化來形成阻擋層803。
如第8A圖所示，在阻擋層803上形成犧牲層804。可以通過沉積多晶矽、氮化矽、或任何其他合適的犧牲材料(例如碳)來形成犧牲層804，該犧牲 材料以後可以被選擇性地去除並且不同於使用一種或多種薄膜沉積製程的阻擋層803的材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。在一些實施例中，在犧牲層804上形成阻擋層805。可以通過使用一種或多種薄膜沉積製程沉積氧化矽、氮氧化矽、或不同於半導體層809和犧牲層804的材料的任何其他合適的材料來形成阻擋層805，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。
如第10圖所示，方法1000進行到操作1006，其中用支撐結構替換第一和第二阻擋層和犧牲層的一部分。在一些實施例中，為了用支撐結構替換第一阻擋層和犧牲層的一部分，去除第一阻擋層和第二阻擋層以及犧牲層的一部分以形成溝槽，並且沉積氧化矽以填充該溝槽。在一些實施例中，第二阻擋層的頂表面與支撐結構的頂表面齊平。
如第8A圖所示，使用諸如RIE的乾蝕刻和/或濕蝕刻形成垂直地延伸穿過犧牲層804以及阻擋層803和805的溝槽806。溝槽806的蝕刻可以停止在半導體層802。在一些實施例中，與犧牲層804的其餘部分以及阻擋層803和805接觸的溝槽806的一部分進一步延伸到半導體層802的頂部部分中，即具有大於溝槽806的其餘部分的深度。
如第8B圖所示，使用一或多種薄膜沉積製程將氧化矽層807或阻擋層803的任何其他材料沉積在阻擋層805上以填充溝槽806(第8A圖所示)，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。然後可以執行CMP或任何其他合適的平坦化製程以去除阻擋層805上的多餘的氧化矽層807，從而留下垂直地延伸穿過犧牲層804以及阻擋層803和805的支撐結構808。支撐結構808的頂表面可以與阻擋層805齊平。根據一些實施例，支撐結構808連接到阻擋層803。
如第10圖所示，方法1000進行到操作1008，其中在第二阻擋層和支撐 結構上形成第三半導體層。如第8C圖所示，在阻擋層805和支撐結構808上形成半導體層809。在一些實施例中，半導體層809是N型摻雜的矽層。半導體層809可以是通過使用一種或多種薄膜沉積製程在阻擋層805和支撐結構808上沉積多晶矽而形成的N型摻雜的多晶矽層，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。在一些實施例中，當沉積多晶矽以形成N型摻雜的多晶矽層時，執行諸如P或As的N型摻質的原位摻雜。
如第10圖所示，方法1000進行到操作1010，其中在支撐結構和犧牲層的其餘部分上方形成介電堆疊層，介電堆疊層具有階梯區域，使得支撐結構與介電堆疊層的階梯區域重疊。介電堆疊層可以包括交錯的堆疊犧牲層和堆疊介電層。
如第8D圖所示，介電堆疊層810包括形成在半導體層809上的多個第一介電層(在本文中稱為「堆疊犧牲層」812)和第二介電層(在本文中稱為「堆疊介電層」811)的對，在本文中一起稱為「介電層對」。根據一些實施例，介電堆疊層810包括交錯的堆疊犧牲層812和堆疊介電層811。堆疊介電層811和堆疊犧牲層812可以交替地沉積在犧牲層804上方的半導體層809上以形成介電堆疊層810。介電堆疊層810可以通過一或多種薄膜沉積製程形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、或其任何組合。如第8D圖所示，可以在介電堆疊層810的邊緣上形成階梯結構。可以通過朝向矽基底801對介電堆疊層810的介電層對執行多個所謂的「修整-蝕刻」迴圈來形成階梯結構。此即，介電堆疊層810可以包括在其中形成有階梯結構的階梯區域。在一些實施例中，支撐結構808在介電堆疊層810的階梯區域下方並與之重疊，例如透過對要與下面的支撐結構808重疊的階梯結構進行圖案化。
如第10圖所示，方法1000進行到操作1012，其中形成垂直地延伸穿過介電堆疊層、犧牲層的其餘部分、以及第一和第二阻擋層進入第一半導體層中 的通道結構。在一些實施例中，為了形成通道結構，形成垂直地延伸穿過介電堆疊層的通道孔、犧牲層的其餘部分、以及進入第一半導體層中的第一和第二阻擋層，並且沿著通道孔的側壁依次形成儲存膜和半導體通道。
如第8D圖所示，通道孔是垂直地延伸穿過介電堆疊層810、半導體層809、阻擋層805、犧牲層804的其餘部分、和阻擋層803的進入半導體層802中的開口。在一些實施例中，形成多個開口，使得每個開口在隨後的製程中成為用於生長個別的通道結構814的位置。在一些實施例中，用於形成通道結構814的通道孔的製造製程包括濕蝕刻和/或乾蝕刻，例如DRIE。在一些實施例中，通道結構814的通道孔進一步延伸穿過半導體層802的頂部部分。
如第8D圖所示，沿著通道孔的側壁和底表面依次形成儲存膜818(包括阻擋層、儲存層、和穿隧層)和半導體通道816。在一些實施例中，首先沿著通道孔的側壁和底表面沉積儲存膜818，並且然後在儲存膜818之上沉積半導體通道816。可以按此順序使用一或多種薄膜沉積製程依次沉積阻擋層、儲存層、和穿隧層從而形成儲存膜818，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。然後可以通過使用一種或多種薄膜沉積製程在儲存膜818的穿隧層之上沉積半導體材料(例如多晶矽)來形成半導體通道816，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。可以在通道孔中和半導體通道816之上形成帽蓋層，以完全或部分地填充通道孔(例如沒有氣隙或有氣隙)。然後可以在通道孔的頂部部分中形成通道插塞。由此形成穿過介電堆疊層810、半導體層809、阻擋層805、犧牲層804的其餘部分、和阻擋層803並進入半導體層802中的通道結構814。
如第10圖所示，方法1000進行到操作1014，其中形成垂直地延伸穿過介電堆疊層的開口以暴露犧牲層的其餘部分的一部分。如第8D圖所示，狹縫820是垂直地延伸穿過介電堆疊層810和半導體層809的開口，停止在阻擋層805。在 一些實施例中，用於形成狹縫820的製程包括濕蝕刻和/或乾蝕刻，例如DRIE。阻擋層805可以用作蝕刻縫隙820的蝕刻停止層。可以使用濕蝕刻或乾蝕刻來進一步去除阻擋層805的一部分，以暴露犧牲層804的其餘部分的一部分。
如第10圖所示，方法1000進行到操作1016，其中通過開口用與支撐結構共面的第二半導體層替換犧牲層的其餘部分。在一些實施例中，為了用第二半導體層替換犧牲層的其餘部分，通過開口去除犧牲層的其餘部分以形成腔體，並且通過開口將摻雜的多晶矽沉積到腔體中以形成第二半導體層。在一些實施例中，為了用第二半導體層替換犧牲層的其餘部分，通過開口去除儲存膜的一部分，以沿著通道孔的側壁暴露半導體通道的一部分，使得第二半導體層與半導體通道的暴露部分接觸。在一些實施例中，在用第二半導體層替換犧牲層的其餘部分之後，例如通過使用所謂的「閘極替換」製程，通過開口用儲存堆疊層替換介電堆疊層。在一些實施例中，為了用儲存堆疊層替換介電堆疊層，通過開口用堆疊導電層替換堆疊犧牲層。在一些實施例中，儲存堆疊層包括交錯的堆疊導電層和堆疊介電層。
如第8E圖所示，通過濕蝕刻和/或乾蝕刻去除犧牲層804的其餘部分(如第8D圖所示)以形成腔體823。在一些實施例中，犧牲層804包括多晶矽或氮化矽，其可以通過穿過狹縫820施加TMAH蝕刻劑或磷酸蝕刻劑來蝕刻，其可以停止在支撐結構808以及垂直地在犧牲層804和半導體層802之間的阻擋層803。在一些實施例中，在垂直位於犧牲層804和半導體層809之間的阻擋層805處停止對犧牲層804的蝕刻。此即，根據一些實施例，去除犧牲層804的其餘部分不會影響支撐結構808以及半導體層802和809。在一些實施例中，在去除犧牲層804的其餘部分之前，沿著狹縫820的側壁形成間隔件822。
如第8F圖所示，去除在腔體823(如第8E圖所示)中暴露的通道結構814的儲存膜818的一部分，以暴露通道結構814的半導體通道816的沿著通道孔的 側壁並鄰接腔體823的部分。然後，通過穿過狹縫820和腔體823施加蝕刻劑來蝕刻阻擋層(例如，包括氧化矽)、儲存層(例如，包括氮化矽)、和穿隧層(例如，包括氧化矽)的部分，所述蝕刻劑例如用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸。通道結構814的半導體通道816可以使蝕刻停止。包括介電材料的間隔件822(第8E圖所示)還可以保護介電堆疊層810免受儲存膜818的蝕刻，並且間隔件822可以在與去除儲存膜818的一部分的步驟相同的步驟中由蝕刻劑去除。類似地，也可以通過與去除儲存膜818的一部分相同的步驟來去除暴露在腔體823(如第8E圖所示)中的阻擋層803和805。
如第8F圖所示，在半導體層802上方形成半導體層824，並且半導體層824與半導體層802接觸。在一些實施例中，藉由使用一或多種薄膜沉積製程通過狹縫820將多晶矽沉積到腔體823(如第8E圖所示)中來形成半導體層824，所述薄膜沉積製程例如CVD、PVD、ALD、或其任何組合。在一些實施例中，當沉積多晶矽以形成N型摻雜的多晶矽層作為半導體層824時，執行諸如P或As的N型摻質的原位摻雜。半導體層824可以填充腔體823以與通道結構814的半導體通道816的暴露部分以及支撐結構808接觸。結果，根據一些實施例，由此通過縫隙820用半導體層824替換犧牲層804的其餘部分。
如第8F圖所示，當用半導體層824替換犧牲層804的其餘部分時，與半導體層824共面的支撐結構808保持完整。結果，可以將支撐物保持在介電堆疊層810的階梯區域之下以避免介電堆疊層810的塌陷。此外，當蝕刻通道結構814的儲存膜818的一部分時，垂直地延伸穿過介電堆疊層810的階梯區域和支撐結構808的虛置通道結構(未示出)也保持完整，由此進一步支撐介電堆疊層810的階梯區域以避免介電堆疊層810的塌陷。
如第8F圖所示，用堆疊導電層828替換堆疊犧牲層812(如第8D圖所示)，由此形成包括交錯的堆疊導電層828和堆疊介電層811的儲存堆疊層830，從 而替換介電堆疊層810(如第8E圖所示)。在一些實施例中，首先經由縫隙820去除堆疊犧牲層812來形成橫向凹陷(未示出)。在一些實施例中，經由狹縫820施加蝕刻劑來去除堆疊犧牲層812，從而在堆疊介電層811之間創建交錯的橫向凹陷。
如第8G圖所示，通過狹縫820將堆疊導電層828(包括閘極和粘合劑層)沉積到橫向凹陷中。在一些實施例中，在堆疊導電層828之前將閘極介電層832沉積到橫向凹陷中，使得堆疊導電層828沉積在閘極介電層上。可以使用一或多種薄膜沉積製程來沉積堆疊導電層828(如金屬層)，所述薄膜沉積製程可為如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。在一些實施例中，也沿著狹縫820的側壁和在狹縫820的底部形成閘極介電層832(例如高k介電層)。結果，根據一些實施例，由此形成垂直地延伸穿過儲存堆疊層830以及半導體層809和824進入半導體層802中的通道結構814。
如第8G圖所示，形成垂直地延伸穿過儲存堆疊層830的絕緣結構836，絕緣結構836停止在半導體層824上。可以通過使用一或多種薄膜沉積製程將一或多種介電材料(如氧化矽)沉積到狹縫820中，以完全或部分地填充狹縫820(具有或不具有氣隙)來形成絕緣結構836，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。在一些實施例中，絕緣結構836包括閘極介電層832(例如，包括高k介電)和介電帽蓋層834(例如，包括氧化矽)。
如第8H圖所示，在形成絕緣結構836之後，形成包括通道局部觸點844和字元線局部觸點842的局部觸點以及週邊觸點838和840。可以通過使用一或多種薄膜沉積製程在儲存堆疊層830的頂部上沉積介電材料(例如，氧化矽或氮化矽)來在儲存堆疊層830上形成局部介電層，所述薄膜沉積製程例如CVD、PVD、ALD、或其任何組合。
在一些實施例中，形成在第一半導體層上方並與之接觸的源極觸點。如第8I圖所示，在一些實施例中，以與形成字元線局部觸點842相同的製程來形成正面源極觸點837。正面源極觸點837可以與半導體層802或809接觸。
如第8H圖和第8I圖所示，在通道局部觸點844、字元線局部觸點842、以及週邊觸點838和840上方形成鍵合層846。鍵合層846包括電連接到通道局部觸點844、字元線局部觸點842、以及週邊觸點838和840的鍵合觸點。為了形成鍵合層846，使用一或多種薄膜沉積製程(例如CVD、PVD、ALD、或其任何組合)沉積ILD層，並且使用濕蝕刻和/或乾蝕刻(例如RIE)形成穿過ILD層的鍵合觸點，然後進行一或多種薄膜沉積製程，例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。
如第10圖所示，方法1000進行到操作1018，其中以面對面的方式鍵合第一基底和第二基底。該鍵合可以是混合鍵合。如第8J圖所示，將矽基底801和形成在其上的部件(例如穿過其形成的儲存堆疊層830和通道結構814)上下翻轉。根據一些實施例，面朝下的鍵合層846與面朝上的鍵合層848鍵合(即以面對面的方式)，由此在矽基底801和850之間形成鍵合介面854。在鍵合之後，鍵合層846中的鍵合觸點和鍵合層848中的鍵合觸點對準並且彼此接觸，使得可以將儲存堆疊層830和穿過其形成的通道結構814電連接到週邊電路852，並且在週邊電路852上方。
在一些實施例中，在鍵合之後，儲存堆疊層在週邊電路上方。在一些實施例中，將第二基底減薄以暴露第一半導體層，並且形成在第一半導體層上方並與之接觸的源極觸點。在一些實施例中，形成穿過第一半導體層的觸點，並且形成在第一半導體層上方並與之接觸的接觸焊盤。
如第8K圖所示，使用CMP、研磨、乾蝕刻和/或濕蝕刻從背面將矽基底801(第8J圖所示)減薄以暴露半導體層802。然後可以通過使用一或多種薄膜 沉積製程在半導體層802上沉積介電材料來在半導體層802上形成一或多個ILD層856，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。在一些實施例中，背面源極觸點870形成在半導體層802的背面上並且與半導體層802接觸。在一些實施例中，也形成垂直地延伸穿過ILD層856和半導體層802的觸點866和868(例如TSC)。在一些實施例中，使用光刻製程圖案化觸點866和868，以使觸點866和868分別與週邊觸點838和840對準。
如第8K圖所示，在背面源極觸點870上方形成重佈層864，並且重佈層864與背面源極觸點870接觸。在一些實施例中，通過使用一或多種薄膜沉積製程在半導體層802和背面源極觸點870的頂表面上沉積導電材料(如Al)來形成重佈層864，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。結果，半導體層824可以通過半導體層802、背面源極觸點870、重佈層864、觸點866、週邊觸點838、以及鍵合層846和848電連接到週邊電路852。然後可以在重佈層864上形成鈍化層872。在一些實施例中，通過使用一或多種薄膜沉積製程沉積介電材料(例如氮化矽)來形成鈍化層872，所述薄膜沉積製程例如ALD、CVD、PVD、任何其他合適的製程、或任何組合。在一些實施例中，在觸點868上方形成接觸焊盤874，並且接觸焊盤874與觸點868接觸。在一些實施例中，通過濕蝕刻和乾蝕刻去除鈍化層872的覆蓋觸點868的部分，以暴露在下面的重佈層864的部分從而形成接觸焊盤874。結果，用於引出的接觸焊盤874可以通過觸點868、週邊觸點840、以及鍵合層846和848電連接到週邊電路852。
雖然第8J圖和第8K圖示出了在鍵合之後儲存堆疊層830和通道結構814在週邊電路852上方，但是應當理解，在一些示例中，矽基底850和801的相對位置可以顛倒，使得在鍵合之後儲存堆疊層830和通道結構814可以在週邊電路852之下。在一些實施例中，將第一基底減薄以形成第三半導體層，形成穿過第三半導體層的觸點，並且形成在第三半導體層上方並與之接觸的接觸焊盤。如 第4C圖和第4D圖所示，通過將在其上形成有週邊電路108的基底減薄來形成第四半導體層135，形成穿過第四半導體層135的觸點145，並且在第四半導體層135上方形成接觸焊盤141並且接觸焊盤141與觸點145接觸。
根據本案內容的一個方面，其公開了一種用於形成3D記憶體元件的方法。在基底上依次形成第一半導體層、第一阻擋層、和犧牲層。形成垂直地延伸穿過犧牲層和第一阻擋層的阻擋插塞，以將犧牲層劃分成支撐部分和犧牲部分。在犧牲層上方形成介電堆疊層，並且介電堆疊層具有階梯區域，使得犧牲層的支撐部分在介電堆疊層的階梯區域下方並與之重疊。形成垂直地延伸穿過介電堆疊層、犧牲層的犧牲部分、和第一阻擋層進入第一半導體層中的通道結構。形成垂直地延伸穿過介電堆疊層的開口，以暴露犧牲層的犧牲部分的一部分。通過開口用與犧牲層的支撐部分共面的第二半導體層替換犧牲層的犧牲部分。
在一些實施例中，為了用第二半導體層替換犧牲層的犧牲部分，通過開口去除犧牲層的犧牲部分以形成腔體，並且去除停止在阻擋插塞和第一阻擋層，然後通過開口將摻雜的多晶矽沉積到腔體中以形成第二半導體層。
在一些實施例中，為了形成通道結構，形成垂直地延伸穿過介電堆疊層、犧牲層的犧牲部分、和第一阻擋層並進入第一半導體層中的通道孔，以及沿著通道孔的側壁依次形成儲存膜和半導體通道。
在一些實施例中，為了用第二半導體層替換犧牲層的犧牲部分，通過開口去除儲存膜的一部分，以沿著通道孔的側壁暴露半導體通道的一部分，使得第二半導體層與半導體通道的暴露部分接觸。
在一些實施例中，為了形成阻擋插塞，形成垂直地延伸穿過犧牲層和第一阻擋層的凹口，並且沉積氧化矽以填充凹口，並且氧化矽連接到第一阻擋層。
在一些實施例中，在形成犧牲層之後，在犧牲層上形成第二阻擋層，使得阻擋插塞也垂直地延伸穿過第二阻擋層，並且在第二阻擋層和阻擋插塞上形成第三半導體層。
在一些實施例中，犧牲層包括多晶矽或氮化矽。
在一些實施例中，在用第二半導體層替換犧牲層的犧牲部分之後，通過開口將介電堆疊層替換為儲存堆疊層。
根據本案內容的另一方面，其公開了一種用於形成3D記憶體元件的方法。在基底上依次形成第一半導體層、第一阻擋層、和犧牲層。用支撐結構替換第一阻擋層和犧牲層的一部分。在支撐結構和犧牲層的其餘部分上方形成介電堆疊層，並且介電堆疊層具有階梯區域，使得支撐結構與介電堆疊層的階梯區域重疊。形成垂直地延伸穿過介電堆疊層、犧牲層的其餘部分、和第一阻擋層進入第一半導體層中的通道結構。形成垂直地延伸穿過介電堆疊層的開口，以暴露犧牲層的其餘部分的一部分。通過開口用與支撐結構共面的第二半導體層替換犧牲層的其餘部分。
在一些實施例中，為了用第二半導體層替換犧牲層的其餘部分，通過開口去除犧牲層的其餘部分以形成腔體，並且通過開口將摻雜的多晶矽沉積到腔體中以形成第二半導體層。
在一些實施例中，為了形成通道結構，形成垂直地延伸穿過介電堆疊層、犧牲層的其餘部分、和第一阻擋層進入第一半導體層中的通道孔，並且沿著通道孔的側壁依次形成儲存膜和半導體通道。
在一些實施例中，為了用第二半導體層替換犧牲層的其餘部分，通過開口去除儲存膜的一部分，以沿著通道孔的側壁暴露半導體通道的一部分，使得第二半導體層與半導體通道的暴露部分接觸。
在一些實施例中，為了用支撐結構替換第一阻擋層和犧牲層的一部 分，去除第一阻擋層和犧牲層的一部分以形成溝槽，並且沉積氧化矽以填充該溝槽。
在一些實施例中，在形成犧牲層之後，在犧牲層上形成第二阻擋層，使得第二阻擋層的頂表面與支撐結構的頂表面齊平，並且在第二阻擋層和支撐結構上形成第三半導體層。
在一些實施例中，犧牲層包括多晶矽或氮化矽。
在一些實施例中，在用支撐結構替換第一阻擋層和犧牲層的一部分之後，通過開口用儲存堆疊層替換介電堆疊層。
根據本案內容的又一方面，其公開了一種用於形成3D記憶體元件的方法。在第一基底上形成週邊電路。在第二基底上形成第一半導體層。在第一半導體層上形成支撐結構和與支撐結構共面的第二半導體層。在支撐結構和第二半導體層上方形成儲存堆疊層。儲存堆疊層具有與支撐結構重疊的階梯區域。形成垂直地延伸穿過儲存堆疊層和第二半導體層進入第一半導體層中的通道結構。以面對面的方式鍵合第一基底和第二基底。
在一些實施例中，為了形成支撐結構和第二半導體層，在第一半導體層上形成阻擋層，並且在阻擋層上形成犧牲層，形成垂直地延伸穿過犧牲層和阻擋層的阻擋插塞，以將犧牲層劃分成支撐部分和犧牲部分，並且用第二半導體層替換犧牲層的犧牲部分。
在一些實施例中，為了形成阻擋插塞，形成垂直地延伸穿過犧牲層和阻擋層的凹口，並且沉積氧化矽以填充該凹口，並且氧化矽連接到阻擋層。
在一些實施例中，為了形成支撐結構和第二半導體層，在第一半導體層上形成阻擋層，並在阻擋層上形成犧牲層，用支撐結構替換阻擋層和犧牲層的一部分，用第二半導體層替換犧牲層的其餘部分。
在一些實施例中，為了用支撐結構替換阻擋層和犧牲層的一部分， 去除阻擋層和犧牲層的一部分以形成溝槽，並且沉積氧化矽以填充該溝槽。
在一些實施例中，在鍵合之後，將第二基底減薄以暴露第一半導體層，並且形成在第一半導體層上方並與之接觸的源極觸點。
在一些實施例中，在鍵合之前，形成在第一半導體層上方並與之接觸的源極觸點。
在一些實施例中，在鍵合之後，儲存堆疊層在週邊電路上方，將第二基底減薄以暴露第一半導體層，形成穿過第一半導體層的觸點，以及形成在第一半導體層上方並與之接觸的接觸焊盤。
在一些實施例中，在鍵合之後，儲存堆疊層在週邊電路下方，將第一基底減薄以形成第三半導體層，形成穿過第三半導體層的觸點，以及形成在第三半導體層上方並與之接觸的接觸焊盤。
對特定實施例的上述說明因此將揭示本案的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，且不脫離本案的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本案的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本案的一或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限 制本案公開內容和所附之申請專利範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106:鍵合介面
108:週邊電路
110:鍵合層
111:鍵合觸點
112:鍵合層
113:鍵合觸點
114:儲存堆疊層
116:導電層
118:介電層
120:第一半導體層
122:第二半導體層
123:第三半導體層
124:通道結構
126:儲存膜
128:半導體通道
129:通道插塞
130:絕緣結構
132:背面源極觸點
133:互連層
134:ILD層
136:重佈層
138:鈍化層
140:接觸焊盤
142:觸點
144:觸點
146:週邊觸點
148:週邊觸點
150:通道局部觸點
152:字元線局部觸點
160:支撐結構

Claims (20)

  1. 一種形成三維(3D)記憶體元件的方法，包括：在基底上依次形成第一半導體層、第一阻擋層以及犧牲層；形成垂直地延伸穿過所述犧牲層和所述第一阻擋層的阻擋插塞，以將所述犧牲層劃分成支撐部分和犧牲部分；在所述犧牲層上方形成介電堆疊層，並且所述介電堆疊層具有階梯區域，使得所述犧牲層的所述支撐部分在所述介電堆疊層的所述階梯區域下方並與所述介電堆疊層的所述階梯區域重疊；形成通道結構，所述通道結構垂直地延伸穿過所述介電堆疊層、所述犧牲層的所述犧牲部分以及所述第一阻擋層而進入所述第一半導體層中；形成垂直地延伸穿過所述介電堆疊層的開口，以暴露所述犧牲層的所述犧牲部分的一部分；以及通過所述開口，用與所述犧牲層的所述支撐部分共面的第二半導體層替換所述犧牲層的所述犧牲部分。
  2. 根據申請專利範圍第1項所述的形成三維(3D)記憶體元件的方法，其中，用所述第二半導體層替換所述犧牲層的所述犧牲部分包括：通過所述開口去除所述犧牲層的所述犧牲部分以形成腔體，並且所述去除所述犧牲層的所述犧牲部分的步驟在所述阻擋插塞和所述第一阻擋層停止；以及通過所述開口將摻雜的多晶矽沉積到所述腔體中，以形成所述第二半導體層。
  3. 根據申請專利範圍第2項所述的形成三維(3D)記憶體元件的方法， 其中，形成所述通道結構包括：形成通道孔，所述通道孔垂直地延伸穿過所述介電堆疊層、所述犧牲層的所述犧牲部分以及所述第一阻擋層而進入所述第一半導體層中；以及沿著所述通道孔的側壁依次形成儲存膜和半導體通道。
  4. 根據申請專利範圍第3項所述的形成三維(3D)記憶體元件的方法，其中，用所述第二半導體層替換所述犧牲層的所述犧牲部分還包括：通過所述開口去除所述儲存膜的一部分，以沿著所述通道孔的所述側壁暴露所述半導體通道的一部分，使得所述第二半導體層與所述半導體通道的暴露部分接觸。
  5. 根據申請專利範圍第1項所述的形成三維(3D)記憶體元件的方法，其中，形成所述阻擋插塞包括：形成垂直地延伸穿過所述犧牲層和所述第一阻擋層的凹口；以及沉積氧化矽以填充所述凹口，並且所述氧化矽連接到所述第一阻擋層。
  6. 根據申請專利範圍第1項所述的形成三維(3D)記憶體元件的方法，還包括：在形成所述犧牲層之後，在所述犧牲層上形成第二阻擋層，使得所述阻擋插塞也垂直地延伸穿過所述第二阻擋層；以及在所述第二阻擋層和所述阻擋插塞上形成第三半導體層。
  7. 根據申請專利範圍第1項所述的形成三維(3D)記憶體元件的方法，其中，所述犧牲層包括多晶矽或氮化矽。
  8. 根據申請專利範圍第1項所述的形成三維(3D)記憶體元件的方法，還包括在用所述第二半導體層替換所述犧牲層的所述犧牲部分之後，通過所述開口用儲存堆疊層替換所述介電堆疊層。
  9. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上依次形成第一半導體層、第一阻擋層以及犧牲層；用支撐結構替換所述第一阻擋層和所述犧牲層的一部分；在所述支撐結構和所述犧牲層的其餘部分上方形成介電堆疊層，並且所述介電堆疊層具有階梯區域，使得所述支撐結構與所述介電堆疊層的所述階梯區域重疊；形成通道結構，所述通道結構垂直地延伸穿過介電堆疊層、所述犧牲層的所述其餘部分以及所述第一阻擋層而進入所述第一半導體層中；形成垂直地延伸穿過所述介電堆疊層的開口，以暴露所述犧牲層的所述其餘部分的一部分；以及通過所述開口，用與所述支撐結構共面的第二半導體層替換所述犧牲層的所述其餘部分。
  10. 根據申請專利範圍第9項所述的用於形成三維(3D)記憶體元件的方法，其中用所述第二半導體層替換所述犧牲層的所述其餘部分包括：通過所述開口去除所述犧牲層的所述其餘部分，以形成腔體；以及通過所述開口將摻雜的多晶矽沉積到所述腔體中，以形成所述第二半導體層。
  11. 根據申請專利範圍第9項所述的用於形成三維(3D)記憶體元件 的方法，其中用所述支撐結構替換所述第一阻擋層和所述犧牲層的一部分包括：去除所述第一阻擋層和所述犧牲層的一部分以形成溝槽；以及沉積氧化矽以填充所述溝槽。
  12. 根據申請專利範圍第9項所述的用於形成三維(3D)記憶體元件的方法，還包括：在形成所述犧牲層之後，在所述犧牲層上形成第二阻擋層，使得所述第二阻擋層的頂表面與所述支撐結構的頂表面齊平；以及在所述第二阻擋層和所述支撐結構上形成第三半導體層。
  13. 根據申請專利範圍第9項所述的用於形成三維(3D)記憶體元件的方法，還包括在用所述支撐結構替換所述第一阻擋層和所述犧牲層的一部分之後，通過所述開口用儲存堆疊層替換所述介電堆疊層。
  14. 一種用於形成三維(3D)記憶體元件的方法，包括：在第一基底上形成週邊電路；在第二基底上形成第一半導體層；在所述第一半導體層上形成支撐結構和與所述支撐結構共面的第二半導體層；在所述支撐結構和所述第二半導體層上方形成儲存堆疊層，所述儲存堆疊層具有與所述支撐結構重疊的階梯區域；形成通道結構，所述通道結構垂直地延伸穿過所述儲存堆疊層和所述第二半導體層，而進入所述第一半導體層中；以及以面對面的方式鍵合所述第一基底和所述第二基底。
  15. 根據申請專利範圍第14項所述的用於形成三維(3D)記憶體元件的方法，其中形成所述支撐結構和所述第二半導體層包括：在所述第一半導體層上形成阻擋層，並在所述阻擋層上形成犧牲層；形成垂直地延伸穿過所述犧牲層和所述阻擋層的阻擋插塞，以將所述犧牲層劃分成支撐部分和犧牲部分；以及用第二半導體層替換所述犧牲層的所述犧牲部分。
  16. 根據申請專利範圍第14項所述的用於形成三維(3D)記憶體元件的方法，其中形成所述支撐結構和所述第二半導體層包括：在所述第一半導體層上形成阻擋層，並在所述阻擋層上形成犧牲層；用所述支撐結構替換所述阻擋層和所述犧牲層的一部分；以及用所述第二半導體層替換所述犧牲層的其餘部分。
  17. 根據申請專利範圍第14項所述的用於形成三維(3D)記憶體元件的方法，還包括在該鍵合之後：將所述第二基底減薄以暴露所述第一半導體層；以及形成在所述第一半導體層上方並與所述第一半導體層接觸的源極觸點。
  18. 根據申請專利範圍第14項所述的用於形成三維(3D)記憶體元件的方法，還包括在鍵合之前形成在所述第一半導體層上方並與所述第一半導體層接觸的源極觸點。
  19. 根據申請專利範圍第14項所述的用於形成三維(3D)記憶體元件 的方法，其中在鍵合之後所述儲存堆疊層在所述週邊電路上方，所述方法還包括：將所述第二基底減薄以暴露所述第一半導體層；以及形成穿過所述第一半導體層的觸點，以及形成在所述第一半導體層上方並與所述觸點接觸的接觸焊盤。
  20. 根據申請專利範圍第14項所述的用於形成三維(3D)記憶體元件的方法，其中在鍵合之後，所述儲存堆疊層在所述週邊電路下方，所述方法還包括：將所述第一基底減薄以形成第三半導體層；以及形成穿過所述第三半導體層的觸點，以及形成在所述第三半導體層上方並與所述觸點接觸的接觸焊盤。
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