CN113228277B - 三维存储器件及其形成方法 - Google Patents

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Abstract

公开了三维(3D)存储器件及其形成方法。在某些方面中，一种3D存储器件包括：衬底；在衬底上横向形成的并且具有中心区域和阶梯区域的堆叠结构；在中心区域中垂直延伸的多个沟道结构；在阶梯区域中垂直延伸的多个虚设沟道结构；以及在阶梯区域中形成的并且电连接至该堆叠结构的多个接触插塞。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状。

Description

三维存储器件及其形成方法
相关申请的交叉引用
本申请要求2021年1月21日提交的CN专利申请No.202110083408.X的优先权权益，通过引用将该文献全文并入本文。
背景技术
本公开涉及三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法、和制造工艺将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制通往和来自存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件及其制作方法。
在一个方面中，一种3D存储器件包括：衬底；在衬底上横向形成的并且具有中心区域和阶梯区域的堆叠结构；在中心区域中垂直延伸的多个沟道结构；在阶梯区域中垂直延伸的多个虚设沟道结构；以及形成在阶梯区域中的并且电连接至堆叠结构的多个接触插塞。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状。
在另一个方面中，提供了一种用于形成3D存储器件的方法。提供衬底。在该衬底上横向形成堆叠结构，并且该堆叠结构包括中心区域和阶梯区域。多个虚设沟道结构形成在阶梯区域中并且在阶梯区域中垂直延伸。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状。多个沟道结构形成在中心区域中并且在中心区域中垂直延伸。多个接触插塞形成在阶梯区域中并且电连接至堆叠结构。
在又一方面中，一种系统包括被配置为存储数据的3D存储器件、以及耦合至该3D存储器件并且被配置为控制该3D存储器件的存储控制器。该3D存储器件包括：衬底；在衬底上横向形成的并且具有中心区域和阶梯区域的堆叠结构；在中心区域中垂直延伸的多个沟道结构；在阶梯区域中垂直延伸的多个虚设沟道结构；以及形成在阶梯区域中的并且电连接至堆叠结构的多个接触插塞。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状。
附图说明
被并入本文并形成说明书的一部分的附图示出了本公开的方面并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够制作和使用本公开。
图1示出了根据本公开的一些方面的用于使用光刻制作半导体芯片的示例性系统的图示。
图2A示出了具有设计的图案的半导体芯片的顶视图。
图2B示出了具有设计的图案的半导体芯片的放大顶视图。
图2C示出了具有最终图案的半导体芯片的放大顶视图。
图3A示出了根据本公开的一些方面的示例性3D存储器件的截面的侧视图。
图3B示出了根据本公开的一些方面的图3A中所示的3D存储器件的上表面的放大顶视图。
图4示出了根据本公开的一些方面的具有设计的图案的半导体芯片的顶视图。
图5A-5M示出了根据本公开的一些实施方式的用于形成示例性3D存储器件的制作工艺。
图6示出了根据本公开的一些实施方式的用于形成示例性3D存储器件的方法的流程图。
图7示出了根据本公开的一些方面的具有3D存储器件的示例性系统的块图。
图8A示出了根据本公开的一些方面的具有3D存储器件的示例性存储卡的图示。
图8B示出了根据本公开的一些方面的具有3D存储器件的示例性固态驱动(SSD)的图示。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体构造和布置，但是应当理解这只是为了说明性目的。照此，在不脱离本公开的范围的情况下可以使用其他构造和布置。而且，还可以在各种各样的其他应用中采用本公开。如在本公开中描述的功能和结构特征可以彼此组合、调整、和修改，并且以未在附图中具体描绘的方式组合、调整、和修改，使得这些组合、调整、和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地根据上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构、或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地根据上下文，诸如“一个”或“所述”的术语可以同样被理解为表达单数用法或表达复数用法。另外，至少部分地根据上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定清楚描述的附加因素。
应当容易理解，在本公开中“上”、“上方”和“之上”的含义应当以最广义的方式进行解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征与另一个(一个或多个)元件或(一个或多个)特征的如图中所示的关系。除了在图中描述的取向以外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转180度或以其他取向)，并且在本文使用的空间相对描述语可以以类似方式被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加了后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区的材料部分。层可以在整个下层结构或上覆结构之上延伸，或者可以具有小于下层结构或上覆结构的范围。此外，层可以是均质或异质连续结构的区，所述区具有的厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连接入(过孔)触点)和一个或多个电介质层。
在半导体芯片制作中，通常使用光刻在半导体衬底的表面上创建图案。在摄影中的图案化工艺中，光被指引向涂覆在胶片上的光敏材料，与之类似，光刻将光引导至设置在半导体衬底上的光敏化学物质(往往以光刻胶层的形式)，由此去除光敏化学物质的某些部分，并且暴露该层的位于光刻胶层下面的部分。因此，可以通过干法蚀刻、湿法蚀刻或者其他适当的蚀刻方法对暴露部分蚀刻以建立孔结构。之后，实施沉积工艺(例如，化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电化学沉积(ECD)、分子束外延或其他适当的沉积方法)，从而将材料生长、涂覆或者以其他方式转移到衬底上。这一工艺的结果在半导体衬底的表面上建立了发挥其相应功能的各种类型的层或膜，例如半导体沟道、虚设沟道等。
图1示出了根据本公开的一些方面的用于使用光刻制作半导体芯片的示例性系统100的图示。该半导体芯片包括中间结构101，其用于形成3DNAND存储器件、片上系统(SOC)或者其他集成电路(IC)芯片。中间结构101可以具有衬底102，衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当的材料。在一些实施方式中，衬底102是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合被减薄的减薄衬底(例如，半导体层)。应当指出，在图1中包含x轴和z轴是为了进一步示出系统100中的部件的空间关系。衬底102可以包括在x方向(即一个横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用的，当半导体衬底(例如，衬底102)在z方向上被放置在半导体芯片的最低平面中时，衬底或系统的一个部件(例如，层或器件)处于另一部件(例如，层或器件)“上”、“上方”、“下方”或者“下面”是在z方向(即，垂直方向)上相对于该衬底确定的。在本公开中将通篇采用相同的概念来描述空间关系，除非另外指明。
在与本公开一致的一些方面中，半导体芯片可以包括层104。取决于半导体芯片的类型，层104可以是电介质层、牺牲层、氧化物层、导体层、绝缘层或者任何其他适当的材料膜。在形成层104之前，可能必须通过(例如)湿法化学处理清洁衬底102，以去除存在于其表面上的任何污染物。可以对衬底102加热，从而使其上的湿气蒸发，例如，在至少150℃的温度处加热10到20分钟。接下来，可以通过沉积(包括但不限于CVD、ALD、PVD、ECD或其任何组合)在衬底102上形成层104。在通过光刻去除了设置在层104上的光刻胶的一个或多个部分之后，可以使层104部分地暴露。
根据本公开，取决于中间结构101的应用，可以在衬底102或层104上形成光刻胶层106。光刻胶层106可以包括光敏有机材料，例如重氮萘醌(DNQ)或甲基丙烯酸甲酯等。在一些实施方式中，可以通过旋涂在层104的顶表面上沉积光刻胶层106。旋涂能够将光刻胶层106形成为具有均有厚度的薄膜。在其他实施方式中，还可以采用实现相同的均匀性结果的适当沉积材料来形成光刻胶层106。在形成之后，可以对光刻胶层106曝光，从而在其上创建图案。光可以在光刻胶层106的某些暴露区域中引起化学反应，从而使暴露部分(对于正光刻胶而言)或者未暴露部分(对于负光刻胶而言)可以在显影剂中可溶解，显影剂能够使这些部分远离中间结构101，因此在光刻胶层106中创建图案。因而，可以暴露光刻胶层106以下的层，以用于后续蚀刻、沉积或两者，从而形成集成电路的部件。
在本公开的一些方面中，可以使用光掩模112将光按照某一图案指引到中间结构101的顶表面上，如图1中所示。光可以从光源115发射并且变为光111。光源115可以采用任何适于光刻的光源。在一些实施方式中，光源115可以是激光发射器，其发射具有在紫外线(UV)、深紫外线(DUV)、极紫外线(EUV)或者超越极紫外线(BEUV)的范围内的波长的光。例如，EUV光源通常用于制造具有10nm或10nm以下的工艺节点的半导体芯片。在一些实施方式中，聚光透镜114可以被提供在光源115和光掩模112之间，从而将光111朝光掩模112的表面指引，而非使其朝别处发射，由此能够减小能量损耗。由聚光透镜114指引的多个平行光束(例如光束1111和1112)可以照射到光掩模112上。
光掩模112可以是由不透明的材料制成的板，其具有允许光通过的某些孔或者透明或半透明部分(下文的非不透明部分)。通过光掩模112的不是孔或透明/半透明的部分((下文的不透明部分)，例如，部分113)可以阻隔光通过。可以在考虑从光源115发射的光111的波长的情况下选择光掩模112的成分和材料。在一些实施方式中，光掩模112可以具有石英衬底上的铬层。在其他实施方式中，光掩模112可以包括多个交替的钼层和硅层，其作用方式是反射通过这些层的光。非不透明部分可以形成一种布局，从而指引光投射到中间结构101的表面上，该表面可以涂覆有光刻胶层106，如上文所述。尽管图1仅示出了形成光掩模112的一个板，但是在与本公开一致的其他实施方式中，光掩模112可以包括若干掩模，若干掩摸中的每个可以再生产层。这些布局集合对应于设计的图案。这样的多个光掩模112又称为光掩模集。在其他实施方式中，光掩模112可以包括一个或多个相移掩模，相移掩模利用作为掩模的不同光学厚度的结果的光的相变。
在制造工艺中，希望通过经由光掩模112的光刻使被生成到中间结构101上的图案与所设计的图案相似或等同，由此所完成的半导体芯片将具有与原始设计匹配的布局。然而，所生成的图案相对于所设计的图案的偏差或失真往往是不可避免的，例如更宽或更窄的线宽、平面上的突起或凹陷、圆化拐角等。这样的误差可能促使光111的衍射、工艺影响或两者。衍射是在作为波传输的光穿过开口或孔隙时发生的，其实际上变为传播的波的二次光源。例如，如图1中所示，在抵达光掩模112上的开口之后，光束1111和1112分别被衍射为光波1113和1114。一般地，开口越小，衍射光发散得越快，并且在中间结构101的表面上产生的光斑尺寸越大。就工艺影响而言，随着近年来工艺节点和加工工艺中使用的光波长的持续下降，使光保持其边缘置位完整性变得越来越困难。因此，需要补偿技术来校正在衬底上产生的图案的这些偏差和失真，使得半导体器件的电特征不会相对于所设计的特征被显著更改。
与本公开一致，补偿技术中的一种被称为光学邻近校正(OPC)。OPC可以用于改变光掩模112上的布局，以解决、减小或者甚至消除投射到衬底上的图案的各种图像误差。计算机辅助设计工具可以创建虚拟光掩模，其包括对应于设计图案的仿真图案，并且还可以对优化结果仿真，从而找到哪一个经校正的虚拟光掩模所具有的布局可以用来在衬底上产生最终图案而不显著更改预期电特性。
在一些3D NAND存储器件中，为了提高这样的器件的单位面积存储容量，半导体设计者可能选择一种或多种方案，例如提高每个存储单元的存储容量，增加器件的半导体结构的级，通过缩小每个存储单元的尺寸而增加单元数量等。在一个示例中，半导体结构的级数为32乃至更高。随着半导体结构的高度的增大，保持半导体结构的鲁棒性变得更加困难。在外力被施加至存储器件时，半导体结构中的电布线倾向于弯曲乃至断裂，从而使器件不可使用。
上述问题的一种解决方案是在半导体结构的衬底中提供虚设沟道结构。图2A示出了具有设计的图案200的半导体芯片的顶视图。该顶视图是沿垂直方向(即，z方向)从上方来看的图示，并且示出了设计的图案200的横向表面。该横向表面由两个横向方向限定，即x方向(前述的一个横向方向)和y方向(另一横向方向)。垂直方向(即z方向)垂直于该横向表面，并因而垂直于x方向和y方向两者。在本公开中将通篇采用相同的概念来描述空间关系，除非另外指明。
该半导体芯片可以是通过光刻制作的，已经联系图1描述了所述光刻的细节。可以通过光掩模根据设计的图案蚀刻衬底的顶表面，该图案包括多个接触孔201和多个虚设孔202，如图2A中所示。接触孔201和虚设孔202全部被设计为具有方形形状。接触孔201与半导体结构的电布线接触，从而将电信号提供给半导体结构，或者将电信号从半导体结构传输出来。每个接触孔201被三个虚设孔202包围，在衬底中提供这些虚设孔202是为了支撑该半导体结构，并且在所施加的外力超过了可容许水平时防止接近接触孔201的区域中的电布线发生弯曲。
图2B示出了具有设计的图案200的半导体芯片的放大顶视图。如图2B中所示，三个虚设孔202按照包围接触孔201的三角形方式布置。该三角形可以是等边三角形，其中，三个虚设孔202中的任何两个之间的距离d1是相同的。
图2C示出了具有最终图案210的半导体芯片的放大顶视图。最终图案210是使用具有设计的图案200的光掩模通过光刻在半导体芯片的表面上蚀刻出的图案。如图2C中所示，三个虚设孔212按照包围接触孔211的三角形方式布置。然而，与图2A中的设计图案200(其中，所有的接触孔201和虚设孔202具有方形形状)不同，最终图案210的接触孔211和虚设孔212全部为圆化形状，其为衍射、工艺影响或者通常伴随纳米级光刻的其他原因所造成的结果。随着蚀刻深度的增长，圆化形状的接触孔211和虚设孔212的截面尺寸倾向于沿垂直方向缩小。因此，对于接触孔211和虚设孔212两者而言，其相应的蚀刻底部处的截面尺寸可以是最小的。这种情况可能导致虚设孔212为半导体结构提供的支撑的劣化，并且增大电布线的弯曲。
在一些实施方式中，设计具有更大面积的虚设孔和/或接触孔来解决这些问题。一旦被蚀刻到衬底上，最终图案上的孔直径将增大，沿衬底的蚀刻通道的任何给定截面的直径也是如此。然而，这样做带来了减小的上覆移位窗口的新问题，该窗口是作为在设计图案上的接触孔201与其相邻虚设孔202之间的最短距离d2测量的。在制作工艺期间，由于衍射、工艺影响等，上覆移位窗口可能在最终图案中消失，从而引起接触孔211和虚设孔212部分地合并。因而，在接下来用导电材料填充接触孔211以形成将连接至堆叠结构的导电层的沟道结构时，填充材料可能泄露至合并的虚设孔，从而使导电层暴露到了损害衬底的电特性和结构鲁棒性的程度。
本公开介绍了一种解决前述问题的解决方案，其中，提供在横向形成在衬底上的堆叠结构的阶梯区域中垂直延伸的多个虚设沟道结构，并且这些虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状，例如，椭圆。因而，增大了虚设孔与其相邻接触孔之间的覆盖移位窗口，并且在制作工艺期间极大地减少了或甚至消除了不希望出现的两个孔的合并的实例。而且，增强了衬底的电特性和结构鲁棒性。
图3A示出了根据本公开的一些方面的示例性3D存储器件300的截面的侧视图。应当指出，图3A示出了在制作工艺期间的3D存储器件300，其可以包括衬底302和横向形成在衬底302上的堆叠结构320。衬底302可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当的材料。在一些实施方式中，衬底302是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合被减薄的减薄衬底(例如，半导体层)。3D存储器件300的衬底302可以包括在由x方向和y方向限定的平面中横向延伸的两个横向表面(例如，顶表面和底表面)。
与本公开一致，堆叠结构320可以包括在中间的中心区域321以及在两侧的与中心区域321相邻的两个阶梯区域323-1、323-2。应当指出，尽管在仅示出了3D存储器件300的一个截面的图3A中示出了两个阶梯区域323-1、323-2，但是根据本公开的3D存储器件可以包括包围中心区域的三个或四个阶梯区域。两个或更多个阶梯区域被统称为阶梯区域323。如下文将进一步详细所述的，在中心区域中形成多个沟道结构322，并且在阶梯区域中形成多个虚设沟道结构(未示出)和多个接触插塞324。
根据本公开，沟道结构322可以形成在堆叠结构320中，从而在中心区域321中垂直延伸。在一些实施方式中，每个沟道结构322包括存储膜3220，存储膜3220又包括隧穿层3226、存储层3224(又称为“电荷捕获层”)和阻隔层3222。沟道结构322还可以包括通过在沟道结构322中填充(一种或多种)半导体材料而形成的半导体沟道3228。在一些实施方式中，沟道结构322具有圆柱形状，并且半导体沟道3228以及存储膜3220的隧穿层3226、存储层3224和阻隔层3222从圆柱的中心朝向外表面按此顺序沿径向布置。可以在沟道结构322的下部部分中提供半导体插塞(未示出)，该半导体插塞与半导体沟道3228接触，并且充当由沟道结构322的源极选择栅控制的沟道。
在一些实施方式中，堆叠结构320还包括在阶梯区域323中按照台阶方式垂直堆叠的多个交替的导电层326和电介质层328，如图3A中所示。交替的导电层326和电介质层328是存储堆叠层(未示出)的部分。该存储堆叠层中的导电层326和电介质层328的对的数量确定3D存储器件300中的存储单元的数量。应当理解，在一些实施方式中，存储堆叠层可以具有多堆栈架构(未示出)，该多堆栈架构包括堆叠在彼此之上的多个存储堆栈架构。每个存储堆栈中的导电层326和电介质层328的对的数量可以是相同的或者不同的。
堆叠结构320中的导电层326和电介质层328可以在垂直方向上交替。换言之，除了处于存储堆叠层的顶部或底部的层之外，每个导电层326可以在两侧与两个电介质层328相邻，并且每个电介质层328可以在两侧与两个导电层326相邻。导电层326和电介质层328可以在阶梯区域323中形成多个台阶。导电层326可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、钽(Ta)、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层326可以包括被粘合剂层包围的栅电极(栅极线)和栅极电介质层。导电层326的栅电极可以作为字线横向延伸，其结束于阶梯区域323中的一个或多个阶梯结构处。每个电介质层328可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。其可以充当绝缘层，从而防止导电层和/或导电线相互接触，否则可能引起半导体器件中的短路或故障。沟道结构322可以延伸穿过多个对，每个对包括导电层326和电介质层328(本文称为“导电/电介质层对”)。堆叠结构320中的导电/电介质层对的数量(例如，32、64、96或128)确定3D存储器件300中的存储单元的数量。
在一些实施方式中，3D存储器件300还包括形成在阶梯区域323中的多个接触插塞324，它们电连接至堆叠结构320，如图3A中所示。每个接触插塞324可以垂直地延伸穿过堆叠结构320，直到其抵达堆叠结构320的导电层326为止，并且与之形成触点，由此电连接至导电层326。接触插塞324越远离堆叠结构320的中心区域321，接触插塞324垂直地延伸穿过堆叠结构320的深度就越大，这样才能抵达其对应的导电层326。接触插塞324可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu、Al或Ta)或者被粘合剂层(例如，TiN)包围的硅化物层。
图3B示出了根据本公开的一些方面的图3A中所示的3D存储器件300的上表面的放大顶视图。3D存储器件300的上表面示出了根据本公开的阶梯区域323-1中的图案350，通过经由具有不同于图2A中所示的图案200的设计图案的(一个或多个)光掩模进行蚀刻而将图案350形成在3D存储器件300的衬底上。图案350包括多个接触孔311的阵列和多个虚设孔312的阵列。应当指出，一旦采用(一种或多种)导电材料和(一种或多种)电介质材料分别填充这些孔，这些孔就分别变成了接触插塞和虚设沟道结构。尽管仅使用了一个阶梯区域323-1作为本公开的示例性实施方式，但是应当理解，根据本公开，同样的虚设沟道结构同样适用于3D存储器件的其他(一个或多个)阶梯区域，乃至适用于中心区域。
与图2C中所示的最终图案210的虚设孔212全都为圆化形状的示例不同，根据本公开的虚设孔312可以具有带有方向性的二维形状。如上文所述，每个虚设孔312的截面尺寸倾向于朝蚀刻的底部缩小，通过用绝缘材料填充虚设孔312而形成的虚设沟道结构在3D存储器件300的衬底302的横向表面(例如，顶表面)上的垂直投影可以与虚设孔312的形状相同，如图3B中所示。根据本公开，具有方向性的形状包括在二维坐标中具有至少两个不等的延展的形状。例如，在由x方向和y方向限定的平面中，具有方向性的形状在x方向上可以具有比在y方向上的延展更大的距离的延展。在该形状为锥形截面的一些实施方式中，具有方向性的形状可以是具有在0和1(不含0和1)之间的偏心率的闭合曲线。具有方向性的形状可以是规则形状，例如椭圆形、弧形、扇形、矩形、梯形、菱形、豆状形状、L形、C形、S形、V形或W形、或者基本上与规则形状类似的不规则形状。
在一些实施方式中，虚设孔312具有椭圆形状，如图3B中所示。应当指出，这样的椭圆形状还包括基本上与椭圆形类似的形状。在描述虚设孔或者虚设沟道结构的形状中时，术语“基本上”是指一个形状(往往是不规则的)和与之比较的最接近的规则形状之间的相似性不小于80％(例如，80％、85％、90％、95％、99％、99.9％、通过这些值中的任一个由下端限定的任何范围、或在由这些值中的任何两个限定的任何范围内)。这是因为，有时制作工艺可能不够精确，无法使得最终图案的孔形状完全地匹配预期图案。然而，只要获得本公开的预期结果即可，而不要求最终图案与预期图案绝对匹配。在一些实施方式中，可以通过两个形状的重叠区域的尺寸测量相似性。例如，如果重叠区域占据了该形状的尺寸的80％，那么认为该形状和其最接近的规则形状之间的相似性为80％。
在一些实施方式中，3D存储器件300还包括至少一个栅极间隔部330。如图3B中所示，栅极间隔部330可以将衬底分成多个块。在一些实施方式中，栅极间隔部330连续地延伸穿过中心区域321和阶梯区域323。在其他实施方式中，栅极间隔部330分立地延伸穿过相同区域，这意味着沿延伸的至少一个栅极间隔部330建立了一个或多个缝隙。多个栅极间隔部330可以沿第一方向(例如，x方向)平行延伸，同时沿垂直于第一方向的第二方向(例如，y方向)相互之间以一定距离对准，如图3B中所示。相同的间隔距离可以带来由栅极间隔部330隔开的多个块的一致宽度。
根据本公开，可以用各种改善对包括接触孔和虚设孔的最终图案(例如，最终图案350)做出调整。在一些实施方式中，通过用绝缘材料填充虚设孔312而创建的虚设沟道结构可以是按照二维阵列布置的，如图3B中所示。类似地，通过用导电材料填充接触孔而创建的接触插塞324也可以是按照二维阵列布置的。接触插塞324的阵列的每个行可以被虚设沟道结构阵列的一个或多个行隔开，如图3B中所示。虚设沟道结构和接触插塞的如此布置可以跨越这样的虚设沟道结构和接触插塞所位于的衬底区域的全体提供结构支撑。在一些实施方式中，在阶梯区域323中，每个接触插塞324被三个或更多个虚设沟道结构包围。这为接触插塞324的垂直结构提供了全方位保护，以对抗在将堆叠结构320制作得非常高并因而对衬底的内部部件施加巨大压力时建立的不期望的挤压或弯曲力。
在一些实施方式中，三个或更多个虚设沟道结构沿在堆叠结构320的横向表面上的包围接触插塞324的圆周可以被相等地隔开。应当指出，以上描述还应当包括三个或更多个虚设沟道结构沿该圆周基本上被相等地隔开的情形。在用于描述虚设沟道结构之中的间隔时，术语“基本上”是指相邻虚设沟道结构之间的距离或者朝向被包围的接触插塞324的角度不超出范围(例如，±10％)来变化。例如，在有三个虚设沟道结构时，它们可以在相邻虚设沟道结构的每个对之间成120度隔开，例如，按照三角形方式被放置。替代性地，在有四个虚设沟道结构时，它们可以在相邻虚设沟道结构的每个对之间成90度隔开，例如，按照方形或者矩形方式被放置。这样做为接触插塞324的垂直结构提供了对抗来自所有方向的力的均等保护。在一些实施方式中，三个或更多个虚设沟道结构的等间隔分布所沿的圆周的直径等于或者小于相邻接触插塞324之间的横向距离的一半。因此，能够减少接触插塞324与其周围虚设沟道结构之间的重叠的实例。
图4示出了根据本公开的一些方面的具有设计的图案400的半导体芯片的顶视图。设计的图案400可以用于通过光刻在半导体芯片的顶表面上生成图案350(如图3B中所示)。对应于图案350，设计的图案400也可以具有分别由接触孔401和虚设孔402构成的二维阵列。尽管仅使用了一个阶梯区域423-1作为本公开的示例性实施方式，但是应当理解，根据本公开，同样的构造同样适用于3D存储器件的其他(一个或多个)阶梯区域，乃至适用于中心区域。如图4中所示，接触孔401的行和虚设孔402的行沿横向方向(例如，y方向)交错。相邻接触孔401的每个对可以具有位于其间的两行虚设孔402。
在一些实施方式中，每个接触插塞401被三个虚设孔402-1、402-2、402-3包围。在其他实施方式中，每个接触孔401可以被四个或更多个虚设孔包围，具体取决于要在半导体芯片的表面上创建的预期布局。在三个虚设孔示例中，接触孔401可以具有矩形或方形形状，同时一个虚设孔402-1可以具有矩形形状，并且其余的两个虚设孔402-2、402-3可以具有L形，如图4中所示。这三个虚设孔402-1、402-2、402-3可以分别设置在三角形的三个顶点上。在一些实施方式中，在将设计的图案400转移至用于蚀刻半导体芯片的表面的光掩模之后，可以使用设计的图案400在该表面上生成图案350。在一些实施方式中，设计的图案400可以包括规则形状或不规则形状，例如椭圆形、弧形、扇形、矩形、梯形、菱形、豆状形状、L形、C形、S形、V形或W形。在一些实施方式中，可能需要OPC来校正光掩模上的设计图案400上的各种部件的轮廓(例如接触孔和/或虚设孔402)，从而在半导体芯片的表面上获得圆化接触孔和椭圆形虚设孔的预期布局。
图7示出了根据本公开的一些方面的具有3D存储器件的示例性系统700的块图。系统700可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者任何其他适当的具有其中的存储设备的电子设备。如图7中所示，系统700可以包括主机708和存储系统702，存储系统702具有一个或多个3D存储器件704和存储控制器706。主机708可以是电子设备的处理器，例如，中央处理单元(CPU)，或片上系统(SoC)，例如，应用处理器(AP)。主机708可以被配置为发送或接收存储在存储器件704的数据。
3D存储器件704可以是本文公开的任何3D存储器件，例如，图3A中所示的3D存储器件300。在一些实施方式中，每个3D存储器件704包括NAND闪速存储器。与本公开的范围一致，3D存储器件704可以是通过在衬底上横向形成堆叠结构而制作的。该堆叠结构可以具有中心区域和阶梯区域。接下来，可以形成在阶梯区域中垂直延伸的多个虚设沟道结构和在中心区域中垂直延伸的多个沟道结构。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影可以包括具有方向性的二维形状。因此，可以极大地减少虚设沟道结构和沟道结构的合并事件。因此，可以改善3D存储器件704的电性能，其又将改善存储系统702和系统700的性能，例如，从而实现更稳定的电特性并且增强其循环使用。
根据一些实施方式，存储控制器706耦合至3D存储器件704和主机708，并且被配置为控制3D存储器件704。存储控制器706可以管理存储在3D存储器件704中的数据，并且与主机708通信。在一些实施方式中，存储控制器706被设计为在低占空比环境下操作，所述低占空比环境比如安全数字(SD)卡、紧凑闪存(CF)卡、通用串行总线(USB)闪速驱动器或者在诸如个人计算机、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储控制器706被设计为在高占空比环境下操作，所述高占空比环境比如SSD或嵌入式多媒体卡(eMMC)，其被用作用于诸如智能电话、平板电脑、膝上型计算机等的移动设备的数据存储设备以及企业存储阵列。存储控制器706可以被配置为控制3D存储器件704的操作，例如读取、擦除和编程操作。存储控制器706还可以被配置为管理与存储在或者将被存储在3D存储器件704中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储控制器706还被配置为处理与从3D存储器件104读取或者被写入到3D存储器件704的数据有关的纠错码(ECC)。还可以由存储控制器706执行任何其他适当的功能，例如，对3D存储器件704格式化。存储控制器706可以根据特定通信协议与外部设备(例如，主机708)通信。例如，存储控制器706可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储控制器706和一个或多个3D存储器件704可以被集成到各种类型的存储设备中，例如，被包括在同一封装(例如通用闪速存储(UFS)封装或eMMC封装)中。也就是说，存储系统702可以被实施为并且封装到不同类型的最终电子产品中。在如图8A中所示的一个示例中，存储控制器706和单个3D存储器件704可以被集成到存储卡802中。存储卡802可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡802还可以包括将存储卡802与主机(例如，图7中的主机708)电耦合的存储卡连接器804。在如图2B中所示的另一示例中，存储控制器706和多个3D存储器件704可以被集成到SSD 806中。SSD 806还可以包括将SSD 806与主机(例如，图7中的主机708)电耦合的SSD连接器808。在一些实施方式中，SSD 806的存储容量和/或操作速度高于存储卡802的存储容量和/或操作速度。
图5A-5M示出了根据本公开的一些实施方式的用于形成示例性3D存储器件500的制作工艺。图6示出了根据本公开的一些实施方式的用于形成示例性3D存储器件500的方法600的流程图。图5A-5M以及图6中所示的3D存储器件500的示例包括图3A中所示的3D存储器件300。将一起描述图5A-5M以及图6。应当理解，方法600中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图6中所示的顺序执行的。
参考图6，方法600开始于操作602，在该操作中，提供衬底502。衬底502可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当的材料。在一些实施方式中，衬底502是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合被减薄的减薄衬底(例如，半导体层)。3D存储器件500的衬底502可以包括在由x方向和y方向(两者均垂直于z方向)限定的平面中横向延伸的两个横向表面(例如，顶表面和底表面)。在一些实施方式中，可以使用一种或多种薄膜沉积工艺在衬底502的顶表面上形成停止层(未示出)，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。停止层充当蚀刻停止部。停止层可以包括任何电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。应当理解，在一些示例中，可以在衬底502和停止层之间形成焊盘氧化物层(例如，氧化硅层)，以驰豫不同层之间的应力并避免剥离。在其他实施方式中，可以在衬底502上形成亚波长结构(SWS)层。SWS层可以包括三个半导体子层，并且中间子层是可以在后续步骤中被代替的牺牲层。
方法600进行至操作604，在该操作中，可以在衬底502上形成堆叠结构，如图5A中所示。在这一操作的开始，可以在衬底502上形成包括多对的第一电介质层525(本文被称为“牺牲层”)和第二电介质层528(本文被称为“电介质层”，在文中与前者一起被称为“电介质层对”)的电介质堆叠层529。根据一些实施方式，电介质堆叠层529可以包括交替的牺牲层525和电介质层528。在一些实施方式中，牺牲层525接下来被导电层526代替，下文将对此予以详细描述。电介质层528和牺牲层525可以交替沉积在衬底502上，以形成电介质堆叠层529。在一些实施方式中，每个电介质层528包括氧化硅层，并且每个牺牲层525包括氮化硅层。电介质堆叠层529可以是通过一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
在一些实施方式中，电介质堆叠层529可以包括在中间的中心区域521以及在两侧的与中心区域521相邻的两个阶梯区域523-1、523-2。应当指出，尽管在仅示出了在制作的中间中的3D存储器件500的一个截面的图5A中示出了两个阶梯区域523-1、523-2，但是根据本公开的3D存储器件500可以包括包围中心区域的三个或四个阶梯区域。两个或更多个阶梯区域被统称为阶梯区域523。如下文将进一步详细所述的，在中心区域中形成多个沟道结构522，并且在阶梯区域中形成多个虚设沟道结构(未示出)和多个接触插塞524。
之后方法600进行至操作606，在该操作中，形成在阶梯区域523中垂直延伸的多个虚设沟道结构。在一些实施方式中，为了在电介质堆叠层529中形成虚设沟道结构，在阶梯区域523中垂直地蚀刻出多个虚设孔531。可以在电介质堆叠层529的与电介质层对(接下来将被多个交替的导电层和电介质层代替)隔离的地方蚀刻出虚设孔531。这样做带来的好处是避免可能因暴露后续形成的导电层而发生短路。
根据本公开，虚设孔531的蚀刻可以是通过使用具有与图4中的设计图案400相同或类似的设计图案的光掩模(未示出)来执行的，因而产生了具有带有方向性的二维形状的虚设孔531，它们与图3B中所示的虚设孔312相同或类似。在一些实施方式中，可以通过例如OPC优化光掩模的图案，以获得该二维形状。具有方向性的形状可以包括在二维坐标中具有至少两个不等的延展的形状。例如，在由x方向和y方向限定的平面中，具有方向性的形状在x方向上可以具有比在y方向上的延展更大的距离的延展。在该形状为锥形截面的一些实施方式中，具有方向性的形状可以是具有在0和1(不含0和1)之间的偏心率的闭合曲线。具有方向性的形状可以包括规则形状或不规则形状，例如椭圆形、弧形、扇形、矩形、梯形、菱形、豆状形状、L形、C形、S形、V形或W形。用于形成虚设孔531的制作工艺可以包括湿法蚀刻和/或干法蚀刻，例如，深反应离子蚀刻(DRIE)。虚设孔531可以被蚀刻为穿过电介质堆叠层529的整个高度并且抵达衬底502，如图5B中所示。
在一些实施方式中，可以用绝缘材料填充虚设孔531，以形成多个虚设沟道结构532，如图5C中所示。该绝缘材料可以包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。填充后的虚设沟道结构532可以额外支持堆叠结构的总结构鲁棒性，并且防止各种内部部件(例如，所要形成的字线)发生弯曲。在其他实施方式中，也可以在中心区域521中形成虚设沟道结构532，具体取决于制造者的需求和/或3D存储器件500的应用。与虚设孔312和形成在其中的虚设沟道结构类似，每个虚设沟道结构532的截面尺寸倾向于随着截面接近衬底502而缩小，因此虚设沟道结构532在衬底502的横向表面(例如，顶表面)上的垂直投影可以具有与虚设孔531相同的形状，即具有方向性的二维形状。在一些实施方式中，该二维形状可以是椭圆形(图5H中所示)。应当指出，这样的椭圆形状还包括基本上与椭圆形类似的形状。
在一些实施方式中，可以在电介质堆叠层529的阶梯区域523-1、523-2中形成阶梯结构540，如图5D中所示。阶梯结构540可以是通过对朝向衬底502的电介质堆叠层529的电介质层对执行多个所谓的“修整-蚀刻”循环而形成的。由于施加至电介质堆叠层529的电介质层对的重复的修整-蚀刻循环，电介质堆叠层529可以具有一个或多个倾斜边缘以及比底部电介质层对短的顶部电介质层对。
之后方法600进行至操作608，在该操作中，形成在中心区域521中垂直延伸的多个沟道结构。如图5E中所示，在中心区域521中垂直地蚀刻出多个沟道孔533。在一些实施方式中，形成多个开口，使得每个开口变成用于在后面的工艺中生长个体的沟道结构522的位置(如图5F中所示)。用于形成沟道孔533的制作工艺包括湿法蚀刻和/或干法蚀刻，例如，DRIE。沟道孔533的蚀刻可以持续到沟道孔533抵达衬底502为止。在一些实施方式中，可以控制蚀刻条件，例如蚀刻速率和时间，以确保每个沟道孔533已经抵达衬底502(有时借助于停止层)，从而使沟道孔533和形成在其中的沟道结构522之间的挖孔变化最小化。
在一些实施方式中，每个沟道结构522可以包括存储膜5220和半导体沟道5228。如图5F中所示，为了形成沟道结构522，可以沿沟道孔533的侧壁和底表面顺次形成存储膜5220和半导体沟道5228。在一些实施方式中，存储膜5220可以包括阻隔层5222、存储层5224和隧穿层5226。在一些实施方式中，接下来可以首先使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺按列举顺序沿沟道孔533的侧壁和底表面沉积阻隔层5222、存储层5224和隧穿层5226，从而形成存储膜5220。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺在隧穿层5226之上沉积诸如多晶硅(例如，未掺杂的多晶硅)的半导体材料而形成半导体沟道5228。在一些实施方式中，顺次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储膜5220的阻隔层5222、存储层5224和隧穿层5226以及半导体沟道5228。
在一些实施方式中，可以在电介质堆叠层529上形成电介质覆盖层560，如图5G中所示。在一些实施方式中，电介质覆盖层560可以至少覆盖阶梯区域523。在一些其他实施方式中，电介质覆盖层560可以将阶梯区域523和中心区域521两者全部覆盖。电介质覆盖层560可以保护沟道结构522不受后续制作工艺的损害。接下来，可以形成垂直地延伸穿过电介质覆盖层560和电介质堆叠层529的多个栅极间隔部狭缝535。在一些实施方式中，用于形成栅极间隔部狭缝535的制作工艺包括湿法蚀刻和/或干法蚀刻，例如，DRIE。在一些实施方式中，栅极间隔部狭缝535可以在由x方向和y方向限定的平面上在第一方向(例如，x方向)上横向地延伸穿过中心区域521和阶梯区域523两者，如图5H中所示。栅极间隔部狭缝535可以沿垂直于第一方向的第二方向(例如，y方向)相互隔开。尽管在图5H中展示了连续的栅极间隔部狭缝535，但是应当理解，根据本公开，也可以设想分立的栅极间隔部狭缝535，这意味着沿着延伸的栅极间隔部狭缝535建立了一个或多个缝隙。
接下来，可以通过栅极间隔部狭缝535执行栅极替代工艺，从而采用又被称为存储堆叠层的堆叠结构520(如图5J中所示)代替电介质堆叠层529。具体地，首先通过经由栅极间隔部狭缝535去除牺牲层525而形成横向凹陷537，如图5I中所示。在一些实施方式中，通过经由栅极间隔部狭缝535施加蚀刻剂而去除牺牲层525，从而建立在电介质层528之间交替的横向凹陷537。蚀刻剂可以包括相对于电介质层528选择性地蚀刻牺牲层525的任何适当的蚀刻剂。之后，可以通过栅极间隔部狭缝535将导电层526(包括栅电极和粘合剂层)沉积到横向凹陷537中，如图5J中所示。在一些实施方式中，在导电层526之前，将栅极电介质层(未示出)沉积到横向凹陷537中，从而在栅极电介质层上沉积导电层526。可以使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺来沉积诸如金属层的导电层526。在一些实施方式中，还沿栅极间隔部狭缝535的侧壁和底部形成诸如高k电介质层的栅极电介质层。根据一些实施方式，由此形成包括交替的导电层526和电介质层528的堆叠结构520，从而代替电介质堆叠层529。在一些实施方式中，经由栅极间隔部狭缝535用导电材料代替衬底502的一部分。因而，衬底502可以与沟道结构522电连接。接下来，可以用绝缘材料填充栅极间隔部狭缝535，以形成栅极间隔部530。与栅极间隔部狭缝535类似，栅极间隔部530可以连续或者分立地延伸穿过中心区域521和阶梯区域523。
之后方法600进行至操作610，在该操作中，在阶梯区域523中形成电连接至堆叠结构520的多个接触插塞。在一些实施方式中，可通过垂直地蚀刻堆叠结构520的阶梯区域523而形成多个接触孔539，如图5K中所示。这样的形成工艺可以包括湿法蚀刻和/或干法蚀刻，例如，DRIE。可以将每个接触孔539一直蚀刻到其底部达到导电层526为止。因而，可以经由接触插塞524在堆叠结构520的字线和3D存储器件500的外围电路(未示出)之间建立电连接，如图5L中所示，接触插塞524是通过使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺用导电材料填充接触孔539而形成的。接触材料可以包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，接触插塞524的上表面与电介质覆盖层560的上表面平齐。
图5M示出了根据本公开的一些实施方式的在阶梯区域523中形成了虚设沟道结构532和接触插塞524之后的3D存储器件500的上表面的放大顶视图。该上表面示出了阶梯区域523-1中的图案550。图案550包括多个接触插塞524的阵列和多个虚设沟道结构532的阵列。尽管仅使用了一个阶梯区域523-1作为本公开的示例性实施方式，但是应当理解，根据本公开，相同的虚设沟道结构同样适用于3D存储器件500的其他(一个或多个)阶梯区域，乃至适用于中心区域521。
根据本公开的虚设沟道结构532可以具有带有方向性的二维形状。如上文所述，每个虚设沟道结构532的截面尺寸倾向于朝蚀刻的底部缩小，因而虚设沟道结构532在3D存储器件500的衬底502的横向表面(例如，顶表面)上的垂直投影也可以具有带有方向性的二维形状。根据本公开，具有方向性的形状包括在二维坐标中具有至少两个不等的延展的形状。例如，在由x方向和y方向限定的平面中，具有方向性的形状在x方向上可以具有比在y方向上的延展更大的距离的延展。在形状为锥形截面的一些实施方式中，具有方向性的形状可以是具有在0和1(不含0和1)之间的偏心率的闭合曲线。具有方向性的形状可以是规则形状或不规则形状，例如椭圆形、弧形、扇形、矩形、梯形、菱形、豆状形状、L形、C形、S形、V形或W形。
在一些实施方式中，3D存储器件500还包括至少一个栅极间隔部530。如图5M中所示，栅极间隔部530可以将衬底分成多个块。在一些实施方式中，栅极间隔部530连续延伸穿过中心区域521和阶梯区域523。在其他实施方式中，栅极间隔部530分立地延伸穿过相同区域，这意味着沿着延伸的至少一个栅极间隔部530建立了一个或多个缝隙。多个栅极间隔部530可以沿第一方向(例如，x方向)平行延伸，同时沿垂直于第一方向的第二方向(例如，y方向)相互之间以一定距离对准，如图5M中所示。相同的间隔距离可以带来由栅极间隔部530隔开的多个块的一致宽度。
根据本公开，可以用各种改善对包括接触插塞和虚设沟道结构的最终图案(例如，最终图案550)做出调整。在一些实施方式中，虚设沟道结构532可以是按照二维阵列布置的，如图5M中所示。类似地，接触插塞524也可以是按照二维阵列布置的。接触插塞524的阵列的每个行可以被虚设沟道结构阵列的一个或多个行隔开。在一些实施方式中，在虚设沟道结构阵列中存在的某些相邻行之间不形成接触插塞524。虚设沟道结构和接触插塞的如此布置可以跨越这样的虚设沟道结构和接触插塞所位于的衬底区域的全体提供结构支撑。在一些实施方式中，在阶梯区域523中，每个接触插塞524被三个或更多个虚设沟道结构532包围。这为接触插塞524的垂直结构提供了全方位保护，以对抗在将堆叠结构520制作得非常高并因而对衬底的内部部件施加巨大压力时建立的不期望的挤压或弯曲力。
在一些实施方式中，三个或更多个虚设沟道结构532沿在堆叠结构520的横向表面上的包围接触插塞524的圆周可以被相等地隔开。应当指出，以上描述还应当包括三个或更多个虚设沟道结构532沿圆周基本上被相等地隔开的情形。例如，在有三个虚设沟道结构532时，如图5M中所示，它们可以在相邻虚设沟道结构532的每个对之间成120度隔开，例如，按照三角形方式被放置。替代性地，在有四个虚设沟道结构时(未示出)，它们可以在相邻虚设沟道结构的每个对之间成90度隔开，例如，按照方形或者矩形方式被放置。这样做为接触插塞524的垂直结构提供了对抗来自所有方向的力的均等保护。在一些实施方式中，三个或更多个虚设沟道结构532的等间隔分布所沿的圆周的直径等于或者小于相邻接触插塞524之间的横向距离的一半。因此，能够减少接触插塞524与其周围虚设沟道结构532之间的重叠的实例。
根据本公开的一个方面，一种3D存储器件包括：衬底；在衬底上横向形成并且具有中心区域和阶梯区域的堆叠结构；在中心区域中垂直延伸的多个沟道结构；在阶梯区域中垂直延伸的多个虚设沟道结构；以及在阶梯区域中形成并且电连接至该堆叠结构的多个接触插塞。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状。
在一些实施方式中，该二维形状是椭圆形。
在一些实施方式中，该3D存储器件还包括连续或分立地延伸穿过中心区域和阶梯区域的至少一个栅极间隔部。
在一些实施方式中，该堆叠结构包括多个交替的导电层和电介质层。所述交替的导电层和电介质层在阶梯区域中按照台阶方式垂直堆叠。每个接触插塞电连接至该堆叠结构的导电层。
在一些实施方式中，虚设沟道结构按照二维阵列布置。接触插塞按照二维阵列布置，其中每个行被二维虚设沟道结构阵列的一个或多个行隔开。
在一些实施方式中，在阶梯区域中，每个接触插塞被三个或更多虚设沟道结构包围。
在一些实施方式中，三个或更多虚设沟道结构沿在该堆叠结构的横向表面上的包围该接触插塞的圆周被相等地隔开。
在一些实施方式中，每个接触插塞被按照三角形方式放置的三个虚设沟道结构包围。
在一些实施方式中，每个接触插塞被按照方形或矩形方式放置的四个虚设沟道结构包围。
在一些实施方式中，圆周的直径等于或者小于该接触插塞及其相邻的接触插塞之间的横向距离的一半。
根据本公开的另一方面，提供了一种用于形成3D存储器件的方法。提供衬底。在该衬底上横向形成堆叠结构，该堆叠结构包括中心区域和阶梯区域。多个虚设沟道结构形成在阶梯区域中并且在阶梯区域中垂直延伸。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状。多个沟道结构形成在中心区域中并且在中心区域中垂直延伸。多个接触插塞形成在阶梯区域中并且电连接至堆叠结构。
在一些实施方式中，形成多个交替的牺牲层和电介质层。用多个导电层代替多个牺牲层，以形成多个交替的导电层和电介质层。
在一些实施方式中，在该堆叠结构的阶梯区域中垂直地蚀刻出多个虚设孔。用绝缘材料填充虚设孔，以形成多个虚设沟道结构。
在一些实施方式中，提供用于蚀刻多个虚设孔的光掩模。光掩模包括具有选自由以下构成的组的至少一种形状的图案：椭圆形、弧形、扇形、矩形、梯形、菱形、豆状形状、L形、C形、S形、V形或W形。
在一些实施方式中，优化光掩模的图案，以获得具有方向性的二维形状来作为虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影。
在一些实施方式中，该二维形状是椭圆形。
在一些实施方式中，在堆叠结构的与多个交替的导电层和电介质层隔离的地方中蚀刻出虚设孔。
在一些实施方式中，在堆叠结构的中心区域中垂直地蚀刻出多个沟道孔。用半导体层和复合电介质层填充沟道孔，以形成多个沟道结构。
在一些实施方式中，在堆叠结构的阶梯区域中垂直地蚀刻出多个接触孔。每个接触孔的底部暴露多个交替的导电层和电介质层中的导电层。用导电材料填充接触孔，以形成电连接至堆叠结构的多个接触插塞。
在一些实施方式中，虚设沟道结构按照二维阵列形成。接触插塞按照二维阵列形成，其中，每个行被二维虚设沟道结构阵列的一个或多个行隔开。
在一些实施方式中，在二维虚设沟道结构阵列的至少两个相邻行之间未形成接触插塞。
在一些实施方式中，在阶梯区域中，每个接触插塞被三个或更多虚设沟道结构包围。
在一些实施方式中，三个或更多虚设沟道结构沿在堆叠结构的横向表面上的包围接触插塞的圆周被相等地隔开。
在一些实施方式中，每个接触插塞被按照三角形方式放置的三个虚设沟道结构包围。
在一些实施方式中，每个接触插塞被按照方形或矩形方式放置的四个虚设沟道结构包围。
在一些实施方式中，圆周的直径等于或者小于该接触插塞及其相邻的接触插塞之间的横向距离的一半。
在一些实施方式中，至少在堆叠结构的阶梯区域上形成电介质覆盖层。多个栅极间隔部狭缝被形成并且垂直地延伸穿过电介质覆盖层和堆叠结构。栅极间隔部狭缝在第一方向上横向延伸穿过中心区域和阶梯区域，并且沿垂直于第一方向的第二方向相互隔开。经由栅极间隔部狭缝蚀刻牺牲层。在蚀刻牺牲层的位置处经由栅极间隔部狭缝形成导电层。
在一些实施方式中，经由栅极间隔部狭缝用导电材料代替衬底的至少一部分，从而在沟道结构和衬底之间形成电连接。用绝缘材料填充栅极间隔部狭缝以形成栅极间隔部。
根据本公开的又一方面，一种系统包括被配置为存储数据的3D存储器件、以及耦合至该3D存储器件并且被配置为控制该3D存储器件的存储控制器。该3D存储器件包括：衬底；在衬底上横向形成并且具有中心区域和阶梯区域的堆叠结构；在中心区域中垂直延伸的多个沟道结构；在阶梯区域中垂直延伸的多个虚设沟道结构；以及在阶梯区域中形成并且电连接至该堆叠结构的多个接触插塞。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状。
在一些实施方式中，该系统还包括耦合至该存储控制器并且被配置为发送或接收数据的主机。
在一些实施方式中，该二维形状是椭圆形。
在一些实施方式中，3D存储器件还包括连续或分立地延伸穿过中心区域和阶梯区域的至少一个栅极间隔部。
在一些实施方式中，该堆叠结构包括多个交替的导电层和电介质层。所述交替的导电层和电介质层在阶梯区域中按照台阶方式垂直堆叠。每个接触插塞电连接至该堆叠结构的导电层。
在一些实施方式中，虚设沟道结构按照二维阵列布置。接触插塞按照二维阵列布置，其中每个行被二维虚设沟道结构阵列的一个或多个行隔开。
在一些实施方式中，在阶梯区域中，每个接触插塞被三个或更多虚设沟道结构包围。
在一些实施方式中，三个或更多虚设沟道结构沿在堆叠结构的横向表面上的包围接触插塞的圆周被相等地隔开。
在一些实施方式中，每个接触插塞被按照三角形方式放置的三个虚设沟道结构包围。
在一些实施方式中，每个接触插塞被按照方形或矩形方式放置的四个虚设沟道结构包围。
在一些实施方式中，圆周的直径等于或者小于该接触插塞及其相邻的接触插塞之间的横向距离的一半。
可以容易地针对各种应用来修改和/或适应具体实施方式的前文描述。因此，基于文中提供的教导和指导，这样的适应和修改旨在落在所公开的实施方式的等同物的意义和范围内。
本公开的广度和范围不应当由任何上述示例性实施方式限制，而应当仅根据所附权利要求及其等同物来定义。

Claims (33)

1.一种三维(3D)存储器件，包括：
衬底；
堆叠结构，所述堆叠结构横向形成在所述衬底上并且包括中心区域和阶梯区域；
多个沟道结构，所述多个沟道结构在所述中心区域中垂直延伸；
多个虚设沟道结构，所述多个虚设沟道结构在所述阶梯区域中垂直延伸；以及
多个接触插塞，所述多个接触插塞形成在所述阶梯区域中并且电连接至所述堆叠结构，
其中，所述虚设沟道结构中的至少一个在所述衬底的横向表面上的垂直投影包括具有方向性的二维形状，并且其中，在所述阶梯区域中每个接触插塞被三个虚设沟道结构包围。
2.根据权利要求1所述的3D存储器件，其中，所述二维形状为椭圆形。
3.根据权利要求1或2所述的3D存储器件，还包括连续或分立地延伸穿过所述中心区域和所述阶梯区域的至少一个栅极间隔部。
4.根据权利要求1-2中的任一项所述的3D存储器件，其中，所述堆叠结构包括多个交替的导电层和电介质层，
其中，所述交替的导电层和电介质层在所述阶梯区域中按照台阶方式垂直堆叠，并且
其中，每个接触插塞电连接至所述堆叠结构的导电层。
5.根据权利要求1-2中的任一项所述的3D存储器件，其中，所述虚设沟道结构按照二维阵列布置，并且
其中，所述接触插塞按照二维阵列布置，每个行被所述二维虚设沟道结构阵列的一个或多个行隔开。
6.根据权利要求1所述的3D存储器件，其中，所述三个虚设沟道结构沿在所述堆叠结构的横向表面上的包围所述接触插塞的圆周被相等地隔开。
7.根据权利要求1所述的3D存储器件，其中，每个接触插塞被按照三角形方式放置的三个虚设沟道结构包围。
8.根据权利要求6所述的3D存储器件，其中，所述圆周的直径等于或者小于所述接触插塞与所述接触插塞的相邻接触插塞之间的横向距离的一半。
9.一种用于形成三维(3D)存储器件的方法，包括：
提供衬底；
在所述衬底上横向形成堆叠结构，所述堆叠结构包括中心区域和阶梯区域；
形成在所述阶梯区域中垂直延伸的多个虚设沟道结构，其中，所述虚设沟道结构中的至少一个在所述衬底的横向表面上的垂直投影包括具有方向性的二维形状；
形成在所述中心区域中垂直延伸的多个沟道结构；以及
在所述阶梯区域中形成多个接触插塞，所述接触插塞电连接至所述堆叠结构，其中，在所述阶梯区域中每个接触插塞被三个虚设沟道结构包围。
10.根据权利要求9所述的方法，其中，形成堆叠结构还包括：
形成多个交替的牺牲层和电介质层；以及
用多个导电层代替所述多个牺牲层，以形成多个交替的导电层和电介质层。
11.根据权利要求10所述的方法，其中，形成所述多个虚设沟道结构还包括：
在所述堆叠结构的所述阶梯区域中垂直地蚀刻出多个虚设孔；以及
用绝缘材料填充所述虚设孔，以形成所述多个虚设沟道结构。
12.根据权利要求11所述的方法，其中，形成所述多个虚设沟道结构还包括：
提供用于蚀刻出所述多个虚设孔的光掩模，其中，所述光掩模包括具有选自由以下构成的组的至少一种形状的图案：椭圆形、弧形、扇形、矩形、梯形、菱形、豆状形状、L形、C形、S形、V形或W形。
13.根据权利要求12所述的方法，其中，形成所述多个虚设沟道结构还包括：
优化所述光掩模的所述图案，以获得具有方向性的所述二维形状来作为所述虚设沟道结构中的至少一个在所述衬底的所述横向表面上的所述垂直投影。
14.根据权利要求9-13中的任一项所述的方法，其中，所述二维形状为椭圆形。
15.根据权利要求11-13中的任一项所述的方法，其中，在所述堆叠结构的与所述多个交替的导电层和电介质层隔离的地方中蚀刻出所述虚设孔。
16.根据权利要求9-13中的任一项所述的方法，其中，形成所述多个沟道结构还包括：
在所述堆叠结构的所述中心区域中垂直地蚀刻出多个沟道孔；以及
用半导体层和复合电介质层填充所述沟道孔，以形成所述多个沟道结构。
17.根据权利要求10-13中的任一项所述的方法，其中，形成所述多个接触插塞还包括：
在所述堆叠结构的所述阶梯区域中垂直地蚀刻出多个接触孔，其中，每个接触孔的底部暴露所述多个交替的导电层和电介质层中的导电层；以及
用导电材料填充所述接触孔，以形成电连接至所述堆叠结构的所述多个接触插塞。
18.根据权利要求9-13中的任一项所述的方法，还包括：
按照二维阵列形成所述虚设沟道结构；以及
按照二维阵列形成所述接触插塞，每个行被所述二维虚设沟道结构阵列的一个或多个行隔开。
19.根据权利要求18所述的方法，其中，在所述二维虚设沟道结构阵列的至少两个相邻行之间未形成接触插塞。
20.根据权利要求9所述的方法，其中，所述三个虚设沟道结构沿在所述堆叠结构的横向表面上的包围所述接触插塞的圆周被相等地隔开。
21.根据权利要求9所述的方法，其中，每个接触插塞被按照三角形方式放置的三个虚设沟道结构包围。
22.根据权利要求20所述的方法，其中，所述圆周的直径等于或者小于所述接触插塞与所述接触插塞的相邻接触插塞之间的横向距离的一半。
23.根据权利要求10所述的方法，其中，用所述导电层代替所述牺牲层还包括：
至少在所述堆叠结构的所述阶梯区域上形成电介质覆盖层；
形成垂直地延伸穿过所述电介质覆盖层和所述堆叠结构的多个栅极间隔部狭缝，其中，所述栅极间隔部狭缝在第一方向上横向延伸穿过所述中心区域和所述阶梯区域，并且沿垂直于所述第一方向的第二方向相互隔开；
经由所述栅极间隔部狭缝蚀刻所述牺牲层；以及
在蚀刻所述牺牲层的位置处经由所述栅极间隔部狭缝形成所述导电层。
24.根据权利要求23所述的方法，还包括：
经由所述栅极间隔部狭缝用导电材料代替所述衬底的至少一部分，以在所述沟道结构和所述衬底之间形成电连接；以及
用绝缘材料填充所述栅极间隔部狭缝，以形成栅极间隔部。
25.一种系统，包括：
三维(3D)存储器件，所述三维(3D)存储器件被配置为存储数据，所述3D存储器件包括：
衬底；
堆叠结构，所述堆叠结构横向形成在所述衬底上并且包括中心区域和阶梯区域；
多个沟道结构，所述多个沟道结构在所述中心区域中垂直延伸；
多个虚设沟道结构，所述多个虚设沟道结构在所述阶梯区域中垂直延伸；以及
多个接触插塞，所述多个接触插塞形成在所述阶梯区域中并且电连接至所述堆叠结构，
其中，所述虚设沟道结构中的至少一个在所述衬底的横向表面上的垂直投影包括具有方向性的二维形状，并且其中，在所述阶梯区域中每个接触插塞被三个虚设沟道结构包围；以及
存储控制器，所述存储控制器耦合至所述3D存储器件并且被配置为控制所述3D存储器件。
26.根据权利要求25所述的系统，还包括耦合至所述存储控制器并且被配置为发送或接收所述数据的主机。
27.根据权利要求25或26所述的系统，其中，所述二维形状为椭圆形。
28.根据权利要求25-26中的任一项所述的系统，所述3D存储器件还包括连续或分立地延伸穿过所述中心区域和所述阶梯区域的至少一个栅极间隔部。
29.根据权利要求25-26中的任一项所述的系统，其中，所述堆叠结构包括多个交替的导电层和电介质层，
其中，所述交替的导电层和电介质层在所述阶梯区域中按照台阶方式垂直堆叠，并且
其中，每个接触插塞电连接至所述堆叠结构的导电层。
30.根据权利要求25-26中的任一项所述的系统，其中，所述虚设沟道结构按照二维阵列布置，并且
其中，所述接触插塞按照二维阵列布置，每个行被所述二维虚设沟道结构阵列的一个或多个行隔开。
31.根据权利要求25所述的系统，其中，所述三个虚设沟道结构沿在所述堆叠结构的横向表面上的包围所述接触插塞的圆周被相等地隔开。
32.根据权利要求25所述的系统，其中，每个接触插塞被按照三角形方式放置的三个虚设沟道结构包围。
33.根据权利要求31所述的系统，其中，所述圆周的直径等于或者小于所述接触插塞与所述接触插塞的相邻接触插塞之间的横向距离的一半。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112041986A (zh) * 2020-07-31 2020-12-04 长江存储科技有限责任公司 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140018515A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102321605B1 (ko) * 2015-04-09 2021-11-08 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법
US9978766B1 (en) * 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
US10262945B2 (en) * 2016-11-28 2019-04-16 Sandisk Technologies Llc Three-dimensional array device having a metal containing barrier and method of making thereof
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102373818B1 (ko) * 2017-07-18 2022-03-14 삼성전자주식회사 반도체 장치
KR102600999B1 (ko) * 2018-04-20 2023-11-13 삼성전자주식회사 수직형 메모리 장치
CN113675206B (zh) * 2018-10-11 2024-05-17 长江存储科技有限责任公司 垂直存储器件
CN110024126B (zh) * 2019-02-26 2020-06-26 长江存储科技有限责任公司 三维存储器件及其形成方法
KR20210082976A (ko) * 2019-12-26 2021-07-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
WO2022051887A1 (en) * 2020-09-08 2022-03-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having dummy channel structures and methods for forming the same
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112041986A (zh) * 2020-07-31 2020-12-04 长江存储科技有限责任公司 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法

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