CN113519056A - 三维存储装置及其形成方法 - Google Patents

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Abstract

在某些方面，三维(3D)存储装置包括在第一区域中的多个沟道结构、在第二区域中的阶梯结构、以及在第一区域和第二区域中延伸的字线。第一区域和第二区域沿第一方向布置。字线在第一方向上在第一区域和第二区域之间是不连续的。

Description

三维存储装置及其形成方法
技术领域
本公开内容涉及三维(3D)存储装置及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围设备。
发明内容
在一方面，一种3D存储装置包括在第一区域中的多个沟道结构、在第二区域中的阶梯结构、以及在第一区域和第二区域中延伸的字线。第一区域和第二区域沿第一方向布置。字线在第一方向上在第一区域和第二区域之间是不连续的。
在另一方面，一种3D存储装置包括：第一堆叠结构，包括交错的第一导电层和第一电介质层；多个沟道结构，延伸穿过第一堆叠结构；第二堆叠结构，包括交错的第二导电层和第二电介质层；以及第一切割结构，位于第一堆叠结构和第二堆叠结构之间。第二堆叠结构的交错的第二导电层和第二电介质层的边缘限定阶梯。第一堆叠结构的第一导电层由第一切割结构与第二堆叠结构的第二导电层部分地分离。
在又一方面，一种系统包括被配置为存储数据的3D存储装置。3D存储装置包括第一区域中的多个沟道结构、第二区域中的阶梯结构，以及在第一区域和所述第二区域中延伸的字线。第一区域和第二区域沿第一方向布置。字线在第一方向上在第一区域和第二区域之间是不连续的。系统还包括控制器电路，该控制器电路耦合到3D存储装置并且被配置为经由字线操作多个沟道结构。
在又一方面，公开了一种用于形成3D存储装置的阶梯结构的方法。形成包括交错的第一电介质层和第二电介质层的堆叠结构。在堆叠结构的第一区域中形成多个沟道结构。在堆叠结构的第二区域中形成阶梯结构。用导电层替换第二电介质层中的每一个的第一部分，使得导电层在阶梯结构与多个沟道结构之间部分地被第二电介质层的剩余部分分离。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的各方面，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。
图1示出了根据本公开内容一些方面的具有阶梯结构的3D存储装置的示意图。
图2示出了根据本公开内容一些方面的具有阶梯结构的另一3D存储装置的示意图。
图3示出了根据本公开内容一些方面的具有阶梯区域的3D存储装置的平面图。
图4示出了根据本公开内容一些方面的3D存储装置的阶梯区域的俯视正视透视图。
图5A和图5B示出了具有阶梯结构的3D存储装置的平面图、透视图和侧视图。
图6A和图6B示出了根据本公开内容一些方面的具有阶梯结构的3D存储装置的平面图、透视图和侧视图。
图7A和图7B示出了根据本公开内容一些方面的具有阶梯结构的另一3D存储装置的平面图、透视图和侧视图。
图8示出了根据本公开内容一些方面的具有阶梯结构的又一3D存储装置的平面图。
图9示出了根据本公开内容一些方面的具有阶梯结构的又一3D存储装置的平面图。
图10A和图10B示出了根据本公开内容一些方面的具有阶梯结构的又一3D存储装置的平面图和侧视图。
图11A示出了根据本公开内容一些方面的具有阶梯结构的又一3D存储装置的平面图。
图11B示出了根据本公开内容一些方面的具有阶梯结构的又一3D存储装置的平面图。
图12A-12D示出了根据本公开内容一些方面的用于形成具有阶梯结构的3D存储装置的制造过程。
图13是根据本公开内容一些方面的用于形成具有阶梯结构的3D存储装置的方法的流程图。
图14示出了根据本公开内容一些方面的具有3D存储装置的示例性系统的框图。
图15A示出了根据本公开内容一些方面的具有3D存储装置的示例性存储卡的图。
图15B示出了根据本公开内容一些方面的具有3D存储装置的示例性固态驱动器(SSD)的图。
将参考附图来说明本公开内容。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了说明的目的。因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用。如本公开内容中描述的功能和结构特征可以以未在附图中具体示出的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对侧向平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。
在一些3D存储装置中，诸如3D NAND存储装置，用于存储数据的存储器单元通过堆叠结构(例如，存储器叠层)被垂直堆叠在垂直沟道结构中。3D存储装置通常包括出于例如字线扇出的目的而形成在堆叠存储结构的一侧或多侧(边缘)上的阶梯结构。虚设沟道结构通常穿过存储器叠层形成在核心阵列区域(在核心阵列区域中形成3D NAND存储装置的沟道结构)外部的区域中，例如具有阶梯结构的阶梯区域，以向存储器叠层提供机械支撑。当形成存储器叠层时，导电金属层(例如钨(W)字线)可引入较大应力以拉动延伸穿过其中的沟道结构和虚设沟道结构。
虚设沟道结构通常填充有具有相对较低硬度的氧化硅。此外，在已知的3D NAND存储装置中，存储器叠层中的每条字线是在核心阵列区域和阶梯区域中延伸的连续层。结果，来自钨字线的应力可以传播到阶梯区域，以拉动阶梯区域中的相对软(低刚度)的氧化硅虚设沟道结构，从而引起每个虚设沟道结构和沟道结构的倾斜，以及阶梯结构的移位。当制造金属触点时，每个沟道结构的倾斜和阶梯结构的移位可能进一步导致在随后的工艺中的接触未对准，从而降低存储装置的生产量。
为了解决上述问题中的一个或多个，本公开内容介绍了一种解决方案，该方案部分地分离核心阵列区域和阶梯区域之间的字线，以减少两个区域之间的应力传播。与本公开内容的范围一致的，在核心阵列区域与沟道结构之间可以形成切割结构，以切断在核心阵列区域与阶梯区域之间延伸的部分字线。阶梯结构与沟道结构之间的电连接仍可由字线的剩余部分提供，例如不直接位于阶梯结构与沟道结构之间的贯通桥接结构。切割结构可以包括在形成存储器叠层过程中的栅极替换工艺期间未被替换的电介质叠层的剩余部分。在一些实施方式中，在栅极替换工艺期间，电介质叠层中的堆叠牺牲层(例如，氮化硅层)的部分不被字线(例如，钨层)替换，使得所得字线变得不连续以从字线释放应力。
图1示出了根据本公开内容一些方面的具有阶梯结构104的3D存储装置100的示意图。3D存储装置100可包括多个存储器平面102，每个存储器平面具有存储器阵列结构106中的存储器单元阵列。注意，图1中包括x和y轴以说明晶圆平面中的两个正交(垂直)方向。x方向是3D存储装置100的字线方向，且y方向是3D存储装置100的位线方向。3D存储装置100还可包括在每个存储器阵列结构106的x方向上的相对侧处的两个阶梯结构104。存储器平面102的每条字线可在x方向上横向延伸穿过整个存储器平面102到达阶梯结构104中的相应梯级(层级)。在一些实施方式中，3D存储装置100是NAND闪存装置，其中存储器单元以存储器阵列结构106中的NAND存储器串(未示出)的阵列的形式提供。存储器阵列结构106可以包括任何其他合适的部件，包括但不限于栅极线缝隙(GLS)、贯通阵列触点(TAC)、阵列公共源极(ACS)等。
图2示出了根据本公开内容一些方面的具有阶梯结构204的3D存储装置200的示意图。在一些实施方式中，3D存储装置200包括多个存储器平面202。每个存储器平面102可包括存储器阵列结构206-1/206-2和阶梯结构204，阶梯结构204在存储器阵列结构206-1/206-2的中间且在x方向(字线方向)上将存储器阵列结构206-1/206-2横向划分为第一存储器阵列结构206-1和第二存储器阵列结构206-2。在一些实施方式中，对于每个存储器平面202，阶梯结构204在存储器阵列结构206-1/206-2的中间。即，阶梯结构204可以是中心阶梯结构，其将存储器阵列结构206-1/206-2均等地划分成具有相同数量的存储器单元的第一存储器阵列结构206-1和第二存储器阵列结构206-2。例如，第一存储器阵列结构206-1和第二存储器阵列结构206-2可在x方向上相对于中心阶梯结构204对称。应理解，在一些示例中，阶梯结构204可以介于存储器阵列结构206-1/206-2之间而非在其中间(中心)，使得第一存储器阵列结构206-1和第二存储器阵列结构206-2可具有不同大小和/或数量的存储器单元。在一些实施方式中，3D存储装置200是NAND闪存装置，其中存储器单元以第一存储器阵列结构206-1和第二存储器阵列结构206-2中的NAND存储器串(未示出)的阵列的形式提供。第一存储器阵列结构206-1和第二存储器阵列结构206-2可以包括任何其他适当的部件，包括但不限于GLS、TAC、ACS等。存储器平面202的在x方向上横向延伸的每条字线(未示出)可由阶梯结构204分离成两个部分：横穿第一存储器阵列结构206-1的第一字线部分，和横穿第二存储器阵列结构206-2的第二字线部分。如下所述，每条字线的两个部分可在阶梯结构204中的相应阶梯处通过阶梯结构204中的桥接结构(未示出)电连接。
尽管在图1和图2中，阶梯结构104和204是用于着陆(landing)互连(例如，字线触点)的功能阶梯结构，但是应当理解，附加阶梯结构(例如，虚设阶梯结构，未示出)也可以形成在一侧或多侧，以用于平衡制造期间的蚀刻或化学机械抛光(CMP)工艺中的负载。
图3示出了根据本公开内容一些方面的具有阶梯区域301的3D存储装置300的平面图。3D存储装置300可以是图2中的存储器平面202的包括阶梯结构204的部分的一个示例，并且3D存储装置300的阶梯区域301可以是其中在存储器平面202中形成阶梯结构204的区域的一个示例。如图3所示，3D存储装置300可以包括在y方向(位线方向)上由平行GLS 308分离的多个块302。在3D存储装置300是NAND闪存装置的一些实施方式中，每个块302是NAND闪存装置的最小可擦除单元。每个块302还可以包括在y方向上由具有“H”形切口310的GLS308中的一些分离的多个指状物304。
在一些实施方式中，阶梯区域301在x方向(字线方向)上在3D存储装置300之间(例如，中间)。在一些实施方式中，图3还示出了存储器阵列结构的一对核心阵列区域303，其中可形成沟道结构阵列。应理解，图3仅示出核心阵列区域303的与阶梯区域301相邻的部分。核心阵列区域303可包括顶部选择栅极(TSG，未示出)，其可被个别地驱动或由阶梯区域301上方的互连电连接，且图3中所示的核心阵列区域303的部分可用于形成TSG。如下文详细描述的，阶梯区域301可包括各自对应于相应指状物304的多个阶梯带，且可包括各自在y方向上的两个相邻阶梯带之间的多个桥接结构306。每个阶梯带可以在一个或两个块302中。3D存储装置300可以包括桥接结构306和阶梯带中的多个虚设沟道结构314以提供机械支撑和/或负载平衡。3D存储装置300可进一步包括阶梯区域301的阶梯带中的字线触点312，其各自着陆在阶梯区域301中的每个阶梯处的相应字线(未示出)上以用于字线驱动。
根据一些实施方式，每个桥接结构306(物理地且电地)连接第一存储器阵列结构和第二存储器阵列结构(未示出)。即，根据一些实施方式，阶梯区域301中的阶梯结构不完全切断中间的存储器阵列结构，而是留下由其桥接结构306连接的第一和第二存储器阵列结构。因此，每条字线可通过桥接结构306从3D存储装置300的中间的阶梯区域301的阶梯带中的相应字线触点312被双向驱动(在正x方向和负x方向两者上)。例如，图3进一步示出了利用桥接结构306的双向字线驱动方案的示例性电流路径。由实线箭头指示的第一电流路径和由空心箭头指示的第二电流路径分别表示通过不同电平的两条单独字线的电流。
图4示出了根据本公开内容一些方面的3D存储装置的阶梯区域400的俯视正视透视图。阶梯区域400可以是图3中的3D存储装置300的阶梯区域301的一个示例。在阶梯区域400中，可以在衬底(未示出)上形成堆叠结构401，该衬底可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适的材料。
注意，图4中包括x、y和z轴以进一步示出堆叠结构401中的部件的空间关系。3D存储装置的衬底包括在x-y平面中横向延伸的两个横向表面：在晶圆的正面上的顶表面，在其上可以形成堆叠结构401；以及在与晶圆的正面相对的背面上的底表面。z轴垂直于x和y轴。如本文所使用的，当衬底在z方向上定位在3D存储装置的最低平面中时，在z方向(垂直于x-y平面的垂直方向)上相对于3D存储装置的衬底来确定3D存储装置的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开内容中应用了用于描述空间关系的相同概念。
堆叠结构401可以包括垂直交错的第一材料层和不同于第一材料层的第二材料层。第一材料层和第二材料层可以在垂直方向上交替。在一些实施方式中，堆叠结构401可包括在z方向上垂直堆叠的多个材料层对，其中每一对都包括第一材料层和第二材料层。堆叠结构401中的材料层对的数量可以确定3D存储装置中的存储器单元的数量。
在一些实施方式中，3D存储装置是NAND闪存装置，并且堆叠结构401是通过其形成NAND存储器串的堆叠存储结构。每个第一材料层包括导电层，并且每个第二材料层包括电介质层。即，堆叠结构401可以包括交错的导电层和电介质层(未示出)。在一些实施方式中，每个导电层可用作NAND存储器串的栅极线和从栅极线横向延伸且在阶梯结构406、410和416处终止以用于字线扇出的字线。导电层可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(polysilicon)、掺杂硅、硅化物或其任何组合。电介质层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，导电层包括金属，例如钨，且电介质层包括氧化硅。
阶梯结构406、410和416的每个梯级(如示出为“层级”)可以包括一个或多个材料层对。在一些实施方式中，每个梯级的顶部材料层是用于在垂直方向上互连的导电层。在一些实施方式中，阶梯结构406、410和416的每两个相邻梯级在z方向上偏移标称上相同的距离并且在x方向上偏移标称上相同的距离。因此，每个偏移可以形成用于在z方向上与3D存储装置的字线触点(例如，图3中的312，图4中未示出)互连的“着陆区域”。
如图4中所示，阶梯区域400可包括第一阶梯带402、第二阶梯带412以及在y方向(位线方向)上在第一阶梯带402与第二阶梯带412之间的桥接结构404。在一些实施方式中，第一阶梯带402包括多对阶梯结构，所述多对阶梯结构包括x方向(字线方向)上的第一对阶梯结构406-1和406-2、第二对阶梯结构410-1和410-2以及第三对阶梯结构416-1和416-2。根据一些实施方式，每个阶梯结构406-1、406-2、410-1、410-2、416-1或416-2包括x方向上的多个梯级。在一些实施方式中，与虚设阶梯结构相反，每个阶梯结构406-1、406-2、410-1、410-2、416-1或416-2是用于着陆互连件(例如，字线过孔触点)的功能阶梯结构。即，根据一些实施方式，第一阶梯带402中的阶梯结构406-1、406-2、410-1、410-2、416-1和416-2中没有一个阶梯结构是虚设阶梯。
尽管以上详细描述了第一阶梯带402，但是应当理解，本文公开的在第一阶梯带402中布置阶梯结构的方案可以类似地应用于第二阶梯带412或阶梯区域400中的任何其他阶梯带。例如，第二阶梯带412可以包括在x方向上彼此面对并且在不同深度处的一对阶梯结构414-1和414-2，如第一阶梯带402一样。
桥接结构404可以包括垂直交错的导电层和电介质层(未示出)，并且导电层(例如，金属层或多晶硅层)可以用作字线的一部分。不同于其中字线在x方向上(例如，在正x方向、负x方向或两者上)从存储器阵列结构切断的第一阶梯带402和第二阶梯带412中的至少一些阶梯，可以保留桥接结构404中的字线以桥接着陆在阶梯结构406、410和416以及存储器阵列结构上的字线触点，以便实现双向字线驱动方案。在一些实施方式中，第一阶梯带402或第二阶梯带412中的阶梯结构中的至少一个梯级通过桥接结构404电连接到第一存储器阵列结构和第二存储器阵列结构中的至少一个。至少一条字线可在存储器阵列结构和桥接结构404中横向延伸，使得至少一个梯级可由至少一条字线通过桥接结构404电连接到第一和第二存储器阵列结构中的至少一个。在一个示例中，阶梯结构406-1中的梯级可通过在负x方向上延伸穿过桥接结构404的相应字线部分(在负x方向上)电连接到第一存储器阵列结构。然而，桥接结构404可以不必将同一梯级(在正x方向上)电连接到第二存储器阵列结构，因为在正x方向上延伸的相应字线部分未被切断。在另一示例中，阶梯结构416-2中的梯级可通过在正x方向上延伸穿过桥接结构404的相应字线部分(在正x方向上)电连接到第二存储器阵列结构。然而，桥接结构404可以不必将同一梯级(在负x方向上)电连接到第一存储器阵列结构，因为在负x方向上延伸的相应字线部分未被切断。
在一些实施方式中，第一阶梯带402和第二阶梯带412中的阶梯结构406、410、414和416中的至少一个梯级通过桥接结构404电连接到第一存储器阵列结构和第二存储器阵列结构中的每一个。例如，如图4中所示，阶梯结构416-1中的梯级可由分别在负x方向和正x方向上延伸的相应字线部分经由通过桥接结构404电连接到第一存储器阵列结构和第二存储器阵列结构两者，如由电流路径(由箭头表示)所指示的。
图5A和图5B示出了具有阶梯结构的3D存储装置500的平面图、透视图和侧视图。3D存储装置500是图2中的3D存储装置200的一个示例。3D存储装置500包括具有交错导电层(字线)524和电介质层522的存储器叠层520，如图5B中所示。3D存储装置500包括阶梯区域501中的多个阶梯结构505和两个核心阵列区域503中的沟道结构的阵列(未示出)，如图5A的平面图中所示。如上所述，阶梯区域501在x方向(字线方向)上在两个核心阵列区域503之间。类似于图3，应理解，图5A仅示出了核心阵列区域503的与阶梯区域501相邻的部分。核心阵列区域503可在如图5A所示的与阶梯区域501相邻的部分中包括TSG(图5A中未示出)。在y方向(位线方向)，3D存储装置500包括由平行的GLS 508分离的多个块502。每个块502还包括在y方向上由具有“H”形切口510的GLS 508中的一些分离的多个指状物504。虚设沟道结构511形成在阶梯区域501中且填充有氧化硅。桥接结构506也形成在阶梯区域501中。
字线524是在x方向(字线方向)上在两个核心阵列区域503和阶梯区域501中延伸的连续导电层。因此，核心阵列区域503中形成字线524的钨材料的高应力可沿着x方向通过连续字线524传播到阶梯区域501。填充阶梯区域501中的虚设沟道结构511的相对较软的氧化硅材料可能不提供足够的支撑来平衡应力，因此可能导致阶梯区域501中的阶梯结构505和其上的字线触点(未示出)的大的移位，以及阶梯区域501中的存储器叠层520的塌陷。
相反，如下面的图6A、6B、7A、7B、8、9、10A、10B、11A和11B详细示出的，通过部分地分离沟道结构和阶梯结构之间的字线，每条字线可以在阶梯区域和核心阵列区域之间在字线方向上变得不连续。结果，来自核心阵列区域的应力不再能在字线方向上通过字线传播到阶梯区域，从而导致阶梯区域中的阶梯结构和字线触点的移位。例如，图6A和图6B示出了根据本公开内容一些方面的具有阶梯结构的3D存储装置600的平面图、透视图和侧视图。3D存储装置600可以是图2和图3中的3D存储装置200和300的一个示例。
3D存储装置600可包括阶梯区域601中的多个阶梯结构605和两个核心阵列区域603中的多个沟道结构(图6A和图6B中未示出，例如图12A-12D中的沟道结构1210)。如图6A的平面图所示，根据一些实施方式，阶梯区域601和两个核心阵列区域603沿x方向(字线方向)布置，并且阶梯区域601在两个核心阵列区域603之间。与图3类似，可以理解，图6A仅示出核心阵列区域603的与阶梯区域601相邻的部分。核心阵列区域603可在如图6A所示的与阶梯区域601相邻的部分中包括TSG(图6A中未示出)。例如，如图6B的透视图所示，一组梯级可以形成在外围区域中，用于形成TSG的互连。然而，在本公开内容中，外围区域被视为核心阵列区域603的一部分。在y方向(位线方向)上，3D存储装置600可包括由平行缝隙结构608(例如，GLS)分离的多个块602。根据一些实施方式，3D存储装置600还包括各自在阶梯区域601和两个核心阵列区域603中沿着x方向延伸的缝隙结构608。即，缝隙结构608可以是从一个核心阵列区域603通过阶梯区域601沿x方向延伸到另一个核心阵列区域603的连续结构。每个块602还可以包括在y方向上由具有“H”形切口610的缝隙结构608中的一些分离的多个指状物604。
如图6A中所示，3D存储装置600可进一步包括阶梯区域601中的多个虚设沟道结构611。应理解，在图6A中仅出于说明性目的仅示出一些虚设沟道结构611，并且虚设沟道结构611的实际数量和布局在不同示例中可以变化。每个虚设沟道结构611可以包括例如填充有电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一些实施方式中，虚设沟道结构611包括氧化硅。如图6A中所示，3D存储装置600还可在阶梯区域601中包括多个桥接结构606。根据一些实施方式，桥接结构606和阶梯结构605沿着垂直于x方向(字线方向)的y方向(位线方向)设置。每个桥接结构606可以沿着x方向延伸通过阶梯区域601并在其上方延伸。
与图5A和图5B中的3D存储装置500不同，3D存储装置600可进一步包括切割结构612，其各自设置在阶梯结构605与相应核心阵列区域603中的沟道结构之间。如图6A的平面图所示，根据一些实施方式，每个切割结构612在x方向(字线方向)上在阶梯区域601和相应核心阵列区域603之间。在一些实施方式中，桥接结构606在阶梯区域601上方延伸，使得切割结构612沿y方向接触桥接结构606。在一个示例中，如图6A所示，切割结构612在y方向上的两端可以分别接触两个相邻的桥接结构606。在一些实施方式中，虚设沟道结构611设置在阶梯区域601的外部，例如，如图6A所示与切割结构612重叠。因此，应理解，与图5A和图5B中的3D存储装置500相比，切割结构612可视为设置在从阶梯区域601延伸的区域中。
如图6B中所示，3D存储装置600可包括存储器叠层620，其包括交错导电层(字线)624和电介质层622。字线624可在阶梯区域601和两个核心阵列区域603中延伸。例如，字线624可以从一个核心阵列区域603通过阶梯区域601延伸到另一个核心阵列区域603。不同于3D存储装置500的连续字线524，根据一些实施方式，由于切割结构612的存在，3D存储装置600的字线624在阶梯区域601与核心阵列区域603之间在x方向(字线方向)上不连续。即，在一些实施方式中，切割结构612切断字线624的沿着x方向在阶梯区域601与核心阵列区域603之间延伸的一部分。结果，每条字线624不再是字线方向上的连续层，并且阶梯区域601和核心阵列区域603之间的字线624上的不连续可以释放通过阶梯区域601和核心阵列区域603之间的字线624传播的应力，从而减少存储器叠层620的塌陷和阶梯结构605的移位的可能性。
另一方面，由于切割结构612不延伸通过桥接结构606，所以字线624仍然可以通过桥接结构606在核心阵列区域603中的沟道结构和阶梯区域601中的阶梯结构605之间延伸，从而仍然保持核心阵列区域603和阶梯区域601中的通过字线624的电连接。即，字线624在核心阵列区域603与阶梯区域601之间可以不完全分离。相反，仅字线624的在字线方向上位于核心阵列区域603和阶梯区域601之间的一部分被切割结构612切断以在字线624上形成不连续；根据一些实施方式，字线624的例如在桥接结构606上的剩余部分仍保留以维持电路径。在一些实施方式中，切割结构612沿着位线方向接触桥接结构606，使得字线624仅保留在核心阵列区域603与阶梯区域601之间的桥接结构606上。
在一些实施方式中，切割结构612包括电介质部分，该电介质部分包括交错的第一电介质层622和不同于第一电介质层622的第二电介质层626。即，根据一些实施方式，存储器叠层620的电介质层622保留作为切割结构612的电介质部分中的第一电介质层622，而存储器叠层620的导电层(字线)624被切割结构612的电介质部分中的第二电介质层626替换。在一些实施方式中，第一电介质层622包括氧化硅，第二电介质层626包括氮化硅，且导电层(字线)624包括金属，例如钨。即，根据一些实施方式，字线624的沿着x方向在核心阵列区域603与阶梯区域601之间延伸的部分由切割结构612的第二电介质层626替换。由于第二电介质层626中的电介质材料(例如，氮化硅)的硬度低于字线624中的金属材料(例如，钨)，所以第二电介质层626可以用作缓冲器以释放和/或吸收通过字线624传播的应力。如下文关于制造过程详细描述的，可通过限制一些缝隙结构608在x方向上的延伸(例如，在y方向上的桥接结构606之间)来形成切割结构612的电介质部分，以控制形成字线624的栅极替换工艺的范畴和范围。在一些实施方式中，如图6A所示，桥接结构606之间的每个缝隙结构608在y方向上不延伸到切割结构612中。
切割结构612还可以将存储器叠层620划分为多个堆叠结构。如图6B中所示，根据一些实施方式，3D存储装置600的存储器叠层620包括其中形成沟道结构的第一堆叠结构621。第一堆叠结构621可包括交错的导电层624和电介质层622，且每个沟道结构可垂直延伸穿过第一堆叠结构621。如图6B所示，根据一些实施方式，3D存储装置600的存储器叠层620还包括其中形成阶梯结构605的第二堆叠结构623。第二堆叠结构623也可以包括交错的导电层624和电介质层622。在一些实施方式中，第二堆叠结构623的交错的导电层624和电介质层622的边缘限定每个阶梯结构605的梯级。在一些实施方式中，虚设沟道结构611垂直地延伸穿过第二堆叠结构623。如图6B所示，根据一些实施方式，3D存储装置600的存储器叠层620还包括在第一堆叠结构621和第二堆叠结构623之间的切割结构612，使得第一堆叠结构621的导电层624由切割结构612与第二堆叠结构623的导电层624部分地分离。在一些实施方式中，第一堆叠结构621和第二堆叠结构623的电介质层622以及切割结构612的电介质层622是相同的连续层并且具有相同的电介质材料，诸如氧化硅。在一些实施方式中，桥接结构606也包括交错的导电层624和电介质层622，使得第二堆叠结构623的导电层624通过桥接结构606的导电层624(物理地和电气地)连接到第一堆叠结构621的导电层624。
应理解，存储器叠层620可以包括分别在图6B、图6A中的第一堆叠结构621和切割结构612，并且存储器叠层620还可以包括第三堆叠结构和另一切割结构(图6B中未示出)，其类似于图6B中的第一堆叠结构621和切割结构612，并且相对于第二堆叠结构623而与第一堆叠结构621和切割结构612对称地布置(即，第三堆叠结构和第二堆叠结构623之间的另一切割结构，以及第一堆叠结构621和第三堆叠结构之间的第二堆叠结构623)，使得第三堆叠结构的导电层624也可以通过另一切割结构而与第二堆叠结构623的导电层624部分地分离。
切割结构612的设计不限于3D存储装置600中的示例，在其他3D存储装置中可以有所变化。例如，图7A和图7B示出了根据本公开内容一些方面的具有阶梯结构的另一3D存储装置700的平面图、透视图和侧视图。3D存储装置700可以是图2和图3中的3D存储装置200和300的另一示例。3D存储装置700可类似于3D存储装置600，不同之处在于切割结构612的设计。因此，为了描述的方便，不再重复3D存储装置600和3D存储装置700之间的相同结构。
如图7A和图7B所示，3D存储装置700的切割结构612的电介质部分还可以包括包围交错的第一电介质层622和第二电介质层626的电介质沟槽702。即，电介质沟槽702可以围绕并接触交错的第一电介质层622和第二电介质层626。如图7B所示，电介质沟槽702还可以垂直地(在z方向上)延伸穿过存储器叠层620以围绕并且接触每个电介质层622或626。电介质沟槽702可以包括，例如填充有电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、高k电介质或其任何组合。在一些实施方式中，电介质沟槽702和虚设沟道结构611具有相同的电介质材料，诸如氧化硅。如以下关于制造过程详细描述的，电介质沟槽702和虚设沟道结构611可以通过相同的工艺形成，并且因此具有相同的电介质材料。
应当理解，在一些示例中，电介质沟槽702在x方向上的两侧中的至少一侧可以接触相邻的桥接结构606，使得电介质沟槽702在y方向上的两侧可以不是必需的。即，在不同的示例中，电介质沟槽702的侧面的数量可以变化。还应当理解，电介质沟槽702的形状不限于图7A中的矩形，在其他示例中可以是任何其他合适的形状。
除了电介质部分之外，在一些示例中，切割结构612还可以包括导电部分，以调整通过切割结构612传播的应力。导电部分可填充有硬度与电介质部分不同的导电材料，使得可以根据不同存储装置中的各种需要通过电介质部分和导电部分的设计来进一步调节切割结构612的应力释放功能。例如，图8示出了根据本公开内容一些方面的具有阶梯结构的又一3D存储装置800的平面图，并且图9示出了根据本公开内容一些方面的具有阶梯结构的又一3D存储装置900的平面图。3D存储装置800和900可以是图2和图3中的3D存储装置200和300的附加示例。3D存储装置800和900可以类似于3D存储装置600，不同之处在于切割结构612的设计。因此，为了描述的方便，不再重复3D存储装置600与3D存储装置800和900之间的相同结构。
如图8中所示，除了电介质部分之外，3D存储装置800的切割结构612还可以包括由交错的第一电介质层622和第二电介质层626(例如，如图6B中所示)包围的导电部分802。在一些实施方式中，导电部分802包括交错的导电层624和电介质层622。即，导电部分802可具有与存储器叠层620的第一堆叠结构621相同的材料。在一些实施方式中，导电部分802和字线624包括相同的导电材料，例如金属(例如，钨)。如下文关于制造过程详细描述的，导电部分802的导电层624和字线624可通过相同栅极替换工艺形成并因此具有相同的导电材料。如图8所示，切割结构612可进一步包括由导电部分802包围的伪缝隙结构804。就像用于在栅极替换工艺期间形成字线624的缝隙结构608一样，伪缝隙结构804可以用于在栅极替换工艺期间形成导电部分802。在一些实施方式中，缝隙结构608和伪缝隙结构804具有相同的材料。在一个示例中，缝隙结构608和伪缝隙结构804可以具有导电材料，诸如钨和多晶硅。在另一示例中，缝隙结构608和伪缝隙结构804可具有电介质材料，诸如氧化硅。然而，根据一些实施方式，切割结构612的导电部分802与切割结构612外部的字线624间隔开(例如，由电介质部分包围)以维持字线624上的在x方向上在核心阵列区域603与阶梯区域601之间的不连续。
如图8所示，在一些实施方式中，切割结构612包括各自为圆环形的多个导电部分802。应理解，切割结构612的导电部分的设计(例如，数量、形状和/或布局)不限于图8中的示例，在其他示例中可以有所变化。例如，如图9所示，3D存储装置900的切割结构612可以包括由交错的第一电介质层622和第二电介质层626包围的矩形环形状的单个导电部分902。切割结构612可进一步包括由导电部分902包围的伪缝隙结构904。还应理解，电介质沟槽702可与切割结构612的设计中的(多个)导电部分组合以进一步增加切割结构612的应力释放功能的灵活性。例如，如图9所示，切割结构612也可以包括围绕导电部分902的电介质沟槽702。
上文相对于在两个核心阵列区域603之间具有阶梯区域601的3D存储装置600、700、800和900(例如，图2中的3D存储装置200的示例)描述切割结构612。应理解，使用用于应力释放的切割结构来部分地分离核心阵列区域与阶梯区域之间的字线的构思可类似地应用于图1中的3D存储装置100，其中核心阵列区域在阶梯区域之间。例如，图10A和图10B示出了根据本公开内容一些方面的具有阶梯结构的又一3D存储装置1000的平面图和侧视图。3D存储装置1000可以是图1中的3D存储装置100的示例，为了描述的方便，可以不再详细地重复3D存储装置600和3D存储装置1000之间的类似结构。
3D存储装置1000可包括阶梯区域1001中的多个阶梯结构1005和核心阵列区域1003中的多个沟道结构(图10A和图10B中未示出，例如，图12A-12D中的沟道结构1210)。如图10A的平面图所示，根据一些实施方式，两个阶梯区域1001和核心阵列区域1003沿着x方向(字线方向)布置，并且核心阵列区域1003在两个阶梯区域1001之间。在y方向(位线方向)，3D存储装置1000可以包括由平行缝隙结构1008(例如，GLS)分离的多个块1002。根据一些实施方式，3D存储装置1000还包括各自在两个阶梯区域1001和核心阵列区域1003中沿着x方向延伸的缝隙结构1008。每个块1002还可以包括在y方向上由具有“H”形切口1010的缝隙结构1008中的一些分离的多个指状物1004。
如图10A所示，3D存储装置1000可以进一步包括阶梯区域1001中的多个虚设沟道结构(例如，图12C和图12D的侧视图中的虚设沟道结构1214)。不同于3D存储装置600、700、800和900，3D存储装置1000可不在阶梯区域1001中包括桥接结构，因为核心阵列区域1003没有被阶梯结构1005分离。
不同于3D存储装置500但类似于3D存储装置600、700、800和900，3D存储装置1000可进一步包括切割结构1012，其各自设置在相应阶梯结构1005与核心阵列区域1003中的沟道结构之间。如图10A的平面图中所示，根据一些实施方式，每个切割结构1012在x方向(字线方向)上在相应的阶梯区域1001与核心阵列区域1003之间。在一些实施方式中，切割结构1012沿y方向(位线方向)与缝隙结构1008间隔开。在一个示例中，如图10A所示，切割结构1012在y方向上的两端可以分别与两个相邻的缝隙结构1008间隔开。
如图10B中所示，3D存储装置1000可包括存储器叠层1020，其包括交错的导电层(字线)1024和电介质层1022。字线1024可在两个阶梯区域1001和核心阵列区域1003中延伸。例如，字线1024可从一个阶梯区域1001穿过核心阵列区域1003延伸到另一阶梯区域1001。不同于3D存储装置500的连续字线524，根据一些实施方式，由于切割结构1012的存在，3D存储装置1000的字线1024在x方向(字线方向)上在阶梯区域1001与核心阵列区域1003之间不连续。即，在一些实施方式中，切割结构1012切断字线1024的沿着x方向在阶梯区域1001与核心阵列区域1003之间延伸的部分。结果，每条字线1024在字线方向上不再是连续层，并且字线1024上的在阶梯区域1001和核心阵列区域1-03之间的不连续可以释放通过字线1024在阶梯区域1001和核心阵列区域1003之间传播的应力，从而减少存储器叠层1020的塌陷和阶梯结构1005的移位的可能性。
另一方面，由于切割结构1012与缝隙结构1008在位线方向上间隔开，因此字线1024仍可在位线方向上通过切割结构1012与缝隙结构1008之间的空间在核心阵列区域1003中的沟道结构与阶梯区域1001中的阶梯结构1005之间延伸，从而仍维持核心阵列区域1003与阶梯区域1001中通过字线1024的电连接。即，字线1024在核心阵列区域1003与阶梯区域1001之间可以不完全分离。相反，仅字线1024的在字线方向上在核心阵列区域1003和阶梯区域1001之间的部分被切割结构1012切断以在字线1024上形成不连续；根据一些实施方式，字线1024的剩余部分(例如，在位线方向上在切割结构1012与缝隙结构1008之间的空间中)仍保留以维持电路径。
类似于切割结构612，切割结构1012可包括电介质部分，该电介质部分包括交错的第一电介质层1022和不同于第一电介质层1022的第二电介质层1026。即，根据一些实施方式，存储器叠层1020的电介质层1022保留作为切割结构1012的电介质部分中的第一电介质层1022，而存储器叠层1020的导电层(字线)1024被切割结构1012的电介质部分中的第二电介质层1026替换。即，根据一些实施方式，字线1024的沿x方向在核心阵列区域1003与阶梯区域1001之间延伸的部分被切割结构1012的第二电介质层1026替换。由于第二电介质层1026中的电介质材料(例如，氮化硅)的硬度低于字线1024中的金属材料(例如，钨)，所以第二电介质层1026可以用作缓冲器以释放和/或吸收通过字线1024传播的应力。
切割结构1012还可将存储器叠层1020划分为多个堆叠结构。如图10B中所示，根据一些实施方式，3D存储装置600的存储器叠层1020包括其中形成有沟道结构的第一堆叠结构1021。第一堆叠结构1021可包括交错的导电层1024和电介质层1022，并且每个沟道结构可垂直延伸穿过第一堆叠结构1021。如图10B中所示，根据一些实施方式，3D存储装置1000的存储器叠层1020还包括第二堆叠结构1023和其中形成阶梯结构1005的第三堆叠结构1025。根据一些实施方式，第一堆叠结构1021设置在第二堆叠结构1023和第三堆叠结构1025之间。第二堆叠结构1023和第三堆叠结构1025都还可以包括交错的导电层1024和电介质层1022。在一些实施方式中，第二堆叠结构1023或第三堆叠结构1025的交错的导电层1024和电介质层1022的边缘限定了每个阶梯结构1005的梯级。在一些实施方式中，虚设沟道结构垂直地延伸穿过第二堆叠结构1023和第三堆叠结构1025。如图10B中所示，根据一些实施方式，3D存储装置1000的存储器叠层1020分别进一步包括在第一堆叠结构1021与第二堆叠结构1023之间以及在第一堆叠结构1021与第三堆叠结构1025之间的两个切割结构1012，使得第一堆叠结构1021的导电层1024由一个切割结构1012与第二堆叠结构1023的导电层1024部分地分离，且第一堆叠结构1021的导电层1024由另一切割结构1012与第三堆叠结构1025的导电层1024部分地分离。在一些实施方式中，第一堆叠结构1021、第二堆叠结构1023和第三堆叠结构1025的电介质层1022与切割结构1012的电介质层1022是相同的连续层并且具有相同的电介质材料，诸如氧化硅。
类似于切割结构612，切割结构1012的设计不限于3D存储装置1000中的示例，在其他3D存储装置中可以有所变化。上述切割结构612的任何合适的设计可类似地应用于切割结构1012。例如，在图11A的3D存储装置1100中，切割结构1012可以包括包围交错的第一电介质层1022和第二电介质层1026的电介质沟槽1102。切割结构1012还可包括由交错的第一电介质层1022和第二电介质层1026包围的导电部分1104。如图11A所示，间隔物1106可在x方向(字线方向)上形成在切割结构1012与缝隙结构1108之间。即，切割结构1012可以在x方向(字线方向)上与缝隙结构1108间隔开。间隔物1106可形成在核心阵列区域1003和阶梯区域1001中以进一步实现核心阵列区域1003与阶梯区域1001之间的字线的电连接。还应理解，缝隙结构1008和“H”形切口1010的设计在其他示例中也可变化。例如，在图11B的3D存储装置1101中，核心阵列区域1003中的缝隙结构1108可以在x方向(字线方向)上是连续的，即，不被“H”形切口1010分离。在阶梯区域1001中，缝隙结构1108可以不形成在图11B中的3D存储器1101中的块1002之间。
图14示出了根据本公开内容一些方面的具有3D存储装置的示例性系统1400的框图。系统1400可以是移动电话、台式计算机、膝上型计算机、平板电脑、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储装置的任何其他合适的电子设备。如图14所示，系统1400可以包括主机1408和具有一个或多个3D存储装置1404和存储器控制器1406的存储器系统1402。主机1408可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机1408可被配置为向存储装置1404发送数据或从存储装置1404接收数据。
3D存储装置1404可以是本文所公开的任何3D存储装置，例如图6A、6B、7A、7B、8、9、10A、10B、11A和11B中所示的3D存储装置600、700、800、900、1000和1100。在一些实施方式中，每个3D存储装置1404包括NAND闪存存储器。与本公开内容的范围一致，在核心阵列区域与沟道结构之间可以形成切割结构，以切断在核心阵列区与阶梯区之间延伸的部分字线。阶梯结构和沟道结构之间的电连接仍然可以由字线的剩余部分提供。结果，可以释放通过字线在两个区域之间传播的应力，从而减少由于应力而导致的存储器叠层塌陷和阶梯结构移位的可能性。
根据一些实施方式，存储器控制器1406(又称为控制器电路)耦合到3D存储装置1404和主机1408，并且被配置为控制3D存储装置1404。例如，控制器电路可以被配置为经由字线操作多个沟道结构。存储器控制器1406可以管理存储在3D存储装置1404中的数据，并且与主机1408通信。在一些实施方式中，存储器控制器1406被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器1406被设计用于在用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储装置的高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作。存储器控制器1406可以被配置为控制3D存储装置1404的操作，诸如读取、擦除和编程操作。存储器控制器1406还可以被配置为管理关于3D存储装置1404中存储的或要存储的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器1406还被配置为针对从3D存储器设备1404读取或向其写入的数据处理纠错码(ECC)。也可以由存储器控制器1406执行任何其他合适的功能，例如，格式化3D存储装置1404。存储器控制器1406可以根据特定通信协议与外部设备(例如，主机1408)通信。例如，存储器控制器1406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器1406和一个或多个3D存储装置1404可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(UFS)封装或eMMC封装。即，存储器系统1402可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图15A所示的一个示例中，存储器控制器1406和单个3D存储装置1404可以集成到存储卡1502中。存储卡1502可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡1502可进一步包括将存储卡1502与主机(例如，图14中的主机1408)电耦合的存储卡连接器1504。在如图15B所示的另一示例中，存储器控制器1406和多个3D存储装置1404可以被集成到SSD1506中。SSD 1506可进一步包括将SSD 1506与主机(例如，图14中的主机1408)电耦合的SSD连接器1508。在一些实施方式中，SSD 1506的存储容量和/或操作速度大于存储卡1502的存储容量和/或操作速度。
图12A-12D示出了根据本公开内容一些方面的用于形成具有阶梯结构的示例性3D存储装置的制造过程。图13示出了根据本公开内容一些实施方式的用于形成具有阶梯结构的示例性3D存储装置的方法1300的流程图。图12A-12D和图13中所示的3D存储装置的示例包括图6A、6B、7A、7B、8、9、10A、10B、11A和11B中所示的3D存储装置600、700、800、900、1000和1100。将一起描述图12A-12D和图13。应当理解，方法1300中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图13所示的不同的顺序执行。
参考图13，方法1300开始于操作1302，其中形成包括交错的第一电介质层和第二电介质层的堆叠结构。第一电介质层可包括氧化硅，第二电介质层可包括氮化硅。在一些实施方式中，为了形成堆叠结构，将第一电介质层和第二电介质层交替地沉积在衬底上方。衬底可以是硅衬底。
如图12A所示，在硅衬底1202上方形成包括多对第一电介质层1208和第二电介质层1206的堆叠结构(电介质叠层)1204。根据一些实施方式，电介质叠层1204包括垂直交错的第一电介质层1208和第二电介质层1206。第一电介质层1208和第二电介质层1206可以交替地沉积在硅衬底1202上方以形成电介质叠层1204。在一些实施方式中，每个第一电介质层1208包括氧化硅层，且每个第二电介质层1206包括氮化硅层。电介质叠层1204可通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
方法1300前进到操作1304，如图13所示，其中在堆叠结构的第一区域中形成多个沟道结构。每个沟道结构可以垂直延伸穿过堆叠结构。在一些实施方式中，为了形成沟道结构，形成垂直延伸穿过堆叠结构的沟道孔，并且在沟道孔的侧壁上方依次形成存储器膜和半导体沟道。
如图12A所示，沟道结构1210可以形成在电介质叠层1204的核心阵列区域1201中，其可以在电介质叠层1204的中间(例如，在3D存储装置1000、1100和1101中)或两侧上(例如，在3D存储装置600、700、800和900中)。为了形成每个沟道结构1210，可以首先形成沟道孔(未示出)，该沟道孔是垂直延伸穿过电介质叠层1204的开口。在一些实施方式中，形成多个开口，使得每个开口变为用于在稍后工艺中生长个体沟道结构1210的位置。在一些实施方式中，用于形成沟道结构1210的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深离子反应蚀刻(DRIE)。如图12A所示，存储器膜(包括阻挡层、存储层和隧穿层)和半导体沟道以此顺序沿着沟道孔的侧壁和底表面依次形成。在一些实施方式中，首先沿着沟道孔的侧壁和底表面沉积存储器膜，然后在存储器膜上方沉积半导体沟道。随后可以使用一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合，按顺序沉积阻挡层、存储层和隧穿层，以形成存储器膜。然后，可通过使用一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适工艺或其任何组合，在存储器膜的隧穿层上方沉积半导体材料(例如多晶硅)来形成半导体沟道。在一些实施方式中，随后沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成沟道结构1210的存储器膜和半导体沟道。
方法1300前进到操作1306，如图13所示，其中在堆叠结构的第二区域中形成阶梯结构。如图12B中所示，阶梯结构1212可形成在电介质叠层1204的阶梯区域1203中，其可在电介质叠层1204的中间(例如，在3D存储装置600、700、800和900中)或两侧上(例如，在3D存储装置1000、1100和1101中)。阶梯结构1212可以通过对朝向硅衬底1202的电介质叠层1204的电介质层对执行多个所谓的“修整-蚀刻”循环来形成。由于重复的修整-蚀刻循环施加到电介质叠层1204的电介质层对，所以电介质叠层1204可以具有一个或多个倾斜边缘和比底部电介质层对短的顶部电介质层对，如图12B所示。
方法1300前进到操作1308，如图13所示，其中形成电介质沟槽和在第二区域中的多个虚设沟道结构。可以在相同的工艺中形成虚设沟道结构和电介质沟槽，使得电介质沟槽和虚设沟道结构包括相同的电介质材料。可以在第一区域和第二区域之间形成电介质沟槽。
如图12C所示，形成了虚设沟道结构1214和电介质沟槽1216。虚设沟道结构1214可以形成在电介质叠层1204的阶梯区域1203中。每个虚设沟道结构1214可以垂直延伸通过电介质叠层1204。电介质沟槽1216可以形成在阶梯区域1203和核心阵列区域1201之间。电介质沟槽1216也可以垂直延伸穿过电介质叠层1204。在一些实施方式中，在相同的工艺中形成电介质沟槽1216和虚设沟道结构1214。为了形成电介质沟槽1216和虚设沟道结构1214，可以使用湿法蚀刻和/或干法蚀刻(例如DIE)穿过电介质叠层1204形成电介质沟槽开口和虚设沟道孔。然后，可以使用一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合，将例如氧化硅的电介质材料沉积到电介质沟槽开口和虚设沟道孔中，以形成电介质沟槽1216和虚设沟道结构1214。结果，电介质沟槽1216和虚设沟道结构1214可以具有相同的电介质材料，例如氧化硅。应当理解，在一些示例中，取决于如上详细描述的切割结构的设计，可以不形成电介质沟槽1216。
方法1300前进到操作1310，如图13所示，其中用导电层替换每个第二电介质层的第一部分，使得导电层在阶梯结构和多个沟道结构之间部分地被第二电介质层的剩余部分分离。导电层可以包括金属。在一些实施方式中，电介质沟槽包围第二电介质层的剩余部分。在一些实施方式中，为了替换每个第二电介质层的第一部分，分别在第一区域和第二区域中形成第一缝隙开口和第二缝隙开口，通过第一缝隙开口和第二缝隙开口去除每个第二电介质层的第一部分以形成凹槽，且通过第一缝隙开口和第二缝隙开口将导电层沉积到凹槽中。在一些实施方式中，在替换每个第二电介质层的第一部分的相同过程中，用导电层替换每个第二电介质层的第二部分。第二电介质层的第二部分可以由第二电介质层的剩余部分包围。
如图12D所示，使用栅极替换工艺用导电层1207替换每个第二电介质层1206的在核心阵列区域1201和阶梯区域1203中的部分(例如，在图12C中)，使得导电层1207在沟道结构1210与阶梯结构1212之间部分地由被电介质沟槽1216包围的第二电介质层1206的剩余部分分离。根据一些实施方式，包括电介质沟槽1216与交错的第一电介质层1208和第二电介质层1206的剩余部分的切割结构1220由此形成在核心阵列区域1201与阶梯区域1203之间。尽管图12D中未示出，但是应当理解，在一些示例中，每个第二电介质层1206的在切割结构1220内部(例如，由电介质沟槽1216围绕)的部分也可以由导电层1207替换，使得在切割结构1220内部(例如，在核心阵列区域1201和阶梯区域1203之间)的导电层1207可以由第二电介质层1206的剩余部分包围。然而，切割结构1220内部的导电层1207可以与核心阵列区域1201和阶梯区域1203中的导电层不连续。根据一些实施方式，由此用存储器叠层1205替换电介质叠层1204(例如，在图12C中)。
栅极替换工艺可包括在核心阵列区域1201和阶梯区域1203中但不在其间的其中将形成切割结构1220的区域中(例如，在电介质沟槽1216内)形成缝隙开口(图12D中未示出，例如，对应于缝隙结构608和1008)。每个缝隙开口可以垂直延伸穿过电介质叠层1204。在一些实施方式中，在其中将形成切割结构1220的区域内部(例如，在电介质沟槽1216内)形成伪缝隙开口(图12D中未示出，例如，对应于伪缝隙结构804和904)。在一些实施方式中，用于形成缝隙开口和伪缝隙开口的制造工艺包括穿过电介质叠层1204的湿法蚀刻和/或干法蚀刻，例如DRIE。
栅极替换工艺然后可以包括通过缝隙开口去除每个第二电介质层1206的在核心阵列区域1201和阶梯区域1203中的部分(例如，在图12C中)以形成凹槽(未示出)，使得每个第二电介质层1206在切割结构1220内部的剩余部分保持完整(例如，在核心阵列区域1201和阶梯区域1203之间并且由电介质沟槽1216包围)。应理解，在一些示例中，也可通过伪缝隙开口去除每个第二电介质层1206在切割结构1220内部的部分。在一些实施方式中，可从缝隙开口(以及在一些示例中的伪缝隙开口)施加湿法蚀刻剂以去除第二电介质层1206的部分。通过控制蚀刻速率和/或蚀刻时间，湿法蚀刻剂不会一直移动到完全去除第二电介质层1206，从而留下第二电介质层1206在核心阵列区域1201和阶梯区域1203之间的剩余部分(例如，在切割结构1220内部和由电介质沟槽1216包围)。
栅极替换工艺还可以包括通过缝隙开口将导电层沉积到凹槽中。如图12D所示，将导电层1207(包括栅电极和粘合层)通过缝隙开口(以及在一些示例中的伪缝隙开口)沉积到凹槽(未示出)中。在一些实施方式中，在导电层1207之前将栅极电介质层沉积到凹槽中，以使得将导电层1207沉积在栅极电介质层上。可以使用一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合来沉积导电层1207，例如金属层。在一些实施方式中，导电层1207完全填充凹槽，且因此在沉积导电层1207之后分别与电介质沟槽1216(如图12D中所示)或第二电介质层1206的剩余部分(在其中未形成电介质沟槽1216的示例中)接触。
根据本公开内容的一方面，一种3D存储装置包括在第一区域中的多个沟道结构、在第二区域中的阶梯结构、以及在第一区域和第二区域中延伸的字线。第一区域和第二区域沿第一方向布置。字线在第一方向上在第一区域和第二区域之间是不连续的。
在一些实施方式中，3D存储装置还包括阶梯结构与多个沟道结构之间的切割结构。在一些实施方式中，切割结构切断字线的沿着第一方向在第一区域和第二区域之间延伸的部分。
在一些实施方式中，切割结构包括电介质部分，电介质部分包括交错的第一电介质层和第二电介质层。
在一些实施方式中，第一电介质层包括氧化硅，第二电介质层包括氮化硅。
在一些实施方式中，切割结构的电介质部分还包括包围交错的第一和第二电介质层的电介质沟槽。
在一些实施方式中，3D存储装置还包括在第二区域中的多个虚设沟道结构。在一些实施方式中，电介质沟槽和虚设沟道结构包括相同的电介质材料。
在一些实施方式中，切割结构还包括由交错的第一和第二电介质层包围的导电部分。
在一些实施方式中，导电部分和字线包括相同的导电材料。
在一些实施方式中，3D存储装置还包括第二区域中的桥接结构。在一些实施方式中，桥接结构和阶梯结构沿着垂直于第一方向的第二方向设置。在一些实施方式中，字线在沟道结构与阶梯结构之间延伸穿过桥接结构。
在一些实施方式中，切割结构沿着第二方向接触桥接结构。
在一些实施方式中，3D存储装置还包括沿着第一方向在第一区域和第二区域中延伸的缝隙结构。在一些实施方式中，切割结构沿着垂直于第一方向的第二方向与缝隙结构间隔开。
根据本公开内容的另一方面，一种3D存储装置包括：第一堆叠结构，包括交错的第一导电层和第一电介质层；多个沟道结构，延伸穿过第一堆叠结构；第二堆叠结构，包括交错的第二导电层和第二电介质层；以及第一切割结构，位于第一堆叠结构和第二堆叠结构之间。第二堆叠结构的交错的第二导电层和第二电介质层的边缘限定阶梯。第一堆叠结构的第一导电层由第一切割结构与第二堆叠结构的第二导电层部分地分离。
在一些实施方式中，第一切割结构包括电介质部分，电介质部分包括交错的第三电介质层和第四电介质层。
在一些实施方式中，第一切割结构的电介质部分还包括包围交错的第三和第四电介质层的电介质沟槽。
在一些实施方式中，3D存储装置还包括延伸穿过第二堆叠结构的多个虚设沟道结构。在一些实施方式中，电介质沟槽和虚设沟道结构包括相同的电介质材料。
在一些实施方式中，第一切割结构还包括由交错的第三和第四电介质层包围的导电部分。
在一些实施方式中，导电部分以及第一和第二堆叠结构的第一和第二导电层包括相同的导电材料。
在一些实施方式中，第一切割结构的第一电介质层以及第一和第二堆叠结构的第一和第二电介质层包括相同的电介质材料。
在一些实施方式中，3D存储装置还包括第三堆叠结构，第三堆叠结构包括交错的第三导电层和第五电介质层、延伸穿过第三堆叠结构的多个沟道结构，以及在第三堆叠结构与第二堆叠结构之间的第二切割结构。在一些实施方式中，第三堆叠结构的第三导电层由第二切割结构与第二堆叠结构的第二导电层部分地分离。
在一些实施方式中，第二堆叠结构设置在第一堆叠结构和第三堆叠结构之间。
在一些实施方式中，3D存储装置还包括桥接结构，桥接结构包括交错的第四导电层和第六电介质层。在一些实施方式中，第二堆叠结构的第二导电层通过桥接结构的第四导电层连接到第一堆叠结构的第一导电层。
在一些实施方式中，3D存储装置还包括第四堆叠结构，第四堆叠结构包括交错的第五导电层和第七电介质层；以及在第一堆叠结构与第四堆叠结构之间的第三切割结构。在一些实施方式中，第四堆叠结构的交错的第五导电层和第七电介质层的边缘限定另一阶梯。在一些实施方式中，第一堆叠结构的第一导电层由第三切割结构与第四堆叠结构的第五导电层部分地分离。
在一些实施方式中，第一堆叠结构设置在第二堆叠结构和第四堆叠结构之间。
根据本公开内容的又一方面，一种系统包括被配置为存储数据的3D存储装置。3D存储装置包括第一区域中的多个沟道结构、第二区域中的阶梯结构，以及在第一区域和第二区域中延伸的字线。第一区域和第二区域沿第一方向布置。字线在第一方向上在第一区域和第二区域之间是不连续的。系统还包括控制器电路，该控制器电路耦合到3D存储装置并且被配置为经由字线操作多个沟道结构。
根据本公开内容的又一方面，公开了一种用于形成3D存储装置的阶梯结构的方法。形成包括交错的第一电介质层和第二电介质层的堆叠结构。在堆叠结构的第一区域中形成多个沟道结构。在堆叠结构的第二区域中形成阶梯结构。用导电层替换第二电介质层中的每一个的第一部分，使得导电层在阶梯结构与多个沟道结构之间部分地被第二电介质层的剩余部分分离。
在一些实施方式中，在替换之前，形成包围第二电介质层的剩余部分的电介质沟槽。
在一些实施方式中，在形成电介质沟槽的相同工艺中在第二区域中形成多个虚设沟道结构，使得电介质沟槽和虚设沟道结构包括相同的电介质材料。
在一些实施方式中，在替换每个第二电介质层的第一部分的相同工艺中用导电层替换每个第二电介质层的第二部分。在一些实施方式中，第二电介质层的第二部分由第二电介质层的剩余部分包围。
在一些实施方式中，为了替换每个第二电介质层的第一部分，分别在第一区域和第二区域中形成第一缝隙开口和第二缝隙开口，通过第一缝隙开口和第二缝隙开口去除每个第二电介质层的第一部分以形成凹槽，以及通过第一缝隙开口和第二缝隙开口将导电层沉积到凹槽中。
在一些实施方式中，第一电介质层包括氧化硅，第二电介质层包括氮化硅。
在一些实施方式中，导电层包括金属。
可以容易地修改特定实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同变换的含义和范围内。
本公开内容的广度和范围不应受上述示例性实施方式中的任一个限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (31)

1.一种三维(3D)存储装置，包括：
在第一区域中的多个沟道结构；
在第二区域中的阶梯结构，所述第一区域和所述第二区域沿第一方向布置；以及
在所述第一区域和所述第二区域中延伸的字线，
其中，所述字线在第一方向上在所述第一区域和所述第二区域之间是不连续的。
2.根据权利要求1所述的3D存储装置，还包括：
切割结构，位于所述阶梯结构与所述多个沟道结构之间，其中，所述切割结构切断所述字线的沿着所述第一方向在所述第一区域和所述第二区域之间延伸的部分。
3.根据权利要求2所述的3D存储装置，其中，所述切割结构包括电介质部分，所述电介质部分包括交错的第一电介质层和第二电介质层。
4.根据权利要求3所述的3D存储装置，其中，所述第一电介质层包括氧化硅，所述第二电介质层包括氮化硅。
5.根据权利要求3或4所述的3D存储装置，其中，所述切割结构的电介质部分还包括包围所述交错的第一电介质层和第二电介质层的电介质沟槽。
6.根据权利要求5所述的3D存储装置，还包括在所述第二区域中的多个虚设沟道结构，其中，所述电介质沟槽和所述虚设沟道结构包括相同的电介质材料。
7.根据权利要求3-6中任一项所述的3D存储装置，其中，所述切割结构还包括由所述交错的第一电介质层和第二电介质层包围的导电部分。
8.根据权利要求7所述的3D存储装置，其中，所述导电部分和所述字线包括相同导电材料。
9.根据权利要求2-8中任一项所述的3D存储装置，还包括所述第二区域中的桥接结构，
其中，所述桥接结构和所述阶梯结构沿着垂直于所述第一方向的第二方向设置；并且
所述字线在所述沟道结构与所述阶梯结构之间延伸穿过所述桥接结构。
10.根据权利要求9所述的3D存储装置，其中，所述切割结构沿着所述第二方向接触所述桥接结构。
11.根据权利要求2-8中任一项所述的3D存储装置，还包括沿着所述第一方向在所述第一区域和所述第二区域中延伸的缝隙结构，
其中，所述切割结构沿着垂直于所述第一方向的第二方向与所述缝隙结构间隔开。
12.一种三维(3D)存储装置，包括：
第一堆叠结构，包括交错的第一导电层和第一电介质层；
多个沟道结构，延伸穿过所述第一堆叠结构；
第二堆叠结构，包括交错的第二导电层和第二电介质层，其中，所述第二堆叠结构的交错的第二导电层和第二电介质层的边缘限定多个阶梯；以及
第一切割结构，位于所述第一堆叠结构和所述第二堆叠结构之间，
其中，所述第一堆叠结构的第一导电层由所述第一切割结构与所述第二堆叠结构的第二导电层部分地分离。
13.根据权利要求12所述的3D存储装置，其中，所述第一切割结构包括电介质部分，所述电介质部分包括交错的第三电介质层和第四电介质层。
14.根据权利要求13所述的3D存储装置，其中，所述第一切割结构的电介质部分还包括包围所述交错的第三电介质层和第四电介质层的电介质沟槽。
15.根据权利要求14所述的3D存储装置，还包括延伸穿过所述第二堆叠结构的多个虚设沟道结构，其中，所述电介质沟槽和所述虚设沟道结构包括相同的电介质材料。
16.根据权利要求13-15中任一项所述的3D存储装置，其中，所述第一切割结构还包括由所述交错的第三电介质层和第四电介质层包围的导电部分。
17.根据权利要求16所述的3D存储装置，其中，所述导电部分以及所述第一堆叠结构和所述第二堆叠结构的所述第一导电层和所述第二导电层包括相同的导电材料。
18.根据权利要求13-17中任一项所述的3D存储装置，其中，所述第一切割结构的第一电介质层以及所述第一堆叠结构和所述第二堆叠结构的所述第一电介质层和所述第二电介质层包括相同的电介质材料。
19.根据权利要求13-18中任一项所述的3D存储装置，还包括：
第三堆叠结构，所述第三堆叠结构包括交错的第三导电层和第五电介质层；
多个沟道结构，延伸穿过所述第三堆叠结构；以及
第二切割结构，位于所述第三堆叠结构与所述第二堆叠结构之间，
其中，所述第三堆叠结构的第三导电层由所述第二切割结构与所述第二堆叠结构的第二导电层部分地分离。
20.根据权利要求19所述的3D存储装置，其中，所述第二堆叠结构设置在所述第一堆叠结构和所述第三堆叠结构之间。
21.根据权利要求19或20所述的3D存储装置，还包括桥接结构，所述桥接结构包括交错的第四导电层和第六电介质层，
其中，所述第二堆叠结构的第二导电层通过所述桥接结构的第四导电层连接到所述第一堆叠结构的第一导电层。
22.根据权利要求13-18中任一项所述的3D存储装置，还包括：
第四堆叠结构，所述第四堆叠结构包括交错的第五导电层和第七电介质层，其中，所述第四堆叠结构的所述交错的第五导电层和第七电介质层的边缘限定另一多个阶梯；以及
第三切割结构，位于所述第一堆叠结构与所述第四堆叠结构之间，
其中，所述第一堆叠结构的第一导电层由所述第三切割结构与所述第四堆叠结构的第五导电层部分地分离。
23.根据权利要求22所述的3D存储装置，其中，所述第一堆叠结构设置在所述第二堆叠结构和所述第四堆叠结构之间。
24.一种系统，包括：
三维(3D)存储装置，被配置为存储数据，所述3D存储装置包括：
第一区域中的多个沟道结构；
第二区域中的阶梯结构，所述第一区域和所述第二区域沿第一方向布置；以及
在所述第一区域和所述第二区域中延伸的字线，
其中，所述字线在第一方向上在所述第一区域和所述第二区域之间是不连续的；以及
控制器电路，所述控制器电路耦合到所述3D存储装置并且被配置为经由所述字线操作所述多个沟道结构。
25.一种用于形成三维(3D)存储装置的方法，包括：
形成包括交错的第一电介质层和第二电介质层的堆叠结构；
在所述堆叠结构的第一区域中形成多个沟道结构；
在所述堆叠结构的第二区域中形成阶梯结构；以及
用导电层替换所述第二电介质层中的每一个的第一部分，使得所述导电层在所述阶梯结构与所述多个沟道结构之间部分地被所述第二电介质层的剩余部分分离。
26.根据权利要求25所述的方法，还包括在替换之前，形成包围所述第二电介质层的剩余部分的电介质沟槽。
27.根据权利要求26所述的方法，还包括在形成所述电介质沟槽的相同工艺中在所述第二区域中形成多个虚设沟道结构，使得所述电介质沟槽和所述虚设沟道结构包括相同的电介质材料。
28.根据权利要求25-27中任一项所述的方法，还包括，在替换每个第二电介质层的第一部分的相同工艺中用导电层替换每个第二电介质层的第二部分，
其中，所述第二电介质层的所述第二部分由所述第二电介质层的剩余部分包围。
29.根据权利要求25-28中任一项所述的方法，其中，替换每个第二电介质层的所述第一部分包括：
分别在所述第一区域和所述第二区域中形成第一缝隙开口和第二缝隙开口；
通过所述第一缝隙开口和所述第二缝隙开口去除每个第二电介质层的所述第一部分以形成凹槽；以及
通过所述第一缝隙开口和所述第二缝隙开口将所述导电层沉积到所述凹槽中。
30.根据权利要求25-29中任一项所述的方法，其中，所述第一电介质层包括氧化硅，并且所述第二电介质层包括氮化硅。
31.根据权利要求25-30中任一项所述的方法，其中，所述导电层包括金属。
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