CN115910769A - 用于在形成半导体器件时抛光电介质层的方法 - Google Patents

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Abstract

本公开涉及用于在形成半导体器件时抛光电介质层的方法。提供了在形成诸如三维(3D)存储器件的半导体器件时使用自动停止浆料抛光电介质层的方法。例如，在阶梯区域和核心阵列区域中形成堆叠结构。堆叠结构包括多个交错的第一材料层和第二材料层。交错的第一材料层和第二材料层的边缘在阶梯区域中的堆叠结构的一侧上限定阶梯结构。在阶梯区域和堆叠结构外部的外围区域之上形成电介质层。电介质层包括从堆叠结构的突起。使用自动停止浆料抛光电介质层，以去除电介质层的突起。

Description

用于在形成半导体器件时抛光电介质层的方法
本申请为分案申请，其原申请是于2021年2月7日(国际申请日为2020年12月23日)向中国专利局提交的专利申请，申请号为202080004572.0，发明名称为“用于在形成半导体器件时抛光电介质层的方法”。
技术领域
本公开涉及半导体制造方法。
背景技术
化学机械抛光(CMP，也称为化学机械平面化)是通过化学蚀刻和自由磨料机械抛光的组合使晶片表面光滑的工艺。单凭机械研磨会造成太多的表面损伤，而单凭湿法蚀刻无法获得良好的平面度。大多数化学反应是各向同性的，并以不同的速度蚀刻不同的晶面。CMP同时涉及这两个工艺。
在半导体制造中，CMP工艺用于使电介质、多晶硅或金属层(例如，铜、铝、钨等)平面化，以使它们准备好用于随后的光刻步骤，避免了在感光层的照明期间的深度聚焦问题。这是用于深亚微米半导体器件制造的优选平面化步骤。
发明内容
在一个方面，公开了一种用于形成三维(3D)存储器件的方法。堆叠结构形成在阶梯区域和核心阵列区域中。堆叠结构包括多个交错的第一材料层和第二材料层。交错的第一材料层和第二材料层的边缘在阶梯区域中的堆叠结构的一侧上限定阶梯结构。电介质层形成在阶梯区域和堆叠结构外部的外围区域之上。电介质层包括从堆叠结构的突起。使用自动停止浆料抛光电介质层，以去除电介质层的突起。
在另一方面，公开了一种用于形成3D存储器件的方法。在外围区域、核心阵列区域以及在外围区域和核心阵列区域之间的阶梯区域之上形成电介质层，使得电介质层的顶表面从外围区域通过阶梯区域升高到核心阵列区域。去除电介质层的在核心阵列区域之上的部分。将自动停止浆料直接施加到电介质层的顶表面上。将向下的力施加到直接在电介质层的顶表面上的自动停止浆料，以抛光电介质层。
在另一方面，公开了一种用于形成半导体器件的方法。将电介质层沉积在半导体结构以及该半导体结构外部和下方的区域之上。半导体结构的一侧是倾斜的。去除电介质层的部分以暴露出半导体结构的平面顶表面，使得电介质层的形貌包括在半导体结构的倾斜侧的正上方的突起以及在半导体结构的顶表面上方的台阶高度。使用自动停止浆料抛光电介质层，直到电介质层的形貌的突起和台阶高度变平为止。
附图说明
并入本文中并构成说明书的一部分的附图示出了本公开的各方面，并且与说明书一起进一步用于解释本公开并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些方面的具有多个3D存储器件芯片的示例性晶片的平面图。
图2A-2H示出了根据本公开的一些方面的用于形成3D存储器件的示例性制造工艺。
图3A和图3B示出了根据本公开的一些方面的示例性自动停止浆料的抛光机制。
图4示出了根据本公开的一些方面的使用自动停止浆料的示例性抛光工艺。
图5是根据本公开的一些方面的用于形成3D存储器件的示例性方法的流程图。
图6是根据本公开的一些方面的用于形成图5中的3D存储器件的示例性方法的详细流程图。
将参考附图描述本公开的各方面。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成触点、互连线和/或过孔)和一个或多个电介质层。
在制造诸如3D NAND存储器件的3D存储器件时，需要通过CMP对带有形貌的电介质层(例如氧化硅层)的顶表面进行平面化。例如，在升高的堆叠结构的侧面处形成阶梯结构后，沉积电介质层，例如原硅酸四乙酯(TEOS)氧化硅层，以覆盖阶梯结构以及堆叠结构的其他区域(例如，核心阵列区域)以及升高的堆叠结构外部和下方的下部区域。由于被沉积的电介质层覆盖的不同区域的高度变化，突起和台阶高度可能会出现在电介质层的形貌中，需要在施加到堆叠结构的后续工艺(例如，穿过堆叠结构形成沟道结构)之前通过CMP将该突起和台阶高度去除。
常规地，在CMP中使用高选择性浆料(HSS)结合停止层来抛光覆盖阶梯结构的上述带有形貌的电介质层。用于抛光电介质层的高选择性浆料具有氧化硅相对于氮化硅的高选择性，使得氮化硅层可以作为CMP停止层覆盖核心阵列区域中的堆叠结构的顶表面，以控制CMP工艺的终点。然而，在CMP期间，相同的氮化硅层也覆盖并保护堆叠结构外部的带有形貌的电介质层。结果，台阶高度保持在堆叠结构外部的下部区域和堆叠结构中的核心阵列区域之间，这需要额外的蚀刻和CMP工艺来消除该台阶高度。实际上，残留的台阶高度甚至可以保留在若干后续工艺中，从而导致影响生产良率的缺陷。
此外，由于沿不同方向(例如，字线方向和位线方向)的结构的布局不同，因此在一个方向上进行CMP后，CMP在不同方向上的不同载荷也可能由于过度抛光而导致电介质层的顶表面上的下陷。该下陷可能在后续沉积工艺中捕获各种残留物，这些残留物难以去除并且还在最终产品中造成缺陷。
除了由CMP之后的残留台阶高度和下陷引起的各种问题之外，在CMP工艺期间去除在阶梯结构正上方的电介质层中的突起也向常规CMP工艺引入了另外的问题。因为突起还被氮化硅CMP停止层覆盖，氮化硅CMP停止层相对于氧化硅具有高CMP选择性(例如～12)，所以在抛光突起时去除速率显著降低，从而降低了产量并增加了生产成本。
为了解决上述问题，本公开提出了一种解决方案，其中在制造3D存储器件时，使用高选择性浆料和CMP停止层的常规CMP工艺被替换为使用没有任何CMP停止层的自动停止浆料(ASS)的改进的CMP工艺，以抛光电介质层，例如上述覆盖阶梯结构的带有形貌的电介质层。与高选择性浆料不同，使用自动停止浆料的CMP工艺的终点不依赖于CMP相对于停止层的选择性，而是依赖于浆料的压力敏感性，因为CMP接触面积在表面平整度改变时的工艺期间发生改变。即，保留在电介质层的形貌上的表面特征可以防止使用自动停止浆料停止CMP工艺。结果，可以通过本文公开的CMP工艺防止残留的台阶高度和下陷，从而避免了需要额外的CMP工艺来去除台阶高度以及减少在后续工艺中由台阶高度和下陷引起的缺陷。此外，通过消除CMP停止层，特别是在去除突起时，可以提高CMP工艺的去除速率，以提高产量并降低成本。
尽管本文相对于覆盖3D存储器件中的阶梯结构的电介质层描述了使用自动停止浆料的CMP工艺，但是与本公开的范围一致，本文公开的CMP工艺可以应用于任何合适的半导体器件中的任何合适的带有形貌的电介质层(例如，具有诸如突起、凹陷、台阶高度等的表面特征)，所述半导体器件包括但不限于逻辑器件(例如，中央处理单元(CPU)、图形处理单元(GPU)、以及应用处理器(AP))、易失性存储器件(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))、非易失性存储器件(例如，NAND闪存、NOR闪存)、或其在2D、2.5D或3D架构中的任何组合。
例如，图1示出了根据本公开的一些方面的具有多个3D存储器件芯片104的示例性晶片100的平面图。晶片100可以包括多个框格(shot)102，每个框格包括四个管芯，例如由切割线106隔开的四个管芯，例如四个3D存储器件芯片104。如图1所示，每个3D存储器件芯片104可以包括堆叠结构108，例如具有交错的导电层(例如，栅极线/字线)和电介质层(例如，栅极到栅极电介质)的存储器堆叠层，该堆叠结构108从周围的下部区域升高。在一些实施方式中，堆叠结构108包括在堆叠结构108的一侧或多侧上的阶梯结构110。阶梯结构110可以具有从堆叠结构108外部的周围的下部区域到堆叠结构108内的内部区域升高的倾斜轮廓。基于其中的结构的不同高度水平，可以将3D存储器件芯片104分为三个区域：核心阵列区域(点图案填充)、阶梯区域(对角图案填充)和外围区域(无填充)。如图1所示，在一些实施方式中，堆叠结构108在核心阵列区域和阶梯区域中，并且堆叠结构108的阶梯结构110在堆叠结构108的侧面上的阶梯区域中。存储单元阵列可以以例如NAND存储串的阵列的形式形成在核心阵列区域中，每个NAND存储串垂直延伸穿过堆叠结构108。在一些实施方式中，外围区域是堆叠结构108外部的周围的下部区域。例如，切割线106可以在外围区域中。诸如密封环、测试焊盘、对准标记等的其他保护、测试或测量结构也可以在外围区域中。
如以下详细描述的，在制造3D存储器件芯片104的某些阶段中，外围区域、阶梯区域和核心阵列区域中的结构的不同高度水平可以导致在外围区域、阶梯区域和核心阵列区域上形成带有形貌的电介质层，该电介质层需要使用例如CMP来进行平面化(抛光)以形成平面电介质层。例如，外围区域中的结构(例如切割线106)可以具有最低的高度水平，堆叠结构108在核心阵列区域中的部分可以具有最高的高度水平，并且阶梯区域中的阶梯结构110可以具有从外围区域到核心阵列区域逐渐增加的高度水平。高度水平的差异可能导致沉积的电介质层的形貌中的各种表面特征，例如突起、凹陷和台阶高度。
外围区域中的结构的布局沿不同方向也可以不同。例如，如图1所示，切割线106沿着x方向(例如，3D存储器件芯片104的字线方向)的厚度可以大于切割线106沿着垂直于x方向的y方向(例如，3D存储器件芯片104的位线方向)的厚度。如上所述，结构在x方向和y方向上的不均匀布局可能导致CMP工艺的不均匀载荷。例如，相同的CMP条件可能适合于一个方向上的图案，同时由于两个方向之间的不同载荷而导致另一方向上的图案的过度抛光。
图2A-图2H示出了根据本公开的一些方面的用于形成3D存储器件的示例性制造工艺。图5是根据本公开的一些方面的用于形成3D存储器件的示例性方法500的流程图。将一起描述图2A-图2H和图5。应当理解，方法500中示出的操作不是穷举的，并且也可以在任何所示的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图5所示的顺序不同的顺序执行。
在一些实施方式中，通过图2A-图2H和图5中描绘的示例性制造工艺所形成的3D存储器件是图1中的3D存储器件芯片104的示例，并且示例性制造工艺包括抛光工艺的示例，例如，使用自动停止浆料的CMP，以用于抛光覆盖外围区域、阶梯区域和核心阵列区域的电介质层，如上关于图1所述。应当理解，示例性抛光工艺可以施加到用于任何其他合适的半导体器件的制造工艺，所述制造工艺包括抛光电介质层，该电介质层既在升高的半导体结构之上，又在升高的半导体结构外部和下方的下部区域之上。
参考图5，方法500开始于操作502，其中在阶梯区域和核心阵列区域中形成堆叠结构。堆叠结构可以包括多个交错的第一材料层和第二材料层。交错的第一材料层和第二材料层的边缘可以在阶梯区域中的堆叠结构的一侧上限定阶梯结构。在一些实施方式中，第一材料层包括氧化硅，并且第二材料层包括氮化硅。
如图2A所示，在衬底200上方形成包括多对第一材料层206和第二材料层204的堆叠结构202(例如，图1中的堆叠结构108的一个示例)。也就是说，根据一些实施方式，堆叠结构202包括垂直交错的第一材料层206和第二材料层204。可以使用一种或多种薄膜沉积工艺将第一材料层206和第二材料层204交替沉积在衬底200上方以形成堆叠结构202，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
注意，在图2A-图2H中包括x、y和z轴以帮助示出3D存储器件中的部件的空间关系。像在图1中那样，在图2A-图2H中包括x和y轴以示出晶片平面中的两个垂直横向方向：x方向是3D存储器件的字线方向，而y方向是3D存储器件的位线方向。3D存储器件的衬底200包括在x-y平面中横向延伸的两个横向表面：在晶片的正面上的其上可以形成3D存储器件的顶表面，以及在晶片的与正面相对的背面上的底表面。z轴垂直于x和y轴。如本文所使用的，当衬底200在z方向(垂直于x-y平面的垂直方向)上位于3D存储器件的最低平面中时，3D存储器件的一个部件(例如，层或器件)是在另一个部件(例如，层或器件)“上”、“上方”还是“下方”，是在z方向上相对于3D存储器件200的衬底确定的。在整个本公开中，应用了相同的用于描述空间关系的概念。
在一些实施方式中，堆叠结构202是电介质堆叠层，其中第一材料层206包括第一电介质层，并且第二材料层204(又称为牺牲层)包括与第一电介质层不同的第二电介质层。电介质层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。例如，第一材料层206可以包括氧化硅，并且第二材料层204可以包括氮化硅。在一些实施方式中，堆叠结构202是存储器堆叠层，其中第一材料层206包括电介质层，并且第二材料层204包括导电层。导电层可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶体硅)、掺杂硅、硅化物或其任何组合。例如，第一材料层206可以包括氧化硅，并且第二材料层204可以包括金属(例如，W)或多晶硅。
如图2A所示，出于例如字线扇出的目的，在堆叠结构202的一侧上形成具有梯状倾斜状形状的阶梯结构208(例如，图1中的阶梯结构110的一个示例)。换句话说，交错的第一材料层206和第二材料层204的边缘可以在堆叠结构202的侧面上限定阶梯结构208。应当理解，在一些示例中，另外或替代地，可以在堆叠结构202的中间(例如，中央)形成阶梯结构208。阶梯结构208的每个台阶(也称为层级)可以包括一对或多对的第一材料层206和第二材料层204。也就是说，每个台阶的高度可以等于一对或多对的第一材料层206和第二材料层204的总厚度。
阶梯结构208可以通过所谓的修整-蚀刻工艺形成，该修整-蚀刻工艺在每个循环中修整(例如，往往是从所有方向向内且递增地蚀刻)图案化的光致抗蚀剂层，随后使用经修整的光致抗蚀剂层作为蚀刻掩模来蚀刻堆叠结构202的交错的第一材料层206和第二材料层204的暴露的部分，以形成阶梯结构208的一个台阶。可以重复该工艺，直到形成阶梯结构208的所有台阶为止。
如图2A所示，3D存储器件可以包括核心阵列区域201、外围区域205和横向位于核心阵列区域201和外围区域205之间的阶梯区域203。核心阵列区域201、外围区域205和阶梯区域203可以分别是图1中的核心阵列区域、外围区域和阶梯区域的示例。在一些实施方式中，堆叠结构202形成在核心阵列区域201和阶梯区域203两者中，并且阶梯结构208形成在阶梯区域203中的堆叠结构202的侧面上。在一些实施方式中，切割线(未示出)形成在堆叠结构202外部的外围区域205中。在图2A中的制造阶段处，核心阵列区域201中的结构(例如，堆叠结构202的部分)可以具有最高的高度(相对于衬底200的高度水平)，外围区域205中的结构(例如，切割线)可以具有最低的高度，并且阶梯结构中的结构(例如，阶梯结构208)可以具有梯形斜面，其具有从外围区域205到核心阵列区域201逐渐增加的高度，这是通过修整-蚀刻工艺形成的。
也就是说，升高的堆叠结构202和倾斜的阶梯结构208的形成可能导致核心阵列区域201、外围区域205和阶梯区域203之间的不均匀的高度分布。随着堆叠结构202的层级数量继续增加以增加存储单元密度，核心阵列区域201、外围区域205和阶梯区域203之间的高度改变可能变得更加剧烈。结果，在形成阶梯结构208(即，堆叠结构202的倾斜侧)之后，需要在核心阵列区域201、外围区域205和阶梯区域203之上形成平面电介质层，以便提供绝缘以及带有平的顶表面的衬垫以用于后续工艺。
方法500进行到操作504，如图5所示，其中在阶梯区域和堆叠结构外部的外围区域之上形成电介质层。电介质层可以包括从堆叠结构的突起。突起可以在阶梯结构的正上方。在如图6所示的一些实施方式中，为了形成电介质层，在操作602处，在外围区域、阶梯区域和核心阵列区域之上沉积电介质层；在操作604处，去除电介质层的在核心阵列区域之上的部分以暴露核心阵列区域中的堆叠结构的顶表面，使得外围区域之上的电介质层的顶表面在核心阵列区域中的堆叠结构的顶表面上方。在一些实施方式中，在去除电介质层的在核心阵列区域之上的部分之后，阶梯区域之上的电介质层的顶表面也从外围区域和核心阵列区域突起。即，电介质层的形貌可以包括在堆叠结构的倾斜侧的正上方的突起和在堆叠结构的顶表面上方的台阶高度。
如图2B所示，电介质层210沉积在外围区域205、核心阵列区域201和外围区域205与核心阵列区域201之间的阶梯区域203之上。电介质层210可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。例如，电介质层210可以包括TEOS氧化硅。可以使用一种或多种薄膜沉积工艺来沉积电介质层210，所述薄膜沉积工艺包括但不限于ALD、CVD、PVD或其任何组合。根据一些实施方式，例如通过控制沉积速率和/或时间来控制沉积之后的电介质层210的厚度，使得电介质层210的顶表面不低于核心阵列区域201中的堆叠结构202的顶表面。如图2B所示，沉积之后的电介质层210的形貌通常可以遵循外围区域205、核心阵列区域201和阶梯区域203中的结构的高度轮廓。也就是说，根据一些实施方式，电介质层210的顶表面从外围区域205通过阶梯区域203升高到沉积之后的核心阵列区域201。在一些实施方式中，为了确保电介质层210在阶梯结构208之上的完全覆盖，该电介质层210在后续工艺中保护第二材料层204(例如，氮化硅、多晶硅或金属)，外围区域205之上的电介质层210的顶表面高于核心阵列区域201中的堆叠结构202的顶表面，如图2B所示。
如图2C所示，去除电介质层210的在核心阵列区域201之上的部分以暴露核心阵列区域201中的堆叠结构202的顶表面，例如，最顶部的第二材料层204。在一些实施方式中，电介质层210包括氧化硅，并且每个第二材料层204(包括暴露的最顶部的第二材料层204)包括氮化硅。为了去除电介质层210的在核心阵列区域201之上的部分，可以首先使用光刻将蚀刻掩模(例如，光致抗蚀剂层，未示出)图案化以覆盖电介质层210的其余部分(例如，外围区域205和阶梯区域203之上的部分)并仅暴露核心阵列区域201之上的部分。包括干法蚀刻和/或湿法蚀刻的蚀刻工艺(例如反应离子蚀刻(RIE))可以用于蚀刻核心阵列区域201之上的电介质层210的未被蚀刻掩模覆盖的部分，直到到达核心阵列区域201中的堆叠结构202的顶表面(例如，最顶部的第二材料层204)。
如图2C所示，蚀刻工艺可以产生带有形貌的电介质层210。蚀刻之后的电介质层210的形貌可以包括在阶梯区域203中的阶梯结构208的正上方的突起212。换句话说，根据一些实施方式，在去除电介质层210的在核心阵列区域201之上的部分之后，阶梯区域203之上的电介质层210的顶表面从外围区域205和核心阵列区域201中的堆叠结构202突起。在一些实施方式中，由于使用CVD或ALD在阶梯结构208之上共形涂覆电介质层210，突起212的斜面遵循阶梯结构208的倾斜轮廓。例如，在x-y平面中的突起212的尺寸(即，横截面面积)可以朝向衬底200逐渐增大。在蚀刻之后，电介质层210的形貌还可以包括在电介质层210的顶表面的处于外围区域205之上的部分与核心阵列区域201中的堆叠结构202的暴露的顶表面之间的台阶高度(SH)。例如，如图2C所示，台阶高度可以在核心阵列区域201中的堆叠结构202的暴露的顶表面上方，这意味着电介质层210的顶表面的处于外围区域205之上的部分高于核心阵列区域201中的堆叠结构202的顶表面(例如，最顶部的第二材料层204)。如上所述，台阶高度可以确保电介质层210完全覆盖在阶梯结构208之上，其在以后的工艺中保护第二材料层204(例如，氮化硅、多晶硅或金属)。
如上所述，需要通过诸如CMP的抛光工艺去除带有形貌的电介质层210的表面特征(例如突起212和台阶高度)，以使电介质层210的平面顶表面与堆叠结构202的顶表面齐平，在后续工艺中可以在该平面顶表面上形成其他结构。与需要在电介质层210上直接形成停止层(例如氮化硅层)并且需要高选择性浆料的常规抛光工艺不同，可以使用自动停止浆料来施加无停止层的抛光工艺，如下所述。
方法500进行到操作506，如图5所示，其中使用自动停止浆料抛光电介质层以去除电介质层的突起。在一些实施方式中，使用自动停止浆料抛光电介质层，直到电介质层的形貌的突起和台阶高度变平。自动停止浆料可以包括磨料、添加剂和对压力敏感的抑制剂。在如图6所示的一些实施方式中，为了抛光电介质层，在操作606处，将自动停止浆料直接施加到阶梯区域和外围区域之上的电介质层的顶表面上以及核心阵列区域中的堆叠结构的顶表面上；在操作608处，向自动停止浆料施加向下的力以抛光电介质层。例如，向下的力可以恒定地以相同的值施加。在一些实施方式中，为了将向下的力施加到自动停止浆料，向直接在电介质层的顶表面上的自动停止浆料施加向下的力以去除突起的电介质层(突起)，并且进一步连续地向直接在电介质层的顶表面上的自动停止浆料施加向下的力，直到电介质层的顶表面与核心阵列区域中的堆叠结构的顶表面齐平为止。
如图2D所示，通过在CMP工艺中使用自动停止浆料抛光带有形貌的电介质层210来去除电介质层210的突起212(图2C中所示)。台阶高度也可以减小。即，可以通过使用自动停止浆料抛光电介质层210来降低外围区域205之上的电介质层210的顶表面。如图2E所示，连续地抛光电介质层210，直到台阶高度被去除，即，当外围区域205和阶梯区域203之上的电介质层210的顶表面是平面的并且与核心阵列区域201中的堆叠结构202的顶表面齐平时。换句话说，根据一些实施方式，如图2E所示，在抛光之后，突起212和电介质层210的形貌的台阶高度变平。
用于抛光电介质层210的常规CMP工艺在抛光之前首先在电介质层210上直接形成CMP停止层(例如，氮化硅层)，与此不同，根据一些实施方式，本文公开的CMP工艺直接施加到电介质层210没有在其上形成停止层，即，是无停止层的CMP工艺或是在存在自动停止浆料的情况下的自动停止CMP工艺。本文公开的术语“自动停止”是指一旦通过抛光工艺(例如，CMP)去除了带有形貌的电介质层上的上部区域，使得它们与下部区域在同一平面上，则电介质的平面顶表面上的去除速率(RR)变为零，从而基本上停止了抛光工艺。因此，超出终点的抛光(即过度抛光)不会继续使电介质层变薄。因此，终点检测和维护本身对于获得所需厚度的平面电介质层并不是至关重要的。
自动停止浆料可以包括磨料、添加剂和对压力敏感的抑制剂。通过将对压力敏感的抑制剂添加到添加剂中，粘附到磨料表面的抑制剂可以导致对带有形貌的表面的去除速率较高，但对平面(平或均厚)表面的去除速率较低。因此，随着形貌的表面特征变平，去除速率降低并且最终变为零以基本上停止抛光工艺。在其中电介质层包括氧化硅的一些实施方式中，磨料(又称为抛光剂)是基于二氧化铈(氧化铈，CeO2)的磨料。可以理解，在一些示例中，磨料可以包括其他金属氧化物材料，例如氧化锌(ZrO2)、氧化钍(ThO2)、氧化钛(TiO2)、氧化铁(Fe2O3)、氧化铝(Al2O3)等。磨料可以悬浮在水溶液(通常是胶体)(例如碱性溶液或任何其他合适的溶液)中，并具有用于不同目的(例如防锈、金属保护、pH值控制、停止层钝化等)的各种添加剂。例如，在高选择性浆料中，添加剂(例如，表面活性剂)可能具有较高的氮化硅相对于氧化硅的选择性(例如，大于10)，从而与氧化硅层相比更容易粘附到氮化硅层，以使氮化硅停止层钝化。
在自动停止的浆料中，可以添加对压力敏感的抑制剂(也称为自停止剂)，使得该浆料可以对抛光压力敏感地做出反应。在一些实施方式中，抑制剂包括苯并三唑(C6H5N3，又称为BTA)、邻苯二甲酸氢盐、或聚烷基胺，例如聚乙烯亚胺(又称为PEI)。例如，图3A和图3B示出了根据本公开的一些方面的示例性自动停止浆料的抛光机制。自动停止浆料可以包括磨料302(例如二氧化铈颗粒)、压力敏感抑制剂304和其他添加剂(未示出)。自动停止浆料可以直接施加到电介质层300(例如，氧化硅层)上，而其间没有任何停止层(例如，氮化硅层)。然后可以将向下的力(DF)施加到自动停止浆料以产生压力P，该压力P由向下的力以及CMP焊盘和与CMP焊盘接触的电介质层300的抛光表面之间的接触面积限定。在图3A中，当压力Pa相对较高时，可以通过高压力Pa将磨料302与电介质层300之间的抑制剂304推离磨料302，从而导致电介质层300的高去除速率。相比之下，在图3B中，当压力Pb相对较低时，抑制剂304粘附回到磨料302以防止磨料302接触电介质层300，从而导致电介质层300的低去除速率。
也就是说，通过将对压力敏感的抑制剂添加到自动停止浆料，CMP工艺的去除速率可以基于施加到自动停止浆料的压力进行自我调整。在一些实施方式中，当向下的力恒定地以相同值施加时，CMP工艺的去除速率仅受接触面积(例如电介质层的形貌)的影响。图4示出了根据本公开的一些方面的使用自动停止浆料的示例性抛光工艺。在图4的阶段(1)，可以将自动停止浆料(未示出)施加在带有形貌的电介质层400和CMP焊盘404之间。电介质层400的形貌可以包括突起402和台阶高度(SH)。然后可以通过CMP焊盘404将向下的力(DF)施加到自动停止浆料以产生压力P1，以开始抛光带有形貌的电介质层400。继续到阶段(2)，带有形貌的电介质层400的抛光可以例如通过去除突起402的部分并减小台阶高度来改变电介质层400的形貌，从而导致CMP焊盘404和电介质层400之间的接触面积增加。在阶段(1)和(2)直接可以恒定地施加系统的向下的力。因此，由于来自阶段(1)的接触面积的增加，阶段(2)的压力P2可能降低。如上所述，压力的降低可能导致来自阶段(1)的去除速率降低。继续到阶段(3)，当通过去除突起402和台阶高度来使电介质层400的形貌变平时(即，当带有形貌的电介质层400变为平面电介质层400时)，可以利用相同的向下的力基于当前压力P3来配制自动停止浆料，使得抛光的去除速率变为零，以基本上自动停止抛光。
返回到图2C-2E，类似地，由于抛光接触面积增加，抛光的去除速率可以随着电介质层210的突起212被去除而降低。通过调整自动停止浆料的组成，例如压力敏感抑制剂的类型和/或重量浓度，使得当电介质层210的顶表面变为平面并且与堆叠结构202的顶表面齐平时，抛光的去除速率可以变为零，即，基本上停止抛光，如图2E所示。在一些实施方式中，自动停止浆料也表现出作为高选择性浆料的CMP停止行为，例如，通过向自动停止浆料中添加诸如表面活性剂的高选择性添加剂。因此，具有高选择性添加剂的自动停止浆料可以直接施加到外围区域205和阶梯区域203之上的电介质层210的顶表面上以及堆叠结构202的顶表面(即最顶部的第二材料层204)上。结果，抛光不仅在电介质层210(例如，氧化硅层)的平面顶表面处停止，而且在用作CMP停止层的第二材料层204(例如，氮化硅层)处停止。在一些实施方式中，通过抛光工艺以相同的值恒定地施加向下的力，并且将抛光时间控制为足以到达去除速率变为零的终点。应当理解，由于自动停止浆料的自动停止性质，超过终点的过量抛光时间不会进一步使平面电介质层210变薄而引起过度抛光。
通过在抛光工艺中利用自动停止浆料的自动停止性质，可以克服如上所述的常规电介质层抛光工艺中涉及的各种问题。关于残余台阶高度，由于在抛光终点(例如，图2E中所示)之前的任何残余台阶高度(例如，图2D中所示)将导致去除速率高于零，抛光可以继续直到到达终点，即当从电介质层210的形貌中除去所有表面特征(包括剩余台阶高度)时。如上所述，自动停止浆料的自动停止性质也将防止过度抛光，从而使得也可以避免由于沿不同方向的不平衡载荷而导致的下陷。此外，由于CMP停止层没有形成在包括突起212的电介质层210上，因此去除了电介质层210，特别是突起212，可以提高抛光工艺的产量并且降低制造成本。
抛光之后的电介质层210的表面平整度的提高还可以避免后续工艺中的潜在缺陷。仅出于说明性目的，而不限制本文公开的抛光工艺的应用，下面描述在抛光工艺之后的制造3D存储器的示例性工艺。
如图2F所示，去除最顶部的第二材料层204(例如，氮化硅层)，然后抛光电介质层210，使得电介质层210(例如，氧化硅层)的顶表面与堆叠结构202的顶表面齐平，即与最顶部的第一材料层206(例如，氧化硅层)齐平。先前的抛光工艺可能损坏最顶部的第二材料层204的顶表面，该最顶部的第二材料层204在抛光工艺期间用作保护堆叠结构202的CMP停止层。因此，在一些实施方式中，为了避免在最顶部的第二材料层204上的任何缺陷，施加蚀刻工艺，例如相对于氧化硅对氮化硅有选择性的湿法蚀刻工艺，以选择性地去除最顶部的第二材料层204而不蚀刻电介质层210和第一材料层206。然后可以施加另一抛光工艺，例如持续时间短得多的CMP工艺，以平面化电介质层210，使其与暴露的最顶部的第一材料层206齐平。抛光工艺也可以使用自动停止浆料。结果，可以在外围区域205、阶梯区域203和核心阵列区域201之上形成无损伤的平面氧化硅层(包括电介质层210和最顶部的第一材料层206)。与常规抛光工艺相比，不需要额外的操作来去除残留台阶高度(例如，蚀刻电介质层210的在外围区域205之上的部分)或填充由于先前的抛光工艺所引起的下陷(在电介质层210上沉积另一缓冲层)，以便形成无损伤的平面氧化硅层，如图2F所示。
如图2G所示，在核心阵列区域201中形成NAND存储串213的阵列。每个NAND存储串213可以垂直延伸穿过堆叠结构202到衬底200中。在一些实施方式中，形成NAND存储串213的制造工艺包括使用干法刻蚀和/或湿法刻蚀(例如深RIE(DRIE))穿过堆叠结构202形成沟道孔，然后使用薄膜沉积工艺用诸如存储膜和半导体沟道的多个层填充沟道孔。例如，存储膜可以是复合电介质层，例如包括但不限于阻挡层、存储层和隧穿层的多个电介质层的组合。可以通过使用一种或多种薄膜沉积工艺依次沉积多个层，例如氧化硅层、氮化硅层、氧化硅层和多晶硅层，来形成存储膜和半导体沟道，所述薄膜沉积工艺包括但不限于ALD、CVD、PVD或其任何组合。通过将氧化硅沉积到沟道孔中，可以用覆盖层填充沟道孔的剩余空间。在一些实施方式中，例如，通过使用干法蚀刻和/或湿法蚀刻对半导体沟道进行回蚀刻以形成凹陷并且使用一种或多种薄膜沉积工艺用多晶硅填充该凹陷，从而在沟道孔的顶部部分中形成沟道插塞。所述薄膜沉积工艺包括但不限于ALD、CVD、PVD或其任何组合。在形成NAND存储串213的制造工艺中，无损伤的平面氧化硅层(包括电介质层210和最顶部的第一材料层206)可以避免在上述常规抛光工艺后可能出现的任何残留物，例如被下陷捕获的多晶硅残留物。
如图2H所示，在其中第二材料层204包括诸如氮化硅的电介质层的一些实施方式中，执行所谓的栅极替换工艺以用包括诸如W的导电材料的第三材料层214替换第二材料层204。然后，可以使用湿法蚀刻和/或干法蚀刻(例如DRIE)穿过堆叠结构202蚀刻出缝隙，所述缝隙可以用作栅极替换工艺的通道。用第三材料层214替换第二材料层204可以是通过相对于第一材料层206(例如氧化硅)有选择性地湿法蚀刻第二材料层204(例如氮化硅)并用第三材料层214(例如W)填充所得的横向凹陷来执行的。可以使用一种或多种薄膜沉积工艺来沉积第三材料层214，所述薄膜沉积工艺包括但不限于ALD、CVD、PVD或其任何组合。
如图2H所示，在一些实施方式中，穿过核心阵列区域201中的堆叠结构202形成源极接触结构216。可以通过一种或多种薄膜沉积工艺将一个或多个电介质层(例如，氧化硅，作为间隔体)和一个或多个导电层(例如，W和多晶硅，作为触点)顺序地沉积到一个或多个缝隙中来形成源极接触结构216，所述薄膜沉积工艺包括但不限于ALD、CVD、PVD或其任何组合。再次，在形成源极接触结构216的制造工艺中，无损伤的平面氧化硅层(包括电介质层210和最顶部的第一材料层206)可以避免在上述常规抛光工艺后可能出现的任何残留物，例如被下陷捕获的W残留物或多晶硅残留物。
尽管以上针对覆盖3D存储器件中的阶梯结构的电介质层描述了使用自动停止浆料的CMP工艺，但是与本公开的范围一致，本文公开的CMP工艺可以应用于任何合适的半导体器件中的任何合适的带有形貌的电介质层(例如，具有诸如突起、凹陷、台阶高度等的表面特征)，所述半导体器件包括但不限于逻辑器件、易失性存储器件、非易失性存储器件、或其任何组合。例如，可以将电介质层(例如，电介质层210)沉积在半导体结构(例如，堆叠结构202)之上，以及在半导体结构的外部和下方的区域(例如，外围区域205)之上。半导体结构可以是相对于外部的下部区域的任何升高的半导体结构。半导体结构的一侧可以是倾斜的(例如，阶梯结构208)。然后可以去除电介质层的部分以暴露出半导体结构的平面顶表面，使得电介质层的形貌包括在半导体结构的倾斜侧的正上方的突起(例如，突起212)，以及在半导体结构的顶表面上方的台阶高度。所述台阶高度可以在电介质层的处于所述区域的正上方的部分与半导体结构的顶表面之间。然后可以使用自动停止浆料来抛光电介质层，直到电介质层的形貌的突起和台阶高度变平为止。为了抛光电介质层，可以将自动停止浆料直接施加到电介质层的顶表面和半导体结构的顶表面上，并且将对自动停止浆料的向下的力直接施加在电介质层和半导体结构的顶表面上，直到电介质层的顶表面是平面的并且与半导体结构的顶表面齐平为止。抛光的去除速率可以随着电介质层的突起被抛光而降低，并且当电介质层的形貌的突起和台阶高度变平时变为零。
根据本公开的一个方面，公开了一种用于形成3D存储器件的方法。在阶梯区域和核心阵列区域中形成堆叠结构。堆叠结构包括多个交错的第一材料层和第二材料层。交错的第一材料层和第二材料层的边缘在阶梯区域中的堆叠结构的一侧上限定阶梯结构。在阶梯区域和堆叠结构外部的外围区域之上形成电介质层。电介质层包括从堆叠结构的突起。使用自动停止浆料抛光电介质层，以去除电介质层的突起。
在一些实施方式中，为了形成电介质层，将电介质层沉积在外围区域、阶梯区域和核心阵列区域之上，并且去除电介质层的在核心阵列区域之上的部分以暴露核心阵列区域中的堆叠结构的顶表面，使得外围区域之上的电介质层的顶表面在核心阵列区域中的堆叠结构的顶表面上方。
在一些实施方式中，通过使用自动停止浆料抛光电介质层来降低外围区域之上的电介质层的顶表面。
在一些实施方式中，通过使用自动停止浆料抛光电介质层，外围区域之上的电介质层的顶表面变为与核心阵列区域中的堆叠结构的顶表面齐平。
在一些实施方式中，为了抛光电介质层，将自动停止浆料直接施加到阶梯区域之上的电介质层的顶表面和外围区域之上的电介质层的顶表面上，并且将向下的力施加到直接在阶梯区域和外围区域之上的电介质层的顶表面上的自动停止浆料。
在一些实施方式中，以相同的值恒定地施加所述向下的力。
在一些实施方式中，当阶梯区域和外围区域之上的电介质层的顶表面变为与核心阵列区域中的堆叠结构的顶表面齐平时，抛光的去除速率变为零。
在一些实施方式中，突起处于阶梯结构的正上方。
在一些实施方式中，电介质层的突起的斜面遵循阶梯结构的轮廓。
在一些实施方式中，抛光的去除速率随着电介质层的突起被去除而降低。
在一些实施方式中，切割线处于外围区域中。
在一些实施方式中，第一材料层包括氧化硅，第二材料层包括氮化硅，并且电介质层包括氧化硅。在一些实施方式中，自动停止浆料包括基于二氧化铈的磨料、相对于氧化硅对氮化硅有选择性的添加剂、以及对压力敏感的抑制剂。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。在外围区域、核心阵列区域以及在外围区域和核心阵列区域之间的阶梯区域之上形成电介质层，使得电介质层的顶表面从外围区域通过阶梯区域升高到核心阵列区域。去除电介质层的在核心阵列区域之上的部分。将自动停止浆料直接施加到电介质层的顶表面上。将向下的力施加到直接在电介质层的顶表面上的自动停止浆料，以抛光电介质层。
在一些实施方式中，自动停止浆料包括磨料、添加剂和对压力敏感的抑制剂。
在一些实施方式中，堆叠结构包括多个交错的第一材料层和第二材料层，并且处于核心阵列区域和阶梯区域中，交错的第一材料层和第二材料层的边缘在在阶梯区域中的堆叠结构的一侧上限定阶梯结构，并且在去除电介质层的在核心阵列区域之上的部分之后，阶梯区域之上的电介质层的顶表面从外围区域和核心阵列区域突起。
在一些实施方式中，为了将向下的力施加到自动停止的浆料，将向下的力施加到直接在电介质层的顶表面上的自动停止浆料以去除突起的电介质层。
在一些实施方式中，电介质层的去除速率随着突起的电介质层被去除而降低。
在一些实施方式中，为了将向下的力施加到自动停止浆料，将向下的力进一步连续施加到直接在电介质层的顶表面上的自动停止浆料，直到电介质层的顶表面与核心阵列区域中的堆叠结构的顶表面齐平为止。
在一些实施方式中，当电介质层的顶表面变为与核心阵列区域中的堆叠结构的顶表面齐平时，电介质层的去除速率变为零。
在一些实施方式中，以相同的值恒定地施加所述向下的力。
在一些实施方式中，切割线处于外围区域中。
根据本公开的又一方面，公开了一种用于形成半导体器件的方法。将电介质层沉积在半导体结构之上以及该半导体结构外部和下方的区域之上。半导体结构的一侧是倾斜的。去除电介质层的部分以暴露半导体结构的平面顶表面，使得电介质层的形貌包括在半导体结构的倾斜侧的正上方的突起以及在半导体结构的顶表面上方的台阶高度。使用自动停止浆料抛光电介质层，直到电介质层的形貌的突起和台阶高度变平为止。
在一些实施方式中，为了抛光电介质层，将自动停止浆料直接施加到电介质层的顶表面和半导体结构的顶表面上，并且将向下的力施加到直接在电介质层和半导体结构的顶表面上的自动停止浆料，直到电介质层的顶表面是平面的并且与半导体结构的顶表面齐平。
在一些实施方式中，以相同的值恒定地施加所述向下的力。
在一些实施方式中，自动停止浆料包括磨料、添加剂和对压力敏感的抑制剂。
在一些实施方式中，台阶高度在电介质层的在所述区域的正上方的部分与半导体结构的顶表面之间。
在一些实施方式中，抛光的去除速率随着电介质层的突起被抛光而降低，并且当电介质层的形貌的突起和台阶高度变平时变为零。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (28)

1.一种用于形成三维(3D)存储器件的方法，包括：
在阶梯区域和核心阵列区域中形成堆叠结构，所述堆叠结构包括在所述阶梯区域中的阶梯结构；
在所述阶梯区域、所述核心阵列区域和所述堆叠结构外部的外围区域之上形成电介质层；
去除所述核心阵列区域之上的所述电介质层，使得所述外围区域之上的所述电介质层的顶表面在所述核心阵列区域中的所述堆叠结构的所述顶表面上方；以及
使用自动停止浆料抛光所述电介质层，其中，所述自动停止浆料包括基于二氧化铈的磨料。
2.根据权利要求1所述的方法，其中，去除所述核心阵列区域之上的所述电介质层，以暴露所述核心阵列区域中的所述堆叠结构的顶表面，并且其中，使用自动停止浆料抛光所述电介质层，使得所述外围区域之上的所述电介质层的顶表面变为与所述核心阵列区域中的所述堆叠结构的顶表面齐平。
3.根据权利要求1所述的方法，其中，通过使用所述自动停止浆料抛光所述电介质层来降低所述外围区域之上的所述电介质层的所述顶表面。
4.根据权利要求1所述的方法，其中，抛光所述电介质层包括：
将所述自动停止浆料直接施加到所述阶梯区域之上的所述电介质层的顶表面和所述外围区域之上的所述电介质层的顶表面上；以及
将向下的力施加到直接在所述阶梯区域和所述外围区域之上的所述电介质层的所述顶表面上的所述自动停止浆料。
5.根据权利要求4所述的方法，其中，以相同的值恒定地施加所述向下的力。
6.根据权利要求4或5所述的方法，其中，当所述阶梯区域和所述外围区域之上的所述电介质层的所述顶表面变为与所述核心阵列区域中的所述堆叠结构的顶表面齐平时，所述抛光的去除速率变为零。
7.根据权利要求1所述的方法，其中，所述电介质层包括从所述堆叠结构的突起，所述突起在所述阶梯结构的正上方。
8.根据权利要求7所述的方法，其中，所述电介质层的所述突起的斜面遵循所述阶梯结构的轮廓。
9.根据权利要求1所述的方法，其中，所述电介质层包括从所述堆叠结构的突起，所述抛光的去除速率随着所述电介质层的所述突起被去除而降低。
10.根据权利要求1所述的方法，其中，切割线处于所述外围区域中。
11.根据权利要求1所述的方法，其中，
所述堆叠结构包括多个交错的第一材料层和第二材料层，所述第一材料层包括氧化硅，所述第二材料层包括氮化硅，并且所述电介质层包括氧化硅；以及
所述自动停止浆料还包括相对于氧化硅对氮化硅有选择性的添加剂、以及对压力敏感的抑制剂。
12.一种用于形成三维(3D)存储器件的方法，包括：
在外围区域、核心阵列区域以及在所述外围区域与所述核心阵列区域之间的阶梯区域之上沉积电介质层，使得所述电介质层的顶表面从所述外围区域通过所述阶梯区域升高到所述核心阵列区域；
去除所述电介质层的在所述核心阵列区域之上的部分，使得所述阶梯区域之上的所述电介质层的所述顶表面从所述外围区域和所述核心阵列区域突起；
将自动停止浆料直接施加到所述电介质层的所述顶表面上，其中，所述自动停止浆料包括基于二氧化铈的磨料；以及
将向下的力施加到直接在所述电介质层的所述顶表面上的所述自动停止浆料，以抛光所述电介质层。
13.根据权利要求12所述的方法，其中，抛光所述电介质层，直到所述电介质层的所述顶表面与所述核心阵列区域中的堆叠结构的顶表面齐平为止。
14.根据权利要求12所述的方法，其中，所述自动停止浆料还包括添加剂和对压力敏感的抑制剂。
15.根据权利要求12-14中的任一项所述的方法，其中，
所述堆叠结构包括多个交错的第一材料层和第二材料层，并且处于所述核心阵列区域和所述阶梯区域中；以及
所述交错的第一材料层和第二材料层的边缘在所述阶梯区域中的所述堆叠结构的一侧上限定阶梯结构。
16.根据权利要求15所述的方法，其中，将所述向下的力施加到所述自动停止浆料包括将所述向下的力施加到直接在所述电介质层的所述顶表面上的所述自动停止浆料以去除突起的电介质层。
17.根据权利要求16所述的方法，其中，所述电介质层的去除速率随着所述突起的电介质层被去除而降低。
18.根据权利要求16所述的方法，其中，将所述向下的力施加到所述自动停止浆料还包括将所述向下的力连续地施加到直接在所述电介质层的所述顶表面上的所述自动停止浆料，直到所述电介质层的所述顶表面与所述核心阵列区域中的所述堆叠结构的顶表面齐平为止。
19.根据权利要求18所述的方法，其中，当所述电介质层的所述顶表面变为与所述核心阵列区域中的所述堆叠结构的所述顶表面齐平时，所述电介质层的去除速率变为零。
20.根据权利要求12所述的方法，其中，以相同的值恒定地施加所述向下的力。
21.根据权利要求12所述的方法，其中，切割线处于所述外围区域中。
22.一种用于形成半导体器件的方法，包括：
在半导体结构以及所述半导体结构的外围区域之上沉积电介质层，其中，所述半导体结构的至少一侧是倾斜的；
去除所述电介质层的部分以暴露所述半导体结构的平面顶表面，使得所述电介质层的形貌包括在所述半导体结构的倾斜侧的正上方的突起；以及
使用自动停止浆料抛光所述电介质层，其中，所述自动停止浆料包括基于二氧化铈的磨料。
23.根据权利要求22所述的方法，其中，去除所述电介质层的部分以暴露所述半导体结构的平面顶表面，使得所述电介质层的形貌还包括在所述半导体结构的所述顶表面上方的台阶高度，并且其中，使用自动停止浆料抛光所述电介质层，直到所述电介质层的所述形貌的所述突起和所述台阶高度变平为止。
24.根据权利要求22所述的方法，其中，抛光所述电介质层包括：
将所述自动停止浆料直接施加到所述电介质层的顶表面和所述半导体结构的所述顶表面上；以及
将向下的力施加到直接在所述电介质层和所述半导体结构的所述顶表面上的自动停止浆料，直到所述电介质层的所述顶表面是平面的并且与所述半导体结构的所述顶表面齐平。
25.根据权利要求24所述的方法，其中，以相同的值恒定地施加所述向下的力。
26.根据权利要求22-25中任一项所述的方法，其中，所述自动停止浆料还包括添加剂和对压力敏感的抑制剂。
27.根据权利要求22所述的方法，其中，所述台阶高度在所述电介质层的在所述区域的正上方的部分与所述半导体结构的所述顶表面之间。
28.根据权利要求22所述的方法，其中，所述抛光的去除速率随着所述电介质层的所述突起被抛光而降低，并且当所述电介质层的所述形貌的所述突起和所述台阶高度变平时，所述抛光的所述去除速率变为零。
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