CN115440742A - 三维存储器及其制作方法、存储器系统 - Google Patents

Abstract

本公开实施例公开了一种三维存储器的制作方法，包括：提供半导体层；半导体层包括沿第一方向排布的第一区域、第二区域、第三区域；第一方向垂直于第二方向，第二方向为半导体层的厚度方向；在半导体层上形成包括绝缘层和牺牲层交替层叠的堆叠结构；形成贯穿堆叠结构且从第一区域上的堆叠结构延伸至第三区域上的堆叠结构的栅缝隙；第二区域上的栅缝隙在第三方向的尺寸大于第一区域以及第三区域上的栅缝隙在第三方向的尺寸，第三方向与第一方向以及第二方向均垂直；在栅缝隙中填充牺牲材料，形成牺牲结构；去除第二区域上的牺牲材料，形成第一凹槽；在第一凹槽中填充第一材料层；分别去除第一区域上的牺牲材料以及第三区域上的牺牲材料。

Description

三维存储器及其制作方法、存储器系统

技术领域

本公开涉及半导体技术领域，具体地，涉及一种三维存储器及其制作方法、存储器系统。

背景技术

三维存储器是一种新兴的闪存类型，三维存储器器件通过垂直堆叠多层数据存储单元来解决二维或者平面闪存带来的限制。三维存储器器件具备卓越的精度，支持在更小的空间内容纳更高的存储容量，成本低，功耗低，能全面满足众多需求。然而，三维存储器还面临诸多的挑战。

发明内容

本公开实施例提出一种三维存储器及其制作方法、存储器系统。

根据本公开的一个方面，提供了一种三维存储器的制作方法，包括：

提供半导体层；所述半导体层包括沿第一方向排布的第一区域、第二区域、第三区域；所述第一方向垂直于第二方向，所述第二方向为所述半导体层的厚度方向；

在所述半导体层上形成包括绝缘层和牺牲层交替层叠的堆叠结构；

形成贯穿所述堆叠结构且从所述第一区域上的堆叠结构延伸至所述第三区域上的堆叠结构的栅缝隙；所述第二区域上的栅缝隙在第三方向的尺寸大于所述第一区域以及第三区域上的栅缝隙在所述第三方向的尺寸，所述第三方向与所述第一方向以及第二方向均垂直；

在所述栅缝隙中填充牺牲材料，形成牺牲结构；

去除所述第二区域上的牺牲材料，形成第一凹槽；

在所述第一凹槽中填充第一材料层；

分别去除所述第一区域上的牺牲材料以及所述第三区域上的牺牲材料。

上述方案中，所述牺牲材料的材质与所述第一材料层的材质不同。

上述方案中，所述第一材料层包括第一子材料层和第二子材料层，所述第一子材料层包围所述第二子材料层，且所述第一子材料层和所述第二子材料层的材质相同或不同。

上述方案中，所述第一子材料层的材质包括氮化硅，所述第二子材料层的材质包括氧化硅；或，所述第一子材料层的材质包括氧化硅，所述第二子材料层的材质包括氮化硅；所述方法还包括：

在分别去除所述第一区域上的牺牲材料以及所述第三区域上的牺牲材料之后，分别在所述第一区域以及所述第三区域上的栅缝隙中均填充绝缘材料，形成从所述第一区域上的堆叠结构延伸至所述第三区域上的堆叠结构的栅极隔离结构。

上述方案中，所述第一材料层的材质包括碳；所述方法还包括：

在分别去除所述第一区域上的牺牲材料以及所述第三区域上的牺牲材料之后，去除所述第一凹槽中的碳；

在所述第一区域、所述第二区域、所述第三区域上的栅缝隙中填充绝缘材料，形成从所述第一区域上的堆叠结构延伸至所述第三区域上的堆叠结构的栅极隔离结构。

上述方案中，所述第一区域上的栅缝隙在所述第三方向的尺寸与所述第三区域上的栅缝隙在所述第三方向的尺寸相等，所述第二区域上的栅缝隙在所述第三方向的尺寸与所述第一区域上的栅缝隙在所述第三方向的尺寸的比值范围为：2～5。

上述方案中，在所述第二区域上的所述牺牲结构中形成有空腔；

所述去除第二区域上的牺牲材料，包括：

通过湿法刻蚀工艺，从所述空腔去除第二区域上的牺牲材料；在去除所述第二区域上的牺牲材料时，所述第一区域以及所述第三区域上的部分牺牲材料被去除，形成第二凹槽；

在所述第一凹槽中填充第一材料层，包括：

在所述第一凹槽以及所述第二凹槽中填充所述第一材料层。

上述方案中，所述方法还包括：

在所述第一区域上的堆叠结构中形成沿所述第二方向延伸的多个沟道结构，同时在所述第二区域上的堆叠结构中形成沿所述第二方向延伸的多个虚设沟道结构；

在所述第三区域上的堆叠结构中形成沿所述第二方向延伸的多个接触结构。

上述方案中，所述多个接触结构沿所述第二方向的深度不同，不同深度的接触结构连接不同层的牺牲层。

上述方案中，所述栅缝隙包括沿所述第二方向排布的第一栅缝隙、第二栅缝隙、第三栅缝隙，形成堆叠结构以及形成栅缝隙，包括：

在所述半导体层上形成第一堆叠结构；

形成贯穿所述第一堆叠结构的第一沟道孔以及从所述第一区域上延伸至所述第三区域上的第一栅缝隙，并在所述第一沟道孔以及所述第一栅缝隙中均填充第一牺牲材料；

在所述第一堆叠结构上形成第二堆叠结构；

形成贯穿所述第二堆叠结构的第二沟道孔以及从所述第一区域上延伸至所述第三区域上的第二栅缝隙，并在所述第二沟道孔以及所述第二栅缝隙中均填充第二牺牲材料；

在所述第二堆叠结构上形成第三堆叠结构；

形成贯穿所述第三堆叠结构的第三沟道孔以及第三栅缝隙的第一部分，并去除所述第二沟道孔中以及第二区域上的第二栅缝隙中的第二牺牲材料、所述第一沟道孔中以及第二区域上的第一栅缝隙中的第一牺牲材料；所述第一沟道孔、第二沟道孔以及第三沟道孔连通，所述第一部分位于所述第二区域上；

在所述第一沟道孔、第二沟道孔、第三沟道孔、第二区域上的第一栅缝隙、第二区域上的第二栅缝隙、第二区域上的第三栅缝隙中均填充第一材料层；

形成贯穿所述第一区域以及第三区域上的第三堆叠结构的第三栅缝隙的第二部分，并去除剩余的第一牺牲材料以及剩余的第二牺牲材料；所述第一栅缝隙、第二栅缝隙以及第三栅缝隙连通。

上述方案中，去除所述第一区域上的牺牲材料，包括：

去除所述第一区域上的牺牲材料，形成第一狭缝；

所述方法还包括：

通过所述第一狭缝去除所述第一区域上的牺牲层，形成第一填充区域；

在所述第一填充区域中填充导电材料；

去除所述第三区域上的牺牲材料，包括：

去除所述第三区域上的牺牲材料，形成第二狭缝；

所述方法还包括：

通过所述第二狭缝去除所述第三区域上的一部分牺牲层，形成第二填充区域；

在所述第二填充区域中填充导电材料。

根据本公开的另一个方面，提供了一种三维存储器，包括：

叠层结构；所述叠层结构包括交替层叠的绝缘层和导电层，所述叠层结构包括沿第一方向排布的阵列区、虚设区、接触区，所述第一方向垂直于第二方向，所述第二方向为所述绝缘层和导电层层叠的方向；

贯穿所述叠层结构且从所述阵列区延伸至所述接触区的栅极隔离结构；所述虚设区中的栅极隔离结构在第三方向的尺寸大于所述阵列区以及接触区中的栅极隔离结构在所述第三方向的尺寸，所述第三方向与所述第一方向以及第二方向均垂直。

上述方案中，所述虚设区中的栅极隔离结构中包括第一子材料层和第二子材料层，所述第一子材料层包围所述第二子材料层，且所述第一子材料层的材质和所述第二子材料层的材质相同或不同。

上述方案中，所述虚设区中的栅极隔离结构的材质与所述阵列区以及接触区中的栅极隔离结构的材质相同或不同。

上述方案中，所述阵列区中的栅极隔离结构在所述第三方向的尺寸与所述接触区中的栅极隔离结构在所述第三方向的尺寸相等，所述虚设区中的栅极隔离结构在所述第三方向的尺寸与所述阵列区中的栅极隔离结构在所述第三方向的尺寸的比值范围为：2～5。

上述方案中，所述阵列区中设置有多个沟道结构，所述虚设区中设置有多个虚设沟道结构，所述接触区中设置有多个接触结构；所述沟道结构、虚设沟道结构以及接触结构均沿所述第二方向延伸。

上述方案中，所述多个接触结构沿所述第二方向的深度不同，不同深度的接触结构连接不同层的导电层。

上述方案中，所述叠层结构包括第一叠层结构、第二叠层结构、第三叠层结构，所述栅极隔离结构包括第一栅极隔离结构、第二栅极隔离结构、第三栅极隔离结构；其中，

所述第一栅极隔离结构贯穿所述第一叠层结构，所述第二栅极隔离结构贯穿第二叠层结构，所述第三栅极隔离结构贯穿第三叠层结构；所述第一栅极隔离结构、第二栅极隔离结构、第三栅极隔离结构均从所述阵列区延伸至所述接触区，所述第二栅极隔离结构与所述第一栅极隔离结构和所述第二栅极隔离结构均相连。

上述方案中，所述叠层结构还包括牺牲层，所述牺牲层与所述绝缘层交替层叠，且相邻的两个绝缘层之间的牺牲层和导电层在第一平面并列排布，所述第一平面垂直于所述第二方向。

上述方案中，所述三维存储器包括三维NAND型存储器。

根据本公开的再一个方面，提供了一种存储器系统，包括：一个或多个如上述方案中任一方案所述的三维存储器；以及

存储器控制器，所述存储器控制器与所述三维存储器耦接并控制所述三维存储器。

本公开实施例提供了一种三维存储器及其制作方法、存储器系统，所述三维存储器的制作方法包括：提供半导体层；所述半导体层包括沿第一方向排布的第一区域、第二区域、第三区域；所述第一方向垂直于第二方向，所述第二方向为所述半导体层的厚度方向；在所述半导体层上形成包括绝缘层和牺牲层交替层叠的堆叠结构；形成贯穿所述堆叠结构且从所述第一区域上的堆叠结构延伸至所述第三区域上的堆叠结构的栅缝隙；所述第二区域上的栅缝隙在第三方向的尺寸大于所述第一区域以及第三区域上的栅缝隙在所述第三方向的尺寸，所述第三方向与所述第一方向以及第二方向均垂直；在所述栅缝隙中填充牺牲材料，形成牺牲结构；去除所述第二区域上的牺牲材料，形成第一凹槽；在所述第一凹槽中填充第一材料层；分别去除所述第一区域上的牺牲材料以及所述第三区域上的牺牲材料。本公开实施例中，第二区域上的栅缝隙在第三方向的尺寸大于第一区域上以及第三区域上的栅缝隙在第三方向的尺寸，这样使得可以在第二区域上的牺牲材料中形成空腔，从而利于去除第二区域上的牺牲材料形成第一凹槽，在第一凹槽中填充的牺牲材料可作为阻隔层，减小在分别去除第一区域上的牺牲材料以及第三区域上的牺牲材料时的相互影响。

附图说明

图1为本公开实施例中提供的一种三维存储器的俯视结构示意图一；

图2-图4为本公开实施例提供的一种三维存储器的制造过程的剖面结构示意图；

图5为本公开实施例中提供的一种三维存储器的俯视结构示意图二；

图6a为本公开实施例中提供的一种三维存储器的立体结构示意图；

图6b为本公开实施例中提供的一种三维存储器的俯视结构示意图三；

图7为本公开实施例提供的一种三维存储器的制造方法的流程示意图；

图8-图21为本公开实施例提供的另一种三维存储器的制造过程的剖面结构示意图；

图22为本公开实施例中提供的一种三维存储器的俯视结构示意图四；

图23-图30为本公开实施例提供的再一种三维存储器的制造过程的剖面结构示意图；

图31为本公开一实施例具有存储器系统的示例性系统的示意图；

图32为本公开一实施例具有存储器系统的示例性存储器卡的示意图；

图33为本公开一实施例具有存储器系统的示例性固态驱动器的示意图。

具体实施方式

为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转 90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。

在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本公开实施例提供了一种三维存储器的制作方法，所述方法包括：如图1 以及图2所示，提供半导体层101，在半导体层101上形成有堆叠结构104，堆叠结构104包括交替层叠设置的绝缘层102以及牺牲层103，半导体层101包括在X轴方向依次并列设置的第一区域101-1、第二区域101-2、第三区域101-3；在第一区域101-1的堆叠结构104上设置有多个沟道结构111，在第二区域101-2 的堆叠结构104上设置有多个虚设沟道结构124，在第三区域101-3的堆叠结构 104中设置有接触孔125，在堆叠结构104中形成有从第一区域101-1上的堆叠结构104延伸到第三区域101-3上的堆叠结构104的栅缝隙，第一区域101-1 上的栅缝隙、第二区域101-2上的栅缝隙以及第三区域101-3上的栅缝隙在Y 轴方向的尺寸相等，在栅缝隙中填充有多晶硅，填充了多晶硅的栅缝隙构成栅缝隙结构128；在堆叠结构104上形成有氧化硅使得栅缝隙中的多晶硅被遮盖住；如图3所示，利用光刻工艺在氧化硅上形成图案化的第一掩模层126，通过第一掩膜层126去除第三区域101-3上的多晶硅上的氧化硅，形成第三凹槽 127，使得第三区域101-3上的多晶硅暴露出来；如图4所示，使得湿法刻蚀溶液通过第三凹槽127去除第三区域101-3上的多晶硅。接下来，利用第三区域 101-3上的栅缝隙105去除第三区域101-3上的部分牺牲层103，形成填充区域；在填充区域中以及第二区域上的栅缝隙中均填充牺牲材料，再利用光刻工艺在氧化硅上形成图案化的第二掩模层，通过第二掩膜层去除第一区域101-1上的多晶硅上的氧化硅，形成第三凹槽127，使得第一区域101-1上的多晶硅暴露出来；接下来，使得湿法刻蚀溶液通过第三凹槽127去除第一区域101-1上的多晶硅；再利用第一区域101-1上的栅缝隙105去除第一区域101-1上的牺牲层103。

需要说明的是，图2中虚线左边示出了在图1的AA’位置的部分截面图，图2中虚线右边示出了在图1的BB’位置的部分截面图。

如图2所示，在图2中虚线右边还形成有凹槽137，后续工艺中可以在凹槽137中填充绝缘材料以及导电材料形成密封环(英文表达为seal ring)，这里的密封环具体可以形成于晶圆的每一个芯片的切割道和芯片之间。当切割刀沿着切割道进行晶圆切割时，该密封环可以阻挡切割刀产生的应力造成有源器件区域破裂，并且密封环可以阻挡水汽渗透例如含酸物质、含碱物质或污染源的扩散造成的化学损害。

如图2所示，在栅缝隙结构128底部形成有一层介质层138，所述介质层的材料包括但不限于氧化硅。所述介质层从第一区域101-1延伸到第三区域 101-3，在后续工艺制程中会从半导体层101的背面对所述半导体层101进行减薄处理，使得暴露出沟道结构中的多晶硅，再在半导体层101的背面沉积半导体材料，从而实现沟道结构与源极线的连接。

图5为去除部分牺牲层103，并填充导电材料131后，最终形成的三维存储器沿着某一层牺牲层103的截面图，从图5中可以看出，本公开实施例中，只有第三区域101-3上栅缝隙沿着Y轴方向两侧的部分牺牲层103被去除，第三区域101-3上还有部分牺牲层103未被去除，第三区域101-3上的部分牺牲层103以及第一区域101-1上的牺牲层103被去除后分别形成了第一填充区域、第二填充区域，在第一填充区域、第二填充区域中均填充了导电材料131。接触孔的侧壁以及底壁均形成有导电材料131，且在填充了导电材料131的接触孔中形成有绝缘材料，接触孔中的导电材料131包围所述绝缘材料，接触孔中填充导电材料131和绝缘材料后构成接触结构112，在栅缝隙中也会填充绝缘材料形成栅极隔离结构132(如图5中虚线框所示)，栅极隔离结构132沿Y轴方向的两侧的牺牲层被部分去除，替换成了导电材料131，从而使得接触孔中的导电材料131与第二填充区域中的导电材料131连接。这里牺牲层被置换成的导电材料131构成最终产品中的导电层，导电层与绝缘层交替层叠。此外，如图2所示，接触孔125的部分侧壁形成有第一绝缘层139，第一绝缘层139 未覆盖接触孔125所贯穿的最底部的一层牺牲层103，通过第一绝缘层139使得接触结构只引出一层导电层。这里只示例性的示出了接触结构引引出某一层导电层的情况，其它层导电层的引出与上述介绍的类似，不同层导电层对应的接触结构在Z轴方向的深度不同。图6b示出了一种三维存储器的俯视结构示意图，从图6b可以看出第二区域101-2可以包含两部分，分别设置于第三区域 101-3的两边，第一区域101-1也可以包括两部分，分别设置于第三区域101-3 的两边。

研究发现，在上述实施例提供的方法中，如图6a以及图6b所示，一方面，由于第三区域101-3上的栅缝隙105中的多晶硅是填实的，因此在去除第三区域101-3上的多晶硅时酸的用量较多，且酸没有方向性，在去除第三区域101-3 上的多晶硅时，酸会沿着打通的栅缝隙105到第一区域101-1上的堆叠结构104 中，使得第一区域101-1上栅缝隙105中的部分多晶硅被去除，最终使得第一区域101-1上的牺牲层103去除不充分，造成位线失效；另一方面，上述实施例提供的方法中，需要进行两步光刻以及两步刻蚀工艺，使得第一区域101-1上的多晶硅和第三区域101-3上的多晶硅分别暴露出来，工艺步骤较多，成本较高；再一方面，在存储器小型化发展的趋势下，第二区域101-2在X轴方向的尺寸越来越小，这样使得当去除第三区域101-3上的多晶硅时，第二区域101-2 上的多晶硅不够挡，使得第一区域101-1上的多晶硅也被部分去除。

基于此，为解决上述问题，本公开实施例提供了另一种三维存储器的制作方法。图7为本公开实施例提供的三维存储器的制作方法的流程示意图。如图7所示，本公开实施例提供的三维存储器的制作方法包括以下步骤：

S100：提供半导体层；所述半导体层包括沿第一方向排布的第一区域、第二区域、第三区域；所述第一方向垂直于第二方向，所述第二方向为所述半导体层的厚度方向；

S200：在所述半导体层上形成包括绝缘层和牺牲层交替层叠的堆叠结构；

S300：形成贯穿所述堆叠结构且从所述第一区域上的堆叠结构延伸至所述第三区域上的堆叠结构的栅缝隙；所述第二区域上的栅缝隙在第三方向的尺寸大于所述第一区域以及第三区域上的栅缝隙在所述第三方向的尺寸，所述第三方向与所述第一方向以及第二方向均垂直；

S400：在所述栅缝隙中填充牺牲材料，形成牺牲结构；

S500：去除所述第二区域上的牺牲材料，形成第一凹槽；

S600：在所述第一凹槽中填充第一材料层；

S700：分别去除所述第一区域上的牺牲材料以及所述第三区域上的牺牲材料。

应当理解，图7中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图7中所示的各步骤可以根据实际需求进行顺序调整。图8至图21为本公开实施例提供的一种三维存储器的制作过程的截面示意图。需要说明的是，图8至图21为一个完整的反映三维存储器的制造方法的实现过程示意图，对于部分附图中未做标记的部分可以相互共用。下面结合图7、图8至图21，对本公开实施例提供的三维存储器的制作方法进行详细地说明。

在步骤S100中，主要是提供半导体层101，半导体层101包括沿第一方向上并列排布的第一区域101-1、第二区域101-2、第三区域101-3。

在一些具体示例中，所述半导体层101可以包括衬底，所述衬底可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗 (GeOI)衬底等。优选地，所述衬底为硅衬底。

在步骤S200中，主要是形成堆叠结构；

在一些具体示例中，半导体层101上的绝缘层102也可以称为介电层，绝缘层102的材料包括但不限于硅氧化物层、碳化硅层中的一种或多种。半导体层101上的牺牲层103的材料包括但不限于硅氮化物层、硅氮氧化物中的一种或多种；在一些具体示例中，绝缘层102和牺牲层103均可以通过化学气相沉积(CVD，Chemical Vapour Deposition)、物理气相沉积(PVD，Physical Vapor Deposition)、原子层沉积(ALD，Atomic Layer Deposition)等工艺形成；其中，绝缘层102和牺牲层103可以具有彼此相同的厚度，也可以具有彼此不同的厚度。在一些具体实施例中，绝缘层102可以由氧化硅(SiO₂)形成；牺牲层103 可以由氮化硅(SiN)形成，从而形成的堆叠结构104为氮化物-氧化物(NO) 叠层。

在一些具体示例中，所述第一方向为本公开附图中示出的X轴方向；所述第二方向为本公开附图中示出的Z轴方向；下文中的第三方向为本公开附图中示出的Y轴方向。但需要说明的是，以下实施例中关于方向的描述仅用于说明本公开，并不用来限制本公开的范围。

在步骤S300中，如图8以及图9所示，主要是形成栅缝隙105。

需要说明的是，图9中虚线所划分开的三部分中，图9左边一部分示出了在图8的AA’位置的截面图，图9中间一部分示出了在图8的BB’位置的截面图，图9右边一部分示出了在图8的CC’位置的截面图，且图8仅展示了栅缝隙105，省略了其它结构。

在一些具体示例中，可以利用刻蚀工艺在堆叠结构104中形成所述栅缝隙 105。

可以理解的是，第二区域101-2上的栅缝隙105在第三方向的尺寸大于第一区域101-1上以及第三区域101-3上的栅缝隙105在第三方向的尺寸，这样使得在后续工艺中在栅缝隙105中填充牺牲材料106时，可以在第二区域101-2 上的栅缝隙105中形成空腔109，从而使得在去除第二区域101-2上的牺牲材料 106时，能够减少对第一区域101-1上以及第三区域101-3上的牺牲材料106的影响。

在一些具体示例中，对于第二区域101-2上的栅缝隙105在第三方向的尺寸的设定可以综合两方面的因素考虑：一、需要考虑节省三维存储器的面积，第二区域101-2上的栅缝隙105在第三方向的尺寸不能比第一区域101-1上以及第三区域101-3上的栅缝隙105在所述第三方向的尺寸大太多；二、需要考虑能达到去除第二区域101-2上的牺牲材料106时对第一区域101-1上以及第三区域101-3上的牺牲材料106的影响在可接受的范围内，因此，第二区域101-2 上的栅缝隙105在第三方向的尺寸与第一区域101-1上以及第三区域101-3上的栅缝隙105在第三方向的尺寸的差距不能太小，否则可能使得后续工艺中在栅缝隙105中填充牺牲材料106时，第二区域101-2上栅缝隙105中的牺牲材料106出现提前封口的情况，使得湿法刻蚀的酸液无法通过空腔109进入栅缝隙105中去除第二区域101-2上的牺牲材料106。

在一些实施例中，所述第一区域101-1上的栅缝隙105在所述第三方向的尺寸与所述第三区域101-3上的栅缝隙105在所述第三方向的尺寸相等，所述第二区域101-2上的栅缝隙105在所述第三方向的尺寸与所述第一区域101-1 上的栅缝隙105在所述第三方向的尺寸的比值范围为：2～5。

在一些具体示例中，所述第二区域101-2上的栅缝隙105在所述第三方向的尺寸与所述第一区域101-1上的栅缝隙105在所述第三方向的尺寸的比值为 3。

需要说明的是，上述实施例中所给出的第二区域101-2上的栅缝隙105在第三方向的尺寸与第一区域101-1上、第三区域101-3上的栅缝隙105在第三方向的尺寸的关系只是示例性的示范，并不用于限定本公开实施例中第二区域 101-2上的栅缝隙105在第三方向的尺寸与第一区域101-1上、第三区域101-3 上的栅缝隙105在第三方向的尺寸的关系。

在步骤S400中，如图10以及图11所示，主要是在栅缝隙105中填充牺牲材料106。

在一些具体示例中，所述牺牲材料106包括但不限于多晶硅。

在一些具体示例中，形成牺牲材料106的方法包括但不限于PVD、CVD、ALD。

对于牺牲材料106的选择需要考虑牺牲材料106相对于绝缘层102的材料以及牺牲层103的材料具有一定的刻蚀选择比，使得在去除牺牲材料106时，能减小对绝缘层102以及牺牲层103的影响。

在一些实施例中，，在所述第二区域101-2上的所述牺牲结构中形成有空腔 109。

需要说明的是，图11中虚线所划分开的三部分中，图11左边一部分示出了在图10的AA’位置的截面图，图11中间一部分示出了在图10的BB’位置的截面图，图11右边一部分示出了在图10的CC’位置的截面图。

可以理解的是，由于第二区域101-2上的栅缝隙105在第三方向的尺寸大于第一区域101-1上以及第三区域101-3上的栅缝隙105在第三方向的尺寸，因此在栅缝隙105中沉积牺牲材料106时，第一区域101-1上的栅缝隙105以及第三区域101-3上的栅缝隙105被填实时，第二区域101-2上的栅缝隙105 未填实，在第二区域101-2上的牺牲材料106中形成如图10以及图11所示的空腔109。

在步骤S500中，如图12以及图13所示，主要是去除第二区域101-2上的牺牲材料106，形成第一凹槽107。

需要说明的是，图13中虚线所划分开的三部分中，图13左边一部分示出了在图12的AA’位置的截面图，图13中间一部分示出了在图12的BB’位置的截面图，图13右边一部分示出了在图12的CC’位置的截面图。

在一些具体示例中，去除所述第二区域101-2上的牺牲材料106的方法包括湿法刻蚀。

在一些实施例中，所述去除第二区域101-2上的牺牲材料106，包括：

通过湿法刻蚀工艺，从所述空腔109去除第二区域101-2上的牺牲材料106；在去除所述第二区域101-2上的牺牲材料106时，所述第一区域101-1以及所述第三区域101-3上的部分牺牲材料106被去除，形成第二凹槽110。

可以理解的是，由于空腔109使得第二区域101-2上的牺牲材料106具有较大的表面被暴露，从而使得湿法刻蚀溶液从空腔109进入后，湿法刻蚀溶液与第二区域101-2上的牺牲材料106具有较大的接触面积，且湿法刻蚀溶液与第一区域101-1上、第二区域101-2上、第三区域101-3上的牺牲材料106的顶表面也会有接触，因此第一区域101-1上的牺牲材料106、第二区域101-2上的牺牲材料106以及第三区域101-3上的牺牲材料106均会有不同程度的去除。但由于第二区域101-2上牺牲材料106与湿法刻蚀溶液的接触面积远远大于第一区域101-1上以及第三区域101-3上牺牲材料106与湿法刻蚀溶液的接触面积，从而使得在完全去除第二区域101-2上的牺牲材料106时，对第一区域101-1 上以及第三区域101-3上的牺牲材料106的影响可以控制在可接受范围内。

在步骤S600中，如图14以及图15所示，主要是在第一凹槽107中填充第一材料层108。

需要说明的是，图15中虚线所划分开的三部分中，图15左边一部分示出了在图14的AA’位置的截面图，图15中间一部分示出了在图14的BB’位置的截面图，图15右边一部分示出了在图14的CC’位置的截面图。

在一些具体示例中，填充第一材料层108的方法包括但不限于PVD、CVD、 ALD。

在一些实施例中，如图14以及图15所示，在所述第一凹槽107中填充第一材料层108，包括：

在所述第一凹槽107以及所述第二凹槽110中填充所述第一材料层108。

在一些实施例中，所述牺牲材料106的材质与所述第一材料层108的材质不同。

可以理解的是，牺牲材料106的材质与第一材料层108的材质不同，这样使得在后续工艺中分别去除第一区域101-1上的牺牲材料106以及第三区域 101-3上的牺牲材料106时，第二区域101-2上的第一材料层108可以阻隔酸的通路，从而使得在去除第三区域101-3上的牺牲材料106时不对第一区域101-1 上的牺牲材料106造成影响。在去除第三区域101-3上的牺牲材料106是，第一区域101-2上的第一材料层108可以起到对第一区域101-2上的牺牲材料106 的保护作用，使得在去除第三区域101-3上的牺牲材料106时减少对第一区域101-2上的第一材料层108的影响。

在一些具体示例中，如图16以及图17所示，可以将第一凹槽107填实第一材料层108。这里的第一凹槽107是否填实与填充的第一材料层108的材质有关。

需要说明的是，图17中虚线所划分开的三部分中，图17左边一部分示出了在图16的AA’位置的截面图，图17中间一部分示出了在图16的BB’位置的截面图，图17右边一部分示出了在图16的CC’位置的截面图。

本公开以下实施例中的第一材料层108可以包括碳、氧化硅、氮化硅。下述实施例中将进一步介绍不同的材料构成第一材料层时具体如何形成栅极隔离结构。

如图16所示，在一些实施例中，所述第一材料层包括第一子材料层108-1 和第二子材料层108-2，所述第一子材料层108-1包围所述第二子材料层108-2，且所述第一子材料层108-1和所述第二子材料层108-2的材质相同或不同。

在一些实施例中，所述第一子材料层108-1的材质包括氮化硅，所述第二子材料层108-2的材质包括氧化硅；或，所述第一子材料层108-1的材质包括氧化硅，所述第二子材料层108-2的材质包括氮化硅；所述方法还包括：

在分别去除所述第一区域101-1上的牺牲材料106以及所述第三区域101-3 上的牺牲材料106之后，分别在所述第一区域101-1以及所述第三区域101-3 上的栅缝隙105中均填充绝缘材料，形成从所述第一区域101-1上的堆叠结构 104延伸至所述第三区域101-3上的堆叠结构104的栅极隔离结构。

这里，在第一区域101-1上的以及第三区域101-3上的栅缝隙105中均仅填充了一层绝缘材料，所述绝缘材料包括但不限于氮化硅或氧化硅。

这里，第一子材料层108-1的材质和第二子材料层108-2的材质还可以均为氮化硅，或者均为氧化硅。

可以理解的是，当第一材料层108为氧化硅时，氧化硅可以最终保留在栅缝隙105中，如图16以及图17所示，可以将第一凹槽107中填实氧化硅，作为栅极隔离结构的一部分，这样可以节省工艺步骤，节省工艺成本。

在一些实施例中，所述第一材料层108包括碳；所述方法还包括：

在分别去除所述第一区域101-1上的牺牲材料106以及所述第三区域101-3 上的牺牲材料106之后，去除所述第一凹槽107中的碳；

分别在所述第一区域101-1、所述第二区域101-2、所述第三区域101-3上的栅缝隙105中均填充绝缘材料，形成从所述第一区域101-1上的堆叠结构104 延伸至所述第三区域101-3上的堆叠结构104的栅极隔离结构。

在一些具体示例中，所述绝缘材料包括但不限于氧化硅、氮化硅。

在一些具体示例中，填充绝缘材料的方法包括但不限于PVC、CVD、ALD。

可以理解的是，当第一材料层108为碳时，一方面，如图14以及图15所示，可以不将第一凹槽107填实碳，只在第一凹槽107的侧壁上填充碳，碳的中间形成有空腔，这样使得可以节省工艺时间以及节省碳材料，从而节省成本；另一方面，在后续工艺中可以通过去胶机(Asher)直接去除，工艺过程简单，工艺难度较小。

对于第一材料层108的选择可以根据生产过程中的具体情况进行选择。

在步骤S600中，如图18以及图21所示，主要是分别去除第一区域101-1 上的牺牲材料106以及第三区域101-3上的牺牲材料106。

在一些具体示例中，分别去除所述第一区域101-1上的牺牲材料106以及所述第三区域101-3上的牺牲材料106，包括：

去除所述第一区域101-1上的牺牲材料106以及第一材料层108；

去除所述第三区域101-3上的牺牲材料106以及第一材料层108。

在一些实施例中，去除所述第一区域101-1上的牺牲材料106，包括：

去除所述第一区域101-1上的牺牲材料106，形成第一狭缝；

所述方法还包括：

通过所述第一狭缝去除所述第一区域101-1上的牺牲层103，形成第一填充区域；

在所述第一填充区域中填充导电材料；

去除所述第三区域101-3上的牺牲材料106，包括：

去除所述第三区域101-3上的牺牲材料106，形成第二狭缝123；

所述方法还包括：

通过所述第二狭缝123去除所述第三区域101-3上的一部分牺牲层103，形成第二填充区域；

在所述第二填充区域中填充导电材料。

在一些具体示例中，去除第三区域101-3上的牺牲材料106可以包括以下步骤：如图18以及图19所示或者图20以及图21所示，利用光刻工艺形成图案化的第三掩膜层，利用第三掩膜层去除第三区域101-3上的第一材料层108 以及牺牲材料106，这里的图18以及图19对应第一材料层108为碳的情况，图20以及图21对应第一材料层108为氧化硅时的情况。接下来，再去除第一区域101-1上的第一材料层108以及牺牲材料106。

需要说明的是，图19中虚线所划分开的三部分中，图19左边一部分示出了在图18的AA’位置的截面图，图19中间一部分示出了在图18的BB’位置的截面图，图19右边一部分示出了在图18的CC’位置的截面图。图21中虚线所划分开的三部分中，图21左边一部分示出了在图20的AA’位置的截面图，图21中间一部分示出了在图20的BB’位置的截面图，图21右边一部分示出了在图20的CC’位置的截面图。

可以理解的是，相比于图1至图4提出的方案，图8至图21提出的方案可以减少一道去除栅缝隙105中的牺牲材料106的光刻工艺，从而可以节省工艺成本。

在一些具体示例中，所述导电材料包括但不限于金属钨。

在一些具体示例中，第一填充区域中填充的导电材料可以用于形成栅极。

在一些具体示例中，填充导电材料的方法包括但不限于PVC、CVD、ALD。

在一些实施例中，所述方法还包括：

在所述第一区域101-1上的堆叠结构104中形成沿所述第二方向延伸的多个沟道结构，同时在所述第二区域101-2上的堆叠结构104中形成沿所述第二方向延伸的多个虚设沟道结构；

在所述第三区域101-3上的堆叠结构104中形成沿所述第二方向延伸的多个接触结构。

在一些实施例中，所述多个接触结构沿所述第二方向的深度不同，不同深度的接触结构连接不同层的牺牲层。

这里，在后续工艺中将牺牲层置换成导电材料后，最终不同深度的接触结构连接不同层的导电层，从而实现不同层的栅极的引出。

图22示出了一种三维存储器的俯视结构示意图，如图22所示，在第一区域101-1上设置有沟道结构111，在第三区域101-3上设置有接触结构112，第二区域101-2上的栅极隔离结构在第三方向的尺寸大于第一区域101-1以及第三区域101-3上的栅极隔离结构在第三方向的尺寸。栅极隔离结构可以包括第一栅极隔离结构135和第二栅极隔离结构136，第一栅极隔离结构135将存储器阵列划分为多个存储块133(英文表达为Block)，多个第二栅极隔离结构136 可以将存储块133划分为多个指存储区134(英文表达为Finger)。

在一些具体示例中，沟道结构111的形成过程可以包括：形成贯穿堆叠结构104的沟道孔；在形成沟道孔后，沿所述沟道孔的径向方向，由外向内依次形成阻挡层、电荷捕获层、隧穿层和沟道层，从而在沟道孔中形成存储器材料层。其中，阻挡层覆盖于所述沟道孔的侧壁表面，电荷捕获层覆盖于所述阻挡层表面，隧穿层覆盖于所述电荷捕获层表面，沟道层覆盖于所述隧穿层表面，构成氧化物-氮化物-氧化物-多晶硅(ONOP)结构。所述阻挡层用于阻挡所述存储器材料层中的电荷流出；所述电荷捕获层用于捕获并存储电荷；所述隧穿层用于产生电荷；所述沟道层用于起到支撑的作用。在一些具体示例中，所述存储器材料层可以通过CVD或ALD等工艺形成。在形成存储器材料层后，还需要对存储器材料层的底部进行穿通处理，得到存储器层，可以采用干法刻蚀实现所述穿通处理过程。形成虚设沟道结构与形成沟道结构的过程类似，这里不再赘述。

在一些具体示例中，第一区域101-1上形成的多个沟道结构用于存储数据，第二区域101-2上形成的多个虚设沟道结构不用于存储数据，示例性的，第二区域101-2上形成的多个虚设沟道结构可起到支撑作用。

在一些具体示例中，形成接触结构112的过程包括：在第三区域101-3上形成贯穿堆叠结构104的接触孔，在接触孔的侧壁以及底壁形成有导电材料，在形成有导电材料的接触孔中形成绝缘材料，从而实现栅极的引出。

在存储器容量要求越来越高的趋势下，三维存储器中的堆叠结构的层数越来越高，形成沟道孔、接触孔以及栅缝隙的工艺难度越来越大，下面将结合图 23至图30，对上述实施例中提供的方案在多堆叠结构中具体如何实施进行详细介绍。

需要说明的是，图23至图30均包括以虚线划分开的三个截面图，左边部分为在第一区域101-1上沿着第三方向的部分截面图，中间部分为在第二区域 101-2上沿着第三方向的部分截面图，右边部分为在第三区域101-3上沿着第三方向的部分截面图。

在一些实施例中，所述栅缝隙包括沿所述第二方向排布的第一栅缝隙、第二栅缝隙、第三栅缝隙，形成堆叠结构以及形成栅缝隙105，包括：

如图23所示，在半导体层101上形成第一堆叠结构113；

形成贯穿所述第一堆叠结构113的第一沟道孔115以及从所述第一区域上延伸至所述第三区域上的第一栅缝隙114，如图24所示，并在所述第一沟道孔 115以及所述第一栅缝隙114中均填充第一牺牲材料116；

如图25所示，在所述第一堆叠结构113上形成第二堆叠结构117；

形成贯穿所述第二堆叠结构117的第二沟道孔119以及从所述第一区域上延伸至所述第三区域上的第二栅缝隙118，如图26所示，并在所述第二沟道孔 119以及所述第二栅缝隙118中均填充第二牺牲材料120；

如图27所示，在所述第二堆叠结构117上形成第三堆叠结构121；

形成贯穿所述第三堆叠结构121的第三沟道孔129以及第三栅缝隙的第一部分122，如图28所示，并去除所述第二沟道孔119中以及第二区域101-2上的第二栅缝隙118中的第二牺牲材料120、所述第一沟道孔115中以及第二区域101-2上的第一栅缝隙114中的第一牺牲材料116；所述第一沟道孔115、第二沟道孔119以及第三沟道孔129连通，所述第一部分122位于所述第二区域 101-2上；

在所述第一沟道孔115、第二沟道孔119、第三沟道孔129、第二区域101-2 上的第一栅缝隙114、第二区域101-2上的第二栅缝隙118、第二区域101-2上的第三栅缝隙中均填充第一材料层108；

如图29所示，形成贯穿所述第一区域101-1以及第三区域101-3上的第三堆叠结构121的第三栅缝隙的第二部分130，如图30所示，并去除剩余的第一牺牲材料116以及剩余的第二牺牲材料120；所述第一栅缝隙114、第二栅缝隙 118以及第三栅缝隙连通。

这里的第一材料层可以是氧化物-氮化物-氧化物-多晶硅构成的多层材料。

在一些具体示例中，第一牺牲材料116、第二牺牲材料120、第三牺牲材料包括但不限于多晶硅。

在一些具体示例中，所述方法还包括：在第一区域101-1以及第三区域101-3 上的第一栅缝隙114、第二栅缝隙118、第三栅缝隙中均填充多晶硅，并分别去除第一区域101-1上的多晶硅以及第三区域101-3上的多晶硅，从而达到分别去除第一区域101-1上的牺牲层103以及第三区域101-3上的部分牺牲层103 的目的。

本公开实施例中提出的方案适用于单堆叠结构以及多堆叠结构。需要说明的是，上述实施例中只示例性的列举了具有三堆叠结构的情况，但本公开实施例中的堆叠结构的数量包括但不限于2、4、5。

可以理解的是，若一次性形成层数较多的堆叠结构，并分别在堆叠结构中形成深宽比较大的沟道孔、栅缝隙，将会使工艺难度较大。上述实施例中将堆叠结构分多次形成，在具有多堆叠结构的架构中，一方面，将深宽比较大的沟道孔在每个堆叠结构中分开形成，并将深宽比较大的栅缝隙在每个堆叠结构中分开形成，这样使得工艺难度大大降低；另一方面，在形成第一沟道孔115的同时形成第一栅缝隙114，在形成第二沟道孔119的同时形成第二栅缝隙118，在第一沟道孔115中填充第一牺牲材料116的同时在第一栅缝隙114中填充第一牺牲材料116，在第二沟道孔119中填充第二牺牲材料120的同时在第二栅缝隙118中填充第二牺牲材料120，并在第一沟道孔115、第二沟道孔119、第三沟道孔129中填充第一材料层108的同时在第二区域101-2上的第一栅缝隙 114、第二区域101-2上的第二栅缝隙118、第二区域101-2上的第三栅缝隙中均填充第一材料层108，也就是说将栅缝隙的形成工艺以及沟道孔的形成工艺合并，将栅缝隙的填充工艺以及沟道孔的填充工艺合并，这样使得大大节省工艺步骤，节省工艺成本；再一方面，第二区域101-2上的第一栅缝隙114、第二区域101-2上的第二栅缝隙118、第二区域101-2上的第三栅缝隙中填充的第一材料层108作为阻隔层，这样使得在后续工艺中分别去除第一区域101-1上的牺牲材料106以及第三区域101-3上的牺牲材料106时，阻隔层能够阻隔酸的通路，从而达到较好的分别去除第一区域101-1上的牺牲材料106以及第三区域101-3上的牺牲材料106的效果。

本公开实施例提供了一种三维存储器的制作方法，包括：提供半导体层 101；所述半导体层101包括沿第一方向排布的第一区域101-1、第二区域101-2、第三区域101-3；所述第一方向垂直于第二方向，所述第二方向为所述半导体层 101的厚度方向；在所述半导体层101上形成包括绝缘层102和牺牲层103交替层叠的堆叠结构104；形成贯穿所述堆叠结构104且从所述第一区域101-1 上的堆叠结构104延伸至所述第三区域101-3上的堆叠结构104的栅缝隙105；所述第二区域101-2上的栅缝隙105在第三方向的尺寸大于所述第一区域101-1 以及第三区域101-3上的栅缝隙105在所述第三方向的尺寸，所述第三方向与所述第一方向以及第二方向均垂直；在所述栅缝隙105中填充牺牲材料106；去除所述第二区域101-2上的牺牲材料106，形成牺牲结构，形成第一凹槽107；在所述第一凹槽107中填充第一材料层108；分别去除所述第一区域101-1上的牺牲材料106以及所述第三区域101-3上的牺牲材料106。本公开实施例中，第二区域101-2上的栅缝隙105在第三方向的尺寸大于第一区域101-1上以及第三区域101-3上的栅缝隙105在第三方向的尺寸，这样使得可以在第二区域101-2上的牺牲材料106中形成空腔109，从而利于去除第二区域101-2上的牺牲材料106形成第一凹槽107，在第一凹槽107中填充的牺牲材料106可作为阻隔层，减小在分别去除第一区域101-1上的牺牲材料106以及第三区域101-3 上的牺牲材料106时的相互影响。

根据本公开的另一方面，本公开实施例还提供了一种三维存储器，包括：

叠层结构；所述叠层结构包括交替层叠的绝缘层和导电层，所述叠层结构包括沿第一方向排布的阵列区、虚设区、接触区，所述第一方向垂直于第二方向，所述第二方向为所述绝缘层和导电层层叠的方向；

贯穿所述叠层结构且从所述阵列区延伸至所述接触区的栅极隔离结构；所述虚设区中的栅极隔离结构在第三方向的尺寸大于所述阵列区以及接触区中的栅极隔离结构在所述第三方向的尺寸，所述第三方向与所述第一方向以及第二方向均垂直。

在一些实施例中，所述虚设区中的栅极隔离结构中包括第一子材料层和第二子材料层，所述第一子材料层包围所述第二子材料层，且所述第一子材料层的材质和所述第二子材料层的材质相同或不同。

在一些实施例中，所述虚设区中的栅极隔离结构的材质与所述阵列区以及接触区中的栅极隔离结构的材质相同或不同。

在一些实施例中，所述阵列区中的栅极隔离结构在所述第三方向的尺寸与所述接触区中的栅极隔离结构在所述第三方向的尺寸相等，所述虚设区中的栅极隔离结构在所述第三方向的尺寸与所述阵列区中的栅极隔离结构在所述第三方向的尺寸的比值范围为：2～5。

在一些实施例中，所述阵列区中设置有多个沟道结构，所述虚设区中设置有多个虚设沟道结构，所述接触区中设置有多个接触结构；所述沟道结构、虚设沟道结构以及接触结构均沿所述第二方向延伸。

在一些实施例中，所述多个接触结构沿所述第二方向的深度不同，不同深度的接触结构连接不同层的导电层。

在一些实施例中，所述叠层结构包括第一叠层结构、第二叠层结构、第三叠层结构，所述栅极隔离结构包括第一栅极隔离结构、第二栅极隔离结构、第三栅极隔离结构；其中，

所述第一栅极隔离结构贯穿所述第一叠层结构，所述第二栅极隔离结构贯穿第二叠层结构，所述第三栅极隔离结构贯穿第三叠层结构；所述第一栅极隔离结构、第二栅极隔离结构、第三栅极隔离结构均从所述阵列区延伸至所述接触区，所述第二栅极隔离结构与所述第一栅极隔离结构和所述第二栅极隔离结构均相连。

在一些实施例中，所述叠层结构还包括牺牲层，所述牺牲层与所述绝缘层交替层叠，且相邻的两个绝缘层之间的牺牲层和导电层在第一平面并列排布，所述第一平面垂直于所述第二方向。

在一些实施例中，所述三维存储器包括三维NAND型存储器。

上述实施例中提供的三维存储器在方法侧已详细介绍，这里不再赘述。

根据本公开的再一方面，本公开实施例还提供了一种存储器系统，包括：

一个或多个如上述实施例中所述的三维存储器；以及

存储器控制器，所述存储器控制器与所述三维存储器耦接并控制所述三维存储器。

在一些具体示例中，所述存储器系统包括存储卡或固态硬盘。

图31示出了根据本公开的一些方面的具有三维存储器的示例性系统200 的块图。系统200可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图31中所示，系统200可以包括主机208和存储器系统 202，存储器系统202具有一个或多个三维存储器204和存储器控制器206。主机208可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统 (SoC)(例如，应用处理器(AP))。主机208可以被配置为将数据发送到三维存储器204或从三维存储器204接收数据。

根据一些实施方式，存储器控制器206耦合到三维存储器204和主机208，并且被配置为控制三维存储器204。存储器控制器206可以管理存储在三维存储器204中的数据，并且与主机208通信。在一些实施方式中，存储器控制器 206被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器206被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC) 中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。

存储器控制器206可以被配置为控制三维存储器204的操作，例如读取、擦除和编程操作。存储器控制器206还可以被配置为管理关于存储在或要存储在三维存储器204中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器206还被配置为处理关于从三维存储器204读取的或者被写入到三维存储器204的数据的纠错码(ECC)。存储器控制器206还可以执行任何其他合适的功能，例如，格式化三维存储器204。存储器控制器206可以根据特定通信协议与外部设备(例如，主机208)通信。例如，存储器控制器206可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器206和一个或多个三维存储器204可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC 封装)中。也就是说，存储器系统202可以实施并且封装到不同类型的终端电子产品中。在如图32中所示的一个示例中，存储器控制器206和单个三维存储器204可以集成到存储器卡302中。存储器卡302可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡302还可以包括将存储器卡302与主机(例如，图31中的主机208)耦合的存储器卡连接器304。在如图33中所示的另一示例中，存储器控制器206和多个三维存储器204可以集成到SSD306中。SSD306还可以包括将SSD306与主机(例如，图31中的主机208)耦合的SSD连接器308。在一些实施方式中，SSD306的存储容量和/或操作速度大于存储器卡302的存储容量和/或操作速度。

在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种三维存储器的制造方法，其特征在于，包括：

提供半导体层；所述半导体层包括沿第一方向排布的第一区域、第二区域、第三区域；所述第一方向垂直于第二方向，所述第二方向为所述半导体层的厚度方向；

在所述半导体层上形成包括绝缘层和牺牲层交替层叠的堆叠结构；

形成贯穿所述堆叠结构且从所述第一区域上的堆叠结构延伸至所述第三区域上的堆叠结构的栅缝隙；所述第二区域上的栅缝隙在第三方向的尺寸大于所述第一区域以及第三区域上的栅缝隙在所述第三方向的尺寸，所述第三方向与所述第一方向以及第二方向均垂直；

在所述栅缝隙中填充牺牲材料，形成牺牲结构；

去除所述第二区域上的牺牲材料，形成第一凹槽；

在所述第一凹槽中填充第一材料层；

分别去除所述第一区域上的牺牲材料以及所述第三区域上的牺牲材料。

2.根据权利要求1所述的制造方法，其特征在于，所述牺牲材料的材质与所述第一材料层的材质不同。

3.根据权利要求1所述的制造方法，其特征在于，所述第一材料层包括第一子材料层和第二子材料层，所述第一子材料层包围所述第二子材料层，且所述第一子材料层和所述第二子材料层的材质相同或不同。

4.根据权利要求3所述的制造方法，其特征在于，所述第一子材料层的材质包括氮化硅，所述第二子材料层的材质包括氧化硅；或，所述第一子材料层的材质包括氧化硅，所述第二子材料层的材质包括氮化硅；所述方法还包括：

在分别去除所述第一区域上的牺牲材料以及所述第三区域上的牺牲材料之后，分别在所述第一区域以及所述第三区域上的栅缝隙中均填充绝缘材料，形成从所述第一区域上的堆叠结构延伸至所述第三区域上的堆叠结构的栅极隔离结构。

5.根据权利要求1所述的制造方法，其特征在于，所述第一材料层的材质包括碳；所述方法还包括：

在分别去除所述第一区域上的牺牲材料以及所述第三区域上的牺牲材料之后，去除所述第一凹槽中的碳；

在所述第一区域、所述第二区域、所述第三区域上的栅缝隙中填充绝缘材料，形成从所述第一区域上的堆叠结构延伸至所述第三区域上的堆叠结构的栅极隔离结构。

6.根据权利要求1所述的制造方法，其特征在于，所述第一区域上的栅缝隙在所述第三方向的尺寸与所述第三区域上的栅缝隙在所述第三方向的尺寸相等，所述第二区域上的栅缝隙在所述第三方向的尺寸与所述第一区域上的栅缝隙在所述第三方向的尺寸的比值范围为：2～5。

7.根据权利要求1所述的制造方法，其特征在于，在所述第二区域上的所述牺牲结构中形成有空腔；

所述去除第二区域上的牺牲材料，包括：

通过湿法刻蚀工艺，从所述空腔去除第二区域上的牺牲材料；在去除所述第二区域上的牺牲材料时，所述第一区域以及所述第三区域上的部分牺牲材料被去除，形成第二凹槽；

在所述第一凹槽中填充第一材料层，包括：

在所述第一凹槽以及所述第二凹槽中填充所述第一材料层。

8.根据权利要求1所述的制造方法，其特征在于，所述方法还包括：

在所述第一区域上的堆叠结构中形成沿所述第二方向延伸的多个沟道结构，同时在所述第二区域上的堆叠结构中形成沿所述第二方向延伸的多个虚设沟道结构；

在所述第三区域上的堆叠结构中形成沿所述第二方向延伸的多个接触结构。

9.根据权利要求8所述的制造方法，其特征在于，所述多个接触结构沿所述第二方向的深度不同，不同深度的接触结构连接不同层的牺牲层。

10.根据权利要求1所述的制造方法，其特征在于，所述栅缝隙包括沿所述第二方向排布的第一栅缝隙、第二栅缝隙、第三栅缝隙，形成堆叠结构以及形成栅缝隙，包括：

在所述半导体层上形成第一堆叠结构；

形成贯穿所述第一堆叠结构的第一沟道孔以及从所述第一区域上延伸至所述第三区域上的第一栅缝隙，并在所述第一沟道孔以及所述第一栅缝隙中均填充第一牺牲材料；

在所述第一堆叠结构上形成第二堆叠结构；

形成贯穿所述第二堆叠结构的第二沟道孔以及从所述第一区域上延伸至所述第三区域上的第二栅缝隙，并在所述第二沟道孔以及所述第二栅缝隙中均填充第二牺牲材料；

在所述第二堆叠结构上形成第三堆叠结构；

形成贯穿所述第三堆叠结构的第三沟道孔以及第三栅缝隙的第一部分，并去除所述第二沟道孔中以及第二区域上的第二栅缝隙中的第二牺牲材料、所述第一沟道孔中以及第二区域上的第一栅缝隙中的第一牺牲材料；所述第一沟道孔、第二沟道孔以及第三沟道孔连通，所述第一部分位于所述第二区域上；

在所述第一沟道孔、第二沟道孔、第三沟道孔、第二区域上的第一栅缝隙、第二区域上的第二栅缝隙、第二区域上的第三栅缝隙中均填充第一材料层；

形成贯穿所述第一区域以及第三区域上的第三堆叠结构的第三栅缝隙的第二部分，并去除剩余的第一牺牲材料以及剩余的第二牺牲材料；所述第一栅缝隙、第二栅缝隙以及第三栅缝隙连通。

11.根据权利要求7所述的制造方法，其特征在于，

去除所述第一区域上的牺牲材料，包括：

去除所述第一区域上的牺牲材料，形成第一狭缝；

所述方法还包括：

通过所述第一狭缝去除所述第一区域上的牺牲层，形成第一填充区域；

在所述第一填充区域中填充导电材料；

去除所述第三区域上的牺牲材料，包括：

去除所述第三区域上的牺牲材料，形成第二狭缝；

所述方法还包括：

通过所述第二狭缝去除所述第三区域上的一部分牺牲层，形成第二填充区域；

在所述第二填充区域中填充导电材料。

12.一种三维存储器，其特征在于，包括：

叠层结构；所述叠层结构包括交替层叠的绝缘层和导电层，所述叠层结构包括沿第一方向排布的阵列区、虚设区、接触区，所述第一方向垂直于第二方向，所述第二方向为所述绝缘层和导电层层叠的方向；

贯穿所述叠层结构且从所述阵列区延伸至所述接触区的栅极隔离结构；所述虚设区中的栅极隔离结构在第三方向的尺寸大于所述阵列区以及接触区中的栅极隔离结构在所述第三方向的尺寸，所述第三方向与所述第一方向以及第二方向均垂直。

13.根据权利要求12所述的三维存储器，其特征在于，所述虚设区中的栅极隔离结构中包括第一子材料层和第二子材料层，所述第一子材料层包围所述第二子材料层，且所述第一子材料层的材质和所述第二子材料层的材质相同或不同。

14.根据权利要求12所述的三维存储器，其特征在于，所述虚设区中的栅极隔离结构的材质与所述阵列区以及接触区中的栅极隔离结构的材质相同或不同。

15.根据权利要求12所述的三维存储器，其特征在于，所述阵列区中的栅极隔离结构在所述第三方向的尺寸与所述接触区中的栅极隔离结构在所述第三方向的尺寸相等，所述虚设区中的栅极隔离结构在所述第三方向的尺寸与所述阵列区中的栅极隔离结构在所述第三方向的尺寸的比值范围为：2-4。

16.根据权利要求12所述的三维存储器，其特征在于，所述阵列区中设置有多个沟道结构，所述虚设区中设置有多个虚设沟道结构，所述接触区中设置有多个接触结构；所述沟道结构、虚设沟道结构以及接触结构均沿所述第二方向延伸。

17.根据权利要求16所述的三维存储器，其特征在于，所述多个接触结构沿所述第二方向的深度不同，不同深度的接触结构连接不同层的导电层。

18.根据权利要求12所述的三维存储器，其特征在于，所述叠层结构包括第一叠层结构、第二叠层结构、第三叠层结构，所述栅极隔离结构包括第一栅极隔离结构、第二栅极隔离结构、第三栅极隔离结构；其中，

所述第一栅极隔离结构贯穿所述第一叠层结构，所述第二栅极隔离结构贯穿第二叠层结构，所述第三栅极隔离结构贯穿第三叠层结构；所述第一栅极隔离结构、第二栅极隔离结构、第三栅极隔离结构均从所述阵列区延伸至所述接触区，所述第二栅极隔离结构与所述第一栅极隔离结构和所述第二栅极隔离结构均相连。

19.根据权利要求12所述的三维存储器，其特征在于，所述叠层结构还包括牺牲层，所述牺牲层与所述绝缘层交替层叠，且相邻的两个绝缘层之间的牺牲层和导电层在第一平面并列排布，所述第一平面垂直于所述第二方向。

20.根据权利要求12所述的三维存储器，其特征在于，所述三维存储器包括三维NAND型存储器。

21.一种存储器系统，其特征在于，包括：

一个或多个如权利要求12-20任一项所述的三维存储器；以及

存储器控制器，所述存储器控制器与所述三维存储器耦接并控制所述三维存储器。

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