CN113924646A - 三维存储器器件以及用于形成所述三维存储器器件的方法 - Google Patents

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Abstract

一种三维(3D)存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述阻挡层和所述存储层被所述电介质层分隔成多个区段。

Description

三维存储器器件以及用于形成所述三维存储器器件的方法
相关申请的交叉引用
本申请要求享有2021年6月7日提交的中国专利申请No.202110628570.5和2020年10月19日提交的中国专利申请No.202011120882.7的优先权，在这里以引用方式将这两申请的全部内容并入本文。
背景技术
本公开涉及存储器器件以及用于形成存储器器件的方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，诸如存储器单元的平面半导体器件被缩小到更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得更具挑战性并且成本高昂。三维(3D)半导体器件架构可以解决一些平面半导体器件(例如，闪速存储器器件)中的密度限制。
发明内容
在一个方面中，公开了一种3D存储器器件。所述3D存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。
所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。
在另一方面中，公开了一种3D存储器器件。所述3D存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。所述存储层和所述电介质层被所述隧穿层分隔开。
在又一方面中，公开了一种系统。所述系统包括被配置为存储数据的3D存储器器件以及存储器控制器。所述3D存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
在再一方面中，公开了一种系统。所述系统包括被配置为存储数据的3D存储器器件以及存储器控制器。所述3D存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。所述存储层和所述电介质层被所述隧穿层分隔开。所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
在再一方面中，公开了一种用于形成3D存储器器件的方法。形成交替布置的多个第一电介质层和多个第二电介质层构成的堆叠体结构。在所述堆叠体结构中沿第一方向形成沟道孔。所述沟道孔的侧壁包括所述多个第一电介质层中的凹陷。在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成阻挡层。在所述多个第一电介质层中的所述沟道孔的所述凹陷上的所述阻挡层上方形成存储层。每个第一电介质层中的所述存储层被所述第二电介质层分隔开。在所述沟道孔的所述侧壁上的至少所述存储层上方形成隧穿层。在所述隧穿层上方形成半导体沟道。
在另一方面中，公开了一种用于形成3D存储器器件的方法。形成交替布置的多个第一电介质层和多个第二电介质层构成的堆叠体结构。在所述堆叠体结构中沿第一方向形成沟道孔。所述沟道孔的侧壁包括所述多个第一电介质层中的凹陷。在所述沟道孔的所述凹陷上共形形成阻挡层，所述阻挡层覆盖所述多个第二电介质层和所述多个第一电介质层中的所述凹陷。在所述阻挡层上方形成存储层。执行减薄操作以去除所述存储层的一部分和所述阻挡层的一部分，从而暴露所述多个第二电介质层。每个第一电介质层中的所述存储层被所述第二电介质层分隔开。在所述沟道孔的所述侧壁上方形成隧穿层。在所述隧穿层上方形成半导体沟道。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开的各方面，并且连同下面的详细描述一起用于进一步解释本公开，使相关领域普通技术人员能够制造和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器器件的截面图。
图2示出了根据本公开的一些方面的另一示例性3D存储器器件的截面图。
图3示出了根据本公开的一些方面的又一示例性3D存储器器件的截面图。
图4示出了根据本公开的一些方面的再一示例性3D存储器器件的截面图。
图5-14示出了根据本公开的一些方面在制造过程的不同阶段的示例性3D存储器器件的截面图。
图15示出了根据本公开的一些方面的用于形成3D存储器器件的示例性方法的流程图。
图16-22示出了根据本公开的一些方面的在制造过程的不同阶段的示例性3D存储器器件的截面图。
图23示出了根据本公开的一些方面的用于形成3D存储器器件的另一示例性方法的流程图。
图24示出了根据本公开的一些方面的具有存储器器件的示例性系统的框图。
图25A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的图。
图25B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的图。
将参考附图来描述本公开。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。因此，可以使用其他配置和布置，而不脱离本公开的范围。而且，还可以在各种各样的其他应用中采用本公开。可以按照未在附图中具体示出的方式对本公开中描述的功能和结构特征做出相互组合、调整和修改，使得这些组合、调整和修改处于本公开的范围内。
通常，可以至少部分地由使用的语境来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特性，或者可以用于从复数的意义上描述特征、结构或特性的组合。类似地，还可以将诸如“一”、“一个”或“该”的词语理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……之上”和“在……上方”，使得“在……上”不仅意味着直接位于某物上，还包含在某物上且其间具有中间特征或层的含义，并且使得“在……之上”或者“在……上方”不仅包含在某物之上或上方的含义，还包含在某物之上或上方且其间没有中间特征或层的含义(即，直接位于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
如本文所使用的，术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何成对水平平面之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包括一个或多个层，和/或者可以具有位于其上、其上方和/或其下方的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成互连线和/或过孔接触)以及一个或多个电介质层。
如本文所使用的，术语“衬底”是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底顶部上的材料可以被图案化，或者可以保持未被图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或者蓝宝石晶圆的非导电材料制成。
如本文所使用的，术语“3D存储器器件”是指在横向取向的衬底上具有垂直取向的存储器单元晶体管串(本文称为“存储器串”，例如NAND存储器串)，使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着名义上垂直于衬底的横向表面。
可以通过堆叠半导体晶圆或管芯并将它们垂直互连来形成3D半导体器件，使得所得结构充当单个器件，以比常规平面工艺更低的功率和更小的占用面积来实现性能改进。然而，电荷横向迁移问题成为3D半导体器件的主要问题。在诸如3D NAND存储器器件之类的一些3D存储器器件中，器件的堆叠体包括存储器阵列器件和外围器件。随着器件尺寸和厚度的缩小，字线之间的距离越来越小。因此，沟道结构中的电荷横向迁移问题是3D NAND存储器器件的瓶颈之一。
图1示出了根据本公开的一些方面的示例性3D存储器器件100的截面图。3D存储器器件100包括堆叠体结构102和沟道结构104。堆叠体结构102包括多个交错的导电层108和电介质层106，并且堆叠的导电/电介质层对也称为存储器堆叠体。在一些实施方式中，电介质层106可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施方式中，导电层108可以形成字线并且可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或者其任意组合。
如图1中所示，沟道结构104沿y方向延伸穿过堆叠体结构102。沟道结构104可以包括半导体沟道118以及半导体沟道118上方形成的存储器膜110。在一些实施方式中，沟道结构104还可以包括位于沟道结构104中心的电介质芯120。在一些实施方式中，存储器膜110可以包括半导体沟道118上方的隧穿层116、隧穿层116上方的存储层114以及存储层114上方的阻挡层112。这里的“上方”的含义，除了上述解释之外，还应解释为从顶侧或从横向侧位于某物“上方”。
在一些实施方式中，隧穿层116可以包括氧化硅、氮氧化硅或其任意组合。在一些实施方式中，存储层114可以包括氮化硅、氮氧化硅、硅或其任意组合。在一些实施方式中，阻挡层112可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任意组合。
在一些实施方式中，存储器堆叠体(例如，堆叠体结构102)中的每条字线(例如，导电层108)用作NAND存储器串(例如，沟道结构104)中的存储器单元的栅极导体。在一些实施例中，每条字线(导电层108)可以包括：由钨制成的栅极导体、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层、以及由高k电介质材料制成的栅极电介质层。所述字线可以横向延伸以耦接多个存储器单元。
如图1中所示，电介质层106将存储器膜110的阻挡层112、存储层114和隧穿层116分成多个区段。换句话说，3D存储器器件100的存储器膜110是不连续的结构，并且电介质层106将阻挡层112、存储层114和隧穿层116完全划分成几个隔离的区段。此外，3D存储器器件100的半导体沟道118与电介质层106接触。在一些实施方式中，3D存储器器件100的半导体沟道118与隧穿层116和电介质层106接触。在一些实施方式中，隧穿层116与存储层114、半导体沟道118和电介质层106接触。在一些实施方式中，存储层114可以包括多个捕获层。在一些实施方式中，存储层114可以包括沿x方向布置的第一捕获层和第二捕获层。在一些实施方式中，第一捕获层与阻挡层112直接接触，并且是被电介质层106分隔开的不连续结构。在一些实施方式中，第二捕获层与第一捕获层直接接触，并且可以在后续工艺中保护第一捕获层。在一些实施方式中，第二捕获层是被电介质层106分隔开的不连续结构。在一些实施方式中，第二捕获层是连续结构，并且可以部分地被电介质层106分隔开。在一些实施方式中，可以在第二捕获层上方形成隧穿层116。在一些实施方式中，第二捕获层可以用作隧穿层，并且可以省略隧穿层116的形成。
通过将阻挡层112、存储层114和隧穿层116沿y方向划分为多个隔离的区段，将存储器膜110的一部分划分成几个不连续的区段。存储在存储层114中的电荷与对应于不同字线的其它存储层114隔离。换言之，存储在与不同字线相对应的存储层114中的电荷彼此隔离。因此，可以抑制3D存储器器件100中的电荷迁移。
图2示出了根据本公开的一些方面的另一示例性3D存储器器件200的截面图。3D存储器器件200包括堆叠体结构102和沟道结构204。在一些实施方式中，3D存储器器件200的堆叠体结构102可以类似于3D存储器器件100的堆叠体结构102。沟道结构204沿着y方向延伸穿过堆叠体结构102。沟道结构204可以包括半导体沟道118以及半导体沟道118上方形成的存储器膜210。在一些实施方式中，沟道结构204还可以包括位于沟道结构204中心的电介质芯120。在一些实施方式中，3D存储器器件200的半导体沟道118和电介质芯120可以类似于3D存储器器件100的半导体沟道118和电介质芯120。
在一些实施方式中，存储器膜210可以包括半导体沟道118上方的隧穿层216、隧穿层216上方的存储层214以及存储层214上方的阻挡层212。在一些实施方式中，隧穿层216可以包括氧化硅、氮氧化硅或其任意组合。在一些实施方式中，存储层214可以包括氮化硅、氮氧化硅、硅或其任意组合。在一些实施方式中，阻挡层212可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任意组合。
如图2中所示，隧穿层216可以包括设置在两个相邻的电介质层106之间并且与存储层214接触的第一部分。隧穿层216还可以包括沿着y方向横跨几个电介质层106物理延伸的第二部分。隧穿层216的第一部分和第二部分彼此直接接触。换言之，隧穿层216的第一部分和第二部分物理连接。在一些实施方式中，可以在相同的沉积操作中形成隧穿层216的第一部分和第二部分。在一些实施方式中，可以在不同的沉积操作中形成隧穿层216的第一部分和第二部分。换言之，隧穿层216并非沿y方向完全不连续，并且仅阻挡层212和存储层214被电介质层106完全地划分成多个隔离的区段。在一些实施方式中，隧穿层216的第二部分将半导体沟道118和电介质层106分隔开。在一些实施方式中，隧穿层216与电介质层106接触。在一些实施方式中，存储层214可以包括多个捕获层。在一些实施方式中，存储层214可以包括沿x方向布置的第一捕获层和第二捕获层。在一些实施方式中，第一捕获层与阻挡层212直接接触，并且是被电介质层106分隔开的不连续结构。在一些实施方式中，第二捕获层与第一捕获层直接接触，并且可以在后续工艺中保护第一捕获层。在一些实施方式中，第二捕获层是被电介质层106分隔开的不连续结构。在一些实施方式中，第二捕获层是连续结构，并且可以部分地被电介质层106分隔开。在一些实施方式中，可以在第二捕获层上方形成隧穿层216。在一些实施方式中，第二捕获层可以用作隧穿层，并且可以省略隧穿层216的形成。
通过将阻挡层212和存储层214沿y方向划分为多个隔离的区段，将存储器膜210的一部分划分成几个不连续的区段。存储在存储层214中的电荷与对应于不同字线的其它存储层214隔离。换言之，存储在与不同字线相对应的存储层214中的电荷彼此隔离。因此，可以抑制3D存储器器件200中的电荷迁移。
图3示出了根据本公开的一些方面的又一示例性3D存储器器件300的截面图。3D存储器器件300包括堆叠体结构102和沟道结构304。在一些实施方式中，3D存储器器件300的堆叠体结构102可以类似于3D存储器器件100或200的堆叠体结构102。沟道结构304沿y方向延伸穿过堆叠体结构102。沟道结构304可以包括半导体沟道118和半导体沟道118上方形成的存储器膜310。在一些实施方式中，沟道结构304还可以包括位于沟道结构304中心的电介质芯120。在一些实施方式中，3D存储器器件300的半导体沟道118和电介质芯120可以类似于3D存储器器件100或200的半导体沟道118和电介质芯120。
在一些实施方式中，存储器膜310可以包括半导体沟道118上方的隧穿层316、隧穿层316上方的存储层314和存储层314上方的阻挡层312。在一些实施方式中，隧穿层316可以包括氧化硅、氮氧化硅或其任意组合。在一些实施方式中，存储层314可以包括氮化硅、氮氧化硅、硅或其任意组合。在一些实施方式中，阻挡层312可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任意组合。
如图3中所示，可以沿y方向平行于半导体沟道118来设置隧穿层316。换言之，在一些实施方式中，仅阻挡层312和存储层314被电介质层106完全划分为多个隔离的区段。在一些实施方式中，隧穿层316将半导体沟道118和电介质层106分隔开。在一些实施方式中，隧穿层316与电介质层106接触。在一些实施方式中，存储层314可以包括多个捕获层。在一些实施方式中，存储层314可以包括沿x方向布置的第一捕获层和第二捕获层。在一些实施方式中，第一捕获层与阻挡层312直接接触，并且是被电介质层106分隔开的不连续结构。在一些实施方式中，第二捕获层与第一捕获层直接接触，并且可以在后续工艺中保护第一捕获层。在一些实施方式中，第二捕获层是被电介质层106分隔开的不连续结构。在一些实施方式中，第二捕获层是连续结构，并且可以部分地被电介质层106分隔开。在一些实施方式中，可以在第二捕获层上方形成隧穿层316。在一些实施方式中，第二捕获层可以用作隧穿层，并且可以省略隧穿层316的形成。
通过将阻挡层312和存储层314沿y方向划分为多个隔离的区段，将存储器膜310的一部分划分成几个不连续的区段。存储在存储层314中的电荷与对应于不同字线的其它存储层314隔离。换言之，存储在与不同字线相对应的存储层314中的电荷彼此隔离。因此，可以抑制3D存储器器件300中的电荷迁移。
图4示出了根据本公开的一些方面的又一示例性3D存储器器件400的截面图。3D存储器器件400包括堆叠体结构102和沟道结构404。在一些实施方式中，3D存储器器件400的堆叠体结构102可以类似于3D存储器器件100、200或300的堆叠体结构102。沟道结构404沿y方向延伸穿过堆叠体结构102。沟道结构404可以包括半导体沟道118和半导体沟道118上方形成的存储器膜410。在一些实施方式中，沟道结构404还可以包括位于沟道结构404中心的电介质芯120。在一些实施方式中，3D存储器器件400的半导体沟道118和电介质芯120可以类似于3D存储器器件100、200或300的半导体沟道118和电介质芯120。
在一些实施方式中，存储器膜410可以包括半导体沟道118上方的隧穿层416、隧穿层416上方的存储层414和存储层414上方的阻挡层412。在一些实施方式中，隧穿层416可以包括氧化硅、氮氧化硅或其任意组合。在一些实施方式中，存储层414可以包括氮化硅、氮氧化硅、硅或其任意组合。在一些实施方式中，阻挡层412可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任意组合。
如图4中所示，存储层414被隧穿层416和阻挡层412包围。隧穿层416与半导体沟道118、电介质层106、阻挡层412和存储层414接触。换言之，存储层414完全被阻挡层412和隧穿层416包围，并且阻挡层412和隧穿层416彼此接触。在一些实施方式中，存储层414可以包括多个捕获层。在一些实施方式中，所述多个捕获层之一可以用作隧穿层416。在一些实施方式中，当存储层414完全被阻挡层412和隧穿层416包围时，可以进一步提高3D存储器器件400的保持力。
通过将阻挡层412和存储层414沿y方向划分为多个隔离的区段，将存储器膜410的一部分划分成几个不连续的区段。存储在存储层414中的电荷与对应于不同字线的其它存储层314隔离。换言之，存储在与不同字线相对应的存储层414中的电荷彼此隔离。因此，可以抑制3D存储器器件400中的电荷迁移。
图5-14示出了根据本公开的一些方面在制造过程的不同阶段的3D存储器器件100的截面图。图15示出了根据本公开的一些方面用于形成3D存储器器件100的示例性方法500的流程图。为了更好地描述本公开，将一起讨论图5-14中的3D存储器器件100的截面图和图15中的方法500。应当理解的是，方法500中所示出的操作不是穷举的，并且在任何所示的操作之前、之后或之间也可以执行其它操作。此外，这些操作中的一些操作可以同时地执行，或者以与图5-14和图15中所示的顺序不同的顺序来执行。
如图5以及图15的操作502中所示，形成电介质堆叠体结构152。电介质堆叠体结构152可以包括多个电介质/牺牲层对。在一些实施方式中，可以在衬底(没有示出)上形成电介质堆叠体结构152。在一些实施方式中，衬底可以是掺杂半导体层。电介质/牺牲层对可以包括沿x方向延伸的交错的电介质层106和牺牲层158。应当理解的是，在本公开中，x方向为字线的延伸方向，位线的延伸方向是与x方向和y方向垂直的z方向。在一些实施方式中，每个电介质层106可以包括氧化硅层，并且每个牺牲层158可以包括氮化硅层。可以通过包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合的一种或多种薄膜沉积工艺来形成电介质堆叠体结构152。在一些实施方式中，通过在衬底上沉积诸如氧化硅之类的电介质材料，在衬底和电介质堆叠体结构152之间形成焊盘氧化物层(没有示出)。
如图6以及图15的操作504中所示，沿y方向在电介质堆叠体结构152中形成沟道孔154。在一些实施方式中，可以执行蚀刻工艺以在电介质堆叠体结构152中形成垂直(y方向)延伸穿过交错的电介质/牺牲层的沟道孔154。在一些实施方式中，用于形成沟道孔154的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如深反应离子蚀刻(DRIE)。在一些实施方式中，沟道孔154可以进一步延伸到衬底的顶部。
在一些实施方式中，由于通过选择蚀刻操作的蚀刻剂，电介质层106和牺牲层158在蚀刻过程中可以具有不同的去除率，因此沟道孔154的侧壁可以在每个牺牲层158中包括凹陷。例如，当电介质层106包括氧化硅并且牺牲层158包括氮化硅时，可以使用对氮化硅具有更高蚀刻率的蚀刻剂来形成凹陷。在一些实施方式中，可以首先通过使用蚀刻操作，在电介质堆叠体结构152中沿y方向形成沟道孔154。然后，可以执行另一蚀刻操作，以去除牺牲层158的部分来形成凹陷。
如图7以及图15的操作506中所示，在牺牲层158上的沟道孔154的侧壁上形成阻挡层112。在一些实施方式中，阻挡层112可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任意组合。在一些实施方式中，可以通过沉积操作来形成阻挡层112。在一些实施方式中，可以通过氧化操作将牺牲层158的一部分氧化成氧化硅、氮氧化硅或其它适当的材料，来形成阻挡层112。通过对牺牲层158使用氧化操作来形成阻挡层112，可以直接在牺牲层158的暴露表面上形成阻挡层112。与通过去除牺牲层158并且从栅极线缝隙沉积阻挡层112的工艺相比，可以进一步简化本公开中的制造工艺。
如图8以及图15的操作508中所示，可以在沟道孔154的具有凹陷的侧壁上形成存储层114。在凹陷中的阻挡层112和牺牲层158上方形成存储层114。在一些实施方式中，可以首先在覆盖电介质层106和阻挡层112的沟道孔154的侧壁上，形成存储层114。在一些实施方式中，存储层114覆盖凹陷中的阻挡层112的表面，并且还覆盖电介质层106的表面。然后，可以执行蚀刻操作以拉回存储层114的一部分，如图9中所示。在一些实施方式中，可以通过干法蚀刻、湿法蚀刻或其它适当的工艺来去除存储层114的一部分。在拉回工艺之后，通过电介质层106将存储层114划分成多个隔离的区段。如图9中所示，存储层114和阻挡层112沿y方向不重叠，并且存储层114与阻挡层112直接接触。在一些实施方式中，阻挡层112的顶表面和底表面与电介质层106直接接触，并且存储层114的顶表面和底表面还与电介质层106直接接触。
在一些实施方式中，在凹陷和沟道孔154中沉积存储层114，包括在电介质层106和阻挡层112的表面上沉积存储层114。然后，对存储层114的材料进行回蚀以形成多个隔离的区段。在一些实施方式中，存储层114的材料可以被部分氧化。例如，通过控制氧化工艺时间来控制氧化的量，因此可以氧化位于凹陷外部的存储层114的材料。可以通过蚀刻操作(例如，湿法蚀刻工艺)去除材料的被氧化部分，以形成多个隔离的区段。在一些实施方式中，回蚀的位置可以由高选择性湿法蚀刻或干法蚀刻来控制。
如图10以及图15的操作510中所示，可以在沟道孔154的侧壁上的存储层114和电介质层106上方形成隧穿层116。在一些实施方式中，存储层114可以包括沿x方向布置的第一捕获层和第二捕获层。在一些实施方式中，第一捕获层与阻挡层112直接接触，并且是被电介质层106分隔开的不连续结构。在一些实施方式中，第二捕获层与第一捕获层直接接触，并且可以保护第一捕获层。在一些实施方式中，第二捕获层是被电介质层106分隔开的不连续结构。在一些实施方式中，第二捕获层是连续结构，并且可以部分地被电介质层106分隔开。在一些实施方式中，可以在第二捕获层上方形成隧穿层116。在一些实施方式中，第二捕获层可以用作隧穿层，并且可以省略隧穿层116的形成。在一些实施方式中，第一捕获层和第二捕获层可以是具有不同Si和N比率的氮化硅。在一些实施方式中，第一捕获层在氮化硅中可以具有更高的Si比率，并且被设置为与阻挡层112接触。在这种情况下，与第二捕获层相比，第一捕获层可以具有更高的导电率和更小的折射率。在一些实施方式中，第二捕获层在氮化硅中可以具有更高的N比率，并且被设置为与隧穿层116接触。在这种情况下，与第一捕获层相比，第二捕获层可以具有更高的绝缘性和更高的折射率。
在一些实施方式中，可以通过执行蚀刻操作，来进一步减薄隧穿层116。在一些实施方式中，可以进一步减薄隧穿层116，直到隧穿层116被电介质层106完全隔离为止，如图11中所示。在一些实施方式中，在减薄操作之后，隧穿层116可以不被电介质层106完全隔离，并且形成类似于图2中所示的隧穿层216的结构。在一些实施方式中，可以沿y方向布置隧穿层116，并且隧穿层116形成类似于图3中所示的隧穿层316的结构。
如图12以及图15的操作512中所示，可以在隧穿层116上方形成半导体沟道118。在一些实施例中，半导体沟道118可以包括硅(例如，非晶硅、多晶硅或单晶硅)。在一些实施方式中，半导体沟道118可以与电介质层106直接接触。在一些实施方式中，可以在沟道孔154中填充电介质芯120，如图13中所示。
然后，可以去除牺牲层158，并使用字线来代替，如图14中所示。例如，可以通过干法蚀刻、湿法蚀刻或其它适当的工艺来去除牺牲层158，以形成多个腔。可以通过沉积栅极导体，在这些腔中形成字线(导电层108)，并且栅极导体可以由钨制成。在一些实施方式中，这些腔可以填充有由高k介电材料、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层制成的栅极电介质层。
通过将阻挡层112、存储层114和隧穿层116沿y方向划分为多个隔离的区段，通过使用方法500将存储器膜110的一部分划分成多个不连续的区段。存储层114中存储的电荷与对应于不同字线的其它存储层114隔离。换言之，存储在与不同字线相对应的存储层114中的电荷彼此隔离。因此，可以通过使用方法500形成3D存储器器件100来抑制电荷迁移。如本文所指代的，存储器膜110是多层结构，并且是在3D存储器器件中实现存储功能的元件。例如，存储器膜110可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。可以在垂直沟道的表面上形成ONO结构，并且ONO结构(存储器膜110)也位于垂直沟道和诸如字线的导电膜之间。字线可以用作控制栅极，并且响应于偏压而电耦接或电子耦接到存储器膜110。
图16-22示出了根据本公开的一些方面在制造过程的不同阶段的3D存储器器件400的截面图。图23示出了根据本公开的一些方面用于形成3D存储器器件400的另一示例性方法600的流程图。为了更好地描述本公开，将一起讨论图16-22中的3D存储器器件400的截面图和图23中的方法600。应当理解的是，方法600中所示出的操作不是穷举的，并且在任何所示的操作之前、之后或之间也可以执行其它操作。此外，这些操作中的一些操作可以同时地执行，或者以与图16-22和图23中所示的顺序不同的顺序来执行。
如图16以及图23的操作602、操作604中所示，形成包括交错的电介质层106和牺牲层158的电介质堆叠体结构152，并且沿y方向在电介质堆叠体结构152中形成沟道孔154。沟道孔154的侧壁可以包括在每个牺牲层158中的凹陷。通过去除两个电介质层106之间的部分牺牲层158来形成凹陷。在一些实施方式中，电介质堆叠体结构152的材料和形成沟道孔154的工艺可以类似于方法500的操作502和504。
如图17以及图23的操作606中所示，可以在沟道孔154的侧壁上共形形成覆盖电介质层106和牺牲层158的阻挡层412。在一些实施方式中，共形沉积工艺可以包括在正在沉积的表面上方形成厚度相对均匀的层。然后，如图18中以及图23的操作608中所示，可以在阻挡层412上方形成存储层414。
如图19以及图23的操作610中所示，可以执行蚀刻操作以去除存储层414的一部分和阻挡层412的一部分，以暴露电介质层106。在一些实施方式中，在蚀刻操作之后，电介质层106、存储层414和阻挡层412被全部暴露。在一些实施方式中，可以通过干法蚀刻、湿法蚀刻或其它适当的工艺来执行蚀刻操作。在一些实施方式中，在蚀刻操作之后，阻挡层412在沟道孔154中沿x方向具有凹陷。在一些实施方式中，在蚀刻操作之后，阻挡层412的一部分和存储层414的一部分沿y方向重叠。在一些实施方式中，在蚀刻操作之后，存储层414的另一部分不与阻挡层412沿y方向重叠。
如图20以及图23的操作612中所示，可以在沟道孔154的侧壁上方形成隧穿层416。在一些实施方式中，由于电介质层106、存储层414和阻挡层412在操作610之后全部暴露，所以在操作612中，隧穿层416可以覆盖电介质层106、存储层414和阻挡层412。换言之，隧穿层416可以与电介质层106、存储层414和阻挡层412直接接触。在一些实施方式中，阻挡层412具有沿x方向的凹陷，并且在该凹陷中形成隧穿层416的一部分。在一些实施方式中，隧穿层416的一部分和存储层414的一部分沿着y方向重叠。在一些实施方式中，存储层414的另一部分不与隧穿层416沿y方向重叠。
如图21以及图23的操作614中所示，可以在隧穿层416上方形成半导体沟道118。在一些实施方式中，可以在沟道孔154中填充电介质芯120，如图21中所示。在一些实施方式中，方法600中的半导体沟道118和电介质芯120的材料和制造工艺，可以类似于方法500中的半导体沟道118和电介质芯120的材料和制造工艺。
然后，可以去除牺牲层158并使用字线来代替，如图22中所示。可以通过干法蚀刻、湿法蚀刻或其它适当的工艺去除牺牲层158，从而形成多个腔。可以通过沉积栅极导体，在这些腔中形成字线(导电层108)。在一些实施方式中，这些腔可以填充有由高k电介质材料、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层制成的栅极电介质层以及由钨制成的栅极导体。
通过将阻挡层412和存储层114沿y方向划分为多个隔离的区段，通过使用方法600将存储器膜410的一部分划分成几个不连续的区段。存储层414中存储的电荷与对应于不同字线的其它存储层314隔离。换言之，存储在与不同字线相对应的存储层414中的电荷彼此隔离。因此，可以通过使用方法600形成3D存储器器件400来抑制电荷迁移。
图24示出了根据本公开的一些方面具有存储器器件的示例性系统700的框图。系统700可以是移动电话、桌面型计算机、膝上型计算机、平板设备、车载计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备，增强现实(AR)设备、或者其中具有存储设备的任何其它适当的电子设备。如图24中所示，系统700可以包括主机708和具有一个或多个存储器器件704和存储器控制器706的存储器系统702。主机708可以是电子设备的处理器，例如中央处理单元(CPU)、或片上系统(SoC)(例如，应用处理器(AP))。主机708可以被配置为向存储器器件704发送数据或者从存储器器件704接收数据。
存储器器件704可以是本公开中公开的任何存储器器件。如上面所详细公开的，存储器器件704(例如，NAND闪速存储器器件)在对位线放电的放电操作中，可以具有受控和预定义的放电电流。根据一些实施方式，存储器控制器706耦接到存储器器件704和主机708，并且被配置为控制存储器器件704。存储器控制器706可以管理存储在存储器器件704中的数据，并且与主机708进行通信。例如，存储器控制器706可以耦接到存储器器件704(例如，上面所描述的3D存储器器件100)，并且存储器控制器706可以被配置为通过外围器件来控制沟道结构104的操作。通过形成根据本公开的结构，可以进一步抑制3D存储器器件100的电荷迁移，并且还可以提高系统700的性能。
在一些实施方式中，存储器控制器706被设计为在以下低占空比环境中操作：例如，安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或者在诸如个人计算机、数字相机、移动电话之类的电子设备中使用的其它介质。在一些实施方式中，存储器控制器706被设计为在高占空比环境SSD、或用作移动设备(例如，智能手机、平板设备、膝上型计算机等)的数据存储的嵌入式多媒体卡(eMMC)以及企业存储阵列中操作。存储器控制器706可以被配置为控制存储器器件704的操作(例如，读取、擦除和编程操作)。存储器控制器706还可以被配置为对关于存储在或者将要存储在存储器器件704中的数据的各种功能进行管理，这些功能包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等等。在一些实施方式中，存储器控制器706进一步被配置为处理关于从存储器器件704读取或写入到存储器器件704的数据的误差校正码(ECC)。存储器控制器706也可以执行任何其它适当的功能，例如，格式化存储器器件704。存储器控制器706可以根据特定的通信协议，与外部设备(例如，主机708)进行通信。例如，存储器控制器706可以通过以下各种接口协议中的至少一种与外部设备进行通信：例如，USB协议、MMC协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等等。
可以将存储器控制器706和一个或多个存储器器件704集成到各种类型的存储设备中，例如包括在同一封装中(例如，通用闪存(UFS)封装或eMMC封装)。也就是说，存储器系统702可以被实现并封装到不同类型的终端电子产品中。在如图25A所示的一个示例中，可以将存储器控制器706和单个存储器器件704集成到存储器卡802中。存储器卡802可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡802还可以包括耦接存储器卡802与主机(例如，图24中的主机708)的存储器卡连接器804。在如图25B所示的另一示例中，可以将存储器控制器706和多个存储器器件704集成到SSD 806中。SSD806还可以包括耦接SSD 806与主机(例如，图24中的主机708)的SSD连接器808。在一些实施方式中，SSD 806的存储容量和/或操作速度大于存储器卡802的存储容量和/或操作速度。
根据本公开的一个方面，公开了一种3D存储器器件。所述3D存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。
在一些实施方式中，所述阻挡层被所述电介质层分隔成多个区段。在一些实施方式中，所述隧穿层被所述电介质层分隔成多个区段。在一些实施方式中，所述半导体沟道与所述隧穿层和所述电介质层接触。
在一些实施方式中，所述阻挡层、所述存储层和所述隧穿层被所述电介质层完全分隔成彼此隔离的多个区段。在一些实施方式中，每个区段中的所述阻挡层、所述存储层和所述隧穿层的顶表面以及所述阻挡层、所述存储层和所述隧穿层的底表面与所述电介质层直接接触。在一些实施方式中，所述隧穿层与所述存储层、所述半导体沟道和所述电介质层接触。
在一些实施方式中，所述隧穿层包括设置在两个相邻的电介质层之间的第一部分以及沿所述第一方向横跨所述电介质层物理延伸的第二部分。在一些实施方式中，所述隧穿层的所述第一部分和所述第二部分彼此直接接触。在一些实施方式中，所述阻挡层和所述存储层被所述电介质层完全分隔成彼此隔离的多个区段。
在一些实施方式中，所述存储层包括多个捕获层。在一些实施方式中，所述阻挡层和所述存储层沿所述第一方向被所述电介质层分隔成所述多个区段。在一些实施方式中，沿所述第一方向堆叠所述多个区段。
根据本公开的另一方面，公开了一种3D存储器器件。所述3D存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。所述存储层和所述电介质层被所述隧穿层分隔开。
在一些实施方式中，所述阻挡层被所述电介质层分隔成多个区段。在一些实施方式中，所述隧穿层沿所述第一方向横跨所述电介质层物理延伸。在一些实施方式中，所述存储层和所述电介质层被所述阻挡层分隔开。
在一些实施方式中，所述隧穿层与所述阻挡层的所述多个区段的每个分隔开的阻挡层接触。在一些实施方式中，所述隧穿层的一部分和所述存储层的一部分沿所述第一方向重叠。在一些实施方式中，所述隧穿层在所述第一方向和与所述第一方向垂直的第二方向上与所述存储层的所述多个区段的每个分隔开的存储层接触。在一些实施方式中，所述阻挡层和所述存储层沿所述第一方向被所述电介质层分隔成所述多个区段。在一些实施方式中，沿所述第一方向堆叠所述多个部分。
根据本公开的又一方面，公开了一种系统。所述系统包括被配置为存储数据的3D存储器器件以及存储器控制器。所述3D存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
根据本公开的再一方面，公开了一种系统。所述系统包括被配置为存储数据的3D存储器器件以及存储器控制器。所述3D存储器器件包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。所述存储层和所述电介质层被所述隧穿层分隔开。所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
根据本公开的又一方面，公开了一种用于形成3D存储器器件的方法。形成交替布置的多个第一电介质层和多个第二电介质层构成的堆叠体结构。沿第一方向在所述堆叠体结构中形成沟道孔。所述沟道孔的侧壁包括所述多个第一电介质层中的凹陷。在所述多个第一电介质层中的所述沟道孔的所述凹陷上形成阻挡层。在所述多个第一电介质层中的所述沟道孔的所述凹陷上的所述阻挡层上方形成存储层。每个第一电介质层中的所述存储层被所述第二电介质层分隔开。在所述沟道孔的所述侧壁上的至少所述存储层上方形成隧穿层。在所述隧穿层上方形成半导体沟道。
在一些实施方式中，对所述多个第一电介质层执行氧化操作以形成所述阻挡层。在一些实施方式中，从所述沟道孔中氧化所述多个第一电介质层。在一些实施方式中，在所述沟道孔的所述凹陷上方形成所述存储层，并且执行第一减薄操作以去除所述存储层中位于所述多个第二电介质层上的部分。在一些实施方式中，去除所述存储层的所述部分，以使所述存储层被所述多个第二电介质层分隔开。
在一些实施方式中，所述存储层包括多个捕获层。在一些实施方式中，在所述沟道孔的所述凹陷上方形成覆盖所述存储层和所述多个第二电介质层的所述隧穿层，并且执行第二减薄操作以去除所述隧穿层中位于所述多个第二电介质层上的部分。
在一些实施方式中，在所述隧穿层上方形成所述半导体沟道，并且所述半导体沟道与所述多个第二电介质层接触。在一些实施方式中，沿着垂直于所述第一方向的第二方向，在所述沟道孔的所述凹陷上方形成覆盖所述存储层和所述多个第二电介质层的所述隧穿层，并且执行第二蚀刻操作以减薄所述隧穿层。
在一些实施方式中，所述隧穿层与所述半导体沟道、所述多个第二电介质层和所述存储层接触。在一些实施方式中，去除所述多个第一电介质层，并且在所述多个第二电介质层之间形成多条字线。
根据本公开的再一方面，公开了一种用于形成3D存储器器件的方法。形成交替布置的多个第一电介质层和多个第二电介质层构成的堆叠体结构。沿第一方向在所述堆叠体结构中形成沟道孔。所述沟道孔的侧壁包括所述多个第一电介质层中的凹陷。在所述沟道孔的所述凹陷上共形形成阻挡层，所述阻挡层覆盖所述多个第二电介质层和所述多个第一电介质层中的所述凹陷。在所述阻挡层上方形成存储层。执行减薄操作以去除所述存储层的一部分和所述阻挡层的一部分，从而暴露所述多个第二电介质层。每个第一电介质层中的所述存储层被所述第二电介质层分隔开。在所述沟道孔的所述侧壁上方形成隧穿层。在所述隧穿层上方形成半导体沟道。
在一些实施方式中，执行沉积操作以在所述沟道孔的所述凹陷中形成所述阻挡层，并且所述阻挡层共形覆盖所述多个第二电介质层和所述多个第一电介质层中的所述凹陷。
在一些实施方式中，执行所述减薄操作以暴露所述多个第二电介质层和所述阻挡层。在一些实施方式中，在所述阻挡层、所述存储层和所述多个第二电介质层上形成所述隧穿层。
在一些实施方式中，所述隧穿层与所述阻挡层接触。在一些实施方式中，所述隧穿层与所述多个第二电介质层接触。在一些实施方式中，去除所述多个第一电介质层，并且在所述多个第二电介质层之间形成多条字线。
前述的具体实施方式的描述可以容易地针对各种应用进行修改和/或调整。因此，基于本文给出的教导和指导，这些调整和修改旨在落入所公开实施方式的等同物的含义和范围内。
本公开的广度和范围不应受到任何上述示例性实施方式的限制，而应当仅根据所附权利要求及其等同物来界定。

Claims (43)

1.一种三维(3D)存储器器件，包括：
堆叠体结构，所述堆叠体结构包括交错的导电层和电介质层；以及
沟道结构，所述沟道结构沿第一方向延伸穿过所述堆叠体结构，所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜，并且所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层，
其中，所述存储层被所述电介质层分隔成多个存储区段。
2.根据权利要求1所述的3D存储器器件，其中，所述阻挡层被所述电介质层分隔成多个阻挡区段。
3.根据权利要求1所述的3D存储器器件，其中，所述隧穿层被所述电介质层分隔成多个隧穿区段。
4.根据权利要求3所述的3D存储器器件，其中，所述半导体沟道与所述隧穿层和所述电介质层接触。
5.根据权利要求1-4中的任一项所述的3D存储器器件，其中，所述阻挡层、所述存储层和所述隧穿层被所述电介质层完全分隔成彼此隔离的多个区段。
6.根据权利要求5所述的3D存储器器件，其中，所述多个区段的每个区段中的所述阻挡层、所述存储层和所述隧穿层的顶表面以及所述阻挡层、所述存储层和所述隧穿层的底表面与所述电介质层直接接触。
7.根据权利要求1所述的3D存储器器件，其中，所述隧穿层与所述存储层、所述半导体沟道和所述电介质层接触。
8.根据权利要求1所述的3D存储器器件，其中，所述隧穿层包括设置在两个相邻的电介质层之间的第一部分以及沿所述第一方向横跨所述电介质层物理延伸的第二部分。
9.根据权利要求8所述的3D存储器器件，其中，所述隧穿层的所述第一部分和所述第二部分彼此直接接触。
10.根据权利要求1所述的3D存储器器件，其中，所述阻挡层和所述存储层被所述电介质层完全分隔成彼此隔离的多个区段。
11.根据权利要求1-10中的任一项所述的3D存储器器件，其中，所述存储层包括多个捕获层。
12.根据权利要求1-11中的任一项所述的3D存储器器件，其中，所述阻挡层和所述存储层沿所述第一方向被所述电介质层分隔成所述多个区段。
13.根据权利要求1-12中的任一项所述的3D存储器器件，其中，沿所述第一方向堆叠所述多个存储区段。
14.一种三维(3D)存储器器件，包括：
堆叠体结构，所述堆叠体结构包括交错的导电层和电介质层；以及
沟道结构，所述沟道结构沿第一方向延伸穿过所述堆叠体结构，所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜，并且所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层，
其中，所述存储层被所述电介质层分隔成多个存储区段，并且
其中，所述存储层和所述电介质层被所述隧穿层分隔开。
15.根据权利要求14所述的3D存储器器件，其中，所述阻挡层被所述电介质层分隔成多个阻挡区段。
16.根据权利要求14-15中的任一项所述的3D存储器器件，其中，所述隧穿层沿所述第一方向横跨所述电介质层物理延伸。
17.根据权利要求14-16中的任一项所述的3D存储器器件，其中，所述存储层和所述电介质层被所述阻挡层分隔开。
18.根据权利要求17所述的3D存储器器件，其中，所述隧穿层与所述多个阻挡区段中的每个阻挡区段接触。
19.根据权利要求18所述的3D存储器器件，其中，所述隧穿层的一部分和所述存储层的一部分沿所述第一方向重叠。
20.根据权利要求14-19中的任一项所述的3D存储器器件，其中，所述隧穿层在所述第一方向上与所述多个存储区段的每个存储区段接触。
21.根据权利要求14-20中的任一项所述的3D存储器器件，其中，所述阻挡层和所述存储层沿所述第一方向被所述电介质层分隔成多个区段。
22.根据权利要求14-21中的任一项所述的3D存储器器件，其中，沿着所述第一方向堆叠所述多个存储区段。
23.一种系统，包括：
三维(3D)存储器器件，所述3D存储器器件被配置为存储数据，所述3D存储器器件包括：
堆叠体结构，所述堆叠体结构包括交错的导电层和电介质层；以及
沟道结构，所述沟道结构沿第一方向延伸穿过所述堆叠体结构，所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜，并且所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层，
其中，所述存储层被所述电介质层分隔成多个存储区段；以及
存储器控制器，所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
24.一种系统，包括：
三维(3D)存储器器件，所述3D存储器器件被配置为存储数据，所述3D存储器器件包括：
堆叠体结构，所述堆叠体结构包括交错的导电层和电介质层；以及
沟道结构，所述沟道结构沿第一方向延伸穿过所述堆叠体结构，所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜，并且所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层，
其中，所述存储层被所述电介质层分隔成多个存储区段，并且
其中，所述存储层和所述电介质层被所述隧穿层分隔开；以及存储器控制器，所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
25.一种用于形成三维(3D)存储器器件的方法，包括：
形成交替排列的多个第一电介质层和多个第二电介质层构成的堆叠体结构；
沿第一方向在所述堆叠体结构中形成沟道孔，其中，所述沟道孔的侧壁包括凹槽；
在所述多个第一电介质层中的所述沟道孔的所述凹槽中形成阻挡层；
在所述多个第一电介质层中的所述沟道孔的所述凹槽中的所述阻挡层上方形成存储层，其中，所述凹槽中的所述存储层被所述第二电介质层分隔开；
在所述沟道孔的所述侧壁上的至少所述存储层上方形成隧穿层；以及
在所述隧穿层上方形成半导体沟道。
26.根据权利要求25所述的方法，其中，在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成所述阻挡层还包括：
对所述多个第一电介质层执行氧化操作以形成所述阻挡层。
27.根据权利要求26所述的方法，其中，从所述沟道孔氧化所述多个第一电介质层。
28.根据权利要求25-27中的任一项所述的方法，其中，在所述多个第一电介质层中的所述沟道孔的所述凹陷中的所述阻挡层上方形成所述存储层还包括：
在所述沟道孔的所述凹陷上方形成所述存储层；以及
执行第一减薄操作以去除所述存储层的位于所述多个第二电介质层上的部分。
29.根据权利要求28所述的方法，其中，去除所述存储层的位于所述多个第二电介质层上的所述部分还包括：
去除所述存储层的所述部分，以使所述存储层被所述多个第二电介质层分隔开。
30.根据权利要求25-29中的任一项所述的方法，其中，所述存储层包括多个捕获层。
31.根据权利要求25-30中的任一项所述的方法，其中，在所述沟道孔的所述凹陷中的至少所述存储层上方形成所述隧穿层还包括：
在所述沟道孔的所述凹陷上方形成覆盖所述存储层和所述多个第二电介质层的所述隧穿层；以及
执行第二减薄操作以去除所述隧穿层的位于所述多个第二电介质层上的部分。
32.根据权利要求31所述的方法，其中，在所述隧穿层上方形成所述半导体沟道还包括：
在所述隧穿层上方形成所述半导体沟道，其中，所述半导体沟道与所述多个第二电介质层接触。
33.根据权利要求25-30中的任一项所述的方法，其中，在所述沟道孔的所述凹陷中的至少所述存储层上方形成所述隧穿层还包括：
在所述沟道孔的所述凹陷上方形成覆盖所述存储层和所述多个第二电介质层的所述隧穿层；以及
执行第二蚀刻操作以减薄所述隧穿层。
34.根据权利要求33所述的方法，其中，所述隧穿层与所述半导体沟道、所述多个第二电介质层和所述存储层接触。
35.根据权利要求25所述的方法，还包括：
去除所述多个第一电介质层；以及
在所述多个第二电介质层之间形成多条字线。
36.一种用于形成三维(3D)存储器器件的方法，包括：
形成交替布置的多个第一电介质层和多个第二电介质层构成的堆叠体结构；
沿第一方向在所述堆叠体结构中形成沟道孔，其中，所述沟道孔的侧壁包括凹陷；
在所述沟道孔的所述凹陷中共形形成覆盖所述多个第二电介质层和所述多个第一电介质层中的所述凹陷的阻挡层；
在所述阻挡层上方形成存储层；
执行减薄操作以去除所述存储层的一部分和所述阻挡层的一部分，从而暴露所述多个第二电介质层，其中，每个第一电介质层中的所述存储层被所述第二电介质层分隔开；
在所述沟道孔的所述侧壁上方形成隧穿层；以及
在所述隧穿层上方形成半导体沟道。
37.根据权利要求36所述的方法，其中，在所述沟道孔的所述凹陷中共形形成覆盖所述多个第二电介质层和所述多个第一电介质层中的所述凹陷的所述阻挡层还包括：
执行沉积操作以在所述沟道孔的所述凹陷中形成所述阻挡层，其中，所述阻挡层共形覆盖所述多个第二电介质层和所述多个第一电介质层中的所述凹陷。
38.根据权利要求36或37所述的方法，其中，执行所述减薄操作以去除所述存储层的所述部分和所述阻挡层的所述部分，从而暴露所述多个第二电介质层，还包括：
执行所述减薄操作以暴露所述多个第二电介质层和所述阻挡层。
39.根据权利要求36-38中的任一项所述的方法，其中，在所述沟道孔的所述凹陷上方形成所述隧穿层还包括：
在所述阻挡层、所述存储层和所述多个第二电介质层上形成所述隧穿层。
40.根据权利要求39所述的方法，其中，所述隧穿层与所述阻挡层接触。
41.根据权利要求39或40所述的方法，其中，所述隧穿层与所述多个第二电介质层接触。
42.根据权利要求36所述的方法，还包括：
去除所述多个第一电介质层；以及
在所述多个第二电介质层之间形成多条字线。
43.一种三维(3D)存储器器件，包括：
堆叠体结构，所述堆叠体结构包括交错的导电层和电介质层；以及
沟道结构，所述沟道结构沿第一方向延伸穿过所述堆叠体结构，所述沟道结构包括半导体沟道以及所述半导体沟道上方的存储器膜，并且所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层，
其中，所述存储层被所述电介质层将分隔成多个区段，并且
其中，所述存储层和所述电介质层沿所述第一方向被所述阻挡层分隔开。
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