TW202410413A - 三維記憶體裝置及其製造方法，以及系統 - Google Patents

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Abstract

一種三維（3D）記憶體裝置，其包括堆疊體、絕緣結構、多個接觸結構和多個支撐結構。所述堆疊體包括交替堆疊的導電層和介電質層，且具有階梯結構。所述絕緣結構设置在所述堆疊體之上。所述多個接觸結構延伸穿過所述絕緣結構並且與所述堆疊體中的相應導電層接觸。所述多個支撐結構延伸穿過所述堆疊體。每個支撐結構與所述多個接觸結構中的一個接觸結構接觸。

Description

三維記憶體裝置及其製造方法，以及系統
本發明係關於一種記憶體裝置及其製造方法，特別是一種三維（3D）記憶體裝置及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製造程序，將平面記憶體單元縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶體單元的記憶體密度接近上限。
三維（3D）記憶體架構可以解決平面記憶體單元的密度限制。3D記憶體架構包括記憶體陣列和用於促進記憶體陣列的操作的外圍電路。
本文公開了一種3D記憶體裝置及其製造方法的實施方式。
在一個方面，本文公開了一種3D記憶體裝置，其包括堆疊體、絕緣結構、多個接觸結構和多個支撐結構。堆疊體包括交替堆疊的多個導電層和多個介電質層，且具有階梯結構。絕緣結構设置在所述堆疊體之上。多個接觸結構均延伸穿過絕緣結構並且與堆疊體中的相應導電層接觸。多個支撐結構延伸穿過堆疊體。每個支撐結構與多個接觸結構中的一個接觸結構接觸。
在一些實施方式中，多個接觸結構和多個支撐結構包括不同的材料。
在一些實施方式中，多個接觸結構和多個支撐結構在3D記憶體裝置的平面圖中重疊。
在一些實施方式中，每個支撐結構與多個接觸結構中的一個接觸結構對準。
在一些實施方式中，每個接觸結構還包括與多個導電層中的相應導電層接觸的階梯觸點。
在一些實施方式中，每個支撐結構與多個接觸結構中的一個接觸結構的所述階梯觸點接觸。
在一些實施方式中，多個支撐結構包括介電質材料。
在一些實施方式中，3D記憶體裝置還包括在堆疊體之下的半導體層，以及延伸穿過堆疊體並與半導體層接觸的溝道結構。所述多個支撐結構延伸至半導體層。
在一些實施方式中，半導體層和多個接觸結構被多個導電層中的至少一個導電層分開。
在另一方面，本文公開了一種系統，其包括被配置為儲存數據的3D記憶體裝置和耦合到3D記憶體裝置的記憶體控制器。3D記憶體裝置包括絕緣結構中的堆疊體、多個接觸結構和多個支撐結構。絕緣結構中的堆疊體包括交替堆疊的多個導電層和多個介電質層，且具有階梯結構。多個接觸結構延伸穿過絕緣結構並且與堆疊體中的相應導電層接觸。多個支撐結構延伸穿過堆疊體。每個支撐結構與多個接觸結構中的一個接觸結構接觸。記憶體控制器被配置為通過外圍裝置控制3D記憶體裝置的操作。
在又一方面，本文公開了一種3D記憶體裝置的製造方法，其包括：形成包括交替堆疊的多個第一介電質層和多個第二介電質層的介電質堆疊體；在介電質堆疊體處形成暴露多個第一介電質層的一部分的階梯結構；在階梯結構之上形成絕緣結構；形成在絕緣結構中延伸的多個接觸結構，其中每個接觸結構與第一介電質層接觸；形成在介電質堆疊體中延伸的多個支撐結構，其中每個支撐結構與第一介電質層接觸；以及用多條字線替換多個第一介電質層。
在一些實施方式中，所述方法還包括：在階梯結構的每個第一介電質層上形成停止層。
在一些實施方式中，形成在絕緣結構中延伸的多個接觸結構包括：形成在絕緣結構中延伸的多個接觸開口以暴露停止層，以及在多個接觸結構開口中形成與停止層接觸的多個接觸結構。
在一些實施方式中，每個支撐結構與多個接觸結構中的一個接觸結構對準。
在一些實施方式中，形成在介電質堆疊體中延伸的多個支撐結構包括：形成在介電質堆疊體中延伸的多個支撐開口以暴露停止層，以及在多個支撐結構開口中形成與停止層接觸的多個支撐結構。
在一些實施方式中，在介電質堆疊體處形成暴露多個第一介電質層的部分的階梯結構包括：去除介電質堆疊體的一部分，以形成暴露多個第一介電質層的階梯結構。介電質堆疊體處的每兩個相鄰的第一介電質層在水平方向上偏移一距離。
在一些實施方式中，用多條字線替換多個第一介電質層包括：在介電質堆疊體中形成縫隙開口，通過縫隙開口去除多個第一介電質層以形成多個空腔，以及在多個空腔中形成多條字線。
在一些實施方式中，所述方法還包括：在縫隙開口中形成縫隙結構。
在一些實施方式中，所述方法還包括：在基板上形成介電質堆疊體；以及在形成在絕緣結構中延伸的多個接觸結構之後，去除基板，並且形成在介電質堆疊體中延伸的多個支撐結構。
在一些實施方式中，所述方法還包括：將外圍電路鍵合在介電質堆疊體上，并接觸多個接觸結構。
儘管本文討論了具體的構造和配置，但是應當理解，這樣做僅出於說明的目的。這樣，在不脫離本公開的範圍的情況下，可以使用其他構造和配置。而且，本公開還可以用於多種其他應用中。如在本公開中描述的功能和結構特徵可以以未在附圖中具體描繪的方式彼此組合、調整和修改，使得這些組合、調整和修改在本公開的範圍內。
通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」或「所述」的術語可以同樣被理解為傳達單數用法或傳達複數用法。另外，同樣至少部分地取決於上下文，術語「基於」可以被理解為不一定旨在傳達一組排他的因素，並且可以代替地允許存在不一定明確描述的附加因素。
應該容易理解，本公開中「上」、「上方」和「之上」的含義應該以最廣義的方式解釋，使得「上」不僅意味著直接在某物「上」，而且還包括在某物「上」並且其間具有中間特徵或層的含義，並且「上方」或「之上」不僅意味著在某物「上方」或「之上」的含義，還可以包括在某物「上方」或「之上」並且其間沒有中間特徵或層（即，直接在某物上）的含義。
此外，為了便於描述，在本文中可以使用諸如「下面」、「下方」、「下部」、「上方」、「上部」等空間相對術語，以描述一個元件或特徵相對於另一個（或多個）元件或特徵的如圖中所示的關係。除了在圖中描述的取向之外，空間相對術語還旨在涵蓋裝置在使用或操作中的不同取向。設備可以以其他方式定向（旋轉90度或以其他取向），並且本文中使用的空間相對描述語可以類似地被相應地解釋。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構之上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是均質或非均質連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間、或在連續結構的頂表面和底表面處的任何一對水平面之間。層可以水平、垂直和/或沿著錐形表面延伸。基板可以是層，其中可以包括一或多個層，和/或可以在其上、上方和/或下方具有一或多個層。層可以包括多個層。例如，互連層可以包括一或多個導電層和接觸層（其中形成互連線和/或垂直互連接入（過孔）觸點）以及一或多個介電質層。
如本文所使用的，術語「基板」是指在其上添加後續材料層的材料。基板本身可以被圖案化。添加到基板頂部的材料可以被圖案化或可以保持未圖案化。此外，基板可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵及磷化銦等。替代地，基板可以由諸如玻璃、塑料、或藍寶石晶片的非導電材料製成。
如本文所用，術語「3D記憶體裝置」是指一種半導體裝置，其在橫向取向的基板上具有垂直取向的記憶體單元電晶體串（本文稱為「記憶體串」，例如NAND記憶體串），使得記憶體串相對於基板在垂直方向上延伸。如本文所用，術語「垂直/垂直地」是指名義上垂直於基板的橫向表面。
可以通過堆疊半導體晶片或晶粒並將它們垂直互連以使所得的結構充當單個裝置來形成3D半導體裝置，以實現與常規平面製程相比較低的功率和較小的佔用面積。然而，隨著3D記憶體層的數量不斷增加，字線替換程序的控制變得越來越困難。在字線替換程序期間，使用支撐結構（虛設溝道結構）來支撐介電質堆疊體，以避免塌陷或字線彎曲。相鄰虛設溝道結構之間的空間限制，以及虛設溝道結構與接觸結構之間的空間限制，使得3D半導體裝置的尺寸難以縮小。此外，隨著3D記憶體層的數量不斷增加，接觸結構接觸字線的著陸窗口也有更嚴格的要求。著陸窗口要求可能與虛設溝道結構和接觸結構之間的空間限制相矛盾。本發明能克服這些缺陷。
圖1示出了根據本發明一些實施例的示例性3D記憶體裝置100的截面圖。為了更好地描述本發明，圖1示出了記憶體堆疊結構和階梯結構的截面圖，並且在圖1中標注了x方向、y方向和z方向的坐標以示出記憶體堆疊結構和階梯結構的垂直性。
如圖1所示，3D記憶體裝置100包括具有交替堆疊的多個導電層104和多個介電質層106的記憶體堆疊體102。記憶體堆疊體102的外部區域形成階梯結構114，並且形成絕緣結構122以覆蓋階梯結構114。溝道結構108形成在記憶體堆疊體102中並且垂直（沿z方向）延伸穿過記憶體堆疊體102。多個接觸結構118形成在絕緣結構122中，並且每個接觸結構118垂直（沿z方向）延伸穿過絕緣結構122並與記憶體堆疊體102中的相應導電層104接觸。多個支撐結構120形成在記憶體堆疊體102的外部區域中，並且每個支撐結構120垂直（沿z方向）延伸穿過記憶體堆疊體102。
在一些實施方式中，介電質層106可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施方式中，導電層104可以形成字線並且可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。
溝道結構108可以延伸穿過記憶體堆疊體102，並且溝道結構108的底部可以接觸3D記憶體裝置100的源極。在一些實施方式中，溝道結構108可以包括半導體溝道和形成在半導體溝道之上的記憶體膜。這裡的「之上」的意思，除了上面的解釋外，還應該被解釋為從上側或從橫向側處於某物「之上」。在一些實施方式中，溝道結構108還可以包括在溝道結構108的中心的介電質核心。
如圖1所示，3D記憶體裝置100還包括位於記憶體堆疊體102的一側或多側上的階梯結構114，以用於諸如字線出的目的。在一些實施方式中，字線觸點可以沿z方向著陸在階梯結構114上。在一些實施方式中，記憶體堆疊體102的外部區域可以包括多個階梯結構114。沿垂直方向遠離記憶體堆疊體102的底部的導電/介電質層對的對應邊緣（x方向）可以朝向溝道結構108橫向交錯。換言之，階梯結構114中的記憶體堆疊體102的邊緣可以朝向記憶體堆疊體102的內部區域傾斜。在一些實施方式中，導電/介電質層對的長度從頂部到底部或從底部到頂部增加。
在一些實施方式中，階梯結構114的每個層級（例如，圖1中的每個導電/介電質層對）中的頂層是用於在垂直方向上的互連的導電層104。在一些實施方式中，階梯結構114的一或多個相鄰層級在垂直方向上偏移標稱相同的距離並且在橫向方向上偏移標稱相同的距離。每個偏移可以形成用於在垂直方向上與3D記憶體裝置100的字線互連的「著陸區域」。在一些實施方式中，階梯觸點116可以形成在著陸區域上，並且因此在著陸區域中的導電層104和階梯觸點116的總厚度可以大於其他區域，如圖1所示。
在本申請中，如圖1所示，接觸結構118形成在絕緣結構122中，並且每個接觸結構118垂直地（沿z方向）延伸穿過絕緣結構122並且與階梯結構114中的相應導電層104上的階梯觸點116接觸。每個接觸結構118分別與多條字線中的一條字線電接觸。在一些實施方式中，字線（導電層104）通過階梯觸點116在字線的邊緣部分處與接觸結構118電接觸。在一些實施方式中，階梯觸點116可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施方式中，階梯觸點116和導電層104可以由相同的材料形成。在一些實施方式中，階梯觸點116和導電層104可以在字線替換程序中一起形成，這將在下文詳細描述。
每個支撐結構120可以與多個接觸結構118中的一個接觸結構垂直地（沿z方向）對準。換句話說，接觸結構118和支撐結構120可以在3D記憶體裝置100的平面圖中重疊。在一些實施方式中，支撐結構120可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施方式中，每個支撐結構120與接觸結構118中的一個接觸結構接觸。在一些實施方式中，支撐結構120和接觸結構118可以由不同的材料形成。
在一些實施方式中，3D記憶體裝置100還可以包括縫隙結構110。縫隙結構110可以沿z方向垂直延伸穿過記憶體堆疊體102，也可沿x方向橫向延伸以將記憶體堆疊體102分離成多個指狀物。在一些實施方式中，縫隙結構110可以包括縫隙觸點，其通過用導電材料填充縫隙開口而形成，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。縫隙結構110還可以包括橫向設置在縫隙觸點與導電層104和介電質層106之間的複合間隔體，以使閘縫隙結構與周圍的導電層104（記憶體堆疊體中的閘極導電層）電絕緣。在一些實施方式中，當在3D記憶體裝置100中不需要縫隙觸點時，縫隙結構110可以包括介電質材料。
在一些實施方式中，3D記憶體裝置100還可以包括設置在記憶體堆疊體102上方並且與多個溝道結構108電接觸的外圍裝置112。在一些實施方式中，外圍裝置112可以通過外圍觸點124電連接到溝道結構108。在一些實施方式中，外圍裝置112可以單獨形成在另一基板上並且被鍵合在記憶體堆疊體102上。在一些實施方式中，當記憶體堆疊體102被翻轉時，外圍裝置112可以位於記憶體堆疊體102之下。在一些實施方式中，外圍裝置112可以位於記憶體堆疊體102旁邊，並且外圍裝置112的位置不受限制。
在一些實施方式中，3D記憶體裝置100可以還包括設置在記憶體堆疊體102之下的第一半導體層220和第二半導體層222。在一些實施方式中，溝道結構108可以延伸穿過記憶體堆疊體102並且與第二半導體層222接觸。在一些實施方式中，支撐結構120可以延伸穿過第一半導體層220並且延伸到第二半導體層222中。在一些實施方式中，第一半導體層220和/或第二半導體層222和接觸結構118被至少一個導電層104分開。
通過形成與接觸結構118垂直對準的支撐結構120，以及形成穿過3D記憶體裝置100的相對側的接觸結構118和支撐結構120，可以提高製造程序期間的支撐強度。此外，可以增加用於接觸著陸的空間窗口。因此，3D記憶體層的數量和3D記憶體裝置100的尺寸可以一起考慮而不衝突。
圖2-圖17示出了根據本發明一些實施例的3D記憶體裝置100在製造程序的不同階段的截面圖。圖18示出了根據本發明一些實施例的3D記憶體裝置100的製造方法1800的流程圖。為了更好地描述本發明，將一起討論圖2-圖17中的3D記憶體裝置100的截面和圖18中的方法1800。可以理解，方法1800中所示的步驟不是窮舉的，並且也可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以不同於圖2-圖17和圖18所示的順序執行。
如圖2所示，在基板202上形成介電質層204，並且在介電質層204上形成半導體層206。在一些實施方式中，基板202可以是摻雜半導體層。在一些實施方式中，基板202可以是矽基板。在一些實施方式中，介電質層204可以包括氧化矽層。在一些實施方式中，半導體層206可以包括摻雜或未摻雜的多晶矽層。在一些實施方式中，可以通過一或多種薄膜沉積技術依序沉積介電質層204和半導體層206，所述薄膜沉積技術包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在一些實施方式中，可以在半導體層206上形成介電質層208和半導體層210。在一些實施方式中，介電質層208可以包括氧化矽，並且半導體層210可以包括摻雜或未摻雜的多晶矽層。在一些實施方式中，半導體層206和半導體層210可以包括相同的材料。在一些實施方式中，在後續步驟中，在從3D記憶體裝置100的背面去除半導體層206時，介電質層208可以用作停止層。在一些實施方式中，在後續步驟中，在從3D記憶體裝置100的背面去除溝道結構的底部部分時，半導體層210可以用作停止層。在一些實施方式中，可以通過一或多種薄膜沉積技術依序沉積介電質層204、半導體層206、介電質層208和半導體層210，所述薄膜沉積技術包括但不限於CVD、PVD、ALD或其任何組合。
如圖2和圖18中的步驟1802所示，介電質堆疊體103形成在半導體層210上。介電質堆疊體103可以包括交替堆疊的多個介電質層105和介電質層106。包括介電質層105和介電質層106的介電質層對可以沿x方向和y方向延伸。在一些實施方式中，每個介電質層106可以包括氧化矽層，並且每個介電質層105可以包括氮化矽層。介電質層對可以通過一或多種薄膜沉積技術形成，所述技術包括但不限於CVD、PVD、ALD或其任何組合。
如圖2和圖18中的步驟1804所示，溝道結構108和犧牲結構111形成在沿z方向垂直延伸的介電質堆疊體103中。在一些實施方式中，溝道孔形成在沿z方向垂直延伸的介電質堆疊體103中。在一些實施方式中，溝道孔可以延伸到半導體層206並且暴露半導體層206。在一些實施方式中，用於形成溝道孔的製造程序可以包括濕式蝕刻和/或乾式蝕刻，例如深反應離子蝕刻（DRIE）。然後，溝道結構108形成在溝道孔中。溝道結構108可以垂直延伸穿過介電質堆疊體103。在一些實施方式中，溝道結構108可以是柱形結構。
每個溝道結構108可以包括記憶體膜214和半導體溝道212。在一些實施方式中，溝道結構108還可以包括在溝道結構108的中心的介電質核心。在一些實施方式中，記憶體膜214是複合材料層，包括隧穿層、記憶體層（也稱為「電荷陷阱層」）和阻擋層。
根據一些實施方式，介電質核心、半導體溝道212和記憶體膜214（包括隧穿層、記憶體層和阻擋層）按此順序從柱的中心向柱的外表面沿徑向配置。在一些實施方式中，隧穿層可以包括氧化矽、氮氧化矽或其任何組合。在一些實施方式中，記憶體層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施方式中，阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或其任何組合。在一個示例中，記憶體膜214可以包括氧化矽/氮氧化矽（或氮化矽）/氧化矽（ONO）的複合層。在一些實施方式中，可以在介電質堆疊體103和阻擋層之間進一步形成高k介電質層。
在一些實施方式中，犧牲結構開口可以形成在沿z方向垂直延伸的介電質堆疊體103中。在一些實施方式中，犧牲結構開口可以延伸到基板202並且暴露基板202。在一些實施方式中，用於形成犧牲結構開口的製造程序可以包括濕式蝕刻和/或乾式蝕刻，例如DRIE。然後，犧牲結構111形成在犧牲結構開口中。在一些實施方式中，犧牲結構111可以包括多晶矽。
如圖3和圖18中的步驟1806所示，階梯結構114形成在介電質堆疊體103的外部區域。在一些實施方式中，介電質堆疊體103的外部區域可以包括多個階梯結構114。介電質堆疊體103的沿垂直方向遠離介電質堆疊體103（正z方向）的底部的相應邊緣可以朝向溝道結構108橫向交錯。換句話說，階梯結構114中的介電質堆疊體103的邊緣可以朝向介電質堆疊體103的內部區域傾斜。在一些實施方式中，介電質層對的長度從頂部到底部增加。
在一些實施方式中，階梯結構114的每個層級（例如，圖3中的每個介電質層對）中的頂層是介電質層105。在隨後的步驟中由導電層替換介電質層105之後，階梯結構114可以是字線扇出。在一些實施方式中，階梯結構114的形成可以包括多次蝕刻步驟。
如圖4所示，在介電質堆疊體103的外部區域處暴露多個介電質層105之後，停止層117形成在介電質堆疊體103的外部區域處的每個介電質層105上。在一些實施方式中，停止層117可以包括摻雜或未摻雜的多晶矽。在一些實施方式中，停止層117可以包括氮化矽。在一些實施方式中，在形成停止層117之前，可以在介電質堆疊體103的外部區域處的每個介電質層105上形成接觸層，例如矽化鎢（WSi2），以降低接觸電阻。當在後續步驟中從3D記憶體裝置100的上側形成接觸結構開口或從3D記憶體裝置100的底側形成支撐結構開口時，停止層117可以用作停止層。結果，接觸結構和支撐結構可以彼此垂直對準。在形成接觸結構開口和/或形成支撐結構開口時，停止層117可以防止開口穿透介電質層105。如果開口穿透介電質層105，則稍後形成的接觸結構可能與其他導電層或在稍後步驟中形成的字線電接觸。
如圖5和圖18中的步驟1808所示，絕緣結構122形成在階梯結構114之上。在一些實施方式中，絕緣結構122可以形成在階梯結構114的每個層級的介電質堆疊體103的邊緣區域上。在一些實施方式中，絕緣結構122的材料可以是與介電質層106相同。在一些實施方式中，絕緣結構122可以包括多種介電質材料並且可以通過多次沉積步驟形成。在一些實施方式中，在沉積步驟之後，可以進一步對絕緣結構122的頂表面執行平坦化步驟。
如圖6和圖18中的步驟1810所示，多個接觸結構開口119形成在絕緣結構122中以暴露介電質堆疊體103的外部區域處的階梯結構114。在一些實施方式中，接觸結構開口119形成在絕緣結構122中，以暴露停止層117。在一些實施方式中，接觸結構開口119可以通過使用乾式蝕刻、濕式蝕刻或其他合適的技術來形成。在一些實施方式中，可以控制蝕刻技術的蝕刻選擇性來去除絕緣結構122的部分，並保留停止層117。
如圖7和圖18中的步驟1812所示，接觸結構118形成在接觸結構開口119中。每個接觸結構118與一個停止層117接觸。在一些實施方式中，接觸結構118可以通過使用CVD、PVD、ALD或其他合適的技術形成在接觸結構開口119中。在一些實施方式中，接觸結構118可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。然後，如圖8所示，外圍裝置112形成在介電質堆疊體103上，與溝道結構108和接觸結構118電接觸。在一些實施方式中，外圍裝置112可以單獨形成在另一個基板上並且鍵合在介電質堆疊體103上。在一些實施方式中，當介電質堆疊體103被翻轉，外圍裝置112可以位於介電質堆疊體103之下。
在將外圍裝置112與介電質堆疊體103鍵合之後，可以翻轉3D記憶體裝置100的整個結構，並且可以執行減薄和去除步驟。在一些實施方式中，基板202可以被減薄和去除。在一些實施方式中，可以執行化學機械拋光（CMP）程序來對基板202進行減薄，然後可以執行蝕刻程序來去除基板202。在一些實施方式中，可以通過多次去除步驟（例如濕式蝕刻、乾式蝕刻或其他合適的程序）來去除基板202，直到被介電質層204停止。在一些實施方式中，可以剝離基板202。然後，如圖9所示，可以在介電質層204上形成光罩層216，並且可以在稍後的步驟中使用圖案218來形成多個支撐結構開口121。在一些實施方式中，光罩層216可以是硬光罩、光敏電阻層或其他合適的材料。
如圖10和圖18中的步驟1814所示，支撐結構開口121形成在介電質堆疊體103的外部區域處的介電質堆疊體103中，並與接觸結構118垂直對準。在一些實施方式中，支撐結構開口121可以通過使用乾式蝕刻、濕式蝕刻或其他合適的技術來形成。通過選擇具有高選擇性的合適蝕刻劑，支撐結構開口121可以停止在停止層117上。換句話說，支撐結構開口121可以暴露停止層117。在一些實施方式中，支撐結構開口121可以穿透停止層117並且暴露接觸結構118。
如圖11和圖18中的步驟1816所示，支撐結構120形成在支撐結構開口121中。在一些實施方式中，支撐結構120可以通過使用CVD、PVD、ALD或其他合適的技術形成在支撐結構開口121中。在一些實施方式中，支撐結構120可以包括介電質材料。在一些實施方式中，支撐結構120可以包括氧化矽。
如圖12所示，然後去除支撐結構120的頂部部分和介電質層204。在一些實施方式中，支撐結構120的頂部部分和介電質層204可以通過CMP、乾式蝕刻、濕式蝕刻或其他合適的技術來去除。在去除步驟之後，犧牲結構111和半導體層206被暴露。
如圖13和圖18中的步驟1818所示，犧牲結構111被去除，以形成縫隙開口113。在一些實施方式中，犧牲結構111、半導體層206和半導體層210可以由相同的材料形成，並且可以被一起去除。在一些實施方式中，犧牲結構111、半導體層206和半導體層210由多晶矽形成，並且被一起去除。在一些實施方式中，犧牲結構111可以通過乾式蝕刻、濕式蝕刻或其他合適的技術來去除。在去除半導體層206之後，溝道結構108的端部部分被暴露。
如圖14和圖18中的步驟1820所示，介電質層105通過縫隙開口113被導電層104（字線）替換。在一些實施方式中，可以通過乾式蝕刻、濕式蝕刻或其他合適的技術去除介電質層105，以形成多個空腔。可以通過依序沉積由高k介電質材料製成的閘極介電質層、包括鈦/氮化鈦（Ti/TiN）或鉭/氮化鉭（Ta/TaN）的粘附層，以及由鎢製成的閘極導電層，而在空腔中形成字線。在字線替換步驟之後，形成記憶體堆疊體102。
在字線替換步驟中，去除介電質層105和停止層117。在一些實施方式中，介電質層105和停止層117包括相同的材料並且可以一起被去除。在一些實施方式中，介電質層105和停止層117可以通過多次蝕刻步驟來去除。在字線替換步驟之後，可以在字線的著陸區域上形成階梯觸點116。在一些實施方式中，階梯觸點116可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施方式中，階梯觸點116的厚度可以等於或類似於停止層117的厚度。在一些實施方式中，著陸區域中的階梯觸點116和導電層104的總厚度可以大於其他區域，如圖14所示。在字線替換步驟之後，接觸結構118可以通過階梯觸點116電耦合到著陸區域中的字線（導電層104）。
如圖15和圖18中的步驟1822所示，縫隙結構110形成在縫隙開口113中。縫隙結構110可以沿z方向垂直延伸穿過記憶體堆疊體102，並且還可以沿x方向橫向延伸以將記憶體堆疊體102分成多個指狀物。在一些實施方式中，縫隙結構110可以通過使用CVD、PVD、ALD或其他合適的技術來形成。在一些實施方式中，縫隙結構110可以包括縫隙觸點，其通過用導電材料填充縫隙開口113而形成，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。縫隙結構110還可以包括橫向設置在縫隙觸點與導電層104和介電質層106之間的複合間隔體，以使閘縫隙結構與周圍的導電層104（記憶體堆疊體中的閘極導電層）電絕緣。在一些實施方式中，當在3D記憶體裝置100中不需要縫隙觸點時，縫隙結構110可以包括介電質材料。當形成縫隙結構110時，還可以形成覆蓋記憶體堆疊體102的第一半導體層220。
如圖16所示，去除覆蓋溝道結構108（核心區域）的第一半導體層220，以暴露溝道結構108的端部。然後，可以在溝道結構108的端部上執行注入步驟。如圖17所示，形成覆蓋核心區域和第一半導體層220的第二半導體層222。在一些實施方式中，第二半導體層222可以是多晶矽。在一些實施方式中，第二半導體層222可以是摻雜的多晶矽。在一些實施方式中，第二半導體層222可以是n型摻雜多晶矽。在一些實施方式中，可以在第二半導體層222上進一步執行退火步驟。
通過形成垂直對準接觸結構118的支撐結構120以及形成穿過3D記憶體裝置100的相對側的接觸結構118和支撐結構120，可以提高製造程序期間的支撐強度。此外，可以增加接觸著陸設計的空間窗口。因此，可以一起考慮3D記憶體層的數量和3D記憶體裝置100的尺寸而沒有衝突。
圖19示出了根據本發明一些實施例的3D記憶體裝置100的製造方法1900的流程圖。為了更好地描述本發明，將一起討論圖2-圖17中的3D記憶體裝置100的截面和圖19中的方法1900。可以理解，方法1900中所示的步驟不是窮舉的，並且可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以不同於圖2-圖17和圖19所示的順序執行。
如圖2和圖19中的步驟1902所示，形成介電質堆疊體103。介電質堆疊體103包括交替堆疊的介電質層105和介電質層106。在一些實施方式中，介電質層204形成在基板202上，並且半導體層206形成在介電質層204上。在一些實施方式中，基板202可以是摻雜的半導體層。在一些實施方式中，基板202可以是矽基板。在一些實施方式中，介電質層204可以包括氧化矽層。在一些實施方式中，半導體層206可以包括摻雜或未摻雜的多晶矽層。在一些實施方式中，介電質層204和半導體層206可以通過一或多種薄膜沉積技術依序沉積，所述技術包括但不限於CVD、PVD、ALD或其任何組合。在一些實施方式中，介電質層208和半導體層210可以形成在半導體層206上。在一些實施方式中，介電質層208可以包括氧化矽，並且半導體層210可以包括摻雜或未摻雜的多晶矽層。在一些實施方式中，半導體層206和半導體層210可以包括相同的材料。在一些實施方式中，在後續步驟中，在從3D記憶體裝置100的背面去除半導體層206時，介電質層208可以用作停止層。在一些實施方式中，在後續步驟中，在從3D記憶體裝置100的背面去除溝道結構的底部部分時，半導體層210可以用作停止層。在一些實施方式中，介電質層204、半導體層206、介電質層208和半導體層210可以通過一或多種薄膜沉積技術依序沉積，所述技術包括但不限於CVD、PVD、ALD或其任何組合。
介電質堆疊體103形成在半導體層210上。介電質堆疊體103可以包括交替堆疊的介電質層105和介電質層106。包括介電質層105和介電質層106的介電質層對可以沿x方向和y方向延伸。在一些實施方式中，每個介電質層106可以包括氧化矽層，並且每個介電質層105可以包括氮化矽層。介電質層對可以通過一或多種薄膜沉積技術形成，所述技術包括但不限於CVD、PVD、ALD或其任何組合。
在一些實施方式中，溝道結構108和犧牲結構111形成在介電質堆疊體103中、沿z方向垂直延伸。在一些實施方式中，溝道孔形成在介電質堆疊體103中、沿z方向垂直延伸。在一些實施方式中，溝道孔可以延伸到半導體層206並且暴露半導體層206。在一些實施方式中，用於形成溝道孔的製造程序可以包括濕式蝕刻和/或乾式蝕刻，例如DRIE。然後，溝道結構108形成在溝道孔中。溝道結構108可以垂直延伸穿過介電質堆疊體103。在一些實施方式中，溝道結構108可以是柱形結構。
每個溝道結構108可以包括記憶體膜214和半導體溝道212。在一些實施方式中，溝道結構108還可以包括在溝道結構108的中心的介電質核心。在一些實施方式中，記憶體膜214是複合層，包括隧穿層、記憶體層（也稱為「電荷陷阱層」）和阻擋層。
根據一些實施方式，介電質核心、半導體溝道212和記憶體膜214（包括隧穿層、記憶體層和阻擋層）從柱的中心朝向外表面按此依序沿徑向配置。在一些實施方式中，隧穿層可以包括氧化矽、氮氧化矽或其任何組合。在一些實施方式中，記憶體層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施方式中，阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或其任何組合。在一個示例中，記憶體膜214可以包括氧化矽/氮氧化矽（或氮化矽）/氧化矽（ONO）的複合層。在一些實施方式中，可以在介電質堆疊體103和阻擋層之間進一步形成高k介電質層。
在一些實施方式中，犧牲結構開口可以形成在介電質堆疊體103中、沿z方向垂直延伸。在一些實施方式中，犧牲結構開口可以延伸到基板202並且暴露基板202。在一些實施方式中，用於形成犧牲結構開口的製造程序可以包括濕式蝕刻和/或乾式蝕刻，例如DRIE。然後，在犧牲結構開口中形成犧牲結構111。在一些實施方式中，犧牲結構111可以包括多晶矽。
如圖3和圖19中的步驟1904所示，階梯結構114形成在介電質堆疊體103的外部區域，從而暴露了介電質層105的一部分。在一些實施方式中，介電質堆疊體103的外部區域可以包括多個階梯結構114。介電質堆疊體103沿垂直方向遠離介電質堆疊體103底部（正z方向）的對應邊緣可以朝向溝道結構108橫向交錯。換句話說，階梯結構114中的介電質堆疊體103的邊緣可以朝向介電質堆疊體103的內部區域傾斜。在一些實施方式中，介電質層對的長度從頂部到底部增加。
在一些實施方式中，階梯結構114的每一層級（例如，圖3中的每一介電質層對）中的頂層是介電質層105。在稍後的步驟中介電質層105被導電層替換之後，階梯結構114可以是字線扇出。在一些實施方式中，階梯結構114的形成可以包括多次蝕刻步驟。
如圖4和圖19中的步驟1906所示，停止層117形成在介電質堆疊體103的外部區域處的每個介電質層105上。在一些實施方式中，停止層117可以包括摻雜或未摻雜的多晶矽。在一些實施方式中，停止層117可以包括氮化矽。在一些實施方式中，在形成停止層117之前，可以在介電質堆疊體103的外部區域處的每個介電質層105上形成接觸層，例如矽化鎢（WSi2），以降低接觸電阻在後續步驟中，在從3D記憶體裝置100的上側形成接觸結構開口或從3D記憶體裝置100的底側形成支撐結構開口時，停止層117可以用作停止層。結果，接觸結構和支撐結構可以彼此垂直對準。
如圖5和圖19中的步驟1908所示，絕緣結構122形成在階梯結構114之上。在一些實施方式中，絕緣結構122可以形成在階梯結構114的每一層級的介電質堆疊體103的邊緣區域上。在一些實施方式中，絕緣結構122的材料可以與介電質層106相同。在一些實施方式中，絕緣結構122可以包括多種介電質材料並且可以通過多次沉積步驟形成。在一些實施方式中，在沉積步驟之後，可以進一步對絕緣結構122的頂表面執行平坦化步驟。
然後，如圖6所示，在絕緣結構122中形成接觸結構開口119，以暴露在介電質堆疊體103的外部區域處的階梯結構114。在一些實施方式中，接觸結構開口119形成在絕緣結構122中，以暴露停止層117的第一側。在一些實施方式中，可以通過使用乾式蝕刻、濕式蝕刻或其他合適的技術來形成接觸結構開口119。在一些實施方式中，可以控制蝕刻技術的蝕刻選擇性來去除絕緣結構122的部分並保留停止層117。
如圖7和圖19中的步驟1910所示，形成在絕緣結構122中垂直延伸的接觸結構118，並且每個接觸結構118與停止層117的第一側接觸。每個接觸結構118與一個停止層117的第一側接觸。在一些實施方式中，接觸結構118可以通過使用CVD、PVD、ALD或其他合適的技術形成在接觸結構開口119中。在一些實施方式中，接觸結構118可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。然後，如圖8所示，外圍裝置112形成在介電質堆疊體103上，並與溝道結構108和接觸結構118電接觸。
在將外圍裝置112與介電質堆疊體103鍵合之後，可以翻轉3D記憶體裝置100的整個結構，並且可以執行減薄和去除步驟。在一些實施方式中，基板202可以被減薄和去除。在一些實施方式中，可以執行CMP步驟來減薄基板202，並且然後可以執行蝕刻步驟來去除基板202。在一些實施方式中，可以通過多次去除步驟（例如濕式蝕刻、乾式蝕刻或其他合適的技術）來去除基板202，直到被介電質層204停止。在一些實施方式中，可以剝離基板202。然後，如圖9所示，可以在介電質層204上形成光罩層216，並且可以在稍後的步驟中使用圖案218來形成多個支撐結構開口121。在一些實施方式中，光罩層216可以是硬光罩、光敏電阻層或其他合適的材料。
如圖10所示，支撐結構開口121形成在介電質堆疊體103的外部區域處的介電質堆疊體103中，並與接觸結構118垂直對準。在一些實施方式中，支撐結構開口121可以通過使用乾式蝕刻、濕式蝕刻或其他合適的技術來形成。通過選擇具有高選擇性的合適蝕刻劑，支撐結構開口121可以在停止層117的與第一側相對的第二側上停止。換言之，支撐結構開口121可以暴露停止層117的第二側，並且第二側與停止層117的第一側相對。在一些實施方式中，支撐結構開口121可以穿透停止層117並且暴露接觸結構118。
如圖11和圖19中的步驟1912所示，形成在介電質堆疊體103中垂直延伸的支撐結構120，並且每個支撐結構120與停止層117的與第一側相對的第二側接觸。在一些實施方式中，支撐結構120可以通過使用CVD、PVD、ALD或其他合適的技術形成在支撐結構開口121中。在一些實施方式中，支撐結構120可以包括介電質材料。在一些實施方式中，支撐結構120可以包括氧化矽。
如圖12所示，然後去除支撐結構120的頂部部分和介電質層204。在一些實施方式中，支撐結構120的頂部部分和介電質層204可以通過CMP、乾式蝕刻、濕式蝕刻或其他合適的技術來去除。在去除步驟之後，犧牲結構111和半導體層206被暴露。如圖13所示，犧牲結構111被去除，以形成縫隙開口113。在一些實施方式中，犧牲結構111、半導體層206和半導體層210可以由相同的材料形成，並且可以一起被去除。在一些實施方式中，犧牲結構111、半導體層206和半導體層210由多晶矽形成，並且一起被去除。在一些實施方式中，犧牲結構111可以通過乾式蝕刻、濕式蝕刻或其他合適的技術來去除。在去除半導體層206之後，溝道結構108的端部部分被暴露。
如圖14和圖19中的步驟1914所示，介電質層105通過縫隙開口113被導電層104（字線）替換。在一些實施方式中，可以通過乾式蝕刻、濕式蝕刻或其他合適的技術去除介電質層105，以形成多個空腔。可以通過依次沉積由高k介電質材料製成的閘極介電質層、包括鈦/氮化鈦（Ti/TiN）或鉭/氮化鉭（Ta/TaN）的粘附層，以及由鎢製成的閘極導電層，來在空腔中形成字線。在字線替換步驟之後，形成記憶體堆疊體102。
在字線替換步驟中，去除介電質層105和停止層117。在一些實施方式中，介電質層105和停止層117包括相同的材料並且可以一起被去除。在一些實施方式中，介電質層105和停止層117可以通過多次蝕刻步驟來去除。在字線替換步驟之後，可以在字線的著陸區域上形成階梯觸點116。在一些實施方式中，階梯觸點116可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施方式中，階梯觸點116的厚度可以等於或類似於停止層117的厚度。在一些實施方式中，著陸區域中的階梯觸點116和導電層104的總厚度可以大於其他區域，如圖14所示。在字線替換步驟之後，接觸結構118可以通過階梯觸點116電耦合到著陸區域中的字線（導電層104）。
如圖15所示，縫隙結構110形成在縫隙開口113中。縫隙結構110可以沿z方向垂直延伸穿過記憶體堆疊體102，並且還可以沿x方向橫向延伸以將記憶體堆疊體102分成多個指狀物。在一些實施方式中，縫隙結構110可以通過使用CVD、PVD、ALD或其他合適的技術來形成。在一些實施方式中，縫隙結構110可以包括縫隙觸點，其通過用導電材料填充縫隙開口113而形成，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。縫隙結構110還可以包括橫向設置在縫隙觸點與導電層104和介電質層106之間的複合間隔體，以使閘縫隙結構與周圍的導電層104（記憶體堆疊體中的閘極導電層）電絕緣。在一些實施方式中，當在3D記憶體裝置100中不需要縫隙觸點時，縫隙結構110可以包括介電質材料。當形成縫隙結構110時，還可以形成覆蓋記憶體堆疊體102的第一半導體層220。
如圖16所示，去除覆蓋溝道結構108（核心區域）的第一半導體層220，以暴露溝道結構108的端部。然後，可以在溝道結構108的端部上執行注入步驟。如圖17所示，形成覆蓋核心區域和第一半導體層220的第二半導體層222。在一些實施方式中，第二半導體層222可以是多晶矽。在一些實施方式中，第二半導體層222可以是摻雜的多晶矽。在一些實施方式中，第二半導體層222可以是n型摻雜多晶矽。在一些實施方式中，可以在第二半導體層222上進一步執行退火步驟。
通過形成垂直對準接觸結構118的支撐結構120，以及形成穿過3D記憶體裝置100的相對側的接觸結構118和支撐結構120，可以提高製造程序期間的支撐強度。此外，可以增加用於接觸著陸的空間窗口。因此，可以一起考慮3D記憶體層的數量和3D記憶體裝置100的尺寸而沒有衝突。
圖20示出了根據本發明一些實施例的具有記憶體裝置的示例性系統2000的框圖。系統2000可以是手機、臺式電腦、膝上型電腦、平板電腦、車載電腦、遊戲機、印表機、定位裝置、可穿戴電子裝置、智慧型傳感器、虛擬現實（VR）裝置、增強現實（AR）裝置、或其中具有記憶體的任何其他合適的電子裝置。如圖20所示，系統2000可以包括主機2008和具有一或多個記憶體裝置2004和記憶體控制器2006的記憶體系統2002。主機2008可以是電子裝置的處理器（例如中央處理單元（CPU））或是晶片上系統（SoC），例如應用處理器（AP）。主機2008可以被配置為向記憶體裝置2004發送數據或從記憶體裝置2004接收數據。
記憶體裝置2004可以是本公開中公開的任何記憶體裝置。如上文詳細公開的，諸如NAND快閃裝置的記憶體裝置2004在對位線放電的放電步驟中可以具有受控且預定的放電電流。根據一些實施方式，記憶體控制器2006耦合到記憶體裝置2004和主機2008，並且被配置為控制記憶體裝置2004。記憶體控制器2006可以管理儲存在記憶體裝置2004中的數據並與主機2008通訊。例如，記憶體控制器2006可以耦合到記憶體裝置2004(例如前述的3D記憶體裝置100)。並且，記憶體控制器2006可以被配置為通過外圍裝置112控制溝道結構108的操作。通過形成垂直對準接觸結構118的支撐結構120，以及形成穿過3D記憶體裝置100的相對側的接觸結構118和支撐結構120，可以提高製造程序期間的支撐強度。此外，可以增加用於接觸著陸的空間窗口。因此，可以一起考慮3D記憶體層的數量和3D記憶體裝置100的尺寸而沒有衝突。
在一些實施方式中，記憶體控制器2006被設計用於在低占空比環境中步驟，例如安全數位（SD）卡、緊密快閃（CF）卡、通用序列匯流排（USB）快閃驅動器、或用於諸如個人電腦、數位相機、行動電話等電子裝置中的其他介質。在一些實施方式中，記憶體控制器2006被設計用於在高占空比環境SSD中進行操作，或是用於在諸如智慧型電話、平板電腦、筆記本電腦等行動裝置及企業記憶體陣列的數據記憶體裝置的嵌入式多媒體卡（eMMC）中進行步驟。記憶體控制器2006可以被配置為控制記憶體裝置2004的操作，例如讀取、擦除和編程操作。記憶體控制器2006還可以被配置為管理關於被儲存或將被儲存在記憶體裝置2004中的數據的各種功能，包括但不限於壞塊管理、垃圾收集、邏輯到物理地址的轉換及損耗均衡等。在一些實施方式中，記憶體控制器2006還被配置為處理關於從記憶體裝置2004讀取或寫入到記憶體裝置2004的數據的糾錯碼（ECC）。記憶體控制器2006也可以執行任何其他合適的功能，例如，格式化記憶體裝置2004。記憶體控制器2006可以根據特定的通訊協定與外部裝置（例如，主機2008）進行通訊。例如，記憶體控制器2006可以通過各種介面協定中的至少一種與外部裝置通訊，所述介面協定包括USB協定、MMC協定、週邊組件互連（PCI）協定、快速PCI（PCI-E）協定、先進技術附件（ATA）協定、序列ATA協定、平行ATA協定、小型電腦小型介面（SCSI）協定、增強型小型裝置介面（ESDI）協定、整合設備電子介面（IDE）協定及火線協定等。
記憶體控制器2006和一或多個記憶體裝置2004可以集成到各種類型的記憶體裝置中，例如，被包括在同一封裝中，例如通用快閃存儲（UFS）封裝或eMMC封裝。也就是說，記憶體系統2002可以被實施並封裝到不同類型的終端電子產品中。在一個示例中，如圖21A所示，記憶體控制器2006和單個記憶體裝置2004可以集成到記憶卡2102中。記憶卡2102可以包括PC卡（PCMCIA，個人電腦記憶卡國際協會）、CF卡、智慧型媒體（SM）卡、記憶體棒、多媒體卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、小型SD、微型SD、SDHC）、UFS等。記憶卡2102還可以包括將記憶卡2102與主機（例如，圖20中的主機2008）耦合的記憶卡連接器2104。在如圖21B所示的另一個示例中，記憶體控制器2006和多個記憶體裝置2004可以集成到SSD 2106中。SSD 2106還可以包括將SSD 2106與主機（例如，圖20中的主機2008）耦合的SSD連接器2108。在一些實施方式中，SSD 2106的記憶體容量和/或操作速度大於記憶卡2102的記憶體容量和/或操作速度。
特定實施方式的前述描述可以容易地被修改和/或改編以用於各種應用。因此，基於本文提出的教導和指導，這樣的改編和修改旨在處於所公開的實施方式的等同物的含義和範圍內。
本公開的廣度和範圍不應由任何上述示例性實施方式來限制，而應僅根據所附請求項及其等同物來限定。
100:3D記憶體裝置 102:記憶體堆疊體 103:介電質堆疊體 104:導電層 105:介電質層 106:介電質層 108:溝道結構 110:縫隙結構 111:犧牲結構 112:外圍裝置 113:縫隙開口 114:階梯結構 116:階梯觸點 117:停止層 118:接觸結構 119:接觸結構開口 120:支撐結構 121:支撐結構開口 122:絕緣結構 124:外圍觸點 202:基板 204:介電質層 206:半導體層 208:介電質層 210:半導體層 212:半導體溝道 214:記憶體膜 216:光罩層 218:圖案 220:第一半導體層 222:第二半導體層 1800:方法 1802,1804,1806,1808,1810,1812,1814,1816,1818,1820,1822:步驟 1900:方法 1902,1904,1906,1908,1910,1912,1914:步驟 2000:系統 2002:記憶體系統 2004:記憶體裝置 2006:記憶體控制器 2008:主機 2102:記憶卡 2104:記憶卡連接器 2106:SSD 2108:SSD連接器
[圖1]示出了根據本發明一些實施例的示例性3D記憶體裝置的截面圖。 [圖2]至[圖17]示出了根據本發明一些實施例的示例性3D記憶體裝置在製造程序的不同階段的截面圖。 [圖18]示出了根據本發明一些實施例的3D記憶體裝置的示例性製造方法的流程圖。 [圖19]示出了根據本發明一些實施例的3D記憶體裝置的另一示例性製造方法的流程圖。 [圖20]示出了根據本發明一些實施例的具有記憶體裝置的示例性系統的框圖。 [圖21A]示出了根據本發明一些實施例的具有記憶體裝置的示例性記憶卡的示意圖。 [圖21B]示出了根據本發明一些實施例的具有記憶體裝置的示例性固態驅動器（SSD）的示意圖。
100:3D記憶體裝置
102:記憶體堆疊體
104:導電層
106:介電質層
108:溝道結構
110:縫隙結構
112:外圍裝置
114:階梯結構
116:階梯觸點
118:接觸結構
120:支撐結構
122:絕緣結構
124:外圍觸點
220:第一半導體層
222:第二半導體層

Claims (20)

  1. 一種三維（3D）記憶體裝置，包括： 堆疊體，其包括交替堆疊的多個導電層和多個介電質層，且具有階梯結構； 絕緣結構，其设置在所述堆疊體之上； 多個接觸結構，其中所述多個接觸結構中的每個接觸結構延伸穿過所述絕緣結構並且與所述堆疊體中的相應導電層接觸；以及 多個支撐結構，其延伸穿過所述堆疊體，其中每個支撐結構與所述多個接觸結構中的一個接觸結構接觸。
  2. 如請求項1之3D記憶體裝置，其中，所述多個接觸結構和所述多個支撐結構包括不同的材料。
  3. 如請求項1或2之3D記憶體裝置，其中，所述多個接觸結構和所述多個支撐結構在所述3D記憶體裝置的平面圖中重疊。
  4. 如請求項3之3D記憶體裝置，其中，每個支撐結構與所述多個接觸結構中的一個接觸結構對準。
  5. 如請求項1-4中任一項之3D記憶體裝置，其中，每個接觸結構還包括與所述多個導電層中的所述相應導電層接觸的階梯觸點。
  6. 如請求項5之3D記憶體裝置，其中，每個支撐結構與所述多個接觸結構中的一個接觸結構的所述階梯觸點接觸。
  7. 如請求項1-4中任一項之3D記憶體裝置，其中，所述多個支撐結構包括介電質材料。
  8. 如請求項1之3D記憶體裝置，還包括： 在所述堆疊體之下的半導體層；以及 延伸穿過所述堆疊體並與所述半導體層接觸的溝道結構， 其中，所述多個支撐結構延伸至所述半導體層。
  9. 如請求項8之3D記憶體裝置，其中，所述半導體層和所述多個接觸結構被所述多個導電層中的至少一個導電層分開。
  10. 一種系統，包括： 被配置為儲存數據的三維（3D）記憶體裝置，其包括： 絕緣結構中的堆疊體，其包括交替堆疊的多個導電層和多個介電質層，且具有階梯結構； 多個接觸結構，其中所述多個接觸結構中的每個接觸結構延伸穿過所述絕緣結構並且與所述堆疊體中的相應導電層接觸； 多個支撐結構，其延伸穿過所述堆疊體；其中每個支撐結構與所述多個接觸結構中的一個接觸結構接觸；以及 記憶體控制器，其耦合到所述3D記憶體裝置並被配置為控制所述3D記憶體裝置的步驟。
  11. 一種三維（3D）記憶體裝置的製造方法，包括： 形成介電質堆疊體，其中所述介電質堆疊體包括交替堆疊的多個第一介電質層和多個第二介電質層； 在所述介電質堆疊體處形成暴露所述多個第一介電質層的一部分的階梯結構； 在所述階梯結構之上形成絕緣結構； 形成在所述絕緣結構中延伸的多個接觸結構，其中每個接觸結構與所述第一介電質層接觸； 形成在所述介電質堆疊體中延伸的多個支撐結構，其中每個支撐結構與所述第一介電質層接觸；以及 用多條字線替換所述多個第一介電質層。
  12. 如請求項11之方法，還包括： 在所述階梯結構的每個第一介電質層上形成停止層。
  13. 如請求項12之方法，其中，形成在所述絕緣結構中延伸的所述多個接觸結構包括： 形成在所述絕緣結構中延伸的多個接觸結構開口，以暴露所述停止層；以及 在所述多個接觸結構開口中形成與所述停止層接觸的所述多個接觸結構。
  14. 如請求項11-13中任一項之方法，其中，每個支撐結構與所述多個接觸結構中的一個接觸結構對準。
  15. 如請求項11-13中任一項之方法，其中，形成在所述介電質堆疊體中延伸的所述多個支撐結構包括： 形成在所述介電質堆疊體中延伸的多個支撐結構開口，以暴露所述停止層；以及 在所述多個支撐結構開口中形成與所述停止層接觸的所述多個支撐結構。
  16. 如請求項11-13中任一項之方法，其中，在所述介電質堆疊體處形成暴露所述多個第一介電質層的所述部分的所述階梯結構包括： 去除所述介電質堆疊體的一部分，以形成暴露所述多個第一介電質層的所述階梯結構， 其中，所述介電質堆疊體處的每兩個相鄰的第一介電質層在水平方向上偏移一距離。
  17. 如請求項11-13中任一項之方法，其中，用所述多條字線替換所述多個第一介電質層包括： 在所述介電質堆疊體中形成縫隙開口； 通過所述縫隙開口去除所述多個第一介電質層，以形成多個空腔；以及 在所述多個空腔中形成所述多條字線。
  18. 如請求項17之方法，還包括： 在所述縫隙開口中形成縫隙結構。
  19. 如請求項11-13中任一項之方法，還包括： 在基板上形成所述介電質堆疊體；以及 在形成在所述絕緣結構中延伸的所述多個接觸結構之後，去除所述基板，並且形成在所述介電質堆疊體中延伸的所述多個支撐結構。
  20. 如請求項11-13中任一項之方法，還包括： 將外圍電路鍵合在所述介電質堆疊體上，并接觸所述多個接觸結構。
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