TW202415258A - 三維記憶體裝置及其形成方法 - Google Patents

Abstract

在某些方面，揭露了一種用於形成三維(3 dimensional, 3D)記憶體裝置的方法。形成包括交錯的第一電介質層和第二電介質層的堆疊結構。在所述堆疊結構的第一區域中形成延伸穿過所述第一電介質層和所述第二電介質層的溝道結構。用導電層替換所述堆疊結構的所述第一區域中的全部的所述第二電介質層和所述堆疊結構的所述第二區域中的所述第二電介質層的部分。形成穿過所述堆疊結構的所述第二區域中的所述第一電介質層和所述第二電介質層的剩餘部分延伸到不同的深度的字元線拾取結構，使得所述字元線拾取結構分別電連接到所述堆疊結構的所述第二區域中的所述導電層。

Description

三維記憶體裝置及其形成方法

本發明的實施例涉及三維(3D)記憶體裝置及其製造方法。

通過改進製程技術、電路設計、程式設計演算法和製造製程，使平面存儲單元縮放到更小的尺寸。然而，隨著存儲單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面存儲單元的存儲密度接近上限。

3D存儲架構可以解決平面存儲單元中的密度限制。3D存儲架構包括存儲陣列和用於控制信號進出存儲陣列的週邊設備。

在一個方面，揭露了一種用於形成3D記憶體裝置的方法。形成包括交錯的第一電介質層和第二電介質層的堆疊結構。在堆疊結構的第一區域中形成延伸穿過第一電介質層和第二電介質層的溝道結構。將堆疊結構的第一區域中的所有第二電介質層和第二區域中的第二電介質層的部分替換成導電層。形成穿過堆疊結構的第二區域中的第一電介質層和第二電介質層的剩餘部分延伸到不同的深度的字元線拾取結構，從而使字元線拾取結構分別電連接到堆疊結構的第二區域中的導電層。

在一些實施方式中，在形成溝道結構的同一製程中形成延伸穿過堆疊結構的第二區域中的第一電介質層和第二電介質層的虛設溝道結構。

在一些實施方式中，為了替換，在形成字元線拾取結構之前，形成延伸穿過第一電介質層和第二電介質層並跨越堆疊結構的第一區域和第二區域的縫隙。

在一些實施方式中，為了替換，覆蓋堆疊結構的第二區域中的縫隙，在堆疊結構的第一區域中通過縫隙去除堆疊結構的第一區域中的所有的第二電介質層，打開堆疊結構的第二區域中的縫隙，通過堆疊結構的第二區域中的縫隙去除堆疊結構的第二區域中的第二電介質層的部分，並且通過堆疊結構的第一區域和第二區域中的縫隙沉積導電層。

在一些實施方式中，為了替換，覆蓋堆疊結構的第一區域中的縫隙，在堆疊結構的第二區域中通過縫隙去除堆疊結構的第二區域中的第二電介質層的部分，打開堆疊結構的第一區域中的縫隙，覆蓋堆疊結構的第二區域中的縫隙，通過堆疊結構的第一區域中的縫隙去除堆疊結構的第一區域中的所有的第二電介質層，打開堆疊結構的第二區域中的縫隙，並且通過堆疊結構的第一區域和第二區域中的縫隙沉積導電層。

在一些實施方式中，在形成字元線拾取結構之前，在縫隙中形成第一間隔體。

在一些實施方式中，為了形成字元線拾取結構，形成穿過堆疊結構的第二區域中的第一電介質層和第二電介質層的剩餘部分延伸到不同的深度的字元線拾取開口，以分別暴露堆疊結構的第二區域中的第二電介質層的剩餘部分，通過字元線拾取開口分別將堆疊結構的第二區域中的第二電介質層的剩餘部分的部分替換為互連線，使得互連線分別與堆疊結構的第二區域中的導電層接觸，並且字元線拾取開口中的垂直觸點形成為分別與互連線接觸。

在一些實施方式中，為了形成字元線拾取結構，在每個字元線拾取開口的側壁和底部上形成第二間隔體，去除字元線拾取開口的底部上的第二間隔體以暴露第二電介質層的剩餘部分的相應部分，並且在形成相應的垂直觸點後，在字元線拾取開口中形成填充物。

在一些實施方式中，為了用互連線替換第二電介質層的部分，通過字元線拾取開口蝕刻第二電介質層的剩餘部分的暴露部分以暴露堆疊結構的第二區域中的相應的導電層，並且通過字元線拾取開口沉積相應的互連線以與堆疊結構的第二區域中暴露的相應的導電層接觸。

在一些實施方式中，為了用導電層替換第二電介質層的全部和第二電介質層的部分，沉積高介電常數(高k)閘極電介質層，使得導電層分別被高k閘極電介質層包圍。在一些實施方式中，為了用互連線替換第二電介質層的部分，蝕刻第二電介質層的剩餘部分的暴露部分以暴露相應的高k閘極電介質層，蝕刻暴露的高k閘極電介質層以暴露相應的導電層，並且沉積相應的互連線以與暴露的相應的導電層接觸。

在另一方面，一種3D記憶體裝置包括：包括交錯的導電層和第一電介質層的第一堆疊結構；包括交錯的第二電介質層和第一電介質層的第二堆疊結構；延伸穿過第一堆疊結構的虛設溝道結構；以及在第二堆疊結構中延伸到不同的深度處的字元線拾取結構。每個字元線拾取結構包括垂直觸點，以及與垂直觸點和第一堆疊結構中的導電層中的相應導電層接觸的互連線。

在一些實施方式中，在形成溝道結構的同一製程中形成延伸穿過堆疊結構的第二區域中的第一電介質層和第二電介質層的虛設溝道結構。

在一些實施方式中，為了形成字元線拾取結構，形成穿過堆疊結構的第二區域中的第一電介質層和第二電介質層延伸到不同的深度的字元線拾取開口，以分別暴露堆疊結構的第二區域中的第二電介質層，通過字元線拾取開口將堆疊結構的第二區域中的第二電介質層的部分分別替換為互連線，並且在字元線拾取開口中形成分別與互連線接觸的垂直觸點。

在一些實施方式中，為了形成字元線拾取結構，在每個字元線拾取開口的側壁和底部上形成第二間隔體，去除字元線拾取開口的底部上的第二間隔體以暴露第二電介質層的相應的部分，並且在形成相應的垂直觸點後在字元線拾取開口中形成填充物。

在一些實施方式中，為了用互連線替換第二電介質層的部分，通過字元線拾取開口蝕刻第二電介質層的剩餘部分的暴露部分，並且通過字元線拾取開口沉積相應的互連線。

在一些實施方式中，為了用導電層替換第二電介質層的全部和第二電介質層的部分，在形成字元線拾取結構之後，形成延伸穿過第一電介質層和第二電介質層並且跨越堆疊結構的第一區域和第二區域的縫隙。

在一些實施方式中，為了用導電層替換第二電介質層的全部和第二電介質層的部分，覆蓋堆疊結構的第二區域中的縫隙，在堆疊結構的第一區域中通過縫隙去除堆疊結構的第一區域中的所有的第二電介質層，打開堆疊結構的第二區域中的縫隙，通過堆疊結構第二區域的縫隙去除堆疊結構的第二區域中的第二電介質層的部分，以暴露字元線拾取結構的互連線，並且通過堆疊結構第一區域和第二區域中的縫隙沉積導電層，以分別與堆疊結構的第二區域中的字元線拾取結構的互連線接觸。

在一些實施方式中，為了用導電層替換所有的第二電介質層和第二電介質層的部分，堆疊結構的第一區域中的縫隙被覆蓋，堆疊結構的第二區域中的第二電介質層的部分通過縫隙被去除以暴露字元線拾取結構的互聯線，堆疊結構的第一區域中的縫隙被打開。覆蓋堆疊結構的第二區域的縫隙，通過堆疊結構的第一區域的縫隙去除堆疊結構的第一區域的所有第二電介質層，打開堆疊結構的第二區域的縫隙，並且通過堆疊結構的第一區域和第二區域的縫隙沉積導電層以分別與堆疊結構的第二區域的字元線拾取結構的互連線接觸。

在一些實施方式中，在形成字元線拾取結構之前在縫隙中形成第一間隔體。

在一些實施方式中，為了形成溝道結構，依次形成高K閘極電介質層、記憶體層和溝道層。

儘管討論了具體的構造和佈置，但是應當理解，這樣做僅出於說明的目的。這樣，在不脫離本發明的範圍的情況下，可以使用其他構造和佈置。而且，本發明還可以用於各種其他應用中。如在本發明中描述的功能和結構特徵可以以未在附圖中具體描繪的方式彼此組合、調整和修改，使得這些組合、調整和修改在本發明的範圍內。

通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」或「所述」的術語可以同樣被理解為傳達單數用法或傳達複數用法。另外，同樣至少部分地取決於上下文，術語「基於」可以被理解為不一定旨在傳達一組排他的因素，並且可以代替地允許存在不一定明確描述的附加因素。

應該容易理解，本發明中「上」、「上方」和「之上」的含義應該以最廣義的方式解釋，使得「上」不僅意味著直接在某物「上」，而且還包括在某物「上」並且其間具有中間特徵或層的含義，並且「上方」或「之上」不僅意味著在某物「上方」或「之上」的含義，還可以包括在某物「上方」或「之上」並且其間沒有中間特徵或層(即，直接在某物上)的含義。

此外，為了便於描述，在本文中可以使用諸如「下面」、「下方」、「下部」、「上方」、「上部」等空間相對術語，以描述一個元件或特徵相對於另一個或多個元件或特徵的如圖中所示的關係。除了在圖中描述的取向之外，空間相對術語還旨在涵蓋裝置在使用或操作中的不同取向。設備可以以其他方式定向(旋轉90度或以其他取向)，並且本文中使用的空間相對描述語可以類似地被相應地解釋。

如本文所用的，術語「基板」是指在其上添加後續材料層的材料。基板本身可以被圖案化。添加在基板頂部的材料可以被圖案化或可以保持未被圖案化。此外，基板可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基板可以由非導電材料製成，例如玻璃、塑膠、或藍寶石晶片。

如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構之上延伸，或者可以具有小於下層或上層結構的範圍的範圍。此外，層可以是均質或非均質連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間、或在連續結構的頂表面和底表面處的任何一對水平面之間。層可以水準、垂直和/或沿著錐形表面延伸。基板可以是層，可以在其中包括一個或多個層，和/或可以在其上、上方和/或下方具有一個或多個層。層可以包括多層。例如，互連層可以包括一個或多個導體和接觸層(在其中形成互連線和/或垂直觸點)和一個或多個電介質層。

在一些諸如3D NAND記憶體裝置的3D記憶體裝置中，用於存儲資料的存儲單元通過垂直溝道結構中的堆疊結構(例如，存儲堆疊體)而被垂直堆疊。3D記憶體裝置通常包括在堆疊的存儲結構的一個或多個側面(邊緣)上、或在中心處形成的階梯結構，以用於諸如使用著陸在階梯結構的不同台階/層級上的字元線觸點進行字元線拾取/扇出的目的。通常在形成3D NAND記憶體裝置的溝道結構的核心陣列區域外部的區域中，例如在具有階梯結構的階梯區域中，穿過存儲堆疊體形成虛設溝道結構，以向堆疊結構提供機械支撐，特別是在通過跨越堆疊結構的核心陣列區域和階梯區域的縫隙開口暫時去除堆疊結構的一些層的閘極替換製程期間提供這種機械支撐。

隨著3D NAND記憶體裝置的存儲單元密度的不斷增加，從裝置設計的角度和製造製程的角度來看，諸如虛設溝道結構、字元線觸點、階梯結構、縫隙開口等各種結構的集成已經變得越來越具有挑戰性。

為了解決上述一個或多個問題，本發明介紹了一種解決方案，該方案在不使用階梯結構和字元線觸點的情況下實現了字元線拾取/扇出功能。本發明可以使用相對簡單的製作字元線拾取結構的單一製程來代替相對複雜的製作階梯結構和字元線觸點的多重製程。也就是說，兩種結構──階梯結構和字元線觸點，以及它們的單獨的製程，可以在一個製程中合併成單一的字元線拾取結構，從而降低製造成本並簡化製程。此外，通過用字元線拾取結構替換階梯結構和字元線觸點，可以減小閘極替換製程的範圍，使得也可以消除至少一些虛設溝道結構，以進一步降低成本並簡化製程。

圖1示出了根據本發明的一些方面的具有字元線拾取結構106的3D記憶體裝置100的平面圖。在一些實施方式中，3D記憶體裝置100是NAND快閃記憶體裝置，其中存儲單元以NAND存儲串陣列的形式提供。需要指出的是，圖1中包括x軸和y軸，以示出晶圓平面中的兩個正交(垂直)方向。x方向是3D記憶體裝置100的字元線方向，而y方向是3D記憶體裝置100的位元線方向。

如圖1所示，3D記憶體裝置100可以包括佈置在y方向(位線方向)上的被平行縫隙結構108(例如閘縫隙(gate line slit, GLS))分開的一個或多個塊102。在3D記憶體裝置100是NAND快閃記憶體裝置的一些實施方式中，每個塊102是NAND快閃記憶體裝置的最小可擦除單元。每個塊102可以進一步包括在Y方向上的被一些具有「H」切口109的縫隙結構108分開的多個指狀物104。

如圖1所示，3D記憶體裝置100可以至少分為核心陣列區域101以及字元線拾取區域103，在核心陣列區域101中形成了溝道結構110的陣列，在字元線拾取區域103中形成了字元線拾取結構106。根據一些實施方式，核心陣列區域101和字元線拾取區域103被佈置在x方向(字元線方向)。可以理解的是，儘管在圖1中示出一個核心陣列區域101和一個字元線拾取區域103，但在3D記憶體裝置100中可以包括多個核心陣列區域101和/或多個字元線拾取區域103，例如，在其他示例中，在x方向上一個字元線拾取區域103在兩個核心陣列區域101之間。也可以理解，圖1僅示出了與字元線拾取區域103相鄰的核心陣列區域101的部分。

如下面詳細描述的，字元線拾取區域103可以包括佈置在y方向上的導電部分105和電介質部分107。如圖1所示，根據一些實施方式，字元線拾取結構106設置在電介質部分107中，而虛設溝道結構112設置在字元線拾取區域103的導電部分105中以提供機械支援和/或負載平衡。在一些實施方式中(例如，如圖1所示)，虛設溝道結構112也設置在字元線拾取區域103的電介質部分107中，例如，在x方向上設置在字元線拾取結構106之間。在一些實施方式中，虛設溝道結構112不設置在字元線拾取區域103的電介質部分107中，即，僅設置在字元線拾取區域103的導電部分105中。如圖1所示，3D記憶體裝置100的每個指狀物104可以包括設置在字元線拾取區域103的電介質部分107中的一行字元線拾取結構106。可以理解的是，字元線拾取結構106的佈局和佈置，以及每個字元線拾取結構106的形狀，在不同的示例中可以變化。

圖2示出了根據本發明的一些方面的具有字元線拾取結構106的3D記憶體裝置100的頂部透視圖。圖3示出了根據本發明的一些方面的具有字元線拾取結構106的3D記憶體裝置100的放大的頂部透視圖。如圖2和圖3所示，堆疊結構201可以形成在基板203上，基板203可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上的矽(silicon on insulator, SOI)或任何其他合適的材料。在一些實施方式中，基板203包括單晶矽，其是晶圓的在上面製造3D記憶體裝置100的一部分，要麼是其原始厚度，要麼是被減薄的。在一些實施方式中，基板203包括例如多晶矽，它是替換晶圓的在上面製造3D記憶體裝置100的部分的半導體層。需要指出的是，圖2和圖3中包括x、y和z軸，以進一步示出3D記憶體裝置100中的部件的空間關係。3D記憶體裝置100的基板203包括在x-y平面內橫向延伸的兩個橫向表面：在晶圓正面上的其上可以形成堆疊結構201的頂表面，以及在與晶圓正面相對的背面上的底表面。z軸與x軸和y軸兩者垂直。如本文所使用的，當基板203在z方向(垂直於x-y平面的垂直方向)上被定位在3D記憶體裝置100的最低平面上時，3D記憶體裝置100的一個部件(例如，層或裝置)在z方向上是在另一部件(例如，層或裝置)「上」、「上方」還是下方，是相對於3D記憶體裝置100的基板203確定的。用於描述空間關係的相同概念在本發明中始終適用。

如圖3所示，堆疊結構201可以包括垂直交錯的第一材料層302和與第一材料層302不同的第二材料層304。第一材料層302和第二材料層304可以在垂直方向(z方向)上交替。在一些實施方式中，堆疊結構201可以包括在z方向上垂直堆疊的多個材料層對，其中每個材料層對包括第一材料層302和第二材料層304。堆疊結構201中的材料層對的數量可以確定3D記憶體裝置100中的存儲單元的數量。

在一些實施方式中，3D記憶體裝置100是NAND快閃記憶體裝置，並且堆疊結構201是堆疊的存儲結構，通過該結構形成NAND存儲串。如圖3所示，第二材料層304可以在3D記憶體裝置100的不同區域/部分中具有不同的材料。因此，為便於在本發明中進行描述，堆疊結構201可以被看作是具有多個堆疊結構，這些堆疊結構具有不同材料的第二材料層304。在一些實施方式中，核心陣列區域101和字元線拾取區域103的導電部分105包括具有交錯的導電層和第一電介質層的導電堆疊結構。也就是說，堆疊結構201的第二材料層304可以是核心陣列區域101和字元線拾取區域103的導電部分105中的導電層。在一些實施方式中，字元線拾取區域103的電介質部分107包括具有交錯的第二電介質層和第一電介質層的電介質堆疊結構。也就是說，堆疊結構201的第二材料層304可以是字元線拾取區域103的電介質部分107中的第二電介質層。在導電堆疊結構和跨越核心陣列區域101和字元線拾取區域103的電介質堆疊結構中，堆疊結構的第一材料層302可以是相同的，即，第一電介質層。如下面關於製造製程的詳細描述，通過控制不同區域/部分中的閘極置換製程的不同程度和範圍，可以實現在不同區域/部分中具有不同材料的第二材料層304的堆疊結構201的形成。例如，堆疊結構201可以在核心陣列區域101中經歷完整的閘極替換製程，以用導電層替換所有的第二電介質層，但是在字元線拾取區域103中經歷局部的閘極替換製程，以用導電部分105中的導電層替換第二電介質層中的一些，從而將第二電介質層的剩餘部分留在電介質部分107中。

在一些實施方式中，核心陣列區域101中的導電堆疊結構和字元線拾取區域103的導電部分105中的每個導電層充當核心陣列區域101中的NAND存儲串(以溝道結構110的形式)的閘極線，以及從閘極線橫向延伸並結束於字元線拾取區域103的導電部分105中的字元線，以用於通過字元線拾取結構106進行字元線拾取/扇出。根據一些實施方式，導電堆疊結構的不同深度/層級處的字元線(即，導電層)均在核心陣列區域101和字元線拾取區域103的導電部分105中橫向延伸，但是在字元線拾取區域103的電介質部分107中是不連續的(例如，被第二電介質層替換)。

導電層可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、氮化鈦(TiN)、多晶體矽(多晶矽)、摻雜矽、矽化物或其任何組合。電介質層可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。第一電介質層和第二電介質層可以具有不同的電介質材料，例如氧化矽和氮化矽。在一些實施方式中，導電層包括金屬，例如鎢，第一電介質層包括氧化矽，並且第二電介質層包括氮化矽。例如，堆疊結構201的第一材料層302可以跨越核心陣列區域101和字元線拾取區域103包括氧化矽，並且堆疊結構201的第二材料層304可以在核心陣列區域101和字元線拾取區域103的導電部分105中包括鎢，並且在字元線拾取區域103的電介質部分107中包括氮化矽。

如圖2和圖3所示，根據一些實施方式，堆疊結構201(例如，導電堆疊結構和電介質堆疊結構)的高度在核心陣列區域101和字元線拾取區域103中是均勻的。一些3D記憶體裝置在階梯區域(對應於用於字元線拾取/扇出的字元線拾取區域103)中包括一個或多個階梯結構，這些階梯結構在階梯區域中具有均勻的堆疊結構高度，與此不同的是，3D記憶體裝置100可以消除階梯結構，同時仍然使用字元線拾取結構106實現字元線拾取/扇出功能，如下面詳細描述的。

圖4示出了根據本發明的一些方面的具有字元線拾取結構106的3D記憶體裝置100的截面側視圖。截面可以沿圖1中的字元線拾取區域103的電介質部分107中的AA方向。如圖4所示，根據一些實施方式，字元線拾取結構106在z方向上垂直延伸到堆疊結構201(字元線拾取區域103的電介質部分107中的電介質堆疊結構)中的不同的深度。不同的字元線拾取結構106的頂表面可以彼此平齊，而不同的字元線拾取結構106的底表面可以延伸到不同的層級，例如，堆疊結構201的不同的第二材料層304。

在一些實施方式中，字元線拾取結構106包括垂直觸點202、環繞垂直觸點202的接觸間隔體204以及位於垂直觸點202下方並與垂直觸點202接觸的互連線206。垂直觸點202和互連線206可以包括導電材料，包括但不限於W、Co、Cu、Al、TiN、多晶矽、摻雜矽、矽化物或其任何組合。接觸間隔體204可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施方式中，垂直觸點202和互連線206包括TiN/W，並且接觸間隔體204包括氧化矽。

圖5示出了根據本發明的一些方面的具有字元線拾取結構106的3D記憶體裝置100的截面側視圖。一個截面可以是沿圖1中的核心陣列區域101中的BB方向，並且另一截面可以是沿圖1中的字元線拾取區域103中的CC方向。如圖5所示，3D記憶體裝置100可以包括核心陣列區域101中的溝道結構110。每個溝道結構110可以垂直延伸穿過堆疊結構201的導電堆疊結構的交錯的導電層502(字元線，例如鎢)和第一電介質層503(例如，氧化矽)並進入基板203。3D記憶體裝置100還可以包括字元線拾取區域103的導電部分105中的虛設溝道結構112。每個虛設溝道結構112可以垂直延伸穿過堆疊結構201的導電堆疊結構的交錯的導電層502和第一電介質層503並進入基板203。3D記憶體裝置100可以進一步包括跨越核心陣列區域101和字元線拾取區域103的縫隙結構108。每個縫隙結構108也可以垂直延伸穿過堆疊結構201的導電堆疊結構的交錯的導電層502和第一電介質層503並進入基板203。

如圖5所示，縫隙結構108可以包括縫隙間隔體509，其在不同塊102之間分離導電層502(字元線)。在一些實施方式中，縫隙結構108是絕緣結構，在其中不包括任何觸點(即，不充當源極觸點)，因此，不與導電層502(字元線)引入寄生電容和洩漏電流。在一些實施方式中，縫隙結構108是進一步包括由縫隙間隔體509環繞的導電部分(例如，包括W、多晶矽和/或TiN)的正面源極觸點。如下面詳細描述的，在閘極替換製程期間，其中形成縫隙結構108的縫隙可以用作用於形成導電層502的通道和起點。結果，縫隙結構108被核心陣列區域101或字元線拾取區域103的導電部分105中的導電層502所包圍。

如圖5所示，在一些實施方式中，3D記憶體裝置100進一步包括多個漏極選擇閘(DSG)溝道結構507，該溝道結構507位於溝道結構110的上端上方並分別與溝道結構110的上端接觸。3D記憶體裝置100可以進一步包括DSG層504，其包括核心陣列區域101中的堆疊結構201上的半導體層(例如多晶矽層)，但不包括字元線拾取區域103中的堆疊結構201上的半導體層，例如，如圖5中所示。每個DSG溝道結構507可以垂直延伸穿過DSG層504，以與對應的溝道結構110的上端接觸。在一些實施方式中，3D記憶體裝置100進一步包括DSG層504上的停止層511(例如，氮化矽層)。DSG溝道結構507可以包括半導體層(例如，多晶矽)和包圍半導體層的間隔體。在一些實施方式中，3D記憶體裝置100包括DSG堆疊體，其包括交錯堆疊在堆疊結構201上方的一個或多個DSG層和一個或多個電介質層(例如，氧化矽層)。

如圖5所示，3D記憶體裝置100可以進一步包括在停止層511和堆疊結構201上方的局部接觸層。在一些實施方式中，局部接觸層包括各種局部觸點，例如在核心陣列區域101中的DSG溝道結構507上方並與DSG結構507接觸的溝道觸點506(又稱位線觸點)。局部接觸層可以進一步包括一個或多個層間電介質(ILD)層(也稱為「金屬間電介質(IMD)層」)，局部接觸可以在其中形成。局部接觸層中的溝道觸點506可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。局部接觸層中的ILD層可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質或其任何組合。

3D記憶體裝置100可以包括具有均勻高度的堆疊結構201和位於字元線拾取區域103的電介質部分107中的用於字元線拾取/扇出的字元線拾取結構106，而不是具有階梯結構和著陸在階梯結構的不同層級/臺階上的字元線觸點。如圖5所示，電介質部分107中的每個字元線拾取結構106的互連線206可以在Y方向(位線方向)橫向延伸，以與堆疊結構201的同一層級處的導電部分105中的對應導電層502(字元線)接觸。由於互連線206與字元線拾取結構106的垂直觸點202接觸，根據一些實施方式，每個字元線拾取結構106電連接到跨越字元線拾取區域103中的導電部分105和核心陣列區域101的對應導電層502(字元線)。換句話說，字元線拾取結構106可以穿過堆疊結構201垂直延伸到不同的深度，以分別電連接到不同層級的字元線，以實現字元線拾取/扇出。

如下面詳細描述的，在閘極替換製程期間，第二電介質層505(例如氮化矽)中的一些保持完整，從而在字元線拾取區域103的電介質部分107中形成堆疊結構201的電介質堆疊結構，並且通過蝕刻字元線拾取區域103的電介質部分107中的第一和第二電介質層503和505形成字元線拾取結構106。結果，字元線拾取結構106延伸到電介質堆疊結構的交錯的第一和第二電介質層503和505中，並被字元線拾取區域103的電介質部分107中的第一和第二電介質層503和505包圍。每個字元線拾取區域103的底部可以與對應的第二電介質層505對準，而不是第一電介質層503，並且對應的第二電介質層505可以被部分替換為互連線206，以形成字元線拾取區域103的垂直觸點202與對應導電層502(字元線)之間的電連接。因此，在一些實施方式中，在字元線拾取區域103的電介質部分107中的電介質堆疊結構中，互連線206被夾在兩個第一電介質層503之間，而不是在兩個第二電介質層505之間。

在如圖5所示的一些實施方式中，由於在一些3D記憶體裝置中由其製造製程引起的與字元線觸點相比相對較大的臨界尺寸，如下面詳細描述的，字元線拾取結構106進一步包括由垂直觸點202環繞的填充物508。也就是說，字元線拾取開口可以不完全被接觸間隔體204和垂直觸點202填充，並且字元線拾取開口的剩餘空間可以填充有電介質材料作為填充物508，電介質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。

如圖6A的放大圖所示，在一些實施方式中，溝道結構110包括用半導體層(例如，作為溝道層604)和複合電介質層(例如，作為記憶體層602)填充的溝道孔。在一些實施方式中，溝道層604包括矽，例如非晶矽、多晶矽或單晶矽。例如，溝道層604可以包括多晶矽。在一些實施方式中，記憶體層602是複合層，包括隧穿層610、存儲層608(也被稱為「電荷陷阱層」)和阻擋層606。溝道孔的剩餘空間可以部分或全部用填充物填充，填充物包括諸如氧化矽的電介質材料和/或空氣間隙。溝道結構110可以具有圓柱形狀(例如，柱形狀)。根據一些實施方式，填充物、記憶體層602的溝道層604、隧穿層610、存儲層608和阻擋層606按此順序從柱的中心向外表面沿徑向佈置。隧穿層610可以包括氧化矽、氮氧化矽或其任何組合。存儲層608可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層606可以包括氧化矽、氮氧化矽或其任何組合。在一個示例中，記憶體層602可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。

如圖6A所示，在核心陣列區域101和字元線拾取區域103的導電部分105中的導電堆疊結構中，3D記憶體裝置100可以進一步包括高介電常數(高k)閘極電介質層612，每個閘極電介質層夾在相鄰的導電層502和第一電介質層503之間。如下面關於製造製程的詳細描述，高k閘極電介質層612可以在形成導電層502之前形成，使得導電層502可以形成為被高k閘極電介質層612所包圍。高k閘極電介質層612的橫向處於溝道結構110的記憶體層602和導電層502之間的部分可以用作存儲單元的閘極電介質。高k閘極電介質層612可以包括高k電介質材料，例如氧化鋁(AlO)、氧化鉿(HfO)、氧化鋯(ZrO)或其任何組合。

如圖6A所示，與其他高k閘極電介質層612相比，包圍與字元線拾取結構106的互連線206接觸的導電層502(字元線的部分)的高k閘極電介質層612的部分被去除以暴露導電層502，使得互連線206可以電連接到導電層502。

可以理解的是，高k閘極電介質層612可以形成在3D記憶體裝置100的不同位置，例如，如圖6B所示。如圖6B的放大圖所示，在一些實施方式中，溝道結構110包括填充有半導體層(例如，作為溝道層604)和複合電介質層(例如，作為記憶體層602和高k閘極電介質層612)的溝道孔。在一些實施方式中，溝道層604包括矽，例如非晶矽、多晶矽或單晶矽。例如，溝道層604可以包括多晶矽。在一些實施方式中，記憶體層602是複合層，包括隧穿層610、存儲層608(也被稱為「電荷陷阱層」)和阻擋層606。與圖6A中的示例不同，圖6B中的溝道結構110可以進一步包括橫向處於記憶體層602的阻擋層606和堆疊結構201的導電堆疊結構之間的高k閘極電介質層612。溝道結構110的剩餘空間可以部分或全部填充有包括諸如氧化矽的電介質材料和/或空氣間隙的填充物。溝道結構110可以具有圓柱形狀(例如，柱形狀)。根據一些實施方式，填充物、記憶體層602的溝道層604、隧穿層610、存儲層608和阻擋層606、以及高k閘極電介質層612按此順序從柱的中心向外表面沿徑向佈置。隧穿層610可以包括氧化矽、氮氧化矽或其任何組合。存儲層608可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層606可以包括氧化矽、氮氧化矽或其任何組合。在一個示例中，記憶體層602可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。高k閘極電介質層612可以包括氧化鋁(AlO)、氧化鉿(HfO)、氧化鋯(ZrO)、或其任何組合。在一個示例中，高k閘極電介質層612可以包括AlO。

如圖6B所示，與圖6A中的示例不同，高k閘極電介質層612被設置為僅包圍溝道結構110的記憶體層602，但不被夾在核心陣列區域101和字元線拾取區域103的導電部分105中的導電堆疊結構中的相鄰導電層502和第一電介質層503之間。如下面關於製造製程的詳細描述，可以在形成記憶體層602之前，而不是在形成導電層502之前，形成高k閘極電介質層612，使得記憶體層602而不是導電層502可以形成為被高k閘極電介質層612包圍。

在一些實施方式中，虛設溝道結構112具有與溝道結構110相同的結構，如上文關於圖6A和圖6B所述，因為它們是在相同的製造製程中形成的。然而，根據一些實施方式，虛設溝道結構112不能執行與溝道結構110相同的記憶體功能，至少是因為虛設溝道結構112不與任何DSG溝道結構507或局部接觸層中的任何局部觸點(例如，溝道觸點506)接觸以拾取/扇出虛設溝道結構112，如圖5所示。可以理解的是，在一些示例中，虛設溝道結構112和溝道結構110可以具有不同的結構，並且可以在不同的製造製程中形成。例如，虛設溝道結構112可以用(多種)電介質材料填充，而沒有半導體材料(如溝道層604)。儘管如此，特別是在閘極替換製程期間，虛設溝道結構112和溝道結構110都可以執行對堆疊結構201的機械支撐功能，如下文關於製造製程的詳細描述。

圖13示出了根據本發明的一些方面的具有3D記憶體裝置的示例性系統1300的框圖。系統1300可以是行動電話、桌上型電腦、筆記型電腦、平板電腦、車載電腦、遊戲機、印表機、定位裝置、可穿戴電子裝置、智慧感測器、虛擬實境(VR)裝置、擴增實境(AR)裝置、或其中具有記憶體裝置的任何其他合適的電子裝置。如圖13所示，系統1300可以包括主機1308和具有一個或多個3D記憶體裝置1304和存儲控制器1306的存儲系統1302。主機1308可以是電子裝置的處理器(例如中央處理單元(CPU))或片上系統(SoC)(例如應用處理器(AP))。主機1308可以被配置為向3D記憶體裝置1304發送資料或從3D記憶體裝置1304接收資料。

3D記憶體裝置1304可以是本文發明的任何3D記憶體裝置，例如圖1-5、圖6A和圖6B中描繪的3D記憶體裝置100。在一些實施方式中，每個3D記憶體裝置1304包括NAND快閃記憶體。與本發明的範圍一致，字元線拾取結構可以替換階梯結構和字元線觸點，以實現字元線拾取/扇出功能，從而降低製造成本並簡化製造製程。

根據一些實施方式，存儲控制器1306(又稱控制器電路)耦合到3D記憶體裝置1304和主機1308，並且被配置為控制3D記憶體裝置1304。例如，存儲控制器1306可以被配置為通過字元線操作多個溝道結構。存儲控制器1306可以管理存儲在3D記憶體裝置1304中的資料並與主機1308通信。在一些實施方式中，存儲控制器1306被設計用於在低占空比環境中操作，例如安全數位(SD)卡、緊湊型快閃記憶體(CF)卡、通用序列匯流排(USB)快閃記憶體驅動器、或用於諸如個人電腦、數位相機、行動電話等電子裝置中的其他介質。在一些實施方式中，存儲控制器1306被設計用於在高占空比環境SSD中、或用作諸如智慧型電話、平板電腦、筆記型電腦等移動裝置、以及企業存儲陣列的資料存放裝置的嵌入式多媒體卡(Embedded Multimedia Card, eMMC)中進行操作。存儲控制器1306可以被配置為控制3D記憶體裝置1304的操作，例如讀取、擦除和程式設計操作。存儲控制器1306還可以被配置為管理關於被存儲或將被存儲在3D記憶體裝置1304中的資料的各種功能，包括但不限於故障區塊管理、垃圾收集、邏輯到物理位址轉換、磨損均衡等。在一些實施方式中，存儲控制器1306還被配置為處理關於從3D記憶體裝置1304讀取或寫入到3D記憶體裝置1304的資料的除錯碼(error correction/correcting code, ECC)。存儲控制器1306也可以執行任何其他合適的功能，例如，格式化3D記憶體裝置1304。存儲控制器1306可以根據特定的通信協定與外部裝置(例如，主機1308)進行通信。例如，存儲控制器1306可以通過各種介面協定中的至少一種與外部裝置通信，所述介面協定例如USB協定、MMC協定、外設組件互連(Peripheral Component Interconnect, PCI)協定、PCI-快速(Peripheral component Interconnect Express, PCI-E) 協定、高級技術附件(Advanced Technology Attachment, ATA)協定、串行ATA(Serial ATA, SATA)協定、並行ATA(Parallel ATA, PATA)協議、小型計算機系統介面(Small Computer System Interface, SCSI)協定、增強型小型磁碟介面(Enhanced Small Disk Interface, ESDI)協定、集成驅動電子(IDE)協定、火線協定等。

存儲控制器1306和一個或多個3D記憶體裝置1304可以被集成到各種類型的記憶體裝置中，例如，被包括在同一封裝中，例如通用快閃記憶體(UFS)封裝或eMMC封裝。也就是說，存儲系統1302可以被實施並封裝到不同類型的終端電子產品中。在如圖14A所示的一個示例中，存儲控制器1306和單個3D記憶體裝置1304可以被集成到存儲卡1402中。存儲卡1402可以包括PC卡(PCMCIA，國際個人電腦存儲卡協會)、CF(Compact Flash)卡、智慧媒體(smart media, SM)卡、存儲棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等等。存儲卡1402還可以包括存儲卡連接器1404，其將存儲卡1402與主機(例如，圖13中的主機1308)電耦合。在另一示例中，如圖14B所示，存儲控制器1306和多個3D記憶體裝置1304可以被集成到SSD 1406。SSD 1406還可以包括將SSD 1406與主機(例如，圖13中的主機1308)電耦合的SSD連接器1408。在一些實施方式中，SSD 1406的存儲容量和/或操作速度大於存儲卡1402的存儲容量和/或操作速度。

圖7A-7P示出了根據本發明的一些方面的用於形成具有字元線拾取結構的3D記憶體裝置的製造製程。圖8A-8C示出了根據本發明的一些方面的用於形成具有字元線拾取結構的另一3D記憶體裝置的製造製程。圖9示出了根據本發明的一些實施方式的用於形成具有字元線拾取結構的示例性3D記憶體裝置的方法900的流程圖。在圖7A-7P、圖8A-8C和圖9中描繪的3D記憶體裝置的示例包括圖1-5、圖6A和圖6B中描繪的3D記憶體裝置100。圖7A-7P、圖8A-8C和圖9將被一起描述。可以理解的是，方法900中所示的操作不是詳盡的，並且也可以在任何所示出的操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以不同於圖9所示的循序執行。

參考圖9，方法900從操作902開始，其中形成包括交錯的第一電介質層和第二電介質層的堆疊結構。第一電介質層可以包括氧化矽，並且第二電介質層可以包括氮化矽。在一些實施方式中，為了形成堆疊結構，第一電介質層和第二電介質層交替沉積在基板上方。基板可以是矽基板。

如圖7A所示，在矽基板702上方形成包括多對第一電介質層706和第二電介質層708的堆疊結構704(又稱為堆疊犧牲層)。根據一些實施方式，堆疊結構704包括垂直交錯的第一電介質層706和第二電介質層708。第一和第二電介質層706和708可以交替地沉積在矽基板702上方，以形成堆疊結構704。在一些實施方式中，每個第一電介質層706包括氧化矽層，並且每個第二電介質層708包括氮化矽層。堆疊結構704可以通過一種或多種薄膜沉積製程形成，所述製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。

方法900進行到操作904，如圖9所示，其中在堆疊結構的第一區域中形成延伸穿過第一電介質層和第二電介質層的溝道結構。在一些實施方式中，為了形成溝道結構，形成垂直延伸穿過堆疊結構的溝道孔，並在溝道孔的側壁之上依次形成記憶體層和溝道層。在一些實施方式中，為了形成溝道結構，形成垂直延伸穿過堆疊結構的溝道孔，並在溝道孔的側壁之上依次形成高k閘極電介質層、記憶體層和溝道層。在一些實施方式中，在形成溝道結構的同一製程中，在堆疊結構的第二區域中形成延伸穿過第一電介質層和第二電介質層的虛設溝道結構。也就是說，可以分別穿過堆疊結構的第一區域和第二區域中的第一電介質層和第二電介質層同時形成溝道結構和虛設溝道結構。

如圖7B所示，溝道結構714可以形成在堆疊結構704的核心陣列區域701中，例如，對應於圖1-3中的堆疊結構201的核心陣列區域101。為了形成每個溝道結構714，如圖7A所示，可以首先在核心陣列區域701中形成溝道孔710，其是垂直延伸穿過堆疊結構704的開口。在一些實施方式中，形成多個開口，使得每個開口成為用於在後面的製程中生長單個溝道結構714的位置。在一些實施方式中，用於形成溝道結構714的溝道孔710的製造製程包括濕蝕刻和/或乾蝕刻，例如深度離子反應蝕刻(DRIE)。

如圖7B所示，記憶體層(包括阻擋層、存儲層和隧穿層)和溝道層以此順序沿溝道孔710的側壁和底表面依次形成，例如，對應於圖6A所示的示例。在一些實施方式中，首先沿溝道孔710的側壁和底表面沉積記憶體層，並且然後在記憶體層之上沉積半導體溝道。阻擋層、存儲層和隧穿層可以使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)按此順序依次沉積，以形成記憶體層。然後可以通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)在記憶體層的隧穿層之上沉積諸如多晶矽的半導體材料來形成溝道層。在一些實施方式中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(Silicon-Oxide-Nitride-Oxide (SONO)結構)以形成溝道結構714的記憶體層和溝道層。

在一些實施方式中，在形成記憶體層之前形成高k閘極電介質層。即，高k閘極電介質層、記憶體層(包括阻擋層、存儲層和隧穿層)和溝道層可以按此順序沿溝道孔710的側壁和底表面依次形成，例如，對應於圖6B中所示的示例。在一些實施方式中，首先沿溝道孔710的側壁和底表面沉積高k閘極電介質層，然後在高k閘極電介質層之上沉積記憶體層，並且然後在記憶體層之上沉積半導體溝道。可以通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)沉積諸如氧化鋁的高k電介質材料來形成高k閘極電介質層。阻擋層、存儲層和隧穿層可以使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)按此順序依次沉積在高k閘極電介質層之上，以形成記憶體層。然後可以通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)在記憶體層的隧穿層之上沉積諸如多晶矽的半導體材料來形成溝道層。在一些實施方式中，隨後沉積氧化鋁層、第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(SONO結構)，以形成溝道結構714的高k閘極電介質層、記憶體層和溝道層。

在一些實施方式中，如圖7B所示，可以在形成溝道結構714的同一製程中在堆疊結構704的字元線拾取區域703(例如，對應於圖1-3中的堆疊結構201的字元線拾取區域103)中形成虛設溝道結構716。為了形成每個虛設溝道結構716，如圖7A所示，可以通過相同的濕蝕刻和/或乾蝕刻(例如DRIE)與溝道孔710同時地在字元線拾取區域703中形成虛設溝道孔712，它是垂直延伸穿過堆疊結構704的另一個開口。如圖7B所示，然後可以通過沉積記憶體層(包括阻擋層、存儲層和隧穿層)和溝道層、或高k閘極電介質層、記憶體層(包括阻擋層、存儲層和隧穿層)和溝道層的相同的薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)，與溝道結構714同時地形成虛設溝道結構716。可以理解的是，在一些示例中，虛設溝道結構716可以在與溝道結構714分開的製程中形成。

如圖7C所示，在堆疊結構704的核心陣列區域701上形成DSG層718和停止層721。DSG層718可以包括半導體層，例如多晶矽層，並且停止層721可以包括氮化矽層。DSG層718和停止層721可以使用一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或其任何組合)依次沉積在堆疊結構704的核心陣列區域701上，而不在字元線拾取區域703上。可以形成DSG溝道結構719，其垂直延伸穿過DSG層718和停止層721以與溝道結構714(但不包括虛設溝道結構716)的上端接觸，如圖7C所示。為了形成DSG溝道結構719，可以穿過DSG層718和停止層721蝕刻出DSG孔以分別暴露溝道結構714的上端，並且可以使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)將間隔體(例如具有氧化矽)和半導體層(例如具有多晶矽)依次沉積到DSG孔中，以填充DSG孔。

方法900進行到操作906，如圖9所示，其中例如通過閘極替換製程將堆疊結構的第一區域中的第二電介質層的全部和第二區域中的第二電介質層的部分替換成導電層。導電層可以包括金屬。圖10A是根據本發明的一些方面的用於閘極替換的方法906的流程圖。在操作1002處，形成延伸穿過第一電介質層和第二電介質層並跨越堆疊結構的第一區域和第二區域的縫隙。在一些實施方式中，該縫隙也垂直延伸穿過局部接觸層。

如圖7D所示，縫隙720是垂直延伸穿過堆疊結構704的停止層721、DSG層718以及第一電介質層706和第二電介質層708(又稱為堆疊犧牲層)直至矽基板702的開口。縫隙720也可以在x方向(字元線方向)上橫向延伸跨越核心陣列區域701和字元線拾取區域703，例如，對應於圖1中的縫隙結構108。在一些實施方式中，用於形成縫隙720的製造製程包括第一電介質層706和第二電介質層708的濕蝕刻和/或乾蝕刻，例如DRIE。穿過堆疊結構704的蝕刻製程可以不在矽基板702的頂表面處停止，並且可以繼續蝕刻矽基板702的部分以確保縫隙720一直垂直延伸穿過堆疊結構704的所有的第一電介質層706和第二電介質層708。

在操作1004，覆蓋堆疊結構的第一區域中的縫隙。如圖7E所示，核心陣列區域701中的縫隙720的部分被犧牲層724所覆蓋。在一些實施方式中，使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)將與第一電介質層706和第二電介質層708不同的犧牲層724(例如多晶矽層或碳層)沉積到縫隙720中，以至少部分地填充縫隙720(覆蓋縫隙720中暴露的第一電介質層706和第二電介質層708)。然後可以使用光刻和濕蝕刻和/或乾蝕刻對犧牲層724進行圖案化，以去除字元線拾取區域703中的犧牲層724的部分，僅留下核心陣列區域701中的犧牲層724的部分，以僅覆蓋核心陣列區域701中的縫隙720的部分。

在操作1006，通過堆疊結構的第二區域中的縫隙去除堆疊結構的第二區域中的第二電介質層的部分。如圖7E所示，通過濕蝕刻去除字元線拾取區域703的導電部分729中的第二電介質層708的部分以形成橫向凹陷726，使字元線拾取區域703的電介質部分727中的第二電介質層708的剩餘部分保持完整。在一些實施方式中，通過經由字元線拾取區域703中的縫隙720的未被犧牲層724覆蓋的部分施加濕蝕刻劑對第二電介質層708的部分進行濕蝕刻，創建了在第一電介質層706之間交錯的橫向凹陷726。濕蝕刻劑可以包括磷酸，其用於蝕刻包括氮化矽的第二電介質層708。在一些實施方式中，控制蝕刻速率和/或蝕刻時間，以僅去除導電部分729中的第二電介質層708的部分，而使第二電介質層708的剩餘部分完整地留在電介質部分727中。通過控制蝕刻時間，濕蝕刻劑不會一直行進以完全去除字元線拾取區域703中的第二電介質層708，從而在字元線拾取區域703中定義了兩個部分──去除了第二電介質層708的導電部分729，以及保留第二電介質層708的電介質部分727。如圖7E所示，由於核心陣列區域701中的縫隙720的部分被犧牲層724覆蓋，該犧牲層對用於去除第二電介質層708的蝕刻劑是耐受的，因此在操作1006處所有的第二電介質層708在核心陣列區域701中保持完整。

在操作1008，打開堆疊結構的第一區域中的縫隙。如圖7F所示，通過去除犧牲層724(如圖7E所示)來重新打開核心陣列區域701中的縫隙720的部分，以暴露第一電介質層706和第二電介質層708(如圖7E所示)。在一些實施方式中，例如使用用於蝕刻具有多晶矽的犧牲層724的氫氧化鉀(KOH)從核心陣列區域701中的縫隙720的部分中選擇性地蝕刻掉犧牲層724，以打開核心陣列區域701中的縫隙720的部分。

在操作1010，覆蓋堆疊結構的第二區域中的縫隙。如圖7F所示，通過犧牲層728覆蓋字元線拾取區域703中的橫向凹陷726(如圖7E所示)和縫隙720的部分。在一些實施方式中，使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)將與第一電介質層706和第二電介質層708不同的犧牲層728(例如多晶矽層或碳層)沉積到橫向凹陷726和縫隙720中，以至少部分地填充縫隙720(覆蓋暴露的第一電介質層706和第二電介質層708)。然後可以使用光刻和濕蝕刻和/或乾蝕刻對犧牲層728進行圖案化，以去除核心陣列區域701中的犧牲層728的部分，僅留下字元線拾取區域703中的犧牲層728的部分，以僅覆蓋字元線拾取區域703中的橫向凹陷726和縫隙720的部分，但不覆蓋核心陣列區域701。可以理解的是，橫向凹陷726可以被認為是字元線拾取區域703中的縫隙720的部分。因此，即使只有橫向凹陷726被犧牲層728完全或部分填充(例如，如圖7F所示)，字元線拾取區域703中的縫隙720的部分仍可以被認為是被覆蓋的。

在操作1012，通過堆疊結構的第一區域中的縫隙來去除堆疊結構的第一區域中的第二電介質層的全部。如圖7F所示，通過濕蝕刻完全去除核心陣列區域701中的第二電介質層708的全部(如圖7E所示)，以形成橫向凹陷730。在一些實施方式中，通過經由核心陣列區域701中的未被犧牲層728覆蓋的縫隙720的部分施加濕蝕刻劑來對第二電介質層708進行濕蝕刻，從而創建了在第一電介質層706之間交錯的橫向凹陷730。濕蝕刻劑可以包括磷酸，其用於蝕刻包括氮化矽的第二電介質層708。在一些實施方式中，控制蝕刻速度和/或蝕刻時間，以確保核心陣列區域701中的第二電介質層708的全部被完全蝕刻掉。如圖7F所示，由於字元線拾取區域703中的縫隙720的部分被犧牲層728覆蓋，該犧牲層728對用於去除第二電介質層708的蝕刻劑是耐受的，所以在操作1012處，字元線拾取區域703的電介質部分727中的第二電介質層708的剩餘部分保持完整。

在操作1014，打開堆疊結構的第二區域中的縫隙。如圖7G所示，通過去除犧牲層728(如圖7F所示)來重新打開字元線拾取區域703中的縫隙720的部分，以暴露字元線拾取區域703中的第一電介質層706和第二電介質層708的剩餘部分。在一些實施方式中，例如使用用於蝕刻具有多晶矽的犧牲層728的KOH從字元線拾取區域703中的縫隙720的部分中選擇性地蝕刻掉犧牲層728，以打開字元線拾取區域703中的縫隙720(和橫向凹陷726)的部分。

在操作1016，通過縫隙在堆疊結構的第一區域和第二區域沉積導電層。如圖7H所示，通過縫隙720將導電層732沉積到核心陣列區域701以及字元線拾取區域703的導電部分729中的橫向凹陷730和726(如圖7G所示)中。在溝道結構714中沒有形成高k閘極電介質層的一些實施方式中，在導電層732之前將高k閘極電介質層733沉積到橫向凹陷726和730中，使得導電層732被沉積在高k閘極電介質層733上並被高k閘極電介質層733包圍，例如，對應於圖6A中所示的示例。在溝道結構714中形成高k閘極電介質層的一些實施方式中，沒有在導電層732之前將高k閘極電介質層沉積到橫向凹陷726和730中，使得導電層732沉積在第一電介質層706上並被第一電介質層706包圍，例如，對應於圖6B所示的示例。可以使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)來沉積諸如金屬層的導電層732。

如上所述，可以通過部分覆蓋核心陣列區域101或字元線拾取區域103中的縫隙720來分別在核心陣列區域101和字元線拾取區域103中執行第二電介質層708(堆疊犧牲層，例如具有氮化矽)的去除，以允許以不同的範圍去除第二電介質層708(例如，在核心陣列區域101中完全去除，在字元線拾取區域103中部分去除)。在上文關於圖10A所述的閘極替換製程中，首先在字元線拾取區域703中、並且然後在核心陣列區域701中執行第二電介質層708的去除。可以理解的是，在另一閘極替換製程中，可以首先在核心陣列區域701中、並且然後在字元線拾取區域703中執行第二電介質層708的去除，例如，如圖8A-8C和圖10B所示。圖10B是根據本發明的一些方面的用於另一閘極替換的方法906的流程圖。在操作1002，形成延伸穿過第一電介質層和第二電介質層並跨越堆疊結構的第一區域和第二區域的縫隙。在一些實施方式中，該縫隙也垂直延伸穿過局部接觸層。

如圖7D所示，縫隙720是垂直延伸穿過堆疊結構704的停止層721、DSG層718、第一電介質層706和第二電介質層708直至矽基板702的開口。縫隙720也可以在x方向(字元線方向)上橫向延伸跨越核心陣列區域701和字元線拾取區域703，例如，對應於圖1中的縫隙結構108。在一些實施方式中，用於形成縫隙720的製造製程包括第一電介質層706和第二電介質層708的濕蝕刻和/或乾蝕刻，例如DRIE。穿過堆疊結構704的蝕刻製程可以不在矽基板702的頂表面處停止，並且可以繼續蝕刻矽基板702的部分以確保縫隙720一直垂直延伸穿過堆疊結構704的所有的第一電介質層706和第二電介質層708。

在操作1005，覆蓋堆疊結構的第二區域中的縫隙。如圖8A所示，字元線拾取區域703中的縫隙720的部分被犧牲層802覆蓋。在一些實施方式中，與第一電介質層706和第二電介質層708不同的犧牲層802(例如多晶矽層或碳層)使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)沉積到縫隙720中，以至少部分地填充縫隙720(覆蓋縫隙720中的暴露的第一電介質層706和第二電介質層708)。然後可以使用光刻和濕蝕刻和/或乾蝕刻對犧牲層802進行圖案化，以去除核心陣列區域701中的犧牲層802的部分，僅留下字元線拾取區域703中的犧牲層802的部分，以僅覆蓋字元線拾取區域703中的縫隙720的部分。

在操作1007，通過堆疊結構的第一區域中的縫隙去除堆疊結構的第一區域中的所有第二電介質層。如圖8B所示，核心陣列區域701中的所有第二電介質層708(如圖8A所示)通過濕蝕刻被完全去除，以形成橫向凹陷730。在一些實施方式中，通過經由核心陣列區域701中的未被犧牲層802覆蓋的縫隙720的部分施加濕蝕刻劑而對第二電介質層708進行濕蝕刻，從而創建了在第一電介質層706之間交錯的橫向凹陷730。濕蝕刻劑可以包括磷酸，其用於蝕刻包括氮化矽的第二電介質層708。在一些實施方式中，控制蝕刻速度和/或蝕刻時間，以確保核心陣列區域701中的第二電介質層708的全部都被完全蝕刻掉。如圖8B所示，由於字元線拾取區域703中的縫隙720的部分被犧牲層802覆蓋，該犧牲層802對用於去除第二電介質層708的蝕刻劑是耐受的，所以在操作1007處，字元線拾取區域703中的第二電介質層708保持完整。

在操作1009，打開堆疊結構的第二區域中的縫隙。如圖8C所示，通過去除犧牲層802(如圖8B所示)來重新打開字元線拾取區域703中的縫隙720的部分，以暴露字元線拾取區域703中的第一電介質層706和第二電介質層708。在一些實施方式中，例如使用用於蝕刻具有多晶矽的犧牲層802的KOH從字元線拾取區域703中的縫隙720的部分中選擇性地蝕刻掉犧牲層802，以打開字元線拾取區域703中的縫隙720的部分。

在操作1013，通過堆疊結構的第二區域中的縫隙去除堆疊結構的第二區域中的第二電介質層的部分。如圖8C所示，通過濕蝕刻去除字元線拾取區域703的導電部分729中的第二電介質層708的部分以形成橫向凹陷726，使字元線拾取區域703的電介質部分727中的第二電介質層708的剩餘部分保持完整。在一些實施方式中，通過經由字元線拾取區域703中的縫隙720的部分施加濕蝕刻劑而對第二電介質層708進行濕蝕刻，從而創建了在第一電介質層706之間交錯的橫向凹陷726。濕蝕刻劑可以包括磷酸，其用於蝕刻包括氮化矽的第二電介質層708。在一些實施方式中，控制蝕刻速度和/或蝕刻時間，以僅去除導電部分729中的第二電介質層708的部分，而將第二電介質層708的剩餘部分完整地留在電介質部分727中。通過控制蝕刻時間，濕蝕刻劑不會一直行進以完全去除字元線拾取區域703中的第二電介質層708，從而在字元線拾取區域703中限定出兩個部分——其中去除了第二電介質層708的導電部分729以及其中保留了第二電介質層708的電介質部分727。如圖8C所示，由於核心陣列區域701中的所有第二電介質層708已經在操作1007被去除，在操作1013處可能不需要覆蓋核心陣列區域701中的縫隙720的部分。

在操作1016，通過堆疊結構的第一區域和第二區域中的縫隙沉積導電層。如圖7H所示，通過縫隙720將導電層732沉積到核心陣列區域701以及字元線拾取區域703的導電部分729中的橫向凹陷730和726(如圖8C所示)中。在溝道結構714中沒有形成高k閘極電介質層的一些實施方式中，高k閘極電介質層733在導電層732之前被沉積到橫向凹陷726和730中，使得導電層732被沉積在高k閘極電介質層733上並被高k閘極電介質層733包圍，例如，對應於圖6A中所示的示例。在溝道結構714中形成了高k閘極電介質層的一些實施方式中，高k閘極電介質層沒有在導電層732之前被沉積到橫向凹陷726和730中，使得導電層732沉積在第一電介質層706上並被第一電介質層706包圍，例如，對應於圖6B所示的示例。可以使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)沉積諸如金屬層的導電層732。

在上文關於圖10A和圖10B所述的閘極替換製程之後，堆疊結構704可以被重新限定成兩個堆疊結構──在核心陣列區域701以及字元線拾取區域703的導電部分729中的包括交錯的導電層732和第一電介質層706的導電堆疊結構，以及在字元線拾取區域703的電介質部分727中的包括交錯的第一電介質層706和第二電介質層708的剩餘部分的電介質堆疊結構。也就是說，根據一些實施方式，堆疊結構704的核心陣列區域701中的第二電介質層708的全部和字元線拾取區域703中的第二電介質層708的部分被替換成導電層732。此外，在一些示例中，由於在閘極替換製程期間字元線拾取區域703的電介質部分727中的電介質堆疊結構保持完整(不去除其中的第二電介質層708的剩餘部分)，因而可能不需要在字元線拾取區域703的電介質部分727中形成虛設溝道結構716，以便在去除第二電介質層708時提供機械支撐。

參考圖9，方法900進行到操作908，如圖9所示，其中形成穿過堆疊結構的第二區域中的第一電介質層和第二電介質層的剩餘部分延伸到不同的深度的字元線拾取結構，使得字元線拾取結構分別電連接到堆疊結構的第二區域中的導電層。

在一些實施方式中，在形成字元線拾取結構之前，在縫隙中形成第一間隔體。如圖7I所示，在縫隙720中形成縫隙間隔體737(如圖7H所示)，以形成縫隙結構734，該縫隙結構垂直延伸穿過堆疊結構704的交錯導電層732和第一電介質層706，並橫向跨越核心陣列區域701和字元線拾取區域703的導電部分729。可以通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)將電介質沉積到縫隙720中而形成縫隙間隔體737。在一些實施方式中，導電材料(例如，作為源極觸點)在縫隙間隔體737之後被沉積到縫隙720中，作為縫隙結構734的部分。

在一些實施方式中，為了形成字元線拾取結構，形成穿過堆疊結構的第二區域中的第一電介質層和第二電介質層的剩餘部分延伸到不同的深度的字元線拾取開口，以分別暴露堆疊結構的第二區域中的第二電介質層的剩餘部分。如圖7J所示，開口736垂直延伸穿過字元線拾取區域703的電介質部分727中的電介質堆疊結構的多個對的第一和第二電介質層706和708。在一些實施方式中，形成多個開口736，該開口延伸穿過電介質部分727中的不同數量的第一和第二電介質層706和708對，停在不同的深度處，例如，對應於圖4中所示的示例。開口736可以使用切削製程形成。如本文所使用的，「切削」製程是通過多個蝕刻週期來增加延伸穿過包括交錯的第一和第二電介質層的電介質堆疊結構的一個或多個開口的深度的製程。每個蝕刻週期可以包括一種或多種乾蝕刻和/或濕蝕刻製程，其蝕刻一對第一和第二電介質層，即將深度減少一個電介質層對。切削製程的目的是在不同的深度做出多個開口736。因此，取決於開口736的數量，可能需要一定數量的切削製程，以及多個切削掩模。可以理解的是，切削掩模的數量、切削掩模的順序、每個切削掩模的設計(例如，開口的數量和圖案)和/或由每個切削製程減少的深度(例如，蝕刻週期的數量)可能影響在切削製程後的每個開口736的具體深度。對切削製程的詳細描述可以參考2022年5月22日提交的美國專利申請No. 16/881,168和2022年5月22日提交的美國專利申請No. 16/881,339，通過引用將這兩份專利申請的全部內容併入本文中。

可以理解的是，由於不同材料的蝕刻特性，通過包括交錯的第一和第二電介質層(例如，氧化矽和氮化矽)的電介質堆疊結構，而不是包括交錯的導電層和電介質層(例如，金屬和氧化矽)的導電堆疊結構，可以更容易地執行切削製程。因此，根據一些實施方式，在字元線拾取區域703的電介質部分727中的閘極替換製程之後留下的電介質堆疊結構適合於使用切削製程形成用於不同深度的字元線拾取結構的開口736。

在一些實施方式中，為了形成字元線拾取結構，在每個字元線拾取開口的側壁和底部上形成第二間隔體。如圖7K所示，在開口736的側壁和底表面上形成接觸間隔體738，從而覆蓋從開口736的側壁暴露的第一電介質層706和第二電介質層708。在一些實施方式中，接觸間隔體738通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)在開口736的側壁和底表面之上沉積諸如氧化矽的電介質材料而形成。

在一些實施方式中，為了形成字元線拾取結構，去除字元線拾取開口的底部上的第二間隔體以暴露第二電介質層的剩餘部分的相應部分。如圖7L所示，例如通過乾蝕刻去除開口736的底表面上的接觸間隔體738的部分，以暴露字元線拾取區域703的電介質部分727中的第二電介質層708的部分。在一些實施方式中，控制RIE的蝕刻速率、方向和/或持續時間以僅蝕刻開口736的底表面上而不是側壁上的接觸間隔體738的部分，即，在z方向上「沖壓」穿過接觸間隔體738以僅從底部暴露對應的第二電介質層708，而不從側壁暴露其他的第二電介質層708。

在一些實施方式中，為了形成字元線拾取結構，通過字元線拾取開口將堆疊結構的第二區域中的第二電介質層的剩餘部分的部分分別替換為互連線，使得互連線分別與堆疊結構的第二區域中的導電層接觸。在一些實施方式中，為了用互連線替換第二電介質層的部分，通過字元線拾取開口蝕刻第二電介質層的剩餘部分的暴露部分以暴露堆疊結構的第二區域中的相應的導電層，並且通過字元線拾取開口沉積相應的互連線以與堆疊結構的第二區域中的暴露的相應的導電層接觸。

如圖7M所示，通過濕蝕刻去除從開口736的底部暴露的第二電介質層708的部分以形成橫向凹陷740，使字元線拾取區域703的電介質部分727中的處於同一層級的第二電介質層708的剩餘部分以及處於其他層級的其他第二電介質層708保持完整。橫向凹陷740可以暴露字元線拾取區域703的導電部分729中的處於同一層級的對應導電層732。在一些實施方式中，通過經由開口736施加濕蝕刻劑而對第二電介質層708的部分進行濕蝕刻，從而創建了夾在兩個第一電介質層706之間的橫向凹陷740。濕蝕刻劑可以包括磷酸，其用於蝕刻包括氮化矽的第二電介質層708。在一些實施方式中，控制蝕刻速率和/或蝕刻時間，以僅去除第二電介質層708的部分，該部分足以暴露導電部分729中的處於同一層級的對應的導電層732。通過控制蝕刻時間，濕蝕刻劑不會一直行進以完全去除電介質部分727中的第二電介質層708。結果，可能不需要在字元線拾取區域703的電介質部分727中形成虛設溝道結構716，以便在去除第二電介質層708時提供機械支援。如圖7M所示，由於開口736的側壁仍然被接觸間隔體738(例如氧化矽)覆蓋，該接觸間隔體738對用於去除第二電介質層708(例如氮化矽)的蝕刻劑是耐受的，因此其他層級處的第二電介質層708在電介質部分727中保持完整。

在高k閘極電介質層733形成為包圍導電層732、而不是在溝道結構714中的一些實施方式中，如圖7N所示，一旦從開口736蝕刻了第二電介質層708的暴露部分，在同一層級處的包圍對應導電層732的對應高k閘極電介質層733被暴露。然後，可以例如使用濕蝕刻來蝕刻對應的高k閘極電介質層733的暴露部分，以暴露同一層級處的對應的導電層732。可以理解的是，在高k閘極電介質層733形成在溝道結構714中、而不是包圍導電層732的一些示例中，高k閘極電介質層733的蝕刻可以被跳過，因為第二電介質層708的蝕刻可以直接暴露同一層級處的對應的導電層732。

如圖7O所示，通過經由開口736沉積導電層以填充橫向凹陷740而形成互連線743。可以使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)來沉積諸如金屬層的導電層。可以控制沉積速率和/或持續時間以確保互連線743可以與處於與橫向凹陷740相同的層級上的暴露的對應的導電層732接觸。換句話說，在字元線拾取區域703的電介質部分727中，從對應開口736的底部暴露的第二電介質層708可以被部分地替換為對應的互連線743，而電介質部分727中的其他層級處的其他的第二電介質層708保持完整。

在一些實施方式中，為了形成字元線拾取結構，在字元線拾取開口中形成分別與互連線接觸的垂直觸點。如圖7O所示，垂直觸點742形成在開口736的側壁上，並與互連線743接觸。通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)將導電層不僅沉積到橫向凹陷740中，而且還沉積到開口736的側壁和底表面上，可以在形成互連線743的相同製程中形成垂直觸點742。

在一些實施方式中，為了形成字元線拾取結構，在形成相應的垂直觸點之後在字元線拾取開口中形成填充物。如圖7P所示，在開口736中形成填充物744(如圖7O所示)，以完全或部分地填充開口736。可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)沉積諸如電介質層的填充物744。可以通過使用化學機械拋光(CMP)來去除用於形成垂直觸點742和填充物744的導電層和電介質層的多餘部分。

如上所述，用於形成具有字元線拾取結構的3D記憶體裝置的製造製程涉及兩個主要製程——閘極替換和字元線拾取結構形成。在方法900中，在字元線拾取結構形成製程之前執行閘極替換製程。可以理解的是，在其他示例中，閘極替換製程可以在字元線拾取結構形成製程之後執行。例如，圖11A-11L示出了根據本發明的一些方面的用於形成具有字元線拾取結構的3D記憶體裝置的另一種製造製程。圖12示出了根據本發明的一些實施方式的用於形成具有字元線拾取結構的示例性3D記憶體裝置的另一方法1200的流程圖。圖11A-11L和圖12中描繪的3D記憶體裝置的示例包括圖1-5、圖6A和圖6B中描繪的3D記憶體裝置100。圖11A-11L和圖12將被一起描述。可以理解的是，方法1200中所示的操作不是詳盡的，並且也可以在任何所示出的操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或以不同於圖12所示的循序執行。

參考圖12，方法1200從操作1202開始，其中形成包括交錯的第一電介質層和第二電介質層的堆疊結構。第一電介質層可以包括氧化矽，並且第二電介質層可以包括氮化矽。在一些實施方式中，為了形成堆疊結構，第一電介質層和第二電介質層交替沉積在基板上方。該基板可以是矽基板。

如圖11A所示，在矽基板702上方形成包括多對第一電介質層706和第二電介質層708的堆疊結構704(又稱為堆疊犧牲層)。根據一些實施方式，堆疊結構704包括垂直交錯的第一電介質層706和第二電介質層708。第一和第二電介質層706和708可以交替地沉積在矽基板702上方以形成堆疊結構704。在一些實施方式中，每個第一電介質層706包括氧化矽層，並且每個第二電介質層708包括氮化矽層。可以通過包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程形成堆疊結構704。

方法1200進行到操作1204，如圖12所示，其中在堆疊結構的第一區域中形成延伸穿過第一電介質層和第二電介質層的溝道結構。在一些實施方式中，為了形成溝道結構，形成垂直延伸穿過堆疊結構的溝道孔，並在溝道孔的側壁之上依次形成高k閘極電介質層、記憶體層和溝道層。在一些實施方式中，在形成溝道結構的同一製程中，在堆疊結構的第二區域中形成延伸穿過第一電介質層和第二電介質層的虛設溝道結構。也就是說，可以分別穿過堆疊結構的第一區域和第二區域中的第一電介質層和第二電介質層同時形成溝道結構和虛設溝道結構。

如圖11A所示，可以在堆疊結構704的核心陣列區域701中形成溝道結構1102，例如，對應於圖1-3中的堆疊結構201的核心陣列區域101。為了形成每個溝道結構1102，可以首先在核心陣列區域701中形成溝道孔，其是垂直延伸穿過堆疊結構704的開口。在一些實施方式中，形成多個開口，使得每個開口成為用於在後面的製程中生長個體溝道結構1102的位置。在一些實施方式中，用於形成溝道結構1102的溝道孔的製造製程包括濕蝕刻和/或乾蝕刻，例如DRIE。

如圖11A所示，高k閘極電介質層、記憶體層(包括阻擋層、存儲層和隧穿層)和溝道層可以按此順序沿著溝道孔的側壁和底表面依次形成，例如，對應於圖6B中所示的示例。在一些實施方式中，首先沿著溝道孔的側壁和底表面沉積高k閘極電介質層，然後在高k閘極電介質層之上沉積記憶體層，並且然後在記憶體層之上沉積半導體溝道。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)沉積諸如氧化鋁的高k電介質材料來形成高k閘極電介質層。阻擋層、存儲層和隧穿層可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)按此順序依次沉積在高k閘極電介質層之上，以形成記憶體層。然後可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)在記憶體層的隧穿層之上沉積諸如多晶矽的半導體材料來形成溝道層。在一些實施方式中，依次沉積氧化鋁層、第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(SONO結構)以形成溝道結構1102的高k閘極電介質層、記憶體層和溝道層。

在一些實施方式中，如圖11A所示，可以在形成溝道結構1102的同一製程中在堆疊結構704的字元線拾取區域703(例如，對應於圖1-3中的堆疊結構201的字元線拾取區域103)中形成虛設溝道結構1104。為了形成每個虛設溝道結構1104，可以通過相同的濕蝕刻和/或乾蝕刻(例如DRIE)與用於溝道結構1102的溝道孔同時地在字元線拾取區域703中形成虛設溝道孔，該溝道孔是垂直延伸穿過堆疊結構704的另一開口。如圖11A所示，然後可以通過沉積高k閘極電介質層、記憶體層(包括阻擋層、存儲層和隧穿層)和溝道層的相同的薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)與溝道結構1102同時地形成虛設溝道結構1104。可以理解的是，在一些示例中，虛設溝道結構1104可以在與溝道結構1102分開的製程中形成。

如圖11A所示，DSG層718和停止層721形成在堆疊結構704的核心陣列區域701上。DSG層718可以包括半導體層，例如多晶矽層，並且停止層721可以包括氮化矽層。DSG層718和停止層721可以使用包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程依次沉積在堆疊結構704的核心陣列區域701上，而不沉積在字元線拾取區域703上。可以形成DSG溝道結構719，其垂直延伸穿過DSG層718和停止層721以與溝道結構1102的上端接觸，但不與虛設溝道結構1104接觸，如圖11A所示。為了形成DSG溝道結構719，可以穿過DSG層718和停止層721蝕刻DSG孔以分別暴露溝道結構1102的上端，並且可以使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)將間隔體(例如，具有氧化矽)和半導體層(例如，具有多晶矽)依次沉積到DSG孔中，以填充DSG孔。

方法1200進行到操作1206，如圖12所示，其中形成穿過堆疊結構的第二區域中的第一電介質層和第二電介質層延伸到不同的深度的字元線拾取結構。

在一些實施方式中，為了形成字元線拾取結構，形成穿過堆疊結構的第二區域中的第一電介質層和第二電介質層延伸到不同的深度的字元線拾取開口，以分別暴露堆疊結構的第二區域中的第二電介質層。如圖11B所示，開口1106垂直延伸穿過字元線拾取區域703中的堆疊結構704的多個對的第一和第二電介質層706和708。在一些實施方式中，形成多個開口1106，其延伸穿過字元線拾取區域703中的不同數量的第一和第二電介質層706和708對，停止在不同的深度，例如，對應於圖4中所示的示例。開口1106可以使用與上文關於開口736詳細描述的相同的切削製程來形成。

在一些實施方式中，為了形成字元線拾取結構，在每個字元線拾取開口的側壁和底部上形成第二間隔體。如圖11C所示，在開口1106的側壁和底表面上形成接觸間隔體1108，從而覆蓋從開口1106的側壁暴露的第一電介質層706和第二電介質層708。在一些實施方式中，通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他合適的製程或其任何組合)在開口1106的側壁和底表面之上沉積電介質材料(例如氧化矽)而形成接觸間隔體1108。

在一些實施方式中，為了形成字元線拾取結構，去除字元線拾取開口的底部上的第二間隔體以暴露第二電介質層的相應部分。如圖11D所示，例如通過乾蝕刻來去除開口1106的底表面上的接觸間隔體1108的部分，以暴露字元線拾取區域703中的第二電介質層708的部分。在一些實施方式中，控制RIE的蝕刻速率、方向和/或持續時間以僅蝕刻接觸間隔體1108的位於開口1106的底表面上的、而非側壁上的部分，即，在z方向上「衝壓」穿過接觸間隔體1108以僅從底部暴露對應的第二電介質層708，而不從側壁暴露其他的第二電介質層708。

在一些實施方式中，為了形成字元線拾取結構，通過字元線拾取開口分別將堆疊結構的第二區域中的第二電介質層的部分替換為互連線。在一些實施方式中，為了用互連線替換第二電介質層的部分，通過字元線拾取開口蝕刻第二電介質層的剩餘部分的暴露部分，並且通過字元線拾取開口沉積相應的互連線。

如圖11E所示，通過濕蝕刻去除從開口1106的底部暴露的第二電介質層708的部分以形成橫向凹陷1110，使同一層級的第二電介質層708的剩餘部分以及其他層級處的其他的第二電介質層708在字元線拾取區域703中保持完整。在一些實施方式中，通過經由開口1106施加濕蝕刻劑來對第二電介質層708的部分進行濕蝕刻，從而創建了夾在兩個第一電介質層706之間的橫向凹陷1110。濕蝕刻劑可以包括磷酸，其用於蝕刻包括氮化矽的第二電介質層708。在一些實施方式中，控制蝕刻速度和/或蝕刻時間，以僅去除第二電介質層708的部分。通過控制蝕刻時間，濕蝕刻劑不會一直行進以完全去除字元線拾取區域703中的第二電介質層708。如圖11E所示，由於開口1106的側壁仍然被接觸間隔體1108(例如，氧化矽)覆蓋，該接觸間隔體1108對用於去除第二電介質層708(例如，氮化矽)的蝕刻劑是耐受的，因而其他層級處的第二電介質層708保持完整。

如圖11F所示，通過經由開口736沉積導電層以填充橫向凹陷740來形成互連線1113。可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)沉積諸如金屬層的導電層。換句話說，從對應開口1106的底部暴露的第二電介質層708可以部分地被替換為字元線拾取區域703中的對應互連線1113，而其他層級處的其他第二電介質層708保持完整。

在一些實施方式中，為了形成字元線拾取結構，在字元線拾取開口中形成分別與互連線接觸的垂直觸點。如圖11F所示，垂直觸點1112形成在開口1106的側壁上，並與互連線1113接觸。通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)將導電層不僅沉積到橫向凹陷1110中，而且還沉積到開口1106的側壁和底表面上，可以在形成互連線1113的同一製程中形成垂直觸點1112。

在一些實施方式中，為了形成字元線拾取結構，在形成相應的垂直觸點之後在字元線拾取開口中形成填充物。如圖11G所示，在開口1106(圖11F所示)中形成填充物1114，以完全或部分地填充開口1106。可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)來沉積諸如電介質層的填充物1114。可以通過使用CMP去除用於形成垂直觸點1112和填充物1114的導電層和電介質層的多餘部分。

方法1200進行到操作1208，如圖12所示，其中例如通過閘極替換製程將堆疊結構的第一區域中的第二電介質層的全部和第二區域中的第二電介質層的部分替換為導電層，使得導電層分別電連接到堆疊結構的第二區域中的字元線拾取結構。導電層可以包括金屬。

在一些實施方式中，為了執行閘極置換製程，在形成字元線拾取結構之後形成延伸穿過第一電介質層和第二電介質層並跨越堆疊結構的第一區域和第二區域的縫隙。在一些實施方式中，該縫隙也垂直延伸穿過局部接觸層。如圖11H所示，縫隙1116是垂直延伸穿過堆疊結構704的停止層721、DSG層718、第一電介質層706和第二電介質層708直到矽基板702的開口。縫隙1116也可以在x方向(字元線方向)上橫向延伸跨越核心陣列區域701和字元線拾取區域703，例如，對應於圖1中的縫隙結構108。在一些實施方式中，用於形成縫隙1116的製造製程包括第一電介質層706和第二電介質層708的濕蝕刻和/或乾蝕刻，例如DRIE。通過堆疊結構704的蝕刻製程可以不在矽基板702的頂表面處停止，並且可以繼續蝕刻矽基板702的部分以確保縫隙1116一直垂直延伸穿過堆疊結構704的所有的第一電介質層706和第二電介質層708。

在一些實施方式中，為了執行閘極替換製程，覆蓋堆疊結構的第二區域中的縫隙。如圖11I所示，字元線拾取區域703中的縫隙1116的部分被犧牲層1120所覆蓋。在一些實施方式中，使用一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)將與第一電介質層706和第二電介質層708不同的犧牲層1120(例如，多晶矽層或碳層)沉積到縫隙1116中，以至少部分地填充縫隙1116(覆蓋縫隙1116中的暴露的第一電介質層706和第二電介質層708)。然後可以使用光刻和濕蝕刻和/或乾蝕刻對犧牲層1120進行圖案化，以去除核心陣列區域701中的犧牲層1120的部分，僅留下字元線拾取區域703中的犧牲層1120的部分，以僅覆蓋字元線拾取區域703中的縫隙1116的部分。

在一些實施方式中，為了執行閘極替換製程，通過堆疊結構的第一區域中的縫隙去除堆疊結構的第一區域中的所有的第二電介質層。如圖11I所示，通過濕蝕刻完全去除核心陣列區域701中的所有的第二電介質層708(如圖11H所示)，以形成橫向凹陷1122。在一些實施方式中，通過經由核心陣列區域701中的未被犧牲層1120覆蓋的縫隙1116的部分施加濕蝕刻劑而對第二電介質層708進行濕蝕刻，從而創建在第一電介質層706之間交錯的橫向凹陷1122。濕蝕刻劑可以包括磷酸，其用於蝕刻包括氮化矽的第二電介質層708。在一些實施方式中，控制蝕刻速率和/或蝕刻時間以確保核心陣列區域701中的所有的第二電介質層708被完全蝕刻掉。如圖11I所示，由於字元線拾取區域703中的縫隙1116的部分被犧牲層1120覆蓋，該犧牲層對用於去除第二電介質層708的蝕刻劑是耐受的，因而字元線拾取區域703中的第二電介質層708保持完整。

在一些實施方式中，為了執行閘極替換製程，打開堆疊結構的第二區域中的縫隙。如圖11J所示，通過去除犧牲層1120(如圖11I所示)來重新打開字元線拾取區域703中的縫隙1116的部分，以暴露字元線拾取區域703中的第一電介質層706和第二電介質層708。在一些實施方式中，例如使用用於蝕刻具有多晶矽的犧牲層1120的KOH從字元線拾取區域703中的縫隙1116的部分中選擇性地蝕刻掉犧牲層1120，以打開字元線拾取區域703中的縫隙1116的部分。

在一些實施方式中，為了執行閘極替換製程，通過堆疊結構的第二區域中的縫隙去除堆疊結構的第二區域中的第二電介質層的部分，以暴露字元線拾取結構的互連線。如圖11J所示，通過濕蝕刻去除字元線拾取區域703的導電部分729中的第二電介質層708的部分以形成橫向凹陷1124，使字元線拾取區域703的電介質部分727中的第二電介質層708的剩餘部分保持完整。在一些實施方式中，通過經由字元線拾取區域703中的縫隙1116的部分施加濕蝕刻劑對第二電介質層708的部分進行濕蝕刻，從而創建在第一電介質層706之間交錯的橫向凹陷1124。濕蝕刻劑可以包括磷酸，其用於蝕刻包括氮化矽的第二電介質層708。在一些實施方式中，控制蝕刻速度和/或蝕刻時間，以僅去除導電部分729中的第二電介質層708的部分，將第二電介質層708的剩餘部分完整地留在電介質部分727中。通過控制蝕刻時間，濕蝕刻劑不會一直行進以完全去除字元線拾取區域703中的第二電介質層708，從而在字元線拾取區域703中限定出兩個部分──其中去除了第二電介質層708的導電部分729，以及其中保留第二電介質層708的電介質部分727。另一方面，控制蝕刻速率和/或蝕刻時間還確保互連線1113被同一層級處的對應的橫向凹陷1124暴露。也就是說，可以去除在與互連線1113相同的層級處的第二電介質層708的剩餘部分，就足以使互連線1113從對應的橫向凹陷1124和縫隙1116中暴露。如圖11J所示，由於核心陣列區域701中的所有的第二電介質層708已經被去除，在去除字元線拾取區域703中的第二電介質層708的部分時，可能不需要覆蓋核心陣列區域701中的縫隙1116的部分。

在一些實施方式中，為了執行閘極替換製程，通過堆疊結構的第一區域和第二區域中的縫隙沉積導電層，以分別與堆疊結構的第二區域中的字元線拾取結構的互連線接觸。如圖11K所示，導電層1126通過縫隙1116被沉積到核心陣列區域701和字元線拾取區域703的導電部分729中的橫向凹陷1122和1124(如圖11J所示)中。可以理解的是，高k閘極電介質層已經形成在溝道結構1102中，並且可以不在導電層1126之前將高k閘極電介質層沉積到橫向凹陷1122和1124中，使得導電層1126沉積在第一電介質層706上並被第一電介質層706包圍，例如，對應於圖6B中所示的示例。可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)沉積諸如金屬層的導電層1126。可以控制沉積速率和/或持續時間以確保與互連線1113處於同一層級的導電層1126與字元線拾取區域703中的互連線1113接觸。

在上述閘極替換製程之後，堆疊結構704可以被重新限定成兩個堆疊結構──在核心陣列區域701以及字元線拾取區域703的導電部分729中的包括交錯的導電層732和第一電介質層706的導電堆疊結構，以及在字元線拾取區域703的電介質部分727中的包括交錯的第一電介質層706和第二電介質層708的剩餘部分的電介質堆疊結構。也就是說，根據一些實施方式，核心陣列區域701中的第二電介質層708的全部和堆疊結構704的字元線拾取區域703中的第二電介質層708的部分被替換成導電層732。此外，在一些示例中，由於在閘極替換製程期間，字元線拾取區域703的電介質部分727中的電介質堆疊結構保持完整(不去除其中的第二電介質層708的剩餘部分)，可能不需要在字元線拾取區域703的電介質部分727中形成虛設溝道結構716，以便在去除第二電介質層708時提供機械支撐。

在一些實施方式中，在形成字元線拾取結構和閘極替換製程之後，在縫隙中形成第一間隔體。如圖11L所示，在縫隙1116中形成縫隙間隔體1127(如圖11K所示)，以形成垂直延伸穿過堆疊結構704的交錯的導電層732和第一電介質層706並橫向跨越核心陣列區域701和字元線拾取區域703的導電部分729的縫隙結構1128。可以通過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)將電介質沉積到縫隙1116中而形成縫隙間隔體1127。在一些實施方式中，導電材料(例如，作為源極觸點)在縫隙間隔體1127之後被沉積到縫隙1116中，作為縫隙結構1128的部分。

如上文關於圖10A和圖10B所述，在閘極替換製程期間，第二電介質層708的去除可以首先在核心陣列區域701中執行，並且然後在字元線拾取區域703中執行(例如，在圖11I和圖11J中所示)，或者反之亦然。因此，關於圖11I和圖11J所描述的操作可以被替換為關於圖7E-7G所描述的類似操作，使得閘極替換製程可以在字元線拾取結構形成製程之後執行，並且在閘極替換製程期間，第二電介質層708的去除可以首先在字元線拾取區域703中執行，然後在核心陣列區域701中執行。在一些實施方式中，為了執行閘極替換製程，覆蓋堆疊結構的第一區域中的縫隙，通過縫隙在堆疊結構的第二區域中去除堆疊結構的第二區域中的第二電介質層的部分，打開堆疊結構的第一區域中的縫隙，覆蓋堆疊結構的第二區域中的縫隙，通過堆疊結構的第一區域中的縫隙去除堆疊結構的第一區域中的第二電介質層的全部，打開堆疊結構第二區域中的縫隙，並且通過堆疊結構第一區域和第二區域中的縫隙沉積導電層。

上述對具體實施方式的描述可以很容易地被修改和/或改編以適應于各種應用。因此，根據本文提出的教導和引導，這種改編和修改旨在處於所揭露的實施方式的等同物的含義和範圍內。

本發明的廣度和範圍不應受到以上描述的任何示例性實施方式的限制，而應僅根據以下權利要求及其等同物來定義。

100、1304:3D記憶體裝置 101、701:核心陣列區域 102:塊 103、703:字元線拾取區域 104:指狀物 105、729:導電部分 106:字元線拾取結構 107、727:電介質部分 108、734、1128:縫隙結構 109:切口 110、714、1102:溝道結構 112、716、1104:虛設溝道結構 201、704:堆疊結構 202、742、1112:垂直觸點 203:基板 204、738、1108:接觸間隔體 206、743、1113:互連線 302:第一材料層 304:第二材料層 502、732、1126:導電層 503、706:第一電介質層 504、718: DSG層 505、708:第二電介質層 506:溝道觸點 507、719:DSG溝道結構 508、744、1114:填充物 509、737、1127:縫隙間隔體 511、721:停止層 602:記憶體層 604:溝道層 606:阻擋層 608:存儲層 610:隧穿層 612、733:高k閘極電介質層 702:矽基板 710:溝道孔 712:虛設溝道孔 720、1116:縫隙 724、728、802、1120:犧牲層 726、730、740、1110、1122、1124:橫向凹陷 736、1106:開口 900、906、1200:方法 902、904、906、908:操作 1002、1004、1005、1006、1007、1008、1009、1010、1012、1013、1014、1016:操作 1202、1204、1206、1208:操作 1300:系統 1302:存儲系統 1306:存儲控制器 1308:主機 1402:存儲卡 1404:存儲卡連接器 1406:SSD 1408:SSD連接器

附圖被併入本文並構成說明書的一部分，附圖示出了本發明的各方面，並與描述一起進一步用於解釋本發明的原理，並使相關領域的通常知識者能夠做出和使用本發明。 圖1示出了根據本發明的一些方面的具有字元線拾取結構的3D記憶體裝置的平面圖。 圖2示出了根據本發明的一些方面的具有字元線拾取結構的3D記憶體裝置的頂部透視圖。 圖3示出了根據本發明的一些方面的具有字元線拾取結構的3D記憶體裝置的放大的頂部透視圖。 圖4示出了根據本發明的一些方面的具有字元線拾取結構的3D記憶體裝置的截面側視圖。 圖5示出了根據本發明的一些方面的具有字元線拾取結構的3D記憶體裝置的截面側視圖。 圖6A示出了根據本發明的一些方面的具有字元線拾取結構的3D記憶體裝置的放大的截面側視圖。 圖6B示出了根據本發明的一些方面的具有字元線拾取結構的另一個3D記憶體裝置的放大的截面側視圖。 圖7A-7P示出了根據本發明的一些方面的用於形成具有字元線拾取結構的3D記憶體裝置的製造製程。 圖8A-8C示出了根據本發明的一些方面的用於形成具有字元線拾取結構的另一3D記憶體裝置的製造製程。 圖9是根據本發明的一些方面的用於形成具有字元線拾取結構的3D記憶體裝置的方法的流程圖。 圖10A是根據本發明的一些方面的用於閘極替換的方法的流程圖。 圖10B是根據本發明的一些方面的用於另一閘極替換的方法的流程圖。 圖11A-11L示出了根據本發明的一些方面的用於形成具有字元線拾取結構的又一3D記憶體裝置的製造製程。 圖12是根據本發明的一些方面的用於形成具有字元線拾取結構的另一3D記憶體裝置的方法的流程圖。 圖13是根據本發明的一些方面的具有3D記憶體裝置的示例性系統的框圖。 圖14A示出了根據本發明的一些方面的具有3D記憶體裝置的示例性存儲卡的示圖。 圖14B示出了根據本發明的一些方面的具有3D記憶體裝置的示例性固態硬碟(SSD)的示圖。 將參考附圖來描述本發明。

101:核心陣列區域

103:字元線拾取區域

105:導電部分

106:字元線拾取結構

107:電介質部分

112:虛設溝道結構

201:堆疊結構

203:基板

302:第一材料層

304:第二材料層

Claims (20)

1. 一種用於形成三維(3D)記憶體裝置的方法，包括： 形成包括交錯的第一電介質層和第二電介質層的堆疊結構； 在所述堆疊結構的第一區域中形成延伸穿過所述第一電介質層和所述第二電介質層的溝道結構； 用導電層替換所述堆疊結構的所述第一區域中的全部的所述第二電介質層和所述堆疊結構的第二區域中的所述第二電介質層的部分；以及 形成穿過所述堆疊結構的所述第二區域中的所述第一電介質層和所述第二電介質層的剩餘部分延伸到不同的深度的字元線拾取結構，使得所述字元線拾取結構分別電連接到所述堆疊結構的所述第二區域中的所述導電層。
2. 如請求項1所述的方法，還包括： 在形成所述溝道結構的同一製程中，形成延伸穿過所述堆疊結構的所述第二區域中的所述第一電介質層和所述第二電介質層的虛設溝道結構。
3. 如請求項1或2所述的方法，其中，替換包括： 在形成所述字元線拾取結構之前，形成延伸穿過所述第一電介質層和所述第二電介質層並跨越所述堆疊結構的所述第一區域和所述第二區域的縫隙。
4. 如請求項3所述的方法，其中，替換還包括： 覆蓋所述堆疊結構的所述第二區域中的所述縫隙； 通過所述堆疊結構的所述第一區域中的所述縫隙去除所述堆疊結構的所述第一區域中的全部的所述第二電介質層； 打開所述堆疊結構的所述第二區域中的所述縫隙； 通過所述堆疊結構的所述第二區域中的所述縫隙去除所述堆疊結構的所述第二區域中的所述第二電介質層的所述部分；以及 通過所述堆疊結構的所述第一區域和所述第二區域中的所述縫隙沉積所述導電層。
5. 如請求項3所述的方法，其中，替換還包括： 覆蓋所述堆疊結構的所述第一區域中的所述縫隙； 通過所述堆疊結構的所述第二區域中的所述縫隙去除所述堆疊結構的所述第二區域中的所述第二電介質層的所述部分； 打開所述堆疊結構的所述第一區域中的所述縫隙； 覆蓋所述堆疊結構的所述第二區域中的所述縫隙； 通過所述堆疊結構的所述第一區域中的所述縫隙去除所述堆疊結構的所述第一區域中的全部的所述第二電介質層； 打開所述堆疊結構的所述第二區域中的所述縫隙；以及 通過所述堆疊結構的所述第一區域和所述第二區域中的所述縫隙沉積所述導電層。
6. 如請求項3所述的方法，還包括在形成所述字元線拾取結構之前，在所述縫隙中形成第一間隔體。
7. 如請求項1或2所述的方法，其中，形成所述字元線拾取結構包括： 形成穿過所述堆疊結構的所述第二區域中的所述第一電介質層和所述第二電介質層的所述剩餘部分延伸到不同的深度的字元線拾取開口，以分別暴露所述堆疊結構的所述第二區域中的所述第二電介質層的所述剩餘部分； 通過所述字元線拾取開口將所述堆疊結構的所述第二區域中的所述第二電介質層的所述剩餘部分分別替換為互連線，使得所述互連線分別與所述堆疊結構的所述第二區域中的所述導電層接觸；以及 在所述字元線拾取開口中形成分別與所述互連線接觸的垂直觸點。
8. 如請求項7所述的方法，其中，形成所述字元線拾取結構還包括： 在每個所述字元線拾取開口的側壁和底部上形成第二間隔體； 去除所述字元線拾取開口的所述底部上的所述第二間隔體，以暴露所述第二電介質層的所述剩餘部分的相應部分；以及 在形成相應的所述垂直觸點後，在所述字元線拾取開口中形成填充物。
9. 如請求項8所述的方法，其中，將所述第二電介質層的所述部分替換為所述互連線包括： 通過所述字元線拾取開口蝕刻所述第二電介質層的所述剩餘部分的暴露部分，以暴露所述堆疊結構的所述第二區域中的相應的導電層；以及 通過所述字元線拾取開口沉積相應的所述互連線，以與所述堆疊結構的所述第二區域中的暴露的相應的導電層接觸。
10. 如請求項9所述的方法，其中： 將全部的所述第二電介質層和所述第二電介質層的所述部分替換為所述導電層包括： 沉積高介電常數(高k)閘極電介質層，使得所述導電層分別被所述高k閘極電介質層包圍；以及 將所述第二電介質層的所述部分替換為所述互連線還包括： 蝕刻所述第二電介質層的所述剩餘部分的暴露部分以暴露相應的所述高k閘極電介質層； 蝕刻暴露的所述高k閘極電介質層以暴露相應的所述導電層；以及 沉積相應的所述互連線，以與暴露的相應的所述導電層接觸。
11. 一種用於形成三維(3D)記憶體裝置的方法，包括： 形成包括交錯的第一電介質層和第二電介質層的堆疊結構； 形成延伸穿過所述堆疊結構的第一區域中的所述第一電介質層和所述第二電介質層的溝道結構； 形成穿過所述堆疊結構的第二區域中的所述第一電介質層和所述第二電介質層延伸到不同的深度的字元線拾取結構；以及 將所述堆疊結構的所述第一區域中的全部的所述第二電介質層和所述第二區域中的所述第二電介質層的部分替換為導電層，使得所述導電層分別電連接到所述堆疊結構的所述第二區域中的所述字元線拾取結構。
12. 如請求項11所述的方法，還包括： 在形成所述溝道結構的同一製程中，形成延伸穿過所述堆疊結構的所述第二區域中的所述第一電介質層和所述第二電介質層的虛設溝道結構。
13. 如請求項11或12所述的方法，其中，形成所述字元線拾取結構包括： 形成穿過所述堆疊結構的所述第二區域中的所述第一電介質層和所述第二電介質層延伸到不同的深度的字元線拾取開口，以分別暴露所述堆疊結構的所述第二區域中的所述第二電介質層； 通過所述字元線拾取開口將所述堆疊結構的所述第二區域中的所述第二電介質層的部分分別替換為互連線；以及 在所述字元線拾取開口中形成分別與所述互連線接觸的垂直觸點。
14. 如請求項13所述的方法，其中，形成所述字元線拾取結構還包括： 在每個所述字元線拾取開口的側壁和底部上形成第二間隔體； 去除所述字元線拾取開口的所述底部上的所述第二間隔體，以暴露所述第二電介質層的相應的部分；以及 在形成相應的所述垂直觸點後，在所述字元線拾取開口中形成填充物。
15. 如請求項14所述的方法，其中，將所述第二電介質層的所述部分替換為所述互連線包括： 通過所述字元線拾取開口蝕刻所述第二電介質層的暴露部分；以及 通過所述字元線拾取開口沉積相應的所述互連線。
16. 如請求項13所述的方法，其中，將全部的所述第二電介質層和所述第二電介質層的所述部分替換為所述導電層包括： 在形成所述字元線拾取結構後，形成延伸穿過所述第一電介質層和所述第二電介質層並跨越所述堆疊結構的所述第一區域和所述第二區域的縫隙。
17. 如請求項16所述的方法，其中，將全部的所述第二電介質層和所述第二電介質層的所述部分替換為所述導電層還包括： 覆蓋所述堆疊結構的所述第二區域中的所述縫隙； 通過所述堆疊結構的所述第一區域中的所述縫隙，去除所述堆疊結構的所述第一區域中的全部的所述第二電介質層； 打開所述堆疊結構的所述第二區域中的所述縫隙； 通過所述堆疊結構的所述第二區域中的所述縫隙，去除所述堆疊結構的所述第二區域中的所述第二電介質層的所述部分，以暴露所述字元線拾取結構的所述互連線；以及 通過所述堆疊結構的所述第一區域和所述第二區域中的所述縫隙沉積所述導電層，以分別與所述堆疊結構的所述第二區域中的所述字元線拾取結構的所述互連線接觸。
18. 如請求項16所述的方法，其中，將全部的所述第二電介質層和所述第二電介質層的所述部分替換為所述導電層還包括： 覆蓋所述堆疊結構的所述第一區域中的所述縫隙； 通過所述堆疊結構的所述第二區域中的所述縫隙，去除所述堆疊結構的所述第二區域中的所述第二電介質層的所述部分，以暴露所述字元線拾取結構的所述互連線； 打開所述堆疊結構的所述第一區域中的所述縫隙； 覆蓋所述堆疊結構的所述第二區域中的所述縫隙； 通過所述堆疊結構的所述第一區域中的所述縫隙，去除所述堆疊結構的所述第一區域中的全部的所述第二電介質層； 打開所述堆疊結構的所述第二區域中的所述縫隙；以及 通過所述堆疊結構的所述第一區域和所述第二區域中的所述縫隙沉積所述導電層，以分別與所述堆疊結構的所述第二區域中的所述字元線拾取結構的所述互連線接觸。
19. 如請求項16所述的方法，還包括： 在將全部的所述第二電介質層和所述第二電介質層的所述部分替換為所述導電層後，在所述縫隙中形成第一間隔體。
20. 如請求項11或12所述的方法，其中，形成所述溝道結構包括： 依次形成高介電常數(高k)閘極電介質層、記憶體層和溝道層。