CN118019339A - 三维存储装置及其形成方法 - Google Patents

Abstract

公开了一种三维(3D)存储装置，其包括：堆叠结构，所述堆叠结构包括交错的第一导电层和第一电介质层；以及沿第一方向延伸穿过堆叠结构的沟道结构，所述沟道结构与沟道结构的底部处的第一半导体层接触。沟道结构包括半导体沟道和位于半导体沟道之上的存储膜。半导体沟道包括有角结构，并且所述半导体沟道在位于所述有角结构下方的所述沟道结构的底部部分处的第一宽度小于所述半导体沟道在位于所述有角结构上方的所述沟道结构的上部部分处的第二宽度。

Description

三维存储装置及其形成方法

相关申请的交叉引用

本申请要求于2022年9月15日提交的中国申请No.202211124454.0和2022年9月15日提出的中国申请No.202211124065.8的优先权的利益，通过引用的方式将这两件中国申请的全部内容并入本文中。

背景技术

本公开的实施例涉及三维(3D)存储装置及其制造方法。

通过改进工艺技术、电路设计、编程算法和制造工艺，使平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。因此，平面存储单元的存储密度接近上限。随着3D存储层的数量不断增加，对沟道轮廓的控制变得越来越困难。

发明内容

本文公开了3D存储装置和用于形成3D存储装置的方法的实施例。

在一个方面，公开了一种3D存储装置。3D存储装置包括：堆叠结构，该堆叠结构包括交错的第一导电层和第一电介质层；以及沿第一方向延伸穿过堆叠结构的沟道结构，该沟道结构与在沟道结构的底部部分处的第一半导体层接触。沟道结构包括半导体沟道以及位于半导体沟道之上的存储膜。半导体沟道包括有角结构，并且半导体沟道在位于有角结构下方的沟道结构的底部部分处的第一宽度小于半导体沟道在位于有角结构上方的沟道结构的上部部分处的第二宽度。

在一些实施方式中，3D存储装置还包括位于堆叠结构之下的第二半导体层。第一半导体层位于第二半导体层之下，并且第一半导体层与沟道结构接触。

在一些实施方式中，第二半导体层包括未掺杂的多晶硅层，并且第一半导体层包括多晶硅层。

在一些实施方式中，3D存储装置还包括位于第二半导体层和沟道结构之间的第二电介质层。第二电介质层使沟道结构和第二半导体层绝缘，并且第二半导体层的顶表面被氨(NH₃)处理。

在另一方面，公开了一种用于形成3D存储装置的方法。在衬底上形成第一电介质层、第一多晶硅层和第二多晶硅层。在第二多晶硅层上形成第二电介质层和第三多晶硅层。在第三多晶硅层上形成包括交错的第三电介质层和第四电介质层的电介质堆叠体。形成穿透电介质堆叠体、第三多晶硅层、第二电介质层、第二多晶硅层、第一多晶硅层和第一电介质层的沟道孔，以暴露衬底。执行氧化操作，以在由沟道孔的侧壁暴露的第一多晶硅层和第二多晶硅层上形成第五电介质层。在沟道孔中形成沟道结构。去除衬底、第一多晶硅层、第二多晶硅层、第二电介质层和沟道结构的底部部分。在沟道结构之上形成第四多晶硅层。

在一些实施方式中，第一电介质层形成在衬底上，未掺杂的多晶硅层或掺碳多晶硅层形成在第一电介质层上作为第一多晶硅层，并且p型掺杂的多晶硅层形成在未掺杂的多晶硅层或掺碳多晶硅层上作为第二多晶硅层。第一多晶硅层和第二多晶硅层是在同一沉积操作中形成的。

在一些实施方式中，在第二多晶硅层上执行氨(NH₃)处理。

在一些实施方式中，第二电介质层形成在第二多晶硅层上，并且未掺杂的多晶硅层形成在第二电介质层上。

在一些实施方式中，在第三多晶硅层上执行NH₃处理。

在一些实施方式中，在沟道孔的侧壁上执行湿法氧化操作。

在一些实施方式中，在由沟道孔的侧壁暴露的第一多晶硅层和第二多晶硅层上形成第五电介质层，并且在由沟道孔的侧壁暴露的第三多晶硅层上形成第六电介质层。

在一些实施方式中，第一多晶硅层上的氧化操作的第一氧化速率低于第二多晶硅层上的氧化操作的第二氧化速率。

在一些实施方式中，第三多晶硅层上的氧化操作的第三氧化速率低于第二多晶硅层上的氧化操作的第二氧化速率。

在一些实施方式中，在执行氧化操作之后，沟道孔包括在电介质堆叠体的位置处的第一宽度和在第二多晶硅层的位置处的第二宽度，并且第一宽度大于第二宽度。

在一些实施方式中，第二宽度小于40纳米。

在一些实施方式中，在沟道孔的侧壁之上形成存储膜，并且在第二多晶硅层上方的存储膜之上形成半导体沟道。

在另一方面，公开了一种用于形成3D存储装置的方法。在衬底上形成包括至少多晶硅层和电介质堆叠体的堆叠结构。形成穿透堆叠结构的沟道孔。在沟道孔的侧壁上执行氧化操作，以在由沟道孔暴露的多晶硅层上形成电介质层。沟道孔在电介质堆叠体的位置处的第一宽度大于沟道孔在电介质层的位置处的第二宽度。在沟道孔中形成沟道结构。衬底、多晶硅层和沟道结构的底部部分被去除。在沟道结构之上形成半导体层。

在一些实施方式中，在衬底上形成p掺杂的多晶硅层，并且在p掺杂的多晶硅层上执行NH₃处理。

在一些实施方式中，在沟道孔的侧壁上执行湿法氧化操作。

在一些实施方式中，在沟道孔的侧壁之上形成存储膜，并且在多晶硅层上方的存储膜之上形成半导体沟道。

附图说明

附图被并入本文并构成说明书的一部分，附图示出了本公开的各方面，并与描述一起进一步用于解释本公开，并使相关领域的技术人员能够做出和使用本公开。

图1示出了根据本公开的一些方面的示例性3D存储装置的横截面。

图2示出了根据本公开的一些方面的沟道结构的底部部分的横截面。

图3-图16示出了根据本公开的一些方面的在制造工艺的不同阶段处的示例性3D存储装置的横截面。

图17示出了根据本公开的一些方面的用于形成3D存储装置的示例性方法的流程图。

图18示出了根据本公开的一些方面的用于形成3D存储装置的示例性方法的流程图。

图19示出了根据本公开的一些方面的具有存储装置的示例性系统的框图。

图20A示出了根据本公开的一些方面的具有存储装置的示例性存储卡的图。

图20B示出了根据本公开的一些方面的具有存储装置的示例性固态驱动器(SSD)的图。

将参考附图来描述本公开。

具体实施方式

尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。

通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。

应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。

此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个或多个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。

如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或过孔触点)和一个或多个电介质层。

如本文所用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶片。

如本文使用的，术语“3D存储装置”是指一种半导体装置，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储串”，例如NAND存储串)，以使得所述存储串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。

3D半导体装置可以通过堆叠半导体晶圆或管芯并将其垂直互连来形成，使得所产生的结构充当单一的装置，与传统的平面工艺相比，以更低的功率和更小的占用面积实现了性能改进。然而，随着3D存储层的数量不断增加，对沟道轮廓的控制变得越来越困难。

图1示出了根据本公开的一些方面的示例性的3D存储装置100的横截面。如图1所示，3D存储装置100包括堆叠结构111和沿Z方向延伸穿过堆叠结构111的沟道结构118。在一些实施方式中，沟道结构118沿z方向垂直延伸穿过堆叠结构111。堆叠结构111可以包括交错的导电层113和电介质层107，并且堆叠的导电/电介质层对也被称为存储堆叠体。在一些实施方式中，电介质层107可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，导电层113可以形成字线，并且可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。

沟道结构118可以延伸穿过堆叠结构111，并且沟道结构118的底部可以接触3D存储装置100的源极。在一些实施方式中，沟道结构118可以包括半导体沟道132和形成在半导体沟道132之上的存储膜125。这里的“之上”的含义，除了上面陈述的解释外，还应该解释为从顶侧或从横向侧位于某物“之上”。在一些实施方式中，沟道结构118还可以在沟道结构118的中心包括电介质芯129。在一些实施方式中，存储膜125可以包括在半导体沟道132之上的隧穿层130、在隧穿层130之上的存储层128、以及在存储层128之上的阻挡层126。

根据一些实施方式，电介质芯129、半导体沟道132、隧穿层130、存储层128和阻挡层126按此顺序从沟道结构118的中心朝向外表面沿径向布置。在一些实施方式中，隧穿层130可以包括氧化硅、氮氧化硅或其任何组合。在一些实施方式中，存储层128可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施方式中，阻挡层126可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质、或其任何组合。在一个示例中，存储膜可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

如图1所示，虚设沟道结构124可以形成在堆叠结构111中，沿z方向延伸。在一些实施方式中，接触结构134可以形成在堆叠结构111中，沿z方向延伸。可以理解的是，在实际结构中，堆叠结构111和阶梯区域(包括虚设沟道结构124和/或接触结构134)可能不会在同一横截面上看到。为了更好地描述本公开，在本公开的同一附图中示出了堆叠结构111和阶梯区域的横截面，并且在图1中指出了x方向和y方向的坐标，以显示堆叠结构111和阶梯区域的横截面的垂直性。

在一些实施方式中，外围装置可以形成在3D存储装置100上方或下方，并且由接触结构134形成的导电路径可以用于连接外围装置。例如，3D存储装置100的源极端子可以通过由一个或多个接触结构134形成的导电路径连接到外围装置，并且因此外围装置可以控制3D存储装置100的操作。在一些实施方式中，由接触结构134形成的导电路径可以用于连接设置在3D存储装置100上方、下方或旁边的其他装置。在一些实施方式中，外围装置可以包括一个或多个外围电路。在一些实施方式中，外围电路可以通过导电线(例如再分布层)电连接到3D存储装置100。

图2示出了根据本公开的一些方面的3D存储装置100的沟道结构118的底部部分的横截面。如图2所示，沟道结构118的底部部分可以包括半导体沟道132、隧穿层130和存储层128的弯曲结构。如图1和图2所示，半导体层(例如多晶硅层136)可以设置在堆叠结构111之下。在一些实施方式中，多晶硅层136与半导体沟道132直接接触。在一些实施方式中，多晶硅层136与半导体沟道132的底表面和半导体沟道132的侧表面的位于沟道结构118的底部部分处的一部分直接接触。在一些实施方式中，包括阻挡层126、存储层128和隧穿层130的存储膜125的底表面位于半导体沟道132的底表面上方，如图2所示。

在一些实施方式中，沟道结构118在3D存储装置100的平面图中是圆形结构。在一些实施方式中，电介质芯129、半导体沟道132、隧穿层130、存储层128和阻挡层126从沟道结构118的中心向外表面沿径向布置。如图2所示，沟道结构118的底部部分处的半导体沟道132与沟道结构118的上部部分处的半导体沟道132相比，可以具有不同的直径。在一些实施方式中，在3D存储装置100的平面图中，沟道结构118的底部部分处的半导体沟道132可以具有外径或外宽W1，沟道结构118的上部部分处的半导体沟道132可以具有外径或外宽W2，并且W1小于W2。这里，沟道结构118的上部部分是指弯曲结构上方的沟道结构118，并且沟道结构118的下部部分是指弯曲结构下方的沟道结构118，如图2中所示。

在一些实施方式中，沟道结构118的弯曲结构可以在沟道结构118的横截面中形成为有角结构。例如，如图2所示，半导体沟道132可以被形成为两个直角结构。在一些实施方式中，半导体沟道132可以形成为钝角结构、锐角结构、直角结构、圆弧角结构，或这些有角结构的任何组合。在有角结构下方的沟道结构118的底部部分处的半导体沟道132的外径W1小于在有角结构上方的沟道结构118的上部部分处的半导体沟道132的外径W2。

在一些实施方式中，半导体层(例如多晶硅层110)可以形成在多晶硅层136和堆叠结构111之间。在一些实施方式中，电介质层116可以形成在多晶硅层110和沟道结构118之间。换句话说，电介质层116将沟道结构118和多晶硅层110绝缘。注意到，在一些实施方式中，电介质层116和阻挡层126可以由相同的材料形成，例如氧化硅，并且在3D存储装置100的横截面图中，多晶硅层110可以通过电介质层116与沟道结构118接触。

图3-16示出了根据本公开的一些方面的在制造工艺的不同阶段处的3D存储装置100的横截面。图17示出了根据本公开的一些方面的用于形成3D存储装置100的示例性方法1700的流程图。为了更好地描述本公开，图3-16中的3D存储装置100的横截面和图17中的方法1700将被一起讨论。可以理解的是，方法1700中所示的操作并不详尽，并且其他操作也可以在任何所说明的操作之前、之后或之间执行。此外，一些操作可以同时进行，或以与图3-16和图17所示不同的顺序执行。

如图3和图17中的操作1702所示，在衬底102上形成电介质层104(例如，第一电介质层)、多晶硅层105(例如，第一多晶硅层)和多晶硅层106(例如，第二多晶硅层)。在一些实施方式中，衬底102可以是掺杂或未掺杂的半导体层。在一些实施方式中，电介质层104可以是氧化硅层。在一些实施方式中，多晶硅层105可以是碳掺杂(c掺杂)或未掺杂的多晶硅层。在一些实施方式中，多晶硅层106可以是p型掺杂(p掺杂)的多晶硅层。在一些实施方式中，电介质层104、多晶硅层105和多晶硅层106可以通过一种或多种薄膜沉积工艺而被顺序沉积，所述沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。

在一些实施方式中，多晶硅层106可以具有高于多晶硅层105的氧化速率的氧化速率。在一些实施方式中，在形成多晶硅层106之后，可以对多晶硅层106执行氨(NH₃)处理。在一些实施方式中，NH₃处理可以在多晶硅层106的顶表面上执行。在一些实施方式中，多晶硅层106的顶表面的NH₃处理可以防止在以后的氧化工艺中沿着多晶硅层106的顶表面形成氧化物层。

如图4和图17中的操作1704所示，可以在多晶硅层106上形成电介质层108(例如，第二电介质层)和多晶硅层110(例如，第三多晶硅层)。在一些实施方式中，电介质层108可以是氧化硅层。在一些实施方式中，多晶硅层110可以是未掺杂的多晶硅层。在一些实施方式中，电介质层108和多晶硅层110可以通过一种或多种薄膜沉积工艺而被顺序沉积，所述沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。

在一些实施方式中，多晶硅层106可以具有高于多晶硅层110的氧化速率的氧化速率。在一些实施方式中，在形成多晶硅层110之后，可以在多晶硅层110上执行NH₃处理。在一些实施方式中，可以在多晶硅层110的顶表面上执行NH₃处理。在一些实施方式中，多晶硅层106的顶表面上的NH₃处理可以防止在以后的氧化工艺中沿多晶硅层110的顶表面形成氧化物层。在一些实施方式中，可以在不执行NH₃处理的情况下形成多晶硅层110。

如图4和图17中的操作1706所示，可以在多晶硅层110上形成包括交错的电介质层107(例如第三电介质层)和电介质层109(例如第四电介质层)的电介质堆叠体103。在一些实施方式中，电介质层109可以是牺牲层，并且将在以后的操作中被去除。在一些实施方式中，每个电介质层107可以包括氧化硅层，并且每个电介质层109可以包括氮化硅层。在一些实施方式中，电介质层103可以通过一种或多种薄膜沉积工艺形成，所述沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。

如图5和图17中的操作1708所示，可以形成一个或多于一个穿透电介质堆叠体103、多晶硅层110、电介质层108、多晶硅层106、多晶硅层105和电介质层104的沟道孔112以暴露衬底102。在一些实施方式中，沟道孔112可以是垂直形成的。在一些实施方式中，沟道孔112可以形成为沿z方向延伸。如图5所示，多晶硅层110、多晶硅层106和多晶硅层105被沟道孔112的侧壁所暴露。在一些实施方式中，用于形成沟道孔112的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如深反应离子蚀刻(DRIE)。

如图6和图17中的操作1710所示，执行氧化操作以在多晶硅层106上形成电介质层114，例如第五电介质层，并且在由沟道孔112的侧壁暴露的多晶硅层105上形成电介质层115。在一些实施方式中，在由沟道孔112的侧壁暴露的多晶硅层110上还形成电介质层116。因为多晶硅层106是p掺杂的多晶硅层，多晶硅层105是c掺杂或未掺杂的多晶硅层，并且多晶硅层110是未掺杂的多晶硅层，所以多晶硅层105、多晶硅层106和多晶硅层110的氧化速率可以不同。在一些实施方式中，由沟道孔112的侧壁暴露的多晶硅层106的氧化速率高于由沟道孔112的侧壁暴露的多晶硅层105和多晶硅层110的氧化速率。

在一些实施方式中，由于在形成多晶硅层106和多晶硅层110期间在多晶硅层106和多晶硅层110的顶表面上执行NH₃处理，所以可以在沟道孔112的侧壁上沿x方向和y方向形成电介质层114和电介质层116，x方向和y方向是垂直于Z方向的平面。

在3D存储装置100的平面图中，沟道孔112可以是圆形，并且暴露的侧壁是圆形的圆周。在一些实施方式中，电介质层114、电介质层115和电介质层116的形成从圆形的圆周开始，并且然后延伸到圆形的中心。

在一些实施方式中，基于电介质层114的形成速度，形成在沟道孔112中的多晶硅层106的一侧上的第四电介质层114可以与形成在多晶硅层106的另一侧上的电介质层114接触。在一些实施方式中，形成在沟道孔112中的多晶硅层106的一侧上的电介质层114可以与形成在多晶硅层106的另一侧上的电介质层114通过间隙分开。可以理解的是，这里描述的沟道孔112的一侧或另一侧是从横截面图看的角度。在实际结构中，从平面图看，沟道孔112可以是孔，并且形成在多晶硅层106上的电介质层114可以从圆周到中心形成。在一些实施方式中，在平面图中，形成在多晶硅层106上的电介质层114可以覆盖整个沟道孔112。在一些实施方式中，在平面图中，形成在多晶硅层106上的电介质层114可以在沟道孔112的中心具有间隙(孔)。在一些实施方式中，间隙的宽度可以在形成操作期间被控制，并且间隙的大小还可以导致在以后的工艺中形成的存储膜的各种结构。在一些实施方式中，间隙的宽度可以被控制，以导致存储膜的部分或整个存储膜被填充在间隙中。例如，可以形成包括隧穿层、存储层和阻挡层的存储膜，从而填充该间隙。对于另一示例，可以形成阻挡层，从而填充该间隙。

在一些实施方式中，可以在由沟道孔112的侧壁暴露的多晶硅层110上形成电介质层116。因为多晶硅层106包括掺杂的多晶硅，并且多晶硅层110包括未掺杂的多晶硅，所以电介质层114的形成速度可以高于电介质层116。因此，电介质层114的面积可以大于电介质层116的面积。可以理解的是，在图6的横截面图中，电介质层116是从多晶硅层110的两侧形成的；然而，在结构的平面图中，电介质层116是从圆周到中心形成在多晶硅层110上的。

如图7和图17中的操作1712所示，可以在沟道孔112中形成沟道结构118。沟道结构118可以包括存储膜125和半导体沟道132。在一些实施方式中，沟道结构118还可以包括在沟道结构118的中心的电介质芯129。在一些实施方式中，存储膜125是复合层，包括隧穿层130、存储层128(也被称为“电荷陷阱层”)和阻挡层126。沟道结构118可以具有圆柱形状(例如，柱形状)，并且圆柱形状的底部部分可以在具有形成在沟道孔112的侧壁上的电介质层116的部分处收缩。在一些实施方式中，沟道结构118可以是圆锥形状，并且圆锥形状的底部部分比圆锥形状的上部部分小。在这种情况下，圆锥形状的底部部分可以在具有形成在沟道孔112的侧壁上的电介质层116的部分处收缩。

在一些实施方式中，当形成在多晶硅层106上的电介质层114在沟道孔112的中心处具有间隙(孔)时，可以形成包括隧穿层130、存储层128和阻挡层126的存储膜125，从而填充该间隙。在一些实施方式中，如图7所示，存储膜125可以完全填充该间隙。因此，通过控制经由氧化操作由电介质层114形成的间隙或孔的大小，沟道结构118的位于电介质层114上方的部分由存储膜125和半导体沟道132形成。沟道结构118的位于电介质层114之下的部分仅由包括隧穿层130、存储层128和阻挡层126(ONO层)的存储膜125形成。

根据一些实施方式，电介质芯129、半导体沟道132、隧穿层130、存储层128和阻挡层126按此顺序从柱的中心向外表面沿径向布置。在一些实施方式中，隧穿层130可以包括氧化硅、氮氧化硅或其任何组合。在一些实施方式中，存储层128可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施方式中，阻挡层126可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质、或其任何组合。在一个示例中，存储膜125可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

还可以沿z方向形成栅缝隙开口，其穿透电介质堆叠体103、多晶硅层110、电介质层108、多晶硅层106、多晶硅层105和电介质层104以暴露衬底102。栅缝隙开口可以通过执行干法蚀刻、湿法蚀刻或其他合适的工艺来形成。在一些实施方式中，栅缝隙开口可以延伸到衬底102。

然后，可以执行字线替换操作，并且电介质层109可以被去除并被字线(例如，图1中的导电层113)替换。例如，电介质层109可以通过干法蚀刻、湿法蚀刻或其他合适的工艺去除，以形成多个空腔。可以通过依次沉积由高k电介质材料制成的栅极电介质层、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层和由钨制成的栅极导体而在空腔中形成导电层113。在字线替换操作之后，形成堆叠结构111，如图7所示。

在一些实施方式中，可以执行去除工艺以清洁栅缝隙开口。该去除工艺可以从栅缝隙开口去除先前程序的残留物。例如，可以从栅缝隙开口去除高k电介质材料。然后，在一些实施方式中，可以在栅缝隙开口处形成栅缝隙133。在一些实施方式中，栅缝隙133可以包括电介质层。在一些实施方式中，栅缝隙133还可以包括一个或多个导电层，例如多晶硅、钨(W)或多晶硅和W的组合。

在一些实施方式中，虚设沟道结构124可以形成在堆叠结构111中，沿z方向延伸。在一些实施方式中，接触结构134可以形成在堆叠结构111中，沿z方向延伸。在一些实施方式中，接触结构134可以与多晶硅层110接触。在一些实施方式中，栅缝隙133可以在字线替换操作之前形成。在一些实施方式中，在衬底102上形成栅缝隙133、虚设沟道结构124和接触结构134之后，可以在存储阵列上进一步形成一个或多个互连层。此外，外围电路可以形成在另一衬底上，并在以后的工艺中与存储阵列键合。

如图8-12中和图17中的操作1714所示，执行衬底去除操作。在一些实施方式中，依次去除衬底102、多晶硅层105、多晶硅层106、电介质层108和沟道结构118的底部部分。

如图8所示，可以通过化学机械抛光(CMP)工艺去除衬底102，并且CMP工艺可以在沟道结构118的底部部分停止。在一些实施方式中，沟道结构118的底部部分可以在CMP工艺后被暴露。在一些实施方式中，衬底102可以被剥离。在衬底102包括硅的一些实施方式中，衬底102可以使用硅CMP去除，当到达具有除硅以外的材料的停止层，即到达沟道结构118的底部部分时，硅CMP可以自动停止。

如图9所示，在一些实施方式中，可以通过湿法蚀刻、干法蚀刻或其他合适的工艺进一步去除衬底102，直到被电介质层104停止。当使用湿法蚀刻去除衬底102时，沟道结构118的底部部分、栅缝隙133的底部部分和虚设沟道结构124的底部部分可以保留。在一些实施方式中，通过氢氧化四甲基铵(TMAH)使用湿法蚀刻去除衬底102，当到达具有除硅以外的材料的停止层，即到达电介质层104时，湿法蚀刻自动停止。在一些实施方式中，可以通过CMP工艺去除衬底102，并且可以一起去除沟道结构118的底部部分、栅缝隙133的底部部分和虚设沟道结构124的底部部分。

如图10所示，可以随后去除电介质层104、沟道结构118的底部部分的部分、栅缝隙133的底部部分的部分以及虚设沟道结构124的底部部分的部分。在一些实施方式中，可以通过湿法蚀刻、干法蚀刻、CMP或其他合适的工艺去除电介质层104、沟道结构118的底部部分的部分、栅缝隙133的底部部分的部分以及虚设沟道结构124的底部部分的部分。

因为电介质层114下的沟道结构118的部分仅由包括隧穿层130、存储层128和阻挡层126(ONO层)的存储膜125形成，当去除电介质层104时，电介质层114下的存储膜125也可以被完全去除。因此，通过使用在多晶硅层106上执行的多晶硅氧化操作，可以将沟道结构118的深度控制在预定范围内，并且沟道结构118的深度或底部轮廓不会受到沟道孔112中形成的残留物的影响。因此，对沟道轮廓的控制得到了改善。

然后，如图11所示，多晶硅层105和多晶硅层106被去除。在一些实施方式中，可以通过湿法蚀刻、干法蚀刻、CMP或其他合适的工艺去除多晶硅层105和多晶硅层106。

如图12所示，电介质层108和电介质层114被去除以暴露多晶硅层110，并且存储膜的一部分被去除以暴露隧穿层130、存储层128和阻挡层126的部分。在一些实施方式中，可以通过一个蚀刻工艺去除电介质层108、电介质层114和存储膜的所述部分。在一些实施方式中，可以通过多个蚀刻工艺来去除电介质层108、电介质层114和存储膜的所述部分。例如，可以首先去除电介质层108和电介质层114。利用合适的蚀刻剂(例如磷酸)使用湿法蚀刻来选择性地去除包括氮化硅的存储层128，而不蚀刻多晶硅层110。存储层128的蚀刻可以通过控制蚀刻时间和/或蚀刻速率来控制，使得蚀刻不会继续影响存储层128的被存储堆叠体包围的其余部分。然后，可以用合适的蚀刻剂(例如氢氟酸)使用湿法蚀刻来选择性地去除包括氧化硅的阻挡层126和隧穿层130，而不蚀刻多晶硅层110和包括多晶硅的半导体沟道132。阻挡层126和隧穿层130的蚀刻可以通过控制蚀刻时间和/或蚀刻速率来控制，使得蚀刻不会继续影响阻挡层126和隧穿层130的被存储堆叠体包围的其余部分。在一些实施方式中，在去除存储膜的所述部分之后，隧穿层130、存储层128和阻挡层126的暴露部分的底表面位于半导体沟道132的底表面上方。

因为在形成沟道结构118期间，电介质层116在沟道孔112的侧壁上沿x方向和/或y方向形成突起，沟道结构118的圆柱形状的底部部分受到电介质层116的影响并形成收缩的结构，或下陷，如图12所示。在存储膜的底部部分被去除后，在一些实施方式中，隧穿层130和存储层128的暴露部分可以具有比位于沟道结构118的上部部分处的隧穿层130和存储层128小的临界尺寸(或平面图中的直径)，如图12所示。此外，在一些实施方式中，半导体沟道132的位于沟道结构118的底部部分处的暴露部分具有比位于沟道结构118的上部部分处的半导体沟道132小的临界尺寸(或平面图的直径)。

在另一实施方式中，可以通过CMP工艺去除电介质层108，并且栅缝隙133的底表面和虚设沟道结构124的底表面可以与多晶硅层110的底表面共面或基本共面。

如图13和图17中的操作1716所示，可以在暴露的沟道结构118和多晶硅层110之上形成多晶硅层136，例如第四多晶硅层。在一些实施方式中，多晶硅层136可以通过CVD、PVD、ALD或其他合适的工艺形成。

如图14所示，形成穿硅触点(TSC)以暴露接触结构，并且可以形成覆盖TSC的侧壁的间隔体层137，例如，氧化硅层。如图15所示，在间隔体层137上形成接触孔。然后，如图16所示，形成与接触结构134接触或与多晶硅层136接触的接触焊盘138。

通过在由沟道孔112的侧壁暴露的多晶硅层106上形成电介质层114，沟道孔112可以被电介质层114完全或部分地填充。因此，沟道结构118的底部部分可以由电介质层114和多晶硅层106的位置来限定。沟道结构118的底部部分将不会受到沟道孔蚀刻刨削的影响，因此，沟道孔的形成的工艺窗口将大大增加。

图18示出了根据本公开的一些方面的用于形成3D存储装置100的另一示例性方法1700的流程图。为了更好地描述本公开，在图3-16中的3D存储装置100的横截面和图18中的方法1800将被一起讨论。可以理解的是，方法1800中所示的操作并不详尽，并且其他操作也可以在任何所说明的操作之前、之后或之间执行。此外，一些操作可以同时执行，或以不同于图3-16和图18中所示的顺序执行。

如图3-4和图18中的操作1802所示，可以在衬底102上形成包括至少多晶硅层(例如多晶硅层106)和电介质堆叠体103的堆叠结构。在一些实施方式中，衬底102可以是掺杂或未掺杂的半导体层。在一些实施方式中，多晶硅层106可以是p掺杂的多晶硅层。在一些实施方式中，多晶硅层106可以通过一种或多种薄膜沉积工艺顺序沉积，所述沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，在形成多晶硅层106之后，可以在多晶硅层106上执行氨(NH₃)处理。在一些实施方式中，可以在多晶硅层106的顶表面上执行NH₃处理。在一些实施方式中，多晶硅层106的顶表面上的NH₃处理可以防止在以后的氧化工艺中沿着多晶硅层106的顶表面形成氧化物层。

在一些实施方式中，包括交错的电介质层107和电介质层109的电介质堆叠体103可以形成在多晶硅层106上。在一些实施方式中，电介质层109可以是牺牲层，并将在以后的操作中被去除。在一些实施方式中，每个电介质层107可以包括氧化硅层，并且每个电介质层109可以包括氮化硅层。在一些实施方式中，电介质层103可以通过一种或多种薄膜沉积工艺形成，所述沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。

如图5和图18中的操作1804所示，可以形成一个或多于一个穿透堆叠结构的沟道孔112。在一些实施方式中，沟道孔112可以垂直地形成。在一些实施方式中，沟道孔112可以形成为沿Z方向延伸。如图5所示，多晶硅层110、多晶硅层106和多晶硅层105被沟道孔112的侧壁所暴露。在一些实施方式中，用于形成沟道孔112的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如DRIE。

如图6和图18中的操作1806所示，可以在沟道孔112的侧壁上执行氧化操作，以在通过沟道孔112暴露的多晶硅层106上形成电介质层114。在一些实施方式中，在电介质堆叠体103的位置处的沟道孔112的第一宽度大于在电介质层114的位置处的沟道孔112的第二宽度。

在一些实施方式中，基于电介质层114的形成速度，形成在沟道孔112中的多晶硅层106的一侧上的第四电介质层114可以与形成在多晶硅层106的另一侧上的电介质层114接触。在一些实施方式中，形成在沟道孔112中的多晶硅层106的一侧上的电介质层114可以与形成在多晶硅层106的另一侧上的电介质层114通过间隙分开。可以理解的是，这里描述的沟道孔112的一侧或另一侧是从横截面图看的角度。在实际结构中，从平面图看，沟道孔112可以是孔，并且形成在多晶硅层106上的电介质层114可以从圆周到中心形成。在一些实施方式中，在平面图中，形成在多晶硅层106上的电介质层114可以覆盖整个沟道孔112。在一些实施方式中，在平面图中，形成在多晶硅层106上的电介质层114可以在沟道孔112的中心具有间隙(孔)。在一些实施方式中，间隙的宽度可以在形成操作期间被控制，并且间隙的大小还可以导致在以后的工艺中形成的存储膜的各种结构。在一些实施方式中，间隙的宽度可以被控制，以导致存储膜的部分或整个存储膜被填充在间隙中。例如，可以形成包括隧穿层、存储层和阻挡层的存储膜，从而填充该间隙。对于另一示例，可以形成阻挡层，从而填充该间隙。

如图7和图18中的操作1808所示，沟道结构118可以在沟道孔112中形成。沟道结构118可以包括存储膜125和半导体沟道132。在一些实施方式中，当形成在多晶硅层106上的电介质层114在沟道孔112的中心具有间隙(孔)时，可以形成包括隧穿层130、存储层128和阻挡层126的存储膜125，从而填充该间隙。在一些实施方式中，如图7所示，存储膜125可以完全填充该间隙。因此，通过控制经由氧化操作由电介质层114形成的间隙或孔的大小，沟道结构118的位于电介质层114上方的部分由存储膜125和半导体沟道132形成。沟道结构118的位于电介质层114之下的部分仅由包括隧穿层130、存储层128和阻挡层126(ONO层)的存储膜125形成。然后，可以执行字线替换操作，并且电介质层109可以被去除并被字线(例如，图1中的导电层113)替换。

如图8-12和图18中的操作1810所示，执行衬底去除操作。在一些实施方式中，可以去除衬底102、多晶硅层106和沟道结构118的底部部分。

因为沟道结构118的位于电介质层114之下的部分仅由包括隧穿层130、存储层128和阻挡层126(ONO层)的存储膜125形成，当去除衬底102、多晶硅层106和沟道结构118的底部部分时，电介质层114之下的存储膜125也可以被完全去除。因此，通过使用在多晶硅层106上执行的多晶硅氧化操作，可以将沟道结构118的深度控制在预定的范围内，并且沟道结构118的深度或底部轮廓将不会受到在沟道孔112中形成的残留物的影响。因此，对沟道轮廓的控制得到了改善。

然后，如图11所示，去除多晶硅层106。在一些实施方式中，可以通过湿法蚀刻、干法蚀刻、CMP或其他合适的工艺去除多晶硅层106。

如图13和图18中的操作1812所示，可以在暴露的沟道结构118之上形成半导体层，例如多晶硅层136。在一些实施方式中，可以通过CVD、PVD、ALD或其他合适的工艺形成多晶硅层136。

通过在由沟道孔112的侧壁暴露的多晶硅层106上形成电介质层114，沟道孔112可以被电介质层114完全或部分地填充。因此，沟道结构118的底部部分可以由电介质层114和多晶硅层106的位置来限定。沟道结构118的底部部分将不会受到沟道孔蚀刻刨削的影响，因此，沟道孔的形成的工艺窗口将大大增加。

图19示出了根据本公开的一些方面的具有存储装置的示例性系统1900的框图。系统1900可以是移动电话、台式计算机、笔记本电脑、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或其中具有存储装置的任何其他合适的电子装置。如图19所示，系统1900可以包括主机1908和具有一个或多个存储装置1904和存储控制器1906的存储系统1902。主机1908可以是电子装置的处理器，例如中央处理单元(CPU)，或者主机1908可以是片上系统(SoC)，例如应用处理器(AP)。主机1908可以被配置为向存储装置1904发送数据或从存储装置1904接收数据。

存储装置1904可以是本公开中公开的任何存储装置。如上文详细公开的，诸如NAND闪存装置的存储装置1904可以在对位线放电的放电操作中具有受控和预定的放电电流。根据一些实施方式，存储控制器1906耦合到存储装置1904和主机1908，并被配置为控制存储装置1904。存储控制器1906可以管理存储在存储装置1904中的数据，并与主机1908通信。例如，存储控制器1906可以耦合到存储装置1904，例如上述的3D存储装置100，并且存储控制器1906可以被配置为通过外围装置控制沟道结构118的操作。通过在由沟道孔的侧壁暴露的多晶硅层上形成电介质层，沟道结构的底部部分将不会受到沟道孔蚀刻刨削的影响，因此，形成3D存储装置100的工艺窗口将被大大增加。

在一些实施方式中，存储控制器1906被设计用于在低占空比环境中操作，例如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子装置中的其他介质。在一些实施方式中，存储控制器1906被设计用于在高占空比环境SSD中、或用作诸如智能电话、平板电脑、笔记本计算机等移动装置、以及企业存储阵列的数据存储设备的嵌入式多媒体卡(eMMC)中进行操作。存储控制器1906可以被配置为控制存储装置1904的操作，例如读取、擦除和编程操作。存储控制器1906还可以被配置为管理关于被存储或将被存储在存储装置1904中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储控制器1906还被配置为处理关于从存储装置1904读取或写入到存储装置1904的数据的纠错码(ECC)。存储控制器1906也可以执行任何其他合适的功能，例如，格式化存储装置1904。存储控制器1906可以根据特定的通信协议与外部装置(例如，主机1908)进行通信。例如，存储控制器1906可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。

存储控制器1906和一个或多个存储装置1904可以被集成到各种类型的存储装置中，例如，被包括在同一封装中，例如通用闪存(UFS)封装或eMMC封装。也就是说，存储系统1902可以被实施并封装到不同类型的终端电子产品中。在如图20A所示的一个示例中，存储控制器1906和单个存储装置1904可以被集成到存储卡2002中。存储卡2002可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等等。存储卡2002还可以包括存储卡连接器2004，其将存储卡2002与主机(例如，图19中的主机1908)耦合。在另一示例中，如图20B所示，存储控制器1906和多个存储装置1904可以被集成到SSD 2006。SSD 2006还可以包括将SSD 2006与主机(例如，图19中的主机1908)耦合的SSD连接器2008。在一些实施方式中，SSD 2006的存储容量和/或操作速度大于存储卡2002的存储容量和/或操作速度。

上述对具体实施方式的描述可以很容易地被修改和/或改编以适应于各种应用。因此，根据本文提出的教导和引导，这种改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。

本公开的广度和范围不应受到以上描述的任何示例性实施方式的限制，而应仅根据以下权利要求及其等同物来定义。

Claims (20)

1.一种三维(3D)存储装置，包括：

堆叠结构，所述堆叠结构包括交错布置的第一导电层和第一电介质层；以及

沿着第一方向延伸穿过所述堆叠结构的沟道结构，所述沟道结构与所述沟道结构的底部部分处的第一半导体层接触，所述沟道结构包括半导体沟道和位于所述半导体沟道之上的存储膜，

其中，所述半导体沟道包括有角结构，并且所述半导体沟道在位于所述有角结构下方的所述沟道结构的所述底部部分处的第一宽度小于所述半导体沟道在位于所述有角结构上方的所述沟道结构的上部部分处的第二宽度。

2.根据权利要求1所述的3D存储装置，还包括：

位于所述堆叠结构之下的第二半导体层，

其中，所述第一半导体层位于所述第二半导体层之下，

并且所述第一半导体层与所述沟道结构接触。

3.根据权利要求2所述的3D存储装置，其中，所述第二半导体层包括未掺杂的多晶硅层，并且所述第一半导体层包括多晶硅层。

4.根据权利要求2所述的3D存储装置，还包括：

位于所述第二半导体层和所述沟道结构之间的第二电介质层，

其中，所述第二电介质层将所述沟道结构和所述第二半导体层绝缘，并且所述第二半导体的顶表面被氨(NH₃)处理。

5.一种用于形成三维(3D)存储装置的方法，所述方法包括：

在衬底上形成第一电介质层、第一多晶硅层和第二多晶硅层；

在所述第二多晶硅层上形成第二电介质层和第三多晶硅层；

在所述第三多晶硅层上形成包括交错的第三电介质层和第四电介质层的电介质堆叠体；

形成穿透所述电介质堆叠体、所述第三多晶硅层、所述第二电介质层、所述第二多晶硅层、所述第一多晶硅层和所述第一电介质层的沟道孔，以暴露所述衬底；

执行氧化操作，以在由所述沟道孔的侧壁暴露的所述第一多晶硅层和所述第二多晶硅层上形成第五电介质层；

在所述沟道孔中形成沟道结构；

去除所述衬底、所述第一多晶硅层、所述第二多晶硅层、所述第二电介质层和所述沟道结构的底部部分；以及

在所述沟道结构之上形成第四多晶硅层。

6.根据权利要求5所述的方法，其中，在所述衬底上形成所述第一电介质层、所述第一多晶硅层和所述第二多晶硅层，包括：

在所述衬底上形成所述第一电介质层；

在所述第一电介质层上形成未掺杂的多晶硅层或掺碳的多晶硅层作为所述第一多晶硅层；以及

在所述未掺杂的多晶硅层或所述掺碳的多晶硅层上形成p型掺杂的多晶硅层作为所述第二多晶硅层，

其中，所述第一多晶硅层和所述第二多晶硅层是在同一沉积操作中形成的。

7.根据权利要求5所述的方法，还包括：

在所述第二多晶硅层上执行氨(NH₃)处理。

8.根据权利要求5所述的方法，其中，在所述第二多晶硅层上形成所述第二电介质层和所述第三多晶硅层，包括：

在所述第二多晶硅层上形成所述第二电介质层；以及

在所述第二电介质层上形成未掺杂的多晶硅层。

9.根据权利要求5所述的方法，还包括：

在所述第三多晶硅层上执行NH₃处理。

10.根据权利要求5所述的方法，其中，执行所述氧化操作以在由所述沟道孔的所述侧壁暴露的所述第一多晶硅层和所述第二多晶硅层上形成所述第五电介质层，包括：

在所述沟道孔的所述侧壁上执行湿法氧化操作。

11.根据权利要求5所述的方法，其中，执行所述氧化操作以在由所述沟道孔的所述侧壁暴露的所述第一多晶硅层和所述第二多晶硅层上形成所述第五电介质层，包括：

在由所述沟道孔的所述侧壁暴露的所述第一多晶硅层和所述第二多晶硅层上形成所述第五电介质层；以及

在由所述沟道孔的所述侧壁暴露的所述第三多晶硅层上形成第六电介质层。

12.根据权利要求11所述的方法，其中，所述第一多晶硅层上的所述氧化操作的第一氧化速率低于所述第二多晶硅层上的所述氧化操作的第二氧化速率。

13.根据权利要求11所述的方法，其中，所述第三多晶硅层上的所述氧化操作的第三氧化速率低于所述第二多晶硅层上的所述氧化操作的所述第二氧化速率。

14.根据权利要求5所述的方法，其中，在执行所述氧化操作后，所述沟道孔包括在所述电介质堆叠体的位置处的第一宽度和在所述第二多晶硅层的位置处的第二宽度，并且所述第一宽度大于所述第二宽度。

15.根据权利要求14所述的方法，其中，所述第二宽度小于40纳米。

16.根据权利要求5所述的方法，其中，在所述沟道孔中形成所述沟道结构，包括：

在所述沟道孔的所述侧壁之上形成存储膜；以及

在所述第二多晶硅层上方的所述存储膜之上形成半导体沟道。

17.一种用于形成三维(3D)存储装置的方法，所述方法包括：

在衬底上形成至少包括多晶硅层和电介质堆叠体的堆叠结构；

形成穿透所述堆叠结构的沟道孔；

在所述沟道孔的侧壁上执行氧化操作，以在由所述沟道孔暴露的所述多晶硅层上形成电介质层，其中，所述沟道孔在所述电介质堆叠体的位置处的第一宽度大于所述沟道孔在所述电介质层的位置处的第二宽度；

在所述沟道孔中形成沟道结构；

去除所述衬底、所述多晶硅层和所述沟道结构的底部部分；以及

在所述沟道结构之上形成半导体层。

18.根据权利要求17所述的方法，其中，在所述衬底上形成至少包括所述多晶硅层和所述电介质堆叠体的所述堆叠结构，包括：

在所述衬底上形成p掺杂的多晶硅层；以及

在所述p掺杂的多晶硅层上执行NH₃处理。

19.根据权利要求17所述的方法，其中，在所述沟道孔的侧壁上执行所述氧化操作以在由所述沟道孔暴露的所述多晶硅层上形成所述电介质层，包括：

在所述沟道孔的侧壁上执行湿法氧化操作。

20.根据权利要求17所述的方法，其中，在所述沟道孔中形成所述沟道结构，包括：

在所述沟道孔的所述侧壁之上形成存储膜；以及

在所述多晶硅层上方的所述存储膜之上形成半导体沟道。