CN117293125A - 具有阶梯结构的三维存储器件及其形成方法 - Google Patents

具有阶梯结构的三维存储器件及其形成方法 Download PDF

Info

Publication number
CN117293125A
CN117293125A CN202210774059.0A CN202210774059A CN117293125A CN 117293125 A CN117293125 A CN 117293125A CN 202210774059 A CN202210774059 A CN 202210774059A CN 117293125 A CN117293125 A CN 117293125A
Authority
CN
China
Prior art keywords
layer
sacrificial
memory device
conductive
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210774059.0A
Other languages
English (en)
Inventor
徐玲
张中
周文犀
王迪
夏志良
霍宗亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN117293125A publication Critical patent/CN117293125A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种三维(3D)存储器件包括交替的导电层和电介质层。所述导电层和所述电介质层的边缘限定了多个台阶。所述3D存储器件还包括多个焊盘结构，每一焊盘结构位于相应台阶处的相应导电层之上。所述焊盘结构中的每个焊盘结构包括具有第一材料的第一层和具有第二材料的第二层，所述第一层位于所述第二层之上。

Description

具有阶梯结构的三维存储器件及其形成方法
背景技术
本公开涉及存储器件以及用于形成存储器件的方法，更具体而言，涉及三维(3D)存储器件以及用于形成3D存储器件的方法。
通过改善工艺技术、电路设计、程序算法和制造工艺使得诸如存储器单元的平面半导体器件缩小到更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得更加困难并且成本更加高昂。3D半导体器件架构能够解决一些平面半导体器件(例如，闪速存储器件)中的密度限制。
发明内容
在一个方面中，一种3D存储器件包括交替的导电层和电介质层。所述导电层和电介质层的边缘限定了多个台阶。所述3D存储器件还包括多个焊盘(landing)结构，每个焊盘结构位于相应台阶处的相应导电层之上。所述焊盘结构中每者包括具有第一材料的第一层和具有第二材料的第二层，所述第一层位于所述第二层之上。
在一些实施方式中，所述第二层位于所述第一层和所述相应导电层之间。
在一些实施方式中，所述第一材料包括导电材料，并且所述第二材料包括电介质材料。
在一些实施方式中，所述第一材料包括钨。
在一些实施方式中，所述第二材料包括氧化硅、氮氧化硅或其组合。
在一些实施方式中，在所述多个台阶中的每者处，相应电介质层位于相应导电层以上并与之接触。
在一些实施方式中，所述3D存储器件包括覆盖电介质层，所述覆盖电介质层包括位于所述多个台阶之上的多个部分。在所述多个台阶中的每者处，所述覆盖电介质层的相应部分与所述相应电介质层和所述相应导电层接触；并且所述第二层包括所述覆盖电介质层的部分以及所述相应电介质层的部分。
在一些实施方式中，所述第一材料包括钨，并且所述第二材料包括氧化硅。
在一些实施方式中，所述第一层的厚度小于或等于55nm。
在一些实施方式中，所述焊盘结构还包括具有第三材料的第三层，所述第三层位于所述第一层中并且不同于所述第一材料。
在一些实施方式中，所述第三材料完全被所述第一层包围。
在一些实施方式中，所述第三材料包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳或其组合。
在一些实施方式中，所述第三材料包括空气隙。
在一些实施方式中，所述第一层和所述相应导电层的总厚度大于或等于55nm。
在一些实施方式中，所述3D存储器件还包括多个互连结构，每个互连结构穿过所述第一层和所述第二层。所述互连结构均与所述相应导电层接触。
在一些实施方式中，所述3D存储器件还包括位于所述交替的导电层和电介质层中的沟道结构。所述沟道结构包括高k电介质层、存储器膜和半导体层。
在一些实施方式中，所述3D存储器件还包括在所述交替的导电层和电介质层中延伸的多个支撑结构。
在另一方面中，一种存储器系统包括3D存储器件。所述3D存储器件包括交替的导电层和电介质层。所述导电层和电介质层的边缘限定了多个台阶。所述3D存储器件还包括多个焊盘结构，每个焊盘结构位于相应台阶处的相应导电层之上。所述焊盘结构中的每者包括具有第一材料的第一层和具有第二材料的第二层，所述第一层位于所述第二层之上。所述存储器系统还包括耦接至所述3D存储器件并且被配置为控制所述3D存储器件的操作的存储器控制器。
在一些实施方式中，所述第二层位于所述第一层和所述相应导电层之间。
在一些实施方式中，所述第一材料包括导电材料，并且所述第二材料包括电介质材料。
在一些实施方式中，所述第一材料包括钨，并且所述第二材料包括氧化硅、氮氧化硅或其组合。
在一些实施方式中，所述存储器系统包括覆盖电介质层，所述覆盖电介质层具有位于所述多个台阶之上的多个部分。在所述多个台阶中的每者处，相应电介质层位于相应导电层以上并与之接触；所述覆盖电介质层的相应部分与所述相应电介质层和所述相应导电层接触；并且所述第二层包括所述覆盖电介质层的部分和所述相应电介质层的部分。
在一些实施方式中，所述第一材料包括钨，并且所述第二材料包括氧化硅；并且所述第一层的厚度小于或等于55nm。
在一些实施方式中，所述焊盘结构还包括具有第三材料的第三层，所述第三材料位于所述第一层中并且不同于所述第一材料。
在一些实施方式中，所述第三材料包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳或其组合。
在一些实施方式中，所述第三材料包括空气隙。
在一些实施方式中，所述第一层和所述相应导电层的总厚度大于或等于55nm。
在另一方面中，一种用于形成3D存储器件的方法包括：形成包括交替的牺牲层和电介质层的堆叠结构，所述电介质层和所述牺牲层的边缘限定了多个台阶；形成均位于相应台阶上的牺牲部分；形成多个互连结构，每个互连结构穿过所述相应牺牲部分并且与所述相应台阶的相应牺牲层接触；去除所述牺牲部分和所述牺牲层，以形成多个横向凹陷；以及向所述横向凹陷中沉积导电材料。
在一些实施方式中，所述横向凹陷均包括第一凹陷部分以及位于所述第一凹陷部分之上的第二凹陷部分；并且向所述横向凹陷中沉积所述导电材料包括填充所述第一凹陷部分以及填充所述横向凹陷中的每者的所述第二凹陷部分的至少部分。
在一些实施方式中，沉积所述导电材料包括完全填满所述横向凹陷中的每者的所述第一凹陷部分。
在一些实施方式中，沉积所述导电材料包括完全填满所述横向凹陷中的每者的所述第二凹陷部分。
在一些实施方式中，沉积所述导电材料包括部分地填充所述横向凹陷中的每者的所述第二凹陷部分。
在一些实施方式中，沉积所述导电材料包括沉积钨、铝、钴、铜、多晶硅或其组合。
在一些实施方式中，所述方法还包括沉积不同于所述导电材料的第二材料，以填充所述第二凹陷部分。
在一些实施方式中，所述方法还包括在沉积所述第二材料之前去除所述第二凹陷部分中的所述导电材料。
在一些实施方式中，沉积所述第二材料包括沉积氧化硅、氮化硅、氮氧化硅、多晶硅、碳或其组合。
在一些实施方式中，所述方法还包括在所述电介质层之上形成覆盖电介质层。形成所述牺牲部分包括：在所述覆盖电介质层之上形成牺牲材料层；以及去除所述牺牲材料层的部分，以形成每者相互断开连接的所述牺牲部分。
在一些实施方式中，所述覆盖电介质层包括氧化硅，并且形成所述覆盖电介质层包括原子层沉积。
在一些实施方式中，形成所述牺牲部分包括：蚀刻所述电介质层，以露出均位于相应台阶处的所述牺牲层；在所述牺牲层之上形成牺牲材料层；以及去除所述牺牲材料层的部分，以形成每者相互断开连接的所述牺牲部分。
在一些实施方式中，形成均附接在所述相应台阶的相应牺牲层上的所述多个互连结构包括：形成均与所述相应台阶的相应牺牲部分接触的多个互连开口；继续对所述互连开口进行蚀刻，使得所述互连开口均与所述相应牺牲层接触；以及沉积互连结构的材料，使得所述互连结构均延伸穿过所述相应牺牲部分并且附接在所述相应牺牲层上。
在一些实施方式中，所述方法还包括在形成所述台阶之前形成在所述堆叠结构中延伸的沟道结构。形成所述沟道结构包括：形成在所述堆叠结构中延伸的沟道孔；以及在所述沟道孔中沉积高k电介质层，所述高k电介质层之上沉积存储器膜并且在存储器膜之上沉积半导体层。
在一些实施方式中，所述方法还包括：在形成所述互连结构之后，在所述交替的牺牲层和电介质层中形成缝隙结构；以及执行各向同性蚀刻工艺，以去除所述牺牲层和所述牺牲部分，从而形成所述横向凹陷。
在一些实施方式中，所述方法还包括在形成所述缝隙结构之前形成在所述堆叠结构中延伸的多个支撑结构。
在一些实施方式中，在形成所述互连结构之前形成所述支撑结构。
在一些实施方式中，在形成所述互连结构之后形成所述支撑结构。
附图说明
被并入本文并且形成说明书的一部分的附图示出了本公开的各个方面并且与说明书一起进一步用于解释本公开，并且使相关领域的技术人员能够做出和使用本公开。
图1示出了3D存储器件的截面图。
图2A示出了根据本公开的一些方面的示范性3D存储器件的顶视图。
图2B-2E均示出了根据本公开的一些方面的图2A中的3D存储器件的示例的截面图。
图3A-3I示出了根据本公开的一些方面的处于制造过程的不同阶段处的示范性3D存储器件的截面图。
图4A-4C示出了根据本公开的一些方面的处于另一制造过程的不同阶段处的示范性3D存储器件的截面图。
图5A-5E示出了根据本公开的一些方面的处于制造过程的不同阶段处的另一示范性3D存储器件的截面图。
图6示出了根据本公开的一些方面的用于形成3D存储器件的示范性方法的流程图。
图7示出了根据本公开的一些方面的用于形成另一3D存储器件的另一示范性方法的流程图。
图8示出了根据本公开的一些方面的具有存储器件的示范性系统的框图。
图9A示出了根据本公开的一些方面的具有存储器件的示范性存储器卡的图示。
图9B示出了根据本公开的一些方面的具有存储器件的示例性固态驱动器(SSD)的图示。
将参考附图描述本公开。
具体实施方式
尽管论述了具体配置和布置，但是应当理解该论述只是为了达到举例说明的目的。因此，可以使用其他配置和布置，而不脱离本公开的范围。而且，还可以在各种各样的其他应用中采用本公开。可以按照未在附图中具体示出的方式对本公开中描述的功能和结构特征做出相互组合、调整和修改，使得这些组合、调整和修改处于本公开的范围内。
一般而言，可以至少部分地根据使用语境来理解术语。例如，至少部分地根据语境，文中使用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”也理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……之上”和“在……上方”，使得“在……上”不仅意味着直接位于某物上，还包含在某物上且其间具有中间特征或层的含义，“在……之上”或者“在……上方”不仅包含在某物之上或上方的含义，还包括在某物之上或在某物上方且其间没有中间特征或层的含义(即，直接位于某物上)。
此外，文中出于便于说明可以使用空间相对术语，例如，“下面”、“以下”、“下部”、“之上”、“上部”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并且同样相应地解释文中使用的空间相对描述词。
如本文所使用的，术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构的范围内延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是同质或者异质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何成对水平平面之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包含一个或多个层，并且/或者可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(在其中形成互连线路和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身进行图案化。添加到衬底的顶部上的材料可以被图案化，或者可以保持未被图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或者蓝宝石晶圆。
如本文所使用的，“3D存储器件”一词是指在横向取向的衬底上具有垂直取向的存储器单元晶体管的串(文中称为“存储器串”，例如，NAND存储器串)的半导体器件，使得存储器串相对于衬底沿垂直方向延伸。文中使用的词语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。
在3D存储器件(例如，3D NAND存储器件)中，由交替的导电层和电介质层构成的堆叠体(例如，存储器堆叠体)可以被布置到衬底之上，并且多个沟道结构延伸穿过导电层并与导电层相交。可以通过在栅极替换工艺中以导电层代替由交替的牺牲层和电介质层构成的电介质堆叠体中的牺牲层而形成存储器堆叠体。通过导电层与沟道结构之间的相交形成存储器单元。导电层中的一些起着3D NAND存储器件的字线的作用，并且按照多个台阶布置。这些台阶中的每者包括顶部导电层，该顶部导电层具有焊盘区域，字线触点将附接在该焊盘区域上。字线触点向该顶部导电层施加用于3DNAND存储器件的操作的电压。
随着对更高容量的需求的不断增大，3D NAND存储器件中的导电层(例如，字线)的数量也随之增大。导电层数量的增大引起了堆叠体高度的增大，并且形成字线触点的制造工艺也变得更加困难。例如，字线触点是通过在台阶之上的电介质结构中形成开口并且以导电材料填充开口而形成的。这些与各个台阶的顶部导电层接触的开口往往是在同一图案化过程中形成的。由于台阶的不同高度的原因，蚀刻可能导致较高台阶中的顶部导电层受到更多的过蚀刻，并且较低台阶中的顶部导电层受到更少的过蚀刻，甚至欠蚀刻。对顶部导电层的过蚀刻可能导致开口接触到位于相应导电层下面的另一导电层，例如，导致“冲穿”现象。在形成字线触点时，字线触点的导电材料可能泄漏到受到损坏的下层导电层当中，从而引起短路和/或泄漏。
为了减少损坏各顶部导电层的可能性，通过形成额外的导电部分对顶部导电层的焊盘区域加厚。之后，形成将附接到所述导电部分上的字线触点。为了形成具有导电部分的顶部导电层，在相应台阶的焊盘区域中形成与相应的牺牲层接触的牺牲部分。在栅极替换工艺中，在所述堆叠体中形成栅极线缝隙，之后通过栅极线缝隙将台阶的牺牲部分和牺牲层两者都去掉，以形成横向凹陷，并且通过所述栅极线缝隙沉积导电材料，以填充所述横向凹陷。因此，所述横向凹陷的位于焊盘区域处的部分比所述横向凹陷的其余部分更厚。然而，为了形成每一台阶处的牺牲部分，往往沉积牺牲材料层并对其进行蚀刻，以形成均位于相应台阶之上的多个牺牲部分。所述蚀刻可能难以控制，从而使牺牲部分下的牺牲层易于受到过蚀刻。例如，牺牲层的位于焊盘区域处的部分可能受到损伤或者与牺牲层的其余部分断开连接。受到损伤的牺牲层可能导致相应字线触点与导电层的其余部分(在形成后)之间的电连接被破坏。
与此同时，3D NAND存储器件往往包括在所述堆叠体中延伸的多个支撑柱。所述支撑柱能够在制造过程中为所述堆叠体提供支撑，使得所述堆叠体不那么易于崩塌。所述支撑柱往往由电介质材料制成。在制造过程中，字线触点往往是在所述支撑柱之后形成的。所述字线触点的形成往往包括对所述堆叠体之上的所述电介质材料进行蚀刻以形成开口以及向所述开口中沉积导电材料。为了避免受到该蚀刻过程的损坏，所述堆叠体中的支撑柱的数量和布置可能受到限制。另一方面，用于形成字线触点的对齐和蚀刻需要可能难以实现的高精确度。
图1示出了3D存储器件100的部分截面图，在3D存储器件100中，由于上文描述的原因，顶部导电层在焊盘区域处受到过蚀刻。3D存储器件100包括位于衬底(未示出)之上的具有交替的多个导电层104和电介质层106的堆叠结构102。导电层104和电介质层106的边缘可以限定多个台阶。台阶中的每者包括作为顶部导电层的导电层104之一和下层电介质层106。3D存储器件100还包括位于台阶之上的电介质结构108以及位于电介质结构108中的多个字线触点110。每个字线触点110(例如，互连结构)与相应台阶的相应导电层104的焊盘区域接触。台阶的焊盘区域可以指所述台阶上的用于字线触点110的附接(例如，接触或连接)的区域，其作为导电层104的部分或延伸。例如，台阶的焊盘区域可以是紧挨着在上的台阶与紧挨着在下的台阶的边缘之间的区域。3D存储器件100还包括在堆叠结构102和/或电介质结构108中延伸到衬底内的多个支撑柱112。字线触点110与支撑柱112之间的横向距离(例如，在x-y平面中)足够大，以避免发生接触。为了便于例示，分别示出了一个字线触点110和一个支撑柱112。
如图1中所示，导电层104可以包括相互接触的第一部分104-1和第二部分104-2。导电层104包括导电材料，例如，钨。第一部分104-1表示导电层104的位于相应台阶的焊盘区域处的部分，并且第二部分104-2表示导电层104的其余部分。第一部分104-1的形成方式是在栅极替换工艺中采用导电材料填充通过去除牺牲部分和下层牺牲层的部分而形成的凹陷结构。为了形成所述多个牺牲部分，在栅极替换工艺之前，在堆叠结构102的牺牲层上沉积牺牲材料层，对该牺牲材料层进行蚀刻以形成相互断开连接的牺牲部分。可以去除该牺牲材料层的连接相邻台阶的牺牲部分的部分。堆叠结构102的牺牲层可能易于受到该蚀刻过程的过蚀刻，并且可能在所述部分被完全去除之后受到损坏。例如，可能在牺牲层中形成开口114，从而增大了后续形成的导电层的电阻。有时，开口114可能不合期望地很深，使得相应的牺牲部分与牺牲层的其余部分断开连接。在形成导电层104和字线触点110时，字线触点110可能与导电层104的第二部分104-2断开连接。因而，字线触点110与导电层104之间的电连接可能受到破坏，并且3D NAND存储器件的操作可能受到损害。
本公开提供了3D存储器件和用于形成所述3D存储器件的制造方法。所述3D存储器件包括具有多个台阶的存储器堆叠体，所述多个台阶在由交替的导电层和电介质层构成的堆叠体(例如，存储器堆叠体)的至少一侧延伸。所述3D存储器件包括在设置在相应台阶的顶表面处的相应导电层上的焊盘结构。所述焊盘结构具有第一层和第二层。所述第一层可以位于所述第二层之上。字线触点均穿过相应的焊盘结构并且与相应的导电层接触。
在一些实施方式中，3D存储器件包括沿各台阶延伸的覆盖电介质层，并且每一第二层包括该覆盖电介质层的相应部分和相应电介质层的部分。第一材料包括导电材料，例如，钨。在一些实施方式中，第二材料包括氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，3D存储器件包括第三材料构成的第三层，所述第三层被第一层部分地或完全地包围。第三层包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳、空气隙或其组合。在一些实施方式中，第一材料包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳或其组合。第一层(和第三层，如果有的话)由设置在覆盖电介质层上的牺牲部分形成。在栅极替换工艺中用于替换所述牺牲部分的材料的不同选择可以取决于该牺牲部分的厚度。牺牲部分的厚度此时不太受栅极替换工艺和其他工艺的限制。与此同时，覆盖电介质层能够在牺牲部分的形成期间减少或者防止对牺牲材料的过蚀刻。
在一些实施方式中，3D存储器件不包括覆盖电介质层。第一层可以部分地或者完全地覆盖或包围第二层。第一材料包括导电材料，例如，钨。在一些实施方式中，第二材料包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳、空气隙或其任何组合。第一层和相应的导电层分别由牺牲部分和牺牲层形成。每一台阶的牺牲部分和牺牲层的形成允许字线触点停止在期望深度上。可以更易于在字线触点与接下来形成的导电层之间形成电连接。改善了字线触点的附接窗口。
在本公开中，3D存储器件可以包括分布在字线触点之间的多个支撑结构。这些支撑结构可以是在形成字线触点之前或之后形成的。例如，在一些实施方式中，支撑结构是在形成字线触点之后形成的。因此，更易于避免字线触点与支撑结构之间发生接触。在一些实施方式中，与在字线触点的形成之前形成支撑结构的另一3D存储器件相比，可以在3D存储器件中形成更多支撑结构。在一些实施方式中，在形成字线触点和支撑结构之后形成缝隙结构，例如，栅极线缝隙(GLS)。在一些实施方式中，在字线触点和支撑结构之后形成缝隙结构减少了在制造过程期间被施加到3D存储器件中的应力。
在本公开中，x方向是指字线(即，导电层104)延伸的方向，y方向是指位线延伸的方向，z方向是指垂直于x-y平面的方向。
图2A-2E示出了根据本公开的一些方面的3D存储器件200、201、202和203的部分。3D存储器件200-203可以均为3D NAND存储器件。图2A示出了3D存储器件200-203的部分的顶视图。
图2B示出了沿A-A’方向和B-B’方向的3D存储器件200的部分的截面图。图2C示出了沿A-A’方向和B-B’方向的3D存储器件201的部分的截面图。图2D示出了沿A-A’方向和B-B’方向的3D存储器件202的部分的截面图。图2E示出了沿A-A’方向和B-B’方向的3D存储器件203的部分的截面图。3D存储器件200、201、202、203可以均包括核心阵列区和阶梯区。可以在核心阵列区中形成多个用于存储数据的存储器单元，并且可以在阶梯区中形成用于形成字线与外围电路之间的电连接的多个台阶。如图2A-2E中所示，针对3D存储器件200、201、202、203示出了沿A-A’方向的阶梯区的部分的截面图和沿B-B’方向的核心阵列区的部分的截面图。为了便于例示，将3D存储器件200-203的类似或相同部分放在一起描述。
如图2A-2E中所示，3D存储器件200、201、202、203可以均包括位于衬底之上的堆叠结构。为了便于描述，采用衬底218表示3D存储器件200-203的每者中的相应衬底。衬底218可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在一些实施方式中，衬底218是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合被减薄的经减薄衬底(例如，半导体层)。应当指出，在本公开的附图中包含x轴和y轴是为了进一步示出3D存储器件200-203的每者中的部件的空间关系。相应3D存储器件的衬底218包括两个沿与z方向(即，垂直方向)正交的x方向和y方向(即，横向方向)横向延伸的横向表面(例如，顶表面和底表面)。如文中所使用的，当3D存储器件(例如，3D存储器件200-203中的每一个)的衬底218在z方向(即，垂直方向)内位于该3D存储器件的最低平面内时，相应3D存储器件的一个部件(例如，层或器件)是位于另一部件(例如，层或器件)“上”、“之上”还是“以下”是沿z方向相对于该3D存储器件的衬底218确定的。在本公开中将通篇采用相同的概念来描述空间关系。
3D存储器件200-203可以均是单片式3D存储器件的部分。“单片式”一词是指3D存储器件的部件(例如，外围器件和存储器阵列器件)都形成在单个衬底上。对于单片式3D存储器件而言，由于外围器件加工和存储器阵列器件加工的盘旋(convolution)的原因，制造将面临额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到已经形成到或者将要形成到同一衬底上的外围器件的相关联的热预算的限制。
替代地，3D存储器件200-203可以均是非单片式3D存储器件的部分，在非单片式3D存储器件中，部件(例如，外围器件和存储器阵列器件)可以分开形成到不同衬底上，之后按照(例如)面对面方式键合。在一些实施方式中，存储器阵列器件衬底(例如，衬底218)留作键合后的非单片式3D存储器件的衬底，并且使外围器件(包括任何用于有助于3D存储器件200-203的操作的数字、模拟和/或混合信号外围电路，例如页缓冲器、解码器和锁存器；未示出)翻转并且朝下面向存储器阵列器件(例如，NAND存储器串)，以进行混合键合。应当理解，在一些实施方式中，存储器阵列器件衬底被翻转并且朝下面向外围器件(未示出)以进行混合键合，使得在键合后的非单片式3D存储器件中，存储器阵列器件位于外围器件以上。所述存储器阵列器件衬底可以是被减薄衬底(其并非键合后的非单片式3D存储器件的衬底)，并且可以在该被减薄存储器阵列器件衬底的背面上形成非单片式3D存储器件的后段制程(BEOL)互连。
在一些实施方式中，3D存储器件200-203均是NAND闪速存储器件，其中，存储器单元是以NAND存储器串的阵列的形式提供的，每一NAND存储器串在衬底218之上垂直延伸。如图2A-2E中所示，3D存储器件200-203可以均包括形成于衬底218上的堆叠结构，并且NAND存储器串可以均包括沿z方向垂直延伸穿过该堆叠结构延伸的沟道结构214。尽管未示出，但是3D存储器件200-203可以均包括导电连接至沟道结构214和位线(未示出)的多个沟道触点。例如，每一沟道结构214可以通过沟道触点导电连接至相应位线。沟道触点可以包括适当的导电材料，例如，钨。NAND存储器串位于相应3D存储器件的核心阵列区中。所述堆叠结构可以均包括交替的多个导电层210和多个电介质层208。如图2A-2E中所示，导电层210和电介质层208的边缘形成在x方向上延伸的多个台阶。在图2A中，通过虚线示出了台阶。导电层210可以横向延伸，从而耦接多个存储器单元，并且起着NAND存储器串中的存储器单元的栅极导体的作用。在一些实施方式中，一对的导电层210和电介质层208布置在一个台阶中。在一些实施方式中，多于一对的导电层210和电介质层208布置在一个台阶中。
导电层210可以包括至少一条源极选择栅极线、多条字线和至少一条漏极选择栅极线。导电层210可以均包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层208可以均包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施方式中，沟道结构214包括半导体沟道和存储器膜(包括隧穿层、存储层和阻挡层)。沟道结构可以包括以半导体材料(例如，作为半导体沟道)和电介质材料(例如，作为存储器膜)填充的沟道孔。在一些实施方式中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获层”)和阻挡层的复合层。在一些实施方式中，沟道结构的其余空间可以部分地或者全部以包括电介质材料(例如，氧化硅)的填充层填充。沟道结构可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，填充层、半导体沟道、隧穿层、存储层和阻挡层按此顺序从沟道结构214的中心向沟道结构的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)构成的复合层。
在一些实施方式中，在3D存储器件200、201、202中，高k电介质层设置在沟道结构214的外表面与存储器膜之间，并且没有高k电介质层作为栅极电介质层设置在导电层210之上。例如，3D存储器件200、201、202中的栅极电介质层不包括高k电介质层/材料。该高k电介质层可以包括任何适当的材料，例如氧化铝、硅酸铪、硅酸锆、氧化铪、氧化锆或其任何组合。与此同时，在3D存储器件203中，没有高k电介质层设置在沟道结构214的外表面与存储器膜之间。而是在导电层210之上设置高k电介质层，以作为栅极电介质层的部分或整体。
在一些实施方式中，NAND存储器串可以还包括位于NAND存储器串的下部当中(例如，位于其下端处)且位于沟道结构以下的沟道触点(或者被称为半导体插塞)。如文中所使用的，在衬底218被置于相应3D存储器件的最低平面内时，部件(例如，NAND存储器串)的“上端”是在z方向上离衬底218较远的一端，部件(例如，NAND存储串)的“下端”是在z方向上离衬底218较近的一端。沟道触点可以包括从衬底218朝任何适当的方向外延生长的半导体材料，例如，硅。应当理解，在一些实施方式中，沟道触点包括单晶硅，即与衬底218相同的材料。换言之，沟道触点可以包括与衬底218的材料相同的外延生长或沉积的半导体层。在一些实施方式中，沟道触点的部分位于衬底218的顶表面以上并且与半导体沟道接触。沟道触点可以起着受到NAND存储器串的源极选择栅控制的沟道的作用。应当理解，在一些实施方式中，3D存储器件200、201、202、203中的一者或多者不包括沟道触点。
在一些实施方式中，NAND存储器串还包括位于NAND存储器串的上部当中(例如，位于其上端处)的沟道插塞。沟道插塞可以与半导体沟道的上端接触。沟道插塞可以包括半导体材料(例如，多晶硅)。通过在3D存储器件200/201的制造期间覆盖沟道结构的上端，沟道插塞可以起着蚀刻停止层的作用，以防止蚀刻到沟道结构中填充的电介质，例如氧化硅和氮化硅。在一些实施方式中，沟道插塞还起着NAND存储器串的漏极的作用。应当理解，在一些实施方式中，3D存储器件100不包括沟道插塞。
如图2A-2E中所示，3D存储器件200、201、202、203还可以均包括一个或多个在相应的堆叠结构中延伸缝隙结构224，例如，其在核心阵列区和阶梯区中沿x方向和z方向延伸。在一些实施方式中，缝隙结构224还可以被称为栅极线缝隙。可以在缝隙结构224中形成源极触点结构。源极触点结构可以是3D存储器件200-203的每者的源极的部分，并且可以对相应3D存储器件施加源极电压。尽管未示出，但是源极触点结构可以包括电介质间隔体和位于所述电介质间隔体中的源极触点。源极触点可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质间隔体可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2B-2E中所示，3D存储器件200-203可以均包括设置在各台阶之上的电介质结构222以及在电介质结构222中延伸的多个字线触点216(例如，互连结构)。每个字线触点216可以附接在相应台阶的导电层210上(例如，与之接触)。字线触点216可以对导电层210施加用于相应3D存储器件的操作的字线电压。字线触点216可以均包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质结构222可以均包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2B-2E中所示，3D存储器件200、201、202、203可以均包括在相应堆叠结构中(例如，在z方向上)延伸的一个或多个支撑结构212。支撑结构212还可以在电介质结构222(如果有的话)中延伸。在各种实施方式中，支撑结构212可以位于相应3D存储器件的阶梯区和/或核心阵列区中。支撑结构212可以均具有柱形形状，并且可以垂直地延伸到衬底218内。在一些实施方式中，支撑结构212的底表面位于衬底218的顶表面以下。支撑结构212可以在制造期间为相应堆叠结构提供支撑，使得该堆叠结构不太易于崩塌。支撑结构212可以在横向和垂直方向上不与字线触点216(例如，互连结构)发生接触。在一些实施方式中，支撑结构212的正交投影不与字线触点216在x-y平面上的正交投影重叠。支撑结构212可以均包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
3D存储器件200、201、202可以均包括堆叠结构220，在该堆叠结构中，对于每一台阶而言，电介质层208位于相应导电层210之上并与之接触。如图2B-2D中所示，3D存储器件200、201、202可以均包括在台阶上延伸的覆盖电介质层206。覆盖电介质层206可以至少覆盖台阶的横向表面(例如，x-y平面内的)。在一些实施方式中，覆盖电介质层206可以覆盖台阶的(例如，z-x平面内的)一个或多个垂直表面。例如，覆盖电介质层206可以在3D存储器件200、201、202的每者中的台阶之上连续延伸。在一些实施方式中，覆盖电介质层206可以包括绝缘(例如，电介质)材料，例如氧化硅、氮氧化硅或其任何组合。例如，覆盖电介质层206可以包括氧化硅。在一些实施方式中，覆盖电介质层206可以改善导电层(例如，由牺牲层形成)与导电部分(例如，由牺牲部分形成)之间的隔离，并且在栅极替换期间减少对牺牲部分和牺牲层的过蚀刻。在一些实施方式中，覆盖电介质层206可以在z方向上增大字线触点216的附接窗口。在各种实施方式中，覆盖电介质层206的材料可以与电介质层208相同或不同。
3D存储器件200、201和202可以均包括在每个台阶处位于相应的导电层210上的焊盘结构。该焊盘结构的制造过程可以减少制造过程期间对相应导电层210的损伤，并且可以增大字线触点216的附接窗口(例如，在z方向上)。如图2B中所示，3D存储器件200可以包括多个焊盘结构231，它们均设置在每个台阶的相应导电层210上(例如，设置于其上方并与之接触)。焊盘结构231可以包括均位于导电层210之上的第一层和第二层。第一层可以位于第二层之上。在一些实施方式中，第一层包括导电部分204，并且第二层包括覆盖电介质层部分206a和电介质部分208a。在一些实施方式中，电介质部分208a位于导电层210之上并与之接触，覆盖电介质部分206a位于电介质部分208a之上并与之接触，并且导电部分204位于覆盖电介质部分206a之上并与之接触。电介质部分208a可以是电介质层208的位于焊盘区域处的部分，其表示台阶的用于接纳相应字线触点216的横向区域，并且是相邻台阶的边缘之间的横向区域。在一些实施方式中，第一层可以超过相应台阶的边缘，使得侧表面超出台阶的边缘。如图2B-2D中所示，第一层可能因覆盖电介质层206的非零厚度的原因而超出相应台阶的边缘延伸。例如，焊盘区域可以由图2A中的虚线之间的台阶表示。
电介质部分208a可以包括与电介质层208相同的材料，例如氧化硅、氮氧化硅或其任何组合。覆盖电介质部分206a可以是覆盖电介质层206的位于焊盘区域中的横向部分，并且可以包括与覆盖电介质层206相同的材料，例如氧化硅、氮氧化硅或其任何组合。导电部分204可以包括与导电层210相同的材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，导电部分204包括导电材料。例如，导电部分204由钨以及位于钨和导电部分204的边界之间的内衬材料构成。例如，粘合内衬材料可以包括氮化钛。在一些实施方式中，3D存储器件200可以包括多个导电部分204，每个导电部分204设置在相应台阶上并且相互断开连接。例如，相邻导电部分204的正交投影在x-y平面内不相互重叠。
如图2C中所示，3D存储器件201可以包括多个焊盘结构232，它们均设置在每个台阶的相应导电层210上(例如，设置于其之上并与之接触)。焊盘结构232可以包括均位于导电层210之上的第一层、第二层和第三层。在x方向、y方向和/或z方向上，第一层可以部分地或者完全地包围第三层。第一层和第三层可以均位于第一层之上。在一些实施方式中，第一层包括导电部分205，第三层包括填充层224，并且第二层包括覆盖电介质层部分206a和电介质部分208a。电介质部分208a和覆盖电介质部分206a可以与3D存储器件200中的那些类似，并且不再重复详细描述。
与3D存储器件200中的导电部分204不同，导电部分205不填充内部的空间。而是在导电部分205内设置填充层224，使得该导电部分至少覆盖填充层224的横向表面(例如，上表面和下表面)。在一些实施方式中，导电部分205在横向和垂直方向上完全包围填充层224。在一些实施方式中，导电部分205仅覆盖填充层224的横向表面。导电部分205可以包括与导电层210相同的材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，导电部分205由钨和衬层(例如，TiN)构成。在一些实施方式中，填充层224包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳、空气隙或其任何组合。在一些实施方式中，3D存储器件201可以包括多个导电部分205，每个导电部分205设置在相应台阶上并且相互断开连接。例如，相邻导电部分205的正交投影在x-y平面内不相互重叠。
如图2D中所示，3D存储器件202可以包括多个焊盘结构234，它们均设置在每个台阶的相应导电层210上(例如，设置于其上方并与之接触)。焊盘结构234可以包括均位于导电层210之上的第一层和第二层。第一层可以位于第二层之上。在一些实施方式中，第一层包括填充部分226，并且第二层包括覆盖电介质层部分206a和电介质部分208a。电介质部分208a和覆盖电介质部分206a可以与3D存储器件200中的那些类似，并且不再重复详细描述。
与3D存储器件200和201不同，3D存储器件202包括填充部分226而非导电部分。填充部分226可以设置在相应覆盖电介质部分206a之上并与之接触。在一些实施方式中，3D存储器件202可以包括多个填充部分226，每个填充部分226设置在相应台阶上并且相互断开连接。在一些实施方式中，填充部分226包括不同于诸如氧化硅、氮化硅、氮氧化硅、多晶硅、碳或其任何组合的导电层210的材料。
如图2E中所示，3D存储器件203可以包括堆叠结构221，在该堆叠结构中，对于每个台阶而言，导电层210位于相应电介质层208之上并与之接触。不同于3D存储器件200-202,3D存储器件203可以不包括覆盖电介质层。3D存储器件203可以包括在每个台阶处位于相应的导电层210上的焊盘结构。焊盘结构的制造过程可以增大字线触点216的附接窗口。如图2E中所示，3D存储器件203可以包括多个焊盘结构236，它们均设置在每个台阶的相应导电层210上(例如，设置于其上方并与之接触)。焊盘结构236可以包括均位于导电层210之上的第一层和第二层。第一层可以位于第二层之上。在一些实施方式中，第一层部分地或者完全地覆盖第二层。例如，第一层可以部分地或者完全地包围第二层。在一些实施方式中，第一层至少覆盖第二层的横向表面(例如，上表面)。在一些实施方式中，第一层包括导电部分228，导电部分228包括与导电层210相同的材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，第二层包括填充层230，填充层230包括不同于导电部分228的材料。填充层230可以包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳、空气隙或其组合。填充层230可以设置在导电部分228和导电层210之间。在一些实施方式中，导电部分228在横向和垂直方向上完全包围填充层230。在一些实施方式中，导电部分228仅覆盖填充层230的横向表面。在一些实施方式中，在焊盘结构236中不形成填充层，并且焊盘结构236由导电部分228和衬层(例如，TiN)构成。应当指出，填充层230的位置和尺寸不应受本公开的例示的限制。在各种实施方式中，位于填充层230之下的导电层210的厚度可以存在变化，并且可以比导电层210的其余部分更薄或更厚或者大致相同。
如图2B-2E中所示，字线触点216可以在焊盘区域处附接在对应于每个台阶的导电层210上(例如，与之接触)。在一些实施方式中，字线触点216可能冲穿并且穿过相应台阶上的相应焊盘结构(例如，位于导电层210之上的任何导电材料)。可以改善字线触点216的附接窗口。在一些实施方式中，在3D存储器件203中，导电部分228可以与相应的导电层210接触，并且可以改善字线触点216与导电层210之间的电连接。在一些实施方式中，第一层和覆盖电介质层206均包括氧化硅。
图3A-3I示出了根据本公开的一些方面的3D存储器件的制造过程。图4A-4C示出了根据本公开的一些方面的形成3D存储器件的制造过程的部分。3D存储器件可以是3D存储器件200、201或202的示例。图6示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法600的流程图。为了更好地描述本公开，将对图2B-2D中的结构与图6中的方法600一起讨论。应当理解，方法600中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图2A-2D和图6所示的顺序执行的。
如图6中所示，方法600开始于操作602，在该操作中，在衬底之上形成堆叠结构，并且在所述堆叠结构中形成沟道结构。所述堆叠结构包括多个电介质层，每一电介质层位于一个牺牲层上。所述电介质层和所述牺牲层的边缘限定了多个台阶。图3A和图3B示出了对应的结构。
如图3A中所示，材料堆叠结构309可以形成于衬底302上。材料堆叠结构309可以包括交替的在x-y平面中延伸的牺牲材料层303和电介质材料层305。可以形成多个牺牲材料/电介质材料层对。在一些实施方式中，每一电介质材料层305可以包括一层氧化硅，并且每一牺牲材料层303可以包括一层氮化硅。在一些实施方式中，通过在衬底302上沉积电介质材料(例如，氧化硅)而在衬底302与底部的牺牲材料层303之间形成衬垫氧化物层。在一些实施方式中，帽盖氧化物层被沉积到材料堆叠结构309的顶部或者作为材料堆叠结构309的部分。材料堆叠结构309、衬垫氧化物层和帽盖氧化物层可以均由一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在核心阵列区中形成沿z方向垂直地延伸穿过材料堆叠结构309的沟道结构308。在一些实施方式中，可以执行蚀刻工艺，从而在材料堆叠结构309中形成沟道孔。沟道孔垂直地延伸穿过交替的牺牲层和电介质层。在一些实施方式中，用于形成沟道孔的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如，深反应离子蚀刻(DRIE)。在一些实施方式中，沟道孔可以进一步延伸到衬底302的顶部部分中。穿过材料堆叠结构309的蚀刻工艺可以不停止于衬底302的顶表面处，并且可以继续蚀刻掉衬底302的部分。在形成沟道孔之后，可以执行外延操作(例如，选择性外延生长操作)，从而在沟道孔的底部上形成沟道触点。沟道触点(或者被称为半导体插塞)可以包括从衬底302朝任何适当方向外延生长的半导体材料，例如，硅。之后，可以形成包括隧穿层、存储层和阻挡层的存储器膜以及半导体沟道。在一些实施方式中，在沉积存储器膜之前在沟道孔中沉积高k电介质层。例如，高k电介质层被沉积到沟道结构308的外表面与存储器膜之间。任选地，可以在沟道孔中形成填充层。在一些实施方式中，沟道结构可以不包括半导体插塞。高k电介质层、存储器膜、半导体沟道和填充层的沉积可以包括任何适当的薄膜沉积工艺，例如，CVD、PVD、ALD或其任何组合。沟道插塞的沉积可以包括CVD、PVD、ALD、电镀、化学镀或其任何组合。
如图3B中所示，材料堆叠结构309可以被图案化以形成堆叠结构310，堆叠结构310包括电介质堆叠体，所述电介质堆叠体具有多个交替的牺牲层304和电介质层306，从而形成多个牺牲/电介质层对。牺牲/电介质层对的边缘可以限定多个台阶。每一台阶的焊盘区域可以被定义为该台阶的位于相邻台阶的垂直表面之间的区域。对于每一台阶而言，电介质层306位于相应牺牲层304以上。电介质堆叠体(例如，台阶)可以是通过在垂直和水平方向上反复修整材料堆叠结构309而形成的。对电介质材料堆叠体的修整可以包括光刻和蚀刻(例如，干法和/或湿法蚀刻)工艺。在一些实施方式中，对于每一台阶而言，电介质层306位于牺牲层304之上并与之接触。
重新参考图6，方法600进行至操作604，在该操作中，在电介质层之上形成覆盖电介质层。图3C示出了对应结构。
如图3C中所示，覆盖电介质层312形成于每一台阶的电介质层306之上。覆盖电介质层312可以至少位于每一台阶的焊盘区域之上。在一些实施方式中，覆盖电介质层312还位于台阶的垂直表面之上，例如，与电介质层306和牺牲层304的垂直/侧表面接触。在一些实施方式中，覆盖电介质层312在台阶上连续地横向(例如，在x方向上)延伸和垂直(例如，在z方向上)延伸。覆盖电介质层可以包括电介质材料，例如，氧化硅。覆盖电介质层312的沉积可以包括任何适当的薄膜沉积工艺，例如，CVD、PVD、ALD。在一些实施方式中，覆盖电介质层312是使用ALD沉积的。
重新参考图6，方法600进行至操作606，在该操作中，形成多个牺牲部分，每一牺牲部分设置在相应台阶上。图3D和图3E示出了对应的结构。
如图3D中所示，可以在台阶之上沉积由牺牲材料构成的层314。层314可以至少覆盖每一台阶的焊盘区域。层314可以与覆盖电介质层312接触，并且具有与牺牲层304相同的材料，例如，氮化硅。牺牲材料层314也可以包括任何其他适当材料，使得能够在接下来的栅极替换工艺中通过同一蚀刻过程去除牺牲材料层314和牺牲层304。层314的沉积可以包括任何适当的薄膜沉积工艺，例如，CVD、PVD、ALD或其任何组合。
如图3E中所示，层314可以被图案化以形成多个牺牲部分316，每一牺牲部分设置在相应台阶上。牺牲部分316可以设置在相应台阶的焊盘区域处并且与该台阶上的覆盖电介质层312的相应部分接触。为了形成牺牲部分316，层314可以被图案化，以去除沉积在台阶的侧表面上的牺牲材料部分。因此，每个牺牲部分316可以相互断开连接。对层314的图案化可以包括光刻和蚀刻工艺(例如，干法和/或湿法蚀刻)。
可以在台阶之上沉积电介质材料结构，以至少覆盖台阶。之后使该电介质材料结构平坦化，以形成覆盖所述台阶和牺牲部分316的电介质结构318。所述电介质材料结构的沉积可以包括任何适当的薄膜沉积工艺，例如，CVD、PVD、ALD或其任何组合。对所述电介质材料结构的平坦化可以包括CMP和/或凹陷蚀刻工艺。
重新参考图6，方法600进行至操作608，在该过程中，形成均穿过相应牺牲部分并与相应牺牲层接触的字线触点。图3F和图3G示出了对应的结构。
如图3F中所示，在电介质结构318中形成多个开口319。开口319可以垂直地在电介质结构318中延伸并且可以均附接在相应牺牲部分316上。在一些实施方式中，开口319可以与相应牺牲部分316接触。为了形成开口319，可以执行蚀刻工艺，以形成在电介质结构318中延伸的多个开口，每一开口与相应牺牲部分316接触(例如，停止在相应牺牲部分316处)。之后，执行一种或多种蚀刻工艺，使得开口319延伸穿过相应牺牲部分316并与相应牺牲层304接触。开口319穿过牺牲部分316并抵达牺牲层304的过程又可以被称为冲穿过程。可以沉积导电材料以填充开口319。可以形成均穿过相应牺牲部分316并且接触相应台阶的牺牲层304的字线触点320，如图3G中所示。在一些实施方式中，导电材料包括钨。开口319可以是通过适当蚀刻工艺形成的，例如，干法蚀刻和/或湿法蚀刻。导电材料的沉积可以包括任何适当的薄膜沉积工艺，例如，CVD、PVD、ALD、电镀、化学镀或其任何组合。在一些实施方式中，字线触点320又可以被称为互连结构。可以对电介质结构318进行平坦化，以去除多余导电材料。电介质结构318的平坦化可以包括CMP和/或凹陷蚀刻工艺。
重新参考图6，方法600进行至操作610，在该操作中，形成多个支撑结构。图3H示出了对应的结构。
如图3H中所示，可以形成多个支撑结构322。支撑结构322(例如，支撑柱)可以垂直地在堆叠结构310中延伸。支撑结构322可以位于阶梯区和/或核心阵列区中。在阶梯区中，支撑结构322可以在堆叠结构310和电介质结构318中(例如，在阶梯区中)延伸。支撑结构322可以包括电介质材料，例如，氧化硅。在一些实施方式中，支撑结构322是通过形成在堆叠结构310和/或电介质结构318中延伸到衬底302内的多个开口而形成的。可以沉积电介质材料以填充这些开口。可以对电介质结构318进行平坦化，以去除在操作608中沉积的多余导电材料以及在操作610中沉积的多余电介质材料。电介质结构318的平坦化可以包括一种或多种CMP以及/或者一种或多种凹陷蚀刻工艺。
重新参考图6，方法600进行至操作612，在该操作中，去除牺牲层和牺牲部分，以形成多个横向凹陷。
从堆叠结构310去除牺牲层304和牺牲部分316。可以由去除牺牲层304和牺牲部分316来形成多个在x-y平面内横向延伸的横向凹陷。为了形成横向凹陷，可以形成在x-z平面内延伸穿过堆叠结构310的一个或多个缝隙结构(例如，栅极线缝隙)，重新参考图2B-2D。所述缝隙结构可以均在x方向上横向延伸。所述缝隙结构可以均接触衬底302的顶部或者延伸到衬底302的顶部之内。在一些实施方式中，用于形成缝隙结构的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如，深反应离子蚀刻(DRIE)。可以通过缝隙结构执行各向同性蚀刻工艺(例如，湿法蚀刻)，以去除牺牲层304和牺牲部分316。
横向凹陷可以均包括第一凹陷部分以及位于第一凹陷部分之上的第二凹陷部分。第一凹陷部分可以是由去除相应的牺牲层304形成的。在x方向上，第一凹陷部分的长度大于第二凹陷部分的长度。在一些实施方式中，第一凹陷部分横向延伸至相应台阶的边缘，并且还与堆叠结构310的沟道结构308相交。第二凹陷部分可以是通过去除相应牺牲部分316形成的，并且设置在相应台阶的焊盘区域中。在一些实施方式中，第一凹陷部分和第二凹陷部分通过覆盖电介质层312隔开。
重新参考图6，方法600进行至操作614，在该操作中，向横向凹陷中的每者内沉积第一材料，从而至少填充第一凹陷部分。图3I示出了对应的结构。
如图3I中所示，可以通过缝隙结构向横向凹陷内沉积第一材料。第一材料可以至少填充第一凹陷部分，从而形成多个导电层307。根据第二凹陷部分(或牺牲部分316)的厚度，第二凹陷部分可以由第一材料填充或者可以不由第一材料填充。例如，第二凹陷部分可以被部分填充(例如，如果牺牲部分316足够厚)或者被完全填充(例如，如果牺牲部分316足够薄)。在一些实施方式中，在牺牲部分316(例如，层314)的厚度小于或等于55nm时，第一材料填满第二凹陷部分。换言之，第二凹陷部分和第一凹陷部分可以均被一层单一材料(例如，第一材料)填充，重新参考图2B的3D存储器件200。导电部分317可以被形成到每个第二凹陷部分中。第一材料可以包括导电材料，例如，钨，并且可以由诸如CVD、PVD、ALD、电镀、化学镀或其任何组合的任何适当薄膜沉积工艺形成。在一些实施方式中，没有高k电介质材料被作为栅极电介质层沉积到横向凹陷内。在各种实施方式中，牺牲部分316的厚度可以处于任何适当范围内，以形成3D存储器件200。
重新参考图6，方法600进行至操作616，在该操作中，任选沉积第二材料，以填充第二横向凹陷。图2C和图2D示出了对应结构。
如图2C和图2D中所示，在牺牲部分316的厚度大于或等于55nm时，可以沉积不同于第一材料的第二材料，以填充第二凹陷部分。在一些实施方式中，当在操作614中沉积第一材料之后，可以执行凹陷蚀刻工艺，例如，以去除沉积到缝隙结构的侧表面上的第一材料。该凹陷蚀刻还可以部分地或者完全地去除第二凹陷部分中的第一材料。可以在凹陷蚀刻之后沉积第二材料。在各种实施方式中，牺牲部分316的厚度可以处于任何适当范围内，以形成3D存储器件201和202。
在一些实施方式中，可以从第二凹陷部分部分地去除第一材料，并且可以使第一材料保留在第二凹陷部分的上表面和下表面中的至少一者上。例如，可以使第一材料保留在第二凹陷部分的上表面和下表面两者上，并且一层第二材料被设置到两层第一材料之间，重新参考图2C中的3D存储器件201。第二凹陷部分中的这两层第一材料可以相互接触或者可以不相互接触，例如，在第二凹陷部分的垂直表面上。在一些实施方式中，这两层第一材料通过该层第二材料隔开。在一些实施方式中，第一材料可以从第二凹陷部分完全去除，并且第二凹陷部分被单层第二材料填满，重新参考图2D中的3D存储器件202。第二材料可以包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳、空气隙或其任何组合。在一些实施方式中，第二材料包括氧化硅。第二材料的沉积可以包括任何适当的薄膜沉积工艺，例如，CVD、PVD、ALD或其任何组合。在一些实施方式中，在第二材料包括(例如，或者是)空气隙时，可以通过不填充或者部分地填充第二凹陷部分形成空气隙。
重新参考图6，方法600进行至操作618，在该操作中，在缝隙结构中形成源极触点结构。图3I示出了对应的结构。
如图3I中所示，在缝隙结构中形成源极触点结构324。任选地，可以执行一种或多种凹陷蚀刻工艺，以去除沉积在缝隙结构的侧壁上的多余材料。所述凹陷蚀刻可以包括干法和/或湿法蚀刻工艺。
之后，可以在缝隙结构中形成源极触点结构324。源极触点结构可以包括电介质间隔体(例如，氧化硅)和位于电介质间隔体中的源极触点(例如，W)。在一些实施方式中，电介质间隔体的形成可以包括诸如CVD、PVD和/或ALD的一种或多种薄膜沉积工艺。在一些实施方式中，源极触点的形成可以包括CVD、PVD、ALD、电镀、化学镀或其任何组合。
通过在支撑结构322之前形成字线触点320，可以减少或者避免因制造而导致的支撑结构322的接触或过蚀刻。在一些实施方式中，在图3A-3I所示的过程中形成的支撑结构322的密度是合乎需要的高密度，例如，等于或高于图4A-4C中形成的密度。
图4A-4C示出了用于形成3D存储器件的另一制造过程的部分。图4A-4C中所示的操作可以与方法600中那些类似，但是具有不同顺序。使用图4A-4C所示的过程形成的3D存储器件可以与图3A-3I中形成的相同。在一些实施方式中，如图4A-4C中所示，操作610是在操作606之后并且在操作608之前执行的。
如图4A中所示，在形成牺牲部分316(例如，方法600中的操作606)之后，可以形成在堆叠结构310和电介质结构318中延伸的支撑结构322。在一些实施方式中，在字线触点(例如，320)之前形成支撑结构322。相邻支撑结构322之间的间隔可以足够大，以供接下来形成字线触点。用于形成支撑结构322的材料和过程可以参考对图3H的描述，这里不再重复该详细描述。
如图4B和图4C中所示，在形成支撑结构322之后，可以形成字线触点320。每一字线触点320可以穿过相应牺牲部分316并且与相应牺牲层304接触。形成字线触点320的材料和过程可以参考对图3F和图3G的描述，这里不再重复该详细描述。在一些实施方式中，在操作608之后，例如，在字线触点320的形成之后执行操作612。
图5A-5E示出了根据本公开的一些方面的另一3D存储器件的制造过程。该3D存储器件可以是3D存储器件203的示例。图7示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法700的流程图。为了更好地描述本公开，将对图2E中的结构与图7中的方法700一起讨论。应当理解，方法700中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图2E和图7所示的顺序执行的。
如图7中所示，方法700开始于操作702，在该操作中，在衬底之上形成堆叠结构，并且在该堆叠结构中形成沟道结构。该堆叠结构包括多个牺牲层，每一牺牲层位于一个电介质层上。所述电介质层和所述牺牲层的边缘限定了多个台阶。图3A和图5A示出了对应的结构。
重新参考图3A，材料堆叠结构309可以形成于衬底302上。材料堆叠结构309可以包括交替的在x-y平面内延伸的牺牲材料层303和电介质材料层305。可以形成多个牺牲材料/电介质材料层对。在一些实施方式中，每一电介质材料层305可以包括一层氧化硅，并且每一牺牲材料层303可以包括一层氮化硅。可以在核心阵列区中形成沿z方向垂直地延伸穿过材料堆叠结构309的多个沟道结构308。用于形成材料堆叠结构309和沟道结构308的材料和制造可以参考对图3A的描述，这里不再重复该详细描述。
如图5A中所示，材料堆叠结构309可以被图案化，以形成堆叠结构510，堆叠结构510包括电介质堆叠体，该电介质堆叠体具有多个交替的牺牲层504和电介质层506，从而形成多个牺牲/电介质层对。牺牲/电介质层对的边缘可以限定多个台阶。对于每一台阶而言，牺牲层504位于相应电介质层506之上。每一台阶的焊盘区域可以被定义为该台阶的位于相邻台阶的垂直表面之间的区域。电介质堆叠体(例如，台阶)可以是通过在垂直和水平方向上反复修整材料堆叠结构309从而露出牺牲层504而形成的。对电介质材料堆叠体的修整可以包括光刻和蚀刻(例如，干法和/或湿法蚀刻)工艺。在一些实施方式中，对于每一台阶而言，电介质层306位于牺牲层304之上并与之接触。作为示例，堆叠结构510可以是通过对堆叠结构310进行蚀刻，直到露出每一台阶的牺牲层304而形成的。
重新参考图7，方法700进行至操作704，在该操作中，形成多个牺牲部分，每一牺牲部分设置在相应台阶上。图5B和图5C示出了对应的结构。
如图5B中所示，可以在台阶之上沉积由牺牲材料构成的层514。层514可以至少覆盖每一台阶的焊盘区域。层514可以与覆盖牺牲层504接触，并且具有与牺牲层504相同的材料，例如，氮化硅。在一些实施方式中，层514和牺牲层504的总厚度等于或大于55nm。牺牲材料层514也可以包括任何其他适当材料，使得牺牲材料层514和牺牲层504可以在接下来的栅极替换工艺中通过同一蚀刻过程去除。层514的沉积可以包括任何适当的薄膜沉积工艺，例如，CVD、PVD、ALD或其任何组合。
如图5C中所示，层314可以被图案化，以形成多个牺牲部分516，每一牺牲部分设置在相应台阶上。牺牲部分516可以设置在相应台阶的焊盘区域处并且与相应牺牲层504接触。为了形成牺牲部分516，层514可以被图案化，以去除沉积在台阶的侧表面上的牺牲材料部分。因此，每个牺牲部分516可以相互断开连接。对层514的图案化可以包括光刻和蚀刻工艺(例如，干法和/或湿法蚀刻)。电介质结构518可以被形成为覆盖各台阶和牺牲部分516。电介质结构518的材料和制造可以参考对电介质结构318的描述，这里不再重复该详细描述。
重新参考图7，方法700进行至操作706，在该操作中，形成多个支撑结构。图5D示出了对应的结构。
如图5D中所示，可以形成多个支撑结构522。支撑结构522(例如，支撑柱)可以垂直地在堆叠结构510中延伸。支撑结构522可以位于阶梯区和/或核心阵列区中。在阶梯区中，支撑结构522可以在堆叠结构510和电介质结构318中(例如，在阶梯区中)延伸。支撑结构522可以包括电介质结构，例如，氧化硅。支撑结构522的材料和制造可以参考对支撑结构322的描述，这里不再重复该详细描述。
重新参考图7，方法700进行至操作708，在该过程中，形成均穿过相应牺牲部分并与相应牺牲层接触的字线触点。图5D示出了对应的结构。
如图5D中所示，形成穿过相应牺牲部分516与每一台阶的牺牲层504接触的多个字线触点520。为了形成字线触点520，可以在电介质结构518中形成多个开口。这些开口可以垂直地在电介质结构518中延伸并且可以均与相应牺牲部分516接触。这些开口可以被进一步蚀刻，以穿过相应牺牲部分516并且与相应牺牲层504接触。沉积形成字线触点520的导电材料，使之与相应牺牲层504接触。可以形成均穿过相应牺牲部分516并且接触相应台阶的牺牲层504的字线触点520。字线触点520的材料和制造可以参考对字线触点320的描述，这里不再重复该详细描述。在各种实施方式中，字线触点520是在形成支撑柱之前形成的，重新参考对图3F-3H的描述。这里不再重复这些操作的详细描述。
重新参考图7，方法700进行至操作710，在该操作中，去除牺牲层和牺牲部分，以形成多个横向凹陷。
从堆叠结构510去除牺牲层504和牺牲部分516。可以由去除牺牲层504和牺牲部分516来形成多个在x-y平面内横向延伸的横向凹陷。为了形成横向凹陷，可以形成穿过堆叠结构510在x-z平面内延伸的一个或多个缝隙结构(例如，栅极线缝隙)，重新参考图2E。这些缝隙结构可以均在x方向上横向延伸。这些缝隙结构可以均接触衬底302的顶部或者延伸到衬底302的顶部之内。在一些实施方式中，用于形成缝隙结构的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如，深反应离子蚀刻(DRIE)。可以通过缝隙结构执行各向同性蚀刻工艺(例如，湿法蚀刻)，以去除牺牲层504和牺牲部分516。
横向凹陷可以均包括第一凹陷部分以及位于第一凹陷部分之上的第二凹陷部分。第一凹陷部分可以是由去除相应的牺牲层304形成的。在x方向上，第一凹陷部分的长度大于第二凹陷部分的长度。在一些实施方式中，第一凹陷部分横向延伸至相应台阶的边缘，并且还与堆叠结构510中的沟道结构308相交。第二凹陷部分可以是通过去除相应牺牲部分516形成的，并且设置在相应台阶的焊盘区域中。第一凹陷部分和第二凹陷部分相互接触(例如，连接)。
重新参考图7，方法700进行至操作712，在该操作中，向横向凹陷中的每者内填充第一材料，以至少填充第一凹陷部分。向第二凹陷部分内沉积第二材料。图5E示出了对应的结构。
如图5E中所示，可以通过缝隙结构向横向凹陷内沉积第一材料。第一材料可以至少填充第一凹陷部分，从而形成多个导电层507。根据第二凹陷部分(或牺牲部分516)的厚度，第二凹陷部分可以由第一材料填充或者可以不由第一材料填充。例如，第二凹陷部分可以被部分填充(例如，如果牺牲部分516足够厚)或者被完全填充(例如，如果牺牲部分516足够薄)。在一些实施方式中，在牺牲层504和相应牺牲部分516(例如，与牺牲层504接触的牺牲部分516)的总厚度小于或等于55nm时，第一材料还完全填满第二凹陷部分。第一材料可以包括导电材料，例如，钨，并且可以由诸如CVD、PVD、ALD、电镀、化学镀或其任何组合的任何适当的薄膜沉积工艺形成。在一些实施方式中，高k电介质材料被作为栅极电介质层沉积到横向凹陷内。在各种实施方式中，牺牲部分516的厚度可以处于任何适当范围内，以形成3D存储器件203。
在一些实施方式中，可以沉积不同于第一材料的第二材料，以填充第二凹陷部分。在一些实施方式中，在牺牲层504和相应牺牲部分516(例如，与该牺牲层504接触的牺牲部分516)的总厚度大于或等于55nm时，第一材料部分地填充第二凹陷部分。在一些实施方式中，在沉积第一材料之后，可以执行凹陷蚀刻工艺，例如，以去除沉积到缝隙结构的侧表面上的第一材料。所述凹陷蚀刻还可以部分地或者完全地去除第二凹陷部分中的第一材料。可以在该凹陷蚀刻之后沉积第二材料。
在一些实施方式中，可以从第二凹陷部分部分地去除第一材料，并且可以使第一材料至少保留在第二凹陷部分的上表面上。例如，可以形成通过第二凹陷部分的上表面上的任何保留第一材料形成的层528。由第二材料构成的层530被设置到相应导电层507(以及层528，如果有的话)之上并与之接触(例如，位于其上)，如图5E以及图2E中的3D存储器件203所示。第一材料的两个层，即层528和导电层507可以相互接触或者可以不相互接触，例如，在相应第二凹陷部分的垂直表面上。在一些实施方式中，第一材料的这两个层通过层530隔开。在一些实施方式中，第一材料的这两个层在相应第二凹陷部分的垂直表面上相互接触。在一些实施方式中，第一材料被从第二凹陷部分完全去除，并且第二凹陷部分被单层第二材料填满。层530可以包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳、空气隙或其任何组合。在一些实施方式中，第二材料包括氧化硅。第二材料的沉积可以包括任何适当的薄膜沉积工艺，例如，CVD、PVD、ALD或其任何组合。在一些实施方式中，在第二材料包括(例如，或者是)空气隙时，可以通过不填充或者部分地填充第二凹陷部分形成空气隙。
重新参考图7，方法700进行至操作714，在该操作中，在缝隙结构中形成源极触点结构。图5E示出了对应的结构。
如图5E中所示，在缝隙结构中形成源极触点结构524。任选地，可以执行一种或多种凹陷蚀刻工艺，以去除沉积在缝隙结构的侧壁上的多余材料。该凹陷蚀刻可以包括干法和/或湿法蚀刻工艺。源极触点结构524的材料和制造可以参考对源极触点结构324的描述，这里不再重复该详细描述。
图8示出了根据本公开的一些方面的具有存储器件的示范性系统800的框图。系统800可以是移动电话、台式计算机、膝上型电脑、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者任何其他具有位于其内的存储设备的电子装置。如图8中所示，系统800可以包括主机808和存储器系统802，存储器系统802具有一个或多个存储器件804和存储器控制器806。主机808可以是电子装置的处理器，例如，中央处理单元(CPU)，或者可以是片上系统(SoC)，例如，应用处理器(AP)。主机808可以被配置为向或从存储器件804发送或接收数据。
存储器件804可以是本公开中公开的任何存储器件。如上文详细公开的，存储器件804(例如，NAND闪速存储器件)可以具有位于相应的导电层上的焊盘结构。所述焊盘结构具有由导电材料构成的顶层，所述顶层既如预期一样薄，以便在凹陷蚀刻过程中去除，又如预期一样厚，以提供高导电性。根据一些实施方式，存储器控制器806耦接至存储器件804和主机808，并且被配置为控制存储器件804。存储器控制器806可以管理存储在存储器件804中的数据，并且与主机808通信。例如，存储器控制器806可以耦接至存储器件804(例如，上文描述的3D存储器件200-203中的任何一个)，并且存储器控制器806可以被配置为控制3D存储器件200-203中的任何一个当中的沟道结构的操作，例如，焊盘结构和导电材料上的字线电压的施加。
在一些实施方式中，存储器控制器806被设计为在低占空比环境下工作，比如安全数字(SD)卡、紧致闪存(CF)卡、通用串行总线(USB)闪存驱动器或者在诸如个人计算器、数字相机、移动电话等的电子装置中使用的其他介质。在一些实施方式中，存储器控制器806被设计为在高占空比环境下工作，比如SSD或嵌入式多媒体卡(eMMC)，其被用作诸如智能电话、平板电脑、膝上型电脑等的移动装置的数据存储设备以及企业存储阵列。存储器控制器806可以被配置为控制存储器件804的操作，诸如读取、擦除和编程操作。存储器控制器806还可以被配置为管理与存储在存储器件804当中的或者将被存储到存储器件804当中的数据有关的各种功能，其包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器806被进一步配置为处理与从存储器件804读取的或者被写入到存储器件804的数据有关的纠错码(ECC)。还可以由存储器控制器806执行任何其他适当的功能，例如，对存储器件804格式化。存储器控制器806可以根据特定通信协议与外部装置(例如，主机808)通信。例如，存储器控制器806可以通过各种接口协议(例如，USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等)中的至少一种与外部装置通信。
存储器控制器806和一个或多个存储器件804可以被集成到各种类型的存储器件当中，例如，被包括到同一封装(例如，通用闪速存储(UFS)封装或eMMC封装)内。也就是说，存储器系统802可以被实施并且封装到不同类型的最终电子产品当中。在如图9A所示的一个示例中，存储器控制器806和单个存储器件804可以被集成到存储器卡902内。存储器卡902可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡902可以还包括将存储器卡902与主机(例如，图8中的主机808)耦接起来的存储器卡连接器904。在如图9B所示的另一示例中，存储器控制器806和多个存储器件804可以被集成到SSD906内。SSD 906可以还包括将SSD 906与主机(例如，图8中的主机808)耦接起来的SSD连接器908。在一些实施方式中，SSD 906的存储容量和/或操作速度高于存储器卡902的存储容量和/或操作速度。
可以容易地针对各种应用修改和/或调适前文对具体的实施方式所做的描述。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施方式的含义以及等价方案的范围内。
本公开的广度和范围不应由上述示例性实施方式中的任何示范性实施方式限制，而是仅根据下述权利要求及其等价方案限定。

Claims (45)

1.一种三维(3D)存储器件，包括：
交替的导电层和电介质层，其中，所述导电层和所述电介质层的边缘限定了多个台阶；以及
均位于相应台阶处的相应导电层之上的多个焊盘结构，其中，所述焊盘结构中的每个焊盘结构包括具有第一材料的第一层和具有第二材料的第二层，所述第一层位于所述第二层之上。
2.根据权利要求1所述的3D存储器件，其中，所述第二层位于所述第一层和所述相应导电层之间。
3.根据权利要求1或2所述的3D存储器件，其中，所述第一材料包括导电材料并且所述第二材料包括电介质材料。
4.根据权利要求1-3中的任一项所述的3D存储器件，其中，所述第一材料包括钨。
5.根据权利要求1-4中的任一项所述的3D存储器件，其中，所述第二材料包括氧化硅、氮氧化硅或其组合。
6.根据权利要求1-5中的任一项所述的3D存储器件，其中，在所述多个台阶中的每个台阶处，相应电介质层位于相应导电层上方并与所述相应导电层接触。
7.根据权利要求3所述的3D存储器件，包括覆盖电介质层，所述覆盖电介质层包括位于所述多个台阶之上的多个部分，其中，在所述多个台阶中的每个台阶处，
所述覆盖电介质层的相应部分与所述相应电介质层和所述相应导电层接触；并且
所述第二层包括所述覆盖电介质层的所述部分和所述相应电介质层的部分。
8.根据权利要求6或7所述的3D存储器件，其中，所述第一材料包括钨，并且所述第二材料包括氧化硅。
9.根据权利要求8所述的3D存储器件，其中，所述第一层的厚度小于或等于55nm。
10.根据权利要求6或7所述的3D存储器件，其中，所述焊盘结构还包括具有第三材料的第三层，所述第三层位于所述第一层中并且不同于所述第一材料。
11.根据权利要求10所述的3D存储器件，其中，所述第三材料完全被所述第一层包围。
12.根据权利要求10或11所述的3D存储器件，其中，所述第三材料包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳或其组合。
13.根据权利要求10或11所述的3D存储器件，其中，所述第三材料包括空气隙。
14.根据权利要求10-13中的任一项所述的3D存储器件，其中，所述第一层和所述相应导电层的总厚度大于或等于55nm。
15.根据权利要求1-14中的任一项所述的3D存储器件，还包括多个互连结构，每个所述互连结构穿过所述第一层和所述第二层，并且与所述相应导电层接触。
16.根据权利要求7-15中的任一项所述的3D存储器件，还包括位于所述交替的导电层和电介质层中的沟道结构，其中，所述沟道结构包括高k电介质层、存储器膜和半导体层。
17.根据权利要求1-16中的任一项所述的3D存储器件，还包括在所述交替的导电层和电介质层中延伸的多个支撑结构。
18.一种存储器系统，包括：
三维(3D)存储器件，包括：
交替的导电层和电介质层，其中，所述导电层和所述电介质层的边缘限定了多个台阶；以及
均位于相应台阶处的相应导电层之上的多个焊盘结构，其中，所述焊盘结构中的每个焊盘结构包括具有第一材料的第一层和具有第二材料的第二层，所述第一层位于所述第二层之上；以及
存储器控制器，所述存储器控制器耦接至所述3D存储器件并且被配置为控制所述3D存储器件的操作。
19.根据权利要求18所述的存储器系统，其中，所述第二层位于所述第一层和所述相应导电层之间。
20.根据权利要求18或19所述的存储器系统，其中，所述第一材料包括导电材料并且所述第二材料包括电介质材料。
21.根据权利要求18-20中的任一项所述的存储器系统，其中
所述第一材料包括钨；并且
所述第二材料包括氧化硅、氮氧化硅或其组合。
22.根据权利要求18-21中的任一项所述的存储器系统，包括覆盖电介质层，所述覆盖电介质层包括位于所述多个台阶之上的多个部分，其中，在所述多个台阶中的每个台阶处，
相应电介质层位于相应导电层上方并与所述相应导电层接触；
所述覆盖电介质层的相应部分与所述相应电介质层和所述相应导电层接触；并且
所述第二层包括所述覆盖电介质层的所述部分和相应电介质层的部分。
23.根据权利要求22所述的存储器系统，其中：
所述第一材料包括钨，并且所述第二材料包括氧化硅；并且
所述第一层的厚度小于或等于55nm。
24.根据权利要求22所述的存储器系统，其中，所述焊盘结构还包括具有第三材料的第三层，所述第三材料位于所述第一层中并且不同于所述第一材料。
25.根据权利要求24所述的存储器系统，其中，所述第三材料包括氧化硅、氮化硅、氮氧化硅、多晶硅、碳或其组合。
26.根据权利要求24所述的存储器系统，其中
所述第三材料包括空气隙。
27.根据权利要求24-26中的任一项所述的存储器系统，其中，所述第一层和所述相应导电层的总厚度大于或等于55nm。
28.一种用于形成三维(3D)存储器件的方法，包括：
形成包括交替的牺牲层和电介质层的堆叠结构，所述电介质层和所述牺牲层的边缘限定了多个台阶；
形成均位于相应台阶上的牺牲部分；
形成多个互连结构，每个所述互连结构穿过相应牺牲部分并且与所述相应台阶的相应牺牲层接触；
去除所述牺牲部分和所述牺牲层，以形成多个横向凹陷；以及
向所述横向凹陷中沉积导电材料。
29.根据权利要求28所述的方法，其中：
所述横向凹陷均包括第一凹陷部分以及位于所述第一凹陷部分之上的第二凹陷部分；并且
向所述横向凹陷中沉积所述导电材料包括填充所述第一凹陷部分以及填充所述横向凹陷中的每个横向凹陷的所述第二凹陷部分的至少部分。
30.根据权利要求29所述的方法，其中，沉积所述导电材料包括完全填满所述横向凹陷中的每个横向凹陷的所述第一凹陷部分。
31.根据权利要求29或30所述的方法，其中，沉积所述导电材料包括完全填满所述横向凹陷中的每个横向凹陷的所述第二凹陷部分。
32.根据权利要求29-31中的任一项所述的方法，其中，沉积所述导电材料包括部分地填充所述横向凹陷中的每个横向凹陷的所述第二凹陷部分。
33.根据权利要求28-32中的任一项所述的方法，其中，沉积所述导电材料包括沉积钨、铝、钴、铜、多晶硅或其组合。
34.根据权利要求32或33所述的方法，还包括沉积不同于所述导电材料的第二材料，以填充所述第二凹陷部分。
35.根据权利要求34所述的方法，还包括在沉积所述第二材料之前去除所述第二凹陷部分中的所述导电材料。
36.根据权利要求34或35所述的方法，其中，沉积所述第二材料包括沉积氧化硅、氮化硅、氮氧化硅、多晶硅、碳或其组合。
37.根据权利要求28-36中的任一项所述的方法，还包括在所述电介质层之上形成覆盖电介质层，其中，形成所述牺牲部分包括：
在所述覆盖电介质层之上形成牺牲材料层；以及
去除所述牺牲材料层的部分，以形成均相互断开连接的所述牺牲部分。
38.根据权利要求37所述的方法，其中，所述覆盖电介质层包括氧化硅，并且形成所述覆盖电介质层包括原子层沉积。
39.根据权利要求28-38中的任一项所述的方法，其中，形成所述牺牲部分包括：
蚀刻所述电介质层，以露出均位于相应台阶处的所述牺牲层；
在所述牺牲层之上形成牺牲材料层；以及
去除所述牺牲材料层的部分，以形成均相互断开连接的所述牺牲部分。
40.根据权利要求37-39中的任一项所述的方法，其中，形成均附接在所述相应台阶的相应牺牲层上的所述多个互连结构包括：
形成均与所述相应台阶的相应牺牲部分接触的多个互连开口；
继续对所述互连开口进行蚀刻，使得所述互连开口均与所述相应牺牲层接触；以及
沉积互连结构的材料，使得所述互连结构均延伸穿过所述相应牺牲部分并且附接在所述相应牺牲层上。
41.根据权利要求37-40中的任一项所述的方法，还包括在形成所述台阶之前形成在所述堆叠结构中延伸的沟道结构，其中，形成所述沟道结构包括：
形成在所述堆叠结构中延伸的沟道孔；以及
在所述沟道孔中沉积高k电介质层，在所述高k电介质层之上沉积存储器膜并且在所述存储器膜之上沉积半导体层。
42.根据权利要求28-41中的任一项所述的方法，还包括在形成所述互连结构之后：
在所述交替的牺牲层和电介质层中形成缝隙结构；以及
执行各向同性蚀刻工艺，以去除所述牺牲层和所述牺牲部分，以形成所述横向凹陷。
43.根据权利要求42所述的方法，还包括在形成所述缝隙结构之前形成在所述堆叠结构中延伸的多个支撑结构。
44.根据权利要求43所述的方法，其中，在形成所述互连结构之前形成所述支撑结构。
45.根据权利要求43所述的方法，其中，在形成所述互连结构之后形成所述支撑结构。
CN202210774059.0A 2022-06-17 2022-07-01 具有阶梯结构的三维存储器件及其形成方法 Pending CN117293125A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/843,674 2022-06-17
US17/843,674 US20230413542A1 (en) 2022-06-17 2022-06-17 Three-dimensional memory device having staircase structure and method for forming the same

Publications (1)

Publication Number Publication Date
CN117293125A true CN117293125A (zh) 2023-12-26

Family

ID=89168809

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210774059.0A Pending CN117293125A (zh) 2022-06-17 2022-07-01 具有阶梯结构的三维存储器件及其形成方法

Country Status (2)

Country Link
US (1) US20230413542A1 (zh)
CN (1) CN117293125A (zh)

Also Published As

Publication number Publication date
US20230413542A1 (en) 2023-12-21

Similar Documents

Publication Publication Date Title
US20220302150A1 (en) Three-dimensional memory devices and methods for forming the same
US20220406795A1 (en) Three-dimensional memory device with divided drain select gate lines and method for forming the same
US20220302149A1 (en) Three-dimensional memory devices and methods for forming the same
CN114664851A (zh) 半导体结构及其制备方法、存储器、存储系统和电子设备
US20230413542A1 (en) Three-dimensional memory device having staircase structure and method for forming the same
WO2023108330A1 (en) Three-dimensional memory device with divided drain select gate lines and method for forming the same
WO2023070616A1 (en) Three-dimensional memory device having staircase structure and method for forming the same
TWI840014B (zh) 記憶體裝置、記憶體系統及形成記憶體裝置的方法
US20240107761A1 (en) Three-dimensional memory devices and methods for forming the same
US20240107760A1 (en) Three-dimensional memory devices and methods for forming the same
CN113454780B (zh) 三维存储器器件及其形成方法
US20230157027A1 (en) Three-dimensional memory device and method for forming the same
WO2023087666A1 (en) Three-dimensional memory device and method for forming the same
US20240107762A1 (en) Three-dimensional memory devices and methods for forming the same
US20230413570A1 (en) Three-dimensional memory device and method for forming the same
US20220384475A1 (en) Three-dimensional memory device and method for forming the same
US20240098989A1 (en) Three-dimensional memory devices and methods for forming the same
US20240064978A1 (en) Three-dimensional memory devices, systems, and methods for forming the same
US20230005941A1 (en) Three-dimensional memory devices and methods for forming the same
US20240063140A1 (en) Three-dimensional memory devices, systems, and methods for forming the same
US20240032288A1 (en) Three-dimensional memory device, memory system, and methods for forming the same
WO2024103569A1 (en) Three-dimensional memory devices
US20240224519A1 (en) Memory device containing tsg deck and method of forming the same
TW202415258A (zh) 三維記憶體裝置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination