TWI840014B

TWI840014B - 記憶體裝置、記憶體系統及形成記憶體裝置的方法

Info

Publication number: TWI840014B
Application number: TW111147876A
Authority: TW
Inventors: 王迪; 顧妍; 夏志良; 文犀周; 霍宗亮
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2021-12-13
Filing date: 2022-12-13
Publication date: 2024-04-21

Abstract

一種記憶體裝置包括在基板之上的堆疊結構、在堆疊結構中延伸的通道結構、以及在通道結構之上的介電質層。介電質層包括第一材料。記憶體裝置還可以包括延伸穿過介電質層的漏極選擇閘(DSG)切口結構。DSG切口結構的材料包括不同於第一材料的第二材料。

Description

記憶體裝置、記憶體系統及形成記憶體裝置的方法

本發明涉及半導體製造技術領域，尤其涉及一種記憶體裝置、記憶體系統及形成記憶體裝置的方法。

本發明涉及記憶體裝置及用於形成記憶體裝置的方法。

通過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶體單元縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶體單元的記憶體密度接近上限。

三維(3D)記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於促進記憶體陣列的步驟的外圍電路。

在一個方面，公開了一種記憶體裝置。記憶體裝置包括在基板之上的堆疊結構、在堆疊結構中延伸的通道結構、以及在通道結構之上的介電質層。介電質層包括第一材料。記憶體裝置還可以包括延伸穿過介電質層的DSG切口結構。DSG切口結構的材料包括不同於第一材料的第二材料。

在另一方面，公開了一種記憶體系統。記憶體系統包括被配置為記憶體資料的記憶體裝置。記憶體裝置包括在基板之上的堆疊結構、在堆疊結構中延伸的通道結構、在通道結構之上的介電質層、以及延伸穿過介電質層的DSG切口結構，其中介電質層具有第一材料。DSG切口結構的材料包括不同於第一材料的第二材料。記憶體系統還包括記憶體控制器，其耦合到記憶體裝置並被配置為控制通道結構的步驟。

在又一方面，公開了一種用於形成記憶體裝置的方法。該方法包括：在基板之上形成堆疊結構，形成在堆疊結構中延伸的通道結構，沉積第一材料以在通道結構之上形成介電質層，以及圖案化所述介電質層和所述堆疊結構以形成開口，所述開口穿過介電質層並與堆疊結構的頂部中的導電層接觸。該方法還可以包括將第二材料沉積到開口中以形成DSG切口結構。第二材料不同於第一材料。該方法還可以包括在介電質層中形成與通道結構接觸的觸點。

100:記憶體裝置

110:基板

101:記憶體塊

102:縫隙結構

104:串

106:DSG切口結構

106-1:襯墊層

106-2:蝕刻停止層

106-3:填充物層

108:通道結構

112:觸點

114:介電質層

116:DSG線

118:堆疊介電質層

120:控制閘極線

130:堆疊結構

200:3D記憶體裝置

300:方法

302:步驟

230:堆疊結構

208:通道結構

218:堆疊介電質層

216:DSG線

220:控制閘極線

215:通道插塞

304:步驟

214:介電質層

306:步驟

222:開口

308:步驟

224:襯墊材料層

226:蝕刻停止材料層

206:DSG切口結構

225:襯墊層

228:蝕刻停止層

240:蓋層

232:開口

212:觸點

400:系統

408:主機

404:記憶體裝置

406:記憶體控制器

402:記憶體系統

502:記憶體卡

504:記憶體卡連接器

506:SSD

508:SSD連接器

併入本文並形成說明書一部分的附圖示出了本發明的各方面，並且與描述一起進一步用於解釋本發明並使相關領域的技術人員能夠製作和使用本發明。

圖1A示出了根據本發明的一些方面的例示性3D記憶體裝置的俯視圖。

圖1B示出了根據本發明的一些方面的例示性3D記憶體裝置的截面圖。

圖1C-1E各自示出了根據本發明的一些方面的3D記憶體裝置中的例示性DSG切口結構。

圖2A-2H示出了根據本發明的一些方面的在製造製程的不同階段的例示性3D記憶體裝置的截面。

圖3示出了根據本發明的一些方面的用於形成3D記憶體裝置的例示性方法的流程圖。

圖4示出了根據本發明的一些方面的具有記憶體裝置的例示性系統的框圖。

圖5A示出了根據本發明的一些方面的具有記憶體裝置的例示性記憶體卡的示圖。

圖5B示出了根據本發明的一些方面的具有記憶體裝置的例示性固態驅動器(SSD)的示圖。

將參考附圖描述本發明。

儘管討論了具體的構造和佈置，但是應當理解，這樣做僅出於說明的目的。這樣，在不脫離本發明的範圍的情況下，可以使用其他構造和佈置。而且，本發明還可以用於多種其他應用中。如在本發明中描述的功能和結構特徵可以以未在附圖中具體描繪的方式彼此組合、調整和修改，使得這些組合、調整和修改在本發明的範圍內。

通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如“一”或“所述”的術語可以同樣被理解為傳達單數用法或傳達複數用法。另外，同樣至少部分地取決於上下文，術語“基於”可以被理解為不一定旨在傳達一組排他的因素，並且可以代替地允許存在不一定明確描述的附加因素。

應該容易理解，本發明中“上”、“上方”和“之上”的含義應該以最廣義的方式解釋，使得“上”不僅意味著直接在某物“上”，而且還包括在某物“上”並且其間具有中間特徵或層的含義，並且“上方”或“之上”不僅意味著在某物“上方”或“之上”的含義，還可以包括在某物“上方”或“之上”並且其間沒有中間特徵或層(即，直接在某物上)的含義。

此外，為了便於描述，在本文中可以使用諸如“下面”、“下方”、“下部”、“上方”、“上部”等空間相對術語，以描述一個元件或特徵相對於另一個(或多個)元件或特徵的如圖中所示的關係。除了在圖中描述的取向之外，空間相對術語還旨在涵蓋裝置在使用或步驟中的不同取向。設備可以以其他方式定向(旋轉90度或以其他取向)，並且本文中使用的空間相對描述語可以類似地被相應地解釋。

如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構之上延伸，或者可以具有小於下層或上層結構的範圍。此外，層可以是均質或非均質連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間、或在連續結構的頂表面和底表面處的任何一對水平面之間。層可以水準、垂直和/或沿著錐形表面延伸。基板可以是層，可以在其中包括一個或多個層，和/或可以在其上、上方和/或下方具有一個或多個層。層可以包括多層。例如，互連層可以包括一個或多個導體和接觸層(在其中形成互連線和/或過孔觸點)和一個或多個介電質層。

如本文所使用的，術語“基板”是指在其上添加後續材料層的材料。基板本身可以被圖案化。添加到基板頂部的材料可以被圖案化或可以保持未圖案化。此外，基板可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基板可以由諸如玻璃、塑膠、或藍寶石晶圓的非導電材料製成。

如本文中所使用，術語“3D記憶體裝置”是指在橫向取向的基板上具有垂直取向的記憶體單元電晶體串(在本文中被稱為“記憶體串”，例如NAND記憶體串)，使得記憶體串相對於基板在垂直方向上延伸的半導體裝置。

在一些3D記憶體裝置(例如3D NAND記憶體裝置)中，記憶體單元形成在功能通道結構中，該功能通道結構在交錯的堆疊導電層和堆疊介電質層的堆疊結構中延伸。隨著對更高容量的需求不斷上升，通道結構現在具有更緊湊的橫向佈置，以增加記憶體單元的數量/密度，從而增加3D記憶體裝置的容量。增加容量的一種方法是在3D記憶體裝置的記憶體塊中分配更多的功能通道結構。例如，代替9行，可以將12行或16行功能通道結構佈置在記憶體塊中。另外或替代地，另一種方式是減少虛設通道結構的數量以在記憶體塊中形成更多的功能通道結構。通常，在虛設通道結構中不形成記憶體單元。

為了步驟3D記憶體裝置，記憶體單元被劃分成記憶體塊，這些記憶體塊被進一步劃分成串。例如，通常在記憶體塊中的相鄰串之間形成漏極選擇閘(DSG)切口結構以斷開不同串中的DSG。然後可以在各種步驟中通過相應的DSG選擇串。DSG切口結構通常形成在虛設通道結構上方。為了減少虛設通道結構的數量，不形成虛設通道結構，並且DSG切口結構形成在串之間，同時位於功能通道結構上方。DSG切口結構與一行功能通道結構和一串的一個或多個DSG接觸，使得相鄰串的DSG被斷開。在垂直方向上，DSG切口結構與通道結構(例如通道結構的漏極)部分重疊。

在堆疊結構中形成DSG切口結構之後，在功能通道結構上方形成與功能通道結構接觸的觸點，例如通道觸點。在步驟期間，觸點可以在功能通道結構上施加漏極電壓。觸點通常形成在功能通道結構之上的介電質層中。與功能通道結構接觸的介電質層和DSG切口結構通常具有相同的介電質材料，例如氧化矽。為了形成觸點，首先在介電質層中形成開口以暴露功能通道結構的下面的漏極，並且在開口中沉積導電材料。在垂直方向上，開口通常與DSG切口結構部分重疊。因為介電質層和DSG切口結構具有相同的材料，用於形成開口的蝕刻劑經常過度蝕刻DSG切口結構，從而在功能通道結構中產生不期望蝕刻的區域。然後，導電材料可能會沉積在該不期望蝕刻的區域中，從而導致諸如短路和/或洩漏之類的問題。

本發明提供了具有包含蝕刻停止材料的DSG切口結構的3D記憶體裝置以及形成DSG切口結構的製造製程。蝕刻停止材料是與通道結構之上的介電質層不同的材料。例如，介電質層包括氧化矽，而蝕刻停止材料包括氮化矽。在一些實施方式中，蝕刻停止材料由氮化矽組成。在一些實施方式中，蝕刻停止材料包括氮化矽、氧化矽和/或氣隙。在形成觸點的開口的形成期間，期望蝕刻停止材料的蝕刻速率低於介電質層的蝕刻速率。開口的底表面因此可以停止在DSG切口結構上，而不是延伸到通道結構中。與DSG切口結構接觸的通道結構因此在觸點的形成過程中不易受到過度蝕刻。短路和/或洩漏因此不太可能在本文公開的3D記憶體裝置中發生。

圖1A示出了根據本發明的一些方面的3D記憶體裝置100的俯視圖。圖1B示出了根據本發明的一些方面的沿A-A’方向的3D記憶體裝置100的截面圖。為了說明的目的，圖1B中僅描繪了3D記憶體裝置的部分。一起描述圖1A和圖1B。

3D記憶體裝置100可以包括基板110，基板110可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或任何其他合適的材料。在一些實施方式中，基板110是減薄基板(例如，半導體層)，其通過研磨、蝕刻、化學機械研磨(CMP)或其任何組合而被減薄。注意，在圖1A和圖1B中包括x軸、y軸和z軸以進一步示出3D記憶體裝置100中的部件的空間關係。3D記憶體裝置100的基板110包括在x方向和y方向(即橫向方向)上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所用，當3D記憶體裝置(例如，3D記憶體裝置100)的基板(例如，基板110)在z方向(即，垂直方向)上位於3D記憶體裝置的最低平面中時，在z方向上3D記憶體裝置的一個部件(例如，層或裝置)是在另一部件(例如，層或裝置)“上”、“上方”還是“下方”上相對於3D記憶體裝置的基板確定的。在整個本發明中用於描述空間關係的相同概念。

3D記憶體裝置100可以是單片3D記憶體裝置的部分。術語“單片”是指3D記憶體裝置的部件(例如，外圍裝置和記憶體陣列裝置)形成在單個基板上。對於單片3D記憶體裝置，由於外圍裝置處理和記憶體陣列裝置處理的捲繞，製造會遇到額外的限制。例如，記憶體陣列裝置(例如，NAND記憶體串)的製造受到與已經形成或將形成在同一基板上的外圍裝置相關聯的熱預算的限制。

替代地，3D記憶體裝置100可以是非單片3D記憶體裝置的部分，其中部件(例如，外圍裝置和記憶體陣列裝置)可以分別形成在不同的基板上並且然後以例如面對面方式鍵合。在一些實施方式中，記憶體陣列裝置基板(例如，基板110仍然作為鍵合的非單片3D記憶體裝置的基板，並且外圍裝置(例如，包括用於促進3D記憶體裝置100的步驟的任何合適的數位、類比和/或混合信號外圍電路，例如頁緩衝器、解碼器和暫存器；未示出)被翻轉並面向下朝向記憶體陣列裝置(例如，NAND記憶體串)以用於混合鍵合。應理解，在一些實施方式中，記憶體陣列裝置基板(例如，基板110)被翻轉並面向下朝向外圍裝置(未示出)以用於混合鍵合，使得在鍵合的非單片3D記憶體裝置中，記憶體陣列裝置位於外圍裝置上方。記憶體陣列裝置基板(例如，基板110)可以是減薄的基板(其不是鍵合的非單片3D記憶體裝置的基板)，並且非單片3D記憶體裝置的後段製程(BEOL)互連可以形成在減薄的記憶體陣列裝置基板的背面上。

在一些實施方式中，3D記憶體裝置100是NAND快閃記憶體裝置，其中記憶體單元以NAND記憶體串(例如通道結構)的陣列的形式提供，每個NAND記憶體串在基板110上方垂直延伸。圖1A示出了根據本發明的一些方面的3D記憶體裝置100中的記憶體塊101的部分的平面圖。記憶體塊101可以包括佈置在一對縫隙結構102之間的多個記憶體單元(未示出)。佈置成陣列的記憶體單元形成在縫隙結構102之間的多個通道結構108中。3D記憶體裝置100還可以包括一個或多個DSG切口結構106，每個DSG切口結構106位於一對相鄰的串104之間。

如圖1B所示，3D記憶體裝置100可以包括堆疊結構130，以及在z方向上垂直延伸穿過堆疊結構130的多個通道結構108。堆疊結構130可以包括在基板110上方的交錯的堆疊導電層和堆疊介電質層118。堆疊導電層可以包括例如在堆疊結構130的頂部部分上的一條或多條DSG線116，以及多條控制閘極線(例如，字線)120。例如，DSG線116可以是頂部堆疊導電層，並且DSG線的數量可以是1、2、3、4等。堆疊導電層的數量可以是任何合適的正數，例如16、32、64、96、128、256等。堆疊導電層(DSG線116和字線120)可以具有導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。堆疊介電質層118可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。

控制閘極線120和通道結構108的交叉點形成了記憶體單元。3D記憶體裝置100可以包括多個通道結構108(例如，陣列)，其在y方向上位於縫隙結構102之間。在一些實施方式中，通道結構108可以佈置成行，每行在x方向上延伸，並且多個行佈置在y方向上。在一些實施方式中，記憶體塊101包括佈置在y方向上的4×M行通道結構108，M是正整數。例如，記憶體塊101可以包括8行、12行、16行等。在一些實施方式中，如圖1A所示，記憶體塊101包括16行通道結構108。

通道結構108可以包括填充有半導體材料(例如，作為半導體通道)和介電質材料(例如，作為記憶體膜)的通道孔。在一些實施方式中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施方式中，記憶體膜是包括穿隧層、儲存層(也稱為“電荷陷井層”)和阻障層的複合層。在一些實施方式中，通道結構108的剩餘空間可以部分地或完全地填充有填充層，該填充層包括諸如氧化矽的介電質材料。通道結構108可以具有圓柱形狀(例如，柱形形狀)。根據一些實施方式，填充層、半導體通道、穿隧層、儲存層和阻障層以該順序從柱的中心朝向外表面沿徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層的材料可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。在一個例示中，記憶體膜可以包括氧化矽/氮氧化矽(或氮化矽)/氧化矽(ONO)的複合層。

在一些實施方式中，通道結構108可以進一步包括在通道結構108的下部部分(例如，在下端)中的半導體插塞。如本文所用，當基板110被定位在3D記憶體裝置100的最低平面中時，部件(例如，通道結構108)的“上端”是在z方向上離基板110更遠的端部，並且部件(例如，通道結構108)的“下端”是在z方向上更靠近基板110的端部。半導體插塞可以包括半導體材料，例如矽，其可以從基板110在任何合適的方向上外延生長或沉積在基板110之上。應當理解，在一些實施方式中，半導體插塞包括單晶矽，與基板110的材料相同。換句話說，半導體插塞可以包括與基板110的材料相同的外延生長的半導體層。在一些實施方式中，半導體插塞的部分在基板110的頂表面上方並且與半導體通道接觸。半導體插塞可以用作由通道結構108的源極選擇閘控制的通道。應當理解，在一些實施方式中，3D記憶體裝置100不包括半導體插塞，如圖1B所示。

在一些實施方式中，通道結構108進一步包括在通道結構108的上部(例如，在上端)中的通道插塞。通道插塞可以與半導體通道的上端接觸。通道插塞可以包括半導體材料(例如多晶矽)。通過在3D記憶體裝置100的製造期間覆蓋通道結構108的上端，通道插塞可以用作蝕刻停止層以防止蝕刻填充在通道結構108中的介電質，例如氧化矽和氮化矽。在一些實施方式中，通道插塞還用作通道結構108的漏極。

縫隙結構102可以各自在堆疊結構130中垂直地(例如，在z方向上)和橫向地(例如，在x方向上)延伸。縫隙結構102也可以被稱為閘縫隙。在一些實施方式中，可以形成源極接觸結構，作為在通道結構108上施加源極電壓的陣列公共源極(ACS)的部分。縫隙結構102可以與基板110接觸。在一些實施方式中，縫隙結構102中的源極接觸結構可以各自包括介電質間隔體和介電質間隔體中的源極觸點。源極觸點可以導電地連接到基板110。源極觸點可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物、或其任何組合。介電質間隔體可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。

3D記憶體裝置100還可以包括在通道結構108(例如，通道結構108的通道插塞)之上並與通道結構108接觸的介電質層114，以及在介電質層114中的觸點112。觸點112可以與通道結構108(例如，通道結構108的通道插塞/漏極)接觸。介電質層114可以包括單層或多層，並且可以包括一種或多種介電質材料。在一些實施方式中，介電質層114可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。例如，介電質層114可以包括夾在一對氧化矽層之間的氮化矽層。在一些實施方式中，通道結構108的通道插塞(例如，漏極)與氧化矽層接觸。在一些實施方式中，觸點112可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。觸點112可以在步驟期間在通道結構108上施加漏極電壓。

一個或多個DSG切口結構106可以各自在堆疊結構130中垂直地(例如，在z方向上)和橫向地(例如，在x方向上)延伸。DSG切口結構106可以各自位於記憶體塊101的相鄰串104之間。例如，記憶體塊101可以包括16行通道結構108，這些通道結構108被三個DSG切口結構106劃分成四串104。如圖1A和圖1B所示，DSG切口結構106可以與每個串104的第一行中的多個通道結構108接觸。與DSG切口結構106接觸的通道結構108可以是其中形成記憶體單元的功能通道結構。DSG切口結構106也可以與相鄰串104之一中的一個或多個堆疊導電層接觸，使得這些堆疊導電層將一個串104與另一串104斷開/將一個串104與另一串104絕緣。與DSG切口結構106接觸的堆疊導電層可以稱為DSG線116。每個串104中的DSG線116的部分可以形成相應串104的DSG，並且可以在DSG上施加閘極選擇電壓以用於在步驟中選擇相應的串104。在一些實施方式中，取決於設計，DSG線116的數量可以是1、2、3、4或其他合適的正數。在一些實施方式中，每個串104中的DSG可以位於堆疊結構130的頂部部分並且可以被稱為頂部選擇閘極(TSG)。在一些實施方式中，如圖1A所示，DSG切口結構106與相鄰的兩行通道結構108接觸。為了便於說明，在本發明中，作為例示，DSG切口結構被描繪為與圖1B-1E和圖2A-2H中的一個通道結構接觸。

DSG切口結構106可以包括與介電質層114不同的材料。在一些實施方式中，DSG切口結構106可以包括可以在觸點112的形成中用作蝕刻停止層的介電質材料。在一些實施方式中，用於形成其中觸點112位於其中的開口的蝕刻劑在介電質層114上比在DSG切口結構106上具有更高的蝕刻速率。例如，介電質層114相對於DSG切口結構106的蝕刻選擇比可以大於1。在一些實施方式中，介電質層114包括氧化矽，並且DSG切口結構106的材料包括氮化矽。

圖1C-1E各自示出了根據本發明的一些方面的DSG切口結構106的結構。在一個例示中，如圖1C所示，DSG切口結構106的材料可以包括氮化矽。在一些實施方式中，DSG切口結構106包括蝕刻停止層，例如氮化矽層。在另一個例示中，如圖1D所示，DSG切口結構106可以包括襯墊層106-1和被襯墊層106-1包圍並且與襯墊層106-1接觸的蝕刻停止層106-2。襯墊層106-1可以與通道結構108和DSG線116接觸。蝕刻停止層106-2的頂表面可以與介電質層114的頂表面共面。在一些實施方式中，襯墊層106-1包括氧化矽，並且蝕刻停止層106-2的材料包括氮化矽。在另一個例示中，如圖1E所示，DSG切口結構106可以包括襯墊層106-1、被襯墊層106-1包圍並與襯墊層106-1接觸的蝕刻停止層106-2、以及被蝕刻停止層106-2包圍並與蝕刻停止層106-2接觸(例如，在蝕刻停止層106-2中)的填充物層106-3。填充物層106-3的材料可以不同於蝕刻停止層106-2的材料。例如，填充物層106-3可以包括氧化矽、氮氧化矽或氣隙。在一些實施方式中，填充物層106-3包括氣隙。在圖1D和圖1E所示的例示中，襯墊層106-1的厚度可以在2nm到8nm之間的範圍內(例如，2nm、3nm、5nm、7nm、8nm)。例如，襯墊層106-1的厚度可以是大約5nm。

圖2A-2H示出了根據本發明的一些方面的在製造製程的不同階段的3D記憶體裝置200的截面。圖3示出了根據本發明的一些方面的用於形成3D記憶體裝置200的例示性方法300的流程圖。3D記憶體裝置200可以是3D記憶體裝置100的例示。出於說明的目的，將一起討論圖2A-2H和方法300。可以理解，方法300中所示的步驟不是窮舉的，並且可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以不同於圖2A-2H和圖3所示的循序執行。

方法300開始於步驟302，其中在基板之上形成堆疊結構，並且在堆疊結構中形成通道結構。圖2A示出了相應的結構。

如圖2A所示，堆疊結構230形成在基板(未示出)之上，並且通道結構208可以形成為在堆疊結構230中垂直延伸。堆疊結構230可以包括與多個堆疊介電質層218交錯的多個堆疊導電層(例如，DSG線216和控制閘極線220)。

為了形成堆疊結構230，將多個第一材料層和多個第二材料層沉積在基板上以堆疊在基板上方。在“後閘極”製程中，可以在基板上方形成具有多個交替的堆疊介電質層和堆疊犧牲層的介電質堆疊體(未示出)。堆疊介電質層和堆疊犧牲層可以在基板之上形成多個堆疊介電質/犧牲層對。隨後可以執行閘極替換製程以在堆疊結構230中形成堆疊導電層。在一些實施方式中，基板可以包括矽基板。堆疊介電質層和堆疊犧牲層可以包括不同的材料。在一些實施方式中，每個堆疊介電質層可以包括氧化矽層，並且每個堆疊犧牲層的材料可以包括氮化矽層。介電質堆疊體可以通過一種或多種薄膜沉積製程形成，所述製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。在一些實施方式中，通過在基板上沉積諸如氧化矽的介電質材料，在基板和介電質堆疊體之間形成了接墊氧化物層(未示出)。

在“先閘極”製程中，可以在基板之上形成交錯的堆疊導電層和堆疊介電質層的堆疊體，並且不需要閘極替換製程。每個堆疊導電層可以包括多晶矽層，並且每個堆疊介電質層可以包括氧化矽層。堆疊體可以通過一種或多種薄膜沉積製程形成，所述製程包括但不限於CVD、PVD、ALD或其任何組合。在一些實施方式中，交錯的第一材料層和第二材料層可以經歷修整製程，其中第一材料層和第二材料層被反復圖案化以在堆疊結構230的一側或多側上形成階梯結構。修整製程可以包括光刻和蝕刻製程(例如，濕法蝕刻和/或乾法蝕刻)。

通道結構208可以形成為在z方向上延伸穿過堆疊結構230(例如，介電質堆疊體)。通道結構208可以包括在通道結構208(或堆疊結構230)的頂部部分處的通道插塞215(例如，通道結構208的漏極)。通道插塞215可以包括多晶矽和/或金屬，並且可以隨後導電連接到在通道結構208上施加漏極電壓的觸點。在一些實施方式中，可以執行蝕刻製程以形成垂直延伸穿過交錯的堆疊介電質/犧牲層對的多個通道孔。在一些實施方式中，用於形成通道孔的製造製程可以包括濕法蝕刻和/或乾法蝕刻，例如深度反應離子蝕刻(DRIE)。在一些實施方式中，通道孔可以進一步延伸到基板的頂部部分中。在形成通道孔之後，在一些實施方式中，可以執行外延步驟，例如選擇性外延生長步驟，以在通道孔的底部形成半導體插塞。可以在通道孔中形成包括穿隧層、儲存層、阻障層和半導體通道的記憶體膜。可選地，可以在通道孔中形成填充層。在一些實施方式中，通道結構208可以不包括半導體插塞。記憶體膜、半導體通道和填充層的沉積可以包括任何合適的薄膜沉積製程，例如CVD、PVD、ALD或其任何組合。通道插塞215的沉積可以包括CVD、PVD、ALD、電鍍、化學鍍或其任何組合。

可以形成在z方向上延伸穿過堆疊結構230的多個閘縫隙(未示出)。返回參考圖1A，其中形成源極接觸結構的閘縫隙可以在x方向上橫向延伸。閘縫隙可以與基板的頂部部分接觸或延伸到基板的頂部部分中。在一些實施方式中，用於形成閘縫隙的製造製程可以包括濕法蝕刻和/或乾法蝕刻，例如深度反應離子蝕刻(DRIE)。

在後閘極製程中，可以執行非等向性蝕刻製程以去除堆疊犧牲層並形成多個橫向凹陷。可以執行諸如CVD、PVD和/或ALD的一種或多種薄膜沉積製程以在橫向凹陷中形成多個堆疊導電層。在一些實施方式中，堆疊導電層包括W。

然後可以在每個閘縫隙中形成源極接觸結構(例如，返回參考縫隙結構102中的源極接觸結構)。源極接觸結構可以包括介電質間隔體(例如，氧化矽)和在介電質間隔體中的源極觸點(例如，W)。介電質間隔體的形成可以包括一種或多種薄膜沉積製程，例如CVD、PVD和/或ALD。源極觸點的形成可以包括CVD、PVD、ALD、電鍍、化學鍍或其任何組合。

方法300進行到步驟304，其中沉積第一材料以在通道結構之上形成介電質層。圖2A示出了相應的結構。

如圖2A所示，在形成堆疊結構230和通道結構208之後，在通道結構208之上形成與通道結構208接觸的介電質層214。介電質層214的形成可以包括第一材料(例如氧化矽)的沉積。在一些實施方式中，具有單層或多層的介電質層214包括氧化矽、氮化矽和/或氮氧化矽。在一些實施方式中，介電質層214包括夾在一對氧化矽層之間的氮化矽層。在一些實施方式中，通道結構208(例如，通道結構208的漏極)與作為介電質層214的部分的氧化矽層接觸。介電質層214的形成可以包括一種或多種薄膜沉積製程，例如CVD、PVD和/或ALD。

方法300進行到步驟306，其中對介電質層和堆疊結構進行圖案化以形成開口，該開口穿過介電質層並且在堆疊結構的頂部部分處的一個或多個堆疊導電層接觸。圖2B示出了相應的結構。

如圖2B所示，在形成介電質層214之後，形成穿過介電質層214並進入堆疊結構230中的開口222。開口222可以與通道結構208的頂部部分接觸並與堆疊結構230的頂部部分處的一個或多個堆疊導電層接觸。例如，在x-y平面中，開口222可以與通道結構208和一個或多個堆疊導電層部分重疊。開口222可以將一個或多個堆疊導電層與通道結構208斷開。通道插塞215的至少一部分保持完整以用於隨後與觸點的導電連接。在一些實施方式中，開口222位於通道結構208和一個或多個堆疊導電層之間，並且開口222的底表面可以在一個或多個堆疊導電層的底表面下方。通過開口222斷開的堆疊導電層的數量可以是1、2、3、4等。斷開的堆疊導電層可以形成DSG線216，並且DSG線216下方的堆疊導電層可以包括控制閘極線220。在一些實施方式中，開口222的形成包括光刻製程和蝕刻製程(例如，濕法蝕刻和/或乾法蝕刻)。

方法300進行到步驟308，其中將第二材料沉積到開口中以形成DSG切口結構。圖2C-2E示出了相應的結構。

在形成開口222之後，可以將第二材料沉積到開口222中以形成DSG切口結構。第二材料可以包括氮化矽，其可以在介電質層214的後續蝕刻中用作蝕刻停止材料。在一些實施方式中，第二材料還包括其他非導電材料，例如其他介電質材料和/或氣隙。在一些實施方式中，第二材料由氮化矽組成，並且第二材料的沉積可以包括一種或多種薄膜沉積製程，例如CVD、PVD和/或ALD。在沉積之後執行平坦化製程，例如化學機械研磨(CMP)和/或凹陷蝕刻，以去除介電質層214之上的任何多餘沉積材料。

作為例示，圖2C-2E示出了第二材料包括氮化矽和氧化矽的結構。如圖2C所示，可以將適當材料(例如氧化矽)的襯墊材料層224沉積到開口222中。在一些實施方式中，襯墊材料層224具有2nm到8nm的厚度，例如5nm，並且可以是使用ALD沉積的。襯墊材料層224可以覆蓋開口222的底表面和側表面。如圖2D所示，蝕刻停止材料層226可以沉積在襯墊材料層224之上以填充開口222。蝕刻停止材料層226的沉積可以包括一種或多種薄膜沉積製程，例如CVD、PVD和/或ALD。在一些實施方式中，在蝕刻停止材料層226中形成氣隙(未示出)。氣隙的形成可以包括任何適當的製造製程，例如快速熱密封。氣隙可以被蝕刻停止材料層226包圍，例如密封。

如圖2E所示，在蝕刻停止材料層226的沉積之後執行平坦化製程，例如CMP和/或凹陷蝕刻，以去除介電質層214之上的任何多餘的沉積材料。可以形成DSG切口結構206，其具有襯墊層225(例如氧化矽)和蝕刻停止層228(例如氮化矽)。襯墊層225可以在蝕刻停止層228的底表面和側表面處包圍蝕刻停止層228。在一些實施方式中，DSG切口結構206的頂表面可以與介電質層214共平面。

方法300進行到步驟310，其中在介電質層中形成觸點，觸點與通道結構接觸。圖2F-2H示出了相應的結構。

如圖2F所示，在形成DSG切口結構206之後，可以在介電質層214和DSG切口結構206之上形成蓋層240。蓋層240可以至少覆蓋DSG切口結構206和通道結構208。在一些實施方式中，蓋層240包括諸如氧化矽的介電質材料，並且可以使用諸如CVD、PVD和/或ALD的一種或多種薄膜沉積製程來沉積。

如圖2G所示，可以在蓋層240和介電質層214中形成開口232。開口232可以延伸穿過介電質層214並且與通道結構208(例如，通道插塞215)接觸。在一些實施方式中，開口232可以與DSG切口結構206接觸，例如，部分地落在DSG切口結構206上，如圖2G所示。蝕刻停止層228的至少頂表面可以通過蝕刻而被暴露以形成開口232。襯墊層225的與開口232接觸的部分可以或可以不通過形成開口232的蝕刻製程而被部分去除。在一些實施方式中，襯墊層225可以完全或部分保留在開口232中的蝕刻停止層228上。例如，當襯墊層225在開口232中被完全或部分去除時，側表面蝕刻停止層228可以暴露在開口232中。在另一例示中，當襯墊層225被完全保留時，蝕刻停止層228的側表面被開口232中的襯墊層225覆蓋。在一些實施方式中，由於襯墊層225的厚度理想地較薄，蝕刻停止層228仍然防止通道結構208的蝕刻。通道結構208因此在開口232的形成期間不易受到損壞。在一些實施方式中，開口232的形成包括光刻製程和蝕刻製程(例如，乾法蝕刻和/或濕法蝕刻)。

如圖2H所示，沉積導電材料以填充開口232，並形成觸點212。觸點212可以在蓋層240中延伸，穿過介電質層214，並且與通道結構208的通道插塞215接觸。在一些實施方式中，如果襯墊層225在開口232中被部分或全部去除，則觸點212與蝕刻停止層228的側表面接觸。在一些實施方式中，如果襯墊層225完全保留在蝕刻停止層228的側表面上，則觸點212與頂表面上而不是側表面上的蝕刻停止層228接觸。在一些實施方式中，導電材料包括鎢(W)，並且沉積包括CVD、PVD、ALD、電鍍、化學鍍或其任何組合。在一些實施方式中，在沉積鎢之前，在開口232的側表面上沉積粘合層，例如氮化鈦(TiN)。在一些實施方式中，粘合劑層的沉積包括CVD、PVD、ALD或其任何組合。

圖4示出了根據本發明的一些方面的具有記憶體裝置的例示性系統400的框圖。系統400可以是手機、桌上型電腦、筆記本電腦、平板電腦、車載電腦、遊戲機、印表機、定位裝置、可穿戴電子裝置、智慧感測器、虛擬實境(VR)裝置、增強實境(AR)裝置、或其中具有存放裝置的任何其他適當的電子裝置。如圖4所示，系統400可以包括主機408和具有一個或多個記憶體裝置404和記憶體控制器406的記憶體系統402。主機408可以是電子裝置的處理器(例如中央處理單元(CPU))或片上單晶片(SoC)(例如應用處理器(AP))。主機408可以被配置為向記憶體裝置404發送資料或從記憶體裝置404接收資料。

記憶體裝置404可以是本發明中公開的任何記憶體裝置。如上文詳細公開的，諸如NAND快閃記憶體裝置的記憶體裝置404可以具有一個或多個具有蝕刻停止材料的DSG切口結構。根據一些實施方式，記憶體控制器406耦合到記憶體裝置404和主機408並且被配置為控制記憶體裝置404。記憶體控制器406可以管理儲存在記憶體裝置404中的資料並且與主機408通信。例如，記憶體控制器406可以耦合到記憶體裝置404，例如上述的3D記憶體裝置100，並且記憶體控制器406可以被配置為通過DSG線116控制3D記憶體裝置100的通道結構108的步驟。

在一些實施方式中，記憶體控制器406被設計為用於在低占空比環境中步驟，例如安全數位(SD)卡、緊湊型快閃記憶體(CF)卡、通用序列匯流排(USB)快閃記憶體驅動器、或其他用於電子裝置(例如個人電腦、數位相機、行動電話等)中的介質。在一些實施方式中，記憶體控制器406被設計為用於在高工作週期比環境SSD或者被用作移動裝置(例如智慧手機、平板電腦、筆記本電腦等)和企業記憶體陣列的資料存放裝置的嵌入式多媒體卡(eMMC)中步驟。記憶體控制器406可以被配置為控制記憶體裝置404的步驟，例如讀取、擦除和程式設計步驟。記憶體控制器406還可以被配置為針對已儲存或將要儲存在記憶體裝置404中的資料來管理各種功能，包括但不限於壞塊管理、垃圾收集、邏輯到物理位址轉換、損耗均衡。在一些實施方式中，記憶體控制器406還被配置為針對從記憶體裝置404讀取或寫入到記憶體裝置404的資料來處理錯誤校正碼(ECC)。記憶體控制器406也可以執行任何其他合適的功能，例如，對記憶體裝置404進行格式化。記憶體控制器406可以根據特定的通信協定與外部裝置(例如，主機408)進行通信。例如，記憶體控制器406可以通過各種介面協定中的至少一種與外部裝置通信，所述各種介面協定例如是USB協定、MMC協定、外圍部件互連(PCI)協議、PCI-快速(PCI-E)協定、高級技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦小型介面(SCSI)協定、增強型小型磁片介面(ESDI)協定、整合開發環境(IDE)協定、Firewire協定等。

記憶體控制器406和一個或多個記憶體裝置404可以集成到各種類型的記憶體裝置中，例如，被包括在同一封裝中，例如通用快閃記憶體(UFS)封裝或eMMC封裝。即，可以實施記憶體系統402並將其封裝到不同類型的最終電子產品中。在如圖5A所示的一個例示中，記憶體控制器406和單個記憶體裝置404可以集成到記憶體卡502中。記憶體卡502可以包括PC卡(PCMCIA，國際個人電腦記憶卡協會)、CF卡、智慧媒體(SM)卡、記憶體棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。記憶體卡502還可以包括將記憶體卡502與主機(例如，圖4中的主機408)耦合的記憶體卡連接器504。在如圖5B所示的另一例示中，記憶體控制器406和多個記憶體裝置404可以集成到SSD 506中。SSD 506還可以包括將SSD 506與主機(例如，圖4中的主機408)耦接的SSD連接器508。在一些實施方式中，SSD 506的記憶體容量和/或步驟速度大於記憶體卡502的記憶體容量和/或步驟速度。

根據本發明的一個方面，一種記憶體裝置包括在基板之上的堆疊結構、在堆疊結構中延伸的通道結構、以及在通道結構之上的介電質層。介電質層包括第一材料。記憶體裝置還可以包括延伸穿過介電質層的DSG切口結構。DSG切口結構的材料包括不同於第一材料的第二材料。

在一些實施方式中，DSG切口結構與通道結構和多個導電層中的DSG接觸。

在一些實施方式中，第一材料相對於第二材料的蝕刻選擇比大於1。

在一些實施方式中，第一和第二材料均包括相應的介電質材料。

在一些實施方式中，第一材料包括氧化矽，並且第二材料包括氮化矽。

在一些實施方式中，DSG切口結構不包括氧化矽。

在一些實施方式中，DSG切口結構的材料包括氮化矽。

在一些實施方式中，DSG切口結構的材料包括襯墊氧化矽層和由襯墊氧化矽層包圍的氮化矽層。

在一些實施方式中，襯墊氧化矽層的厚度在2nm至8nm的範圍內。

在一些實施方式中，DSG切口結構的材料包括由襯墊氧化矽層包圍的氮化矽層，以及由氮化矽層包圍的氣隙。

在一些實施方式中，記憶體裝置還包括在橫向方向上延伸的一對源極接觸結構和在這對源極接觸結構之間的記憶體塊。記憶體塊包括在源極接觸結構之間的多個通道結構中的多個記憶體單元。記憶體塊包括彼此相鄰的一對串。每個所述串在橫向方向上包括多行通道結構。在橫向方向上延伸的DSG切口結構位於所述對串之間，並與所述多行通道結構中的一行通道結構接觸。

在一些實施方式中，每個所述串包括四行通道結構。

在一些實施方式中，記憶體塊包括四串。四串中的每串包括在橫向方向上延伸的四行通道結構。

根據本發明的另一方面，一種記憶體系統包括被配置為記憶體資料的記憶體裝置。該記憶體裝置包括在基板之上的堆疊結構、在堆疊結構中延伸的通道結構、在通道結構之上的介電質層、以及延伸穿過介電質層的DSG切口結構，其中介電質具有第一材料。DSG切口結構的材料包括不同於第一材料的第二材料。記憶體系統還包括記憶體控制器，其耦合到記憶體裝置並被配置為控制通道結構的步驟。

根據本發明的另一方面，一種用於形成記憶體裝置的方法包括：在基板之上形成堆疊結構，形成在堆疊結構中延伸的通道結構，沉積第一材料以在通道結構之上形成介電質層，以及對介電質層和堆疊結構進行圖案化以形成開口，開口穿過介電質層並與堆疊結構的頂部部分中的導電層接觸。該方法還可以包括將第二材料沉積到開口中以形成DSG切口結構。第二材料不同於第一材料。該方法還可以包括在介電質層中形成與通道結構接觸的觸點。

在一些實施方式中，開口與通道結構接觸。

在一些實施方式中，沉積第一材料包括沉積氧化矽。

在一些實施方式中，沉積第二材料以形成DSG切口結構的材料包括沉積氮化矽。

在一些實施方式中，沉積第二材料以形成DSG切口結構的材料包括沉積氮化矽以填充開口。

在一些實施方式中，沉積第二材料以形成DSG切口結構的材料包括：在開口中沉積襯墊氧化物層，襯墊氧化物層與開口的表面接觸；以及沉積氮化矽層以填充開口。

在一些實施方式中，襯墊氧化物層的沉積包括ALD。

在一些實施方式中，沉積第二材料以形成DSG切口結構的材料包括在開口中沉積襯墊氧化物層。襯墊氧化層與開口的表面接觸。沉積第二材料還可以包括在襯墊氧化物層之上沉積氮化矽層，以及在氮化矽層的沉積期間在氮化矽層中形成氣隙。

在一些實施方式中，在介電質層中形成觸點包括：蝕刻介電質層以形成與通道結構和DSG切口結構接觸的另一開口，以及沉積導電材料以填充該另一開口。

在一些實施方式中，DSG切口結構是介電質層的蝕刻的蝕刻停止層。

在一些實施方式中，在介電質層的蝕刻中，第二材料上的蝕刻速率低於第一材料上的蝕刻速率。

特定實施方式的前述描述可以容易地被修改和/或改編以用於各種應用。因此，基於本文提出的教導和指導，這樣的改編和修改旨在處於所公開的實施方式的等同物的含義和範圍內。

本發明的廣度和範圍不應由任何上述例示性實施方式來限制，而應僅根據所附請求項及其等同物來限定。