TWI788837B - 三維記憶體元件及其形成方法 - Google Patents

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Abstract

公開了三維(3D)記憶體元件及其形成方法。在某些方面中，3D記憶體元件包括：堆疊層結構，堆疊層結構包括交替的導電層和介電質層；通道結構，通道結構延伸穿過堆疊層結構；以及摻雜半導體層，摻雜半導體層包括板和從板延伸到通道結構中的插塞。通道結構包括記憶體膜和半導體通道。半導體通道包括摻雜部分，並且半導體通道的摻雜部分的部分在第一方向上延伸超過堆疊層結構。半導體通道的摻雜部分外接摻雜半導體層的插塞。

Description

三維記憶體元件及其形成方法
本公開涉及三維(3D)記憶體元件及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製造製程將平面記憶體單元縮放到了更小的大小。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰並且成本高昂。結果，用於平面記憶體單元的記憶體密度接近上限。
3D記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制去往和來自記憶體陣列的信號的週邊元件。
在一個方面中，一種3D記憶體元件包括：堆疊層結構，堆疊層結構包括交替的導電層和介電質層；通道結構，通道結構延伸穿過堆疊層結構；以及摻雜半導體層，摻雜半導體層包括板和從板延伸到通道結構中的插塞。通道結構包括記憶體膜和半導體通道。半導體通道包括摻雜部分，並且半導體通道的摻雜部分的部分在第一方向上延伸超過堆疊層結構。半導體通道的摻雜部分 外接摻雜半導體層的插塞。
在另一方面中，一種3D記憶體元件包括：堆疊層結構，堆疊層結構包括交替的導電層和介電質層；摻雜半導體層；以及通道結構，通道結構延伸穿過堆疊層結構。通道結構包括記憶體膜和半導體通道。通道結構包括記憶體膜和半導體通道。半導體通道包括摻雜部分。通道結構在第一方向上延伸超過堆疊層結構並且與摻雜半導體層接觸。半導體通道包括摻雜部分，摻雜部分在與第一方向相反的第二方向上延伸超過導電層中的一個導電層。
在又一方面中，提供了一種用於形成3D記憶體元件的方法。在基底上方形成填充層。在填充層上方形成堆疊層結構。形成通道結構，通道結構延伸穿過堆疊層結構和填充層。通道結構包括記憶體膜和半導體通道。依次去除基底和通道結構的延伸超過填充層的部分，以暴露半導體通道的部分。形成摻雜半導體層，摻雜半導體層與半導體通道的暴露部分接觸。局部地活化摻雜半導體層和半導體通道的與摻雜半導體層接觸的部分。
在再一方面中，一種系統包括被配置為存儲資料的3D記憶體元件以及耦合到3D記憶體元件並且被配置為控制3D記憶體元件的記憶體控制器。3D記憶體元件包括：堆疊層結構，堆疊層結構包括交替的導電層和介電質層；通道結構，通道結構延伸穿過堆疊層結構；以及摻雜半導體層，摻雜半導體層包括板和從板延伸到通道結構中的插塞。通道結構包括記憶體膜和半導體通道。半導體通道包括摻雜部分，並且半導體通道的摻雜部分的部分在第一方向上延伸超過堆疊層結構。半導體通道的摻雜部分外接摻雜半導體層的插塞。
100:3D記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106:鍵合介面
108:週邊電路
110:鍵合層
111:鍵合觸點
112:鍵合層
113:鍵合觸點
114:記憶體堆疊層
116:堆疊導電層
118:堆疊介電質層
120:填充層
121:板
122:摻雜半導體層
123:插塞
124:通道結構
126:記憶體膜
127:帽蓋層
128:半導體通道
128a:摻雜部分
128b:未摻雜部分
129:通道插塞
130:絕緣結構
132:源極觸點
133:互連層
134:ILD層
136:重分佈層
138:鈍化層
140:接觸焊盤
142:觸點
144:觸點
146:週邊觸點
148:週邊觸點
150:局部觸點
152:字元線局部觸點
160:3D記憶體元件
203:字元線
302:載體基底
303:第一停止層
304:第二停止層
306:填充層
308:介電質堆疊層
310:堆疊介電質層
312:犧牲層
314:通道結構
315:穿隧層
316:存儲層
317:阻障層
318:半導體通道
319:帽蓋層
320:縫隙
321:凹陷
322:橫向凹陷
330:記憶體堆疊層
332:閘極介電質層
334:介電質帽蓋層
336:絕緣結構
338:週邊觸點
340:週邊觸點
342:字元線局部觸點
344:局部觸點
346:鍵合層
348:鍵合層
350:矽基底
352:週邊電路
354:鍵合介面
356:ILD層
358:源極接觸開口
360:摻雜半導體層
361:接觸開口
362:間隔物
363:接觸開口
370:導電層
371:間隔物層
500:方法500
502:操作502
504:操作504
506:操作
508:操作
510:操作
512:操作
514:操作
516:操作
600:方法
602:操作
604:操作
606:操作
608:操作
610:操作
612:操作
700:系統
702:儲存系統
704:3D記憶體元件
706:記憶體控制器
708:主機
802:記憶體卡
804:記憶體卡連接器
806:固態硬碟
併入本文並且形成說明書的一部分的圖式示出了本公開的方面，並且與描 述一起進一步用於解釋本公開的原理並且使相關領域的具有通常知識者能夠製成和使用本公開。
圖1A示出了根據本公開的一些方面的示例性3D記憶體元件的截面的側視圖。
圖1B示出了根據本公開的一些方面的另一示例性3D記憶體元件的截面的側視圖。
圖2示出了根據本公開的一些方面的圖1A中的3D記憶體元件中的示例性通道結構的截面的放大側視圖。
圖3A-圖3O示出了根據本公開的一些方面的用於形成示例性3D記憶體元件的製造製程。
圖4A-圖4C示出了根據本公開的一些方面的用於形成另一示例性3D記憶體元件的製造製程。
圖5示出了根據本公開的一些方面的用於形成3D記憶體元件的示例性方法的流程圖。
圖6示出了根據本公開的一些方面的用於形成3D記憶體元件的另一示例性方法的流程圖。
圖7示出了根據本公開的一些方面的具有3D記憶體元件的示例性系統的塊圖。
圖8A示出了根據本公開的一些方面的具有3D記憶體元件的示例性記憶體卡的示圖。
圖8B示出了根據本公開的一些方面的具有3D記憶體元件的示例性固態硬碟(SSD)的示圖。
將參考圖式描述本公開。
儘管討論了具體的構造和佈置，但是應當理解，這樣做僅僅是出於說明的目的。這樣，在不脫離本公開的範圍的情況下，可以使用其他構造和佈置。此外，顯然本公開也可以用於各種其他應用。如本公開中描述的功能和結構特徵可以彼此組合、調整和修改，以及以未在圖式中具體描繪的方式組合、調整和修改，使得這些組合、調整和修改在本公開的範圍內。
一般地，術語可以至少部分地從上下文中的使用來理解。例如，至少部分地取決於上下文，如本文所用的術語“一個或複數個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一”或“所述”的術語同樣可以被理解為傳達單數用法或傳達複數用法，這至少部分地取決於上下文。另外，術語“基於”可以被理解為不一定旨在傳達排他的一組因素，並且可以代替地允許存在不一定明確地描述的附加因素，這同樣至少部分地取決於上下文。
應當容易理解，在本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最廣泛的方式來解釋，使得“在…上”不僅意味著“直接在某物上”，而且還包括“在某物上”並且其間具有中間特徵或層的含義，並且“在…上方”或“在…之上”不僅意味著在某物“上方”或“之上”的含義，而且還可以包括在某物“上方”或“之上”並且其間不具中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中為了便於描述可以用於描述一個元件或特徵與另一個(或複數個)元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了圖中描繪的取向之外的在元件使用或操作中的不同取向。裝置可以以其他方式定向(旋轉90度或在其他取向下)，並且本文所用的空間相對描述詞也 可以被相應地進行解釋。
如本文所用，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底的頂部上的材料可以被圖案化，也可以保持不被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶圓等非導電材料製成。
如本文所用，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個上層結構或下層結構之上延伸，或者可以擁有小於下層結構或上層結構的範圍的範圍。此外，層可以是均勻或不均勻的連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於在連續結構的頂表面與底表面之間的或在連續結構的頂表面和底表面處的任何一對水平面之間。層可以水準地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成互連線、和/或垂直互連接入(via)觸點)以及一個或複數個介電質層。
在一些3D NAND記憶體元件中，選擇性地生長半導體層，以圍繞通道結構的側壁，例如，被稱為側壁選擇性磊晶生長(selective epitaxial growth,SEG)。與在通道結構的源極端處磊晶生長的另一類型的半導體層(例如，底部SEG)相比，側壁SEG的形成避免了對記憶體膜和通道孔的底表面處的半導體通道的蝕刻(又稱為SONO穿孔)，從而增加了製程視窗，特別是在用先進技術(例如，具有擁有多層面架構的90或更多層級)製造3D NAND記憶體元件時。
然而，因為使用本質(純的、未摻雜的)半導體材料(例如，本質多晶矽)來形成半導體通道，所以在半導體通道和與半導體通道接觸的側壁SEG或導電層之間存在相對高的位能屏障，從而在其間引入了高接觸電阻。3D記憶 體元件的電性能可能受到高接觸電阻的影響。
為了解決上述問題，本公開引入了一種解決方案，其中，可以減小半導體通道與側壁SEG或導電層之間的接觸電阻。在一些實施方式中，半導體通道被部分地摻雜，使得半導體通道的形成源極觸點的部分被高度摻雜，以降低位能屏障，同時留下半導體通道的形成記憶體單元的另一部分保持未摻雜或者低度摻雜。在一些實施方式中，每個通道結構的一端從背側開口以暴露相應的半導體通道的摻雜部分，並且3D記憶體元件還包括電連接半導體通道的暴露摻雜部分的摻雜半導體層，以進一步減小接觸電阻和薄層電阻。例如，摻雜半導體層可以包括通過替換通道結構的帽蓋層的部分來延伸通道結構的插塞，以增加接觸面積並且進一步減小接觸電阻。結果，可以提高3D記憶體元件的電性能。
與本公開的範圍一致，半導體通道的摻雜部分和摻雜半導體層可以例如通過局部退火被局部地活化，以活化其中的摻質，而不損壞元件晶片上的對熱敏感的其他部分，例如鍵合鍵合介面和銅互連。例如，用於啟動摻質的熱可以被限制在排除元件晶片上的熱敏感部件的區域中。在一些實施方式中，局部啟動製程還用作原位摻雜製程，以摻雜本質半導體通道的與摻雜半導體層接觸的部分。
圖1A示出了根據本公開的一些方面的示例性3D記憶體元件100的截面的側視圖。在一些實施方式中，3D記憶體元件100是包括第一半導體結構102以及堆疊在第一半導體結構102之上的第二半導體結構104的鍵合晶片。根據一些實施方式，第一半導體結構102和第二半導體結構104在其間的鍵合介面106處接合。如圖1A中所示，第一半導體結構102可以包括基底101，基底101可以包括矽(例如，單晶矽c-Si)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣層上覆矽(SOI)或者任何其他合適的材料。
3D記憶體元件100的第一半導體結構102可以包括在基底101上的週 邊電路108。應當注意，x軸和y軸包括在圖1A中以進一步示出具有基底101的3D記憶體元件100中的部件的空間關係。基底101包括在x方向(即，橫向方向)上橫向地延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所用，當基底(例如，基底101)在y方向(即，垂直方向)上定位在半導體元件(例如，3D記憶體元件100)的最低平面中時，在y方向上相對於半導體元件的基底來確定半導體元件的一個部件(例如，層或元件)是在另一部件(例如，層或元件)“上”、“上方”還是“下方”。在整個本公開中應用用於描述空間關係的相同概念。
在一些實施方式中，週邊電路108被配置為控制和感測3D記憶體元件100。週邊電路108可以是用於促進3D記憶體元件100的操作的任何合適的數位、類比和/或混合信號控制和感測電路，包括但不限於頁緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器(例如，字元線驅動器)、電荷泵、電流或電壓參考、或電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)。週邊電路108可以包括形成在基底101上電晶體，其中，電晶體的全部或部分形成在基底101中(例如，在基底101的頂表面下方)和/或直接形成在基底101上。隔離區域(例如，淺溝槽隔離(STI))和摻雜區域(例如，電晶體的源極區域和汲極區域)也可以形成在基底101中。根據一些實施方式，利用先進邏輯製程(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)的電晶體是高速的。應當理解，在一些實施方式中，週邊電路108還可以包括與先進邏輯製程相容的任何其他電路，其包括邏輯電路(例如，處理器和可程式設計邏輯元件(PLD))或記憶體電路(例如，靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM))。
在一些實施方式中，3D記憶體元件100的第一半導體結構102還包括在週邊電路108上方的互連層(未示出)，以將電信號傳遞到週邊電路108和從週 邊電路108傳遞電信號。互連層可以包括複數個互連(本文也稱為觸點)，其包括橫向互連線和垂直互連接入(VIA)觸點。如本文所用，術語互連可以廣泛地包括任何合適類型的互連，例如中段製程(MEOL)互連和後段製程(BEOL)互連。互連層還可以包括一個或複數個層間介電質(ILD)層(也稱為金屬間介電質(IMD)層)，其中，可以形成互連線和VIA觸點。也就是說，互連層可以包括複數個ILD層中的互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電質或其任何組合。
如圖1A中所示，3D記憶體元件100的第一半導體結構102還可以包括在鍵合介面106處並且在互連層和週邊電路108上方的鍵合層110。鍵合層110可以包括複數個鍵合觸點111和電隔離鍵合觸點111的介電質。鍵合觸點111可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的剩餘區域可以由介電質形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層110中的鍵合觸點111和周圍介電質可以用於混合鍵合。
類似地，如圖1A中所示，3D記憶體元件100的第二半導體結構104還可以包括在鍵合介面106處並且在第一半導體結構102的鍵合層110上方的鍵合層112。鍵合層112可以包括複數個鍵合觸點113和電隔離鍵合觸點113的介電質。鍵合觸點113可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的剩餘區域可以由介電質形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層112中的鍵合觸點113和周圍介電質可以用於混合鍵合。根據一些實施方式，鍵合觸點113在鍵合介面106處與鍵合觸點111接觸。
如下文詳細描述的，第二半導體結構104可以在鍵合介面106處以面對面的方式鍵合在第一半導體結構102的頂部上。在一些實施方式中，作為混合鍵合(也稱為“金屬/介電質混合鍵合”)的結果，鍵合介面106設置在鍵合層110與112之間，混合鍵合是直接鍵合技術(例如，在表面之間形成鍵合而不使用例如焊料或黏合劑的中間層)，並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施方式中，鍵合介面106是鍵合層112和110相遇並且鍵合的位置。實際上，鍵合介面106可以是具有一定厚度的層，其包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。
在一些實施方式中，3D記憶體元件100的第二半導體結構104還包括鍵合層112上方的互連層(未示出)，以傳遞電信號。互連層可以包括複數個互連，例如MEOL互連和BEOL互連。互連層還可以包括一個或複數個ILD層，其中，可以形成互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
在一些實施方式中，3D記憶體元件100是NAND快閃記憶體記憶體元件，其中，記憶體單元以NAND記憶體串陣列的形式提供。每個NAND記憶體串可以包括相應的通道結構124。如圖1A中所示，每個通道結構124可以垂直地延伸穿過多個對，每個對包括堆疊導電層116和堆疊介電質層118。交替的堆疊導電層116和堆疊介電質層118是記憶體堆疊層114的部分。記憶體堆疊層114中的堆疊導電層116和堆疊介電質層118的對的數量確定3D記憶體元件100中的記憶體單元的數量。應當理解，在一些實施方式中，記憶體堆疊層114可以具有多層面架構(未示出)，其包括堆疊在彼此之上的複數個記憶體層面。每個記憶體層面中的堆疊導電層116和堆疊介電質層118的對的數量可以相同或不同。
記憶體堆疊層114可以包括複數個交替的堆疊導電層116和堆疊介電質層118。記憶體堆疊層114中的堆疊導電層116和堆疊介電質層118可以在垂直方向上交錯。換句話說，除了在記憶體堆疊層114的頂部或底部處的層外，每個堆疊導電層116可以由兩側上的兩個堆疊介電質層118鄰接，並且每個堆疊介電質層118可以由兩側上的兩個堆疊導電層116鄰接。堆疊導電層116可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每個堆疊導電層116可以包括由黏合層和閘極介電質層圍繞的閘極電極(閘極線)。堆疊導電層116的閘極電極可以橫向地延伸作為字元線，在記憶體堆疊層114的一個或複數個階梯結構處結束。堆疊介電質層118可以包括介電質材料，介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如圖1A中所示，3D記憶體元件100的第二半導體結構104還可以包括在記憶體堆疊層114上方的填充層120。填充層120可以包括多晶矽、高介電常數(high-k)介電質或金屬。例如，high-k介電質可以包括具有比氧化矽的介電常數高的介電常數的任何介電質材料(例如，k>3.7)。與其中填充層120(例如，摻雜多晶矽)充當圍繞通道結構124的側壁SEG和/或電連接通道結構124的導電層的一些已知的解決方案不同，3D記憶體元件100的第二半導體結構104中的填充層120可以不充當側壁SEG和/或導電層，並且因此可以包括除了摻雜多晶矽之外的材料，例如介電質(例如，high-k介電質)、金屬(例如，W、Co、Cu或Al)、金屬矽化物或未摻雜多晶矽。應當理解，在一些示例中，填充層120也可以包括摻雜多晶矽。
在一些實施方式中，每個通道結構124包括用半導體層(例如，作為半導體通道128)和複合介電質層(例如，作為記憶體膜126)填充的通道孔。在一些實施方式中，半導體通道128包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施方式中，記憶體膜126是包括穿隧層、存儲層(又稱為“電荷捕獲層”) 和阻障層的複合層。如圖1A中所示，通道孔的剩餘空間可以部分地填充有包括介電質材料(例如，氧化矽)和/或氣隙(未示出)的帽蓋層127。通道結構124可以具有圓柱形狀(例如，柱形狀)。根據一些實施方式，記憶體膜126的帽蓋層、半導體通道128、穿隧層、存儲層和阻障層從柱的中心朝向外表面以此順序徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。存儲層可以包括氮化矽、氮氧化矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、high-k介電質或其任何組合。在一個示例中，記憶體膜126可以包括氧化矽/氮氧化矽/氧化矽(ONO)複合層。
在一些實施方式中，通道結構124還包括在通道結構124的底部部分中(例如，在下端處)的通道插塞129。如本文所用，當基底101定位3D記憶體元件100的最低平面中時，部件(例如，通道結構124)的上端是在y方向上遠離基底101的一端，並且部件(例如，通道結構124)的下端是在y方向上更接近基底101的一端。通道插塞129可以包括半導體材料(例如，多晶矽)。在一些實施方式中，通道插塞129用作通道結構124的汲極。
如圖1A中所示，每個通道結構124可以垂直地延伸穿過記憶體堆疊層114的交替的堆疊導電層116和堆疊介電質層118到填充層120中。也就是說，通道結構124可以在正y方向上延伸超過記憶體堆疊層114。根據一些實施方式，記憶體膜126的上端與半導體通道128的上端齊平，即，在垂直方向上彼此對齊。在一些實施方式中，記憶體膜126的上端和半導體通道128的上端與填充層120的頂表面齊平。
也參考圖2中的通道結構124的放大側視圖，半導體通道128可以包括摻雜部分128a和未摻雜部分128b。在一些實施方式中，半導體通道128的摻雜部分128a的至少部分在第一方向(例如，圖2中的正y方向)上延伸超過記憶體堆疊層114。也就是說，摻雜部分128a的上端可以在填充層120與記憶體堆疊層114 之間的介面(即，填充層120的底表面和記憶體堆疊層114的頂表面)上方。類似地，記憶體膜126的上端也可以在填充層120與記憶體堆疊層114之間的介面上方。在一些實施方式中，半導體通道128的摻雜部分128a還在與第一方向相反的第二方向(例如，圖2中的負y方向)上延伸超過堆疊導電層116中的一個。應當理解，堆疊導電層116中的接近填充層120的一個或複數個可以是源極選擇閘極線201(SSG線，有時稱為底部選擇閘極(BSG)線)，並且其餘的堆疊導電層116可以包括字元線203。根據一些實施方式，半導體通道128的摻雜部分128a還延伸超過最接近填充層120的源極選擇閘極線201。應當理解，如果3D記憶體元件100的第二半導體結構104包括多於一個的源極選擇閘極線201，則摻雜部分128a可以延伸超過所主動極選擇閘極線201。另一方面，摻雜部分128a可以不進一步延伸以面對字元線203。也就是說，根據一些實施方式，摻雜部分128a的下端在垂直方向上在源極選擇閘極線201與字元線203之間。例如，如圖2中所示，半導體通道128的摻雜部分128a的延伸超過記憶體堆疊層114的部分可以面對填充層120，同時剩餘的摻雜部分128a可以面對(一個或複數個)源極選擇閘極線201。
在一些實施方式中，半導體通道128的摻雜部分128a包括N型摻雜多晶矽。摻質可以是任何合適的N型摻質，例如磷(P)、砷(Ar)或銻(Sb)，它們貢獻自由電子並且增加本質半導體的導電性。在一些實施方式中，摻雜部分128a的摻雜濃度在大約1019cm-3與大約1021cm-3之間，例如，在1019cm-3與1021cm-3之間(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3，由這些值中的任何一個的下限所界定的任何範圍，或者在由這些值中的任何兩個所限定的任何範圍內)。與本質半導體相比，本文公開的摻雜部分128a的摻雜濃度可以顯著減小半導體通道128與摻雜半導體層122之間的接觸電阻。應當理解，在 一些示例中，摻質的擴散可以被限制在半導體通道128的摻雜部分128a中，使得半導體通道128的其餘部分(即，面對字元線203的部分)是仍然包括本質半導體(例如，本質多晶矽(即，摻雜濃度標稱地為零))的未摻雜部分128b。上述摻雜濃度分佈可以減小半導體通道128的摻雜部分128a處的位能屏障、接觸電阻和薄層電阻，這實現了用於對應的NAND記憶體串的源極的電連接，而不改變形成NAND記憶體串的記憶體單元的半導體通道128的未摻雜部分128b的本質性質。
在一些實施方式中，3D記憶體元件100的第二半導體結構104包括摻雜半導體層122。每個通道結構124可以在第一方向上延伸超過記憶體堆疊層114，並且與摻雜半導體層122接觸。在一些實施例中，每個半導體通道128的摻雜部分128a的至少部分在第一方向上延伸超過記憶體堆疊層114，並且與摻雜半導體層122接觸，使得摻雜半導體層122可以通過其半導體通道128的摻雜部分128a電連接複數個通道結構124。例如，摻雜半導體層122可以在具有或不具有填充層120(取決於填充層120是否導電)的情況下提供相同塊中的NAND記憶體串陣列的源極之間的電連接，即陣列公共源極(ACS)。換句話說，填充層120可以不必包括導電材料，例如金屬或摻雜多晶矽，因為摻雜半導體層122可以獨自電連接複數個NAND記憶體串的源極。結果，可以放寬對填充層120的材料和尺寸限制。
如圖1A中所示，在一些實施方式中，摻雜半導體層122包括兩個部分：與填充層120接觸的板121、和均從板121延伸到通道結構124中的插塞123。也參考圖2，根據一些實施例，半導體通道128的摻雜部分128a外接摻雜半導體層122的插塞123。如下文關於3D記憶體元件100的製造所詳細描述的，其中形成通道結構124的通道孔的部分可以用插塞123填充，插塞123替換通道孔中的帽蓋層127的部分，使得半導體通道128的摻雜部分128a可以在橫向方向上圍繞插塞 123並且與插塞123接觸。此外，摻雜半導體層122的插塞123可以在垂直方向上與帽蓋層127接觸。如圖2中所示，在一些實施方式中，插塞123突出到通道結構124中，使得插塞123的下端(和帽蓋層127的上端)在填充層120與記憶體堆疊層114之間的介面下方。也就是說，根據一些實施例，帽蓋層127由於插塞123的存在而不延伸超過記憶體堆疊層114。
與半導體通道128的摻雜部分128a類似，摻雜半導體層122的插塞123也在第二方向(例如，圖1A和圖2中的負y方向)上延伸超過堆疊導電層116中的一個。根據一些實施方式，插塞123還延伸超過最接近填充層120的源極選擇閘極線201。應當理解，如果3D記憶體元件100的第二半導體結構104包括多於一個的源極選擇閘極線201，則插塞123可以延伸超過所主動極選擇閘極線201。在一些實施例中，插塞123在垂直方向上與半導體通道128的摻雜部分128a對齊。也就是說，插塞123的上端和半導體通道128的摻雜部分128a的上端可以彼此齊平，並且插塞123的下端和半導體通道128的摻雜部分128a的下端也可以彼此齊平。如下文關於3D記憶體元件100的製造所詳細描述的，插塞123可以充當用以形成半導體通道128的摻雜部分128a的摻雜源，使得僅半導體通道128的與插塞123接觸的部分被插塞123摻雜，從而形成半導體通道128的摻雜部分128a。應當理解，在一些示例中，可以在形成插塞123之前摻雜半導體通道128的部分，使得插塞123的下端和半導體通道128的摻雜部分128a的下端可以不彼此齊平。
如圖1A中所示，根據一些實施例，摻雜半導體層122的板121在填充層120以及通道結構124的記憶體膜126上方並且與填充層120以及通道結構124的記憶體膜126接觸。換句話說，記憶體膜126可以在第一方向(例如，正y方向)上延伸超過記憶體堆疊層114，並且與摻雜半導體層122的板121接觸，並且填充層120可以形成在記憶體堆疊層114與摻雜半導體層122的板121之間。通過在複數個通道結構124上方橫向地延伸，板121可以連接複數個插塞123，複數個插塞 123的每一個突出到相應的通道結構124中。
如下文詳細描述的，記憶體堆疊層114的形成以及半導體通道128的摻雜部分128a和摻雜半導體層122的形成可以發生在填充層120的相反側處，從而避免通過延伸穿過記憶體堆疊層114的開口的任何沉積或蝕刻製程，從而降低製造複雜性和成本，並且增加產量和垂直可縮放性。
與半導體通道128的摻雜部分128a類似，在一些實施方式中，摻雜半導體層122(包括板121和插塞123)也包括N型摻雜多晶矽。摻質可以是任何合適的N型摻質，例如P、Ar或Sb，它們貢獻自由電子並且提高本質半導體的導電性。與半導體通道128的摻雜部分128a類似，在一些實施方式中，摻雜半導體層122的摻雜濃度在大約1019cm-3與大約1021cm-3之間，例如，在1019cm-3與1021cm-3之間(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3，由這些值中的任何一個的下限所界定的任何範圍，或者在由這些值中的任何兩個所限定的任何範圍內)。與本質半導體相比，本文公開的摻雜半導體層122的摻雜濃度可以顯著減小半導體通道128與摻雜半導層122之間的接觸電阻以及摻雜半導體層122的薄層電阻。如下文所詳細描述的，在一些實施方式中，半導體通道128的摻雜部分128a和摻雜半導體層122具有擁有相同摻質的相同材料(例如，N型摻雜多晶矽)，並且由於在其上執行相同的局部啟動製程而具有連續的摻雜分佈。因此，應當理解，半導體通道128的摻雜部分128a與摻雜半導體層122的插塞123之間的介面和邊界可能變得不可區分，並且因此在3D記憶體元件100中不能被辨別。
通過摻雜並且接觸半導體通道128和摻雜半導體層122，可以減小NAND記憶體串之間(即，相同塊中的NAND記憶體串的ACS處)的接觸電阻，從 而提高3D記憶體元件100的電性能。如圖1A和圖2中所示，通過將插塞123延伸到通道結構124中，半導體通道128的摻雜部分128a可以外接摻雜半導體層122的插塞123，從而增加半導體通道128與摻雜半導體層122之間的接觸面積，這進一步減小了其間的接觸電阻。由半導體通道128的摻雜部分128a圍繞的N型摻雜半導體層122的插塞123可以實現用於3D記憶體元件100的抹除操作的閘極誘導汲極漏電流(gate induced drain leakage,GIDL)輔助體偏置(GIDL-assisted body biasing)。(一個或複數個)源極選擇閘極線201周圍的GIDL可以生成從對應的NAND記憶體串的源極進入到半導體通道128中的空穴電流(即，源極漏電流)，以升高用於抹除操作的體電勢。也就是說，根據一些實施方式，N型摻雜半導體層122的插塞123被配置為在執行抹除操作時生成GIDL輔助體偏置。在一些實施方式中，通過還摻雜半導體通道128的面對(一個或複數個)源極選擇閘極線201的部分，可以進一步增強GIDL效應。
如圖1A中所示，3D記憶體元件100的第二半導體結構104還可以包括絕緣結構130，絕緣結構130均垂直地穿過記憶體堆疊層114的交替的堆疊導電層116和堆疊介電質層118。根據一些實施方式，與進一步延伸到填充層120中的通道結構124不同，絕緣結構130停止在填充層120的底表面處，即，不垂直地延伸到填充層120中。也就是說，絕緣結構130的頂表面可以與填充層120的底表面齊平。每個絕緣結構130還可以橫向地延伸，以將通道結構124分成複數個塊。也就是說，記憶體堆疊層114可以由絕緣結構130劃分為複數個記憶體塊，使得通道結構124的陣列可以被分為每個記憶體塊。與現有3D NAND記憶體元件中的包括前側ACS觸點的縫隙結構不同，根據一些實施方式，絕緣結構130在其中不包括任何觸點(即，不用作源極觸點)，並且因此不引入與堆疊導電層116的寄生電容和漏電流。在一些實施方式中，每個絕緣結構130包括填充有一種或多種介電質材料的開口(例如，縫隙)，介電質材料包括但不限於氧化矽、氮化矽、氮 氧化矽或其任何組合。在一個示例中，每個絕緣結構130可以填充有氧化矽。應當理解，在一些示例中(如圖1A中所示)，絕緣結構130可以部分地填充有非介電質材料(例如，多晶矽)，以調整絕緣結構130的機械特性，例如，硬度和/或應力。
此外，如下文詳細描述的，因此用於形成絕緣結構130的開口不用於形成摻雜半導體層122和半導體通道128的摻雜部分128a，所以隨著交替的堆疊導電層116和堆疊介電質層118的數量而增加開口的縱橫比(例如，大於50)將不影響摻雜半導體層122和半導體通道128的摻雜部分128a的形成。
如圖1A中所示，3D記憶體元件100可以包括在摻雜半導體層122上方並且與摻雜半導體層122接觸的一個或複數個背側源極觸點132，而不是正側源極觸點。源極觸點132和記憶體堆疊層114(及穿過其的絕緣結構130)可以設置在填充層120的相反側處，並且因此被視為“背側”源極觸點。在一些實施方式中，源極觸點132通過摻雜半導體層122電連接到通道結構124的半導體通道128。源極觸點132可以包括任何合適類型的觸點。在一些實施方式中，源極觸點132包括VIA觸點。在一些實施方式中，源極觸點132包括橫向地延伸的壁狀觸點。源極觸點132可以包括一個或複數個導電層，例如金屬層(例如，W、Co、Cu或Al)或者被黏合層(例如，氮化鈦(TiN))圍繞的矽化物層。
如圖1A中所示，3D記憶體元件100還可以包括BEOL互連層133，BEOL互連層133在源極觸點132上方並且電連接到源極觸點132，以用於焊盤引出，例如，在3D記憶體元件100與外部電路之間傳遞電信號。在一些實施方式中，互連層133包括在摻雜半導體層122上的一個或複數個ILD層134以及在ILD層134上的重分佈層136。根據一些實施方式，源極觸點132的上端與ILD層134的頂表面和重分佈層136的底表面齊平，並且源極觸點132垂直地延伸穿過ILD層134以與摻雜半導體層122接觸。互連層133中的ILD層134可以包括介電質材料，介電質材料包括 但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。互連層133中的重分佈層136可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一些實施方式中，互連層133還包括鈍化層138，作為用於3D記憶體元件100的鈍化和保護的最外層。重分佈層136的部分可以從鈍化層138暴露，以作為接觸焊盤140。也就是說，3D記憶體元件100的互連層133還可以包括用於導線鍵合和/或與仲介層鍵合的接觸焊盤140。如下文關於製造製程所描述的，在一些實施方式中，源極觸點132和重分佈層136可以通過相同製程形成並且具有相同材料，例如，Al。因此，在一些示例中，源極觸點132可以被視為BEOL互連層133的部分。
在一些實施方式中，3D記憶體元件100的第二半導體結構104還包括穿過摻雜半導體層122和填充層120的觸點142和144。根據一些實施方式，由於摻雜半導體層122可以包括多晶矽，因此觸點142和144是穿矽觸點(TSC)。在一些實施方式中，觸點142延伸穿過摻雜半導體層122、填充層120和ILD層134，以與重分佈層136接觸，使得摻雜半導體層122通過源極觸點132和互連層133的重分佈層136電連接到觸點142。在一些實施方式中，觸點144延伸穿過摻雜半導體層122、填充層120和ILD層134，以與接觸焊盤140接觸。觸點142和144均可以包括一個或複數個導電層，例如金屬層(例如，W、Co、Cu或Al)或者由黏合層(例如，TiN)圍繞的矽化物層。在一些實施方式中，至少觸點144還包括間隔物(例如，介電質層)，以使觸點144與摻雜半導體層122和填充層120電分離。
在一些實施方式中，3D記憶體元件100還包括週邊觸點146和148，每個週邊觸點146和148垂直地延伸到記憶體堆疊層114外部。每個週邊觸點146或148可以具有大於記憶體堆疊層114的深度的深度，以在記憶體堆疊層114外部的週邊區域中從鍵合層112垂直地延伸到填充層122。在一些實施方式中，週邊觸點146在觸點142下方並且與觸點142接觸，使得摻雜半導體層122通過至少源極 觸點132、重分佈層136、觸點142和週邊觸點146電連接到第一半導體結構102中的週邊電路108。在一些實施方式中，週邊觸點148在觸點144下方並且與觸點144接觸，使得第一半導體結構102中的週邊電路108通過至少觸點144和週邊觸點148電連接到接觸焊盤140以用於焊盤引出。週邊觸點146和148均可以包括一個或複數個導電層，例如金屬層(例如，W、Co、Cu或Al)或被黏合層(例如，TiN)圍繞的矽化物層。
如圖1A中所示，3D記憶體元件100還包括作為互連結構的部分的多種局部觸點(也稱為“C1”)，多種局部觸點與記憶體堆疊層114中的結構直接接觸。在一些實施方式中，局部觸點包括通道局部觸點150，每個通道局部觸點150在相應通道結構124的下端下方並且與相應通道結構124的下端接觸。每個通道局部觸點150可以電連接到位元線觸點(未示出)以用於位元線扇出。在一些實施方式中，局部觸點還包括字元線局部觸點152，每個字元線局部觸點152在記憶體堆疊層114的階梯結構處的相應的堆疊導電層116(包括字元線)下方並且與該相應的堆疊導電層116接觸以用於字元線扇出。局部觸點(例如，通道局部觸點150和字元線局部觸點152)可以通過至少鍵合層112和110電連接到第一半導體結構102的週邊電路108。局部觸點(例如，通道局部觸點150和字元線局部觸點152)均可以包括一個或複數個導電層，例如金屬層(例如，W、Co、Cu或Al)或由黏合層(例如，TiN)圍繞的矽化物層。
儘管圖1A中示出了示例性3D記憶體元件100，但是應當理解，通過改變第一半導體結構102和第二半導體結構104的相對位置、背側源極觸點132或已知的正側源極觸點(未示出)的使用、和/或焊盤引出位置(例如，通過第一半導體結構102和/或第二半導體結構104)，3D記憶體元件的任何其他合適架構可以適用於本公開，而不需進一步詳細的闡述。
圖1B示出了根據本公開的一些實施例的另一示例性3D記憶體元件 160的截面的側視圖。3D記憶體元件160與3D記憶體元件100類似，除了摻雜半導體層122和帽蓋層127的上端的不同結構。應當理解，為了便於描述，不重複3D記憶體元件160和100兩者中的其他相同結構的細節。
如圖1B中所示，根據一些實施例，摻雜半導體層122不包括延伸到通道結構124中的任何插塞(例如，圖1A中的插塞123)。也就是說，在一些實施例中，整個摻雜半導體層122可以被視為板121。在沒有插塞123延伸到通道結構124中的情況下，通道結構124的帽蓋層127可以完全填充通道孔，並且因此在第一方向(例如，圖1B中的正y方向)上延伸超過記憶體堆疊層114，並且與摻雜半導體層122接觸。也就是說，記憶體膜126的上端、半導體通道128的上端和帽蓋層127的上端可以彼此齊平並且與摻雜半導體層122接觸。結果，在一些實施例中，通道結構124在第一方向(例如，圖1B中的正y方向)上延伸超過記憶體堆疊層114，並且與摻雜半導體層122接觸。
圖7示出了根據本公開的一些方面的具有3D記憶體元件的示例性系統700的塊圖。系統700可以是行動電話、臺式電腦、膝上型電腦、平板電腦、車輛電腦、遊戲控制台、印表機、定位設備、可穿戴電子設備、智慧感測器、虛擬實境(VR)設備、增強現實(AR)設備或者其中具有儲存器的任何其他合適的電子設備。如圖7中所示，系統700可以包括主機708和儲存系統702，儲存系統702具有一個或複數個3D記憶體元件704和記憶體控制器706。主機708可以是電子設備的處理器(例如，中央處理單元(CPU))或者片上系統(SoC)(例如，應用處理器(AP))。主機708可以被配置為將資料發送到3D記憶體元件704或從3D記憶體元件704接收資料。
3D記憶體元件704可以是本文公開的任何3D記憶體元件，例如，圖1A和圖1B中所示的3D記憶體元件100和160。在一些實施方式中，每個3D記憶體元件704包括NAND快閃記憶體記憶體。與本公開的範圍一致，3D記憶體元件704的 半導體通道可以被部分地摻雜，使得半導體通道的形成源極觸點的部分被高度摻雜，以降低位能屏障，同時留下半導體通道的形成記憶體單元的另一部分保持未摻雜或者低度摻雜。3D記憶體元件704的每個通道結構的一端可以從背側開口以暴露相應的半導體通道的摻雜部分。3D記憶體元件704還可以包括電連接半導體通道的暴露摻雜部分的摻雜半導體層，以進一步減小接觸電阻和薄層電阻。3D記憶體元件704可以進一步包括電連接半導體通道的暴露摻雜部分的摻雜半導體層，從而進一步降低接觸電阻和薄層電阻。結果，可以提高3D記憶體元件704的電性能，其進而提高儲存系統702和系統700的性能，例如，從而實現更高的操作速度。
根據一些實施方式，記憶體控制器706耦合到3D記憶體元件704和主機708，並且被配置為控制3D記憶體元件704。記憶體控制器706可以管理存儲在3D記憶體元件704中的資料，並且與主機708通信。在一些實施方式中，記憶體控制器706被設計為用於在低占空比環境中操作，如安全數位(SD)卡、緊湊型快閃記憶體(CF)卡、通用序列匯流排(USB)快閃記憶體驅動器、或用於在諸如個人計算器、數位相機、行動電話等的電子設備中使用的其他介質。在一些實施方式中，記憶體控制器706被設計為用於在高占空比環境SSD或嵌入式多媒體卡(eMMC)中操作，SSD或eMMC用作諸如智慧型電話、平板電腦、膝上型電腦等的移動設備的資料儲存器以及企業存儲陣列。記憶體控制器706可以被配置為控制3D記憶體元件704的操作，例如讀取、抹除和程式設計操作。記憶體控制器706還可以被配置為管理關於存儲在或要存儲在3D記憶體元件704中的資料的各種功能，包括但不限於壞塊管理、垃圾收集、邏輯到物理位址轉換、損耗均衡等。在一些實施方式中，記憶體控制器706還被配置為處理關於從3D記憶體元件704讀取的或者被寫入到3D記憶體元件704的資料的改錯碼(ECC)。記憶體控制器706還可以執行任何其他合適的功能，例如，格式化3D記憶體元件704。 記憶體控制器706可以根據特定通信協定與外部設備(例如，主機708)通信。例如，記憶體控制器706可以通過各種介面協定中的至少一種與外部設備通信，介面協定例如USB協定、MMC協定、週邊部件互連(PCI)協議、PCI高速(PCI-E)協定、高級技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦小型介面(SCSI)協定、增強型小型磁片介面(ESDI)協定、集成驅動電子設備(IDE)協定、Firewire協定等。
記憶體控制器706和一個或複數個3D記憶體元件704可以集成到各種類型的存放裝置中，例如，包括在相同封裝(例如，通用快閃記憶體存儲(UFS)封裝或eMMC封裝)中。也就是說，儲存系統702可以實施並且封裝到不同類型的終端電子產品中。在如圖8A中所示的一個示例中，記憶體控制器706和單個3D記憶體元件704可以集成到記憶體卡802中。記憶體卡802可以包括PC卡(PCMCIA，個人電腦記憶體卡國際協會)、CF卡、智能媒體(SM)卡、記憶體棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。記憶體卡802還可以包括將記憶體卡802與主機(例如，圖7中的主機708)電耦合的記憶體卡連接器804。在如圖8B中所示的另一示例中，記憶體控制器706和複數個3D記憶體元件704可以集成到固態硬碟(SSD)806中。固態硬碟806還可以包括將固態硬碟806與主機(例如，圖7中的主機708)電耦合的SSD連接器808。在一些實施方式中，固態硬碟806的存儲容量和/或操作速度大於記憶體卡802的存儲容量和/或操作速度。
圖3A-圖3O示出了根據本公開的一些實施方式的用於形成示例性3D記憶體元件的製造製程。圖5示出了根據本公開的一些實施方式的用於形成示例性3D記憶體元件的方法500的流程圖。圖3A-圖3O以及圖5中描繪的3D記憶體元件的示例包括圖1A中描繪的3D記憶體元件100。將一起描述圖3A-圖3O以及圖5。應當理解，方法500中所示的操作不是窮舉的，並且在所示操作中的任何操作之 前、之後或之間也可以執行其他操作。此外，一些操作可以同時執行，或者以與圖5中所示的不同的循序執行。
參考圖5，方法500在操作502處開始，其中，在第一基底上形成週邊電路。第一基底可以是矽基底。如圖3G中所示，使用複數個製程在矽基底350上形成複數個電晶體，複數個製程包括但不限於微影、蝕刻、薄膜沉積、熱生長、注入、化學機械拋光(CMP)以及任何其他合適的製程。在一些實施方式中，通過離子佈植和/或熱擴散在矽基底350中形成摻雜區域(未示出)，摻雜區域例如用作電晶體的源極區域和/或汲極區域。在一些實施方式中，還通過濕式蝕刻和/或乾式蝕刻以及薄膜沉積在矽基底350中形成隔離區域(例如，STI)。電晶體可以在矽基底350上形成週邊電路352。
如圖3G中所示，在週邊電路352上方形成鍵合層348。鍵合層348包括電連接到週邊電路352的鍵合觸點。為了形成鍵合層348，使用一個或複數個薄膜沉積製程(例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合)沉積ILD層；使用濕式蝕刻和/或乾式蝕刻(例如，反應離子蝕刻(RIE))，隨後使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)形成穿過ILD層的鍵合觸點。
方法500進行至操作504，如圖5中所示，其中，在第二基底上方形成填充層，並且在填充層上方形成堆疊層結構。填充層和堆疊層結構可以形成在第二基底的正側上，半導體元件可以形成在第二基底上。第二基底可以是矽基底。應當理解，由於將從最終產品去除第二基底，因此第二基底可以是由任何合適的材料(例如，玻璃、藍寶石、塑膠、矽，僅舉幾個例子)製成的虛設晶圓(例如，載體基底)的部分，以減少第二基底的成本。在一些實施方式中，基底是載體基底。在一些實施方式中，填充層包括多晶矽、high-k介電質或金屬，並且堆疊層結構包括具有交替的堆疊介電質層和堆疊犧牲層的介電質堆疊層。 應當理解，在一些示例中，堆疊層結構可以包括具有交替的堆疊介電質層(例如，氧化矽層)和堆疊導電層(例如，多晶矽層)的記憶體堆疊層。
為了更好地控制將形成在第二基底上的各種結構的測量和表面平坦度，可以在第二基底與填充層之間形成各種停止層。在一些實施方式中，在第二基底與填充層之間依次形成第一停止層和第二停止層。第一停止層可以包括氧化矽或氮化矽，並且第二停止層可以包括氧化矽或多晶矽。在一些實施方式中，在第二停止層與填充層之間形成第三停止層，例如，氮化矽層或多晶矽層。在一些實施方式中，在第二基底與填充層之間形成單個停止層，例如，氧化矽層或high-k介電質層。
如圖3A中所示，第一停止層303形成在載體基底302上方，第二停止層304形成在第一停止層303上，並且填充層306形成在第二停止層304上。填充層306可以包括多晶矽、high-k介電質或金屬。在從正側蝕刻通道孔時，第二停止層304可以充當蝕刻停止層，並且因此可以包括相對於直接在第二停止層304上的材料具有高蝕刻選擇性(例如，大於大約5)的任何合適的材料，例如氧化矽或多晶矽。在從背側去除載體基底302時，第一停止層303可以充當CMP/蝕刻停止層，並且因此可以包括除了載體基底302的材料之外的任何合適的材料，例如氮化矽或氧化矽。應當理解，在一些示例中，焊盤氧化物層(例如，氧化矽層)可以形成在載體基底302與第一停止層303之間，以鬆弛不同層之間的應力並且避免剝離。
如圖3A中所示，可以使用一個或複數個薄膜沉積製程在載體基底302上依次形成氧化矽層(焊盤氧化物層)、氮化矽層(第一停止層303)和氧化矽層(第二停止層304)的堆疊層，一個或複數個薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。在一些實施方式中，通過使用一個或複數個薄膜沉積製程在第二停止層304上沉積多晶矽或者任何其他合適的材料(例如，high-k介 電質或金屬)來形成填充層306，一個或複數個薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。為了便於描述，在本公開中使用圖3A中所示的停止層的組合來描述製造製程。然而，應當理解，在其他示例中也可以使用(一個或複數個)停止層的任何其他合適的組合。在未示出的示例中，可以使用一個或複數個薄膜沉積製程在載體基底302上形成單個氧化物層或high-k介電質層(作為第一停止層303和第二停止層304)，一個或複數個薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
如圖3B中所示，包括多對的第一介電質層(本文稱為“堆疊犧牲層”312)和第二介電質層(本文稱為“堆疊介電質層”310，本文一起稱為“介電質層對”)的介電質堆疊層308形成在填充層306上。根據一些實施方式，介電質堆疊層308包括交替的堆疊犧牲層312和堆疊介電質層310。堆疊介電質層310和堆疊犧牲層312可以交替地沉積在載體基底302上方的填充層306上，以形成介電質堆疊層308。在一些實施方式中，每個堆疊介電質層310包括氧化矽層，並且每個堆疊犧牲層312包括氮化矽層。可以通過一個或複數個薄膜沉積製程形成介電質堆疊層308，一個或複數個薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。如圖3B中所示，階梯結構可以形成在介電質堆疊層308的邊緣上。可以通過朝向載體基底302對介電質堆疊層308的介電質層對執行複數個所謂的“修整-蝕刻”迴圈來形成階梯結構。由於重複的修整-蝕刻迴圈被施加到介電質堆疊層308的介電質層對，介電質堆疊層308可以具有一個或複數個傾斜的邊緣和比底部介電質層對短的頂部介電質層對，如圖3B中所示。
方法500進行至操作506，如圖5中所示，其中，形成垂直地延伸穿過介電質堆疊層和填充層的通道結構。通道結構可以包括記憶體膜和半導體通道。在一些實施方式中，為了形成通道結構，形成垂直地延伸穿過介電質堆疊層和填充層的通道孔，在第二停止層處停止，並且在通道孔中依次形成記憶體 膜、半導體通道和帽蓋層。
如圖3B中所示，每個通道孔是垂直地延伸穿過介電質堆疊層308和填充層306的開口，在第二停止層304處停止。在一些實施方式中，形成複數個開口，使得每個開口變為用於在後續製程中生長單獨通道結構314的位置。在一些實施方式中，用於形成通道結構314的通道孔的製造製程包括濕式蝕刻和/或乾式蝕刻，例如，深RIE(DRIE)。根據一些實施方式，繼續通道孔的蝕刻直到被第二停止層304(例如，氧化矽或多晶矽)停止為止。在一些實施方式中，可以控制蝕刻條件(例如，蝕刻速率和時間)以確保每個通道孔已經到達第二停止層304並且被第二停止層304停止，以最小化通道孔與形成在其中的通道結構312之間的刨削變化。應當理解，取決於具體的蝕刻選擇性，一個或複數個通道孔可以在很小程度上延伸到第二停止層304中，在本公開中，這仍然被視為被第二停止層304停止。
如圖3B中所示，包括阻障層317、存儲層316和穿隧層315的存儲膜以及半導體通道318沿著通道孔的側壁和底表面以此順序依次形成。在一些實施方式中，首先使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)以此順序沿著通道孔的側壁和底表面沉積阻障層317、存儲層316和穿隧層315，以形成記憶體膜。然後，可以通過使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)在穿隧層315之上沉積半導體材料(例如多晶矽(例如，未摻雜多晶矽))，來形成半導體通道318。在一些實施方式中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(“SONO”結構)，以形成記憶體膜的阻障層317、存儲層316和穿隧層315以及半導體通道318。
如圖3B中所示，帽蓋層319形成在通道孔中和半導體通道318之上，以完全地或部分地填充通道孔(例如，沒有氣隙或具有氣隙)。可以通過使用一 個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)沉積介電質材料(例如，氧化矽)來形成帽蓋層319。然後，可以在通道孔的頂部部分中形成通道插塞。在一些實施方式中，通過CMP、濕式蝕刻和/或乾式蝕刻去除並且平坦化記憶體膜、半導體通道318和帽蓋層319的在介電質堆疊層308的頂表面上的部分。然後，可以通過濕式蝕刻和/或乾式蝕刻半導體通道318和帽蓋層319的在通道孔的頂部部分中的部分來在通道孔的頂部部分中形成凹陷。然後，可以通過一個或複數個薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)將半導體材料(例如，多晶矽)沉積到凹陷中來形成通道插塞。根據一些實施方式，通道結構314由此穿過介電質堆疊層308和填充層306形成，在第二停止層304處停止。
如圖3C中所示，縫隙320是垂直地延伸穿過介電質堆疊層308並且在填充層306處停止的開口。在一些實施方式中，用於形成縫隙320的製造製程包括濕式蝕刻和/或乾式蝕刻，例如，DRIE。然後，可以通過縫隙320執行閘極替換，以用記憶體堆疊層330替換介電質堆疊層308(如圖3E中所示)。
如圖3D中所示，首先通過經由縫隙320去除堆疊犧牲層312(如圖3C中所示)來形成橫向凹陷322。在一些實施方式中，通過經由縫隙320施加蝕刻劑來去除堆疊犧牲層312，從而創建交替地在堆疊介電質層310之間的橫向凹陷322。蝕刻劑可以包括對堆疊介電質層310選擇性地蝕刻堆疊犧牲層312的任何合適的蝕刻劑。
如圖3E中所示，堆疊導電層328(包括閘極電極和黏合層)通過縫隙320沉積到橫向凹陷322(如圖3D中所示)中。在一些實施方式中，在堆疊導電層328之前，閘極介電質層332沉積到橫向凹陷322中，使得堆疊導電層328沉積在閘極介電質層332上。可以使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)來沉積堆疊導電層328(例如，金屬 層)。在一些實施方式中，閘極介電質層332(例如，high-k介電質層)也沿著縫隙320的側壁以及在縫隙320的底部處形成。根據一些實施方式，由此形成包括交替的堆疊導電層328和堆疊介電質層310的記憶體堆疊層330，從而替換介電質堆疊層308(如圖3D中所示)。
如圖3E中所示，形成垂直地延伸穿過記憶體堆疊層330的絕緣結構336，在填充層306的頂表面上停止。可以通過使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)將一種或多種介電質材料(例如，氧化矽)沉積到縫隙320中以完全地或部分地填充縫隙320(具有或沒有氣隙)，來形成絕緣結構336。在一些實施方式中，絕緣結構336包括閘極介電質層332(例如，包括high-k介電質)和介電質帽蓋層334(例如，包括氧化矽)。在一些實施例中，介電質帽蓋層334可以部分地填充縫隙320，並且多晶矽核心層335可以填充縫隙320的剩餘空間作為絕緣結構336的部分，以調整絕緣結構336的機械特性，例如硬度或應力。
如圖3F中所示，在形成絕緣結構336之後，形成包括通道局部觸點344和字元線局部觸點342的局部觸點以及週邊觸點338和340。通過使用一個或複數個薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)在記憶體堆疊層330的頂部上沉積介電質材料(例如，氧化矽或氮化矽)，可以在記憶體堆疊層330上形成局部介電質層。可以通過使用濕式蝕刻和/或乾式蝕刻(例如，RIE)蝕刻穿過局部介電質層(和任何其他ILD層)的接觸開口，隨後使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)用導電材料填充接觸開口，來形成通道局部觸點344、字元線局部觸點342以及週邊觸點338和340。
如圖3F中所示，鍵合層346形成在在通道局部觸點344、字元線局部觸點342以及週邊觸點338和340上方。鍵合層346包括電連接到通道局部觸點 344、字元線局部觸點342以及週邊觸點338和340的鍵合觸點。為了形成鍵合層346，使用一個或複數個薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)沉積ILD層，並且使用濕式蝕刻和/或乾式蝕刻(例如，RIE)，隨後使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)穿過ILD層形成鍵合觸點。
方法500進行至操作508，如圖5中所示，其中，以面對面方式鍵合第一基底和第二基底，使得記憶體堆疊層在週邊電路上方。鍵合包括混合鍵合。如圖3G中所示，載體基底302和形成在其上的部件(例如，記憶體堆疊層330和穿過其形成的通道結構314)上下翻轉。根據一些實施方式，面向下的鍵合層346與面向上的鍵合層348鍵合，即，以面對面的方式，由此在載體基底302與矽基底350之間形成鍵合介面354。在一些實施方式中，在鍵合之前，對鍵合表面應用處理製程，例如，電漿處理、濕法處理和/或熱處理。在鍵合之後，鍵合層346中的鍵合觸點和鍵合層348中的鍵合觸點彼此對準並且接觸，使得記憶體堆疊層330和穿過其形成的通道結構314電連接到週邊電路352，並且在週邊電路352上方。
方法500進行至操作510，如圖5中所示，其中，依次去除第二基底和通道結構的延伸超過填充層的部分，以暴露半導體通道的部分。可以從第二基底的背側執行去除。如圖6中所示，在一些實施方式中，為了依次去除第二基底和通道結構的部分，在操作602處，去除第二基底，在第一停止層處停止；在操作604處，去除第一停止層，在第二停止層處停止；在操作606處，去除第二停止層和通道結構的部分，在填充層處停止。在一些實施方式中，通道結構的被去除的部分延伸到第二停止層中，並且第二停止層和通道結構的延伸到第二停止層中的部分被拋光。如圖6中所示，在一些實施例中，在操作608處，回蝕通道結構的帽蓋層的部分，以形成由半導體通道的部分圍繞的凹陷。
如圖3H中所示，載體基底302(以及圖3G中所示的在載體基底302與第一停止層303之間的焊盤氧化物層)從背側被完全地去除，直到被第一停止層303(例如，氮化矽層)停止為止。可以使用CMP、研磨、乾式蝕刻和/或濕式蝕刻完全地去除載體基底302。在一些實施方式中，剝離載體基底302。在其中載體基底302包括矽並且第一停止層303包括氮化矽的一些實施方式中，使用矽CMP去除載體基底302，矽CMP在到達具有除矽之外的材料的第一停止層330(例如，充當背側CMP停止層)時可以自動停止。在一些實施方式中，使用通過氫氧化四甲銨(TMAH)的濕式蝕刻來去除載體基底302(矽基底)，通過TMAH的濕式蝕刻在到達具有除了矽之外的材料的第一停止層303(例如，充當背側蝕刻停止層)時自動停止。第一停止層303可以確保載體基底302的完全去除，而不用考慮減薄之後的厚度均勻性。
如圖3I中所示，然後，也可以使用利用合適的蝕刻劑(例如，磷酸和氫氟酸)的濕式蝕刻完全地去除第一停止層303和第二停止層304(圖3H中所示)，直到被具有與第二停止層304不同的材料(例如，多晶矽)的填充層306停止為止。如圖3I中所示，去除通道結構314的延伸超過填充層306的部分，使得通道結構314的上端變得與填充層306的頂表面齊平。在其中通道結構314的部分延伸到第二停止層304中的一些實施例中，通過拋光(例如，CMP)一起去除第二停止層304和通道結構314的延伸到第二停止層304中的部分，在填充層306處停止。應當理解，在通道結構314沒有延伸超過填充層306並且進入到第二停止層304中的情況下，可以跳過通道結構314的上端的去除。
如圖3J中所示，去除帽蓋層319的部分，以形成由半導體通道318的頂部部分圍繞的凹陷321。例如，可以例如使用乾式蝕刻和/或濕式蝕刻回蝕通道結構314的帽蓋層319的部分，以形成凹陷321。在一些示例中，在帽蓋層319的上端仍然被半導體通道318覆蓋的情況下，可以首先蝕刻半導體通道318的部 分，以暴露帽蓋層319。可以通過控制蝕刻時間和/或蝕刻速率來控制帽蓋層319的蝕刻，使得蝕刻不繼續超過(一個或複數個)源極選擇閘極線(例如，最接近填充層306的一個或複數個堆疊導電層328)。凹陷321的形成可以暴露半導體通道318的圍繞凹陷321的部分。在一些實施方式中，摻雜半導體通道318的由凹陷321暴露的頂部部分，以增加其導電性。例如，可以執行傾斜離子佈植製程，以用任何合適的摻質(例如，N型摻質(例如，P、As或Sb))摻雜半導體通道318(例如，包括多晶矽)的由凹陷321暴露的頂部部分至期望的摻雜濃度。
與使用經由具有高縱橫比(例如，大於50)的穿過介電質堆疊層308/記憶體堆疊層330的開口(例如，圖3D中的縫隙320)的正側濕式蝕刻的已知解決方案相比，從背側去除通道結構314的部分挑戰性小得多，並且具有較高的產品產量。通過避免由縫隙320的高縱橫比所引入的問題，可以降低製造複雜性和成本，並且可以增加產量。此外，也可以提高垂直可縮放性(例如，介電質堆疊層308/記憶體堆疊層330的增加的層級)。
方法500進行至操作512，如圖5中所示，其中，形成與半導體通道的暴露部分接觸的摻雜半導體層。在一些實施方式中，摻質包括N型摻質。如圖6中所示，在一些實施方式中，為了形成摻雜半導體層，在操作610處，將多晶矽層沉積到凹陷中和填充層上；在操作612處，摻雜沉積的多晶矽層。
如圖3K中所示，摻雜半導體層360形成在凹陷321(如圖3J中所示)中以及填充層306上的凹陷321的外部，凹陷321被半導體通道318的暴露部分圍繞並且與半導體通道318的暴露部分接觸(被外接)。在一些實施方式中，為了形成摻雜半導體層360，使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)在凹陷321中與半導體通道318和帽蓋層319的暴露部分接觸地以及在凹陷321的外部與填充層306接觸地沉積半導體層(例如，多晶矽)。可以使用離子佈植和/或熱擴散用(一種或多種)N型摻質(例如， P、As或Sb)摻雜沉積的半導體層。在一些實施方式中，為了形成摻雜半導體層360，在將半導體層沉積到凹陷321中和填充層306上時，執行N型摻質(例如，P、As或Sb)的原位摻雜。在一些實施方式中，可以執行CMP製程，以根據需要去除任何多餘的摻雜半導體層360。
方法500進行至操作514，如圖5中所示，其中，局部地活化(activate)摻雜半導體層和半導體通道的與摻雜半導體層接觸的部分。在一些實施方式中，為了局部地活化，在具有摻雜半導體層和半導體通道的部分的受限區域中施加熱，以活化摻雜半導體層和半導體通道的部分中的摻質。受限區域可以在堆疊層結構與摻雜半導體層之間。在一些實施方式中，在啟動之後，摻雜半導體層的摻雜濃度和半導體通道的與摻雜半導體層接觸的部分的摻雜濃度均在1019cm-3與1021cm-3之間。
如圖3L中所示，摻雜半導體層360和半導體通道318的與摻雜半導體層360接觸的部分被局部地活化。在一些實施方式中，在具有摻雜半導體層360和半導體通道318的部分的受限區域中施加熱，以活化其中的(一種或多種)摻質，例如，N型摻質(例如，P、As或Sb)。例如，受限區域可以在垂直方向上在記憶體堆疊層330與摻雜半導體層360之間。可以通過任何合適的技術來施加和聚焦熱，例如退火、鐳射、超聲波或者任何其他合適的熱製程。在一些實施方式中，可以在局部啟動製程期間受到熱影響的受限區域不延伸到並且不超過鍵合介面354，以避免加熱鍵合介面354和用於連接週邊電路352的Cu互連。局部啟動製程可以活化摻雜到摻雜半導體層360中的(以及在其已經被摻雜的情況下，半導體通道318的暴露部分中的)摻質。結果，在啟動之後，摻雜半導體層360的摻雜濃度和半導體通道318的暴露部分的摻雜濃度均在1019cm-3與1021cm-3之間。在一些實施方式中，控制局部啟動製程，使得摻雜半導體層360中的(以及在其已經被摻雜的情況下，半導體通道318的暴露部分中的)摻質可以從通道結 構314的源極朝向通道結構314的汲極擴散，直到超過(一個或複數個)源極選擇閘極線(例如，最接近填充層306的一個或複數個堆疊導電層328)，但是不面對字元線為止，如上文關於圖2所描述的。在半導體通道318的暴露部分尚未摻雜的情況下，摻雜半導體層360可以在局部啟動製程期間充當摻雜源，以將摻質從摻雜半導體層360擴散到半導體通道318中，使得半導體通道層318的與摻雜半導體層360接觸的部分可以變為摻雜部分，並且摻雜半導體層360和半導體通道318的摻雜部分可以具有相同摻質和摻雜濃度。
局部啟動製程可以活化摻質，使得摻質可以佔據矽晶格，以減小摻雜半導體層360與半導體通道318之間的接觸電阻並且減小摻雜半導體層360的薄層電阻。另一方面，通過將局部啟動製程期間的熱限制到沒有熱敏感結構的區域中，可以減少或者避免對熱敏感結構(例如，鍵合介面354和用於連接週邊電路352的Cu互連)的任何潛在損壞。
方法500進行至操作516，如圖5中所示，其中，形成與摻雜半導體層接觸的源極觸點。如圖3M中所示，一個或複數個ILD層356形成在摻雜半導體層360上。可以通過使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)在摻雜半導體層360的頂表面上沉積介電質材料來形成ILD層356。如圖3N中所示，源極接觸開口358可以穿過ILD層356形成，以暴露摻雜半導體層360的部分。在一些實施方式中，使用濕式蝕刻和/或乾式蝕刻(例如，RIE)形成源極接觸開口358。
如圖3O中所示，作為導電層370的部分的源極觸點形成在填充層306的背側處的每個源極接觸開口358(如圖3N中所示)中。根據一些實施方式，源極觸點在摻雜半導體層360上方並且與摻雜半導體層360接觸。在一些實施方式中，使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)將導電層370(例如，Al)沉積到源極接觸開口358中，以 填充源極接觸開口358。然後，可以執行平面化製程(例如，CMP)，以去除多餘的導電層370。
如圖3O中所示，在一些實施方式中，導電層370還包括在源極觸點上方並且與源極觸點接觸的重分佈層。也就是說，根據一些實施方式，導電層370不僅沉積到源極接觸開口358中作為源極觸點，而且沉積在源極接觸開口358的外部到ILD層356上作為電連接複數個源極觸點的重分佈層。
如圖3O中所示，在一些實施方式中，導電層370還包括延伸穿過ILD層356、摻雜半導體層360和填充層306的觸點。也就是說，導電層370不僅沉積到源極接觸開口358中作為源極觸點，而且沉積到接觸開口363和361(圖3N中所示)中作為電連接到週邊觸點338和340的觸點。如圖3M和圖3N中所示，使用濕式蝕刻和/或乾式蝕刻(例如，RIE)形成均延伸穿過間隔物層371、ILD層356、摻雜半導體層360和填充層306的接觸開口363和361。在一些實施方式中，使用微影來圖案化接觸開口363和361以分別與週邊觸點338和340對準。接觸開口363和361的蝕刻可以在週邊觸點338和340的上端處停止，以暴露週邊觸點338和340。如圖3N中所示，間隔物362由間隔物層371沿著接觸開口363和361的側壁形成，以電分離摻雜半導體層360。
圖4A-圖4C示出了根據本公開一些實施例的用於形成另一示例性3D記憶體元件的製造製程。圖4A-圖4C中描繪的3D記憶體元件的示例包括圖1B中描繪的3D記憶體元件160。與其中通過回蝕帽蓋層319形成凹陷321的圖3J不同，如圖4A中所示，摻雜半導體通道318的頂部部分，以增加其導電性，而不首先回蝕帽蓋層319，以暴露半導體通道318的部分。例如，可以執行傾斜離子佈植製程，以用任何合適的摻質(例如，N型摻質(例如，P、As或Sb))將半導體通道318(例如，包括多晶矽)的頂部部分摻雜到期望的摻雜濃度。
在一些實施例中，為了形成摻雜半導體層，將多晶矽層沉積到填充 層上，並且摻雜沉積的多晶矽層。如圖4B中所示，摻雜半導體層360形成在填充層306上以及通道結構314的上端上。在一些實施方式中，為了形成摻雜半導體層360，使用一個或複數個薄膜沉積製程(例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合)在填充層306上沉積半導體層(例如，多晶矽)。可以使用離子佈植和/或熱擴散用(一種或多種)N型摻質(例如，P、As或Sb)來摻雜沉積的半導體層。在一些實施方式中，為了形成摻雜半導體層360，當在填充層306上沉積半導體層時，執行N型摻質(例如，P、As或Sb)的原位摻雜。在一些實施方式中，可以執行CMP製程，以根據需要去除任何多餘的摻雜半導體層360。
如圖4C中所示，摻雜半導體層360和半導體通道318的摻雜部分被局部地活化。在一些實施方式中，在具有摻雜半導體層360和半導體通道318的摻雜部分的受限區域中施加熱，以活化其中的(一種或多種)摻質，例如，N型摻質(例如，P、As或Sb)。局部啟動製程可以活化摻雜到摻雜半導體層360和半導體通道318的摻雜部分中的摻質。結果，在啟動之後，摻雜半導體層360的摻雜濃度和半導體通道318的摻雜部分的摻雜濃度均在1019cm-3與1021cm-3之間。在一些實施方式中，控制局部啟動製程，使得摻雜半導體層360和半導體通道318的摻雜部分中的摻質可以從通道結構314的源極朝向通道結構314的汲極擴散，直到超過(一個或複數個)源極選擇閘極線(例如，最接近填充層306的一個或複數個堆疊導電層328)，但是不面對字元線為止，如上文關於圖2所描述的。
根據本公開的一個方面，一種3D記憶體元件包括：堆疊層結構，堆疊層結構包括交替的導電層和介電質層；通道結構，通道結構延伸穿過堆疊層結構；以及摻雜半導體層，摻雜半導體層包括板和從板延伸到通道結構中的插塞。通道結構包括記憶體膜和半導體通道。半導體通道包括摻雜部分，並且半導體通道的摻雜部分的部分在第一方向上延伸超過堆疊層結構。半導體通道的 摻雜部分外接摻雜半導體層的插塞。
在一些實施方式中，半導體通道的摻雜部分的摻雜濃度和摻雜半導體層的摻雜濃度均在1019cm-3與1021cm-3之間。
在一些實施方式中，半導體通道的摻雜部分和摻雜半導體層均包括N型摻雜多晶矽。
在一些實施方式中，半導體通道的摻雜部分和摻雜半導體層的插塞均在與第一方向相反的第二方向上延伸超過導電層中的一個導電層。
在一些實施方式中，導電層中的一個導電層包括源極選擇閘極線。
在一些實施方式中，3D記憶體元件還包括在堆疊層結構與摻雜半導體層的板之間的填充層。
在一些實施方式中，填充層包括多晶矽、high-k介電質或金屬。
在一些實施方式中，還包括與摻雜半導體層接觸的源極觸點。
在一些實施方式中，記憶體膜在第一方向上延伸超過堆疊層結構，並且與摻雜半導體層的板接觸。
在一些實施方式中，摻雜半導體層的插塞被配置為在執行抹除操作時生成GIDL輔助體偏置。
根據本公開的另一方面，一種3D記憶體元件包括：堆疊層結構，堆疊層結構包括交替的導電層和介電質層；摻雜半導體層；以及通道結構，通道結構延伸穿過堆疊層結構。通道結構包括記憶體膜和半導體通道。通道結構包括記憶體膜和半導體通道。半導體通道包括摻雜部分。通道結構在第一方向上延伸超過堆疊層結構並且與摻雜半導體層接觸。半導體通道包括摻雜部分，摻雜部分在與第一方向相反的第二方向上延伸超過導電層中的一個導電層。
在一些實施方式中，半導體通道的摻雜部分的摻雜濃度和摻雜半導體層的摻雜濃度均在1019cm-3與1021cm-3之間。
在一些實施方式中，半導體通道的摻雜部分和摻雜半導體層均包括N型摻雜多晶矽。
在一些實施方式中，導電層中的一個導電層包括源極選擇閘極線。
在一些實施方式中，半導體通道的摻雜部分的部分在第一方向上延伸超過堆疊層結構，並且與摻雜半導體層接觸。
在一些實施方式中，3D記憶體元件還包括在堆疊層結構與摻雜半導體層之間的填充層。
在一些實施方式中，填充層包括多晶矽、high-k介電質或金屬。
在一些實施方式中，3D記憶體元件還包括與摻雜半導體層接觸的源極觸點。
在一些實施方式中，通道結構還包括在第一方向上延伸超過堆疊層結構並且與摻雜半導體層接觸的帽蓋層。
在一些實施方式中，摻雜半導體層被配置為在執行抹除操作時生成GIDL輔助體偏置。
根據本公開的又一方面，提供了一種用於形成3D記憶體元件的方法。在基底上方形成填充層。在填充層上方形成堆疊層結構。形成通道結構，通道結構延伸穿過堆疊層結構和填充層。通道結構包括記憶體膜和半導體通道。依次去除基底和通道結構的延伸超過填充層的部分，以暴露半導體通道的部分。形成摻雜半導體層，摻雜半導體層與半導體通道的暴露部分接觸。局部地活化摻雜半導體層和半導體通道的與摻雜半導體層接觸的部分。
在一些實施方式中，為了局部地活化，在具有摻雜半導體層和半導體通道的部分的受限區域中施加熱，以活化摻雜半導體層和半導體通道的部分中的摻質。
在一些實施方式中，受限區域在堆疊層結構與摻雜半導體層之間。
在一些實施方式中，摻質包括N型摻質，並且在啟動之後，摻雜半導體層的摻雜濃度和半導體通道的與摻雜半導體層接觸的部分的摻雜濃度均在1019cm-3與1021cm-3之間。
在一些實施方式中，在形成摻雜半導體層之前，摻雜半導體通道的暴露部分。
在一些實施方式中，在基底與填充層之間依次形成第一停止層和第二停止層。
在一些實施方式中，第一停止層包括氧化矽或氮化矽，第二停止層包括氧化矽或多晶矽，並且填充層包括多晶矽、high-k介電質或金屬。
在一些實施方式中，為了形成通道結構，形成通道孔，通道孔延伸穿過堆疊層結構和填充層，在第二停止層處停止，並且在通道孔中依次形成記憶體膜、半導體通道和帽蓋層。
在一些實施方式中，為了依次去除基底記憶體膜的部分，去除基底，在第一停止層處停止，去除第一停止層，在第二停止層處停止，並且去除第二停止層和通道結構的部分，在填充層處停止。
在一些實施方式中，通道結構的被去除部分延伸到第二停止層中。在一些實施方式中，為了去除第二停止層和通道結構的部分，拋光第二停止層和通道結構的延伸到第二停止層中的部分。
在一些實施方式中，為了依次去除基底和通道結構的部分，回蝕通道結構的帽蓋層的部分，以形成由半導體通道的部分圍繞的凹陷。
在一些實施方式中，為了形成摻雜半導體層，將多晶矽層沉積到凹陷中和填充層上，摻雜所沉積的多晶矽層。
在一些實施方式中，為了形成摻雜半導體層，將多晶矽層沉積到填充層上，摻雜所沉積的多晶矽層。
在一些實施方式中，在局部地活化摻雜半導體層之後，形成與摻雜半導體層接觸的源極觸點。
根據本公開的再一方面，一種系統包括被配置為存儲資料的3D記憶體元件以及耦合到3D記憶體元件並且被配置為控制3D記憶體元件的記憶體控制器。3D記憶體元件包括：堆疊層結構，堆疊層結構包括交替的導電層和介電質層；通道結構，通道結構延伸穿過堆疊層結構；以及摻雜半導體層，摻雜半導體層包括板和從板延伸到通道結構中的插塞。通道結構包括記憶體膜和半導體通道。半導體通道包括摻雜部分，並且半導體通道的摻雜部分的部分在第一方向上延伸超過堆疊層結構。半導體通道的摻雜部分外接摻雜半導體層的插塞。
在一些實施方式中，系統還包括耦合到記憶體控制器並且被配置為發送或接收資料的主機。
可以容易地修改具體實施方式的前述描述和/或使其適應于各種應用。因此，基於本文呈現的教導和指導，這種適應和修改旨在處於所公開的實施方式的等同物的含義和範圍內。
本公開的廣度和範圍不應由上述示例性實施方式中的任一個來限制，而應僅根據所附權利要求及其等同物來限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106:鍵合介面
108:週邊電路
110:鍵合層
111:鍵合觸點
112:鍵合層
113:鍵合觸點
114:記憶體堆疊層
116:堆疊導電層
118:堆疊介電質層
120:填充層
121:板
122:摻雜半導體層
123:插塞
124:通道結構
126:記憶體膜
127:帽蓋層
128:半導體通道
129:通道插塞
130:絕緣結構
132:源極觸點
133:互連層
134:ILD層
136:重分佈層
138:鈍化層
140:接觸焊盤
142:觸點
144:觸點
146:週邊觸點
148:週邊觸點
150:局部觸點
152:字元線局部觸點

Claims (20)

  1. 一種三維(3D)記憶體元件，包括：堆疊層結構，所述堆疊層結構包括交替的導電層和介電質層；通道結構，所述通道結構延伸穿過所述堆疊層結構，所述通道結構包括記憶體膜和半導體通道，其中，所述半導體通道包括摻雜部分，並且所述半導體通道的所述摻雜部分的部分在第一方向上延伸超過所述堆疊層結構；以及摻雜半導體層，所述摻雜半導體層包括板和從所述板延伸到所述通道結構中的插塞，其中，所述板在所述通道結構上方橫向地延伸，且所述板與所述記憶體膜接觸，所述半導體通道的所述摻雜部分外接所述摻雜半導體層的所述插塞。
  2. 如請求項1所述的三維(3D)記憶體元件，其中，所述半導體通道的所述摻雜部分的摻雜濃度和所述摻雜半導體層的摻雜濃度均在1019cm-3與1021cm-3之間。
  3. 如請求項1所述的三維(3D)記憶體元件，其中，所述半導體通道的所述摻雜部分和所述摻雜半導體層均包括N型摻雜多晶矽。
  4. 如請求項1所述的三維(3D)記憶體元件，其中，所述半導體通道的所述摻雜部分和所述摻雜半導體層的所述插塞均在與所述第一方向相反的第二方向上延伸超過所述導電層中的一個導電層。
  5. 如請求項4所述的三維(3D)記憶體元件，其中，所述導電層中的所述一個導電層包括源極選擇閘極線。
  6. 如請求項1所述的三維(3D)記憶體元件，還包括在所述堆疊層結構與所述摻雜半導體層的所述板之間的填充層。
  7. 如請求項6所述的三維(3D)記憶體元件，其中，所述填充層包括多晶矽、高介電常數(high-k)介電質或金屬。
  8. 如請求項1所述的三維(3D)記憶體元件，還包括與所述摻雜半導體層接觸的源極觸點。
  9. 如請求項1所述的三維(3D)記憶體元件，其中，所述記憶體膜在所述第一方向上延伸超過所述堆疊層結構。
  10. 如請求項1所述的三維(3D)記憶體元件，其中，所述摻雜半導體層的所述插塞被配置為在執行抹除操作時生成閘極誘導汲極漏電流(GIDL)輔助體偏置。
  11. 一種三維(3D)記憶體元件，包括：堆疊層結構，所述堆疊層結構包括交替的導電層和介電質層；通道結構，所述通道結構延伸穿過所述堆疊層結構，所述通道結構包括記憶體膜和半導體通道；以及摻雜半導體層，其中，所述通道結構在第一方向上延伸超過所述堆疊層結構，並且與所述摻雜半導體層接觸，所述摻雜半導體層在所述通道結構上方橫向地延伸，且所 述摻雜半導體層與所述記憶體膜接觸；並且所述半導體通道包括摻雜部分，所述摻雜部分在與所述第一方向相反的第二方向上延伸超過所述導電層中的一個導電層。
  12. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上方形成填充層；在所述填充層上方形成堆疊層結構；形成通道結構，所述通道結構延伸穿過所述堆疊層結構和所述填充層，所述通道結構包括記憶體膜和半導體通道；依次去除所述基底和所述通道結構的延伸超過所述填充層的部分，以暴露所述半導體通道的部分；形成摻雜半導體層，所述摻雜半導體層與所述半導體通道的暴露部分接觸，所述摻雜半導體層在所述通道結構上方橫向地延伸，且所述摻雜半導體層與所述記憶體膜接觸；以及局部地活化所述摻雜半導體層和所述半導體通道的與所述摻雜半導體層接觸的部分。
  13. 如請求項12所述的用於形成三維(3D)記憶體元件的方法，其中，局部地活化包括在具有所述摻雜半導體層和所述半導體通道的所述部分的受限區域中施加熱，以活化所述摻雜半導體層和所述半導體通道的所述部分中的摻質。
  14. 如請求項12所述的用於形成三維(3D)記憶體元件的方法，還包括，在形成所述摻雜半導體層之前，摻雜所述半導體通道的所述暴露部分。
  15. 如請求項12所述的用於形成三維(3D)記憶體元件的方法，還包括在所述基底與所述填充層之間依次形成第一停止層和第二停止層。
  16. 如請求項15所述的用於形成三維(3D)記憶體元件的方法，其中，形成所述通道結構包括：形成通道孔，所述通道孔延伸穿過所述堆疊層結構和所述填充層，在所述第二停止層處停止；以及在所述通道孔中依次形成所述記憶體膜、所述半導體通道和帽蓋層。
  17. 如請求項16所述的用於形成三維(3D)記憶體元件的方法，其中，依次去除所述基底和所述通道結構的所述部分包括：去除所述基底，在所述第一停止層處停止；去除所述第一停止層，在所述第二停止層處停止；以及去除所述第二停止層和所述通道結構的所述部分，在所述填充層處停止。
  18. 如請求項16所述的用於形成三維(3D)記憶體元件的方法，其中，依次去除所述基底和所述通道結構的所述部分還包括回蝕所述通道結構的所述帽蓋層的部分，以形成由所述半導體通道的所述部分圍繞的凹陷。
  19. 如請求項18所述的用於形成三維(3D)記憶體元件的方法，其中，形成所述摻雜半導體層包括：將多晶矽層沉積到所述凹陷中和所述填充層上；以及摻雜所沉積的所述多晶矽層。
  20. 如請求項12所述的用於形成三維(3D)記憶體元件的方法，其中，形成所述摻雜半導體層包括：將多晶矽層沉積到所述填充層上；以及摻雜所沉積的所述多晶矽層。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
US11810838B2 (en) * 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
US11751383B2 (en) 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202025463A (zh) * 2018-12-21 2020-07-01 大陸商芯恩（青島）積體電路有限公司 一種三維有接面半導體記憶體元件及其製造方法
CN112018126A (zh) * 2019-05-31 2020-12-01 三星电子株式会社 三维半导体装置及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624980B1 (ko) * 2009-06-19 2016-05-27 삼성전자주식회사 비휘발성 메모리 소자
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
US8846508B1 (en) * 2013-07-15 2014-09-30 Varian Semiconductor Equipment Associates, Inc. Method of implanting high aspect ratio features
KR20150085735A (ko) * 2014-01-16 2015-07-24 삼성전자주식회사 반도체 소자 및 그 제조방법
CN112424933A (zh) * 2020-05-27 2021-02-26 长江存储科技有限责任公司 用于形成三维存储器件的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202025463A (zh) * 2018-12-21 2020-07-01 大陸商芯恩（青島）積體電路有限公司 一種三維有接面半導體記憶體元件及其製造方法
CN112018126A (zh) * 2019-05-31 2020-12-01 三星电子株式会社 三维半导体装置及其制造方法

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