CN112018126A - 三维半导体装置及其制造方法 - Google Patents
三维半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN112018126A CN112018126A CN202010418871.0A CN202010418871A CN112018126A CN 112018126 A CN112018126 A CN 112018126A CN 202010418871 A CN202010418871 A CN 202010418871A CN 112018126 A CN112018126 A CN 112018126A
- Authority
- CN
- China
- Prior art keywords
- channel structure
- gate electrode
- semiconductor device
- channel
- dimensional semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 238000000034 method Methods 0.000 title description 29
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000000463 material Substances 0.000 claims description 35
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 178
- 238000009413 insulation Methods 0.000 description 35
- 239000012212 insulator Substances 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 239000002019 doping agent Substances 0.000 description 10
- 238000003860 storage Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021423 nanocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000004876 x-ray fluorescence Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
提供了一种三维半导体装置及其制造方法，所述三维半导体装置包括顺序地堆叠在基底上的多个第一栅电极、位于所述多个第一栅电极上的第二栅电极、延伸穿过第二栅电极的一部分和所述多个第一栅电极的第一沟道结构、位于第一沟道结构的侧壁上并且其上表面位于比第一沟道结构的顶端高的水平处的掩埋绝缘图案、延伸穿过第二栅电极的剩余部分的第二沟道结构以及位于第二沟道结构的侧壁上的掩埋导电图案，第二沟道结构连接到第一沟道结构。
Description
本申请要求于2019年5月31日在韩国知识产权局提交的第10-2019-0064724号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用完全包含于此。
技术领域
本公开的示例实施例涉及三维半导体装置及其制造方法。
背景技术
虽然电子装置的体积变得越来越小，但是电子装置需要进行大量的数据处理。用在这样的电子装置中的半导体装置应该高度集成。为了提供高度集成的半导体装置，可能期望具有三维(例如，竖直)晶体管而不是平面晶体管的三维半导体装置。
发明内容
根据发明构思的一些示例实施例，一种三维半导体装置可以包括：基底；多个第一栅电极，顺序地堆叠在基底上；第二栅电极，位于多个第一栅电极上；第一沟道结构，延伸穿过第二栅电极的一部分和多个第一栅电极；掩埋绝缘图案，设置在第一沟道结构的侧壁上并具有在比第一沟道结构的顶端高的水平处的上表面；第二沟道结构，延伸穿过第二栅电极的剩余部分并连接到第一沟道结构；以及掩埋导电图案，位于第二沟道结构的侧壁上。
根据发明构思的一些示例实施例，一种三维半导体装置可以包括：基底；多个第一栅电极，顺序地堆叠在基底上；第二栅电极，包括顺序地堆叠在多个第一栅电极上的下栅电极和上栅电极；第一沟道结构，延伸穿过下栅电极的一部分和多个第一栅电极；掩埋绝缘图案，设置在第一沟道结构的侧壁上并具有位于比第一沟道结构的顶端高的水平处的上表面；第二沟道结构，延伸穿过第二栅电极的剩余部分并连接到第一沟道结构；以及掩埋导电图案，位于第二沟道结构的侧壁上，掩埋导电图案与掩埋绝缘图案分隔开。
根据发明构思的一些示例实施例，一种三维半导体装置可以包括：基底；堆叠结构，包括堆叠在基底上的多个第一栅电极、位于多个第一栅电极上的至少一个第二栅电极以及穿过多个第一栅电极和至少一个第二栅电极的沟道孔；第一沟道结构，设置在沟道孔的内侧壁上并在与基底的上表面平行的水平方向上与至少一个第二栅电极的第一部分和多个第一栅电极叠置；第一掩埋绝缘图案，位于沟道孔中并位于第一沟道结构的侧壁上，第一掩埋绝缘图案具有在比第一沟道结构的顶端高的水平处的上表面；第二沟道结构，设置在沟道孔的内侧壁上并位于第一沟道结构的顶端上，并且包括在水平方向上与至少一个第二栅电极的第二部分叠置的沟道层和位于第一掩埋绝缘图案的上表面上的中间水平层；第二掩埋绝缘图案，位于沟道孔中并位于第二沟道结构的中间水平层和第二沟道结构的沟道层的侧壁上；以及掩埋导电图案，位于沟道孔中并位于第二掩埋绝缘图案和第二沟道结构的沟道层的侧壁上。
根据发明构思的一些示例实施例，一种制造三维半导体装置的方法可以包括：形成包括交替地堆叠在基底上的绝缘层和牺牲层的结构；形成穿过所述结构的沟道孔；在沟道孔的内侧壁上形成第一沟道结构；在沟道孔中并且在第一沟道结构上形成掩埋绝缘图案；使掩埋绝缘图案的上表面凹进；去除第一沟道结构的一部分，使得第一沟道结构的顶端凹进得比掩埋绝缘图案的凹进上表面低；在沟道孔的内侧壁上并且在第一沟道结构的凹进顶端和掩埋绝缘图案的凹进上表面上形成第二沟道结构；以及在沟道孔中并且在第二沟道结构上形成掩埋导电图案。
附图说明
图1是根据发明构思的示例实施例的三维半导体装置的存储器单元阵列的等效电路图。
图2是示出根据发明构思的示例实施例的三维半导体装置的示意性透视图。
图3A是图2的部分“A”的放大剖视图。
图3B是示出图3A的竖直结构的透明透视图。
图4、图5、图6和图7是示出根据发明构思的示例实施例的三维半导体装置的剖视图。
图8、图9、图10和图11是示出制造根据发明构思的示例实施例的三维半导体装置的方法中的步骤的剖视图。
图12A、图12B、图12C和图12D是示出制造根据发明构思的示例实施例的三维半导体装置的方法中的工艺(以形成第二沟道结构)的剖视图。
图13、图14、图15、图16和图17是示出制造根据发明构思的示例实施例的三维半导体装置的方法中的步骤的剖视图。
具体实施方式
现在将在下文中参照附图更充分地描述各种示例实施例。在整个本申请中，同样的附图标记可以指同样的元件。
图1是根据发明构思的示例实施例的三维(3D)半导体装置的存储器单元阵列的等效电路图，并且可以被理解为包括在图2的3D半导体装置中的存储器单元阵列的等效电路图。
参照图1，3D半导体装置的存储器单元阵列可以包括共源极线CSL、多条位线BL和/或共源极线CSL与位线BL之间的多个单元串CSTR。
共源极线CSL可以是位于基底上的导电层或位于基底中的杂质区。位线BL可以是位于基底之上的导电图案(例如，金属线)。位线BL可以以二维布置。多个单元串CSTR可以并联连接到位线BL中的每条。多个单元串CSTR可以共同地连接到共源极线CSL。多个单元串CSTR可以设置在共源极线CSL与多条位线BL之间。在一些示例实施例中，共源极线CSL可以包括以二维布置的多条共源极线。这里，相同的电压可以被施加到共源极线CSL，或者可以单独地电控制共源极线CSL中的每条。
单元串CSTR中的每个可以包括连接到共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST以及在接地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。接地选择晶体管GST、多个存储器单元晶体管MCT和/或串选择晶体管SST可以串联连接。共源极线CSL可以公共地连接到接地选择晶体管GST的源极。设置在共源极线CSL与位线BL之间的接地选择线GSL、多条字线WL1至WLn和多条串选择线SSL可以分别用作接地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。存储器单元晶体管MCT中的每个可以包括数据存储元件。
根据发明构思的一些示例实施例的存储器单元阵列可以包括用于使用栅极致漏极泄漏(GIDL)方法执行存储器单元阵列的擦除操作的GIDL晶体管GIDLT。GIDL晶体管GIDLT可以设置在串选择线SSL与位线BL之间，因此可以指“上GIDL晶体管”。在一些示例实施例中，“下GIDL晶体管”还可以设置在接地选择线GSL与共源极线CSL之间。用作GIDL晶体管GIDLT的栅电极的GIDL栅极线GIDLGL可以设置在串选择线SSL与位线BL之间。
为了实现GIDL晶体管GIDLT(例如，上GIDL晶体管)，晶体管的沟道区的与所述晶体管的漏区相邻的部分可以掺杂有高浓度掺杂剂。通常，可以通过使用注入工艺在晶体管的沟道区的所述部分中注入掺杂剂并且执行用于使掺杂剂扩散和激活的后续热处理来形成突变结(abrupt junction)。例如，为了获得足够的GIDL电流，高剂量注入工艺可以重复进行若干次。上绝缘层(例如，氧化层)可能由于高剂量注入工艺而损坏。上绝缘层的损坏部分在随后的蚀刻工艺中被蚀刻，因此会产生缺陷(诸如寄生字线的形成)。根据发明构思的一些示例实施例的GIDL晶体管GIDLT可以在不使用高剂量注入工艺的情况下实现。
图2是示出根据发明构思的示例实施例的三维半导体装置的存储器单元阵列的示意性透视图。图3A是图2的部分“A”的放大剖视图。图3B是示出图3A的竖直结构的透明透视图。
参照图2，3D半导体装置100可以包括基底101和包括绝缘层120、多个第一栅电极131和/或多个第二栅电极132的堆叠结构SS。绝缘层120中的一些和多个第一栅电极131可以交替地堆叠在基底101上。绝缘层120的剩余部分和第二栅电极132可以交替地堆叠在多个第一栅电极131上。
基底101可以是例如硅基底、锗基底或硅-锗基底。
多个第一栅电极131可以包括最下面的栅电极131G、最上面的栅电极131S以及竖直地堆叠在最下面的栅电极131G与最上面的栅电极131S之间的单元栅电极131-1、131-2、…和131-n。最下面的栅电极131G和最上面的栅电极131S可以分别与接地选择晶体管(见图1的GST)的栅电极和串选择晶体管(见图1的SST)的栅电极对应。
单元栅电极131-1、131-2、…和131-n可以与存储器单元晶体管(见图1的MCT)的栅电极对应。换句话说，最下面的栅电极131G和最上面的栅电极131S可以分别用作接地选择线(见图1的GSL)和串选择线(见图1的SSL)，并且单元栅电极131-1、131-2、…和131-n可以用作字线(见图1的WL1至WLn)。
单元栅电极131-1、131-2、…和131-n的数量可以根据3D半导体装置100的集成密度来确定。例如，单元栅电极131-1、131-2、…和131-n的数量可以是30或更多。
第二栅电极132可以包括顺序地堆叠在多个第一栅电极131上的下栅电极132a和上栅电极132b。第二栅电极132可以与GIDL晶体管(见图1的GIDLT)的栅电极对应。第二栅电极132可以如图2中所示包括两个栅电极132a和132b，但是发明构思不限于此。例如，第二栅电极132可以包括一个或者三个或更多个栅电极。
在平面图中，堆叠结构SS可以在具有第一方向X和与第一方向X交叉的第二方向Y的X-Y平面中延伸。多个第一栅电极131和多个第二栅电极132可以在与第一方向X和第二方向Y垂直的第三方向Z上顺序地堆叠。第一方向X和第二方向Y可以与基底101的上表面平行。第三方向Z可以与基底101的上表面垂直。多个第一栅电极131和多个第二栅电极132可以通过置于多个第一栅电极131和多个第二栅电极132中的相应栅电极之间的绝缘层120彼此分隔开。
例如，绝缘层120中的每个可以包括硅层、氧化硅层、碳化硅层、氮氧化硅层和/或氮化硅层。例如，多个第一栅电极131和多个第二栅电极132中的每个可以包括多晶硅和/或诸如钨的金属以及/或者导电金属氮化物。
下绝缘层102可以设置在基底101与堆叠结构SS之间。下绝缘层102可以包括例如氧化硅、氮化硅、高k介电材料(例如，氧化铝、氧化铪等)和/或它们的组合。下绝缘层102可以比绝缘层120中的每个薄。下绝缘层102的厚度和绝缘层120的厚度可以在第三方向Z上测量。
堆叠结构SS可以包括在第三方向Z上延伸穿过其的沟道孔CH。竖直结构VS可以设置在沟道孔CH中的每个中。如图2中所示，竖直结构VS(或沟道孔CH中的每个)可以沿着第三方向Z具有相同或基本相同的宽度，但是发明构思不限于此。在一些示例实施例中，竖直结构VS(或沟道孔CH中的每个)可以随着其接近基底101而逐渐变窄。
竖直结构VS可以包括以靠近第一栅电极131和第二栅电极132的顺序设置的竖直绝缘件160、在竖直方向上彼此连接的第一沟道结构151和第二沟道结构152以及掩埋绝缘图案(在下文中，也可被称为第一掩埋绝缘图案)181。竖直结构VS可以穿过堆叠结构SS并可以电连接到基底101。竖直结构VS可以包括设置在堆叠结构SS中的多个竖直结构。在平面图中，多个竖直结构VS可以在第一方向X和第二方向Y上布置。多个竖直结构VS可以在第一方向X上以锯齿形形式布置。
参照图2和图3A，沟道结构可以包括在第三方向Z上彼此连接的第一沟道结构151和第二沟道结构152。第二沟道结构152的底端可以连接到第一沟道结构151的顶端151T。第一沟道结构151可以穿过第二栅电极132的一部分和多个第一栅电极131。第二沟道结构152可以穿过第二栅电极132的剩余部分。
例如，第一沟道结构151可以穿过多个第一栅电极131和下栅电极132a，第二沟道结构152可以穿过上栅电极132b。
第一沟道结构151可以包括未掺杂的半导体材料，例如，未掺杂的多晶硅。第二沟道结构152可以包括掺杂的半导体材料和/或具有比第一沟道结构151的带隙小的带隙的半导体材料。例如，第二沟道结构152可以包括掺杂的多晶硅。基于X射线荧光(XRF)的分析，在第二沟道结构152中的掺杂的多晶硅的掺杂浓度可以在2count/cm3(原子数/cm3)至10count/cm3的范围内。包括在第二沟道结构152中的具有相对小的带隙的半导体材料可以增大GIDL效率，并且可以包括例如硅锗(SiGe)和/或锗(Ge)。在一些示例实施例中，可以掺杂具有相对小的带隙的半导体材料。在一些示例实施例中，第二沟道结构152可以通过沉积掺杂的半导体材料来形成。在一些示例实施例中，可以通过沉积半导体材料并通过后续工艺将半导体材料进行掺杂为具有期望的掺杂浓度来形成第二沟道结构152。
掩埋绝缘图案181可以设置在第一沟道结构151的侧壁上，并且掩埋绝缘图案181可以在平面图中被第一沟道结构151围绕(或者掩埋绝缘图案181的侧壁可以被第一沟道结构151覆盖)。掩埋绝缘图案181的上表面181T可以相对于基底101的上表面被定位在比第一沟道结构151的顶端151T高的水平处。
如图3A中所示，第一沟道结构151的顶端151T的水平Lb可以被定位为比下栅电极132a的上表面的水平高并且比上栅电极132b的下表面的水平低。然而，发明构思不限于此。例如，第一沟道结构151的顶端151T的水平Lb可以根据栅电极的厚度和数量而不同地改变。在一些示例实施例中，参照图5、图6和图7，第一沟道结构151的顶端151T的水平Lb可以在比下栅电极132a的下表面高并且比上栅电极132b的上表面低的范围内选择。
掩埋绝缘图案181的上表面181T可以被定位为在与基底101的上表面平行的水平方向上(或在第一方向X或第二方向Y上)与上栅电极132b叠置的水平处。换句话说，掩埋绝缘图案181的上表面181T的水平La可以被定位在第一沟道结构151的顶端151T的水平Lb上方。掩埋绝缘图案181可以包括例如氧化硅、氮化硅和/或氮氧化硅。
参照图3B，第一沟道结构151和第二沟道结构152(例如，沟道层152a)中的每个可以具有中空管形状或通心形状。第一沟道结构151的底端可以是封闭的。
参照图3A，第二沟道结构152可以包括与上栅电极132b相邻的沟道层152a和在掩埋绝缘图案181的上表面181T上的中间水平层152b。沟道层152a可以包括延伸到在掩埋绝缘图案181周围凹进的区域(在下文中被称为凹进区域)Rp中以连接到第一沟道结构151的顶端151T的延伸部152R。延伸穿过凹进区域Rp的延伸部152R的长度可以适当地设定，使得用于GIDL产生的GIDL晶体管(见图1的GIDLT)的沟道长度可以被精确地设计。第二沟道结构152的厚度(例如，沟道层152a的厚度)可以在例如
至
的范围内或者在约
至约
的范围内。
在平面图中，掩埋导电图案192可以设置在第二沟道结构152的侧壁上并可以被第二沟道结构152围绕。掩埋导电图案192可以设置在由第二沟道结构152限定的空间中。掩埋导电图案192可以具有与堆叠结构SS的上表面共面的平坦上表面并可以包括掺杂的半导体材料。掩埋导电图案192可以设置为垫区域。在一些示例实施例中，由于掩埋导电图案192从其顶部掺杂，所以掩埋导电图案192可以包括第一部分192H和第二部分192L，第一部分192H包括以高浓度掺杂的半导体材料，第二部分192L包括以低浓度掺杂的半导体材料或未掺杂的半导体材料。
参照图2和图3A，竖直绝缘件160可以设置在堆叠结构SS与第一沟道结构151和第二沟道结构152之间。竖直绝缘件160可以置于第一栅电极131和第二栅电极132中的每个与第一沟道结构151和第二沟道结构152中的每个之间。在一些示例实施例中，竖直绝缘件160可以在绝缘层120中的每个与第一沟道结构151和第二沟道结构152中的每个之间延伸。竖直绝缘件160可以具有顶部和底部开口的管形状或通心形状。
竖直绝缘件160可以包括闪速存储器装置的存储器元件。例如，竖直绝缘件160可以包括闪速存储器装置的电荷存储层164。可以利用由第一沟道结构151和与其相邻的第一栅电极131之间的电压差造成的福勒-海姆(Fowler-Nordheim)隧穿来改变存储在竖直绝缘件160中的数据。在一些示例实施例中，竖直绝缘件160可以包括能够基于另一操作原理存储信息的薄层，例如用于相变存储器或可变电阻存储器的薄层。
竖直绝缘件160还可以包括在电荷存储层164与第一沟道结构151和第二沟道结构152中的每个之间的隧道绝缘层162。隧道绝缘层162可以直接接触第一沟道结构151和第二沟道结构152。在一些示例实施例中，竖直绝缘件160还可以包括在电荷存储层164与第一栅电极131和第二栅电极132之间的阻挡层166。电荷存储层164可以包括例如氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层和层叠的捕获层中的至少一个。隧道绝缘层162可以包括具有比电荷存储层164的带隙大的带隙的材料。例如，隧道绝缘层162可以是氧化硅层。阻挡层166可以包括具有比电荷存储层164的带隙大的带隙的材料。阻挡层166可以包括氧化硅层、氮化硅层和/或氮氧化硅层。
竖直绝缘件160还可以包括在绝缘层120中的每个与第一栅电极131和第二栅电极132中的每个之间的盖层(未示出)。盖层可以直接接触绝缘层120，并且可以被第一栅电极131和第二栅电极132分开地设置。在一些示例实施例中，盖层可以在第一栅电极131和第二栅电极132中的相邻栅电极之间竖直地延伸。盖层可以相对于电荷存储层164具有蚀刻选择性，并且可以包括与绝缘层120不同的材料。例如，盖层可以包括氧化硅层、多晶硅层、碳化硅层和/或氮化硅层中的与绝缘层120不同的至少一个。
水平绝缘件170可以各自设置在第一栅电极131和第二栅电极132中的每个的上表面和下表面上。水平绝缘件170中的每个可以在第一栅电极131和第二栅电极132中的每个与竖直绝缘件160之间延伸。水平绝缘件170中的每个可以包括一个薄层或多个薄层。在一些示例实施例中，水平绝缘件170中的每个可以包括电荷捕获型闪速存储器晶体管的阻挡绝缘层。
外延层140可以设置在第一沟道结构151与基底101之间，并且可以接触第一沟道结构151和基底101。第一沟道结构151可以通过外延层140电连接到基底101。外延层140可以设置在基底101的凹进区域R中。外延层140可以填充凹进区域R并且可以在基底101的上表面上方突出。例如，相对于基底101的上表面，外延层140的上表面的高度可以比最下面的栅电极131G的上表面的高度高并且比次最下面的栅电极131-1的上表面的高度低。外延层140的上表面可以具有向上渐缩的形状(例如，可以从其上表面的中心向其侧边缘向下倾斜)。外延层140可以是通过选择性外延生长(SEG)工艺形成的半导体材料层。外延层140可以包括掺杂或未掺杂的硅(Si)、锗(Ge)和/或硅锗(SiGe)。在一些示例实施例中，可以省略外延层140，因此第一沟道结构151的下部可以插入到基底101中。因此，第一沟道结构151的底端可以接触基底101。竖直绝缘件160的下表面可以接触基底101。
如图2中所示，电极分离图案107可以设置在堆叠结构SS的相对侧壁中的每个处。电极分离图案107可以覆盖设置在基底101中的共源极区105。电极分离图案107可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一个。共源极区105可以用作共源极线(见图1的SSL)并且可以是杂质掺杂区。间隔件绝缘层184可以设置在堆叠结构SS的侧壁与电极分离图案107之间。布线(例如，位线195)可以设置在堆叠结构SS上并可以横穿堆叠结构SS。位线195可以通过接触插塞194连接到设置为垫区域的掩埋导电图案192。层间绝缘层(未示出)可以设置在位线195与堆叠结构SS之间。接触插塞194可以穿过层间绝缘层。
根据发明构思的一些示例实施例的3D半导体装置100可以进行各种修改。连接到位线195中的每条的垫区域可以被修改以有效地防止掺杂剂从第二沟道结构152扩散。在图4中示出了具有这样的结构的3D半导体装置。与图3A相似，图4是图2的部分“A”的放大图。
参照图4，除了第二掩埋绝缘图案182附加地设置在掩埋导电图案192'与掩埋绝缘图案181之间之外，根据发明构思的示例实施例的3D半导体装置可以与图1至图3B中示出的3D半导体装置100相同或相似。相同的附图标记用于表示与图1至图3B中所示的相同的元件。
根据发明构思的一些示例实施例的3D半导体装置还可以包括在掩埋导电图案192'与第一掩埋绝缘图案181之间的第二掩埋绝缘图案182。第二沟道结构152可以包括在第一掩埋绝缘图案181的上表面181T上的中间水平层152b。第二掩埋绝缘图案182可以被第二沟道结构152的沟道层152a围绕(例如，第二掩埋绝缘图案182的侧壁可以被第二沟道结构152的沟道层152a覆盖)，并且可以设置在中间水平层152b与掩埋导电图案192'之间。例如，掩埋导电图案192'可以设置为垫区域和/或可以包括以高浓度掺杂的半导体材料。例如，第二掩埋绝缘图案182可以包括氧化硅、氮化硅和/或氮氧化硅。第二掩埋绝缘图案182可以包括与第一掩埋绝缘图案181相同的材料。
在图3A中所示的剖面中，当掩埋导电图案192根据掩埋导电图案192的掩埋深度和掺杂条件而从其顶部掺杂时。第一部分192H以高浓度掺杂，但是第二部分192L可以以低浓度掺杂或者可以是未掺杂的。在一些示例实施例中，掺杂剂可以从以期望浓度掺杂的第二沟道结构152扩散到第二部分192L中。然而，在发明构思的一些示例实施例中，由于与掩埋导电图案192的第二部分192L对应的区域由绝缘材料形成，所以可以减小或防止由于掺杂剂的扩散引起的阈值电压的变化。
根据一些示例实施例的3D半导体装置可以进行各种修改。例如，第一沟道结构151的顶端的水平Lb和第一掩埋绝缘图案181的上表面的水平La可以在满足以下条件时进行各种修改，
1)第一沟道结构151的顶端凹进得比第一掩埋绝缘图案181的上表面低，
2)至少一个第二栅电极132的一部分(例如，一个第二栅电极132的一部分或一些第二栅电极132)在水平方向上与第一沟道结构151叠置，并且
3)至少一个第二栅电极132的其他部分在水平方向上与第二沟道结构152叠置。
图5和图6是示出根据发明构思的示例实施例的三维半导体装置的剖视图，并且是图2的部分“A”的放大图。
参照图5，除了第一沟道结构151的顶端151T'的水平Lb'和掩埋绝缘图案181的上表面181T'的水平La'与一些前述示例实施例的水平Lb和La不同之外，根据发明构思的一些示例实施例的3D半导体装置可以与图1至图3B中示出的3D半导体装置100相同或相似。相同的附图标记用于表示与图1至图3B中示出的相同的元件。
掩埋绝缘图案181的上表面181T'的水平La'可以比一些前述示例实施例的掩埋绝缘图案181的上表面181T的水平La高。换句话说，掩埋绝缘图案181的上表面181T'可以被定位在与上栅电极132b的上表面相同、基本相同或比上栅电极132b的上表面高的水平处。如图5中所示，第二沟道结构152可以几乎延伸穿过上栅电极132b。然而，第一沟道结构151的顶端151T'的水平Lb'可以被定位为比上栅电极132b的上表面低。
参照图6，除了第一沟道结构151的顶端151T”的水平Lb”和第一掩埋绝缘图案181的上表面181T”的水平La”与一些前述示例实施例的第一沟道结构151的顶端151T的水平Lb和第一掩埋绝缘图案181的上表面181T的水平La不同并且第二掩埋绝缘图案182附加地设置在掩埋导电图案192'与第一掩埋绝缘图案181之间之外，根据发明构思的一些示例实施例的3D半导体装置可以与图1至图3B中示出的3D半导体装置100相同或相似。相同的附图标记用于表示与图1至图3B中示出的相同的元件。
第一掩埋绝缘图案181的上表面181T”的水平La”可以比一些前述示例实施例的第一掩埋绝缘图案181的上表面181T的水平La低。第一掩埋绝缘图案181的上表面181T”的水平La”可以被定位为比上栅电极132b的下表面低且比下栅电极132a的上表面高。在发明构思的一些示例实施例中，第一沟道结构151的顶端151T”的水平Lb”可以比下栅电极132a的上表面的水平低且比下栅电极132a的下表面的水平高。
与图4中所示的情况相似，第二掩埋绝缘图案182可以被第二沟道结构152的沟道层152a围绕(例如，第二掩埋绝缘图案182的侧壁可以被第二沟道结构152的沟道层152a覆盖)和/或可以设置在掩埋导电图案192'与中间水平层152b之间。例如，由于掩埋导电图案192'被设置为垫区域，所以掩埋导电图案192'可以包括以高浓度掺杂的半导体材料。例如，第二掩埋绝缘图案182可以包括氧化硅、氮化硅和/或氮氧化硅。由于第一掩埋绝缘图案181的上表面181T”被定位在比一些前述示例实施例的第一掩埋绝缘图案181的上表面181T低的水平处，所以第二沟道结构152的沟道层152a可以相对纵向延伸。通过第二掩埋绝缘图案182可以有效地减少或防止掺杂剂从沟道层152a的扩散。因此，为了获得以上效果，第二掩埋绝缘图案182可以形成为在上栅电极132b的上表面上方突出。
在前述实施例中的一些中，用于产生GIDL的第二栅电极132可以包括设置在堆叠结构SS上的两个栅电极。然而，用于产生GIDL的第二栅电极132可以包括设置在堆叠结构SS上的一个或者三个或更多个栅电极。在一些示例实施例中，与以上条件一样，1)第一沟道结构151的顶端凹进得比第一掩埋绝缘图案181的上表面低，2)至少一个第二栅电极132的一部分(例如，一个第二栅电极132的一部分或一些第二栅电极132)在水平方向上与第一沟道结构151叠置，以及3)至少一个第二栅电极132的其他部分在水平方向上与第二沟道结构152叠置。
图7示出了根据发明构思的示例实施例的3D半导体装置，并且示出了设置在堆叠结构的上层处的用于产生GIDL的一个栅电极。
参照图7，除了第一沟道结构151的顶端151T的水平Lb和掩埋绝缘图案181的上表面181T的水平La被改变并且第二栅电极132包括一个栅电极之外，根据发明构思的一些示例实施例的3D半导体装置可以与图1至图3B中示出的3D半导体装置100相同或相似。相同的附图标记用于表示与图1至图3B中示出的相同的元件。
第二栅电极132可以包括一个栅电极。第二栅电极132(例如，第二栅电极132的下部分)可以在水平方向上与第一沟道结构151叠置。第二栅电极132的与用于诱发GIDL的沟道相邻的其他部分(例如，第二栅电极132的上部分)可以在水平方向上与第二沟道结构152叠置。然而，发明构思不限于此。例如，为了形成第二沟道结构152，掩埋绝缘图案181的上表面181T可以被定位在与第二栅电极132的上表面相同、基本相同或比第二栅电极132的上表面高的水平处。
在一些示例实施例中，第二栅电极132可以包括顺序地堆叠在多个第一栅电极131上的多个栅电极(例如，三个或更多个栅电极)。
在一些示例实施例中，第一沟道结构151的顶端可以被定位在比多个第二栅电极132中的最下面的第二栅电极132的下表面高且比多个第二栅电极132中的最上面的第二栅电极132的上表面低的水平处。
具体地，第一沟道结构151可以竖直地延伸穿过多个第二栅电极132中的与第一栅电极131相邻的一些，并且第二沟道结构152可以竖直地延伸穿过多个第二栅电极132中的剩余部分。
在三个或更多个第二栅电极132的情况下，由于相对长的沟道区可以产生GIDL，所以掩埋绝缘图案181的上表面可以被定位在比第二栅电极132中的最上面的第二栅电极132的上表面低的水平处。
图8、图9、图10和图11是示出制造根据发明构思的示例实施例的三维半导体装置的方法中的步骤的剖视图，并且是沿着图2的3D半导体装置100的X-Z平面截取的剖视图。
参照图8，可以在基底101上形成下绝缘层102。可以在下绝缘层102上交替地堆叠牺牲层110和绝缘层120。
基底101可以是例如硅基底、锗基底和/或硅-锗基底。下绝缘层102可以是例如通过氧化工艺或沉积工艺形成的氧化硅层。
可以由相对于绝缘层120具有蚀刻选择性的材料形成牺牲层110。例如，绝缘层120中的每个可以包括氧化硅和/或氮化硅。牺牲层110中的每个可以包括例如，硅、氧化硅、碳化硅和/或氮化硅之中的与绝缘层120不同的材料。
下绝缘层102的厚度和绝缘层120中的每个的厚度可以不同。下绝缘层102的厚度可以比绝缘层120中的每个的厚度小。绝缘层120中的最上面的绝缘层120可以比绝缘层120中的其他绝缘层120厚。被定位在字线区域(包括将在后续工艺中形成的字线)之上和下方的绝缘层120可以形成为与字线之间的绝缘层120相比相对厚。然而，发明构思不限于此。可以各种地改变绝缘层120和牺牲层110的厚度和数量。
参照图9，可以将沟道孔CH形成为穿过牺牲层110和绝缘层120。可以在沟道孔CH的每个沟道孔CH下方的凹进区域R中形成外延层140。
沟道孔CH可以在与基底101的上表面基本垂直的竖直方向上(在第三方向Z上)延伸到基底101，从而在基底101中形成凹进区域R。可以通过各向异性地蚀刻牺牲层110和绝缘层120来形成沟道孔CH。在一些示例实施例中，沟道孔CH的内侧壁可以实质上不与基底101的上表面垂直。例如，沟道孔CH中的每个的宽度可以随着其接近基底101的上表面而增大。
可以通过使用在凹进区域R中暴露的基底101作为种子来执行选择性外延生长工艺来形成外延层140。外延层140可以包括单层或在不同生长条件下生长或具有不同成分的多层。外延层140可以掺杂有掺杂剂。例如，外延层140可以掺杂有与基底101相同的导电类型或与基底101相反的导电类型的掺杂剂。相对于基底101的上表面，外延层140的上表面可以比靠近基底101的牺牲层110的上表面高。
参照图10，可以在沟道孔CH中的每个沟道孔CH的内侧壁上顺序地形成竖直绝缘件160和第一沟道结构151。
可以在沟道孔CH中的每个沟道孔CH的内侧壁、外延层140的上表面和最上面的绝缘层120的上表面上共形地形成竖直绝缘件160，然后可以通过各向异性蚀刻工艺去除竖直绝缘件160的在外延层140的上表面和最上面的绝缘层120的上表面上的一部分，使得竖直绝缘件160可以保留在沟道孔CH中的每个沟道孔CH的内侧壁上。因此，可以使外延层140的上表面暴露。
可以通过顺序地沉积阻挡层166、电荷存储层164和隧道绝缘层162来形成竖直绝缘件160。可以通过原子层沉积(ALD)或化学气相沉积(CVD)来形成竖直绝缘件160。
此后，可以通过ALD或CVD形成第一沟道结构151。第一沟道结构151可以形成在竖直绝缘件160上并可以接触外延层140的上表面。第一沟道结构151可以形成在最上面的绝缘层120的上表面上。
参照图11，可以形成掩埋绝缘层181'以填充具有第一沟道结构151的沟道孔CH中的每个。
可以在最上面的绝缘层120上设置掩埋绝缘层181'。例如，掩埋绝缘层181'可以包括氧化硅、氮化硅和/或氮氧化硅。在一些示例实施例中，可以由旋涂玻璃(SOG)材料形成掩埋绝缘层181'。
此后，可以执行形成第二沟道结构以实现GIDL晶体管的工艺。图12A、图12B、图12C和图12D是示出根据发明构思的示例实施例的形成第二沟道结构的工艺的剖视图并且是图11的部分“B”的放大图。
参照图12A，可以去除掩埋绝缘层181'的一部分以形成掩埋绝缘图案181。可以通过去除掩埋绝缘层181'的所述一部分将掩埋绝缘图案181的上表面181T降低到水平La。
可以通过回蚀刻工艺来执行掩埋绝缘层181'的所述一部分的去除。此时，可以去除掩埋绝缘层181'的在最上面的绝缘层120上的部分。掩埋绝缘图案181的上表面181T的水平La可以在水平方向上与牺牲层110的最上面的牺牲层110G2叠置，最上面的牺牲层110G2与将在后续工艺中形成的如图16中所示的第二栅电极132的上栅电极132b对应。次最上牺牲层110G1可以是与将在后续工艺中形成的如图16中所示的第二栅电极132的下栅电极132a对应的牺牲层。在一些示例实施例中，可以适当地调整掩埋绝缘图案181的上表面181T的水平La，以形成用于产生GIDL的晶体管的沟道区。
参照图12B，可以去除第一沟道结构151的一部分，使得第一沟道结构151的顶端151T可以凹进得比掩埋绝缘图案181的上表面181T低。
可以确定用于产生GIDL的晶体管的沟道区。可以首先调整掩埋绝缘图案181的上表面181T的水平La，然后可以使第一沟道结构151的顶端151T凹进，使得可以精确地限定用于GIDL产生的晶体管的沟道区。
参照图12C，可以在沟道孔CH中的每个沟道孔CH的内侧壁上形成第二沟道结构152以连接到第一沟道结构151。
可以在从其去除了第一沟道结构151的区域中形成第二沟道结构152。可以在掩埋绝缘图案181的上表面181T上形成第二沟道结构152。第二沟道结构152可以包括用作晶体管的沟道区的沟道层152a和设置在掩埋绝缘图案181的上表面181T上的中间水平层152b。第二沟道结构152的沟道层152a可以包括形成在凹进得比掩埋绝缘图案181的上表面181T的水平La低的区域Rp中的延伸部152R，并且可以通过延伸部152R连接到第一沟道结构151的顶端151T。
第二沟道结构152可以包括掺杂的半导体材料(例如，掺杂的多晶硅)和/或具有比第一沟道结构151的材料的带隙小的带隙的半导体材料(例如，硅锗(SiGe)和/或锗(Ge))。可以通过沉积掺杂的半导体材料或者通过沉积半导体材料然后对半导体材料掺杂以具有期望的掺杂浓度来形成第二沟道结构152。
参照图12D，可以在具有第二沟道结构152的沟道孔CH中的每个中形成掩埋导电图案192，并且掩埋导电图案192的至少侧壁可以被第二沟道结构152围绕(覆盖)。
可以在由第二沟道结构152限定的空间中设置掩埋导电图案192。例如，可以在第二沟道结构152的侧壁上设置掩埋导电图案192。可以对掩埋导电图案192执行附加掺杂工艺，使得掩埋导电图案192可以被设置为垫区域。可以在形成掩埋导电图案192之前形成附加掩埋绝缘图案182。例如，如图4中所示，可以在由第二沟道结构152限定的空间的下部中形成附加掩埋绝缘图案(第二掩埋绝缘图案)182，然后可以在附加掩埋绝缘图案182上形成掩埋导电图案192以实现双垫区域。可以理解的是，图12D的剖视图是图13中示出的部分“B”的放大图。
参照图14，可以执行平坦化工艺以暴露最上面的绝缘层120的上表面。可以形成第一开口OP1以穿过牺牲层110和绝缘层120。
通过平坦化工艺，可以去除第二沟道结构152的在最上面的绝缘层120上的一部分和掩埋导电图案192的在最上面的绝缘层120上的一部分。可以通过回蚀刻工艺或化学机械抛光工艺来执行平坦化工艺。竖直绝缘件160、第一沟道结构151和第二沟道结构152以及掩埋绝缘图案181可以组成竖直结构VS。可以在平坦化工艺之后形成保护绝缘层145。保护绝缘层145可以在随后的蚀刻工艺中保护最上面的绝缘层120、掩埋导电图案192和第二沟道结构152。可以通过使用光刻工艺形成掩模层并使用掩模层作为蚀刻掩模各向异性地蚀刻牺牲层110和绝缘层120来形成第一开口OP1。第一开口OP1可以是在竖直方向上(在第三方向Z上)延伸的沟槽。第一开口OP1可以暴露基底101的一部分。
参照图15，可以通过蚀刻工艺去除被第一开口OP1暴露的牺牲层110，以形成多个横向开口LP。
可以通过牺牲层110的去除而将多个横向开口LP分别限定在绝缘层120之间。
参照图16，可以在多个横向开口LP中形成水平绝缘件170以及第一栅电极131和第二栅电极132。
水平绝缘件170可以接触暴露在水平开口LP中的竖直绝缘件160。
可以去除形成在第一开口OP1中的水平绝缘件170以及第一栅电极131和第二栅电极132的材料以形成第二开口OP2。结果，可以通过第二开口OP2单独地形成包括绝缘层120以及第一栅电极131和第二栅电极132的堆叠结构SS。第二栅电极132可以包括下栅电极132a和在下栅电极132a之上的上栅电极132b。
参照图17，可以通过将掺杂剂注入到被第二开口OP2暴露的基底101中来形成共源极区105。可以在共源极区105上和堆叠结构SS的相对侧壁中的每个处形成电极分离图案107。可以在形成电极分离图案107之前形成间隔件绝缘层184。
虽然已经参照本发明构思的示例实施例示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离如由权利要求阐述的发明构思的精神和范围的情况下，可以对本发明构思进行形式和细节上的各种改变。
Claims (20)
1.一种三维半导体装置，所述三维半导体装置包括：
基底；
多个第一栅电极，顺序地堆叠在所述基底上；
第二栅电极，位于所述多个第一栅电极上；
第一沟道结构，延伸穿过所述第二栅电极的一部分和所述多个第一栅电极；
掩埋绝缘图案，位于所述第一沟道结构的侧壁上，所述掩埋绝缘图案具有在比所述第一沟道结构的顶端高的水平处的上表面；
第二沟道结构，延伸穿过所述第二栅电极的剩余部分，所述第二沟道结构连接到所述第一沟道结构；以及
掩埋导电图案，位于所述第二沟道结构的侧壁上。
2.根据权利要求1所述的三维半导体装置，其中，所述第一沟道结构包括未掺杂的半导体材料，并且
所述第二沟道结构包括掺杂的半导体材料。
3.根据权利要求1所述的三维半导体装置，其中，所述第二沟道结构包括具有比所述第一沟道结构的材料的带隙小的带隙的半导体材料。
4.根据权利要求1所述的三维半导体装置，其中，所述掩埋导电图案包括掺杂的半导体材料。
5.根据权利要求1所述的三维半导体装置，其中，所述第二沟道结构包括位于所述掩埋绝缘图案的所述上表面上的中间水平层。
6.根据权利要求5所述的三维半导体装置，所述三维半导体装置还包括位于所述中间水平层与所述掩埋导电图案之间的附加掩埋绝缘图案，
其中，所述掩埋导电图案包括掺杂的半导体材料。
7.根据权利要求1所述的三维半导体装置，其中，所述掩埋绝缘图案的所述上表面位于与所述第二栅电极的上表面相同或比所述第二栅电极的上表面高的水平处。
8.根据权利要求1所述的三维半导体装置，其中，所述第二栅电极包括多个第二栅电极。
9.根据权利要求8所述的三维半导体装置，其中，所述第一沟道结构的所述顶端位于比所述多个第二栅电极中的最下面的第二栅电极的下表面高且比所述多个第二栅电极中的最上面的第二栅电极的上表面低的水平处。
10.根据权利要求8所述的三维半导体装置，其中，所述第一沟道结构延伸穿过所述多个第二栅电极中的与所述多个第一栅电极中的最上面的第一栅电极相邻的一些第二栅电极，并且所述第二沟道结构延伸穿过所述多个第二栅电极中的剩余部分。
11.根据权利要求8所述的三维半导体装置，其中，所述掩埋绝缘图案的所述上表面位于比所述多个第二栅电极中的最上面的第二栅电极的上表面低的水平处。
12.一种三维半导体装置，所述三维半导体装置包括：
基底；
多个第一栅电极，顺序地堆叠在所述基底上；
第二栅电极，包括顺序地堆叠在所述多个第一栅电极上的下栅电极和上栅电极；
第一沟道结构，延伸穿过所述下栅电极的一部分和所述多个第一栅电极；
掩埋绝缘图案，位于所述第一沟道结构的侧壁上，所述掩埋绝缘图案具有在比所述第一沟道结构的顶端高的水平处的上表面；
第二沟道结构，延伸穿过所述第二栅电极的剩余部分，所述第二沟道结构连接到所述第一沟道结构；以及
掩埋导电图案，位于所述第二沟道结构的侧壁上，所述掩埋导电图案与所述掩埋绝缘图案分隔开。
13.根据权利要求12所述的三维半导体装置，其中，所述第一沟道结构的所述顶端位于比所述下栅电极的下表面高且比所述上栅电极的上表面低的水平处。
14.根据权利要求13所述的三维半导体装置，其中，所述第一沟道结构的所述顶端位于比所述下栅电极的上表面高且比所述上栅电极的下表面低的水平处。
15.根据权利要求14所述的三维半导体装置，其中，所述掩埋绝缘图案的所述上表面位于在与所述基底的上表面平行的水平方向上与所述上栅电极叠置的水平处。
16.根据权利要求12所述的三维半导体装置，其中，
所述掩埋绝缘图案的所述上表面位于比所述上栅电极的下表面低且比所述下栅电极的上表面高的水平处，并且
所述第一沟道结构的所述顶端位于比所述下栅电极的所述上表面低的水平处。
17.根据权利要求12所述的三维半导体装置，其中，
所述掩埋绝缘图案的所述上表面位于与所述上栅电极的上表面相同或比所述上栅电极的上表面高的水平处，并且
所述第一沟道结构的所述顶端位于比所述上栅电极的所述上表面低的水平处。
18.根据权利要求12所述的三维半导体装置，其中，
所述第一沟道结构包括未掺杂的多晶硅，并且
所述第二沟道结构包括硅锗、锗或掺杂的多晶硅。
19.根据权利要求12所述的三维半导体装置，其中，所述第二沟道结构的厚度在
至
的范围内。
20.一种三维半导体装置，所述三维半导体装置包括：
基底；
堆叠结构，包括堆叠在所述基底上的多个第一栅电极、位于所述多个第一栅电极上的至少一个第二栅电极以及穿过所述多个第一栅电极和所述至少一个第二栅电极的沟道孔；
第一沟道结构，位于所述沟道孔的内侧壁上，所述第一沟道结构在与所述基底的上表面平行的水平方向上与所述至少一个第二栅电极的第一部分和所述多个第一栅电极叠置；
第一掩埋绝缘图案，位于所述沟道孔中并位于所述第一沟道结构的侧壁上，所述第一掩埋绝缘图案具有在比所述第一沟道结构的顶端高的水平处的上表面；
第二沟道结构，位于所述沟道孔的所述内侧壁上并位于所述第一沟道结构的所述顶端上，所述第二沟道结构包括在所述水平方向上与所述至少一个第二栅电极的第二部分叠置的沟道层和位于所述第一掩埋绝缘图案的所述上表面上的中间水平层；
第二掩埋绝缘图案，位于所述沟道孔中并位于所述第二沟道结构的所述中间水平层和所述第二沟道结构的所述沟道层的侧壁上；以及
掩埋导电图案，位于所述沟道孔中并位于所述第二掩埋绝缘图案和所述第二沟道结构的所述沟道层的所述侧壁上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2019-0064724 | 2019-05-31 | ||
| KR1020190064724A KR102704111B1 (ko) | 2019-05-31 | 2019-05-31 | 3차원 반도체 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112018126A true CN112018126A (zh) | 2020-12-01 |
Family
ID=73506842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010418871.0A Pending CN112018126A (zh) | 2019-05-31 | 2020-05-18 | 三维半导体装置及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11201166B2 (zh) |
| KR (1) | KR102704111B1 (zh) |
| CN (1) | CN112018126A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI788837B (zh) * | 2021-03-22 | 2023-01-01 | 大陸商長江存儲科技有限責任公司 | 三維記憶體元件及其形成方法 |
| WO2024098669A1 (zh) * | 2022-11-07 | 2024-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制作方法、存储器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102680867B1 (ko) * | 2019-09-03 | 2024-07-04 | 삼성전자주식회사 | 반도체 장치 및 이의 동작 방법 |
| US11114153B2 (en) * | 2019-12-30 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM devices with reduced coupling capacitance |
| CN112567519B (zh) * | 2020-11-13 | 2021-11-23 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| KR20220125029A (ko) * | 2021-03-04 | 2022-09-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192569A (ja) * | 2009-02-17 | 2010-09-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4897009B2 (ja) * | 2009-03-24 | 2012-03-14 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP5502629B2 (ja) * | 2010-07-12 | 2014-05-28 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| KR101868799B1 (ko) | 2011-05-26 | 2018-06-21 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| JP2013055204A (ja) * | 2011-09-02 | 2013-03-21 | Toshiba Corp | 半導体記憶装置 |
| US8709894B2 (en) | 2011-09-16 | 2014-04-29 | Micron Technology, Inc. | 3D structured memory devices and methods for manufacturing thereof |
| KR101965709B1 (ko) | 2011-10-18 | 2019-08-14 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| JP2013187337A (ja) | 2012-03-07 | 2013-09-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR20140063144A (ko) | 2012-11-16 | 2014-05-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2014179465A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US9209199B2 (en) | 2014-03-21 | 2015-12-08 | Intel Corporation | Stacked thin channels for boost and leakage improvement |
| US9583505B2 (en) | 2014-06-05 | 2017-02-28 | Kabushiki Kaisha Toshiba | Non-volatile memory device |
| KR102235046B1 (ko) * | 2014-07-02 | 2021-04-05 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US9536894B2 (en) | 2014-08-04 | 2017-01-03 | Kabushiki Kaisha Toshiba | Non-volatile memory device |
| KR102432483B1 (ko) | 2015-12-31 | 2022-08-12 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 이의 구동 방법 |
| US9853047B2 (en) | 2016-01-26 | 2017-12-26 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| KR102337640B1 (ko) * | 2017-04-25 | 2021-12-13 | 삼성전자주식회사 | 3차원 반도체 소자 |
| KR102666540B1 (ko) | 2018-11-07 | 2024-05-23 | 삼성전자주식회사 | 수직형 메모리 장치 |
| JP2020136535A (ja) * | 2019-02-21 | 2020-08-31 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
-
2019
- 2019-05-31 KR KR1020190064724A patent/KR102704111B1/ko active IP Right Grant
- 2019-09-25 US US16/582,240 patent/US11201166B2/en active Active
-
2020
- 2020-05-18 CN CN202010418871.0A patent/CN112018126A/zh active Pending
-
2021
- 2021-12-02 US US17/540,688 patent/US11723203B2/en active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI788837B (zh) * | 2021-03-22 | 2023-01-01 | 大陸商長江存儲科技有限責任公司 | 三維記憶體元件及其形成方法 |
| WO2024098669A1 (zh) * | 2022-11-07 | 2024-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制作方法、存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220093642A1 (en) | 2022-03-24 |
| US11201166B2 (en) | 2021-12-14 |
| US11723203B2 (en) | 2023-08-08 |
| KR102704111B1 (ko) | 2024-09-06 |
| US20200381446A1 (en) | 2020-12-03 |
| KR20200137806A (ko) | 2020-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110400807B (zh) | 三维半导体存储器件 | |
| JP7418953B2 (ja) | ３次元半導体メモリ装置 | |
| KR102370618B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102427324B1 (ko) | 3차원 반도체 메모리 장치 | |
| KR102442933B1 (ko) | 3차원 반도체 장치 | |
| CN107799529B (zh) | 半导体存储器件及其制造方法 | |
| CN106972024B (zh) | 三维半导体器件 | |
| CN108735754B (zh) | 半导体器件 | |
| EP3218931B1 (en) | Three dimensional nand device having reduced wafer bowing and method of making thereof | |
| KR102704111B1 (ko) | 3차원 반도체 장치 및 그 제조방법 | |
| US9520405B2 (en) | Semiconductor device | |
| US8163616B2 (en) | Methods of manufacturing nonvolatile memory devices | |
| KR101964263B1 (ko) | 불휘발성 메모리 장치 및 그 제조 방법 | |
| CN110098188A (zh) | 半导体装置 | |
| CN110729304B (zh) | 三维半导体存储器件 | |
| CN106571368B (zh) | 半导体装置 | |
| KR20130006794A (ko) | 미세 패턴 형성 방법 및 반도체 소자의 제조 방법 | |
| CN111162084B (zh) | 垂直型存储器件 | |
| CN107871749B (zh) | 制造半导体器件的方法 | |
| US11127862B2 (en) | Three-dimensional non-volatile memory device and method of manufacturing the same | |
| CN112018120A (zh) | 三维半导体存储器件 | |
| US11903197B2 (en) | Semiconductor device | |
| KR102653228B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR102720925B1 (ko) | 스택 공정 기반의 3차원 플래시 메모리의 제조 방법 | |
| KR20230005027A (ko) | 반도체 장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |