CN106571368B - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。所述半导体装置包括：堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；下半导体图案，从基底沿竖直方向突出到堆叠件中；下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；沟道结构，竖直地贯穿堆叠件并连接到下半导体图案；以及绝缘填隙图案，在沟道结构内部，其中，绝缘填隙图案的底表面低于下半导体图案的上部的底。

Description

半导体装置
本申请要求于2015年10月8日在美国专利商标局提交的第62/239,061号美国临时专利申请和于2015年12月8日在韩国专利局提交的第10-2015-0174317号韩国专利申请的优先权，每个专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及半导体领域，更具体地，涉及三维半导体存储装置及其制造方法。
背景技术
对于传统的二维半导体装置或平面半导体装置，可以通过被单位存储单元所占据的面积来确定集成度，这可以与用来形成这些单元的精细图案化技术的水平相关。然而，与用于精细图案化的加工设备相关的费用会限制二维或平面半导体装置的集成度。
为了克服这样的限制，已经提出了包括三维布置的存储单元的三维(3D)半导体装置。然而，在实现3D半导体存储装置的低成本、大量生产方面(特别在保持或超越其2D对应装置的操作稳定性的3D装置的大量制造方面)可能存在重大制造障碍。
发明内容
在一些实施例中，制造半导体装置的方法可以包括在交替的绝缘层和牺牲层的竖直堆叠件中形成沟道孔以在基底中形成凹进。可以执行选择性外延生长以将基底的材料用作种子在凹进中设置下半导体图案，凹进可以形成为通过沟道孔贯穿下半导体图案的上表面。选择性外延生长下半导体图案可以包括在凹进中选择性外延生长下半导体图案以将下半导体图案的上表面形成为向上倾斜的轮廓，在所述向上倾斜的轮廓中，下半导体图案的上表面的中心部相对于下半导体图案的上表面的外周部凸出。形成凹进可以包括将凹进形成为包括在下半导体图案的上表面的最外部下面的底表面。
在一些实施例中，半导体装置可以包括包含交替且重复地堆叠在基底上的绝缘层和栅电极的堆叠件。下半导体图案可以从基底沿竖直方向突出到堆叠件中。下半导体图案的上部可以具有在远离基底的方向上逐渐减小的宽度。沟道结构可以竖直地贯穿堆叠件并连接到下半导体图案，绝缘填隙图案可以在沟道结构内部，其中，绝缘填隙图案的底表面低于下半导体图案的上部的底。
在一些实施例中，半导体装置可以包括包含交替且重复地堆叠在基底上的绝缘层和栅电极的堆叠件。下半导体图案可以从基底沿竖直方向突出到堆叠件中。下半导体图案的上部可以具有在远离基底的方向上逐渐减小的宽度，沟道结构可以贯穿堆叠件并且连接到下半导体图案，其中，沟道结构的下部可以贯穿下半导体图案的上部。
在一些实施例中，半导体装置可以包括包含交替且重复地堆叠在基底上的绝缘层和栅电极的堆叠件。下半导体图案可以从基底沿竖直方向突出到堆叠件中。沟道结构可以在堆叠件中并且连接到下半导体图案，绝缘填隙图案可以在沟道结构中，其中，绝缘填隙图案具有弯曲的底表面。
在一些实施例中，制造半导体装置的方法可以包括：在基底上交替地并重复地堆叠绝缘层和牺牲层；形成贯穿绝缘层和牺牲层的沟道孔并暴露基底。可以执行选择性外延生长工艺以从通过沟道孔暴露的基底的顶部生长下半导体图案，其中，将下半导体图案的上部形成为具有在远离基底的方向上逐渐减小的宽度。可以形成凹进区以贯穿下半导体图案的上部。可以形成沟道结构以填充沟道孔和凹进区，可以用栅电极替代牺牲层。
附图说明
通过下面结合附图进行的简要说明，将更清楚地理解示例实施例。附图代表如这里所描述的非限制性示例实施例。
图1是示意性示出根据发明构思的一些实施例的三维半导体存储装置的单元区的电路图。
图2是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。
图3是图2的部分'M'的放大剖视图。
图4至图8、图10以及图12至图15是示出制造根据发明构思的一些实施例的三维半导体存储装置的方法的剖视图。
图9和图11是分别示出图8和图10的部分'M'的放大视图。
图16是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。
图17是示出制造根据发明构思的一些实施例的三维半导体存储装置的方法的剖视图。
图18是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。
图19是图18的部分'M'的放大剖视图。
图20是示出制造根据发明构思的一些实施例的三维半导体存储装置的方法的剖视图。
图21是图20的部分'M'的放大剖视图。
具体实施方式
图1是示意性示出根据发明构思的一些实施例的三维半导体存储装置的单元区的电路图。
参照图1，三维半导体存储装置的单元阵列可以包括共源极线CSL、多条位线BIT和设置在共源极线CSL与位线BIT之间的多个单元串CSTR。
共源极线CSL可以是设置在基底上的导电图案或者是形成在基底中的掺杂区域。在一些实施例中，共源极线CSL可以是设置在基底上并与基底竖直地分隔开的导电图案(例如，金属线)。位线BIT可以是设置在基底上并与基底竖直地分隔开的导电图案(例如，金属线)。在一些实施例中，位线BIT可以设置为与共源极线CSL交叉并且可以与共源极线CSL竖直地分隔开。位线BIT可被二维地布置，多个单元串CSTR可以并联连接到每条位线BIT。单元串CSTR可以共同连接到共源极线CSL。例如，多个单元串CSTR可以设置在位线BIT和共源极线CSL之间。在一些实施例中，多条共源极线CSL可被二维地设置在基底上。在一些实施例中，共源极线CSL可被施加有相同的电压，但是在某些实施例中，共源极线CSL可被彼此分开并因此可以独立地偏置。
每个单元串CSTR可以包括结合到共源极线CSL的地选择晶体管GST、结合到位线BIT的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。此外，可以串联连接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT。
共源极线CSL可以共同连接到地选择晶体管GST的源区。此外，至少一个下选择线LSL、多条字线WL0-WL3和多条上选择线USL可以设置在共源极线CSL和位线BIT之间以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。此外，每个存储单元晶体管MCT可以包括数据存储元件。
图2是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。图3是图2的部分'M'的放大剖视图。
参照图2和图3，可以设置基底100。基底100可以是硅基底、锗基底或硅锗基底。基底100可以包括掺杂有杂质的共源区120。每个共源区120可以是沿与基底100的顶表面平行的第一方向D1延伸的线状结构。共源区120可以被设置成在与第一方向D1交叉的第二方向D2上彼此分隔开。
绝缘层110和栅电极155可以交替地并重复地堆叠在基底100上以形成堆叠件SS。在某些实施例中，多个堆叠件SS可以设置在基底100上，但为简洁起见，下面的描述将涉及仅设置单个堆叠件SS的示例。当在平面图中观看时，堆叠件SS可以是沿第一方向D1延伸的线状结构。共源区120可以设置在堆叠件SS的两侧。下绝缘层105可以设置在基底100和堆叠件SS之间。下绝缘层105可以包括氮化硅层或高k介电层(例如，氧化铝或氧化铪)。下绝缘层105的厚度可以比绝缘层110的厚度小。
栅电极155可以沿与第一方向D1和第二方向D2两者垂直的第三方向D3堆叠。栅电极155可以通过设置在栅电极155之间的绝缘层110彼此竖直地分开。在一些实施例中，栅电极155中的最下方的栅电极155G可被用作参照图1描述的地选择晶体管GST的栅电极(即，下选择线)。栅电极155中的最上方的栅电极155S可被用作参照图1描述的串选择晶体管SST的栅电极(即，上选择线)。定位在最下方的栅电极155G与最上方的栅电极155S之间的栅电极155可被用作参照图3描述的存储单元晶体管MCT的栅电极(即，字线)。例如，栅电极155可以由掺杂硅、金属(例如，钨)、金属氮化物和金属硅化物中的至少一种形成或包括掺杂硅、金属(例如，钨)、金属氮化物和金属硅化物中的至少一种。绝缘层110可以由氧化硅形成或包括氧化硅。
基底100可以包括在基底100的下部处的下半导体图案LSP。下半导体图案LSP可以从基底100的顶表面向上突出并且可以穿过下绝缘层105和最下方的栅电极155G。下半导体图案LSP可以设置为贯穿位于最下方的栅电极155G上的绝缘层110的一部分。换言之，下半导体图案LSP可以具有定位在绝缘层110的底表面与顶表面之间的顶表面。
下半导体图案LSP可以由其导电类型与基底100的导电类型相同的半导体材料形成或包括其导电类型与基底100的导电类型相同的半导体材料。在一些实施例中，下半导体图案LSP可以是将基底100用作种子层来外延生长的外延图案。在这种情况下，下半导体图案LSP可以具有单晶或多晶结构。下半导体图案LSP可以由硅形成或包括硅。
返回参照图3，下半导体图案LSP可以通过选择性外延生长(SEG)工艺形成，因此，下半导体图案LSP的顶表面可以具有非零的曲率(非平面)。例如，每个下半导体图案LSP可以具有沿向上的方向突出的凸的顶表面。作为示例，每个下半导体图案LSP可以包括具有在远离基底100的方向上(即，在第三方向D3上)逐渐减小的宽度(或倾斜的轮廓)的上部UP和在上部UP下的下部LP。下部LP的宽度在第三方向D3上可以是基本均匀的。在某些实施例中，下半导体图案LSP可以具有基本上平坦的顶表面。换言之，下半导体图案LSP的上部UP可以不具有变细的轮廓。
在每个下半导体图案LSP中，第一凹进区RS1可以形成为贯穿上部UP。第一凹进区RS1可以具有定位在比上部UP的底水平面UPB低的水平面处的底RS1b。
返回参照图2，栅极绝缘层GI可以设置在下半导体图案LSP和与下半导体图案LSP邻近的最下方的栅电极155G之间。作为示例，栅极绝缘层GI可以由氧化硅形成或包括氧化硅。
多个沟道结构CS可以设置为贯穿堆叠件SS并且可以电连接到基底100。当在平面图中观看时，沟道结构CS可以沿第一方向D1布置。在某些实施例中，沟道结构CS可以设置为在第一方向D1具有之字形布置。每个沟道结构CS的内部空间可以填充有绝缘填隙图案150。
竖直绝缘件145可以设置在堆叠件SS与每个沟道结构CS之间。竖直绝缘件145可以沿第三方向D3延伸。竖直绝缘件145可以是具有顶部和底部开口的管状结构或通心粉状结构。
返回参照图3，竖直绝缘件145可以包括顺序地堆叠的阻挡绝缘层BL、电荷存储层CL和隧穿绝缘层TL。阻挡绝缘层BL可以与栅电极155的侧壁相接触并与下半导体图案LSP的上部UP相接触。隧穿绝缘层TL可以与沟道结构CS相接触。电荷存储层CL可以设置在阻挡绝缘层BL和隧穿绝缘层TL之间。
电荷存储层CL可以包括氮化硅层、氮氧化硅层、富硅的氮化层、纳米晶硅层和层压的陷阱层(trap layer)中的至少一种。隧穿绝缘层TL可以包括具有比电荷存储层CL的带隙大的带隙的材料。例如，隧穿绝缘层TL可以是氧化硅层。阻挡绝缘层BL可以包括其带隙大于电荷存储层CL的带隙的材料中的至少一种。作为示例，阻挡绝缘层BL可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。
竖直绝缘件145可以包括：水平延伸部HE，设置在下半导体图案LSP和第一半导体柱SP1之间(进一步描述)；竖直延伸部VE，从水平延伸部HE沿第三方向D3延伸。水平延伸部HE可以设置为直接覆盖下半导体图案LSP的顶表面。因为下半导体图案LSP的上部UP具有上凸的结构且水平延伸部HE形成为覆盖下半导体图案LSP的顶表面，所以水平延伸部HE可以具有倾斜的轮廓。
每个沟道结构CS可以包括第一半导体柱SP1和第二半导体柱SP2。第一半导体柱SP1可以设置为包围第二半导体柱SP2的外侧壁。第一半导体柱SP1还可以设置为覆盖堆叠件SS的内侧壁。第一半导体柱SP1可以是具有顶部和底部开口的管状结构或通心粉状结构。第一半导体柱SP1可以与基底100分隔开。第二半导体柱SP2可以是具有底部封闭的管状结构或通心粉状结构。
第二半导体柱SP2可以包括穿过第一半导体柱SP1的底并插入到第一凹进区RS1中的下部。换言之，第二半导体柱SP2的底表面可以定位在比第一半导体柱SP1的底表面低的水平面处。此外，第二半导体柱SP2的下部可以顺序地穿过隧穿绝缘层TL、电荷存储层CL和阻挡绝缘层BL并可以接触下半导体LSP。因此，第二半导体柱SP2可以允许第一半导体柱SP1电连接到基底100或下半导体图案LSP。第二半导体柱SP2可以设置为允许其中的绝缘填隙图案150的底表面150b定位在比下半导体图案LSP的上部UP的底水平面UPB的水平面低的水平面处。
当在平行于基底100的顶表面的方向上测量时，每个沟道结构CS的上部可以具有第一厚度T1。换言之，第一半导体柱SP1和第二半导体柱SP2的厚度和可以是第一厚度T1。当在平行于基底100的顶表面的方向上测量时，每个沟道结构CS的下部可以具有第二厚度T2。换言之，与竖直绝缘件145相接触的第二半导体柱SP2的厚度可以是第二厚度T2。这里，第二厚度T2可以小于第一厚度T1；例如，第二厚度T2可以是第一厚度T1的约10％～40％。
在与竖直绝缘件145相接触的第二半导体柱SP2具有相对小的厚度(例如，第二厚度T2)的情况下，可以减小第二半导体柱SP2的晶粒尺寸。第二半导体柱SP2的晶粒尺寸的减小可使得能够缩短电子的路径长度并且减小陷阱位(trap site)的密度。结果，能够增大在沟道区上的电子迁移率并且改善半导体装置的电特性。
作为示例，第一半导体柱SP1和第二半导体柱SP2可以处于未掺杂状态或者可以掺杂为具有与基底100相同的导电类型。第一半导体柱SP1和第二半导体柱SP2可以具有多晶结构或单晶结构。作为示例，第一半导体柱SP1和第二半导体柱SP2可以由硅形成或包括硅。绝缘填隙图案150可以由氧化硅形成或包括氧化硅。
导电焊盘137可以设置为贯穿堆叠件SS并可以分别连接到沟道结构CS。导电焊盘137的顶表面可以基本上与堆叠件SS的顶表面共面，导电焊盘137的底表面可以与沟道结构CS相接触。竖直绝缘件145可以沿第三方向D3延伸并且可以设置在导电焊盘137和与其相邻的绝缘层110之间。导电焊盘137可以包括导电材料(例如，掺杂的半导体和金属材料中的至少一种)。
位线BIT可以设置在堆叠件SS上以与堆叠件SS交叉。位线BIT可以通过位线塞BPLG结合到导电焊盘137。
图4至图8、图10以及图12至图15是示出制造根据发明构思的一些实施例的三维半导体存储装置的方法的剖视图。图9和图11是分别示出图8和图10的部分'M'的放大视图。
参照图4，可以在基底100上交替且重复地沉积牺牲层151和绝缘层110以形成层状结构TS。基底100可以是硅基底、锗基底或硅锗基底。
可以将牺牲层151形成为具有基本上相同的厚度。然而，在某些实施例中，可以将牺牲层151中的最下方的牺牲层和最上方的牺牲层形成为具有比在它们之间设置的其它牺牲层151的厚度大的厚度。可以将绝缘层110形成为具有基本上相同的厚度，但是在某些实施例中，可以将绝缘层110中的一些形成为具有与其它绝缘层110的厚度不同的厚度。
例如，可以由氮化硅层、氮氧化硅层或硅层来形成牺牲层151。可以由氧化硅层形成绝缘层110。例如，可以利用热化学气相沉积工艺、等离子体增强化学气相沉积(PE-CVD)工艺、物理CVD工艺或原子层沉积(ALD)工艺来沉积牺牲层151和绝缘层110。
此外，可以在基底100和层状结构TS之间形成下绝缘层105。可以由相对于牺牲层151和绝缘层110具有高蚀刻选择性的材料来形成下绝缘层105。下绝缘层105可以包括氮化硅层或高k介电层(例如，氧化铝或氧化铪)。可以将下绝缘层105形成为具有比牺牲层151和绝缘层110的厚度小的厚度。
参照图5，可以将沟道孔CH形成为贯穿层状结构TS并因此暴露基底100。可以将沟道孔CH形成为具有与参照图2描述的沟道结构CS相同的布置。
沟道孔CH的形成可以包括在层状结构TS上形成第一掩模图案以具有限定沟道孔CH的位置和形状的开口并且将第一掩模图案用作蚀刻掩模蚀刻层状结构TS。可以以过度蚀刻的方式执行蚀刻工艺以蚀刻基底100的顶表面，因此，基底100的顶表面可以部分地凹进。然后，可以去除第一掩模图案。
参照图6，可以形成下半导体图案LSP以分别填充沟道孔CH的下区域。可以通过选择性外延生长(SEG)工艺来形成下半导体图案LSP，其中，将通过沟道孔CH暴露的基底100用作种子层。在这种情况下，下半导体图案LSP和基底100可以彼此连续地连接到，从而形成单个的半导体结构。
每个下半导体图案LSP可以是从基底100的顶表面向上突出并且填充沟道孔CH的下区域中的相应的一个的柱状结构。可以将下半导体图案LSP形成为覆盖牺牲层151中的最下方的牺牲层151的侧壁。可以将下半导体图案LSP形成为具有定位于绝缘层110中的最下方绝缘层110的底表面和顶表面之间的顶表面。
作为SEG工艺的结果，可以将每个下半导体图案LSP形成为具有上凸的顶表面。例如，下半导体图案LSP可以具有在第三方向D3上具备逐渐减小的宽度的上部。
下半导体图案LSP可以由其导电类型与基底100的导电类型相同的半导体材料形成或包括其导电类型与基底100的导电类型相同的半导体材料。在选择性外延生长工艺期间，可以用杂质原位掺杂下半导体图案LSP。可选地，在选择性外延生长工艺之后，可以通过离子注入工艺来掺杂下半导体图案LSP。下半导体图案LSP可以具有单晶或多晶结构；例如，下半导体图案LSP可以由单晶硅层或多晶硅层来形成。
参照图7，可以在沟道孔CH的内侧壁上顺序地形成竖直绝缘层140和第一半导体层SL1。可以将竖直绝缘层140和第一半导体层SL1形成为部分地填充每个沟道孔CH。即，竖直绝缘层140和第一半导体层SL1可以不填充沟道孔CH的整个区域。可以将竖直绝缘层140形成为覆盖下半导体图案LSP的通过沟道孔CH暴露的顶表面。因此，竖直绝缘层140和第一半导体层SL1可以具有与下半导体图案LSP的顶表面平行地延伸并具有倾斜的轮廓的下部。
具体而言，竖直绝缘层140的形成可以包括在每个沟道孔CH的内侧壁上顺序地形成阻挡绝缘层BL、电荷存储层CL和隧穿绝缘层TL(例如，见图9)。阻挡绝缘层BL可以由氧化硅层、氮化硅层和氮氧化硅层中的至少一种形成或包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。电荷存储层CL可以由氮化硅层、氮氧化硅层、富硅的氮化层、纳米晶硅层和层压陷阱层中的至少一种形成或包括氮化硅层、氮氧化硅层、富硅的氮化层、纳米晶硅层和层压陷阱层中的至少一种。隧穿绝缘层TL可以由氧化硅层形成或包括氧化硅层。例如，可以利用等离子体增强化学气相沉积(PE-CVD)工艺、物理CVD工艺或原子层沉积(ALD)工艺来沉积阻挡绝缘层BL、电荷存储层CL和隧穿绝缘层TL中的每个。
第一半导体层SL1可以具有多晶结构或单晶结构。作为示例，第一半导体层SL1可以由多晶硅层、单晶硅层或无定形硅层来形成。可以利用ALD或CVD工艺来形成第一半导体层SL1。
参照图8和图9，可以各向异性地蚀刻第一半导体层SL1和竖直绝缘层140，结果，可以在每个沟道孔CH中形成第一半导体柱SP1和竖直绝缘件145。第一半导体柱SP1和竖直绝缘件145中的每个可以是具有顶部和底部开口的管状结构或通心粉状结构。因此，可以将第一半导体柱SP1和竖直绝缘件145形成为暴露下半导体图案LSP的一部分。
可以以过度蚀刻的方式执行各向异性蚀刻工艺来蚀刻第一半导体层SL1和竖直绝缘层140，因此，可以分别在下半导体图案LSP中形成第一凹进区RS1。
返回参照图9，可以以如下方式形成第一凹进区RS1：第一凹进区RS1的底RS1b低于下半导体图案LSP的上部UP的底水平面UPB。如通过本发明实体理解的，在上部UP的凸部(或倾斜的表面)开始的位置处，如果不以过度蚀刻方式执行各向异性蚀刻工艺，那么在蚀刻第一半导体层SL1和/或竖直绝缘层140的工艺中难以暴露下半导体图案LSP。否则，下半导体图案LSP与沟道结构CS电分离，以致不能正常操作半导体装置。如通过本发明实体理解的，相比之下，根据发明构思的一些实施例，对于各向异性蚀刻工艺可以利用能够实现较高的各向异性和较高的蚀刻速率的工艺条件；即，可以在增强的过度蚀刻条件下执行各向异性蚀刻工艺。因此，可以形成第一凹进区RS1以完全地贯穿下半导体图案LSP的上部UP，结果，可以可靠地暴露下半导体图案LSP。
返回参照图8和图9，可以在沟道孔CH中形成第二半导体层SL2。第二半导体层SL2会太薄而不能填充沟道孔CH的整个内部空间并且可以共形地形成在沟道孔CH中。例如，可以将第二半导体层SL2形成为具有第三厚度T3。这里，第一半导体柱SP1与第二半导体层SL2的厚度和可以是第四厚度T4。
可以将第二半导体层SL2形成为将基底100电连接到第一半导体柱SP1。第二半导体层SL2可以具有多晶结构或单晶结构。作为示例，第二半导体层SL2可以由多晶硅层、单晶硅层或无定形硅层来形成。可以通过ALD或CVD工艺来形成第二半导体层SL2。
参照图10和图11，可以对第二半导体层SL2执行清洁工艺，然后，可以形成绝缘填隙层以完全地填充沟道孔CH。绝缘填隙层可以是利用旋涂玻璃(SOG)技术形成的氧化硅层。然后，可以使第二半导体层SL2和绝缘填隙层的上部凹进以在每个沟道孔CH中形成第二半导体柱SP2和绝缘填隙图案150。在一些实施例中，在第二半导体层SL2的凹进期间，还可以使第一半导体柱SP1凹进。第一半导体柱SP1和第二半导体柱SP2可以构成沟道结构CS。
在沟道孔CH中，第二半导体柱SP2可以具有具备一端封闭的管状或中空圆柱结构；例如，第二半导体柱SP2可以是类似杯子的形状。绝缘填隙图案150可以是填充设置有第二半导体柱SP2的沟道孔CH的杆状结构。
此外，可以将导电焊盘137分别形成在沟道结构CS上并且连接到沟道结构CS。可以通过用导电材料填充沟道结构CS和绝缘填隙图案150的凹进区来形成导电焊盘137。作为示例，导电焊盘137可以由掺杂为具有与基底100的导电类型相同的导电类型的硅层来形成。可以对层状结构TS的顶部执行平坦化工艺。
返回参照图11，可以对第二半导体层SL2执行清洁工艺以减小第二半导体层SL2的厚度(例如，厚度T3)。例如，作为参照图10和图11描述的工艺的结果，第二半导体柱SP2可以具有小于第三厚度T3的第二厚度T2。
在一些实施例中，清洁工艺可以是标准清洁1(SC)工艺。例如，可以利用混合了氢氧化铵和过氧化氢的清洁溶液执行清洁工艺。在这种情况下，第二半导体层SL2的暴露的部分可以在清洁工艺期间被氧化，然后，可以去除第二半导体SL2的被氧化的部分。即，可以通过清洁工艺减小第二半导体层SL2的厚度。
根据发明构思的一些实施例，可以通过过度蚀刻工艺深地形成第一凹进区RS1，这可以能够完全暴露第二半导体层SL2的与竖直绝缘件145相接触的部分。因此，在执行清洁工艺时，可以将第二半导体层SL2的与竖直绝缘件145相接触的所述部分更容易地暴露给清洁溶液。即，作为清洁工艺的结果，第二半导体层SL2的与竖直绝缘件145相接触的部分可以具有减小的厚度(例如，第二厚度T2)。
第一半导体柱SP1和第二半导体柱SP2的厚度和可以是第一厚度T1。这里第二半导体柱SP2可以形成为具有比第一半导体柱SP1的厚度小得多的第二厚度T2；例如，第二厚度T2可以是第一厚度T1的约10％～40％。
绝缘填隙图案150可以具有邻近于第一凹进区RS1的底RS1b的底表面150b。例如，绝缘填隙图案150的底表面150b可以低于下半导体图案LSP的上部UP的底水平面UPB。
参照图12，可以将层状结构TS图案化以形成沟槽TR，每个沟槽TR设置在沟道结构CS之间以暴露基底100的一部分。例如，沟槽TR的形成可以包括在层状结构TS上形成第二掩模图案(未示出)以限定沟槽TR的位置和形状，然后，将第二掩模图案用作蚀刻掩模来蚀刻层状结构TS。可以以过度蚀刻的方式执行蚀刻层状结构TS的工艺。例如，可以执行蚀刻层状结构TS的工艺以部分地凹进基底100的顶表面。然后，可以去除第二掩模图案。
可以将沟槽TR形成为暴露牺牲层151和绝缘层110的侧壁。此外，可以将沟槽TR形成为暴露下绝缘层105的侧壁。
作为形成沟槽TR的结果，层状结构TS可被分为多个线状部，每个线状部平行于沟槽TR延伸。在一些实施例中，可以设置多个沟道结构CS以贯穿层状结构TS的每个线状部。
参照图13，可以选择性地去除通过沟槽TR暴露的牺牲层151以形成第二凹进区RS2。由于牺牲层151被去除，第二凹进区RS2可以是空的空间。在牺牲层151包括氮化硅层或氮氧化硅层的情况下，可以利用包括磷酸的蚀刻溶液来执行去除牺牲层151的工艺。可以将第二凹进区RS2形成为部分地暴露竖直绝缘件145。此外，可以将第二凹进区RS2形成为部分地暴露下半导体图案LSP的侧表面。
可以形成栅极绝缘层GI以覆盖下半导体图案LSP的暴露的侧表面。例如，可以执行氧化工艺以在下半导体图案LSP的被暴露的侧表面上形成氧化层(即，栅极绝缘层GI)。
参照图14，可以共形地形成导电层153以填充第二凹进区RS2。导电层153可以由掺杂的多晶硅层、金属层(例如，钨)或金属氮化物层中的至少一种形成或者包括掺杂的多晶硅层、金属层(例如，钨)或金属氮化物层中的至少一种。在一些实施例中，可以以如下方式形成导电层153：每个沟槽TR的整个区域不被导电层153填满。
参照图15，可以执行蚀刻工艺以从沟槽TR去除导电层153的部分并且在第二凹进区RS2中保留导电层153的其它部分(即，限制部分)。在第二凹进区RS2中的导电层153的剩余部分可被用作栅电极155。栅电极155和绝缘层110可以堆叠在基底100上，从而形成堆叠件SS。
在形成栅电极155之后，可以在基底100上形成共源区120。可以通过离子注入工艺来形成共源区120并且可以在通过沟槽TR暴露的基底100中形成共源区120。与基底100结合的共源区120可以提供pn结。
返回参照图2，可以在导电焊盘137上分别形成位线塞BPLG并且可以使位线塞BPLG分别连接到导电焊盘137，可以在位线塞BPLG上形成位线BIT并且可以使位线BIT连接到位线塞BPLG。可以通过位线塞BPLG将位线BIT电连接到沟道结构CS。
图16是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。在本实施例的下面的描述中，此前参照图2和图3描述的元件可以由相似或相同的附图标记来标示，而不重复它们的重叠的描述。
参照图16，可以在栅电极155和竖直绝缘件145之间设置水平绝缘件185。每个水平绝缘件185可水平地延伸以具有设置在栅电极155和绝缘层110之间的部分。因此，每个水平绝缘件185可以具有'U'型的截面。
如参照图3所述，竖直绝缘件145可以包括电荷存储层CL和隧穿绝缘层TL。在一些实施例中，与参照图3的描述不同，竖直绝缘件145可以形成为不包括阻挡绝缘层BL。在这种情况下，水平绝缘件185可以包括阻挡绝缘层。
作为另一示例，如参照图3所述，竖直绝缘件145可以包括隧穿绝缘层TL。然而，与参照图3的描述不同，竖直绝缘件145可以形成为不包括电荷存储层CL和阻挡绝缘层BL。在这种情况下，水平绝缘件185可以包括阻挡绝缘层和电荷存储层。
图17是示出制造根据发明构思的一些实施例的三维半导体存储装置的方法的剖视图。在本实施例的下面的描述中，此前参照图4至图15描述的元件或步骤可以由相似或相同的附图标记来标示，而不重复它们的重叠描述。
参照图17，可以在图13的结构上共形地形成水平绝缘层180。可以将水平绝缘层180形成为共形地覆盖第二凹进区RS2的内表面。例如，可以利用等离子体增强化学气相沉积(PE-CVD)工艺、物理CVD工艺或原子层沉积(ALD)工艺来沉积水平绝缘层180。然后，可以共形地形成导电层153以填充第二凹进区RS2的剩余的空间。
返回参照图16，可以执行蚀刻工艺以从沟槽TR去除导电层153和水平绝缘层180的一部分，而导电层153的其它部分与水平绝缘层180一起保留在第二凹进区RS2中。导电层153和水平绝缘层180的在第二凹进区RS2中保留的部分可被用作水平绝缘件185和栅电极155。
在形成栅电极155之后，可以在基底100中形成共源区120。接下来，可以将位线塞BPLG分别形成在导电焊盘137上并且连接到导电焊盘137上，可以将位线BIT形成在位线塞BPLG上并且连接到位线塞BPLG。
图18是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。图19是图18的部分'M'的放大剖视图。在本实施例的下面的描述中，此前参照图2和图3描述的元件可以由相似或相同的附图标记来标示，而不重复它们的重叠描述。
参照图18和图19，在每个下半导体图案LSP中，第一凹进区RS1可以形成为贯穿下半导体图案LSP的上部UP。第一凹进区RS1可以形成为具有非平面的底。第二半导体柱SP2可以包括穿过第一半导体柱SP1的底到入第一凹进区RS1中的下部。因此，第二半导体柱SP2可以允许第一半导体柱SP1电连接到基底100或下半导体图案LSP。
在第二半导体柱SP2中的绝缘填隙图案150在第一凹进区RS1中可以具有弯曲的形状。例如，绝缘填隙图案150的底表面150b可以具有弯曲的形状(与内角无关)。绝缘填隙图案150的底表面150b的最下部可以低于下半导体图案LSP的上部UP的底水平面UPB。
绝缘填隙图案150的下部150LP可以具有竖直变化的宽度。例如，所述下部150LP的宽度可以在其顶水平面处最大(例如，第一宽度W1)并可以随着到基底100的距离的减小而逐渐减小。例如，在低于所述顶水平面的水平面处，所述下部150LP可以具有小于第一宽度W1的第二宽度W2。
在第一凹进区RS1中，第二半导体柱SP2可以具有竖直变化的宽度。例如，第二半导体柱SP2可以在第一凹进区RS1中在与绝缘填隙图案150的侧壁邻近的区域处具有第五厚度T5。在绝缘填隙图案150的下部150LP下面的区域处，第二半导体柱SP2可以具有比第五厚度T5大的第六厚度T6。第五厚度T5可以小于第二厚度T2。由于第二半导体柱SP2具有相对小的厚度(例如，第六厚度T6)，所以在第二半导体柱SP2中的载流子迁移率可以增大。
在某些实施例中，绝缘填隙图案150的下部150LP可以不具有弯曲的侧表面。换言之，如图3中所示，绝缘填隙图案150的下部150LP可以具有平坦的侧表面。然而，绝缘填隙图案150的底表面150b和邻近底表面150b的部分可以具有弯曲的形状。此外，第五厚度T5可以基本上等于第二厚度T2。
图20是示出制造根据发明构思的一些实施例的三维半导体存储装置的方法的剖视图。图21是图20的部分'M'的放大剖视图。在本实施例的下面的描述中，此前参照图4至图15描述的元件或步骤可以由相似或相同的附图标记来标示，而不重复它们的重叠描述。
参照图20和图21，可以对图8的结构执行清洁工艺，并且可以形成绝缘填隙层。结果，在每个沟道孔CH中可以形成第二半导体柱SP2和绝缘填隙图案150。
返回参照图21，可以对图9的第二半导体层SL2执行清洁工艺。作为过度蚀刻工艺的结果或者因具有大的深度的第一凹进区RS1的存在，第二半导体柱SP2可以在清洁工艺之后具有竖直变化的宽度。例如，由于提供到沟道孔CH中的清洁溶液的涡流，所以在第一凹进区RS1中的第二半导体层SL2可被部分地去除以具有曲面。结果，第二半导体柱SP2在朝向基底100的方向上可以具有若干不同的厚度(例如，第二厚度T2、第五厚度T5和第六厚度T6)。
在某些实施例中，第二半导体层SL2可被部分地去除以仅在与第一凹进区RS1的底邻近的区域中具有曲面。在这种情况下，第二半导体柱SP2的第二厚度T2和第五厚度T5可以基本上彼此相等。
由于第二半导体柱SP2的曲面，所以可以将第一凹进区RS1中的绝缘填隙图案150形成为具有弯曲的形状。例如，绝缘填隙图案150的下部150LP在朝向基底100的方向上可以具有至少两个不同的宽度；例如，所述下部150LP可以具有第一宽度W1和小于第一宽度W1的第二宽度W2。
可以按与参照图12至图15描述的工艺基本上相同的方式执行随后的工艺。
根据发明构思的一些实施例，制造半导体装置的方法可以包括以过度蚀刻的方式蚀刻通过沟道孔暴露的下半导体图案以在下半导体图案的上部中形成深凹进区。这可使得能够允许形成在沟道孔中的沟道结构稳定地连接到下半导体图案。即，能够防止沟道结构与基底电分离。此外，沟道结构的邻近于凹进区的部分可以形成为具有相对薄的厚度，这可使得能够允许沟道结构的所述部分具有减小的晶粒尺寸。因此，能够增大流经沟道结构的电子的迁移率并因此改善半导体装置的电特性。
尽管已具体示出并描述了发明构思的示例实施例，但本领域的普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；
下半导体图案，从基底沿竖直方向突出到堆叠件中；
下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；
沟道结构，竖直地贯穿堆叠件并连接到下半导体图案；以及
绝缘填隙图案，在沟道结构内部，其中，绝缘填隙图案的底表面延伸到下半导体图案中而超出下半导体图案的上部，以低于下半导体图案的上部的底水平面，
其中，沟道结构包括第二半导体柱和包围第二半导体柱的第一半导体柱，第二半导体柱的底表面低于第一半导体柱的底表面，并且第二半导体柱接触下半导体图案，
其中，第二半导体柱具有比第一半导体柱的厚度小的第二厚度，使得第二半导体柱的晶粒尺寸减小。
2.如权利要求1所述的半导体装置，其中，下半导体图案包括贯穿下半导体图案的上部的凹进区，并且
第二半导体柱的下部位于下半导体图案的凹进区中。
3.如权利要求2所述的半导体装置，其中，沟道结构的上部包括第一半导体柱和第二半导体柱并且具有第一厚度，以及
沟道结构的下部包括第二半导体柱并且具有小于第一厚度的第二厚度。
4.如权利要求3所述的半导体装置，其中，第二厚度是第一厚度的10％～40％。
5.如权利要求1所述的半导体装置，其中，栅电极中的最下方的栅电极包括地选择线，下半导体图案穿过地选择线。
6.如权利要求1所述的半导体装置，所述半导体装置还包括在栅电极与沟道结构之间的竖直绝缘件，
其中，竖直绝缘件包括在沟道结构与下半导体图案之间的水平延伸部，以及
水平延伸部平行于下半导体图案的顶表面并且具有倾斜的轮廓。
7.如权利要求6所述的半导体装置，其中，水平延伸部直接覆盖下半导体图案的顶表面。
8.如权利要求6所述的半导体装置，其中，竖直绝缘件包括隧穿绝缘层、阻挡绝缘层以及在隧穿绝缘层与阻挡绝缘层之间的电荷存储层，
隧穿绝缘层设置为直接覆盖沟道结构的外侧壁，以及
阻挡绝缘层直接覆盖栅电极的内侧壁。
9.如权利要求6所述的半导体装置，所述半导体装置还包括在竖直绝缘件与栅电极之间的阻挡绝缘层，
其中，竖直绝缘件包括：
隧穿绝缘层，直接覆盖沟道结构的外侧壁；以及
电荷存储层，在隧穿绝缘层和阻挡绝缘层之间。
10.一种半导体装置，所述半导体装置包括：
堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；
下半导体图案，从基底沿竖直方向突出到堆叠件中；
下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；以及
沟道结构，贯穿堆叠件并连接到下半导体图案，所述沟道结构的下部贯穿下半导体图案的上部且延伸超出下半导体图案的上部，
其中，沟道结构的底部的底表面和顶表面低于下半导体图案的上部的底水平面，
其中，沟道结构包括第二半导体柱和包围第二半导体柱的第一半导体柱，第二半导体柱的底表面低于第一半导体柱的底表面，并且第二半导体柱接触下半导体图案，
其中，第二半导体柱具有比第一半导体柱的厚度小的第二厚度，使得第二半导体柱的晶粒尺寸减小。
11.如权利要求10所述的半导体装置，其中，沟道结构的上部包括第一半导体柱和第二半导体柱并且具有第一厚度，以及
沟道结构的下部包括第二半导体柱并且具有第一厚度的10％-40％的第二厚度。
12.如权利要求10所述的半导体装置，所述半导体装置还包括在沟道结构内部的绝缘填隙图案，
其中，绝缘填隙图案的底表面低于下半导体图案的上部的底水平面。
13.如权利要求10所述的半导体装置，所述半导体装置还包括在栅电极与沟道结构之间的竖直绝缘件，
其中，竖直绝缘件包括设置在沟道结构与下半导体图案之间的水平延伸部，以及
沟道结构的下部穿过水平延伸部并且连接到下半导体图案。
14.如权利要求13所述的半导体装置，其中，水平延伸部平行于下半导体图案的顶表面并且具有倾斜的轮廓。
15.如权利要求13所述的半导体装置，其中，竖直绝缘件包括隧穿绝缘层、阻挡绝缘层以及在隧穿绝缘层与阻挡绝缘层之间的电荷存储层，
隧穿绝缘层直接覆盖沟道结构的外侧壁；以及
阻挡绝缘层直接覆盖栅电极的内侧壁。
16.如权利要求13所述的半导体装置，所述半导体装置还包括在竖直绝缘件与栅电极之间的阻挡绝缘层，其中，竖直绝缘件包括：
隧穿绝缘层，直接覆盖沟道结构的外侧壁；以及
电荷存储层，在隧穿绝缘层和阻挡绝缘层之间。
17.一种半导体装置，所述半导体装置包括：
堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；
下半导体图案，从基底沿竖直方向突出到堆叠件中；
沟道结构，在堆叠件中并且连接到下半导体图案；以及
绝缘填隙图案，在沟道结构中，其中，绝缘填隙图案具有弯曲的底表面，
其中，下半导体图案的上部具有在远离基底的方向上逐渐减小的宽度，并且绝缘填隙图案的弯曲的底表面的最下部低于下半导体图案的上部的底水平面，
其中，沟道结构包括第二半导体柱和包围第二半导体柱的第一半导体柱，第二半导体柱的底表面低于第一半导体柱的底表面，并且第二半导体柱接触下半导体图案，
其中，第二半导体柱具有比第一半导体柱的厚度小的第二厚度，使得第二半导体柱的晶粒尺寸减小。
18.如权利要求17所述的半导体装置，其中，绝缘填隙图案的下部具有在朝向基底的方向上逐渐减小的宽度。
19.如权利要求18所述的半导体装置，其中，沟道结构在与绝缘填隙图案的下部邻近的区域处具有第三厚度，
沟道结构在绝缘填隙图案的下部下面的区域处具有第四厚度，以及
第四厚度大于第三厚度。
20.如权利要求17所述的半导体装置，其中，下半导体图案具有凹进区，第二半导体柱的下部插入到下半导体图案的凹进区中，以及第二半导体柱的下部的第二厚度具有竖直变化的厚度。
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