CN110943091A - 三维存储器的制造方法 - Google Patents
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Abstract
本发明涉及一种三维存储器的制造方法，包括以下步骤：提供半导体结构，半导体结构具有衬底；在衬底上形成具有第一开口的伪栅极层；在伪栅极层上覆盖绝缘层；形成贯穿绝缘层的第二开口，第二开口的尺寸小于第一开口；以及在第二开口中形成导电部，导电部通过介于第一开口和第二开口之间的绝缘层与伪栅极层隔离。
Description
技术领域
本发明涉及一种三维存储器的制造方法，该三维存储器的制造方法不会对导电部造成损伤，减少了三维存储器的漏电。
背景技术
半导体集成电路自诞生以来，经历了从小规模、中规模到大规模和超大规模集成的发展阶段，并日益成为现代科学技术中最为活跃的技术领域之一。
存储器是一种广泛使用的半导体器件。为了克服传统的二维存储器在存储容量方面的限制，现代工艺往往采用堆叠存储芯片的方式来实现更高的集成度。例如，可以将不同功能的芯片或结构，通过堆叠或孔互连等微机械加工技术，在垂直方向上形成立体集成、信号连通的三维(3D)立体器件。三维存储器就是利用这一技术将存储器单元三维地布置在衬底之上，进而实现提高存储器的性能和存储密度的目的。
发明内容
本发明所要解决的技术问题是提供一种三维存储器的制造方法，该三维存储器的制造方法不会对导电部造成损伤，减少了三维存储器的漏电。
本发明为解决上述技术问题而采用的技术方案是提供一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底；在所述衬底上形成具有第一开口的伪栅极层；在所述伪栅极层上覆盖绝缘层；形成贯穿所述绝缘层的第二开口，所述第二开口的尺寸小于所述第一开口；以及在所述第二开口中形成导电部，所述导电部通过介于所述第一开口和第二开口之间的绝缘层与所述伪栅极层隔离。
在本发明的一实施例中，还包括形成介于所述衬底和所述伪栅极层之间的介质层。
在本发明的一实施例中，在所述第二开口中形成导电部之后还包括：在所述绝缘层之上形成堆叠结构。
在本发明的一实施例中，在所述绝缘层之上形成堆叠结构之后还包括：形成贯穿所述堆叠结构而到达所述导电部的沟道孔；在所述沟道孔内壁依次形成存储器层和沟道层。
在本发明的一实施例中，在所述绝缘层之上形成堆叠结构之后还包括：形成贯穿所述堆叠结构而到达所述衬底的栅线隙；通过所述栅线隙去除所述伪栅极层，且保留介于所述第一开口和第二开口之间的绝缘层。
在本发明的一实施例中，在所述伪栅极层上覆盖绝缘层之后还包括：在所述绝缘层之上形成堆叠结构；以及形成贯穿所述堆叠结构的沟道孔，其中贯穿所述绝缘层的第二开口是贯穿所述堆叠结构的沟道孔的一部分。
在本发明的一实施例中，形成贯穿所述堆叠结构的沟道孔之后还包括：在所述沟道孔内壁依次形成存储器层和沟道层。
在本发明的一实施例中，形成贯穿所述堆叠结构的沟道孔之后还包括：形成贯穿所述堆叠结构而到达所述衬底的栅线隙；通过所述栅线隙去除所述伪栅极层，且保留介于所述第一开口和第二开口之间的绝缘层。
本发明的另一方面提供一种三维存储器，包括：衬底；堆叠结构，位于衬底上，所述堆叠结构具有底部选择栅；以及穿过所述堆叠结构的垂直沟道结构，所述垂直沟道结构包括贯穿到所述衬底中的导电部，所述导电部与所述底部选择栅之间通过绝缘层隔离，其中所述绝缘层是独立于所述导电部形成，且所述导电部与所述绝缘层接触的界面垂直于所述衬底表面。
在本发明的一实施例中，所述绝缘层是通过沉积形成。
在本发明的一实施例中，所述导电部与所述绝缘层接触的表面是未经氧化的。
在本发明的一实施例中，所述垂直沟道结构还包括包括位于所述导电部之上的存储器层和沟道层，所述沟道层位于所述存储器层内侧。
在本发明的一实施例中，还包括穿过所述堆叠结构的多个阵列共源极。
在本发明的一实施例中，所述堆叠结构包括多个栅极和位于相邻栅极之间的介质层，所述底部选择栅为所述多个栅极之一。
本发明由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：
本发明的三维存储器的制造方法所形成的导电部通过介于第一开口和第二开口之间的绝缘层与伪栅极层隔离，从而不会对导电部造成损伤，减少了三维存储器的漏电。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种三维存储器的结构示意图；
图2是图1所示的一种三维存储器的导电部的成像图；
图3是本发明一实施例的一种三维存储器的制造方法的流程图；
图4至图13分别是本发明一实施例的一种三维存储器的制造方法的工艺步骤示意图；
图14是本发明一实施例的另一种三维存储器的制造方法的流程图；
图15至图23分别是本发明一实施例的另一种三维存储器的制造方法的工艺步骤示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
在三维存储器的制造过程中，常常需要在半导体结构中形成选择性外延生长(Selective Epitaxial Growth,SEG)的导电部。导电部与底部选择栅(BottomSelectGate,BSG)之间需要通过绝缘层进行隔离。
图1是一种三维存储器的结构示意图。参考图1所示，一种方案是在通过栅线隙去除三维存储器10的伪栅极层之后，首先对裸露出来的导电部11的部分侧壁进行氧化以形成氧化物的绝缘层11a。然后，对去除了伪栅极层的部分进行填充以形成底部选择栅12。这样，绝缘层11a便可以起到隔离导电部11与底部选择栅12的作用。
图2是图1所示的一种三维存储器的导电部的成像图。参考图2所示，对三维存储器10的导电部11进行局部成像后可以看出，对导电部11的部分侧壁进行氧化时，会导致其发生凹陷，从而造成导电部11的损伤。一方面，具有凹陷损伤的导电部11可能会发生尖端放电。另一方面，具有凹陷损伤的导电部11还会拉长空穴在其中移动的距离，长时间下去会使三维存储器10发生漏电。
针对以上的问题，本发明的以下实施例提出一种三维存储器的制造方法，该三维存储器的制造方法不会对导电部造成损伤，减少了三维存储器的漏电。
可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。
本发明的三维存储器的制造方法，包括以下步骤：提供半导体结构，半导体结构具有衬底；在衬底上形成具有第一开口的伪栅极层；在伪栅极层上覆盖绝缘层；形成贯穿绝缘层的第二开口，第二开口的尺寸小于第一开口；以及在第二开口中形成导电部，导电部通过介于第一开口和第二开口之间的绝缘层与伪栅极层隔离。
图3是本发明一实施例的一种三维存储器的制造方法的流程图。图4至图13分别是本发明一实施例的一种三维存储器的制造方法的工艺步骤示意图。下面结合图3至图13对该三维存储器的制造方法进行说明。
步骤110，提供半导体结构。
参考图4所示，提供半导体结构2000，半导体结构2000具有衬底210。在本发明的一实施例中，半导体结构2000还包括位于衬底210之上的介质层220。
示例性的，衬底210的材料例如可以是硅(Si)。在其他的实施例中，衬底210可以由其他适合的材料制成的，这些材料包括但不限于多晶硅、硅锗、锗、绝缘体上硅薄膜(SOI)等。
介质层220的材料例如是氧化硅、氮化硅或其组合。以氧化硅的介质层220为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在衬底210上沉积氧化硅，以形成介质层220。
步骤120，在衬底上形成具有第一开口的伪栅极层。
参考图5所示，在衬底210上形成具有第一开口201的伪栅极层230，形成半导体结构2100。
在本发明的一实施例中，可以在例如图4所示的半导体结构2000上先沉积形成伪栅极层230，然后在伪栅极层230上形成多个第一开口201。优选的，伪栅极层230形成于介质层220之上。伪栅极层230的材料例如可以是氮化硅(SiN)。
示例性的，伪栅极层230可以通过一种或多种薄膜沉积过程来形成，例如化学气相沉积(Chemical Vapor Deposition,CVD)、等离子体增强CVD(Plasma Enhanced ChemicalVapor Deposition,PECVD)、物理气相沉积(PVD)、原子层沉积(Atomic layer deposition,ALD)、高密度等离子体CVD(High Density Plasma-Chemical Vapor Deposition,HDP-CVD)、溅镀、旋涂或者其任意组合。
例如，可以在伪栅极层230表面放置掩模并采用光刻工艺(Photolithography)对伪栅极层230进行刻蚀，以形成多个第一开口201。在本发明的一些示例中，介质层220可以作为刻蚀停止层。
每个第一开口201的宽度以及多个第一开口201之间的距离可以为固定值，但本领域技术人员可以根据实际需要而做出相应的调整，本发明并非以此为限。
应当理解，上述刻蚀工艺可以是各向同性的刻蚀方法，包括但不限于湿法刻蚀(WET Etch)和干法刻蚀(气体刻蚀)。其中，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀；干法刻蚀主要利用反应气体与等离子体进行刻蚀。
参考图6所示，在本发明的一实施例中，在衬底210上形成具有第一开口201的伪栅极层230之后还包括采用湿法剥离(WET stripping)工艺去除第一开口201下方的部分介质层220，以露出衬底210。经过此步骤，第一开口201向下延伸至与衬底210接触，并形成半导体结构2200。优选的，在本实施例的以下描述中，第一开口201均指图6所示的延伸至衬底210的第一开口201。
步骤130，在伪栅极层上覆盖绝缘层。
参考图7所示，在图6所示的半导体结构2200的伪栅极层230上覆盖绝缘层240。
示例性的，绝缘层240的材料例如是氧化硅、氮化硅或其组合。以氧化硅的绝缘层240为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在伪栅极层230上沉积氧化硅，以形成绝缘层240。优选的，可以采用原子层沉积在伪栅极层230上形成绝缘层240，绝缘层240的材料可以与介质层220的材料相同，但本发明并非以此为限。
可以理解，通过控制沉积工艺的时间，可以在半导体结构2200表面覆盖一定厚度的绝缘层240。在图7所示的一个示例中，绝缘层240覆盖多个第一开口201。经过此步骤，形成半导体结构2300。
步骤140，形成贯穿绝缘层的第二开口。
参考图8所示，形成贯穿绝缘层240的多个第二开口202。第二开口202的尺寸小于第一开口201。
例如，可以在绝缘层240表面放置掩模并采用光刻工艺(Photolithography)对绝缘层240进行刻蚀，以形成多个第二开口202。
每个第二开口202的宽度以及多个第二开口202之间的距离可以为固定值，但本领域技术人员可以根据实际需要而做出相应的调整，本发明并非以此为限。
应当理解，上述刻蚀工艺可以是各向同性的刻蚀方法，包括但不限于湿法刻蚀(WET Etch)和干法刻蚀(气体刻蚀)。其中，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀；干法刻蚀主要利用反应气体与等离子体进行刻蚀。
在图8所示的一个示例中，形成的多个第二开口202位于对应的多个第一开口201的中间，且第二开口202向下延伸至衬底210中。
通过控制刻蚀工艺的时间，可以控制第二开口202的深度。经过此步骤，形成半导体结构2400。
步骤150，在第二开口中形成导电部。
参考图9所示，在第二开口202中形成导电部250。导电部250通过介于第一开口201和第二开口202之间的绝缘层240与伪栅极层230隔离。
可选的，导电部250材料可以是硅。在其他的实施例中，导电部250可以由其他适合的材料制成的，这些材料包括但不限于多晶硅、硅锗、锗、绝缘体上硅薄膜(SOI)等。优选的，导电部250材料可以与衬底210的材料相同。
示例性的，可以采用选择性外延生长(Selective Epitaxial Growth,SEG)工艺来形成导电部250。例如，通过气相外延工艺在半导体结构2400上限定的区域(第二开口202)内进行外延生长，以形成与多个第二开口202对应的多个导电部250。经过此步骤，形成半导体结构2500。
参考图4至图9所示，通过以上步骤，在形成导电部250之前，先形成了覆盖伪栅极层230的绝缘层240。这样，在后续的制程中，无需对导电部250的部分侧壁进行氧化，从而避免了对导电部250造成损伤。
在本发明的一些实施例中，步骤150之后还可以包括步骤160至步骤180。本领域技术人员可以根据实际需要对方法各个步骤的优先顺序做出相应的调整，本发明并非以此为限。
步骤160，在绝缘层之上形成堆叠结构。
参考图10至图11所示，在第二开口202中形成导电部250之后，还可以在绝缘层240表面沉积第二介质层260，形成半导体结构2600。接着，在第二介质层260之上利用顺应性生长形成堆叠结构270。
示例性的，堆叠结构270可以包括相互堆叠的第一材料层271和第二材料层272。第一材料层271的材料例如是氮化硅，第二材料层272的材料例如是氧化硅。
举例来说，通过交替形成第一材料层271和第二材料层272，可以在半导体结构2600上形成具有SiOx-SiOxNx-SiOx堆栈(ONO stack)的多层结构。
在一些示例中，堆叠结构270还包括堆栈中间层(图中未标示)。堆栈中间层的材料可以是一些与氮化硅具有极高刻蚀选择比的材料，例如氧化硅、碳化硅、碳氧化硅和氧化铝等。
在本发明的一些实施例中，第一材料层271还可以作为伪栅极层，并在后续的制程中去除。第二材料层272还可以作为介质层。
经过此步骤，形成半导体结构2700。
步骤170，形成贯穿堆叠结构而到达导电部的沟道孔；在沟道孔内壁依次形成存储器层和沟道层。
参考图12至图13所示，形成贯穿堆叠结构270而到达导电部250的沟道孔280，形成半导体结构2800。
例如，可以在图11所示的半导体结构2700的表面放置掩模并采用光刻工艺(Photolithography)对半导体结构2700进行刻蚀，以形成多个沟道孔280。多个沟道孔280与对应的多个导电部250相连通。
接着，在半导体结构2800的沟道孔280内壁依次形成存储器层281和沟道层282。
应当理解，存储器层281的结构可以是多样的。在一些实施例中，存储器层281包括但不限于内至外依次形成的阻挡氧化层、电荷捕获层、隧穿氧化层(图中未标示)。示例性的，隧穿氧化层可以使用绝缘材料，例如氧化硅、氮化硅或氮氧化硅或者上述材料的组合。电荷捕获层的材料包括但不限于氮化硅、氮氧化硅、硅或者以上材料的组合。阻挡层材料为氧化硅、氮化硅、高介电常数绝缘材料或者以上材料的组合。
沟道层282的材料可以在非结晶、多结晶、单晶硅等材料中进行选择。形成沟道层282的工艺可以使用薄膜沉淀工艺。该薄膜沉淀工艺包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)，或者上述工艺的组合，以及其他合适的方法。
在本发明的一实施例中，还可以形成位于沟道层282内的绝缘芯膜材料层(图中未标示)。例如可以采用原子层沉积法(ALD)、旋涂绝缘介质法(Spin-on dielectric，SOD)以及其他合适的方法在沟道层282内沉积绝缘芯膜材料层。绝缘芯膜材料层的材料包括但不限于氧化硅等材料。
步骤180，形成贯穿堆叠结构而到达衬底的栅线隙；通过栅线隙去除伪栅极层，且保留介于第一开口和第二开口之间的绝缘层。
参考图13所示，形成贯穿堆叠结构270而到达衬底210的栅线隙290；通过栅线隙290去除伪栅极层230，且保留介于第一开口201和第二开口202之间的绝缘层240。
在图13所示的一个示例中，通过栅线隙290去除伪栅极层230时还包括去除堆叠结构270中的第一材料层271(例如作为伪栅极层)。
经过此步骤，形成半导体结构2900。
在本发明的一些示例中，在去除伪栅极层230和/或第一材料层271之后，还可以对被去除的部分进行填充。填充材料包括但不限于金属。优选的，填充材料可以是钨(W)。例如，去除伪栅极层230并在相应的部分填充钨后，可以作为三维存储器的底部选择栅。去除第一材料层271并在相应的部分填充钨后，则可以作为三维存储器的多个栅极。
参考图4至图13所示，通过以上步骤，在形成导电部250之前，先形成了覆盖伪栅极层230的绝缘层240。这样，在去除了伪栅极层230并填充金属(例如钨)之后，导电部250和被填充的材料之间仍然被介于第一开口201和第二开口202之间的绝缘层240所隔离。这样，在后续的制程中，无需对导电部250的部分侧壁进行氧化，从而不会对导电部250造成损伤，减少了三维存储器的漏电。
应当说明的是，图4至图12是以平行于栅线隙290方向(X方向)的平面对半导体结构2000至半导体结构2800进行剖切的剖视图，图13是以垂直于栅线隙290方向(Y方向)的平面对半导体结构2900进行剖切的剖视图。其中，X方向与Y方向垂直。
以上的实施例使用了图3所示的流程图来说明根据本申请的实施例的方法所执行的步骤/操作。应当理解的是，以上步骤/操作不一定按照顺序来精确地执行，而是可以改变顺序或同时处理各种步骤/操作。同时，或将其他步骤/操作添加到这些步骤/操作中，或从这些步骤/操作移除某一步或数步。
图14是本发明一实施例的另一种三维存储器的制造方法的流程图。图15至图23分别是本发明一实施例的另一种三维存储器的制造方法的工艺步骤示意图。下面结合图14至图23对该三维存储器的制造方法进行说明。
步骤111，提供半导体结构。
参考图15所示，提供半导体结构3000，半导体结构3000具有衬底310。在本发明的一实施例中，半导体结构3000还包括位于衬底310之上的介质层320。
示例性的，衬底310的材料例如可以是硅(Si)。在其他的实施例中，衬底310可以由其他适合的材料制成的，这些材料包括但不限于多晶硅、硅锗、锗、绝缘体上硅薄膜(SOI)等。
介质层320的材料例如是氧化硅、氮化硅或其组合。以氧化硅的介质层320为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在衬底310上沉积氧化硅，以形成介质层320。
步骤121，在衬底上形成具有第一开口的伪栅极层。
参考图16所示，在衬底310上形成具有第一开口301的伪栅极层330，形成半导体结构3100。
示例性的，可以在例如图15所示的半导体结构3000上先沉积形成伪栅极层330，然后在伪栅极层330上形成多个第一开口301。优选的，伪栅极层330形成于介质层320之上。伪栅极层330的材料例如可以是氮化硅(SiN)。
例如，可以在伪栅极层330表面放置掩模并采用光刻工艺(Photolithography)对伪栅极层330进行刻蚀，以形成多个第一开口301。在本发明的一些示例中，介质层320可以作为刻蚀停止层。
每个第一开口301的宽度以及多个第一开口301之间的距离可以为固定值，但本领域技术人员可以根据实际需要而做出相应的调整，本发明并非以此为限。
应当理解，上述刻蚀工艺可以是各向同性的刻蚀方法，包括但不限于湿法刻蚀(WET Etch)和干法刻蚀(气体刻蚀)。其中，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀；干法刻蚀主要利用反应气体与等离子体进行刻蚀。
参考图17所示，在本发明的一实施例中，在衬底310上形成具有第一开口301的伪栅极层330之后还包括采用湿法剥离(WET stripping)工艺去除第一开口301下方的部分介质层320，以露出衬底310。经过此步骤，第一开口301向下延伸至与衬底310接触，并形成半导体结构3200。优选的，在本实施例的以下描述中，第一开口301均指图17所示的延伸至衬底310的第一开口301。
步骤131，在伪栅极层上覆盖绝缘层。
参考图18所示，在图17所示的半导体结构3200的伪栅极层330上覆盖绝缘层340。
示例性的，绝缘层340的材料例如是氧化硅、氮化硅或其组合。以氧化硅的绝缘层340为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在伪栅极层330上沉积氧化硅，以形成绝缘层340。优选的，可以采用原子层沉积在伪栅极层330上形成绝缘层340，绝缘层340的材料可以与介质层320的材料相同，但本发明并非以此为限。
可以理解，通过控制沉积工艺的时间，可以在半导体结构3200表面覆盖一定厚度的绝缘层340。在图18所示的一个示例中，绝缘层340覆盖多个第一开口301。经过此步骤，形成半导体结构3300。
参考图19所示，在本发明的一实施例中，在伪栅极层330上覆盖绝缘层340之后，还可以对绝缘层340的上表面进行平坦化，形成半导体结构3400。
示例性的，平坦化可以采用化学机械抛光(Chemical Mechanical Polishing,CMP)工艺。化学机械抛光是一种化学作用和机械作用相结合的技术，能够获得平坦且无划痕和杂质玷污的表面。
通过控制平坦化的时间，可以去除一定厚度的绝缘层340，并停留在距离伪栅极层330一定距离的上方。经过平坦化，绝缘层340的上表面变得平坦。
步骤141，在绝缘层之上形成堆叠结构；以及形成贯穿堆叠结构的沟道孔，其中贯穿绝缘层的第二开口是贯穿堆叠结构的沟道孔的一部分。
参考图19至图20所示，在绝缘层340上利用顺应性生长形成堆叠结构350，形成半导体结构3500。
示例性的，堆叠结构350可以包括相互堆叠的第一材料层351和第二材料层352。第一材料层351的材料例如是氮化硅，第二材料层352的材料例如是氧化硅。
举例来说，通过交替形成第一材料层351和第二材料层352，可以在半导体结构3400上形成具有SiOx-SiOxNx-SiOx堆栈(ONO stack)的多层结构。
在一些示例中，堆叠结构350还包括堆栈中间层(图中未标示)。堆栈中间层的材料可以是一些与氮化硅具有极高刻蚀选择比的材料，例如氧化硅、碳化硅、碳氧化硅和氧化铝等。
在本发明的一些实施例中，第一材料层351还可以作为伪栅极层，并在后续的制程中去除。第二材料层352还可以作为介质层。
接着，参考图21所示，在半导体结构3500中形成贯穿堆叠结构350的沟道孔360。其中，贯穿绝缘层340的第二开口302是贯穿堆叠结构350的沟道孔360的一部分。
例如，可以在图20所示的半导体结构3500的表面放置掩模并采用光刻工艺(Photolithography)对半导体结构3500进行刻蚀，以形成多个沟道孔360。
每个沟道孔360的宽度以及多个沟道孔360之间的距离可以为固定值，但本领域技术人员可以根据实际需要而做出相应的调整，本发明并非以此为限。
应当理解，上述刻蚀工艺可以是各向同性的刻蚀方法，包括但不限于湿法刻蚀(WET Etch)和干法刻蚀(气体刻蚀)。其中，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀；干法刻蚀主要利用反应气体与等离子体进行刻蚀。
在图21所示的一个示例中，形成的多个沟道孔360位于对应的多个第一开口301的中间，且沟道孔360向下延伸至衬底310中。
通过控制刻蚀工艺的时间，可以控制沟道孔360的深度。经过此步骤，形成半导体结构3600。
步骤151，在第二开口中形成导电部。
参考图22所示，在第二开口302中形成导电部370。导电部370通过介于第一开口301和第二开口302之间的绝缘层340与伪栅极层330隔离。
可选的，导电部370材料可以是硅。在其他的实施例中，导电部370可以由其他适合的材料制成的，这些材料包括但不限于多晶硅、硅锗、锗、绝缘体上硅薄膜(SOI)等。优选的，导电部370材料可以与衬底310的材料相同。
示例性的，可以采用选择性外延生长(Selective Epitaxial Growth,SEG)工艺来形成导电部370。例如，通过气相外延工艺在半导体结构3600上限定的区域(第二开口302)内进行外延生长，以形成与多个第二开口302对应的多个导电部370。经过此步骤，形成半导体结构3700。
参考图15至图22所示，通过以上步骤，在形成导电部370之前，先形成了覆盖伪栅极层330的绝缘层340。这样，在后续的制程中，无需对导电部370的部分侧壁进行氧化，从而避免了对导电部370造成损伤。
在本发明的一些实施例中，步骤151之后还可以包括步骤161至步骤181。本领域技术人员可以根据实际需要对方法各个步骤的优先顺序做出相应的调整，本发明并非以此为限。
步骤161，在沟道孔内壁依次形成存储器层和沟道层。
参考图23所示，在沟道孔360内壁依次形成存储器层361和沟道层362。
可以理解，存储器层361的结构可以是多样的。在一些实施例中，存储器层361包括但不限于内至外依次形成的阻挡氧化层、电荷捕获层、隧穿氧化层(图中未标示)。示例性的，隧穿氧化层可以使用绝缘材料，例如氧化硅、氮化硅或氮氧化硅或者上述材料的组合。电荷捕获层的材料包括但不限于氮化硅、氮氧化硅、硅或者以上材料的组合。阻挡层材料为氧化硅、氮化硅、高介电常数绝缘材料或者以上材料的组合。
沟道层362的材料可以在非结晶、多结晶、单晶硅等材料中进行选择。形成沟道层362的工艺可以使用薄膜沉淀工艺。该薄膜沉淀工艺包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)，或者上述工艺的组合，以及其他合适的方法。
在本发明的一实施例中，还可以形成位于沟道层362内的绝缘芯膜材料层(图中未标示)。例如可以采用原子层沉积法(ALD)、旋涂绝缘介质法(Spin-ondielectric，SOD)以及其他合适的方法在沟道层362内沉积绝缘芯膜材料层。绝缘芯膜材料层的材料包括但不限于氧化硅等材料。
步骤171，形成贯穿堆叠结构而到达衬底的栅线隙；通过栅线隙去除伪栅极层，且保留介于第一开口和第二开口之间的绝缘层。
继续参考图23所示，形成贯穿堆叠结构350而到达衬底310的栅线隙380；通过栅线隙380去除伪栅极层330，且保留介于第一开口301和第二开口302之间的绝缘层340。
在图23所示的一个示例中，通过栅线隙380去除伪栅极层330时还包括去除堆叠结构350中的第一材料层351(例如作为伪栅极层)。
在本发明的一些示例中，在去除伪栅极层330和/或第一材料层351之后，还可以对被去除的部分进行填充。填充材料包括但不限于金属。优选的，填充材料可以是钨(W)。例如，去除伪栅极层330并在相应的部分填充钨后，可以作为三维存储器的底部选择栅。去除第一材料层351并在相应的部分填充钨后，则可以作为三维存储器的多个栅极。
经过上述填充后，形成半导体结构3800。
参考图15至图23所示，通过以上步骤，在形成导电部370之前，先形成了覆盖伪栅极层330的绝缘层340。这样，在去除了伪栅极层370并进行填充之后，导电部370和被填充的材料(例如钨)之间仍然被介于第一开口301和第二开口302之间的绝缘层340所隔离。这样，在后续的制程中，无需对导电部370的部分侧壁进行氧化，从而不会对导电部370造成损伤，减少了三维存储器的漏电。
应当说明的是，图15至图22是以平行于栅线隙380方向(X方向)的平面对半导体结构3000至半导体结构3700进行剖切的剖视图，图23是以垂直于栅线隙380方向(Y方向)的平面对半导体结构3800进行剖切的剖视图。其中，X方向与Y方向垂直。
以上的实施例使用了图14所示的流程图来说明根据本申请的实施例的方法所执行的步骤/操作。应当理解的是，以上步骤/操作不一定按照顺序来精确地执行，而是可以改变顺序或同时处理各种步骤/操作。同时，或将其他步骤/操作添加到这些步骤/操作中，或从这些步骤/操作移除某一步或数步。
本发明的以上实施例提出了一种三维存储器的制造方法，该三维存储器的制造方法不会对导电部造成损伤，减少了三维存储器的漏电。
本发明的另一方面提出一种三维存储器，该三维存储器具有无损伤的导电部，且不容易漏电。
参考图23所示，三维存储器(半导体结构3800)包括衬底310、堆叠结构350以及穿过堆叠结构350的垂直沟道结构(沟道孔360)。
堆叠结构350位于衬底310上，并具有底部选择栅331。垂直沟道结构(沟道孔360)包括贯穿到衬底310中的导电部370，导电部370与底部选择栅331之间通过绝缘层340隔离，其中绝缘层340是独立于导电部370形成，且导电部370与绝缘层340接触的界面S垂直于衬底310表面。也就是说，导电部370的界面S是平的，并没有凹陷导致的损伤。
在本发明的一实施例中，绝缘层340是通过沉积形成。
示例性的，绝缘层340的材料例如是氧化硅、氮化硅或其组合。以氧化硅的绝缘层340为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在伪栅极层330上沉积氧化硅，以形成绝缘层340。优选的，可以采用原子层沉积在伪栅极层330上形成绝缘层340，绝缘层340的材料可以与介质层320的材料相同，但本发明并非以此为限。
在本发明的一实施例中，导电部370与绝缘层340接触的表面是未经氧化的。由于导电部370与绝缘层340接触的表面已经具有绝缘层340，在后续的制程中，无需对导电部370与绝缘层340接触的表面进行氧化。这样，三维存储器(半导体结构3800)可以具有无损伤的导电部370。
在本发明的一实施例中，垂直沟道结构(沟道孔360)还包括包括位于导电部370之上的存储器层361和沟道层362，沟道层362位于存储器层361内侧。
可以理解，存储器层361的结构可以是多样的。在一些实施例中，存储器层361包括但不限于内至外依次形成的阻挡氧化层、电荷捕获层、隧穿氧化层(图中未标示)。示例性的，隧穿氧化层可以使用绝缘材料，例如氧化硅、氮化硅或氮氧化硅或者上述材料的组合。电荷捕获层的材料包括但不限于氮化硅、氮氧化硅、硅或者以上材料的组合。阻挡层材料为氧化硅、氮化硅、高介电常数绝缘材料或者以上材料的组合。
沟道层362的材料可以在非结晶、多结晶、单晶硅等材料中进行选择。形成沟道层362的工艺可以使用薄膜沉淀工艺。该薄膜沉淀工艺包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)，或者上述工艺的组合，以及其他合适的方法。
在本发明的一实施例中，还可以形成位于沟道层362内的绝缘芯膜材料层(图中未标示)。例如可以采用原子层沉积法(ALD)、旋涂绝缘介质法(Spin-ondielectric，SOD)以及其他合适的方法在沟道层362内沉积绝缘芯膜材料层。绝缘芯膜材料层的材料包括但不限于氧化硅等材料。
在本发明的一实施例中，还包括穿过堆叠结构350的多个阵列共源极，阵列共源极位于图23所示的栅线隙380中。在一些示例中，堆叠结构350还包括多个栅极(例如栅极351a以及底部选择栅331)和位于相邻栅极之间的介质层(例如第二材料层352以及绝缘层340)，底部选择栅331为多个栅极之一。
可以理解，图23所示的三维存储器(半导体结构3800)仅示意性的绘示了与本发明的三维存储器相关的层和结构，但本实施例并非以此为限。
图23所示的三维存储器(半导体结构3800)可以通过例如图3或图14所示的三维存储器的制造方法或其变化例来实现，本领域技术人员可以根据实际需要而做出相应的调整，本发明并非以此为限。
本实施例的三维存储器的其他实施细节可参考图3至图23所描述的实施例，在此不再展开。
本发明的以上实施例提出了一种三维存储器，该三维存储器具有无损伤的导电部，且不容易漏电。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (14)
1.一种三维存储器的制造方法，包括以下步骤：
提供半导体结构，所述半导体结构具有衬底；
在所述衬底上形成具有第一开口的伪栅极层；
在所述伪栅极层上覆盖绝缘层；
形成贯穿所述绝缘层的第二开口，所述第二开口的尺寸小于所述第一开口；以及
在所述第二开口中形成导电部，所述导电部通过介于所述第一开口和第二开口之间的绝缘层与所述伪栅极层隔离。
2.如权利要求1所述的方法，其特征在于，还包括形成介于所述衬底和所述伪栅极层之间的介质层。
3.如权利要求1所述的方法，其特征在于，在所述第二开口中形成导电部之后还包括：
在所述绝缘层之上形成堆叠结构。
4.如权利要求3所述的方法，其特征在于，在所述绝缘层之上形成堆叠结构之后还包括：
形成贯穿所述堆叠结构而到达所述导电部的沟道孔；
在所述沟道孔内壁依次形成存储器层和沟道层。
5.如权利要求3所述的方法，其特征在于，在所述绝缘层之上形成堆叠结构之后还包括：
形成贯穿所述堆叠结构而到达所述衬底的栅线隙；
通过所述栅线隙去除所述伪栅极层，且保留介于所述第一开口和第二开口之间的绝缘层。
6.如权利要求1所述的方法，其特征在于，在所述伪栅极层上覆盖绝缘层之后还包括：
在所述绝缘层之上形成堆叠结构；以及
形成贯穿所述堆叠结构的沟道孔，其中贯穿所述绝缘层的第二开口是贯穿所述堆叠结构的沟道孔的一部分。
7.如权利要求6所述的方法，其特征在于，形成贯穿所述堆叠结构的沟道孔之后还包括：
在所述沟道孔内壁依次形成存储器层和沟道层。
8.如权利要求6所述的方法，其特征在于，形成贯穿所述堆叠结构的沟道孔之后还包括：
形成贯穿所述堆叠结构而到达所述衬底的栅线隙；
通过所述栅线隙去除所述伪栅极层，且保留介于所述第一开口和第二开口之间的绝缘层。
9.一种三维存储器，包括：
衬底；
堆叠结构，位于衬底上，所述堆叠结构具有底部选择栅；以及
穿过所述堆叠结构的垂直沟道结构，所述垂直沟道结构包括贯穿到所述衬底中的导电部，所述导电部与所述底部选择栅之间通过绝缘层隔离，其中所述绝缘层是独立于所述导电部形成，且所述导电部与所述绝缘层接触的界面垂直于所述衬底表面。
10.如权利要求9所述的三维存储器，其特征在于，所述绝缘层是通过沉积形成。
11.如权利要求9所述的三维存储器，其特征在于，所述导电部与所述绝缘层接触的表面是未经氧化的。
12.如权利要求9所述的三维存储器，其特征在于，所述垂直沟道结构还包括位于所述导电部之上的存储器层和沟道层，所述沟道层位于所述存储器层内侧。
13.如权利要求9所述的三维存储器，其特征在于，还包括穿过所述堆叠结构的多个阵列共源极。
14.如权利要求9所述的三维存储器，其特征在于，所述堆叠结构包括多个栅极和位于相邻栅极之间的介质层，所述底部选择栅为所述多个栅极之一。
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2019
- 2019-12-11 CN CN201911264369.2A patent/CN110943091A/zh active Pending
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