CN113892179A - 三维存储器器件及其形成方法 - Google Patents

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Abstract

公开了三维(3D)存储器器件及其形成方法。在某些方面中，3D存储器器件包括：堆叠层结构，堆叠层结构包括交替的导电层和电介质层；沟道结构，沟道结构延伸穿过堆叠层结构；以及掺杂半导体层，掺杂半导体层包括板和从板延伸到沟道结构中的插塞。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分，并且半导体沟道的掺杂部分的部分在第一方向上延伸超过堆叠层结构。半导体沟道的掺杂部分外接掺杂半导体层的插塞。

Description

三维存储器器件及其形成方法
背景技术
本公开涉及三维(3D)存储器器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺将平面存储器单元缩放到了更小的大小。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战并且成本高昂。结果，用于平面存储器单元的存储器密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
在一个方面中，一种3D存储器器件包括：堆叠层结构，堆叠层结构包括交替的导电层和电介质层；沟道结构，沟道结构延伸穿过堆叠层结构；以及掺杂半导体层，掺杂半导体层包括板和从板延伸到沟道结构中的插塞。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分，并且半导体沟道的掺杂部分的部分在第一方向上延伸超过堆叠层结构。半导体沟道的掺杂部分外接掺杂半导体层的插塞。
在另一方面中，一种3D存储器器件包括：堆叠层结构，堆叠层结构包括交替的导电层和电介质层；掺杂半导体层；以及沟道结构，沟道结构延伸穿过堆叠层结构。沟道结构包括存储器膜和半导体沟道。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分。沟道结构在第一方向上延伸超过堆叠层结构并且与掺杂半导体层接触。半导体沟道包括掺杂部分，掺杂部分在与第一方向相反的第二方向上延伸超过导电层中的一个导电层。
在又一方面中，提供了一种用于形成3D存储器器件的方法。在衬底上方形成填充层。在填充层上方形成堆叠层结构。形成沟道结构，沟道结构延伸穿过堆叠层结构和填充层。沟道结构包括存储器膜和半导体沟道。依次去除衬底和沟道结构的延伸超过填充层的部分，以暴露半导体沟道的部分。形成掺杂半导体层，掺杂半导体层与半导体沟道的暴露部分接触。局部地激活掺杂半导体层和半导体沟道的与掺杂半导体层接触的部分。
在再一方面中，一种系统包括被配置为存储数据的3D存储器器件以及耦合到3D存储器器件并且被配置为控制3D存储器器件的存储器控制器。3D存储器器件包括：堆叠层结构，堆叠层结构包括交替的导电层和电介质层；沟道结构，沟道结构延伸穿过堆叠层结构；以及掺杂半导体层，掺杂半导体层包括板和从板延伸到沟道结构中的插塞。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分，并且半导体沟道的掺杂部分的部分在第一方向上延伸超过堆叠层结构。半导体沟道的掺杂部分外接掺杂半导体层的插塞。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够制成和使用本公开。
图1A示出了根据本公开的一些方面的示例性3D存储器器件的截面的侧视图。
图1B示出了根据本公开的一些方面的另一示例性3D存储器器件的截面的侧视图。
图2示出了根据本公开的一些方面的图1A中的3D存储器器件中的示例性沟道结构的截面的放大侧视图。
图3A-图3O示出了根据本公开的一些方面的用于形成示例性3D存储器器件的制造工艺。
图4A-图4C示出了根据本公开的一些方面的用于形成另一示例性3D存储器器件的制造工艺。
图5示出了根据本公开的一些方面的用于形成3D存储器器件的示例性方法的流程图。
图6示出了根据本公开的一些方面的用于形成3D存储器器件的另一示例性方法的流程图。
图7示出了根据本公开的一些方面的具有3D存储器器件的示例性系统的块图。
图8A示出了根据本公开的一些方面的具有3D存储器器件的示例性存储器卡的示图。
图8B示出了根据本公开的一些方面的具有3D存储器器件的示例性固态驱动器(SSD)的示图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，显然本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，以及以未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(或多个)元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地进行解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片等非导电材料制成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面与底表面之间的或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或垂直互连接入(via)触点)以及一个或多个电介质层。
在一些3D NAND存储器器件中，选择性地生长半导体层，以围绕沟道结构的侧壁，例如，被称为侧壁选择性外延生长(SEG)。与在沟道结构的源极端处外延生长的另一类型的半导体层(例如，底部SEG)相比，侧壁SEG的形成避免了对存储器膜和沟道孔的底表面处的半导体沟道的蚀刻(又称为SONO穿孔)，从而增加了工艺窗口，特别是在用先进技术(例如，具有拥有多层面架构的90或更多层级)制造3D NAND存储器器件时。
然而，因为使用本征(纯的、未掺杂的)半导体材料(例如，本征多晶硅)来形成半导体沟道，所以在半导体沟道和与半导体沟道接触的侧壁SEG或导电层之间存在相对高的势垒，从而在其间引入了高接触电阻。3D存储器器件的电性能可能受到高接触电阻的影响。
为了解决上述问题，本公开引入了一种解决方案，其中，可以减小半导体沟道与侧壁SEG或导电层之间的接触电阻。在一些实施方式中，半导体沟道被部分地掺杂，使得半导体沟道的形成源极触点的部分被高度掺杂，以降低势垒，同时留下半导体沟道的形成存储器单元的另一部分保持未掺杂或者低度掺杂。在一些实施方式中，每个沟道结构的一端从背侧开口以暴露相应的半导体沟道的掺杂部分，并且3D存储器器件还包括电连接半导体沟道的暴露掺杂部分的掺杂半导体层，以进一步减小接触电阻和薄层电阻。例如，掺杂半导体层可以包括通过替换沟道结构的帽盖层的部分来延伸沟道结构的插塞，以增加接触面积并且进一步减小接触电阻。结果，可以提高3D存储器器件的电性能。
与本公开的范围一致，半导体沟道的掺杂部分和掺杂半导体层可以例如通过局部退火被局部地激活，以激活其中的掺杂剂，而不损坏器件芯片上的对热敏感的其他部分，例如键合键合界面和铜互连。例如，用于激活掺杂剂的热可以被限制在排除器件芯片上的热敏感部件的区域中。在一些实施方式中，局部激活工艺还用作原位掺杂工艺，以掺杂本征半导体沟道的与掺杂半导体层接触的部分。
图1A示出了根据本公开的一些方面的示例性3D存储器器件100的截面的侧视图。在一些实施方式中，3D存储器器件100是包括第一半导体结构102以及堆叠在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施方式，第一半导体结构102和第二半导体结构104在其间的键合界面106处接合。如图1A中所示，第一半导体结构102可以包括衬底101，衬底101可以包括硅(例如，单晶硅c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其他合适的材料。
3D存储器器件100的第一半导体结构102可以包括在衬底101上的外围电路108。应当注意，x轴和y轴包括在图1A中以进一步示出具有衬底101的3D存储器器件100中的部件的空间关系。衬底101包括在x方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如本文所用，当衬底(例如，衬底101)在y方向(即，垂直方向)上定位在半导体器件(例如，3D存储器器件100)的最低平面中时，在y方向上相对于半导体器件的衬底来确定半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同概念。
在一些实施方式中，外围电路108被配置为控制和感测3D存储器器件100。外围电路108可以是用于促进3D存储器器件100的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括形成在衬底101上晶体管，其中，晶体管的全部或部分形成在衬底101中(例如，在衬底101的顶表面下方)和/或直接形成在衬底101上。隔离区域(例如，浅沟槽隔离(STI))和掺杂区域(例如，晶体管的源极区域和漏极区域)也可以形成在衬底101中。根据一些实施方式，利用先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)的晶体管是高速的。应当理解，在一些实施方式中，外围电路108还可以包括与先进逻辑工艺兼容的任何其他电路，其包括逻辑电路(例如，处理器和可编程逻辑器件(PLD))或存储器电路(例如，静态随机存取存储器(SRAM)和动态RAM(DRAM))。
在一些实施方式中，3D存储器器件100的第一半导体结构102还包括在外围电路108上方的互连层(未示出)，以将电信号传递到外围电路108和从外围电路108传递电信号。互连层可以包括多个互连(本文也称为触点)，其包括横向互连线和垂直互连接入(VIA)触点。如本文所用，术语互连可以广泛地包括任何合适类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层还可以包括一个或多个层间电介质(ILD)层(也称为金属间电介质(IMD)层)，其中，可以形成互连线和VIA触点。也就是说，互连层可以包括多个ILD层中的互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图1A中所示，3D存储器器件100的第一半导体结构102还可以包括在键合界面106处并且在互连层和外围电路108上方的键合层110。键合层110可以包括多个键合触点111和电隔离键合触点111的电介质。键合触点111可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层110的剩余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层110中的键合触点111和周围电介质可以用于混合键合。
类似地，如图1A中所示，3D存储器器件100的第二半导体结构104还可以包括在键合界面106处并且在第一半导体结构102的键合层110上方的键合层112。键合层112可以包括多个键合触点113和电隔离键合触点113的电介质。键合触点113可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层112的剩余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层112中的键合触点113和周围电介质可以用于混合键合。根据一些实施方式，键合触点113在键合界面106处与键合触点111接触。
如下文详细描述的，第二半导体结构104可以在键合界面106处以面对面的方式键合在第一半导体结构102的顶部上。在一些实施方式中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面106设置在键合层110与112之间，混合键合是直接键合技术(例如，在表面之间形成键合而不使用例如焊料或粘合剂的中间层)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施方式中，键合界面106是键合层112和110相遇并且键合的位置。实际上，键合界面106可以是具有一定厚度的层，其包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面。
在一些实施方式中，3D存储器器件100的第二半导体结构104还包括键合层112上方的互连层(未示出)，以传递电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括一个或多个ILD层，其中，可以形成互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，3D存储器器件100是NAND闪存存储器器件，其中，存储器单元以NAND存储器串阵列的形式提供。每个NAND存储器串可以包括相应的沟道结构124。如图1A中所示，每个沟道结构124可以垂直地延伸穿过多个对，每个对包括堆叠导电层116和堆叠电介质层118。交替的堆叠导电层116和堆叠电介质层118是存储器堆叠层114的部分。存储器堆叠层114中的堆叠导电层116和堆叠电介质层118的对的数量确定3D存储器器件100中的存储器单元的数量。应当理解，在一些实施方式中，存储器堆叠层114可以具有多层面架构(未示出)，其包括堆叠在彼此之上的多个存储器层面。每个存储器层面中的堆叠导电层116和堆叠电介质层118的对的数量可以相同或不同。
存储器堆叠层114可以包括多个交替的堆叠导电层116和堆叠电介质层118。存储器堆叠层114中的堆叠导电层116和堆叠电介质层118可以在垂直方向上交错。换句话说，除了在存储器堆叠层114的顶部或底部处的层外，每个堆叠导电层116可以由两侧上的两个堆叠电介质层118邻接，并且每个堆叠电介质层118可以由两侧上的两个堆叠导电层116邻接。堆叠导电层116可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个堆叠导电层116可以包括由粘合层和栅极电介质层围绕的栅极电极(栅极线)。堆叠导电层116的栅极电极可以横向地延伸作为字线，在存储器堆叠层114的一个或多个阶梯结构处结束。堆叠电介质层118可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1A中所示，3D存储器器件100的第二半导体结构104还可以包括在存储器堆叠层114上方的填充层120。填充层120可以包括多晶硅、高介电常数(高k)电介质或金属。例如，高k电介质可以包括具有比氧化硅的介电常数高的介电常数的任何电介质材料(例如，k>3.7)。与其中填充层120(例如，掺杂多晶硅)充当围绕沟道结构124的侧壁SEG和/或电连接沟道结构124的导电层的一些已知的解决方案不同，3D存储器器件100的第二半导体结构104中的填充层120可以不充当侧壁SEG和/或导电层，并且因此可以包括除了掺杂多晶硅之外的材料，例如电介质(例如，高k电介质)、金属(例如，W、Co、Cu或Al)、金属硅化物或未掺杂多晶硅。应当理解，在一些示例中，填充层120也可以包括掺杂多晶硅。
在一些实施方式中，每个沟道结构124包括用半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储器膜126)填充的沟道孔。在一些实施方式中，半导体沟道128包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜126是包括隧穿层、存储层(又称为“电荷捕获层”)和阻挡层的复合层。如图1A中所示，沟道孔的剩余空间可以部分地填充有包括电介质材料(例如，氧化硅)和/或气隙(未示出)的帽盖层127。沟道结构124可以具有圆柱形状(例如，柱形状)。根据一些实施方式，存储器膜126的帽盖层、半导体沟道128、隧穿层、存储层和阻挡层从柱的中心朝向外表面以此顺序径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储器膜126可以包括氧化硅/氮氧化硅/氧化硅(ONO)复合层。
在一些实施方式中，沟道结构124还包括在沟道结构124的底部部分中(例如，在下端处)的沟道插塞129。如本文所用，当衬底101定位3D存储器器件100的最低平面中时，部件(例如，沟道结构124)的上端是在y方向上远离衬底101的一端，并且部件(例如，沟道结构124)的下端是在y方向上更接近衬底101的一端。沟道插塞129可以包括半导体材料(例如，多晶硅)。在一些实施方式中，沟道插塞129用作沟道结构124的漏极。
如图1A中所示，每个沟道结构124可以垂直地延伸穿过存储器堆叠层114的交替的堆叠导电层116和堆叠电介质层118到填充层120中。也就是说，沟道结构124可以在正y方向上延伸超过存储器堆叠层114。根据一些实施方式，存储器膜126的上端与半导体沟道128的上端齐平，即，在垂直方向上彼此对齐。在一些实施方式中，存储器膜126的上端和半导体沟道128的上端与填充层120的顶表面齐平。
也参考图2中的沟道结构124的放大侧视图，半导体沟道128可以包括掺杂部分128a和未掺杂部分128b。在一些实施方式中，半导体沟道128的掺杂部分128a的至少部分在第一方向(例如，图2中的正y方向)上延伸超过存储器堆叠层114。也就是说，掺杂部分128a的上端可以在填充层120与存储器堆叠层114之间的界面(即，填充层120的底表面和存储器堆叠层114的顶表面)上方。类似地，存储器膜126的上端也可以在填充层120与存储器堆叠层114之间的界面上方。在一些实施方式中，半导体沟道128的掺杂部分128a还在与第一方向相反的第二方向(例如，图2中的负y方向)上延伸超过堆叠导电层116中的一个。应当理解，堆叠导电层116中的接近填充层120的一个或多个可以是源极选择栅极线201(SSG线，有时称为底部选择栅极(BSG)线)，并且其余的堆叠导电层116可以包括字线203。根据一些实施方式，半导体沟道128的掺杂部分128a还延伸超过最接近填充层120的源极选择栅极线201。应当理解，如果3D存储器器件100的第二半导体结构104包括多于一个的源极选择栅极线201，则掺杂部分128a可以延伸超过所有源极选择栅极线201。另一方面，掺杂部分128a可以不进一步延伸以面对字线203。也就是说，根据一些实施方式，掺杂部分128a的下端在垂直方向上在源极选择栅极线201与字线203之间。例如，如图2中所示，半导体沟道128的掺杂部分128a的延伸超过存储器堆叠层114的部分可以面对填充层120，同时剩余的掺杂部分128a可以面对(一个或多个)源极选择栅极线201。
在一些实施方式中，半导体沟道128的掺杂部分128a包括N型掺杂多晶硅。掺杂剂可以是任何合适的N型掺杂剂，例如磷(P)、砷(Ar)或锑(Sb)，它们贡献自由电子并且增加本征半导体的导电性。在一些实施方式中，掺杂部分128a的掺杂浓度在大约1019cm-3与大约1021cm-3之间，例如，在1019cm-3与1021cm-3之间(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3，由这些值中的任何一个的下限所界定的任何范围，或者在由这些值中的任何两个所限定的任何范围内)。与本征半导体相比，本文公开的掺杂部分128a的掺杂浓度可以显著减小半导体沟道128与掺杂半导体层122之间的接触电阻。应当理解，在一些示例中，掺杂剂的扩散可以被限制在半导体沟道128的掺杂部分128a中，使得半导体沟道128的其余部分(即，面对字线203的部分)是仍然包括本征半导体(例如，本征多晶硅(即，掺杂浓度标称地为零))的未掺杂部分128b。上述掺杂浓度分布可以减小半导体沟道128的掺杂部分128a处的势垒、接触电阻和薄层电阻，这实现了用于对应的NAND存储器串的源极的电连接，而不改变形成NAND存储器串的存储器单元的半导体沟道128的未掺杂部分128b的本征性质。
在一些实施方式中，3D存储器器件100的第二半导体结构104包括掺杂半导体层122。每个沟道结构124可以在第一方向上延伸超过存储器堆叠层114，并且与掺杂半导体层122接触。在一些实施例中，每个半导体沟道128的掺杂部分128a的至少部分在第一方向上延伸超过存储器堆叠层114，并且与掺杂半导体层122接触，使得掺杂半导体层122可以通过其半导体沟道128的掺杂部分128a电连接多个沟道结构124。例如，掺杂半导体层122可以在具有或不具有填充层120(取决于填充层120是否导电)的情况下提供相同块中的NAND存储器串阵列的源极之间的电连接，即阵列公共源极(ACS)。换句话说，填充层120可以不必包括导电材料，例如金属或掺杂多晶硅，因为掺杂半导体层122可以独自电连接多个NAND存储器串的源极。结果，可以放宽对填充层120的材料和尺寸限制。
如图1A中所示，在一些实施方式中，掺杂半导体层122包括两个部分：与填充层120接触的板121、和均从板121延伸到沟道结构124中的插塞123。也参考图2，根据一些实施例，半导体沟道128的掺杂部分128a外接掺杂半导体层122的插塞123。如下文关于3D存储器器件100的制造所详细描述的，其中形成沟道结构124的沟道孔的部分可以用插塞123填充，插塞123替换沟道孔中的帽盖层127的部分，使得半导体沟道128的掺杂部分128a可以在横向方向上围绕插塞123并且与插塞123接触。此外，掺杂半导体层122的插塞123可以在垂直方向上与帽盖层127接触。如图2中所示，在一些实施方式中，插塞123突出到沟道结构124中，使得插塞123的下端(和帽盖层127的上端)在填充层120与存储器堆叠层114之间的界面下方。也就是说，根据一些实施例，帽盖层127由于插塞123的存在而不延伸超过存储器堆叠层114。
与半导体沟道128的掺杂部分128a类似，掺杂半导体层122的插塞123也在第二方向(例如，图1A和图2中的负y方向)上延伸超过堆叠导电层116中的一个。根据一些实施方式，插塞123还延伸超过最接近填充层120的源极选择栅极线201。应当理解，如果3D存储器器件100的第二半导体结构104包括多于一个的源极选择栅极线201，则插塞123可以延伸超过所有源极选择栅极线201。在一些实施例中，插塞123在垂直方向上与半导体沟道128的掺杂部分128a对齐。也就是说，插塞123的上端和半导体沟道128的掺杂部分128a的上端可以彼此齐平，并且插塞123的下端和半导体沟道128的掺杂部分128a的下端也可以彼此齐平。如下文关于3D存储器器件100的制造所详细描述的，插塞123可以充当用以形成半导体沟道128的掺杂部分128a的掺杂源，使得仅半导体沟道128的与插塞123接触的部分被插塞123掺杂，从而形成半导体沟道128的掺杂部分128a。应当理解，在一些示例中，可以在形成插塞123之前掺杂半导体沟道128的部分，使得插塞123的下端和半导体沟道128的掺杂部分128a的下端可以不彼此齐平。
如图1A中所示，根据一些实施例，掺杂半导体层122的板121在填充层120以及沟道结构124的存储器膜126上方并且与填充层120以及沟道结构124的存储器膜126接触。换句话说，存储器膜126可以在第一方向(例如，正y方向)上延伸超过存储器堆叠层114，并且与掺杂半导体层122的板121接触，并且填充层120可以形成在存储器堆叠层114与掺杂半导体层122的板121之间。通过在多个沟道结构124上方横向地延伸，板121可以连接多个插塞123，多个插塞123的每一个突出到相应的沟道结构124中。
如下文详细描述的，存储器堆叠层114的形成以及半导体沟道128的掺杂部分128a和掺杂半导体层122的形成可以发生在填充层120的相反侧处，从而避免通过延伸穿过存储器堆叠层114的开口的任何沉积或蚀刻工艺，从而降低制造复杂性和成本，并且增加产量和垂直可缩放性。
与半导体沟道128的掺杂部分128a类似，在一些实施方式中，掺杂半导体层122(包括板121和插塞123)也包括N型掺杂多晶硅。掺杂剂可以是任何合适的N型掺杂剂，例如P、Ar或Sb，它们贡献自由电子并且提高本征半导体的导电性。与半导体沟道128的掺杂部分128a类似，在一些实施方式中，掺杂半导体层122的掺杂浓度在大约1019cm-3与大约1021cm-3之间，例如，在1019cm-3与1021cm-3之间(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3，由这些值中的任何一个的下限所界定的任何范围，或者在由这些值中的任何两个所限定的任何范围内)。与本征半导体相比，本文公开的掺杂半导体层122的掺杂浓度可以显著减小半导体沟道128与掺杂半导层122之间的接触电阻以及掺杂半导体层122的薄层电阻。如下文所详细描述的，在一些实施方式中，半导体沟道128的掺杂部分128a和掺杂半导体层122具有拥有相同掺杂剂的相同材料(例如，N型掺杂多晶硅)，并且由于在其上执行相同的局部激活工艺而具有连续的掺杂分布。因此，应当理解，半导体沟道128的掺杂部分128a与掺杂半导体层122的插塞123之间的界面和边界可能变得不可区分，并且因此在3D存储器器件100中不能被辨别。
通过掺杂并且接触半导体沟道128和掺杂半导体层122，可以减小NAND存储器串之间(即，相同块中的NAND存储器串的ACS处)的接触电阻，从而提高3D存储器器件100的电性能。如图1A和图2中所示，通过将插塞123延伸到沟道结构124中，半导体沟道128的掺杂部分128a可以外接掺杂半导体层122的插塞123，从而增加半导体沟道128与掺杂半导体层122之间的接触面积，这进一步减小了其间的接触电阻。由半导体沟道128的掺杂部分128a围绕的N型掺杂半导体层122的插塞123可以实现用于3D存储器器件100的擦除操作的栅极诱导漏极泄漏(GIDL)辅助体偏置。(一个或多个)源极选择栅极线201周围的GIDL可以生成从对应的NAND存储器串的源极进入到半导体沟道128中的空穴电流(即，源极漏电流)，以升高用于擦除操作的体电势。也就是说，根据一些实施方式，N型掺杂半导体层122的插塞123被配置为在执行擦除操作时生成GIDL辅助体偏置。在一些实施方式中，通过还掺杂半导体沟道128的面对(一个或多个)源极选择栅极线201的部分，可以进一步增强GIDL效应。
如图1A中所示，3D存储器器件100的第二半导体结构104还可以包括绝缘结构130，绝缘结构130均垂直地穿过存储器堆叠层114的交替的堆叠导电层116和堆叠电介质层118。根据一些实施方式，与进一步延伸到填充层120中的沟道结构124不同，绝缘结构130停止在填充层120的底表面处，即，不垂直地延伸到填充层120中。也就是说，绝缘结构130的顶表面可以与填充层120的底表面齐平。每个绝缘结构130还可以横向地延伸，以将沟道结构124分成多个块。也就是说，存储器堆叠层114可以由绝缘结构130划分为多个存储器块，使得沟道结构124的阵列可以被分为每个存储器块。与现有3D NAND存储器器件中的包括前侧ACS触点的缝隙结构不同，根据一些实施方式，绝缘结构130在其中不包括任何触点(即，不用作源极触点)，并且因此不引入与堆叠导电层116的寄生电容和漏电流。在一些实施方式中，每个绝缘结构130包括填充有一种或多种电介质材料的开口(例如，缝隙)，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个绝缘结构130可以填充有氧化硅。应当理解，在一些示例中(如图1A中所示)，绝缘结构130可以部分地填充有非电介质材料(例如，多晶硅)，以调整绝缘结构130的机械特性，例如，硬度和/或应力。
此外，如下文详细描述的，因此用于形成绝缘结构130的开口不用于形成掺杂半导体层122和半导体沟道128的掺杂部分128a，所以随着交替的堆叠导电层116和堆叠电介质层118的数量而增加开口的纵横比(例如，大于50)将不影响掺杂半导体层122和半导体沟道128的掺杂部分128a的形成。
如图1A中所示，3D存储器器件100可以包括在掺杂半导体层122上方并且与掺杂半导体层122接触的一个或多个背侧源极触点132，而不是正侧源极触点。源极触点132和存储器堆叠层114(及穿过其的绝缘结构130)可以设置在填充层120的相反侧处，并且因此被视为“背侧”源极触点。在一些实施方式中，源极触点132通过掺杂半导体层122电连接到沟道结构124的半导体沟道128。源极触点132可以包括任何合适类型的触点。在一些实施方式中，源极触点132包括VIA触点。在一些实施方式中，源极触点132包括横向地延伸的壁状触点。源极触点132可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或者被粘合层(例如，氮化钛(TiN))围绕的硅化物层。
如图1A中所示，3D存储器器件100还可以包括BEOL互连层133，BEOL互连层133在源极触点132上方并且电连接到源极触点132，以用于焊盘引出，例如，在3D存储器器件100与外部电路之间传递电信号。在一些实施方式中，互连层133包括在掺杂半导体层122上的一个或多个ILD层134以及在ILD层134上的再分布层136。根据一些实施方式，源极触点132的上端与ILD层134的顶表面和再分布层136的底表面齐平，并且源极触点132垂直地延伸穿过ILD层134以与掺杂半导体层122接触。互连层133中的ILD层134可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层133中的再分布层136可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，互连层133还包括钝化层138，作为用于3D存储器器件100的钝化和保护的最外层。再分布层136的部分可以从钝化层138暴露，以作为接触焊盘140。也就是说，3D存储器器件100的互连层133还可以包括用于导线键合和/或与中介层键合的接触焊盘140。如下文关于制造工艺所描述的，在一些实施方式中，源极触点132和再分布层136可以通过相同工艺形成并且具有相同材料，例如，Al。因此，在一些示例中，源极触点132可以被视为BEOL互连层133的部分。
在一些实施方式中，3D存储器器件100的第二半导体结构104还包括穿过掺杂半导体层122和填充层120的触点142和144。根据一些实施方式，由于掺杂半导体层122可以包括多晶硅，因此触点142和144是穿硅触点(TSC)。在一些实施方式中，触点142延伸穿过掺杂半导体层122、填充层120和ILD层134，以与再分布层136接触，使得掺杂半导体层122通过源极触点132和互连层133的再分布层136电连接到触点142。在一些实施方式中，触点144延伸穿过掺杂半导体层122、填充层120和ILD层134，以与接触焊盘140接触。触点142和144均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或者由粘合层(例如，TiN)围绕的硅化物层。在一些实施方式中，至少触点144还包括间隔物(例如，电介质层)，以使触点144与掺杂半导体层122和填充层120电分离。
在一些实施方式中，3D存储器器件100还包括外围触点146和148，每个外围触点146和148垂直地延伸到存储器堆叠层114外部。每个外围触点146或148可以具有大于存储器堆叠层114的深度的深度，以在存储器堆叠层114外部的外围区域中从键合层112垂直地延伸到填充层122。在一些实施方式中，外围触点146在触点142下方并且与触点142接触，使得掺杂半导体层122通过至少源极触点132、再分布层136、触点142和外围触点146电连接到第一半导体结构102中的外围电路108。在一些实施方式中，外围触点148在触点144下方并且与触点144接触，使得第一半导体结构102中的外围电路108通过至少触点144和外围触点148电连接到接触焊盘140以用于焊盘引出。外围触点146和148均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或被粘合层(例如，TiN)围绕的硅化物层。
如图1A中所示，3D存储器器件100还包括作为互连结构的部分的多种局部触点(也称为“C1”)，多种局部触点与存储器堆叠层114中的结构直接接触。在一些实施方式中，局部触点包括沟道局部触点150，每个沟道局部触点150在相应沟道结构124的下端下方并且与相应沟道结构124的下端接触。每个沟道局部触点150可以电连接到位线触点(未示出)以用于位线扇出。在一些实施方式中，局部触点还包括字线局部触点152，每个字线局部触点152在存储器堆叠层114的阶梯结构处的相应的堆叠导电层116(包括字线)下方并且与该相应的堆叠导电层116接触以用于字线扇出。局部触点(例如，沟道局部触点150和字线局部触点152)可以通过至少键合层112和110电连接到第一半导体结构102的外围电路108。局部触点(例如，沟道局部触点150和字线局部触点152)均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或由粘合层(例如，TiN)围绕的硅化物层。
尽管图1A中示出了示例性3D存储器器件100，但是应当理解，通过改变第一半导体结构102和第二半导体结构104的相对位置、背侧源极触点132或已知的正侧源极触点(未示出)的使用、和/或焊盘引出位置(例如，通过第一半导体结构102和/或第二半导体结构104)，3D存储器器件的任何其他合适架构可以适用于本公开，而不需进一步详细的阐述。
图1B示出了根据本公开的一些实施例的另一示例性3D存储器器件160的截面的侧视图。3D存储器器件160与3D存储器器件100类似，除了掺杂半导体层122和帽盖层127的上端的不同结构。应当理解，为了便于描述，不重复3D存储器器件160和100两者中的其他相同结构的细节。
如图1B中所示，根据一些实施例，掺杂半导体层122不包括延伸到沟道结构124中的任何插塞(例如，图1A中的插塞123)。也就是说，在一些实施例中，整个掺杂半导体层122可以被视为板121。在没有插塞123延伸到沟道结构124中的情况下，沟道结构124的帽盖层127可以完全填充沟道孔，并且因此在第一方向(例如，图1B中的正y方向)上延伸超过存储器堆叠层114，并且与掺杂半导体层122接触。也就是说，存储器膜126的上端、半导体沟道128的上端和帽盖层127的上端可以彼此齐平并且与掺杂半导体层122接触。结果，在一些实施例中，沟道结构124在第一方向(例如，图1B中的正y方向)上延伸超过存储器堆叠层114，并且与掺杂半导体层122接触。
图7示出了根据本公开的一些方面的具有3D存储器器件的示例性系统700的块图。系统700可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图7中所示，系统700可以包括主机708和存储系统702，存储系统702具有一个或多个3D存储器器件704和存储器控制器706。主机708可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机708可以被配置为将数据发送到3D存储器器件704或从3D存储器器件704接收数据。
3D存储器器件704可以是本文公开的任何3D存储器器件，例如，图1A和图1B中所示的3D存储器器件100和160。在一些实施方式中，每个3D存储器器件704包括NAND闪存存储器。与本公开的范围一致，3D存储器器件704的半导体沟道可以被部分地掺杂，使得半导体沟道的形成源极触点的部分被高度掺杂，以降低势垒，同时留下半导体沟道的形成存储器单元的另一部分保持未掺杂或者低度掺杂。3D存储器器件704的每个沟道结构的一端可以从背侧开口以暴露相应的半导体沟道的掺杂部分。3D存储器器件704还可以包括电连接半导体沟道的暴露掺杂部分的掺杂半导体层，以进一步减小接触电阻和薄层电阻。3D存储器器件704可以进一步包括电连接半导体沟道的暴露掺杂部分的掺杂半导体层，从而进一步降低接触电阻和薄层电阻。结果，可以提高3D存储器器件704的电性能，其进而提高存储器系统702和系统700的性能，例如，从而实现更高的操作速度。
根据一些实施方式，存储器控制器706耦合到3D存储器器件704和主机708，并且被配置为控制3D存储器器件704。存储器控制器706可以管理存储在3D存储器器件704中的数据，并且与主机708通信。在一些实施方式中，存储器控制器706被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器706被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器706可以被配置为控制3D存储器器件704的操作，例如读取、擦除和编程操作。存储器控制器706还可以被配置为管理关于存储在或要存储在3D存储器器件704中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器706还被配置为处理关于从3D存储器器件704读取的或者被写入到3D存储器器件704的数据的纠错码(ECC)。存储器控制器706还可以执行任何其他合适的功能，例如，格式化3D存储器器件704。存储器控制器706可以根据特定通信协议与外部设备(例如，主机708)通信。例如，存储器控制器706可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器706和一个或多个3D存储器器件704可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统702可以实施并且封装到不同类型的终端电子产品中。在如图8A中所示的一个示例中，存储器控制器706和单个3D存储器器件704可以集成到存储器卡802中。存储器卡802可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡802还可以包括将存储器卡802与主机(例如，图7中的主机708)电耦合的存储器卡连接器804。在如图8B中所示的另一示例中，存储器控制器706和多个3D存储器器件704可以集成到SSD806中。SSD 806还可以包括将SSD 806与主机(例如，图7中的主机708)电耦合的SSD连接器808。在一些实施方式中，SSD 806的存储容量和/或操作速度大于存储器卡802的存储容量和/或操作速度。
图3A-图3O示出了根据本公开的一些实施方式的用于形成示例性3D存储器器件的制造工艺。图5示出了根据本公开的一些实施方式的用于形成示例性3D存储器器件的方法500的流程图。图3A-图3O以及图5中描绘的3D存储器器件的示例包括图1A中描绘的3D存储器器件100。将一起描述图3A-图3O以及图5。应当理解，方法500中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时执行，或者以与图5中所示的不同的顺序执行。
参考图5，方法500在操作502处开始，其中，在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图3G中所示，使用多个工艺在硅衬底350上形成多个晶体管，多个工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)以及任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底350中形成掺杂区域(未示出)，掺杂区域例如用作晶体管的源极区域和/或漏极区域。在一些实施方式中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积在硅衬底350中形成隔离区域(例如，STI)。晶体管可以在硅衬底350上形成外围电路352。
如图3G中所示，在外围电路352上方形成键合层348。键合层348包括电连接到外围电路352的键合触点。为了形成键合层348，使用一个或多个薄膜沉积工艺(例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)沉积ILD层；使用湿法蚀刻和/或干法蚀刻(例如，反应离子蚀刻(RIE))，随后使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)形成穿过ILD层的键合触点。
方法500进行至操作504，如图5中所示，其中，在第二衬底上方形成填充层，并且在填充层上方形成堆叠层结构。填充层和堆叠层结构可以形成在第二衬底的正侧上，半导体器件可以形成在第二衬底上。第二衬底可以是硅衬底。应当理解，由于将从最终产品去除第二衬底，因此第二衬底可以是由任何合适的材料(例如，玻璃、蓝宝石、塑料、硅，仅举几个例子)制成的虚设晶片(例如，载体衬底)的部分，以减少第二衬底的成本。在一些实施方式中，衬底是载体衬底。在一些实施方式中，填充层包括多晶硅、高k电介质或金属，并且堆叠层结构包括具有交替的堆叠电介质层和堆叠牺牲层的电介质堆叠层。应当理解，在一些示例中，堆叠层结构可以包括具有交替的堆叠电介质层(例如，氧化硅层)和堆叠导电层(例如，多晶硅层)的存储器堆叠层。
为了更好地控制将形成在第二衬底上的各种结构的测量和表面平坦度，可以在第二衬底与填充层之间形成各种停止层。在一些实施方式中，在第二衬底与填充层之间依次形成第一停止层和第二停止层。第一停止层可以包括氧化硅或氮化硅，并且第二停止层可以包括氧化硅或多晶硅。在一些实施方式中，在第二停止层与填充层之间形成第三停止层，例如，氮化硅层或多晶硅层。在一些实施方式中，在第二衬底与填充层之间形成单个停止层，例如，氧化硅层或高k电介质层。
如图3A中所示，第一停止层303形成在载体衬底302上方，第二停止层304形成在第一停止层303上，并且填充层306形成在第二停止层304上。填充层306可以包括多晶硅、高k电介质或金属。在从正侧蚀刻沟道孔时，第二停止层304可以充当蚀刻停止层，并且因此可以包括相对于直接在第二停止层304上的材料具有高蚀刻选择性(例如，大于大约5)的任何合适的材料，例如氧化硅或多晶硅。在从背侧去除载体衬底302时，第一停止层303可以充当CMP/蚀刻停止层，并且因此可以包括除了载体衬底302的材料之外的任何合适的材料，例如氮化硅或氧化硅。应当理解，在一些示例中，焊盘氧化物层(例如，氧化硅层)可以形成在载体衬底302与第一停止层303之间，以松弛不同层之间的应力并且避免剥离。
如图3A中所示，可以使用一个或多个薄膜沉积工艺在载体衬底302上依次形成氧化硅层(焊盘氧化物层)、氮化硅层(第一停止层303)和氧化硅层(第二停止层304)的堆叠层，一个或多个薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，通过使用一个或多个薄膜沉积工艺在第二停止层304上沉积多晶硅或者任何其他合适的材料(例如，高k电介质或金属)来形成填充层306，一个或多个薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。为了便于描述，在本公开中使用图3A中所示的停止层的组合来描述制造工艺。然而，应当理解，在其他示例中也可以使用(一个或多个)停止层的任何其他合适的组合。在未示出的示例中，可以使用一个或多个薄膜沉积工艺在载体衬底302上形成单个氧化物层或高k电介质层(作为第一停止层303和第二停止层304)，一个或多个薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图3B中所示，包括多对的第一电介质层(本文称为“堆叠牺牲层”312)和第二电介质层(本文称为“堆叠电介质层”310，本文一起称为“电介质层对”)的电介质堆叠层308形成在填充层306上。根据一些实施方式，电介质堆叠层308包括交替的堆叠牺牲层312和堆叠电介质层310。堆叠电介质层310和堆叠牺牲层312可以交替地沉积在载体衬底302上方的填充层306上，以形成电介质堆叠层308。在一些实施方式中，每个堆叠电介质层310包括氧化硅层，并且每个堆叠牺牲层312包括氮化硅层。可以通过一个或多个薄膜沉积工艺形成电介质堆叠层308，一个或多个薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。如图3B中所示，阶梯结构可以形成在电介质堆叠层308的边缘上。可以通过朝向载体衬底302对电介质堆叠层308的电介质层对执行多个所谓的“修整-蚀刻”循环来形成阶梯结构。由于重复的修整-蚀刻循环被施加到电介质堆叠层308的电介质层对，电介质堆叠层308可以具有一个或多个倾斜的边缘和比底部电介质层对短的顶部电介质层对，如图3B中所示。
方法500进行至操作506，如图5中所示，其中，形成垂直地延伸穿过电介质堆叠层和填充层的沟道结构。沟道结构可以包括存储器膜和半导体沟道。在一些实施方式中，为了形成沟道结构，形成垂直地延伸穿过电介质堆叠层和填充层的沟道孔，在第二停止层处停止，并且在沟道孔中依次形成存储器膜、半导体沟道和帽盖层。
如图3B中所示，每个沟道孔是垂直地延伸穿过电介质堆叠层308和填充层306的开口，在第二停止层304处停止。在一些实施方式中，形成多个开口，使得每个开口变为用于在后续工艺中生长单独沟道结构314的位置。在一些实施方式中，用于形成沟道结构314的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如，深RIE(DRIE)。根据一些实施方式，继续沟道孔的蚀刻直到被第二停止层304(例如，氧化硅或多晶硅)停止为止。在一些实施方式中，可以控制蚀刻条件(例如，蚀刻速率和时间)以确保每个沟道孔已经到达第二停止层304并且被第二停止层304停止，以最小化沟道孔与形成在其中的沟道结构312之间的刨削变化。应当理解，取决于具体的蚀刻选择性，一个或多个沟道孔可以在很小程度上延伸到第二停止层304中，在本公开中，这仍然被视为被第二停止层304停止。
如图3B中所示，包括阻挡层317、存储层316和隧穿层315的存储膜以及半导体沟道318沿着沟道孔的侧壁和底表面以此顺序依次形成。在一些实施方式中，首先使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)以此顺序沿着沟道孔的侧壁和底表面沉积阻挡层317、存储层316和隧穿层315，以形成存储器膜。然后，可以通过使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在隧穿层315之上沉积半导体材料(例如多晶硅(例如，未掺杂多晶硅))，来形成半导体沟道318。在一些实施方式中，依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储器膜的阻挡层317、存储层316和隧穿层315以及半导体沟道318。
如图3B中所示，帽盖层319形成在沟道孔中和半导体沟道318之上，以完全地或部分地填充沟道孔(例如，没有气隙或具有气隙)。可以通过使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积电介质材料(例如，氧化硅)来形成帽盖层319。然后，可以在沟道孔的顶部部分中形成沟道插塞。在一些实施方式中，通过CMP、湿法蚀刻和/或干法蚀刻去除并且平坦化存储器膜、半导体沟道318和帽盖层319的在电介质堆叠层308的顶表面上的部分。然后，可以通过湿法蚀刻和/或干法蚀刻半导体沟道318和帽盖层319的在沟道孔的顶部部分中的部分来在沟道孔的顶部部分中形成凹陷。然后，可以通过一个或多个薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)将半导体材料(例如，多晶硅)沉积到凹陷中来形成沟道插塞。根据一些实施方式，沟道结构314由此穿过电介质堆叠层308和填充层306形成，在第二停止层304处停止。
如图3C中所示，缝隙320是垂直地延伸穿过电介质堆叠层308并且在填充层306处停止的开口。在一些实施方式中，用于形成缝隙320的制造工艺包括湿法蚀刻和/或干法蚀刻，例如，DRIE。然后，可以通过缝隙320执行栅极替换，以用存储器堆叠层330替换电介质堆叠层308(如图3E中所示)。
如图3D中所示，首先通过经由缝隙320去除堆叠牺牲层312(如图3C中所示)来形成横向凹陷322。在一些实施方式中，通过经由缝隙320施加蚀刻剂来去除堆叠牺牲层312，从而创建交替地在堆叠电介质层310之间的横向凹陷322。蚀刻剂可以包括对堆叠电介质层310选择性地蚀刻堆叠牺牲层312的任何合适的蚀刻剂。
如图3E中所示，堆叠导电层328(包括栅极电极和粘合层)通过缝隙320沉积到横向凹陷322(如图3D中所示)中。在一些实施方式中，在堆叠导电层328之前，栅极电介质层332沉积到横向凹陷322中，使得堆叠导电层328沉积在栅极电介质层332上。可以使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)来沉积堆叠导电层328(例如，金属层)。在一些实施方式中，栅极电介质层332(例如，高k电介质层)也沿着缝隙320的侧壁以及在缝隙320的底部处形成。根据一些实施方式，由此形成包括交替的堆叠导电层328和堆叠电介质层310的存储器堆叠层330，从而替换电介质堆叠层308(如图3D中所示)。
如图3E中所示，形成垂直地延伸穿过存储器堆叠层330的绝缘结构336，在填充层306的顶表面上停止。可以通过使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)将一种或多种电介质材料(例如，氧化硅)沉积到缝隙320中以完全地或部分地填充缝隙320(具有或没有气隙)，来形成绝缘结构336。在一些实施方式中，绝缘结构336包括栅极电介质层332(例如，包括高k电介质)和电介质帽盖层334(例如，包括氧化硅)。在一些实施例中，电介质帽盖层334可以部分地填充缝隙320，并且多晶硅核心层335可以填充缝隙320的剩余空间作为绝缘结构336的部分，以调整绝缘结构336的机械特性，例如硬度或应力。
如图3F中所示，在形成绝缘结构336之后，形成包括沟道局部触点344和字线局部触点342的局部触点以及外围触点338和340。通过使用一个或多个薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)在存储器堆叠层330的顶部上沉积电介质材料(例如，氧化硅或氮化硅)，可以在存储器堆叠层330上形成局部电介质层。可以通过使用湿法蚀刻和/或干法蚀刻(例如，RIE)蚀刻穿过局部电介质层(和任何其他ILD层)的接触开口，随后使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)用导电材料填充接触开口，来形成沟道局部触点344、字线局部触点342以及外围触点338和340。
如图3F中所示，键合层346形成在在沟道局部触点344、字线局部触点342以及外围触点338和340上方。键合层346包括电连接到沟道局部触点344、字线局部触点342以及外围触点338和340的键合触点。为了形成键合层346，使用一个或多个薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)沉积ILD层，并且使用湿法蚀刻和/或干法蚀刻(例如，RIE)，随后使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)穿过ILD层形成键合触点。
方法500进行至操作508，如图5中所示，其中，以面对面方式键合第一衬底和第二衬底，使得存储器堆叠层在外围电路上方。键合包括混合键合。如图3G中所示，载体衬底302和形成在其上的部件(例如，存储器堆叠层330和穿过其形成的沟道结构314)上下翻转。根据一些实施方式，面向下的键合层346与面向上的键合层348键合，即，以面对面的方式，由此在载体衬底302与硅衬底350之间形成键合界面354。在一些实施方式中，在键合之前，对键合表面应用处理工艺，例如，等离子体处理、湿法处理和/或热处理。在键合之后，键合层346中的键合触点和键合层348中的键合触点彼此对准并且接触，使得存储器堆叠层330和穿过其形成的沟道结构314电连接到外围电路352，并且在外围电路352上方。
方法500进行至操作510，如图5中所示，其中，依次去除第二衬底和沟道结构的延伸超过填充层的部分，以暴露半导体沟道的部分。可以从第二衬底的背侧执行去除。如图6中所示，在一些实施方式中，为了依次去除第二衬底和沟道结构的部分，在602处，去除第二衬底，在第一停止层处停止；在604处，去除第一停止层，在第二停止层处停止；在606处，去除第二停止层和沟道结构的部分，在填充层处停止。在一些实施方式中，沟道结构的被去除的部分延伸到第二停止层中，并且第二停止层和沟道结构的延伸到第二停止层中的部分被抛光。如图6中所示，在一些实施例中，在608处，回蚀沟道结构的帽盖层的部分，以形成由半导体沟道的部分围绕的凹陷。
如图3H中所示，载体衬底302(以及图3G中所示的在载体衬底302与第一停止层303之间的焊盘氧化物层)从背侧被完全地去除，直到被第一停止层303(例如，氮化硅层)停止为止。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻完全地去除载体衬底302。在一些实施方式中，剥离载体衬底302。在其中载体衬底302包括硅并且第一停止层303包括氮化硅的一些实施方式中，使用硅CMP去除载体衬底302，硅CMP在到达具有除硅之外的材料的第一停止层330(例如，充当背侧CMP停止层)时可以自动停止。在一些实施方式中，使用通过氢氧化四甲铵(TMAH)的湿法蚀刻来去除载体衬底302(硅衬底)，通过TMAH的湿法蚀刻在到达具有除了硅之外的材料的第一停止层303(例如，充当背侧蚀刻停止层)时自动停止。第一停止层303可以确保载体衬底302的完全去除，而不用考虑减薄之后的厚度均匀性。
如图3I中所示，然后，也可以使用利用合适的蚀刻剂(例如，磷酸和氢氟酸)的湿法蚀刻完全地去除第一停止层303和第二停止层304(图3H中所示)，直到被具有与第二停止层304不同的材料(例如，多晶硅)的填充层306停止为止。如图3I中所示，去除沟道结构314的延伸超过填充层306的部分，使得沟道结构314的上端变得与填充层306的顶表面齐平。在其中沟道结构314的部分延伸到第二停止层304中的一些实施例中，通过抛光(例如，CMP)一起去除第二停止层304和沟道结构314的延伸到第二停止层304中的部分，在填充层306处停止。应当理解，在沟道结构314没有延伸超过填充层306并且进入到第二停止层304中的情况下，可以跳过沟道结构314的上端的去除。
如图3J中所示，去除帽盖层319的部分，以形成由半导体沟道318的顶部部分围绕的凹陷321。例如，可以例如使用干法蚀刻和/或湿法蚀刻回蚀沟道结构314的帽盖层319的部分，以形成凹陷321。在一些示例中，在帽盖层319的上端仍然被半导体沟道318覆盖的情况下，可以首先蚀刻半导体沟道318的部分，以暴露帽盖层319。可以通过控制蚀刻时间和/或蚀刻速率来控制帽盖层319的蚀刻，使得蚀刻不继续超过(一个或多个)源极选择栅极线(例如，最接近填充层306的一个或多个堆叠导电层328)。凹陷321的形成可以暴露半导体沟道318的围绕凹陷321的部分。在一些实施方式中，掺杂半导体沟道318的由凹陷321暴露的顶部部分，以增加其导电性。例如，可以执行倾斜离子注入工艺，以用任何合适的掺杂剂(例如，N型掺杂剂(例如，P、As或Sb))掺杂半导体沟道318(例如，包括多晶硅)的由凹陷321暴露的顶部部分至期望的掺杂浓度。
与使用经由具有高纵横比(例如，大于50)的穿过电介质堆叠层308/存储器堆叠层330的开口(例如，图3D中的缝隙320)的正侧湿法蚀刻的已知解决方案相比，从背侧去除沟道结构314的部分挑战性小得多，并且具有较高的产品产量。通过避免由缝隙320的高纵横比所引入的问题，可以降低制造复杂性和成本，并且可以增加产量。此外，也可以提高垂直可缩放性(例如，电介质堆叠层308/存储器堆叠层330的增加的层级)。
方法500进行至操作512，如图5中所示，其中，形成与半导体沟道的暴露部分接触的掺杂半导体层。在一些实施方式中，掺杂剂包括N型掺杂剂。如图6中所示，在一些实施方式中，为了形成掺杂半导体层，在610处，将多晶硅层沉积到凹陷中和填充层上；在612处，掺杂沉积的多晶硅层。
如图3K中所示，掺杂半导体层360形成在凹陷321(如图3J中所示)中以及填充层306上的凹陷321的外部，凹陷321被半导体沟道318的暴露部分围绕并且与半导体沟道318的暴露部分接触(被外接)。在一些实施方式中，为了形成掺杂半导体层360，使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在凹陷321中与半导体沟道318和帽盖层319的暴露部分接触地以及在凹陷321的外部与填充层306接触地沉积半导体层(例如，多晶硅)。可以使用离子注入和/或热扩散用(一种或多种)N型掺杂剂(例如，P、As或Sb)掺杂沉积的半导体层。在一些实施方式中，为了形成掺杂半导体层360，在将半导体层沉积到凹陷321中和填充层306上时，执行N型掺杂剂(例如，P、As或Sb)的原位掺杂。在一些实施方式中，可以执行CMP工艺，以根据需要去除任何多余的掺杂半导体层360。
方法500进行至操作514，如图5中所示，其中，局部地激活掺杂半导体层和半导体沟道的与掺杂半导体层接触的部分。在一些实施方式中，为了局部地激活，在具有掺杂半导体层和半导体沟道的部分的受限区域中施加热，以激活掺杂半导体层和半导体沟道的部分中的掺杂剂。受限区域可以在堆叠层结构与掺杂半导体层之间。在一些实施方式中，在激活之后，掺杂半导体层的掺杂浓度和半导体沟道的与掺杂半导体层接触的部分的掺杂浓度均在1019cm-3与1021cm-3之间。
如图3L中所示，掺杂半导体层360和半导体沟道318的与掺杂半导体层360接触的部分被局部地激活。在一些实施方式中，在具有掺杂半导体层360和半导体沟道318的部分的受限区域中施加热，以激活其中的(一种或多种)掺杂剂，例如，N型掺杂剂(例如，P、As或Sb)。例如，受限区域可以在垂直方向上在存储器堆叠层330与掺杂半导体层360之间。可以通过任何合适的技术来施加和聚焦热，例如退火、激光、超声波或者任何其他合适的热工艺。在一些实施方式中，可以在局部激活工艺期间受到热影响的受限区域不延伸到并且不超过键合界面354，以避免加热键合界面354和用于连接外围电路352的Cu互连。局部激活工艺可以激活掺杂到掺杂半导体层360中的(以及在其已经被掺杂的情况下，半导体沟道318的暴露部分中的)掺杂剂。结果，在激活之后，掺杂半导体层360的掺杂浓度和半导体沟道318的暴露部分的掺杂浓度均在1019cm-3与1021cm-3之间。在一些实施方式中，控制局部激活工艺，使得掺杂半导体层360中的(以及在其已经被掺杂的情况下，半导体沟道318的暴露部分中的)掺杂剂可以从沟道结构314的源极朝向沟道结构314的漏极扩散，直到超过(一个或多个)源极选择栅极线(例如，最接近填充层306的一个或多个堆叠导电层328)，但是不面对字线为止，如上文关于图2所描述的。在半导体沟道318的暴露部分尚未掺杂的情况下，掺杂半导体层360可以在局部激活工艺期间充当掺杂源，以将掺杂剂从掺杂半导体层360扩散到半导体沟道318中，使得半导体沟道层318的与掺杂半导体层360接触的部分可以变为掺杂部分，并且掺杂半导体层360和半导体沟道318的掺杂部分可以具有相同掺杂剂和掺杂浓度。
局部激活工艺可以激活掺杂剂，使得掺杂剂可以占据硅晶格，以减小掺杂半导体层360与半导体沟道318之间的接触电阻并且减小掺杂半导体层360的薄层电阻。另一方面，通过将局部激活工艺期间的热限制到没有热敏感结构的区域中，可以减少或者避免对热敏感结构(例如，键合界面354和用于连接外围电路352的Cu互连)的任何潜在损坏。
方法500进行至操作516，如图5中所示，其中，形成与掺杂半导体层接触的源极触点。如图3M中所示，一个或多个ILD层356形成在掺杂半导体层360上。可以通过使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在掺杂半导体层360的顶表面上沉积电介质材料来形成ILD层356。如图3N中所示，源极接触开口358可以穿过ILD层356形成，以暴露掺杂半导体层360的部分。在一些实施方式中，使用湿法蚀刻和/或干法蚀刻(例如，RIE)形成源极接触开口358。
如图3O中所示，作为导电层370的部分的源极触点形成在填充层306的背侧处的每个源极接触开口358(如图3N中所示)中。根据一些实施方式，源极触点在掺杂半导体层360上方并且与掺杂半导体层360接触。在一些实施方式中，使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)将导电层370(例如，Al)沉积到源极接触开口358中，以填充源极接触开口358。然后，可以执行平面化工艺(例如，CMP)，以去除多余的导电层370。
如图3O中所示，在一些实施方式中，导电层370还包括在源极触点上方并且与源极触点接触的再分布层。也就是说，根据一些实施方式，导电层370不仅沉积到源极接触开口358中作为源极触点，而且沉积在源极接触开口358的外部到ILD层356上作为电连接多个源极触点的再分布层。
如图3O中所示，在一些实施方式中，导电层370还包括延伸穿过ILD层356、掺杂半导体层360和填充层306的触点。也就是说，导电层370不仅沉积到源极接触开口358中作为源极触点，而且沉积到接触开口363和361(图3N中所示)中作为电连接到外围触点338和340的触点。如图3M和图3N中所示，使用湿法蚀刻和/或干法蚀刻(例如，RIE)形成均延伸穿过间隔物层371、ILD层356、掺杂半导体层360和填充层306的接触开口363和361。在一些实施方式中，使用光刻来图案化接触开口363和361以分别与外围触点338和340对准。接触开口363和361的蚀刻可以在外围触点338和340的上端处停止，以暴露外围触点338和340。如图3N中所示，间隔物362由间隔物层371沿着接触开口363和361的侧壁形成，以电分离掺杂半导体层360。
图4A-图4C示出了根据本公开一些实施例的用于形成另一示例性3D存储器器件的制造工艺。图4A-图4C中描绘的3D存储器器件的示例包括图1B中描绘的3D存储器器件160。与其中通过回蚀帽盖层319形成凹陷321的图3J不同，如图4A中所示，掺杂半导体沟道318的顶部部分，以增加其导电性，而不首先回蚀帽盖层319，以暴露半导体沟道318的部分。例如，可以执行倾斜离子注入工艺，以用任何合适的掺杂剂(例如，N型掺杂剂(例如，P、As或Sb))将半导体沟道318(例如，包括多晶硅)的顶部部分掺杂到期望的掺杂浓度。
在一些实施例中，为了形成掺杂半导体层，将多晶硅层沉积到填充层上，并且掺杂沉积的多晶硅层。如图4B中所示，掺杂半导体层360形成在填充层306上以及沟道结构314的上端上。在一些实施方式中，为了形成掺杂半导体层360，使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在填充层306上沉积半导体层(例如，多晶硅)。可以使用离子注入和/或热扩散用(一种或多种)N型掺杂剂(例如，P、As或Sb)来掺杂沉积的半导体层。在一些实施方式中，为了形成掺杂半导体层360，当在填充层306上沉积半导体层时，执行N型掺杂剂(例如，P、As或Sb)的原位掺杂。在一些实施方式中，可以执行CMP工艺，以根据需要去除任何多余的掺杂半导体层360。
如图4C中所示，掺杂半导体层360和半导体沟道318的掺杂部分被局部地激活。在一些实施方式中，在具有掺杂半导体层360和半导体沟道318的掺杂部分的受限区域中施加热，以激活其中的(一种或多种)掺杂剂，例如，N型掺杂剂(例如，P、As或Sb)。局部激活工艺可以激活掺杂到掺杂半导体层360和半导体沟道318的掺杂部分中的掺杂剂。结果，在激活之后，掺杂半导体层360的掺杂浓度和半导体沟道318的掺杂部分的掺杂浓度均在1019cm-3与1021cm-3之间。在一些实施方式中，控制局部激活工艺，使得掺杂半导体层360和半导体沟道318的掺杂部分中的掺杂剂可以从沟道结构314的源极朝向沟道结构314的漏极扩散，直到超过(一个或多个)源极选择栅极线(例如，最接近填充层306的一个或多个堆叠导电层328)，但是不面对字线为止，如上文关于图2所描述的。
根据本公开的一个方面，一种3D存储器器件包括：堆叠层结构，堆叠层结构包括交替的导电层和电介质层；沟道结构，沟道结构延伸穿过堆叠层结构；以及掺杂半导体层，掺杂半导体层包括板和从板延伸到沟道结构中的插塞。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分，并且半导体沟道的掺杂部分的部分在第一方向上延伸超过堆叠层结构。半导体沟道的掺杂部分外接掺杂半导体层的插塞。
在一些实施方式中，半导体沟道的掺杂部分的掺杂浓度和掺杂半导体层的掺杂浓度均在1019cm-3与1021cm-3之间。
在一些实施方式中，半导体沟道的掺杂部分和掺杂半导体层均包括N型掺杂多晶硅。
在一些实施方式中，半导体沟道的掺杂部分和掺杂半导体层的插塞均在与第一方向相反的第二方向上延伸超过导电层中的一个导电层。
在一些实施方式中，导电层中的一个导电层包括源极选择栅极线。
在一些实施方式中，3D存储器器件还包括在堆叠层结构与掺杂半导体层的板之间的填充层。
在一些实施方式中，填充层包括多晶硅、高k电介质或金属。
在一些实施方式中，还包括与掺杂半导体层接触的源极触点。
在一些实施方式中，存储器膜在第一方向上延伸超过堆叠层结构，并且与掺杂半导体层的板接触。
在一些实施方式中，掺杂半导体层的插塞被配置为在执行擦除操作时生成GIDL辅助体偏置。
根据本公开的另一方面，一种3D存储器器件包括：堆叠层结构，堆叠层结构包括交替的导电层和电介质层；掺杂半导体层；以及沟道结构，沟道结构延伸穿过堆叠层结构。沟道结构包括存储器膜和半导体沟道。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分。沟道结构在第一方向上延伸超过堆叠层结构并且与掺杂半导体层接触。半导体沟道包括掺杂部分，掺杂部分在与第一方向相反的第二方向上延伸超过导电层中的一个导电层。
在一些实施方式中，半导体沟道的掺杂部分的掺杂浓度和掺杂半导体层的掺杂浓度均在1019cm-3与1021cm-3之间。
在一些实施方式中，半导体沟道的掺杂部分和掺杂半导体层均包括N型掺杂多晶硅。
在一些实施方式中，导电层中的一个导电层包括源极选择栅极线。
在一些实施方式中，半导体沟道的掺杂部分的部分在第一方向上延伸超过堆叠层结构，并且与掺杂半导体层接触。
在一些实施方式中，3D存储器器件还包括在堆叠层结构与掺杂半导体层之间的填充层。
在一些实施方式中，填充层包括多晶硅、高k电介质或金属。
在一些实施方式中，3D存储器器件还包括与掺杂半导体层接触的源极触点。
在一些实施方式中，沟道结构还包括在第一方向上延伸超过堆叠层结构并且与掺杂半导体层接触的帽盖层。
在一些实施方式中，掺杂半导体层被配置为在执行擦除操作时生成GIDL辅助体偏置。
根据本公开的又一方面，提供了一种用于形成3D存储器器件的方法。在衬底上方形成填充层。在填充层上方形成堆叠层结构。形成沟道结构，沟道结构延伸穿过堆叠层结构和填充层。沟道结构包括存储器膜和半导体沟道。依次去除衬底和沟道结构的延伸超过填充层的部分，以暴露半导体沟道的部分。形成掺杂半导体层，掺杂半导体层与半导体沟道的暴露部分接触。局部地激活掺杂半导体层和半导体沟道的与掺杂半导体层接触的部分。
在一些实施方式中，为了局部地激活，在具有掺杂半导体层和半导体沟道的部分的受限区域中施加热，以激活掺杂半导体层和半导体沟道的部分中的掺杂剂。
在一些实施方式中，受限区域在堆叠层结构与掺杂半导体层之间。
在一些实施方式中，掺杂剂包括N型掺杂剂，并且在激活之后，掺杂半导体层的掺杂浓度和半导体沟道的与掺杂半导体层接触的部分的掺杂浓度均在1019cm-3与1021cm-3之间。
在一些实施方式中，在形成掺杂半导体层之前，掺杂半导体沟道的暴露部分。
在一些实施方式中，在衬底与填充层之间依次形成第一停止层和第二停止层。
在一些实施方式中，第一停止层包括氧化硅或氮化硅，第二停止层包括氧化硅或多晶硅，并且填充层包括多晶硅、高k电介质或金属。
在一些实施方式中，为了形成沟道结构，形成沟道孔，沟道孔延伸穿过堆叠层结构和填充层，在第二停止层处停止，并且在沟道孔中依次形成存储器膜、半导体沟道和帽盖层。
在一些实施方式中，为了依次去除衬底存储器膜的部分，去除衬底，在第一停止层处停止，去除第一停止层，在第二停止层处停止，并且去除第二停止层和沟道结构的部分，在填充层处停止。
在一些实施方式中，沟道结构的被去除部分延伸到第二停止层中。在一些实施方式中，为了去除第二停止层和沟道结构的部分，抛光第二停止层和沟道结构的延伸到第二停止层中的部分。
在一些实施方式中，为了依次去除衬底和沟道结构的部分，回蚀沟道结构的帽盖层的部分，以形成由半导体沟道的部分围绕的凹陷。
在一些实施方式中，为了形成掺杂半导体层，将多晶硅层沉积到凹陷中和填充层上，掺杂所沉积的多晶硅层。
在一些实施方式中，为了形成掺杂半导体层，将多晶硅层沉积到填充层上，掺杂所沉积的多晶硅层。
在一些实施方式中，在局部地激活掺杂半导体层之后，形成与掺杂半导体层接触的源极触点。
根据本公开的再一方面，一种系统包括被配置为存储数据的3D存储器器件以及耦合到3D存储器器件并且被配置为控制3D存储器器件的存储器控制器。3D存储器器件包括：堆叠层结构，堆叠层结构包括交替的导电层和电介质层；沟道结构，沟道结构延伸穿过堆叠层结构；以及掺杂半导体层，掺杂半导体层包括板和从板延伸到沟道结构中的插塞。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分，并且半导体沟道的掺杂部分的部分在第一方向上延伸超过堆叠层结构。半导体沟道的掺杂部分外接掺杂半导体层的插塞。
在一些实施方式中，系统还包括耦合到存储器控制器并且被配置为发送或接收数据的主机。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (36)

1.一种三维(3D)存储器器件，包括：
堆叠层结构，所述堆叠层结构包括交替的导电层和电介质层；
沟道结构，所述沟道结构延伸穿过所述堆叠层结构，所述沟道结构包括存储器膜和半导体沟道，其中，所述半导体沟道包括掺杂部分，并且所述半导体沟道的所述掺杂部分的部分在第一方向上延伸超过所述堆叠层结构；以及
掺杂半导体层，所述掺杂半导体层包括板和从所述板延伸到所述沟道结构中的插塞，其中，所述半导体沟道的所述掺杂部分外接所述掺杂半导体层的所述插塞。
2.根据权利要求1所述的3D存储器器件，其中，所述半导体沟道的所述掺杂部分的掺杂浓度和所述掺杂半导体层的掺杂浓度均在1019cm-3与1021cm-3之间。
3.根据权利要求1或2所述的3D存储器器件，其中，所述半导体沟道的所述掺杂部分和所述掺杂半导体层均包括N型掺杂多晶硅。
4.根据权利要求1-3中的任何一项所述的3D存储器器件，其中，所述半导体沟道的所述掺杂部分和所述掺杂半导体层的所述插塞均在与所述第一方向相反的第二方向上延伸超过所述导电层中的一个导电层。
5.根据权利要求4所述的3D存储器器件，其中，所述导电层中的所述一个导电层包括源极选择栅极线。
6.根据权利要求1-5中的任何一项所述的3D存储器器件，还包括在所述堆叠层结构与所述掺杂半导体层的所述板之间的填充层。
7.根据权利要求6所述的3D存储器器件，其中，所述填充层包括多晶硅、高介电常数(高k)电介质或金属。
8.根据权利要求1-7中的任何一项所述的3D存储器器件，还包括与所述掺杂半导体层接触的源极触点。
9.根据权利要求1-8中的任何一项所述的3D存储器器件，其中，所述存储器膜在所述第一方向上延伸超过所述堆叠层结构，并且与所述掺杂半导体层的所述板接触。
10.根据权利要求1-9中的任何一项所述的3D存储器器件，其中，所述掺杂半导体层的所述插塞被配置为在执行擦除操作时生成栅极诱导漏极泄漏(GIDL)辅助体偏置。
11.一种三维(3D)存储器器件，包括：
堆叠层结构，所述堆叠层结构包括交替的导电层和电介质层；
沟道结构，所述沟道结构延伸穿过所述堆叠层结构，所述沟道结构包括存储器膜和半导体沟道；以及
掺杂半导体层，
其中，所述沟道结构在第一方向上延伸超过所述堆叠层结构，并且与所述掺杂半导体层接触；并且
所述半导体沟道包括掺杂部分，所述掺杂部分在与所述第一方向相反的第二方向上延伸超过所述导电层中的一个导电层。
12.根据权利要求11所述的3D存储器器件，其中，所述半导体沟道的所述掺杂部分的掺杂浓度和所述掺杂半导体层的掺杂浓度均在1019cm-3与1021cm-3之间。
13.根据权利要求11或12所述的3D存储器器件，其中，所述半导体沟道的所述掺杂部分和所述掺杂半导体层均包括N型掺杂多晶硅。
14.根据权利要求11-13中的任何一项所述的3D存储器器件，其中，所述导电层中的所述一个导电层包括源极选择栅极线。
15.根据权利要求11-14中的任何一项所述的3D存储器器件，其中，所述半导体沟道的所述掺杂部分的部分在所述第一方向上延伸超过所述堆叠层结构，并且与所述掺杂半导体层接触。
16.根据权利要求11-15中的任何一项所述的3D存储器器件，还包括在所述堆叠层结构与所述掺杂半导体层之间的填充层。
17.根据权利要求16所述的3D存储器器件，其中，所述填充层包括多晶硅、高介电常数(高k)电介质或金属。
18.根据权利要求11-17中的任何一项所述的3D存储器器件，还包括与所述掺杂半导体层接触的源极触点。
19.根据权利要求11-18中的任何一项所述的3D存储器器件，其中，所述沟道结构还包括在所述第一方向上延伸超过所述堆叠层结构并且与所述掺杂半导体层接触的帽盖层。
20.根据权利要求11-19中的任何一项所述的3D存储器器件，其中，所述掺杂半导体层被配置为在执行擦除操作时生成栅极诱导漏极泄漏(GIDL)辅助体偏置。
21.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底上方形成填充层；
在所述填充层上方形成堆叠层结构；
形成沟道结构，所述沟道结构延伸穿过所述堆叠层结构和所述填充层，所述沟道结构包括存储器膜和半导体沟道；
依次去除所述衬底和所述沟道结构的延伸超过所述填充层的部分，以暴露所述半导体沟道的部分；
形成掺杂半导体层，所述掺杂半导体层与所述半导体沟道的暴露部分接触；以及
局部地激活所述掺杂半导体层和所述半导体沟道的与所述掺杂半导体层接触的部分。
22.根据权利要求21所述的方法，其中，局部地激活包括在具有所述掺杂半导体层和所述半导体沟道的所述部分的受限区域中施加热，以激活所述掺杂半导体层和所述半导体沟道的所述部分中的掺杂剂。
23.根据权利要求22所述的方法，其中，所述受限区域在所述堆叠层结构与所述掺杂半导体层之间。
24.根据权利要求22或23所述的方法，其中，所述掺杂剂包括N型掺杂剂，并且在所述激活之后，所述掺杂半导体层的掺杂浓度和所述半导体沟道的与所述掺杂半导体层接触的所述部分的掺杂浓度均在1019cm-3与1021cm-3之间。
25.根据权利要求21-24中的任何一项所述的方法，还包括，在形成所述掺杂半导体层之前，掺杂所述半导体沟道的所述暴露部分。
26.根据权利要求21-25中的任何一项所述的方法，还包括在所述衬底与所述填充层之间依次形成第一停止层和第二停止层。
27.根据权利要求26所述的方法，其中，所述第一停止层包括氧化硅或氮化硅，所述第二停止层包括氧化硅或多晶硅，并且所述填充层包括多晶硅、高介电常数(高k)电介质或金属。
28.根据权利要求26或27所述的方法，其中，形成所述沟道结构包括：
形成沟道孔，所述沟道孔延伸穿过所述堆叠层结构和所述填充层，在所述第二停止层处停止；以及
在所述沟道孔中依次形成所述存储器膜、所述半导体沟道和帽盖层。
29.根据权利要求28所述的方法，其中，依次去除所述衬底和所述沟道结构的所述部分包括：
去除所述衬底，在所述第一停止层处停止；
去除所述第一停止层，在所述第二停止层处停止；以及
去除所述第二停止层和所述沟道结构的所述部分，在所述填充层处停止。
30.根据权利要求29所述的方法，其中
所述沟道结构的被去除部分延伸到所述第二停止层中；并且
去除所述第二停止层和所述沟道结构的所述部分包括抛光所述第二停止层和所述沟道结构的延伸到所述第二停止层中的部分。
31.根据权利要求28-30中的任何一项所述的方法，其中，依次去除所述衬底和所述沟道结构的所述部分还包括回蚀所述沟道结构的所述帽盖层的部分，以形成由所述半导体沟道的所述部分围绕的凹陷。
32.根据权利要求31所述的方法，其中，形成所述掺杂半导体层包括：
将多晶硅层沉积到所述凹陷中和所述填充层上；以及
掺杂所沉积的多晶硅层。
33.根据权利要求21-30中的任何一项所述的方法，其中，形成所述掺杂半导体层包括：
将多晶硅层沉积到所述填充层上；以及
掺杂所沉积的多晶硅层。
34.根据权利要求21-33中的任何一项所述的方法，还包括在局部地激活所述掺杂半导体层之后，形成与所述掺杂半导体层接触的源极触点。
35.一种系统，包括：
被配置为存储数据的三维(3D)存储器器件，所述3D存储器器件包括：
堆叠层结构，所述堆叠层结构包括交替的导电层和电介质层；
沟道结构，所述沟道结构延伸穿过所述堆叠层结构，所述沟道结构包括存储器膜和半导体沟道，其中，所述半导体沟道包括掺杂部分，并且所述半导体沟道的所述掺杂部分的部分在第一方向上延伸超过所述堆叠层结构；以及
掺杂半导体层，所述掺杂半导体层包括板和从所述板延伸到所述沟道结构中的插塞，其中，所述半导体沟道的所述掺杂部分外接所述掺杂半导体层的所述插塞；以及
耦合到所述3D存储器器件并且被配置为控制所述3D存储器器件的存储器控制器。
36.根据权利要求35所述的系统，还包括耦合到所述存储器控制器并且被配置为发送或接收所述数据的主机。
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