CN117279385A - 三维(3d)存储器装置和制作方法 - Google Patents

三维(3d)存储器装置和制作方法 Download PDF

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Abstract

提供了三维(3D)NAND存储器装置和方法。一种制作方法包括：在衬底之上形成半导体层；形成部分地穿过该半导体层延伸的开口；在该开口的侧壁之上和该半导体层之上沉积交替堆叠设置的第一堆叠层和第二堆叠层；以及采用电介质材料填充该开口，以形成对准标记。

Description

三维(3D)存储器装置和制作方法
技术领域
本申请总体上涉及半导体技术领域，并且具体涉及三维(3D)存储器装置及其制作方法。
背景技术
与非(NAND)存储器是一种不需要电力来保持所存储的数据的非易失型存储器。对消费电子品、云计算和大数据的不断增长的需求带来了对更大容量、更高性能的NAND存储器的持续需求。常规的二维(2D)NAND存储器接近了其物理极限，现在三维(3D)NAND存储器正在发挥重要作用。3D NAND存储器使用单个管芯上的多个堆叠层来实现更高的密度、更高的容量、更快的性能、更低的功耗以及更高的成本效率。
在NAND制造中，例如，在图案化工艺和蚀刻工艺中频繁地使用对准标记。在将后继层与先前层对准时，可以使用嵌入在下面的层中的对准标记来执行对准。在一些情况下，对准标记引入了影响NAND存储器装置的可靠性的缺陷。
发明内容
在本公开内容的一个方面中，一种用于制作半导体装置的方法包括：提供衬底；在该衬底之上形成包括半导体材料的半导体层；形成沿大致垂直于该衬底的方向部分地穿过该半导体层延伸的第一开口；在第一开口的侧壁之上和该半导体层之上沉积交替堆叠设置的第一堆叠层和第二堆叠层；以及采用预定电介质材料填充部分地被第一堆叠层和第二堆叠层填充的该第一开口，以形成用于制作该半导体装置的对准标记。第一堆叠层和第二堆叠层部分地填充该第一开口。
在本公开内容的另一方面中，一种半导体装置包括：包括半导体材料的半导体层；以及对准标记的部分。该对准标记的该部分包括电介质材料，并且部分地穿过该半导体层延伸。该对准标记的该部分包括交替堆叠设置的第一堆叠层和第二堆叠层。
在本公开内容的另一方面中，一种三维(3D)存储器装置包括：包括半导体材料的半导体层；形成于该半导体层之上的层级(level)处的包括导电材料的导电层；形成于该导电层之上的导体/绝缘体堆叠体；以及对准标记的结构。该对准标记的该结构形成于该半导体层与电介质层之间和该导电层的层级与该半导体层的层级之间，并且部分地穿过该半导体层延伸。
在本公开内容的另一个方面中，一种系统包括存储器装置和用于控制该存储器装置的存储器控制器。该存储器装置包括：包括半导体材料的半导体层；形成于该半导体层之上的包括导电材料的导电层；形成于该导电层之上的导体/绝缘体堆叠体；以及对准标记的结构。该对准标记的该结构形成于该半导体层与电介质层之间和该导电层的层级与该半导体层的层级之间，并且部分地穿过该半导体层延伸。
本领域技术人员根据本公开内容的说明书、权利要求书和附图能够理解本公开内容的其他方面。
附图说明
图1A和图1B示出了根据本公开内容的各个方面的处于制作过程期间的特定阶段的示例性结构的顶视图和示例性三维(3D)阵列装置的截面图；
图2-11是图1B中所示的3D阵列装置的一部分的截面图，其示出了根据本公开内容的各个方面的在制作过程期间形成对准标记和底部选择栅(bottom select gate，BSG)切口的方法；
图12A和图12B示出了根据本公开内容的各个方面的在形成了阶梯结构之后的具有不同对准标记结构的该3D阵列装置的截面图；
图13和图14示出了根据本公开内容的各个方面的在形成了沟道孔结构和功能层之后的示例性结构的顶视图和图12B中所示的3D阵列装置的截面图；
图15和图16示出了根据本公开内容的各个方面的在形成了栅极线缝隙之后的示例性结构的顶视图和图14中所示的3D阵列装置的截面图；
图17-19示出了根据本公开内容的各个方面的处于制作过程中的特定阶段的图16中所示的3D阵列装置的截面图；
图20和图21示出了根据本公开内容的各个方面的处于制作过程中的特定阶段的图19中所示的3D阵列装置的截面图；
图22示出了根据本公开内容的各个方面的示例性外围装置的截面图；
图23示出了根据本公开内容的各个方面的在将图21中所示的3D阵列装置与图22中所示的外围装置键合之后的3D存储器装置的截面图；
图24示出了根据本公开内容的各个方面的处于特定阶段的图23中所示的3D存储器的截面图；
图25示出了根据本公开内容的各个方面的制作3D存储器装置的示意性流程图；
图26示出了根据本公开内容的各种实施例的具有存储器装置的示例性系统的框图；
图27示出了根据本公开内容的各个方面的具有存储器装置的示例性存储卡的图示；以及
图28示出了根据本公开内容的各个方面的具有存储器装置的示例性固态驱动器(solid-state drive，SSD)的图示。
具体实施方式
下文将参考附图描述根据本公开内容的各个方面的技术解决方案。只要有可能，就将在所有附图中使用相同的附图标记指示相同或相似部分。显然，所描述的方面只是本公开内容的一些而非全部方面。可以对各个方面中的特征进行交换和/或合并。
图1A、图1B、图2-11、图12A、图12B和图13-21示意性地示出了根据本公开内容的各方面的示例性3D阵列装置100的制作过程。3D阵列装置100是存储器装置的一部分，并且还可以被称为3D存储器结构。在各图当中，顶视图处于X-Y平面中，并且截面图处于Y-Z平面中或者沿X-Y平面中的线。
图1A和图1B示出了处于制作过程期间的特定阶段的示例性结构1000的顶视图以及3D阵列装置100的截面图。图1B中所示的截面图是沿图1A的线AA’截取的。结构1000可以包含多个3D阵列装置，包括3D阵列装置100和100A。在一些实施例中，3D阵列装置100和100A可以具有类似的结构。如图1A中所示，仅显示了3D阵列装置100A的一小部分。假设3D阵列装置100包括非功能区域102，该非功能区域102可以用于布置将装置100与100A分隔开的划片迹道(或划线)。区域102还可以用于布置特定非功能结构，例如，对准标记。
如图1B中所示，3D阵列装置100包括衬底110。在一些方面中，衬底110可以包括单晶硅层。衬底110还可以包括诸如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗(germanium-on-insulator，GOI)、多晶硅或者III-V族化合物(例如，砷化镓(GaAs)或磷化铟(InP))之类的半导体材料。任选地，衬底110还可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110可以进一步包括沉积在该玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，可以像处理多晶硅衬底那样处理该衬底110。作为示例，衬底110在下文的描述中包括未掺杂或轻掺杂的单晶硅层。
在一些方面中，在衬底110之上沉积具有电介质材料(例如，氧化硅)的电介质层111。在电介质层111之上沉积具有半导体材料(例如，多晶硅)的半导体层112。在半导体层112之上沉积具有电介质材料(例如，氧化硅)的电介质层113。此外，在电介质层113之上沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或者导电材料。如本文所使用的，“导电”一词表示具有电传导性。牺牲层130的示例性材料为多晶硅。可以通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)或其组合来沉积层111-130。
此外，在牺牲层130之上形成电介质堆叠体143。在一些方面中，电介质堆叠体143包括多对堆叠层，例如，包括一个叠一个地交替堆叠设置的第一电介质层141A和第二电介质层142A。电介质堆叠体143对应于底部选择栅(BSG)的区域。电介质堆叠体143可以包括一对或多对堆叠层。
此外，在电介质堆叠体143之上形成电介质堆叠体144。电介质堆叠体144包括多对堆叠层，例如，包括一个叠一个地交替堆叠设置的第一电介质层141和第二电介质层142。电介质堆叠体144的一些层用于形成存储单元。在一些情况下，用于制作存储单元的层可以包括64对、128对或者超过128对的第一和第二电介质层141和142。
在一些方面中，第一电介质层141和第二电介质层142由不同材料构成。在下文的描述中，第一电介质层141示例性地包括可以被用作隔离堆叠层的氧化硅层，而第二电介质层142则示例性地包括可以被用作牺牲堆叠层的氮化硅层。接下来将蚀刻掉牺牲堆叠层，并且以导电堆叠层进行替代。
在一些情况下，电介质堆叠体143和144可以包含相同的堆叠层。在这样的情况下，第一电介质层141和141A包含相同材料，并且第二电介质层142和142A也包含相同材料。任选地，电介质堆叠体143和144可以包含不同堆叠层。例如，第一电介质层141可以包含不同于层141A和142A的材料的材料。在下文的描述中，作为示例，电介质堆叠体143和144包含相同堆叠层或者包含由相同材料构成的堆叠层。此外，作为示例，堆叠体143和144一起被称为电介质堆叠体140。也就是说，电介质堆叠体140包含堆叠体143和144。电介质堆叠体可以是通过CVD、PVD、ALD或其组合形成的。
在一些方面中，对准标记1210和BSG切口122是在制作了堆叠体143之后并且在沉积堆叠体144之前形成的。如本文所使用的，BSG切口又可以被称为BSG切口结构。如图1B中所示，对准标记1210和BSG切口122被布置在3D阵列装置100的示例性部分1200中。沿Z方向或者大致垂直于衬底110的方向，对准标记1210穿过层142A、141A、130和113延伸，并且部分地穿过层112延伸。任选地，对准标记1210可以穿入半导体层112中一定距离，例如，该距离小于层112的厚度的三分之一或一半。在一些实施例中，对准标记1210被配置在非功能区域102中。在一些情况下，区域102可以被布置为布设划片迹道(或划线)。沿Z方向或者大致垂直于衬底110的方向，BSG切口122穿过层142A和141B延伸。在一些情况下，BSG切口122可以沿Z方向部分地穿过层130延伸。在图2-11和下文的描述中示意性地说明了关于制作对准标记和BSG切口的更多细节。
图2-4示出了根据本公开内容的各方面的图1B中所示的部分1200的截面图1200A。具有堆叠层141A和142A的电介质堆叠体143A对应于图1B中所示的电介质堆叠体143。如图2中所示，电介质堆叠体143A沉积在牺牲层130之上。与堆叠体143类似，电介质堆叠体143A可以具有一对或多对堆叠层141A和142A。可以通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合蚀刻出开口，并且接下来采用电介质材料(例如，氧化硅)填充该开口，以形成对准标记121A。如图3中所示，对准标记121A沿Z方向穿过具有层141A和142A的电介质堆叠体143A、层130和113并且部分地穿过层112延伸。此外，如图4中所示，可以通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合蚀刻出另一开口，并且接下来采用电介质材料(例如，氧化硅)填充该另一开口，以形成BSG切口122A。BSG切口122A沿Z方向穿过具有层142A和141A的电介质堆叠体143A延伸。任选地，BSG切口122A可以部分地穿过层130延伸。在一些实施例中，用于对准标记121A和BSG切口122A的开口可以是分开蚀刻的，但是采用电介质材料同时进行填充，以形成对准标记121A和BSG切口122A。
图5-7示出了根据本公开内容的各方面的图1B中所示的部分1200的截面图1200B。具有堆叠层141B和142B的电介质堆叠体143B对应于图1B中所示的具有堆叠层141A和142A的电介质堆叠体143。如图5中所示，电介质堆叠体143B沉积在牺牲层130之上。与堆叠体143类似，电介质堆叠体143B可以具有一对或多对堆叠层141B和142B。例如，在一些情况下，电介质堆叠体143B可以具有四对堆叠层141B和142B。任选地，堆叠层141B和142B可以分别具有与堆叠层141A和142A的电介质材料相同的电介质材料。此外，可以通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合蚀刻出用于形成对准标记121B的开口123。开口123可以沿Z方向穿过具有层141B和142B的电介质堆叠体143B、层130和113并且部分地穿过层112延伸。此外，一对或多对堆叠层141B1和142B1沉积在堆叠层141B和142B、开口123的侧壁和开口123的底表面之上，如图6中所示。例如，在一些情况下，可以形成三对堆叠层141B1和142B1。在将层141B1和142B2添加到电介质堆叠体143B之后，电介质堆叠体143B变得更厚，并且开口123部分地被电介质堆叠体143B的部分(即位于开口123的侧壁和底表面上的堆叠层141B1和142B1)所填充。与堆叠层141B和142B类似，堆叠层141B1和142B1一个叠一个地交替堆叠设置。在一些实施例中，堆叠层141A、141B和141B1可以包含相同电介质材料，并且堆叠层142A、142B和142B1也可以包含相同电介质材料。在一些情况下，堆叠层141A、141B和141B1可以包含不同材料，而堆叠层142A、142B和142B1可以包含相同材料并且起着牺牲堆叠层的作用。
此外，可以通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合蚀刻出用于形成BSG切口122B的另一开口。接下来，在同一时间段内采用电介质材料(例如，氧化硅)填充这两个开口，以形成对准标记121B和BSG切口122B。如图7中所示，对准标记121B沿Z向通过堆叠层141B1和142B1的层级，穿过堆叠层141B和142B、层130以及层113延伸，并且部分地穿过层112延伸。堆叠层141B1和142B1的层级位于X-Y平面中，并且沿Z方向或者大致垂直于衬底110的方向进行设置。对准标记121B具有大致垂直于衬底110的侧壁，并且包含堆叠体143B的部分(即，一对或多对堆叠层141B1和142B1)。BSG切口122B沿Z方向穿过具有层142B1、141B1、142B和141B的电介质堆叠体143B延伸。在一些情况下，BSG切口122B可以部分地穿过层130延伸。
图8-10示出了根据本公开内容的各方面的图1B中所示的部分1200的截面图1200C。具有堆叠层141C和142C的电介质堆叠体143C对应于如图1B中所示的具有堆叠层141A和142A的电介质堆叠体143。图8反映了在电介质层113之上沉积了牺牲层130之后的结构图。如图9中所示，通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成用于制作对准标记121C的开口124。沿Z方向或者大致垂直于衬底110的方向，开口124可以穿过层130和113延伸，并且部分地穿过层112延伸。此外，可以通过CVD和/或ALD沉积堆叠层141C和142C。一个叠一个地交替堆叠设置的层141C和142C在牺牲层130之上形成了电介质堆叠体143C。电介质堆叠体143C的一部分被沉积在开口124的侧壁和底表面上。照此，开口124被电介质堆叠体143C的该部分(即位于开口124的侧壁和底表面上的堆叠层141C和142C)所填充。在特定实施例中，电介质堆叠体143C可以具有交替堆叠设置的一对或多对堆叠层141C和142C。例如，电介质堆叠体143C可以任选具有三对到七对堆叠层141C和142C。堆叠层141C和142C可以包含不同电介质材料。在一些情况下，堆叠层141C可以是隔离堆叠层，而堆叠层142C可以是牺牲堆叠层。任选地，堆叠层141C和142C可以分别具有与堆叠层141A和142A的电介质材料相同的电介质材料。替代性地，堆叠层141C和141A可以具有不同材料，而堆叠层142C和142A可以具有相同材料。
此外，可以通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合蚀刻出用于BSG切口122C的另一开口。用于BSG切口122C的开口可以穿过电介质堆叠体143延伸并且抵达或者部分地穿过层130。接下来，可以采用电介质材料(例如，氧化硅)同时填充这两个开口，以形成对准标记121C和BSG切口122C。如图10中所示，沿Z方向或者大致垂直于衬底110的方向，对准标记121C通过电介质堆叠体143C的层级或者层141C和142C的层级，穿过层130和113延伸，并且部分地穿过层112延伸。堆叠体143C或者堆叠层141C和142C的层级位于X-Y平面中并且相对于Z方向或者大致垂直于衬底110的方向进行设置。对准标记121C的结构具有大致垂直于衬底110的侧壁，并且包含堆叠体143C的一部分(即，位于开口124的侧壁和底表面上的一对或多对堆叠层141C和142C)。BSG切口122C沿Z方向穿过具有层141C和142C的电介质堆叠体143C延伸。在一些情况下，BSG切口122C可以部分地穿过层130延伸。
图11示出了图1B中所示的部分1200的截面图1200D。具有堆叠层141A和142A的电介质堆叠体143A对应于图1B中所示的电介质堆叠体143。如图11中所示，电介质堆叠体143A沉积在牺牲层130之上。与堆叠体143类似，电介质堆叠体143A可以具有一对或多对堆叠层141A和142A。在沉积牺牲层130之后，蚀刻出用于制作对准标记121D的开口。该开口沿Z方向穿过层130、113和112并且部分地穿过层111延伸。之后，采用电介质材料填充该开口，使之变为对准标记121D。与该开口类似，对准标记121D沿Z方向穿过层130、113和112并且部分地穿过层111延伸。
此外，电介质堆叠体143A形成于牺牲层130和对准标记121D之上。蚀刻出另一开口，并且接下来采用电介质材料填充该开口，以形成BSG切口122D。BSG切口122D沿Z方向穿过具有层142A和141A的电介质堆叠体143A延伸。由于用于对准标记121D和BSG切口122D的开口是分开填充的，因而制作成本可以比同时填充两个开口时的制作成本高。照此，与图11中所示的对准标记121D和BSG切口122D相比，图7中所示的对准标记121B和BSG切口122B以及图10中所示的对准标记121C和BSG切口122C可以具有降低的制作成本。图4中所示的对准标记121A和BSG切口122A可以与在通过同时填充形成它们时具有类似的成本效益。此外，对准标记121A、121B和121C的结构可以改善在下文的描述中说明的可靠性问题。
在如上文所述制作出对准标记和BSG切口之后，通过平坦化工艺使3D阵列装置100的顶表面平坦化。此外，执行沉积工艺以交替生长堆叠层141和142，从而在该平坦化顶表面上形成电介质堆叠体144。
图12A和图12B示出了根据本公开内容的各方面的在阶梯形成过程之后的3D阵列装置100的示意性截面图。图12A示出了与图4中所示的对准标记121A的结构对应的对准标记121E。图12B示出了与图7中所示的对准标记121B的结构或者图10中所示的对准标记121C的结构对应的对准标记121。BSG切口不受阶梯形成过程的影响。由于上文说明的BSG切口122A、122B和122C可以具有相同结构或类似结构，因而在图12A和图12B中它们由BSG切口122表示。如附图中所示，在阶梯形成过程期间，将电介质堆叠体140的部分修整成阶梯结构。可以在阶梯形成过程中使用任何适当的蚀刻工艺，包括干法蚀刻工艺和/或湿法蚀刻工艺。例如，阶梯结构的高度可以沿Y方向按照台阶方式增加。电介质层114被沉积为覆盖该阶梯结构和层113。如图12A和图12B中所示，在位于阶梯结构的一侧(例如，位于阶梯结构的左侧)的区域中去除电介质堆叠体140和牺牲层130的部分。该区域可以包括触点区域和非功能区域102。触点区域可以被布置为用于连接至触点焊盘的贯穿硅触点。如本文所使用的，“连接”一词表示电连接。该触点区域包含电介质层114的一部分，并因而是电介质区域。
参考图1B，在电介质堆叠体140的一部分被修整成阶梯结构时，对准标记1210(或者对准标记121A、121B或121C)也受到修整。在Z方向上缩小了对准标记的外形尺寸(dimension)。在一些实施例中，经修整的对准标记(例如，对准标记121和121E)变得位于层130的层级下方，如图12A和图12B中所示。如本文所使用的，层的层级或堆叠体的层级位于X-Y平面中，并且沿Z方向或者大致垂直于衬底110的方向进行布置。在一些情况下，沿Z方向或者大致垂直于衬底110的方向，对准标记121(或121E)可以穿过层113延伸，并且部分地穿过半导体层112延伸。任选地，在对准标记在阶梯形成过程中受到修整之后，对准标记121(或121E)的顶部层级可以低于层113的顶部层级。此外，对准标记121仍然包含在阶梯形成过程之前交替堆叠设置的一对或多对电介质堆叠层(即141B1和142B1或者141C和142C)。例如，对准标记121可以包含位于侧壁和底部部分中的一对或多对电介质堆叠层，如图12B中所示。此外，在受到修整之后，对准标记121(或121E)接下来被电介质层114覆盖，并且变得与电介质堆叠体143分隔开。照此，对准标记121的电介质堆叠层与堆叠体143的电介质堆叠层分隔开，并因而在此后不受变换堆叠体143的形式的过程的影响。此外，在一些情况下，对准标记121和121E可以在后续制作过程中被用作公共对准标记，并且被称为零点标记(zeromark)。在下文的描述中，对准标记121是以示例方式使用的，并且在一些情况下可以被对准标记121E所替代。
图13和图14示出了根据本公开内容的各方面的在形成沟道孔结构150之后的结构1000的示意性顶视图和3D阵列装置100的示意性截面图。图14中所示的截面图是沿图13的BB’线截取的。假设该截面图包含对准标记121和BSG切口122。本公开内容的图13和图14以及其他附图中所示的沟道孔结构150的数量、外形尺寸和布置是示例性的，并且用于描述目的，然而可以将任何适当的数量、外形尺寸和布置用于根据本公开内容的各个方面的所公开的3D阵列装置100。
如图13和图14中所示，将沟道孔结构150布置为在Z方向上或者在大致垂直于衬底110的方向上延伸，并且沟道孔结构150在X-Y平面中形成具有预定图案(未示出)的阵列。沟道孔可以是通过(例如)干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成的。也可以执行其他工艺，例如，涉及光刻、清洁和/或化学机械抛光(chemical mechanicalpolishing，CMP)的图案化工艺。沟道孔可以具有穿过电介质堆叠体140和牺牲层130延伸并且部分地穿过电介质层113的圆柱形形状或柱形形状。在形成沟道孔之后，在沟道孔的侧壁和底部上沉积功能层151。功能层151包括位于沟道孔的侧壁和底部上的阻挡电荷流出的阻挡层152、位于阻挡层152的表面上的在3D阵列装置100的操作期间存储电荷的电荷捕获层153、以及位于电荷捕获层153的表面上的隧穿层154。阻挡层152可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如氧化铝或氧化铪)或者其他宽带隙材料。电荷捕获层153可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、高k电介质材料(例如氧化铝或氧化铪)或者其他宽带隙材料。隧穿层154可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。隧穿层154的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如氧化铝或氧化铪)或者其他宽带隙材料。
此外，半导体沟道155被沉积在隧穿层154的表面上。在一些方面中，半导体沟道155包括多晶硅层。任选地，半导体沟道155可以包括非晶硅层。与沟道孔一样，半导体沟道155也穿过电介质堆叠体140延伸并且延伸到层113中。阻挡层152、电荷捕获层153、隧穿层154和半导体沟道155可以是通过例如CVD和/或ALD沉积的。形成于沟道孔中的包括功能层151和半导体沟道155的结构被称为沟道孔结构150。
在形成半导体沟道155之后，通过氧化物材料156和导电插塞填充沟道孔的开口，如图14中所示。导电插塞包括导电材料，例如，掺杂多晶硅。
在一些情况下，功能层151包括氧化物-氮化物-氧化物(ONO)结构。也就是说，阻挡层152是氧化硅层，电荷捕获层153是氮化硅层，并且隧穿层154是另一氧化硅层。任选地，功能层151可以具有不同于ONO配置的结构。在下文的描述当中，示例性地使用ONO结构。
参考图14，沟道孔是在形成阶梯结构之后蚀刻出的。任选地，沟道孔结构150也可以是在阶梯形成过程之前形成的。例如，在制作了如图1B中所示的对准标记1210、BSG切口122和电介质堆叠体140之后，可以形成沟道孔，并且之后可以沉积功能层151和半导体沟道155。在采用氧化物材料156填充沟道孔之后，可以执行阶梯形成过程，从而形成阶梯结构。
图15和图16示出了根据本公开内容的各方面的在形成了栅极线缝隙160之后的结构1000的示意性顶视图和3D阵列装置100的示意性截面图。图16中所示的截面图是沿图15的CC’线截取的。栅极线缝隙还可以被称为栅极线缝隙结构。3D阵列装置100具有布置在存储平面(未示出)中的大量沟道孔结构150。通过栅极线缝隙将每一存储平面划分成存储块(未示出)和存储指状物。例如，如图15中所示的沟道孔结构150的配置反映了位于栅极线缝隙160之间的存储指状物。
栅极线缝隙160可以是通过例如干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成的。如图15和图16中所示，栅极线缝隙160例如在X方向和Y方向上水平延伸，并且在Z方向上或者在大致垂直于衬底110的方向上穿过电介质堆叠体140延伸并抵达或部分地穿过牺牲层130。照此，在栅极线缝隙160的底部露出了牺牲层130。之后，可以通过CVD和/或ALD在栅极线缝隙160的侧壁和底部上沉积间隔体层(未示出)。间隔体层被配置为保护第一和第二电介质层141和142，并且可以包括例如氧化硅和氮化硅。
在沉积间隔体层之后，执行选择性蚀刻，从而通过干法蚀刻或者干法蚀刻和湿法蚀刻的组合去除间隔体层的位于栅极线缝隙160的底部的部分。牺牲层130再次露出。接下来，执行选择性蚀刻工艺，例如选择性湿法蚀刻工艺，以去除牺牲层130。牺牲层130的去除创建了空腔，并且露出了形成于沟道孔150中的阻挡层152的底部部分。此外，执行多个选择性蚀刻工艺，例如多个选择性湿法蚀刻工艺，从而相继去除阻挡层152、电荷捕获层153和隧穿层154的露出部分，这样做将露出半导体沟道155的底部侧面部分。
在这些蚀刻过程之后，在通过蚀刻掉牺牲层130而留下的空腔中露出了层113、以及半导体沟道155的接近沟道孔结构150的底部的侧面部分。通过半导体材料(例如，多晶硅)填充该空腔，从而形成半导体层131，例如，该填充通过CVD和/或ALD沉积工艺完成。半导体层131是n掺杂的，形成在层113的露出表面以及半导体沟道155的侧壁或侧面部分上，并且连接至半导体沟道155。
在蚀刻功能层151的底部部分时，蚀刻掉一些间隔体层，并且其余间隔体层留在栅极线缝隙160的侧壁上，以保护第一和第二电介质层141和142。在形成半导体层131之后，通过选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)去除剩余的间隔体层，这样做将露出围绕栅极线缝隙160的第二电介质层142的侧面。在一些方面中，与所述侧壁接触的最内侧间隔体层为氮化硅。由于第二电介质层142也是氮化硅，因而可以在该蚀刻过程期间将最内侧间隔体层和第二电介质层142一起去除，从而在第一电介质层141之间留下空腔145，如图17中所示。在一些情况下，堆叠层142A包含与层142相同的材料，并因而也可以在该蚀刻过程期间被去除，从而留下位于堆叠层141A之间的空腔145A。照此，电介质堆叠体140和143分别变成了电介质堆叠体146和146A。
此外，生长导电材料，例如钨(W)，以填充通过去除第二电介质层142和142A而留下的空腔145和145A，从而在第一电介质层141之间形成导电层147并且在堆叠层141A之间形成导电层147A。在制作了导电层147和147A之后，电介质堆叠体146和146A被转化成了导体/绝缘体堆叠体148和149，如图18中所示。导体/绝缘体堆叠体148包括堆叠体149，并且两者均包含一个叠一个地交替堆叠设置的电介质层和导电层147。由于电介质堆叠体143可以包含一对或多对堆叠层，因而导体/绝缘体堆叠体149可以包含一个或多个导电层147A。对准标记121位于层141A和147A的层级下方。层141A和147A的层级位于X-Y平面中，并且沿Z方向或者大致垂直于衬底110的方向进行布置。一个或多个导电层147A被用作选择器，即3D阵列装置100的BSG。BSG切口122沿Z方向或者大致垂直于衬底110的方向穿过导体/绝缘体堆叠体149(或者一个或多个导电层147A)延伸，并且用于将导电层147A的一个部分与导电层147A的另一部分分隔开。
在一些方面中，在金属W被沉积在空腔145和145A中之前，可以沉积由高k电介质材料(例如，氧化铝)构成的电介质层(未示出)。此外，可以沉积一层导电材料，例如，氮化钛(TiN)(未示出)，并且之后沉积金属W，以形成导电层147和147A。在这些沉积过程中可以使用CVD和/或ALD。替代性地，可以使用其他导电材料形成所述导电层，其他导电材料例如是钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅或其任何组合。
参考图18，每一功能层151在沟道孔结构150中的部分位于一个导电层147的部分与半导体沟道155在沟道孔结构150中的部分之间。每一导电层147被配置为连接X-Y平面中的各行NAND存储单元，并且被配置成3D阵列装置100的字线。形成于沟道孔结构150中的半导体沟道155被配置为沿Z方向连接一列或者一串NAND存储单元，并且被配置成3D阵列装置100的位线。照此，在X-Y平面中，功能层151在沟道孔结构150中的部分作为NAND存储单元的部分被布置在导电层147与半导体沟道155之间，即在字线和位线之间。也可以将功能层151视为设置在半导体沟道155和导体/绝缘体堆叠体148之间。导电层147的围绕沟道孔结构150的一部分的部分起着NAND存储单元的控制栅或栅电极的作用。3D阵列装置100可以被视为包括由NAND单元串构成的2D阵列(这样的串又被称为“NAND串”)。每一NAND串包含多个NAND存储单元，并且垂直地朝衬底110延伸。这些NAND串在衬底110之上形成了由穿过导体/绝缘体堆叠体148的NAND存储单元构成的3D阵列。
在空腔145和145A中生长了导电层147和147A之后，可以通过CVD和/或ALD在栅极线缝隙160的侧壁和底表面上沉积电介质层(例如，氧化硅层)。可以执行干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合来去除位于栅极线缝隙的底部的电介质层，从而露出半导体层131的部分。采用导电材料161(例如，掺杂多晶硅)和导电插塞162(例如，金属W)填充栅极线缝隙。栅极线缝隙中的导电材料161穿过导体/绝缘体堆叠体148延伸并且接触与半导体沟道155连接的半导体层131，如图19中所示。如本文所使用的，“接触”一词作为动词表示与物体发生电接触。在一些方面中，填充后的栅极线缝隙变成了3D阵列装置100的阵列公共源极。任选地，在栅极线缝隙中形成阵列公共源极包括沉积绝缘层、导电层(例如TiN、W、Co、Cu或Al)和随后的导电材料(例如，掺杂多晶硅)。
替代性地，可以采用电介质材料填充栅极线缝隙160。在这样的情况下，栅极线缝隙结构不是导电路径，并且不与半导体沟道155电连接。在一些实施方式中，在蚀刻沟道孔时，沟道孔可以穿过电介质堆叠体140、以及层130、113、112和111，从而露出单晶硅衬底110。基于衬底110的露出部分，可以执行选择性外延生长，从而生长填充沟道孔的底部部分的掺杂单晶硅。在一些情况下，掺杂单晶硅可以穿过层111-112生长，并且进入层113。在沟道孔的侧壁和底部上沉积功能层之后，执行选择性蚀刻，从而蚀刻掉位于沟道孔的底部的功能层，以露出该掺杂单晶硅。当在功能层上形成半导体沟道时，还在通过该选择性蚀刻露出的掺杂单晶硅上沉积该半导体沟道。照此，半导体沟道变得连接至位于沟道孔结构的底部的掺杂单晶硅。在一些情况下，当在后续减薄过程中去除衬底110时，可以保留掺杂单晶硅的部分，以便于接触半导体沟道。
图20和图21示出了根据本公开内容的各方面的在形成触点、过孔、导体层和连接焊盘之后的特定阶段的3D阵列装置100的示意性截面图。在如图19中所示填充栅极线缝隙160并且形成阵列公共源极之后，通过(例如)干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合来分别形成用于字线触点171的开口和贯穿硅触点172的开口。触点171-172被布置为3D阵列装置100的互连。之后，通过CVD、PVD、ALD、电镀、无电镀敷或其任何组合以导电材料来分别填充用于触点171-172的开口。如图20中所示，贯穿硅触点172形成于触点区域(即，电介质区域)中，并位于堆叠体148和NAND存储单元旁边。在一些情况下，阶梯结构设置在触点172和堆叠体148之间，即，设置在触点172和NAND存储单元之间。触点172可以延伸至抵达层113。任选地，触点172可以在电介质层114中延伸至层113上方的层级。触点171-172的导电材料可以包括W、Co、Cu、Al或其组合。任选地，在分别制作触点171-172时，可以沉积一层导电材料(例如，TiN)作为触点层，而后再沉积另一种导电材料。
此外，执行CVD或PVD工艺以在3D阵列装置100上沉积电介质材料(例如，氧化硅或氮化硅)，因而电介质层114变得更厚。通过干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成用于过孔173的开口。接下来采用诸如W、Co、Cu、Al或其组合之类的导电材料填充这些开口，以形成过孔173，如图20中所示。可以执行CVD、PVD、ALD、电镀、无电镀敷或其组合。这些过孔173连接至触点171-172、NAND串的上端和阵列公共源极的插塞162。NAND串的上端分别连接至位线。任选地，可以在填充开口以形成过孔173之前首先沉积一层导电材料(例如，TiN)。
此外，可以通过CVD、PVD、ALD、电镀、无电镀敷或其组合来生长用于互连的导体层174。导体层174分别沉积于过孔173之上并与之接触，并且包括诸如W、Co、Cu、Al或其组合之类的导电材料。导体层174的一部分通过过孔173连接至位线。
与过孔173的形成类似，在导体层174之上制作过孔175。例如，可以沉积覆盖导体层174的电介质材料，从而使电介质层114更厚，可以形成用于过孔175的开口，并且接下来可以采用导电材料填充这些开口，以形成过孔175。
此外，执行CVD或PVD工艺以沉积电介质材料(例如，氧化硅或氮化硅)，从而覆盖过孔175并且使电介质层114进一步增厚。制作开口，并且之后填充这些开口，以形成起着与外围装置的互连的作用的连接焊盘176和177。如图21中所示，在过孔175之上分别沉积与之接触的连接焊盘176-177。照此，连接焊盘176分别连接至字线触点171、对应NAND串的上端、以及插塞162。各连接焊盘177分别连接至各贯穿硅触点172。连接焊盘176-177可以包括诸如W、Co、Cu、Al或其组合之类的导电材料。任选地，可以在填充开口以形成连接焊盘176-177之前首先沉积由导电材料(例如，TiN)构成的触点层。
图22示出了根据本公开内容的各方面的外围装置180的示意性截面图。外围装置180是存储器装置的一部分，并且还可以被称为外围结构。外围装置180包括衬底181，衬底181可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅或者III-V族化合物，例如GaAs或InP。外围CMOS电路(例如，控制电路)(未示出)被制作在衬底181上并且用于促进阵列装置100的操作。例如，外围CMOS电路可以包括金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)并且提供诸如页缓冲器、感测放大器、列解码器和行解码器之类的功能装置。电介质层182被设置在衬底181和CMOS电路之上。连接焊盘(例如连接焊盘183和184)和过孔形成于电介质层182中。电介质层182包括一种或多种电介质材料，例如氧化硅或氮化硅。连接焊盘183-184被配置为用于与3D阵列装置100的互连，并且可以包括诸如W、Co、Cu、Al或其组合之类的导电材料。
对于3D阵列装置100和外围装置180，衬底110或181的底面可以被称为背面，并且具有连接焊盘176-177或183-184的一面可以被称为前面或正面。
图23和图24以截面图示意性地示出了根据本公开内容的各方面的示例性3D存储器装置190的制作过程。3D存储器装置190包括图21中所示的3D阵列装置100和图22中所示的外围装置180。
通过倒装芯片键合方法来键合3D阵列装置100和外围装置180，以形成3D存储器装置190，如图23中所示。在一些方面中，使3D阵列装置100垂直翻转，并且变为上下颠倒，使得连接焊盘176-177的顶表面朝下。将这两个装置放置在一起，使得3D阵列装置100位于外围装置180上方。在完成对准之后，例如，在使连接焊盘176-177分别与连接焊盘183-184对准之后，将3D阵列装置100和外围装置180面对面接合并且键合在一起。导体/绝缘体堆叠体148和外围CMOS电路变得夹在衬底110和181之间，或者夹在半导体层112和衬底181之间。在一些方面中，使用焊料或导电粘合剂来将连接焊盘176-177分别与连接焊盘183-184键合。照此，连接焊盘176-177分别连接至连接焊盘183-184。在完成倒装芯片键合过程之后，3D阵列装置100和外围装置180电连通。
此外，通过诸如晶圆研磨、干法蚀刻、湿法蚀刻、CMP或其组合之类的减薄工艺从底表面(在倒装芯片键合之后)对3D阵列装置100的衬底110减薄。任选地，可以在减薄过程中去除衬底110、电介质层111、以及半导体层112的一部分，从而露出半导体层112。由于半导体层112的被去除部分相对较小，并且对准标记121仅穿过半导体层112一有限深度，因而对准标记121在该减薄过程中未露出。照此，在一些实施例中，整个对准标记121或者对准标记121的整个结构形成于半导体层112与电介质层114之间。此外，在一些实施例中，对准标记121或者对准标记121的结构仅形成于半导体层112的层级与堆叠体148的多个堆叠层中的一个堆叠层的层级之间。换言之，对准标记121的整个结构形成于半导体层112的层级与堆叠体148的多个堆叠层中的一个堆叠层的层级之间。当半导体层112在一些情况下是多晶硅层时，对准标记121的整个结构形成于多晶硅层112的层级与堆叠体148的多个堆叠层中的一个堆叠层的层级之间。任选地，在半导体层112之上通过沉积工艺(例如，CVD或PVD工艺)生长一个层，例如，多晶硅层112A，如图24中所示。
此外，执行其他制作步骤或过程，以完成3D存储器装置190的制作。为了简单起见，在图24中未反映其他制作步骤和过程。例如，在多晶硅层112A之上通过CVD或PVD生长电介质层。借助于上文描述的类似方法，形成分别连接各贯穿硅过孔172的过孔和导体层。此外，沉积钝化层，并且形成连接触点172的触点焊盘。此外，执行额外的制作步骤或过程。为了简单起见，省略了该额外的制作步骤或过程的细节。
由于在减薄过程中去除了半导体层112的一小部分之后并未露出对准标记121，因而多晶硅层112A不接触对准标记121。在一些情况下，半导体层112由多晶硅构成，并且对准标记由氧化物材料(例如，氧化硅)形成。照此，层112与112A之间的界面是两个多晶硅层之间的界面。然而，如果对准标记121(例如，图11中所示的对准标记121D)穿透半导体层112，那么当在减薄过程中去除层111时，对准标记121可以露出。因此，多晶硅层112A可以被部分地沉积在对准标记121上，从而创建多晶硅与氧化物之间的界面。由于在多晶硅与氧化物之间的界面中可能生成悬空键(dangling bond)、浅陷阱(shallow trap)和其他缺陷，因而可能影响3D存储器装置190的可靠性。因而，在对准标记121不穿过半导体层112延伸时，可以避开多晶硅与氧化物之间的界面，可以减少缺陷，并且可以提高可靠性。
图25示出了根据本公开内容的各方面的用于制作3D存储器装置的示意性流程图200(例如，参考以上附图来了解在制作过程期间该3D存储器装置的结构)。在210，提供用于制作3D存储器装置的衬底。该衬底包括半导体衬底，例如，单晶硅衬底。在一些方面中，在衬底的顶表面之上沉积半导体层，并且在半导体层之上沉积牺牲层。在衬底与该半导体层之间形成电介质层。在该半导体层与牺牲层之间形成另一电介质层。在牺牲层之上沉积包括交替的电介质堆叠层的电介质堆叠体。半导体层和牺牲层可以包括多晶硅。
在211，通过蚀刻来形成用于制作对准标记的第一开口。任选地，第一开口或者第一开口的至少一部分被配置在非功能区域中。第一开口穿过电介质堆叠层、牺牲层延伸，并且部分地穿过该半导体层。此外，沉积额外的电介质堆叠层，从而使该电介质堆叠体更厚。这些交替堆叠设置的额外电介质层还被沉积在第一开口的侧壁和底表面上。
在212，通过蚀刻来形成穿过该电介质堆叠体的堆叠层延伸的用于BSG切口的第二开口。同时用电介质材料填充第一开口和第二开口，以形成对准标记和BSG切口。BSG切口包含该电介质材料，而对准标记包含电介质材料加上由特定数量的电介质堆叠层构成的侧壁。任选地，对准标记或者对准标记的至少一部分被布置在非功能区域中。此外，执行平坦化工艺，以创建平坦顶表面。
在213，在电介质堆叠体、对准标记和BSG切口之上沉积更多的交替电介质堆叠层，从而使电介质堆叠体更厚。在一些情况下，电介质堆叠体包含交替堆叠设置的第一堆叠层和第二堆叠层。第一堆叠层包括第一电介质层，并且第二堆叠层包括不同于第一电介质层的第二电介质层。在一些方面中，将第一电介质层和第二电介质层之一用作牺牲堆叠层。
此外，执行阶梯形成过程，从而将该电介质堆叠体的一部分转化成阶梯结构。阶梯形成过程包括多次蚀刻，该多次蚀刻用于将电介质堆叠体的该部分修整成阶梯结构。还可以在阶梯形成过程中沿大致垂直于衬底的方向修整对准标记。在去除了对准标记的一部分之后，对准标记可以仍然包含由交替堆叠设置的电介质堆叠层构成的侧壁。经修整的对准标记部分地穿过半导体层延伸。执行沉积过程，从而沉积用以覆盖阶梯结构和露出的对准标记的电介质层。使用电介质层的位于阶梯结构的一侧的部分作为触点区域，在该触点区域中，配置用于触点焊盘的贯穿硅触点。此外，形成穿过电介质堆叠体和牺牲层延伸的沟道孔。
在214，在沟道孔的侧壁和底表面上沉积功能层。功能层包括依次形成的阻挡层、电荷捕获层和隧穿层。此外，在隧穿层的表面上沉积半导体沟道。
在215，形成3D阵列装置的栅极线缝隙。沿垂直于衬底的方向，栅极线缝隙穿过电介质堆叠体延伸，并且露出牺牲层的一部分。此外，蚀刻掉牺牲层，因而创建空腔。该空腔露出了功能层的底部部分。分别蚀刻掉功能层的依次在该空腔中露出的各个层，包括阻挡层、电荷捕获层和隧穿层。也就是说，去除了功能层的接近衬底的底部部分。因而，在该空腔中露出了半导体沟道的部分。
此外，执行沉积过程，从而在该空腔中生长额外的半导体层，例如多晶硅层。该额外的半导体层接触半导体沟道。
在一些方面中，电介质堆叠体包括两种电介质堆叠层，并且这些电介质堆叠层中的一种电介质堆叠层是牺牲的。在215蚀刻掉牺牲堆叠层，从而在电介质堆叠体中留下空腔。在216，采用导电材料填充这些空腔，以形成导电层。电介质堆叠体变换成了导体/绝缘体堆叠体。此外，在栅极线缝隙的侧壁和底表面上沉积电介质层。选择性地蚀刻掉该电介质层的位于底表面上的部分，从而露出所述额外的半导体层。在栅极线缝隙中沉积诸如TiN、W、Cu、Al和/或掺杂多晶硅之类的导电材料，从而形成与所述额外的半导体层接触的阵列公共源极。
在217，执行蚀刻和沉积工艺，以形成字线触点、贯穿硅触点、过孔、导体层和连接焊盘。导体层可以包括用于互连的金属线。
在218，执行倒装芯片键合工艺，从而将3D阵列装置与外围装置键合，或者将该3D阵列装置与外围装置固定到一起，以创建3D存储器装置。在一些方面中，将3D阵列装置上下翻转，并且使该3D阵列装置位于外围装置上方。将3D阵列装置的连接焊盘和外围装置的连接焊盘对准，并且然后键合。此外，去除3D阵列装置的衬底，并且在减薄过程中对沉积在衬底之上的半导体层减薄。由于对准标记穿过该半导体层一有限深度延伸，因而在该减薄过程中未露出对准标记。在一些情况下，该半导体层是多晶硅层并且对准标记包含氧化物材料。因而，当在经减薄的多晶硅层上沉积另一多晶硅层时，不会创建氧化物-多晶硅界面。照此，产生更少缺陷，并且改善了与这些缺陷相关联的可靠性问题。
此外，执行蚀刻和沉积工艺，从而在该3D阵列装置的触点区域中的贯穿硅触点之上形成过孔、导体层和触点焊盘。触点焊盘被配置为用于引线键合，以实现与其他装置的连接。
如上文所说明的，由于对准标记仅部分地穿过半导体层，因而可以减少缺陷，并且可以提高3D存储器装置的可靠性。此外，由于对准标记和BSG切口是同时填充的，因而可以节约制作成本。上文描述的方法和过程关于半导体制造，并因而适用于很宽范围的半导体装置和半导体结构的制作。
图26示出了根据本公开内容的各个方面的具有存储器装置的示例性系统300的框图。系统300可以是移动电话(例如，智能电话)、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(virtualreality，VR)装置、增强现实(argument reality，AR)装置、或者任何其他适当的具有位于其内的存储设备的电子装置。如图26中所示，系统300可以包括主机308和存储器系统302，存储器系统302具有一个或多个存储器装置304和存储器控制器306。主机308可以是电子装置的处理器，例如，中央处理单元(central processing unit，CPU)，或者可以是片上系统(system-on-chip，SoC)，例如，应用处理器(application processor，AP)。主机308可以被配置为向存储器装置304发送数据或从存储器装置304接收数据。
根据一些实施方式，存储器控制器306耦接至存储器装置304和主机308，并且被配置为控制存储器装置304。存储器控制器306可以管理存储在存储器装置304中的数据，并且与主机308通信。在一些实施例中，存储器控制器306被设计为在低占空度环境下工作，比如安全数字(secure digital，SD)卡、紧致闪存(compact Flash，CF)卡、通用串行总线(universal serial bus，USB)闪存驱动器或者在诸如个人计算机、数字相机、移动电话等之类的电子装置中使用的其他介质。在一些其他实施例中，存储器控制器306被设计为在高占空度环境下工作，例如固态驱动器(solid-state drive，SSD)或嵌入式多媒体卡(embedded multi-media-card，eMMC)，其用作诸如智能电话、平板电脑、膝上型计算机等之类的移动装置的数据存储设备，以及用作企业存储阵列。存储器控制器306可以被配置为控制存储器装置304的操作，例如读取、擦除和编程操作。
存储器控制器306还可以被配置为管理与存储在存储器装置304中的数据或者将被存储在存储器装置304中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器306被进一步配置为处理与从存储器装置304读取的数据或者被写入到存储器装置304的数据有关的纠错码(error correction code，ECC)。还可以由存储器控制器306执行任何其他适当功能，例如，对存储器装置304格式化。存储器控制器306可以根据特定通信协议与外部装置(例如，主机308)通信。例如，存储器控制器306可以通过各种接口协议中的至少一种接口协议与外部装置通信，各种接口协议例如是USB协议、MMC协议、外围部件互连(peripheral componentinterconnection，PCI)协议、高速PCI(PCI-E)协议、高级技术附件(advanced technologyattachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(small computersmall interface，SCSI)协议、增强型小型磁盘接口(enhanced small disk interface，ESDI)协议、集成驱动电子设备(integrated drive electronics，IDE)协议、Firewire协议等。
存储器装置304可以是本公开内容中所公开的任何存储器装置，例如，图24中所示的3D存储器装置190。如上文所述，由于对准标记(例如，对准标记121和121E)的设计，可以避免特定缺陷。存储器装置的可靠性可以得到提高。因而，采用该存储器装置的系统的可靠性可以得到提高。此外，由于当对准标记和BSG切口共用特定的制作过程时可以降低存储器装置的成本，因而也可以降低采用该存储器装置的系统的成本。
存储器控制器306和一个或多个存储器装置304可以被集成到各种类型的存储装置中，例如，可以被包含在同一封装(例如通用闪速存储(universal Flash storage，UFS)封装或eMMC封装)中。也就是说，存储器系统302可以被实施并且封装到不同类型的最终电子产品中。图27和图28示例性地示出了根据本公开内容的各个方面的存储卡400和SSD 500的框图。如图27中所示，存储器控制器404和单个存储器装置402可以被集成到存储卡400中。存储器装置402可以是上文说明的任何存储器装置，例如，图24中所示的3D存储器装置190。存储卡400可以包括PC卡(个人计算机存储卡国际协会(personal computer memorycard international association，PCMCIA))、CF卡、智能媒体(smart media，SM)卡、存储棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、UFS等。存储卡400可以进一步包括被配置为将存储卡400耦接至主机(例如，图26中的主机308)的存储卡连接器406。如图28中所示，存储器控制器504和多个存储器装置502可以被集成到SSD 500中。存储器装置502可以是任何上文提及的存储器装置，例如，图24中所示的3D存储器装置190。SSD 500可以进一步包括被配置为将SSD 500耦接至主机(例如，图26中的主机308)的SSD连接器506。在一些实施例中，SSD 500的存储容量和/或操作速度高于存储卡400的存储容量和/或操作速度。
尽管在本说明书中通过使用具体方面描述了本公开内容的原理和实施方式，但是前文对这些方面的描述仅意在帮助理解本公开内容。此外，可以对前述不同方面的特征进行组合，以形成额外的方面。本领域普通技术人员可以根据本公开内容的构思对所述的具体实施方式和应用范围做出修改。因而，不应将说明书的内容理解成是对本公开内容的限制。

Claims (37)

1.一种用于制作半导体装置的方法，包括：
提供衬底；
在所述衬底之上形成包括半导体材料的半导体层；
形成沿大致垂直于所述衬底的方向部分地穿过所述半导体层延伸的第一开口；
在所述第一开口的侧壁之上和所述半导体层之上沉积交替堆叠设置的第一堆叠层和第二堆叠层，所述第一堆叠层和所述第二堆叠层部分地填充所述第一开口；以及
采用电介质材料填充部分地被所述第一堆叠层和所述第二堆叠层填充的所述第一开口，以形成用于制作所述半导体装置的对准标记。
2.根据权利要求1所述的方法，进一步包括：
在沉积所述第一堆叠层和所述第二堆叠层之后，形成沿大致垂直于所述衬底的方向穿过所述第一堆叠层和所述第二堆叠层延伸的第二开口；以及
在填充所述第一开口时，采用所述电介质材料填充所述第二开口，以形成底部选择栅(BSG)切口结构。
3.根据权利要求2所述的方法，进一步包括：
在形成所述第一开口之前，在所述半导体层之上沉积交替堆叠设置的第三堆叠层和第四堆叠层，其中，形成部分地穿过所述半导体层延伸的所述第一开口包括：
穿过所述第三堆叠层和所述第四堆叠层形成所述第一开口。
4.根据权利要求3所述的方法，其中，形成穿过所述第一堆叠层和所述第二堆叠层延伸的所述第二开口包括：
穿过所述第三堆叠层和所述第四堆叠层形成所述第二开口。
5.根据权利要求1所述的方法，其中，所述半导体材料包括多晶硅。
6.根据权利要求1所述的方法，其中，所述第一堆叠层包括第一电介质材料，并且所述第二堆叠层包括第二电介质材料。
7.根据权利要求1所述的方法，进一步包括：
形成包括在所述第二堆叠层之上交替堆叠设置的第五堆叠层和第六堆叠层的电介质堆叠体。
8.根据权利要求7所述的方法，进一步包括：
通过蚀刻去除所述第六堆叠层，以形成空腔；以及
在所述空腔中沉积导电层，以形成导体/绝缘体堆叠体。
9.根据权利要求7所述的方法，进一步包括：
形成沟道孔，所述沟道孔穿过所述电介质堆叠体延伸；
在所述沟道孔的侧壁上形成阻挡层；
在所述阻挡层的表面上形成电荷捕获层；
在所述电荷捕获层的表面上形成隧穿层；以及
在所述隧穿层的表面上形成半导体沟道。
10.根据权利要求8所述的方法，进一步包括：
形成穿过所述导体/绝缘体堆叠体的栅极线缝隙结构，从而分隔出多个存储单元。
11.一种半导体装置，包括：
包括半导体材料的半导体层；以及
包括电介质材料并且部分地穿过所述半导体层延伸的对准标记的一部分，所述对准标记的所述部分包括交替堆叠设置的第一堆叠层和第二堆叠层。
12.根据权利要求11所述的半导体装置，进一步包括：
在所述半导体层之上交替堆叠设置的第三堆叠层和第四堆叠层；以及
包括所述电介质材料、穿过所述第三堆叠层和所述第四堆叠层延伸的底部选择栅(BSG)切口结构。
13.根据权利要求12所述的半导体装置，其中，采用所述电介质材料同时填充所述对准标记和所述BSG切口结构。
14.根据权利要求11所述的半导体装置，其中，所述对准标记的所述部分形成在非功能区域中。
15.根据权利要求12所述的半导体装置，其中，所述对准标记的所述部分的整个结构形成于所述半导体层的层级与所述第三堆叠层或所述第四堆叠层的层级之间。
16.根据权利要求11所述的半导体装置，其中，所述第一堆叠层包括第一电介质材料，并且所述第二堆叠层包括第二电介质材料。
17.根据权利要求12所述的半导体装置，其中，所述第三堆叠层和所述第四堆叠层之一是导电堆叠层。
18.根据权利要求12所述的半导体装置，进一步包括：
形成于所述第四堆叠层之上的包括交替堆叠设置的导电堆叠层和电介质堆叠层的导体/绝缘体堆叠体；以及
穿过所述导体/绝缘体堆叠体延伸的功能层和半导体沟道，所述功能层形成于所述半导体沟道与所述导体/绝缘体堆叠体之间。
19.根据权利要求18所述的半导体装置，其中，所述功能层包括阻挡层、电荷捕获层和隧穿层。
20.根据权利要求18所述的半导体装置，进一步包括：
穿过所述导体/绝缘体堆叠体延伸从而分隔出多个存储单元的栅极线缝隙结构。
21.一种三维(3D)存储器装置，包括：
包括半导体材料的半导体层；
形成于所述半导体层之上的包括导电材料的导电层；
形成于所述导电层之上的导体/绝缘体堆叠体；以及
形成于所述半导体层与电介质层之间，并且位于所述导电层的层级与所述半导体层的层级之间，而且部分地穿过所述半导体层延伸的对准标记的结构。
22.根据权利要求21所述的3D存储器装置，进一步包括：
底部选择栅(BSG)切口结构，其中，所述BSG切口结构穿过所述导电层延伸。
23.根据权利要求21所述的3D存储器装置，其中，所述对准标记包括：
交替堆叠设置的第一堆叠层和第二堆叠层。
24.根据权利要求22所述的3D存储器装置，其中，通过同时沉积电介质材料来形成所述对准标记和所述BSG切口结构。
25.根据权利要求21所述的3D存储器装置，进一步包括：
穿过所述导体/绝缘体堆叠体延伸的功能层和半导体沟道，所述功能层形成于所述半导体沟道与所述导体/绝缘体堆叠体之间。
26.根据权利要求25所述的3D存储器装置，其中，所述功能层包括阻挡层、电荷捕获层和隧穿层。
27.根据权利要求21所述的3D存储器装置，其中，所述导体/绝缘体堆叠体包括交替堆叠设置的导电堆叠层和电介质堆叠层。
28.根据权利要求21所述的3D存储器装置，其中，所述对准标记的所述结构形成在非功能区域中。
29.根据权利要求21所述的3D存储器装置，进一步包括：
穿过所述导体/绝缘体堆叠体延伸从而分隔出多个存储单元的栅极线缝隙结构。
30.一种系统，包括：
存储器装置；以及
用于控制所述存储器装置的存储器控制器，所述存储器装置包括：
包括半导体材料的半导体层；
形成于所述半导体层之上的包括导电材料的导电层；
形成于所述导电层之上的导体/绝缘体堆叠体；以及
形成于所述半导体层与电介质层之间，并且位于所述导电层的层级与所述半导体层的层级之间，而且部分地穿过所述半导体层延伸的对准标记的结构。
31.根据权利要求30所述的系统，其中，所述存储器装置进一步包括：
底部选择栅(BSG)切口结构，所述BSG切口结构穿过所述导电层延伸。
32.根据权利要求30所述的系统，其中，所述对准标记包括：
交替堆叠设置的第一堆叠层和第二堆叠层。
33.根据权利要求31所述的系统，其中，通过同时沉积电介质材料来形成所述对准标记和所述BSG切口结构。
34.根据权利要求30所述的系统，其中，所述存储器装置进一步包括：
穿过所述导体/绝缘体堆叠体延伸的功能层和半导体沟道，所述功能层形成于所述半导体沟道与所述导体/绝缘体堆叠体之间。
35.根据权利要求34所述的系统，其中，所述功能层包括阻挡层、电荷捕获层和隧穿层。
36.根据权利要求30所述的系统，其中，所述导体/绝缘体堆叠体包括交替堆叠设置的导电堆叠层和电介质堆叠层。
37.根据权利要求30所述的系统，其中，所述对准标记的所述结构形成在非功能区域中。
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