CN118077007A - 三维存储装置及其形成方法 - Google Patents

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Abstract

在某些方面，公开了一种用于形成三维(3D)存储装置的方法。形成包括交错的第一电介质层和第二电介质层的堆叠结构。在所述堆叠结构的第一区域中形成延伸穿过所述第一电介质层和所述第二电介质层的沟道结构。用导电层替换所述堆叠结构的所述第一区域中的全部的所述第二电介质层和所述堆叠结构的所述第二区域中的所述第二电介质层的部分。形成穿过所述堆叠结构的所述第二区域中的所述第一电介质层和所述第二电介质层的剩余部分延伸到不同的深度的字线拾取结构，使得所述字线拾取结构分别电连接到所述堆叠结构的所述第二区域中的所述导电层。

Description

三维存储装置及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储装置及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，使平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制信号进出存储阵列的外围设备。
发明内容
在一个方面，公开了一种用于形成3D存储装置的方法。形成包括交错的第一电介质层和第二电介质层的堆叠结构。在堆叠结构的第一区域中形成延伸穿过第一电介质层和第二电介质层的沟道结构。将堆叠结构的第一区域中的所有第二电介质层和第二区域中的第二电介质层的部分替换成导电层。形成穿过堆叠结构的第二区域中的第一电介质层和第二电介质层的剩余部分延伸到不同的深度的字线拾取结构，从而使字线拾取结构分别电连接到堆叠结构的第二区域中的导电层。
在一些实施方式中，在形成沟道结构的同一工艺中形成延伸穿过堆叠结构的第二区域中的第一电介质层和第二电介质层的虚设沟道结构。
在一些实施方式中，为了替换，在形成字线拾取结构之前，形成延伸穿过第一电介质层和第二电介质层并跨越堆叠结构的第一区域和第二区域的缝隙。
在一些实施方式中，为了替换，覆盖堆叠结构的第二区域中的缝隙，在堆叠结构的第一区域中通过缝隙去除堆叠结构的第一区域中的所有的第二电介质层，打开堆叠结构的第二区域中的缝隙，通过堆叠结构的第二区域中的缝隙去除堆叠结构的第二区域中的第二电介质层的部分，并且通过堆叠结构的第一区域和第二区域中的缝隙沉积导电层。
在一些实施方式中，为了替换，覆盖堆叠结构的第一区域中的缝隙，在堆叠结构的第二区域中通过缝隙去除堆叠结构的第二区域中的第二电介质层的部分，打开堆叠结构的第一区域中的缝隙，覆盖堆叠结构的第二区域中的缝隙，通过堆叠结构的第一区域中的缝隙去除堆叠结构的第一区域中的所有的第二电介质层，打开堆叠结构的第二区域中的缝隙，并且通过堆叠结构的第一区域和第二区域中的缝隙沉积导电层。
在一些实施方式中，在形成字线拾取结构之前，在缝隙中形成第一间隔体。
在一些实施方式中，为了形成字线拾取结构，形成穿过堆叠结构的第二区域中的第一电介质层和第二电介质层的剩余部分延伸到不同的深度的字线拾取开口，以分别暴露堆叠结构的第二区域中的第二电介质层的剩余部分，通过字线拾取开口分别将堆叠结构的第二区域中的第二电介质层的剩余部分的部分替换为互连线，使得互连线分别与堆叠结构的第二区域中的导电层接触，并且字线拾取开口中的垂直触点形成为分别与互连线接触。
在一些实施方式中，为了形成字线拾取结构，在每个字线拾取开口的侧壁和底部上形成第二间隔体，去除字线拾取开口的底部上的第二间隔体以暴露第二电介质层的剩余部分的相应部分，并且在形成相应的垂直触点后，在字线拾取开口中形成填充物。
在一些实施方式中，为了用互连线替换第二电介质层的部分，通过字线拾取开口蚀刻第二电介质层的剩余部分的暴露部分以暴露堆叠结构的第二区域中的相应的导电层，并且通过字线拾取开口沉积相应的互连线以与堆叠结构的第二区域中暴露的相应的导电层接触。
在一些实施方式中，为了用导电层替换第二电介质层的全部和第二电介质层的部分，沉积高介电常数(高k)栅极电介质层，使得导电层分别被高k栅极电介质层包围。在一些实施方式中，为了用互连线替换第二电介质层的部分，蚀刻第二电介质层的剩余部分的暴露部分以暴露相应的高k栅极电介质层，蚀刻暴露的高k栅极电介质层以暴露相应的导电层，并且沉积相应的互连线以与暴露的相应的导电层接触。
在另一方面，一种3D存储装置包括：包括交错的导电层和第一电介质层的第一堆叠结构；包括交错的第二电介质层和第一电介质层的第二堆叠结构；延伸穿过第一堆叠结构的虚设沟道结构；以及在第二堆叠结构中延伸到不同的深度处的字线拾取结构。每个字线拾取结构包括垂直触点，以及与垂直触点和第一堆叠结构中的导电层中的相应导电层接触的互连线。
在一些实施方式中，在形成沟道结构的同一工艺中形成延伸穿过堆叠结构的第二区域中的第一电介质层和第二电介质层的虚设沟道结构。
在一些实施方式中，为了形成字线拾取结构，形成穿过堆叠结构的第二区域中的第一电介质层和第二电介质层延伸到不同的深度的字线拾取开口，以分别暴露堆叠结构的第二区域中的第二电介质层，通过字线拾取开口将堆叠结构的第二区域中的第二电介质层的部分分别替换为互连线，并且在字线拾取开口中形成分别与互连线接触的垂直触点。
在一些实施方式中，为了形成字线拾取结构，在每个字线拾取开口的侧壁和底部上形成第二间隔体，去除字线拾取开口的底部上的第二间隔体以暴露第二电介质层的相应的部分，并且在形成相应的垂直触点后在字线拾取开口中形成填充物。
在一些实施方式中，为了用互连线替换第二电介质层的部分，通过字线拾取开口蚀刻第二电介质层的剩余部分的暴露部分，并且通过字线拾取开口沉积相应的互连线。
在一些实施方式中，为了用导电层替换第二电介质层的全部和第二电介质层的部分，在形成字线拾取结构之后，形成延伸穿过第一电介质层和第二电介质层并且跨越堆叠结构的第一区域和第二区域的缝隙。
在一些实施方式中，为了用导电层替换第二电介质层的全部和第二电介质层的部分，覆盖堆叠结构的第二区域中的缝隙，在堆叠结构的第一区域中通过缝隙去除堆叠结构的第一区域中的所有的第二电介质层，打开堆叠结构的第二区域中的缝隙，通过堆叠结构第二区域的缝隙去除堆叠结构的第二区域中的第二电介质层的部分，以暴露字线拾取结构的互连线，并且通过堆叠结构第一区域和第二区域中的缝隙沉积导电层，以分别与堆叠结构的第二区域中的字线拾取结构的互连线接触。
在一些实施方式中，为了用导电层替换所有的第二电介质层和第二电介质层的部分，堆叠结构的第一区域中的缝隙被覆盖，堆叠结构的第二区域中的第二电介质层的部分通过缝隙被去除以暴露字线拾取结构的互联线，堆叠结构的第一区域中的缝隙被打开。覆盖堆叠结构的第二区域的缝隙，通过堆叠结构的第一区域的缝隙去除堆叠结构的第一区域的所有第二电介质层，打开堆叠结构的第二区域的缝隙，并且通过堆叠结构的第一区域和第二区域的缝隙沉积导电层以分别与堆叠结构的第二区域的字线拾取结构的互连线接触。
在一些实施方式中，在形成字线拾取结构之前在缝隙中形成第一间隔体。
在一些实施方式中，为了形成沟道结构，依次形成高K栅极电介质层、存储器层和沟道层。
附图说明
附图被并入本文并构成说明书的一部分，附图示出了本公开的各方面，并与描述一起进一步用于解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些方面的具有字线拾取结构的3D存储装置的平面图。
图2示出了根据本公开的一些方面的具有字线拾取结构的3D存储装置的顶部透视图。
图3示出了根据本公开的一些方面的具有字线拾取结构的3D存储装置的放大的顶部透视图。
图4示出了根据本公开的一些方面的具有字线拾取结构的3D存储装置的截面侧视图。
图5示出了根据本公开的一些方面的具有字线拾取结构的3D存储装置的截面侧视图。
图6A示出了根据本公开的一些方面的具有字线拾取结构的3D存储装置的放大的截面侧视图。
图6B示出了根据本公开的一些方面的具有字线拾取结构的另一个3D存储装置的放大的截面侧视图。
图7A-7P示出了根据本公开的一些方面的用于形成具有字线拾取结构的3D存储装置的制造工艺。
图8A-8C示出了根据本公开的一些方面的用于形成具有字线拾取结构的另一3D存储装置的制造工艺。
图9是根据本公开的一些方面的用于形成具有字线拾取结构的3D存储装置的方法的流程图。
图10A是根据本公开的一些方面的用于栅极替换的方法的流程图。
图10B是根据本公开的一些方面的用于另一栅极替换的方法的流程图。
图11A-11L示出了根据本公开的一些方面的用于形成具有字线拾取结构的又一3D存储装置的制造工艺。
图12是根据本公开的一些方面的用于形成具有字线拾取结构的另一3D存储装置的方法的流程图。
图13是根据本公开的一些方面的具有3D存储装置的示例性系统的框图。
图14A示出了根据本公开的一些方面的具有3D存储装置的示例性存储卡的示图。
图14B示出了根据本公开的一些方面的具有3D存储装置的示例性固态驱动器(SSD)的示图。
将参考附图来描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于各种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个或多个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文所用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶片。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直触点)和一个或多个电介质层。
在一些诸如3D NAND存储装置的3D存储装置中，用于存储数据的存储单元通过垂直沟道结构中的堆叠结构(例如，存储堆叠体)而被垂直堆叠。3D存储装置通常包括在堆叠的存储结构的一个或多个侧面(边缘)上、或在中心处形成的阶梯结构，以用于诸如使用着陆在阶梯结构的不同台阶/层级上的字线触点进行字线拾取/扇出的目的。通常在形成3DNAND存储装置的沟道结构的核心阵列区域外部的区域中，例如在具有阶梯结构的阶梯区域中，穿过存储堆叠体形成虚设沟道结构，以向堆叠结构提供机械支撑，特别是在通过跨越堆叠结构的核心阵列区域和阶梯区域的缝隙开口暂时去除堆叠结构的一些层的栅极替换工艺期间提供这种机械支撑。
随着3D NAND存储装置的存储单元密度的不断增加，从装置设计的角度和制造工艺的角度来看，诸如虚设沟道结构、字线触点、阶梯结构、缝隙开口等各种结构的集成已经变得越来越具有挑战性。
为了解决上述一个或多个问题，本公开介绍了一种解决方案，该方案在不使用阶梯结构和字线触点的情况下实现了字线拾取/扇出功能。本公开可以使用相对简单的制作字线拾取结构的单一工艺来代替相对复杂的制作阶梯结构和字线触点的多重工艺。也就是说，两种结构——阶梯结构和字线触点，以及它们的单独的工艺，可以在一个工艺中合并成单一的字线拾取结构，从而降低制造成本并简化工艺。此外，通过用字线拾取结构替换阶梯结构和字线触点，可以减小栅极替换工艺的范围，使得也可以消除至少一些虚设沟道结构，以进一步降低成本并简化工艺。
图1示出了根据本公开的一些方面的具有字线拾取结构106的3D存储装置100的平面图。在一些实施方式中，3D存储装置100是NAND闪存装置，其中存储单元以NAND存储串阵列的形式提供。需要指出的是，图1中包括x轴和y轴，以示出晶圆平面中的两个正交(垂直)方向。x方向是3D存储装置100的字线方向，而y方向是3D存储装置100的位线方向。
如图1所示，3D存储装置100可以包括布置在y方向(位线方向)上的被平行缝隙结构108(例如栅缝隙(GLS))分开的一个或多个块102。在3D存储装置100是NAND闪存装置的一些实施方式中，每个块102是NAND闪存装置的最小可擦除单元。每个块102可以进一步包括在Y方向上的被一些具有“H”切口109的缝隙结构108分开的多个指状物104。
如图1所示，3D存储装置100可以至少分为核心阵列区域101以及字线拾取区域103，在核心阵列区域101中形成了沟道结构110的阵列，在字线拾取区域103中形成了字线拾取结构106。根据一些实施方式，核心阵列区域101和字线拾取区域103被布置在x方向(字线方向)。可以理解的是，尽管在图1中示出一个核心阵列区域101和一个字线拾取区域103，但在3D存储装置100中可以包括多个核心阵列区域101和/或多个字线拾取区域103，例如，在其他示例中，在x方向上一个字线拾取区域103在两个核心阵列区域101之间。也可以理解，图1仅示出了与字线拾取区域103相邻的核心阵列区域101的部分。
如下面详细描述的，字线拾取区域103可以包括布置在y方向上的导电部分105和电介质部分107。如图1所示，根据一些实施方式，字线拾取结构106设置在电介质部分107中，而虚设沟道结构112设置在字线拾取区域103的导电部分105中以提供机械支持和/或负载平衡。在一些实施方式中(例如，如图1所示)，虚设沟道结构112也设置在字线拾取区域103的电介质部分107中，例如，在x方向上设置在字线拾取结构106之间。在一些实施方式中，虚设沟道结构112不设置在字线拾取区域103的电介质部分107中，即，仅设置在字线拾取区域103的导电部分105中。如图1所示，3D存储装置100的每个指状物104可以包括设置在字线拾取区域103的电介质部分107中的一行字线拾取结构106。可以理解的是，字线拾取结构106的布局和布置，以及每个字线拾取结构106的形状，在不同的示例中可以变化。
图2示出了根据本公开的一些方面的具有字线拾取结构106的3D存储装置100的顶部透视图。图3示出了根据本公开的一些方面的具有字线拾取结构106的3D存储装置100的放大的顶部透视图。如图2和图3所示，堆叠结构201可以形成在衬底203上，衬底203可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上的硅(SOI)或任何其他合适的材料。在一些实施方式中，衬底203包括单晶硅，其是晶圆的在上面制造3D存储装置100的一部分，要么是其原始厚度，要么是被减薄的。在一些实施方式中，衬底203包括例如多晶硅，它是替换晶圆的在上面制造3D存储装置100的部分的半导体层。需要指出的是，图2和图3中包括x、y和z轴，以进一步示出3D存储装置100中的部件的空间关系。3D存储装置100的衬底203包括在x-y平面内横向延伸的两个横向表面：在晶圆正面上的其上可以形成堆叠结构201的顶表面，以及在与晶圆正面相对的背面上的底表面。z轴与x轴和y轴两者垂直。如本文所使用的，当衬底203在z方向(垂直于x-y平面的垂直方向)上被定位在3D存储装置100的最低平面上时，3D存储装置100的一个部件(例如，层或装置)在z方向上是在另一部件(例如，层或装置)“上”、“上方”还是下方，是相对于3D存储装置100的衬底203确定的。用于描述空间关系的相同概念在本公开中始终适用。
如图3所示，堆叠结构201可以包括垂直交错的第一材料层302和与第一材料层302不同的第二材料层304。第一材料层302和第二材料层304可以在垂直方向(z方向)上交替。在一些实施方式中，堆叠结构201可以包括在z方向上垂直堆叠的多个材料层对，其中每个材料层对包括第一材料层302和第二材料层304。堆叠结构201中的材料层对的数量可以确定3D存储装置100中的存储单元的数量。
在一些实施方式中，3D存储装置100是NAND闪存装置，并且堆叠结构201是堆叠的存储结构，通过该结构形成NAND存储串。如图3所示，第二材料层304可以在3D存储装置100的不同区域/部分中具有不同的材料。因此，为便于在本公开中进行描述，堆叠结构201可以被看作是具有若干堆叠结构，这些堆叠结构具有不同材料的第二材料层304。在一些实施方式中，核心阵列区域101和字线拾取区域103的导电部分105包括具有交错的导电层和第一电介质层的导电堆叠结构。也就是说，堆叠结构201的第二材料层304可以是核心阵列区域101和字线拾取区域103的导电部分105中的导电层。在一些实施方式中，字线拾取区域103的电介质部分107包括具有交错的第二电介质层和第一电介质层的电介质堆叠结构。也就是说，堆叠结构201的第二材料层304可以是字线拾取区域103的电介质部分107中的第二电介质层。在导电堆叠结构和跨越核心阵列区域101和字线拾取区域103的电介质堆叠结构中，堆叠结构的第一材料层302可以是相同的，即，第一电介质层。如下面关于制造工艺的详细描述，通过控制不同区域/部分中的栅极置换工艺的不同程度和范围，可以实现在不同区域/部分中具有不同材料的第二材料层304的堆叠结构201的形成。例如，堆叠结构201可以在核心阵列区域101中经历完整的栅极替换工艺，以用导电层替换所有的第二电介质层，但是在字线拾取区域103中经历局部的栅极替换工艺，以用导电部分105中的导电层替换第二电介质层中的一些，从而将第二电介质层的剩余部分留在电介质部分107中。
在一些实施方式中，核心阵列区域101中的导电堆叠结构和字线拾取区域103的导电部分105中的每个导电层充当核心阵列区域101中的NAND存储串(以沟道结构110的形式)的栅极线，以及从栅极线横向延伸并结束于字线拾取区域103的导电部分105中的字线，以用于通过字线拾取结构106进行字线拾取/扇出。根据一些实施方式，导电堆叠结构的不同深度/层级处的字线(即，导电层)均在核心阵列区域101和字线拾取区域103的导电部分105中横向延伸，但是在字线拾取区域103的电介质部分107中是不连续的(例如，被第二电介质层替换)。
导电层可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、氮化钛(TiN)、多晶体硅(多晶硅)、掺杂硅、硅化物或其任何组合。电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。第一电介质层和第二电介质层可以具有不同的电介质材料，例如氧化硅和氮化硅。在一些实施方式中，导电层包括金属，例如钨，第一电介质层包括氧化硅，并且第二电介质层包括氮化硅。例如，堆叠结构201的第一材料层302可以跨越核心阵列区域101和字线拾取区域103包括氧化硅，并且堆叠结构201的第二材料层304可以在核心阵列区域101和字线拾取区域103的导电部分105中包括钨，并且在字线拾取区域103的绝缘部分107中包括氮化硅。
如图2和图3所示，根据一些实施方式，堆叠结构201(例如，导电堆叠结构和电介质堆叠结构)的高度在核心阵列区域101和字线拾取区域103中是均匀的。一些3D存储装置在阶梯区域(对应于用于字线拾取/扇出的字线拾取区域103)中包括一个或多个阶梯结构，这些阶梯结构在阶梯区域中具有均匀的堆叠结构高度，与此不同的是，3D存储装置100可以消除阶梯结构，同时仍然使用字线拾取结构106实现字线拾取/扇出功能，如下面详细描述的。
图4示出了根据本公开的一些方面的具有字线拾取结构106的3D存储装置100的截面侧视图。截面可以沿图1中的字线拾取区域103的电介质部分107中的AA方向。如图4所示，根据一些实施方式，字线拾取结构106在z方向上垂直延伸到堆叠结构201(字线拾取区域103的电介质部分107中的电介质堆叠结构)中的不同的深度。不同的字线拾取结构106的顶表面可以彼此平齐，而不同的字线拾取结构106的底表面可以延伸到不同的层级，例如，堆叠结构201的不同的第二材料层304。
在一些实施方式中，字线拾取结构106包括垂直触点202、环绕垂直触点202的接触间隔体204以及位于垂直触点202下方并与垂直触点202接触的互连线206。垂直触点202和互连线206可以包括导电材料，包括但不限于W、Co、Cu、Al、TiN、多晶硅、掺杂硅、硅化物或其任何组合。接触间隔体204可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，垂直触点202和互连线206包括TiN/W，并且接触间隔体204包括氧化硅。
图5示出了根据本公开的一些方面的具有字线拾取结构106的3D存储装置100的截面侧视图。一个截面可以是沿图1中的核心阵列区域101中的BB方向，并且另一截面可以是沿图1中的字线拾取区域103中的CC方向。如图5所示，3D存储装置100可以包括核心阵列区域101中的沟道结构110。每个沟道结构110可以垂直延伸穿过堆叠结构201的导电堆叠结构的交错的导电层502(字线，例如钨)和第一电介质层503(例如，氧化硅)并进入衬底203。3D存储装置100还可以包括字线拾取区域103的导电部分105中的虚设沟道结构112。每个虚设沟道结构112可以垂直延伸穿过堆叠结构201的导电堆叠结构的交错的导电层502和第一电介质层503并进入衬底203。3D存储装置100可以进一步包括跨越核心阵列区域101和字线拾取区域103的缝隙结构108。每个缝隙结构108也可以垂直延伸穿过堆叠结构201的导电堆叠结构的交错的导电层502和第一电介质层503并进入衬底203。
如图5所示，缝隙结构108可以包括缝隙间隔体509，其在不同块102之间分离导电层502(字线)。在一些实施方式中，缝隙结构108是绝缘结构，在其中不包括任何触点(即，不充当源极触点)，因此，不与导电层502(字线)引入寄生电容和泄漏电流。在一些实施方式中，缝隙结构108是进一步包括由缝隙间隔体509环绕的导电部分(例如，包括W、多晶硅和/或TiN)的正面源极触点。如下面详细描述的，在栅极替换工艺期间，其中形成缝隙结构108的缝隙可以用作用于形成导电层502的通道和起点。结果，缝隙结构108被核心阵列区域101或字线拾取区域103的导电部分105中的导电层502所包围。
如图5所示，在一些实施方式中，3D存储装置300进一步包括多个漏极选择栅(DSG)沟道结构507，该沟道结构507位于沟道结构110的上端上方并分别与沟道结构110的上端接触。3D存储装置300可以进一步包括DSG层504，其包括核心阵列区域101中的堆叠结构201上的半导体层(例如多晶硅层)，但不包括字线拾取区域105中的堆叠结构201上的半导体层，例如，如图5中所示。每个DSG沟道结构507可以垂直延伸穿过DSG层504，以与对应的沟道结构110的上端接触。在一些实施方式中，3D存储装置300进一步包括DSG层504上的停止层511(例如，氮化硅层)。DSG沟道结构507可以包括半导体层(例如，多晶硅)和包围半导体层的间隔体。在一些实施方式中，3D存储装置300包括DSG堆叠体，其包括交错堆叠在堆叠结构201上方的一个或多个DSG层和一个或多个电介质层(例如，氧化硅层)。
如图5所示，3D存储装置100可以进一步包括在停止层511和堆叠结构201上方的局部接触层。在一些实施方式中，局部接触层包括各种局部触点，例如在核心阵列区域101中的DSG结构507上方并与DSG结构507接触的沟道触点506(又称位线触点)。局部接触层可以进一步包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，局部接触可以在其中形成。局部接触层中的沟道触点506可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。局部接触层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
3D存储装置100可以包括具有均匀高度的堆叠结构201和位于字线拾取区域103的电介质部分107中的用于字线拾取/扇出的字线拾取结构106，而不是具有阶梯结构和着陆在阶梯结构的不同层级/台阶上的字线触点。如图5所示，电介质部分107中的每个字线拾取结构106的互连线206可以在Y方向(位线方向)横向延伸，以与堆叠结构201的同一层级处的导电部分105中的对应导电层502(字线)接触。由于互连线206与字线拾取结构106的垂直触点202接触，根据一些实施方式，每个字线拾取结构106电连接到跨越字线拾取区域103中的导电部分105和核心阵列区域101的对应导电层502(字线)。换句话说，字线拾取结构106可以穿过堆叠结构201垂直延伸到不同的深度，以分别电连接到不同层级的字线，以实现字线拾取/扇出。
如下面详细描述的，在栅极替换工艺期间，第二电介质层505(例如氮化硅)中的一些保持完整，从而在字线拾取区域103的电介质部分107中形成堆叠结构201的电介质堆叠结构，并且通过蚀刻字线拾取区域103的电介质部分107中的第一和第二电介质层503和505形成字线拾取结构106。结果，字线拾取结构106延伸到电介质堆叠结构的交错的第一和第二电介质层503和505中，并被字线拾取区域103的电介质部分107中的第一和第二电介质层503和505包围。每个字线拾取区域103的底部可以与对应的第二电介质层505对准，而不是第一电介质层503，并且对应的第二电介质层505可以被部分替换为互连线206，以形成字线拾取区域103的垂直触点202与对应导电层502(字线)之间的电连接。因此，在一些实施方式中，在字线拾取区域103的电介质部分107中的电介质堆叠结构中，互连线206被夹在两个第一电介质层503之间，而不是在两个第二电介质层505之间。
在如图5所示的一些实施方式中，由于在一些3D存储装置中由其制造工艺引起的与字线触点相比相对较大的临界尺寸，如下面详细描述的，字线拾取结构106进一步包括由垂直触点202环绕的填充物508。也就是说，字线拾取开口可以不完全被接触间隔体204和垂直触点202填充，并且字线拾取开口的剩余空间可以填充有电介质材料作为填充物508，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图6A的放大图所示，在一些实施方式中，沟道结构110包括用半导体层(例如，作为沟道层604)和复合电介质层(例如，作为存储器层602)填充的沟道孔。在一些实施方式中，沟道层604包括硅，例如非晶硅、多晶硅或单晶硅。例如，沟道层604可以包括多晶硅。在一些实施方式中，存储器层602是复合层，包括隧穿层610、存储层608(也被称为“电荷陷阱层”)和阻挡层606。沟道孔的剩余空间可以部分或全部用填充物填充，填充物包括诸如氧化硅的电介质材料和/或空气间隙。沟道结构110可以具有圆柱形状(例如，柱形状)。根据一些实施方式，填充物、存储器层602的沟道层604、隧穿层610、存储层608和阻挡层606按此顺序从柱的中心向外表面沿径向布置。隧穿层610可以包括氧化硅、氮氧化硅或其任何组合。存储层608可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层606可以包括氧化硅、氮氧化硅或其任何组合。在一个示例中，存储器层602可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
如图6A所示，在核心阵列区域101和字线拾取区域103的导电部分105中的导电堆叠结构中，3D存储装置100可以进一步包括高介电常数(高k)栅极电介质层612，每个栅极电介质层夹在相邻的导电层502和第一电介质层503之间。如下面关于制造工艺的详细描述，高k栅极电介质层612可以在形成导电层502之前形成，使得导电层502可以形成为被高k栅极电介质层612所包围。高k栅极电介质层612的横向处于沟道结构110的存储器层602和导电层502之间的部分可以用作存储单元的栅极电介质。高k栅极电介质层612可以包括高k电介质材料，例如氧化铝(AlO)、氧化铪(HfO)、氧化锆(ZrO)或其任何组合。
如图6A所示，与其他高k栅极电介质层612相比，包围与字线拾取结构106的互连线206接触的导电层502(字线的部分)的高k栅极电介质层612的部分被去除以暴露导电层502，使得互连线206可以电连接到导电层502。
可以理解的是，高k栅极电介质层612可以形成在3D存储装置100的不同位置，例如，如图6B所示。如图6B的放大图所示，在一些实施方式中，沟道结构110包括填充有半导体层(例如，作为沟道层604)和复合电介质层(例如，作为存储器层602和高k栅极电介质层612)的沟道孔。在一些实施方式中，沟道层604包括硅，例如非晶硅、多晶硅或单晶硅。例如，沟道层604可以包括多晶硅。在一些实施方式中，存储器层602是复合层，包括隧穿层610、存储层608(也被称为“电荷陷阱层”)和阻挡层606。与图6A中的示例不同，图6B中的沟道结构110可以进一步包括横向处于存储器层602的阻挡层606和堆叠结构201的导电堆叠结构之间的高k栅极电介质层612。沟道结构110的剩余空间可以部分或全部填充有包括诸如氧化硅的电介质材料和/或空气间隙的填充物。沟道结构110可以具有圆柱形状(例如，柱形状)。根据一些实施方式，填充物、存储器层602的沟道层604、隧穿层610、存储层608和阻挡层606、以及高k栅极电介质层612按此顺序从柱的中心向外表面沿径向布置。隧穿层610可以包括氧化硅、氮氧化硅或其任何组合。存储层608可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层606可以包括氧化硅、氮氧化硅或其任何组合。在一个示例中，存储器层602可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。高k栅极电介质层612可以包括氧化铝(AlO)、氧化铪(HfO)、氧化锆(ZrO)、或其任何组合。在一个示例中，高k栅极电介质层612可以包括AlO。
如图6B所示，与图6A中的示例不同，高k栅极电介质层612被设置为仅包围沟道结构110的存储器层602，但不被夹在核心阵列区域101和字线拾取区域103的导电部分105中的导电堆叠结构中的相邻导电层502和第一电介质层503之间。如下面关于制造工艺的详细描述，可以在形成存储器层602之前，而不是在形成导电层502之前，形成高k栅极电介质层612，使得存储器层602而不是导电层502可以形成为被高k栅极电介质层612包围。
在一些实施方式中，虚设沟道结构112具有与沟道结构110相同的结构，如上文关于图6A和图6B所述，因为它们是在相同的制造工艺中形成的。然而，根据一些实施方式，虚设沟道结构112不能执行与沟道结构110相同的存储器功能，至少是因为虚设沟道结构112不与任何DSG沟道结构507或局部接触层中的任何局部触点(例如，沟道触点506)接触以拾取/扇出虚设沟道结构112，如图5所示。可以理解的是，在一些示例中，虚设沟道结构112和沟道结构110可以具有不同的结构，并且可以在不同的制造工艺中形成。例如，虚设沟道结构112可以用(多种)电介质材料填充，而没有半导体材料(如沟道层604)。尽管如此，特别是在栅极替换工艺期间，虚设沟道结构112和沟道结构110都可以执行对堆叠结构201的机械支撑功能，如下文关于制造工艺的详细描述。
图13示出了根据本公开的一些方面的具有3D存储装置的示例性系统1300的框图。系统1300可以是移动电话、台式计算机、笔记本计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储装置的任何其他合适的电子装置。如图13所示，系统1300可以包括主机1308和具有一个或多个3D存储装置1304和存储控制器1306的存储系统1302。主机1308可以是电子装置的处理器(例如中央处理单元(CPU))或片上系统(SoC)(例如应用处理器(AP))。主机1308可以被配置为向3D存储装置1304发送数据或从3D存储装置1304接收数据。
3D存储装置1304可以是本文公开的任何3D存储装置，例如图1-5、图6A和图6B中描绘的3D存储装置100。在一些实施方式中，每个3D存储装置1304包括NAND闪存。与本公开的范围一致，字线拾取结构可以替换阶梯结构和字线触点，以实现字线拾取/扇出功能，从而降低制造成本并简化制造工艺。
根据一些实施方式，存储控制器1306(又称控制器电路)耦合到3D存储装置1304和主机1308，并且被配置为控制3D存储装置1304。例如，存储控制器1306可以被配置为通过字线操作多个沟道结构。存储控制器1306可以管理存储在3D存储装置1304中的数据并与主机1308通信。在一些实施方式中，存储控制器1306被设计用于在低占空比环境中操作，例如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子装置中的其他介质。在一些实施方式中，存储控制器1306被设计用于在高占空比环境SSD中、或用作诸如智能电话、平板电脑、笔记本计算机等移动装置、以及企业存储阵列的数据存储设备的嵌入式多媒体卡(eMMC)中进行操作。存储控制器1306可以被配置为控制3D存储装置1304的操作，例如读取、擦除和编程操作。存储控制器1306还可以被配置为管理关于被存储或将被存储在3D存储装置1304中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储控制器1306还被配置为处理关于从3D存储装置1304读取或写入到3D存储装置1304的数据的纠错码(ECC)。存储控制器1306也可以执行任何其他合适的功能，例如，格式化3D存储装置1304。存储控制器1306可以根据特定的通信协议与外部装置(例如，主机1308)进行通信。例如，存储控制器1306可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储控制器1306和一个或多个3D存储装置1304可以被集成到各种类型的存储装置中，例如，被包括在同一封装中，例如通用闪存(UFS)封装或eMMC封装。也就是说，存储系统1302可以被实施并封装到不同类型的终端电子产品中。在如图14A所示的一个示例中，存储控制器1306和单个3D存储装置1304可以被集成到存储卡1402中。存储卡1402可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等等。存储卡1402还可以包括存储卡连接器1404，其将存储卡1402与主机(例如，图13中的主机1308)电耦合。在另一示例中，如图14B所示，存储控制器1306和多个3D存储装置1304可以被集成到SSD 1406。SSD1406还可以包括将SSD 1406与主机(例如，图13中的主机1308)电耦合的SSD连接器1408。在一些实施方式中，SSD 1406的存储容量和/或操作速度大于存储卡1402的存储容量和/或操作速度。
图7A-7P示出了根据本公开的一些方面的用于形成具有字线拾取结构的3D存储装置的制造工艺。图8A-8C示出了根据本公开的一些方面的用于形成具有字线拾取结构的另一3D存储装置的制造工艺。图9示出了根据本公开的一些实施方式的用于形成具有字线拾取结构的示例性3D存储装置的方法900的流程图。在图7A-7P、图8A-8C和图9中描绘的3D存储装置的示例包括图1-5、图6A和图6B中描绘的3D存储装置100。图7A-7P、图8A-8C和图9将被一起描述。可以理解的是，方法900中所示的操作不是详尽的，并且也可以在任何所示出的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以不同于图9所示的顺序执行。
参考图9，方法900从操作902开始，其中形成包括交错的第一电介质层和第二电介质层的堆叠结构。第一电介质层可以包括氧化硅，并且第二电介质层可以包括氮化硅。在一些实施方式中，为了形成堆叠结构，第一电介质层和第二电介质层交替沉积在衬底上方。衬底可以是硅衬底。
如图7A所示，在硅衬底702上方形成包括多对第一电介质层706和第二电介质层708的堆叠结构704(又称为堆叠牺牲层)。根据一些实施方式，堆叠结构704包括垂直交错的第一电介质层706和第二电介质层708。第一和第二电介质层706和708可以交替地沉积在硅衬底702上方，以形成堆叠结构704。在一些实施方式中，每个第一电介质层706包括氧化硅层，并且每个第二电介质层708包括氮化硅层。堆叠结构704可以通过一种或多种薄膜沉积工艺形成，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
方法900进行到操作904，如图9所示，其中在堆叠结构的第一区域中形成延伸穿过第一电介质层和第二电介质层的沟道结构。在一些实施方式中，为了形成沟道结构，形成垂直延伸穿过堆叠结构的沟道孔，并在沟道孔的侧壁之上依次形成存储器层和沟道层。在一些实施方式中，为了形成沟道结构，形成垂直延伸穿过堆叠结构的沟道孔，并在沟道孔的侧壁之上依次形成高k栅极电介质层、存储器层和沟道层。在一些实施方式中，在形成沟道结构的同一工艺中，在堆叠结构的第二区域中形成延伸穿过第一电介质层和第二电介质层的虚设沟道结构。也就是说，可以分别穿过堆叠结构的第一区域和第二区域中的第一电介质层和第二电介质层同时形成沟道结构和虚设沟道结构。
如图7B所示，沟道结构714可以形成在堆叠结构704的核心阵列区域701中，例如，对应于图1-3中的堆叠结构201的核心阵列区域101。为了形成每个沟道结构714，如图7A所示，可以首先在核心阵列区域701中形成沟道孔710，其是垂直延伸穿过堆叠结构704的开口。在一些实施方式中，形成多个开口，使得每个开口成为用于在后面的工艺中生长单个沟道结构714的位置。在一些实施方式中，用于形成沟道结构714的沟道孔710的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深度离子反应蚀刻(DRIE)。
如图7B所示，存储器层(包括阻挡层、存储层和隧穿层)和沟道层以此顺序沿沟道孔710的侧壁和底表面依次形成，例如，对应于图6A所示的示例。在一些实施方式中，首先沿沟道孔710的侧壁和底表面沉积存储器层，并且然后在存储器层之上沉积半导体沟道。阻挡层、存储层和隧穿层可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)按此顺序依次沉积，以形成存储器层。然后可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在存储器层的隧穿层之上沉积诸如多晶硅的半导体材料来形成沟道层。在一些实施方式中，依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)以形成沟道结构714的存储器层和沟道层。
在一些实施方式中，在形成存储器层之前形成高k栅极电介质层。即，高k栅极电介质层、存储器层(包括阻挡层、存储层和隧穿层)和沟道层可以按此顺序沿沟道孔710的侧壁和底表面依次形成，例如，对应于图6B中所示的示例。在一些实施方式中，首先沿沟道孔710的侧壁和底表面沉积高k栅极电介质层，然后在高k栅极电介质层之上沉积存储器层，并且然后在存储器层之上沉积半导体沟道。可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积诸如氧化铝的高k电介质材料来形成高k栅极电介质层。阻挡层、存储层和隧穿层可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)按此顺序依次沉积在高k栅极电介质层之上，以形成存储器层。然后可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在存储器层的隧穿层之上沉积诸如多晶硅的半导体材料来形成沟道层。在一些实施方式中，随后沉积氧化铝层、第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成沟道结构714的高k栅极电介质层、存储器层和沟道层。
在一些实施方式中，如图7B所示，可以在形成沟道结构714的同一工艺中在堆叠结构704的字线拾取区域703(例如，对应于图1-3中的堆叠结构201的字线拾取区域103)中形成虚设沟道结构716。为了形成每个虚设沟道结构716，如图7A所示，可以通过相同的湿法蚀刻和/或干法蚀刻(例如DRIE)与沟道孔710同时地在字线拾取区域703中形成虚设沟道孔712，它是垂直延伸穿过堆叠结构704的另一个开口。如图7B所示，然后可以通过沉积存储器层(包括阻挡层、存储层和隧穿层)和沟道层、或高k栅极电介质层、存储器层(包括阻挡层、存储层和隧穿层)和沟道层的相同的薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)，与沟道孔714同时地形成虚设沟道结构716。可以理解的是，在一些示例中，虚设沟道结构716可以在与沟道结构714分开的工艺中形成。
如图7C所示，在堆叠结构704的核心阵列区域701上形成DSG层718和停止层721。DSG层718可以包括半导体层，例如多晶硅层，并且停止层721可以包括氮化硅层。DSG层718和停止层721可以使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)依次沉积在堆叠结构704的核心阵列区域701上，而不在字线拾取区域703上。可以形成DSG沟道结构719，其垂直延伸穿过DSG层718和停止层721以与沟道结构714(但不包括虚设沟道结构716)的上端接触，如图7C所示。为了形成DSG沟道结构719，可以穿过DSG层718和停止层721蚀刻出DSG孔以分别暴露沟道结构714的上端，并且可以使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将间隔体(例如具有氧化硅)和半导体层(例如具有多晶硅)依次沉积到DSG孔中，以填充DSG孔。
方法900进行到操作906，如图9所示，其中例如通过栅极替换工艺将堆叠结构的第一区域中的第二电介质层的全部和第二区域中的第二电介质层的部分替换成导电层。导电层可以包括金属。图10A是根据本公开的一些方面的用于栅极替换的方法906的流程图。在操作1002处，形成延伸穿过第一电介质层和第二电介质层并跨越堆叠结构的第一区域和第二区域的缝隙。在一些实施方式中，该缝隙也垂直延伸穿过局部接触层。
如图7D所示，缝隙720是垂直延伸穿过堆叠结构704的停止层721、DSG层718以及第一电介质层706和第二电介质层708(又称为堆叠牺牲层)直至硅衬底702的开口。缝隙720也可以在x方向(字线方向)上横向延伸跨越核心阵列区域701和字线拾取区域703，例如，对应于图1中的缝隙结构108。在一些实施方式中，用于形成缝隙720的制造工艺包括第一电介质层706和第二电介质层708的湿法蚀刻和/或干法蚀刻，例如DRIE。穿过堆叠结构704的蚀刻工艺可以不在硅衬底702的顶表面处停止，并且可以继续蚀刻硅衬底702的部分以确保缝隙720一直垂直延伸穿过堆叠结构704的所有的第一电介质层706和第二电介质层708。
在操作1004，覆盖堆叠结构的第一区域中的缝隙。如图7E所示，核心阵列区域701中的缝隙720的部分被牺牲层724所覆盖。在一些实施方式中，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将与第一电介质层706和第二电介质层708不同的牺牲层724(例如多晶硅层或碳层)沉积到缝隙720中，以至少部分地填充缝隙720(覆盖缝隙720中暴露的第一电介质层706和第二电介质层708)。然后可以使用光刻和湿法蚀刻和/或干法蚀刻对牺牲层724进行图案化，以去除字线拾取区域703中的牺牲层724的部分，仅留下核心阵列区域701中的牺牲层724的部分，以仅覆盖核心阵列区域701中的缝隙720的部分。
在操作1006，通过堆叠结构的第二区域中的缝隙去除堆叠结构的第二区域中的第二电介质层的部分。如图7E所示，通过湿法蚀刻去除字线拾取区域703的导电部分729中的第二电介质层708的部分以形成横向凹陷726，使字线拾取区域703的电介质部分727中的第二电介质层708的剩余部分保持完整。在一些实施方式中，通过经由字线拾取区域703中的缝隙720的未被牺牲层724覆盖的部分施加湿法蚀刻剂对第二电介质层708的部分进行湿法蚀刻，创建了在第一电介质层706之间交错的横向凹陷726。湿法蚀刻剂可以包括磷酸，其用于蚀刻包括氮化硅的第二电介质层708。在一些实施方式中，控制蚀刻速率和/或蚀刻时间，以仅去除导电部分729中的第二电介质层708的部分，而使第二电介质层708的剩余部分完整地留在电介质部分727中。通过控制蚀刻时间，湿法蚀刻剂不会一直行进以完全去除字线拾取区域703中的第二电介质层708，从而在字线拾取区域703中定义了两个部分——去除了第二电介质层708的电介质部分709，以及保留第二电介质层708的电介质部分727。如图7E所示，由于核心阵列区域701中的缝隙720的部分被牺牲层724覆盖，该牺牲层对用于去除第二电介质层708的蚀刻剂是耐受的，因此在操作1006处所有的第二电介质层708在核心阵列区域701中保持完整。
在操作1008，打开堆叠结构的第一区域中的缝隙。如图7F所示，通过去除牺牲层724(如图7E所示)来重新打开核心阵列区域701中的缝隙720的部分，以暴露第一电介质层706和第二电介质层708(如图7E所示)。在一些实施方式中，例如使用用于蚀刻具有多晶硅的牺牲层724的氢氧化钾(KOH)从核心阵列区域701中的缝隙720的部分中选择性地蚀刻掉牺牲层724，以打开核心阵列区域701中的缝隙720的部分。
在操作1010，覆盖堆叠结构的第二区域中的缝隙。如图7F所示，通过牺牲层728覆盖字线拾取区域703中的横向凹陷726(如图7E所示)和缝隙720的部分。在一些实施方式中，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将与第一电介质层706和第二电介质层708不同的牺牲层728(例如多晶硅层或碳层)沉积到横向凹陷726和缝隙720中，以至少部分地填充缝隙720(覆盖暴露的第一电介质层706和第二电介质层708)。然后可以使用光刻和湿法蚀刻和/或干法蚀刻对牺牲层728进行图案化，以去除核心阵列区域701中的牺牲层728的部分，仅留下字线拾取区域703中的牺牲层728的部分，以仅覆盖字线拾取区域703中的横向凹陷726和缝隙720的部分，但不覆盖核心阵列区域701。可以理解的是，横向凹陷726可以被认为是字线拾取区域703中的缝隙720的部分。因此，即使只有横向凹陷726被牺牲层728完全或部分填充(例如，如图7F所示)，字线拾取区域703中的缝隙720的部分仍可以被认为是被覆盖的。
在操作1012，通过堆叠结构的第一区域中的缝隙来去除堆叠结构的第一区域中的第二电介质层的全部。如图7F所示，通过湿法蚀刻完全去除核心阵列区域701中的第二电介质层708的全部(如图7E所示)，以形成横向凹陷730。在一些实施方式中，通过经由核心阵列区域701中的未被牺牲层728覆盖的缝隙720的部分施加湿法蚀刻剂来对第二电介质层708进行湿法蚀刻，从而创建了在第一电介质层706之间交错的横向凹陷730。湿法蚀刻剂可以包括磷酸，其用于蚀刻包括氮化硅的第二电介质层708。在一些实施方式中，控制蚀刻速度和/或蚀刻时间，以确保核心阵列区域701中的第二电介质层708的全部被完全蚀刻掉。如图7F所示，由于字线拾取区域703中的缝隙720的部分被牺牲层728覆盖，该牺牲层728对用于去除第二电介质层708的蚀刻剂是耐受的，所以在操作1012处，字线拾取区域703的电介质部分727中的第二电介质层708的剩余部分保持完整。
在操作1014，打开堆叠结构的第二区域中的缝隙。如图7G所示，通过去除牺牲层728(如图7F所示)来重新打开字线拾取区域703中的缝隙720的部分，以暴露字线拾取区域703中的第一电介质层706和第二电介质层708的剩余部分。在一些实施方式中，例如使用用于蚀刻具有多晶硅的牺牲层728的KOH从字线拾取区域703中的缝隙720的部分中选择性地蚀刻掉牺牲层728，以打开字线拾取区域703中的缝隙720(和横向凹陷726)的部分。
在操作1016，通过缝隙在堆叠结构的第一区域和第二区域沉积导电层。如图7H所示，通过缝隙720将导电层732沉积到核心阵列区域701以及字线拾取区域703的导电部分729中的横向凹陷730和726(如图7G所示)中。在沟道结构714中没有形成高k栅极电介质层的一些实施方式中，在导电层732之前将高k栅极电介质层733沉积到横向凹陷726和730中，使得导电层732被沉积在高k栅极电介质层733上并被高k栅极电介质层733包围，例如，对应于图6A中所示的示例。在沟道结构714中形成高k栅极电介质层的一些实施方式中，没有在导电层732之前将高k栅极电介质层沉积到横向凹陷726和730中，使得导电层732沉积在第一电介质层706上并被第一电介质层706包围，例如，对应于图6B所示的示例。可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)来沉积诸如金属层的导电层732。
如上所述，可以通过部分覆盖核心阵列区域101或字线拾取区域103中的缝隙720来分别在核心阵列区域101和字线拾取区域103中执行第二电介质层708(堆叠牺牲层，例如具有氮化硅)的去除，以允许以不同的范围去除第二电介质层708(例如，在核心阵列区域101中完全去除，在字线拾取区域103中部分去除)。在上文关于图10A所述的栅极替换工艺中，首先在字线拾取区域703中、并且然后在核心阵列区域701中执行第二电介质层708的去除。可以理解的是，在另一栅极替换工艺中，可以首先在核心阵列区域701中、并且然后在字线拾取区域703中执行第二电介质层708的去除，例如，如图8A-8C和图10B所示。图10B是根据本公开的一些方面的用于另一栅极替换的方法906的流程图。在操作1002，形成延伸穿过第一电介质层和第二电介质层并跨越堆叠结构的第一区域和第二区域的缝隙。在一些实施方式中，该缝隙也垂直延伸穿过局部接触层。
如图7D所示，缝隙720是垂直延伸穿过堆叠结构704的停止层721、DSG层718、第一电介质层706和第二电介质层708直至硅衬底702的开口。缝隙720也可以在x方向(字线方向)上横向延伸跨越核心阵列区域701和字线拾取区域703，例如，对应于图1中的缝隙结构108。在一些实施方式中，用于形成缝隙720的制造工艺包括第一电介质层706和第二电介质层708的湿法蚀刻和/或干法蚀刻，例如DRIE。穿过堆叠结构704的蚀刻工艺可以不在硅衬底702的顶表面处停止，并且可以继续蚀刻硅衬底702的部分以确保缝隙720一直垂直延伸穿过堆叠结构704的所有的第一电介质层706和第二电介质层708。
在操作1005，覆盖堆叠结构的第二区域中的缝隙。如图8A所示，字线拾取区域703中的缝隙720的部分被牺牲层802覆盖。在一些实施方式中，与第一电介质层706和第二电介质层708不同的牺牲层802(例如多晶硅层或碳层)使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)沉积到缝隙720中，以至少部分地填充缝隙720(覆盖缝隙720中的暴露的第一电介质层706和第二电介质层708)。然后可以使用光刻和湿法蚀刻和/或干法蚀刻对牺牲层802进行图案化，以去除核心阵列区域701中的牺牲层802的部分，仅留下字线拾取区域703中的牺牲层802的部分，以仅覆盖字线拾取区域703中的缝隙720的部分。
在操作1007，通过堆叠结构的第一区域中的缝隙去除堆叠结构的第一区域中的所有第二电介质层。如图8B所示，核心阵列区域701中的所有第二电介质层708(如图8A所示)通过湿法蚀刻被完全去除，以形成横向凹陷730。在一些实施方式中，通过经由核心阵列区域701中的未被牺牲层802覆盖的缝隙720的部分施加湿法蚀刻剂而对第二电介质层708进行湿法蚀刻，从而创建了在第一电介质层706之间交错的横向凹陷730。湿法蚀刻剂可以包括磷酸，其用于蚀刻包括氮化硅的第二电介质层708。在一些实施方式中，控制蚀刻速度和/或蚀刻时间，以确保核心阵列区域701中的第二电介质层708的全部都被完全蚀刻掉。如图8B所示，由于字线拾取区域703中的缝隙720的部分被牺牲层802覆盖，该牺牲层802对用于去除第二电介质层708的蚀刻剂是耐受的，所以在操作1007处，字线拾取区域703中的第二电介质层708保持完整。
在操作1009，打开堆叠结构的第二区域中的缝隙。如图8C所示，通过去除牺牲层802(如图8B所示)来重新打开字线拾取区域703中的缝隙720的部分，以暴露字线拾取区域703中的第一电介质层706和第二电介质层708。在一些实施方式中，例如使用用于蚀刻具有多晶硅的牺牲层802的KOH从字线拾取区域703中的缝隙720的部分中选择性地蚀刻掉牺牲层802，以打开字线拾取区域703中的缝隙720的部分。
在操作1013，通过堆叠结构的第二区域中的缝隙去除堆叠结构的第二区域中的第二电介质层的部分。如图8C所示，通过湿法蚀刻去除字线拾取区域703的导电部分729中的第二电介质层708的部分以形成横向凹陷726，使字线拾取区域703的电介质部分727中的第二电介质层708的剩余部分保持完整。在一些实施方式中，通过经由字线拾取区域703中的缝隙720的部分施加湿法蚀刻剂而对第二电介质层708进行湿法蚀刻，从而创建了在第一电介质层706之间交错的横向凹陷726。湿法蚀刻剂可以包括磷酸，其用于蚀刻包括氮化硅的第二电介质层708。在一些实施方式中，控制蚀刻速度和/或蚀刻时间，以仅去除导电部分729中的第二电介质层708的部分，而将第二电介质层708的剩余部分完整地留在电介质部分727中。通过控制蚀刻时间，湿法蚀刻剂不会一直行进以完全去除字线拾取区域703中的第二电介质层708，从而在字线拾取区域703中限定出两个部分——其中去除了第二电介质层708的导电部分729以及其中保留了第二电介质层708的电介质部分727。如图8C所示，由于核心阵列区域701中的所有第二电介质层708已经在操作1007被去除，在操作1013处可能不需要覆盖核心阵列区域701中的缝隙720的部分。
在操作1016，通过堆叠结构的第一区域和第二区域中的缝隙沉积导电层。如图7H所示，通过缝隙720将导电层732沉积到核心阵列区域701以及字线拾取区域703的导电部分729中的横向凹陷730和726(如图8C所示)中。在沟道结构714中没有形成高k栅极电介质层的一些实施方式中，高k栅极电介质层733在导电层732之前被沉积到横向凹陷726和730中，使得导电层732被沉积在高k栅极电介质层733上并被高k栅极电介质层733包围，例如，对应于图6A中所示的示例。在沟道结构714中形成了高k栅极电介质层的一些实施方式中，高k栅极电介质层没有在导电层732之前被沉积到横向凹陷726和730中，使得导电层732沉积在第一电介质层706上并被第一电介质层706包围，例如，对应于图6B所示的示例。可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积诸如金属层的导电层732。
在上文关于图10A和图10B所述的栅极替换工艺之后，堆叠结构704可以被重新限定成两个堆叠结构——在核心阵列区域701以及字线拾取区域703的导电部分729中的包括交错的导电层732和第一电介质层706的导电堆叠结构，以及在字线拾取区域703的电介质部分727中的包括交错的第一电介质层706和第二电介质层708的剩余部分的电介质堆叠结构。也就是说，根据一些实施方式，堆叠结构704的核心阵列区域701中的第二电介质层708的全部和字线拾取区域703中的第二电介质层708的部分被替换成导电层732。此外，在一些示例中，由于在栅极替换工艺期间字线拾取区域703的电介质部分727中的电介质堆叠结构保持完整(不去除其中的第二电介质层708的剩余部分)，因而可能不需要在字线拾取区域703的电介质部分727中形成虚设沟道结构716，以便在去除第二电介质层708时提供机械支撑。
参考图9，方法900进行到操作908，如图9所示，其中形成穿过堆叠结构的第二区域中的第一电介质层和第二电介质层的剩余部分延伸到不同的深度的字线拾取结构，使得字线拾取结构分别电连接到堆叠结构的第二区域中的导电层。
在一些实施方式中，在形成字线拾取结构之前，在缝隙中形成第一间隔体。如图7I所示，在缝隙720中形成缝隙间隔体737(如图7H所示)，以形成缝隙结构734，该缝隙结构垂直延伸穿过堆叠结构704的交错导电层732和第一电介质层706，并横向跨越核心阵列区域701和字线拾取区域703的导电部分729。可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)将电介质沉积到缝隙720中而形成缝隙间隔体737。在一些实施方式中，导电材料(例如，作为源极触点)在缝隙间隔体737之后被沉积到缝隙720中，作为缝隙结构734的部分。
在一些实施方式中，为了形成字线拾取结构，形成穿过堆叠结构的第二区域中的第一电介质层和第二电介质层的剩余部分延伸到不同的深度的字线拾取开口，以分别暴露堆叠结构的第二区域中的第二电介质层的剩余部分。如图7J所示，开口736垂直延伸穿过字线拾取区域703的电介质部分727中的电介质堆叠结构的若干对的第一和第二电介质层706和708。在一些实施方式中，形成多个开口736，该开口延伸穿过电介质部分727中的不同数量的第一和第二电介质层706和708对，停在不同的深度处，例如，对应于图4中所示的示例。开口736可以使用切削工艺形成。如本文所使用的，“切削”工艺是通过多个蚀刻周期来增加延伸穿过包括交错的第一和第二电介质层的电介质堆叠结构的一个或多个开口的深度的工艺。每个蚀刻周期可以包括一种或多种干法蚀刻和/或湿法蚀刻工艺，其蚀刻一对第一和第二电介质层，即将深度减少一个电介质层对。切削工艺的目的是在不同的深度做出多个开口736。因此，取决于开口736的数量，可能需要一定数量的切削工艺，以及若干切削掩模。可以理解的是，切削掩模的数量、切削掩模的顺序、每个切削掩模的设计(例如，开口的数量和图案)和/或由每个切削工艺减少的深度(例如，蚀刻周期的数量)可能影响在切削工艺后的每个开口736的具体深度。对切削工艺的详细描述可以参考2022年5月22日提交的美国专利申请No.16/881,168和2022年5月22日提交的美国专利申请No.16/881,339，通过引用将这两份专利申请的全部内容并入本文中。
可以理解的是，由于不同材料的蚀刻特性，通过包括交错的第一和第二电介质层(例如，氧化硅和氮化硅)的电介质堆叠结构，而不是包括交错的导电层和电介质层(例如，金属和氧化硅)的导电堆叠结构，可以更容易地执行切削工艺。因此，根据一些实施方式，在字线拾取区域703的电介质部分727中的栅极替换工艺之后留下的电介质堆叠结构适合于使用切削工艺形成用于不同深度的字线拾取结构的开口736。
在一些实施方式中，为了形成字线拾取结构，在每个字线拾取开口的侧壁和底部上形成第二间隔体。如图7K所示，在开口736的侧壁和底表面上形成接触间隔体738，从而覆盖从开口736的侧壁暴露的第一电介质层706和第二电介质层708。在一些实施方式中，接触间隔体738通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在开口736的侧壁和底表面之上沉积诸如氧化硅的电介质材料而形成。
在一些实施方式中，为了形成字线拾取结构，去除字线拾取开口的底部上的第二间隔体以暴露第二电介质层的剩余部分的相应部分。如图7L所示，例如通过干法蚀刻去除开口736的底表面上的接触间隔体738的部分，以暴露字线拾取区域703的电介质部分727中的第二电介质层708的部分。在一些实施方式中，控制RIE的蚀刻速率、方向和/或持续时间以仅蚀刻开口736的底表面上而不是侧壁上的接触间隔体738的部分，即，在z方向上“冲压”穿过接触间隔体738以仅从底部暴露对应的第二电介质层708，而不从侧壁暴露其他的第二电介质层708。
在一些实施方式中，为了形成字线拾取结构，通过字线拾取开口将堆叠结构的第二区域中的第二电介质层的剩余部分的部分分别替换为互连线，使得互连线分别与堆叠结构的第二区域中的导电层接触。在一些实施方式中，为了用互连线替换第二电介质层的部分，通过字线拾取开口蚀刻第二电介质层的剩余部分的暴露部分以暴露堆叠结构的第二区域中的相应的导电层，并且通过字线拾取开口沉积相应的互连线以与堆叠结构的第二区域中的暴露的相应的导电层接触。
如图7M所示，通过湿法蚀刻去除从开口736的底部暴露的第二电介质层708的部分以形成横向凹陷740，使字线拾取区域703的电介质部分727中的处于同一层级的第二电介质层708的剩余部分以及处于其他层级的其他第二电介质层708保持完整。横向凹陷740可以暴露字线拾取区域703的导电部分729中的处于同一层级的对应导电层732。在一些实施方式中，通过经由开口736施加湿法蚀刻剂而对第二电介质层708的部分进行湿法蚀刻，从而创建了夹在两个第一电介质层706之间的横向凹陷740。湿法蚀刻剂可以包括磷酸，其用于蚀刻包括氮化硅的第二电介质层708。在一些实施方式中，控制蚀刻速率和/或蚀刻时间，以仅去除第二电介质层708的部分，该部分足以暴露导电部分729中的处于同一层级的对应的导电层732。通过控制蚀刻时间，湿法蚀刻剂不会一直行进以完全去除电介质部分727中的第二电介质层708。结果，可能不需要在字线拾取区域703的电介质部分727中形成虚设沟道结构716，以便在去除第二电介质层708时提供机械支持。如图7M所示，由于开口736的侧壁仍然被接触间隔体738(例如氧化硅)覆盖，该接触间隔体738对用于去除第二电介质层708(例如氮化硅)的蚀刻剂是耐受的，因此其他层级处的第二电介质层708在电介质部分727中保持完整。
在高k栅极电介质层733形成为包围导电层732、而不是在沟道结构714中的一些实施方式中，如图7N所示，一旦从开口736蚀刻了第二电介质层708的暴露部分，在同一层级处的包围对应导电层732的对应高k栅极电介质层733被暴露。然后，可以例如使用湿法蚀刻来蚀刻对应的高k栅极电介质层733的暴露部分，以暴露同一层级处的对应的导电层732。可以理解的是，在高k栅极电介质层733形成在沟道结构714中、而不是包围导电层732的一些示例中，高k栅极电介质层733的蚀刻可以被跳过，因为第二电介质层708的蚀刻可以直接暴露同一层级处的对应的导电层732。
如图7O所示，通过经由开口736沉积导电层以填充横向凹陷740而形成互连线743。可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)来沉积诸如金属层的导电层。可以控制沉积速率和/或持续时间以确保互连线743可以与处于与横向凹陷740相同的层级上的暴露的对应的导电层732接触。换句话说，在字线拾取区域703的电介质部分727中，从对应开口736的底部暴露的第二电介质层708可以被部分地替换为对应的互连线743，而电介质部分727中的其他层级处的其他的第二电介质层708保持完整。
在一些实施方式中，为了形成字线拾取结构，在字线拾取开口中形成分别与互连线接触的垂直触点。如图7O所示，垂直触点742形成在开口736的侧壁上，并与互连线743接触。通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)将导电层不仅沉积到横向凹陷740中，而且还沉积到开口736的侧壁和底表面上，可以在形成互连线743的相同工艺中形成垂直触点742。
在一些实施方式中，为了形成字线拾取结构，在形成相应的垂直触点之后在字线拾取开口中形成填充物。如图7P所示，在开口736中形成填充物744(如图7O所示)，以完全或部分地填充开口736。可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积诸如电介质层的填充物744。可以通过使用化学机械抛光(CMP)来去除用于形成垂直触点742和填充物744的导电层和电介质层的多余部分。
如上所述，用于形成具有字线拾取结构的3D存储装置的制造工艺涉及两个主要工艺——栅极替换和字线拾取结构形成。在方法900中，在字线拾取结构形成工艺之前执行栅极替换工艺。可以理解的是，在其他示例中，栅极替换工艺可以在字线拾取结构形成工艺之后执行。例如，图11A-11L示出了根据本公开的一些方面的用于形成具有字线拾取结构的3D存储装置的另一种制造工艺。图12示出了根据本公开的一些实施方式的用于形成具有字线拾取结构的示例性3D存储装置的另一方法1200的流程图。图11A-11L和图12中描绘的3D存储装置的示例包括图1-5、图6A和图6B中描绘的3D存储装置100。图11A-11L和图12将被一起描述。可以理解的是，方法1200中所示的操作不是详尽的，并且也可以在任何所示出的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或以不同于图12所示的顺序执行。
参考图12，方法1200从操作1202开始，其中形成包括交错的第一电介质层和第二电介质层的堆叠结构。第一电介质层可以包括氧化硅，并且第二电介质层可以包括氮化硅。在一些实施方式中，为了形成堆叠结构，第一电介质层和第二电介质层交替沉积在衬底上方。该衬底可以是硅衬底。
如图11A所示，在硅衬底702上方形成包括多对第一电介质层706和第二电介质层708的堆叠结构704(又称为堆叠牺牲层)。根据一些实施方式，堆叠结构704包括垂直交错的第一电介质层706和第二电介质层708。第一和第二电介质层706和708可以交替地沉积在硅衬底702上方以形成堆叠结构704。在一些实施方式中，每个第一电介质层706包括氧化硅层，并且每个第二电介质层708包括氮化硅层。可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成堆叠结构704。
方法1200进行到操作1204，如图12所示，其中在堆叠结构的第一区域中形成延伸穿过第一电介质层和第二电介质层的沟道结构。在一些实施方式中，为了形成沟道结构，形成垂直延伸穿过堆叠结构的沟道孔，并在沟道孔的侧壁之上依次形成高k栅极电介质层、存储器层和沟道层。在一些实施方式中，在形成沟道结构的同一工艺中，在堆叠结构的第二区域中形成延伸穿过第一电介质层和第二电介质层的虚设沟道结构。也就是说，可以分别穿过堆叠结构的第一区域和第二区域中的第一电介质层和第二电介质层同时形成沟道结构和虚设沟道结构。
如图11A所示，可以在堆叠结构704的核心阵列区域701中形成沟道结构1102，例如，对应于图1-3中的堆叠结构201的核心阵列区域101。为了形成每个沟道结构1102，可以首先在核心阵列区域701中形成沟道孔，其是垂直延伸穿过堆叠结构704的开口。在一些实施方式中，形成多个开口，使得每个开口成为用于在后面的工艺中生长个体沟道结构1102的位置。在一些实施方式中，用于形成沟道结构1102的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。
如图11A所示，高k栅极电介质层、存储器层(包括阻挡层、存储层和隧穿层)和沟道层可以按此顺序沿着沟道孔的侧壁和底表面依次形成，例如，对应于图6B中所示的示例。在一些实施方式中，首先沿着沟道孔的侧壁和底表面沉积高k栅极电介质层，然后在高k栅极电介质层之上沉积存储器层，并且然后在存储器层之上沉积半导体沟道。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积诸如氧化铝的高k电介质材料来形成高k栅极电介质层。阻挡层、存储层和隧穿层可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)按此顺序依次沉积在高k栅极电介质层之上，以形成存储器层。然后可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在存储器层的隧穿层之上沉积诸如多晶硅的半导体材料来形成沟道层。在一些实施方式中，依次沉积氧化铝层、第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)以形成沟道结构1102的高k栅极电介质层、存储器层和沟道层。
在一些实施方式中，如图11A所示，可以在形成沟道结构1102的同一工艺中在堆叠结构704的字线拾取区域703(例如，对应于图1-3中的堆叠结构201的字线拾取区域103)中形成虚设沟道结构1104。为了形成每个虚设沟道结构1104，可以通过相同的湿法蚀刻和/或干法蚀刻(例如DRIE)与用于沟道结构1102的沟道孔同时地在字线拾取区域703中形成虚设沟道孔，该沟道孔是垂直延伸穿过堆叠结构704的另一开口。如图11A所示，然后可以通过沉积高k栅极电介质层、存储器层(包括阻挡层、存储层和隧穿层)和沟道层的相同的薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)与沟道结构1102同时地形成虚设沟道结构1104。可以理解的是，在一些示例中，虚设沟道结构1104可以在与沟道结构1102分开的工艺中形成。
如图11A所示，DSG层718和停止层721形成在堆叠结构704的核心阵列区域701上。DSG层718可以包括半导体层，例如多晶硅层，并且停止层721可以包括氮化硅层。DSG层718和停止层721可以使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺依次沉积在堆叠结构704的核心阵列区域701上，而不沉积在字线拾取区域703上。可以形成DSG沟道结构719，其垂直延伸穿过DSG层718和停止层721以与沟道结构1102的上端接触，但不与虚设沟道结构1104接触，如图11A所示。为了形成DSG沟道结构719，可以穿过DSG层718和停止层721蚀刻DSG孔以分别暴露沟道结构1102的上端，并且可以使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将间隔体(例如，具有氧化硅)和半导体层(例如，具有多晶硅)依次沉积到DSG孔中，以填充DSG孔。
方法1200进行到操作1206，如图12所示，其中形成穿过堆叠结构的第二区域中的第一电介质层和第二电介质层延伸到不同的深度的字线拾取结构。
在一些实施方式中，为了形成字线拾取结构，形成穿过堆叠结构的第二区域中的第一电介质层和第二电介质层延伸到不同的深度的字线拾取开口，以分别暴露堆叠结构的第二区域中的第二电介质层。如图11B所示，开口1106垂直延伸穿过字线拾取区域703中的堆叠结构704的若干对的第一和第二电介质层706和708。在一些实施方式中，形成多个开口1106，其延伸穿过字线拾取区域703中的不同数量的第一和第二电介质层706和708对，停止在不同的深度，例如，对应于图4中所示的示例。开口1106可以使用与上文关于开口736详细描述的相同的切削工艺来形成。
在一些实施方式中，为了形成字线拾取结构，在每个字线拾取开口的侧壁和底部上形成第二间隔体。如图11C所示，在开口1106的侧壁和底表面上形成接触间隔体1108，从而覆盖从开口1106的侧壁暴露的第一电介质层706和第二电介质层708。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在开口1106的侧壁和底表面之上沉积电介质材料(例如氧化硅)而形成接触间隔体1108。
在一些实施方式中，为了形成字线拾取结构，去除字线拾取开口的底部上的第二间隔体以暴露第二电介质层的相应部分。如图11D所示，例如通过干法蚀刻来去除开口1106的底表面上的接触间隔体1108的部分，以暴露字线拾取区域703中的第二电介质层708的部分。在一些实施方式中，控制RIE的蚀刻速率、方向和/或持续时间以仅蚀刻接触间隔体1108的位于开口1106的底表面上的、而非侧壁上的部分，即，在z方向上“冲压”穿过接触间隔体1108以仅从底部暴露对应的第二电介质层708，而不从侧壁暴露其他的第二电介质层708。
在一些实施方式中，为了形成字线拾取结构，通过字线拾取开口分别将堆叠结构的第二区域中的第二电介质层的部分替换为互连线。在一些实施方式中，为了用互连线替换第二电介质层的部分，通过字线拾取开口蚀刻第二电介质层的剩余部分的暴露部分，并且通过字线拾取开口沉积相应的互连线。
如图11E所示，通过湿法蚀刻去除从开口1106的底部暴露的第二电介质层708的部分以形成横向凹陷1110，使同一层级的第二电介质层708的剩余部分以及其他层级处的其他的第二电介质层708在字线拾取区域703中保持完整。在一些实施方式中，通过经由开口1106施加湿法蚀刻剂来对第二电介质层708的部分进行湿法蚀刻，从而创建了夹在两个第一电介质层706之间的横向凹陷1110。湿法蚀刻剂可以包括磷酸，其用于蚀刻包括氮化硅的第二电介质层708。在一些实施方式中，控制蚀刻速度和/或蚀刻时间，以仅去除第二电介质层708的部分。通过控制蚀刻时间，湿法蚀刻剂不会一直行进以完全去除字线拾取区域703中的第二电介质层708。如图11E所示，由于开口1106的侧壁仍然被接触间隔体1108(例如，氧化硅)覆盖，该接触间隔体1108对用于去除第二电介质层708(例如，氮化硅)的蚀刻剂是耐受的，因而其他层级处的第二电介质层708保持完整。
如图11F所示，通过经由开口736沉积导电层以填充横向凹陷740来形成互连线1113。可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积诸如金属层的导电层。换句话说，从对应开口1106的底部暴露的第二电介质层708可以部分地被替换为字线拾取区域703中的对应互连线1113，而其他层级处的其他第二电介质层708保持完整。
在一些实施方式中，为了形成字线拾取结构，在字线拾取开口中形成分别与互连线接触的垂直触点。如图11F所示，垂直触点1112形成在开口1106的侧壁上，并与互连线1113接触。通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)将导电层不仅沉积到横向凹陷1110中，而且还沉积到开口1106的侧壁和底表面上，可以在形成互连线1113的同一工艺中形成垂直触点1112。
在一些实施方式中，为了形成字线拾取结构，在形成相应的垂直触点之后在字线拾取开口中形成填充物。如图11G所示，在开口1106(图11F所示)中形成填充物1114，以完全或部分地填充开口1106。可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)来沉积诸如电介质层的填充物1114。可以通过使用CMP去除用于形成垂直触点1112和填充物1114的导电层和电介质层的多余部分。
方法1200进行到操作1208，如图12所示，其中例如通过栅极替换工艺将堆叠结构的第一区域中的第二电介质层的全部和第二区域中的第二电介质层的部分替换为导电层，使得导电层分别电连接到堆叠结构的第二区域中的字线拾取结构。导电层可以包括金属。
在一些实施方式中，为了执行栅极置换工艺，在形成字线拾取结构之后形成延伸穿过第一电介质层和第二电介质层并跨越堆叠结构的第一区域和第二区域的缝隙。在一些实施方式中，该缝隙也垂直延伸穿过局部接触层。如图11H所示，缝隙1116是垂直延伸穿过堆叠结构704的停止层721、DSG层718、第一电介质层706和第二电介质层708直到硅衬底702的开口。缝隙1116也可以在x方向(字线方向)上横向延伸跨越核心阵列区域701和字线拾取区域703，例如，对应于图1中的缝隙结构108。在一些实施方式中，用于形成缝隙1116的制造工艺包括第一电介质层706和第二电介质层708的湿法蚀刻和/或干法蚀刻，例如DRIE。通过堆叠结构704的蚀刻工艺可以不在硅衬底702的顶表面处停止，并且可以继续蚀刻硅衬底702的部分以确保缝隙1116一直垂直延伸穿过堆叠结构704的所有的第一电介质层706和第二电介质层708。
在一些实施方式中，为了执行栅极替换工艺，覆盖堆叠结构的第二区域中的缝隙。如图11I所示，字线拾取区域703中的缝隙1116的部分被牺牲层1120所覆盖。在一些实施方式中，使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)将与第一电介质层706和第二电介质层708不同的牺牲层1120(例如，多晶硅层或碳层)沉积到缝隙1116中，以至少部分地填充缝隙1116(覆盖缝隙1116中的暴露的第一电介质层706和第二电介质层708)。然后可以使用光刻和湿法蚀刻和/或干法蚀刻对牺牲层1120进行图案化，以去除核心阵列区域701中的牺牲层1120的部分，仅留下字线拾取区域703中的牺牲层1120的部分，以仅覆盖字线拾取区域703中的缝隙1116的部分。
在一些实施方式中，为了执行栅极替换工艺，通过堆叠结构的第一区域中的缝隙去除堆叠结构的第一区域中的所有的第二电介质层。如图11I所示，通过湿法蚀刻完全去除核心阵列区域701中的所有的第二电介质层708(如图11H所示)，以形成横向凹陷1122。在一些实施方式中，通过经由核心阵列区域701中的未被牺牲层1120覆盖的缝隙1116的部分施加湿法蚀刻剂而对第二电介质层708进行湿法蚀刻，从而创建在第一电介质层706之间交错的横向凹陷1122。湿法蚀刻剂可以包括磷酸，其用于蚀刻包括氮化硅的第二电介质层708。在一些实施方式中，控制蚀刻速率和/或蚀刻时间以确保核心阵列区域701中的所有的第二电介质层708被完全蚀刻掉。如图11I所示，由于字线拾取区域703中的缝隙1116的部分被牺牲层1120覆盖，该牺牲层对用于去除第二电介质层708的蚀刻剂是耐受的，因而字线拾取区域703中的第二电介质层708保持完整。
在一些实施方式中，为了执行栅极替换工艺，打开堆叠结构的第二区域中的缝隙。如图11J所示，通过去除牺牲层1120(如图11I所示)来重新打开字线拾取区域703中的缝隙1116的部分，以暴露字线拾取区域703中的第一电介质层706和第二电介质层708。在一些实施方式中，例如使用用于蚀刻具有多晶硅的牺牲层1120的KOH从字线拾取区域703中的缝隙1116的部分中选择性地蚀刻掉牺牲层1120，以打开字线拾取区域703中的缝隙1116的部分。
在一些实施方式中，为了执行栅极替换工艺，通过堆叠结构的第二区域中的缝隙去除堆叠结构的第二区域中的第二电介质层的部分，以暴露字线拾取结构的互连线。如图11J所示，通过湿法蚀刻去除字线拾取区域703的导电部分729中的第二电介质层708的部分以形成横向凹陷1124，使字线拾取区域703的电介质部分727中的第二电介质层708的剩余部分保持完整。在一些实施方式中，通过经由字线拾取区域703中的1116的部分施加湿法蚀刻剂对第二电介质层708的部分进行湿法蚀刻，从而创建在第一电介质层706之间交错的横向凹陷1124。湿法蚀刻剂可以包括磷酸，其用于蚀刻包括氮化硅的第二电介质层708。在一些实施方式中，控制蚀刻速度和/或蚀刻时间，以仅去除导电部分729中的第二电介质层708的部分，将第二电介质层708的剩余部分完整地留在电介质部分727中。通过控制蚀刻时间，湿法蚀刻剂不会一直行进以完全去除字线拾取区域703中的第二电介质层708，从而在字线拾取区域703中限定出两个部分——其中去除了第二电介质层708的导电部分729，以及其中保留第二电介质层708的电介质部分727。另一方面，控制蚀刻速率和/或蚀刻时间还确保互连线1113被同一层级处的对应的横向凹陷1124暴露。也就是说，可以去除在与互连线1113相同的层级处的第二电介质层708的剩余部分，就足以使互连线1113从对应的横向凹陷1124和缝隙1116中暴露。如图11J所示，由于核心阵列区域701中的所有的第二电介质层708已经被去除，在去除字线拾取区域703中的第二电介质层708的部分时，可能不需要覆盖核心阵列区域701中的缝隙1116的部分。
在一些实施方式中，为了执行栅极替换工艺，通过堆叠结构的第一区域和第二区域中的缝隙沉积导电层，以分别与堆叠结构的第二区域中的字线拾取结构的互连线接触。如图11K所示，导电层1126通过缝隙1116被沉积到核心阵列区域701和字线拾取区域703的导电部分729中的横向凹陷1122和1124(如图11J所示)中。可以理解的是，高k栅极电介质层已经形成在沟道结构1102中，并且可以不在导电层1126之前将高k栅极电介质层沉积到横向凹陷1122和1124中，使得导电层1126沉积在第一电介质层706上并被第一电介质层706包围，例如，对应于图6B中所示的示例。可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积诸如金属层的导电层1126。可以控制沉积速率和/或持续时间以确保与互连线1113处于同一层级的导电层1126与字线拾取区域703中的互连线1113接触。
在上述栅极替换工艺之后，堆叠结构704可以被重新限定成两个堆叠结构——在核心阵列区域701以及字线拾取区域703的导电部分729中的包括交错的导电层732和第一电介质层706的导电堆叠结构，以及在字线拾取区域703的电介质部分727中的包括交错的第一电介质层706和第二电介质层708的剩余部分的电介质堆叠结构。也就是说，根据一些实施方式，核心阵列区域701中的第二电介质层708的全部和堆叠结构704的字线拾取区域703中的第二电介质层708的部分被替换成导电层732。此外，在一些示例中，由于在栅极替换工艺期间，字线拾取区域703的电介质部分727中的电介质堆叠结构保持完整(不去除其中的第二电介质层708的剩余部分)，可能不需要在字线拾取区域703的电介质部分727中形成虚设沟道结构716，以便在去除第二电介质层708时提供机械支撑。
在一些实施方式中，在形成字线拾取结构和栅极替换工艺之后，在缝隙中形成第一间隔体。如图11L所示，在缝隙1116中形成缝隙间隔体1127(如图11K所示)，以形成垂直延伸穿过堆叠结构704的交错的导电层732和第一电介质层706并横向跨越核心阵列区域701和字线拾取区域703的导电部分729的缝隙结构1128。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)将电介质沉积到缝隙1116中而形成缝隙间隔体1127。在一些实施方式中，导电材料(例如，作为源极触点)在缝隙间隔体1127之后被沉积到缝隙1116中，作为缝隙结构1128的部分。
如上文关于图10A和图10B所述，在栅极替换工艺期间，第二电介质层708的去除可以首先在核心阵列区域701中执行，并且然后在字线拾取区域703中执行(例如，在图11I和图11J中所示)，或者反之亦然。因此，关于图11I和图11J所描述的操作可以被替换为关于图7E-7G所描述的类似操作，使得栅极替换工艺可以在字线拾取结构形成工艺之后执行，并且在栅极替换工艺期间，第二电介质层708的去除可以首先在字线拾取区域703中执行，并且然后在核心阵列区域701中执行。在一些实施方式中，为了执行栅极替换工艺，覆盖堆叠结构的第一区域中的缝隙，通过缝隙在堆叠结构的第二区域中去除堆叠结构的第二区域中的第二电介质层的部分，打开堆叠结构的第一区域中的缝隙，覆盖堆叠结构的第二区域中的缝隙，通过堆叠结构的第一区域中的缝隙去除堆叠结构的第一区域中的第二电介质层的全部，打开堆叠结构第二区域中的缝隙，并且通过堆叠结构第一区域和第二区域中的缝隙沉积导电层。
上述对具体实施方式的描述可以很容易地被修改和/或改编以适应于各种应用。因此，根据本文提出的教导和引导，这种改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应受到以上描述的任何示例性实施方式的限制，而应仅根据以下权利要求及其等同物来定义。

Claims (20)

1.一种用于形成三维(3D)存储装置的方法，包括：
形成包括交错的第一电介质层和第二电介质层的堆叠结构；
在所述堆叠结构的第一区域中形成延伸穿过所述第一电介质层和所述第二电介质层的沟道结构；
用导电层替换所述堆叠结构的所述第一区域中的全部的所述第二电介质层和所述堆叠结构的第二区域中的所述第二电介质层的部分；以及
形成穿过所述堆叠结构的所述第二区域中的所述第一电介质层和所述第二电介质层的剩余部分延伸到不同的深度的字线拾取结构，使得所述字线拾取结构分别电连接到所述堆叠结构的所述第二区域中的所述导电层。
2.根据权利要求1所述的方法，还包括：在形成所述沟道结构的同一工艺中，形成延伸穿过所述堆叠结构的所述第二区域中的所述第一电介质层和所述第二电介质层的虚设沟道结构。
3.根据权利要求1或2所述的方法，其中，替换包括在形成所述字线拾取结构之前，形成延伸穿过所述第一电介质层和所述第二电介质层并跨越所述堆叠结构的所述第一区域和所述第二区域的缝隙。
4.根据权利要求3所述的方法，其中，替换还包括：
覆盖所述堆叠结构的所述第二区域中的所述缝隙；
通过所述堆叠结构的所述第一区域中的所述缝隙去除所述堆叠结构的所述第一区域中的全部的所述第二电介质层；
打开所述堆叠结构的所述第二区域中的所述缝隙；
通过所述堆叠结构的所述第二区域中的所述缝隙去除所述堆叠结构的所述第二区域中的所述第二电介质层的所述部分；以及
通过所述堆叠结构的所述第一区域和所述第二区域中的所述缝隙沉积所述导电层。
5.根据权利要求3所述的方法，其中，替换还包括：
覆盖所述堆叠结构的所述第一区域中的所述缝隙；
通过所述堆叠结构的所述第二区域中的所述缝隙去除所述堆叠结构的所述第二区域中的所述第二电介质层的所述部分；
打开所述堆叠结构的所述第一区域中的所述缝隙；
覆盖所述堆叠结构的所述第二区域中的所述缝隙；
通过所述堆叠结构的所述第一区域中的所述缝隙去除所述堆叠结构的所述第一区域中的全部的所述第二电介质层；
打开所述堆叠结构的所述第二区域中的所述缝隙；以及
通过所述堆叠结构的所述第一区域和所述第二区域中的所述缝隙沉积所述导电层。
6.根据权利要求3-5中任一项所述的方法，还包括在形成所述字线拾取结构之前，在所述缝隙中形成第一间隔体。
7.根据权利要求1-6中任一项所述的方法，其中，形成所述字线拾取结构包括：
形成穿过所述堆叠结构的所述第二区域中的所述第一电介质层和所述第二电介质层的所述剩余部分延伸到不同的深度的字线拾取开口，以分别暴露所述堆叠结构的所述第二区域中的所述第二电介质层的所述剩余部分；
通过所述字线拾取开口将所述堆叠结构的所述第二区域中的所述第二电介质层的所述剩余部分分别替换为互连线，使得所述互连线分别与所述堆叠结构的所述第二区域中的所述导电层接触；以及
在所述字线拾取开口中形成分别与所述互连线接触的垂直触点。
8.根据权利要求7所述的方法，其中，形成所述字线拾取结构还包括：
在每个所述字线拾取开口的侧壁和底部上形成第二间隔体；
去除所述字线拾取开口的所述底部上的所述第二间隔体，以暴露所述第二电介质层的所述剩余部分的相应部分；以及
在形成相应的所述垂直触点后，在所述字线拾取开口中形成填充物。
9.根据权利要求8所述的方法，其中，将所述第二电介质层的所述部分替换为所述互连线包括：
通过所述字线拾取开口蚀刻所述第二电介质层的所述剩余部分的暴露部分，以暴露所述堆叠结构的所述第二区域中的相应的导电层；以及
通过所述字线拾取开口沉积相应的所述互连线，以与所述堆叠结构的所述第二区域中的暴露的相应的导电层接触。
10.根据权利要求9所述的方法，其中：
将全部的所述第二电介质层和所述第二电介质层的所述部分替换为所述导电层包括：沉积高介电常数(高k)栅极电介质层，使得所述导电层分别被所述高k栅极电介质层包围；并且
将所述第二电介质层的所述部分替换为所述互连线还包括：
蚀刻所述第二电介质层的所述剩余部分的暴露部分以暴露相应的所述高k栅极电介质层；
蚀刻暴露的所述高k栅极电介质层以暴露相应的所述导电层；以及
沉积相应的所述互连线，以与暴露的相应的所述导电层接触。
11.一种用于形成三维(3D)存储装置的方法，包括：
形成包括交错的第一电介质层和第二电介质层的堆叠结构；
形成延伸穿过所述堆叠结构的第一区域中的所述第一电介质层和所述第二电介质层的沟道结构；
形成穿过所述堆叠结构的第二区域中的所述第一电介质层和所述第二电介质层延伸到不同的深度的字线拾取结构；以及
将所述堆叠结构的所述第一区域中的全部的所述第二电介质层和所述第二区域中的所述第二电介质层的部分替换为导电层，使得所述导电层分别电连接到所述堆叠结构的所述第二区域中的所述字线拾取结构。
12.根据权利要求11所述的方法，还包括在形成所述沟道结构的同一工艺中，形成延伸穿过所述堆叠结构的所述第二区域中的所述第一电介质层和所述第二电介质层的虚设沟道结构。
13.根据权利要求11或12所述的方法，其中，形成所述字线拾取结构包括：
形成穿过所述堆叠结构的所述第二区域中的所述第一电介质层和所述第二电介质层延伸到不同的深度的字线拾取开口，以分别暴露所述堆叠结构的所述第二区域中的所述第二电介质层；
通过所述字线拾取开口将所述堆叠结构的所述第二区域中的所述第二电介质层的部分分别替换为互连线；以及
在所述字线拾取开口中形成分别与所述互连线接触的垂直触点。
14.根据权利要求13所述的方法，其中，形成所述字线拾取结构还包括：
在每个所述字线拾取开口的侧壁和底部上形成第二间隔体；
去除所述字线拾取开口的所述底部上的所述第二间隔体，以暴露所述第二电介质层的相应的部分；以及
在形成相应的所述垂直触点后，在所述字线拾取开口中形成填充物。
15.根据权利要求14所述的方法，其中，将所述第二电介质层的所述部分替换为所述互连线包括：
通过所述字线拾取开口蚀刻所述第二电介质层的暴露部分；以及
通过所述字线拾取开口沉积相应的所述互连线。
16.根据权利要求13-15中任一项所述的方法，其中，将全部的所述第二电介质层和所述第二电介质层的所述部分替换为所述导电层包括：在形成所述字线拾取结构后，形成延伸穿过所述第一电介质层和所述第二电介质层并跨越所述堆叠结构的所述第一区域和所述第二区域的缝隙。
17.根据权利要求16所述的方法，其中，将全部的所述第二电介质层和所述第二电介质层的所述部分替换为所述导电层还包括：
覆盖所述堆叠结构的所述第二区域中的所述缝隙；
通过所述堆叠结构的所述第一区域中的所述缝隙，去除所述堆叠结构的所述第一区域中的全部的所述第二电介质层；
打开所述堆叠结构的所述第二区域中的所述缝隙；
通过所述堆叠结构的所述第二区域中的所述缝隙，去除所述堆叠结构的所述第二区域中的所述第二电介质层的所述部分，以暴露所述字线拾取结构的所述互连线；以及
通过所述堆叠结构的所述第一区域和所述第二区域中的所述缝隙沉积所述导电层，以分别与所述堆叠结构的所述第二区域中的所述字线拾取结构的所述互连线接触。
18.根据权利要求16所述的方法，其中，将全部的所述第二电介质层和所述第二电介质层的所述部分替换为所述导电层还包括：
覆盖所述堆叠结构的所述第一区域中的所述缝隙；
通过所述堆叠结构的所述第二区域中的所述缝隙，去除所述堆叠结构的所述第二区域中的所述第二电介质层的所述部分，以暴露所述字线拾取结构的所述互连线；
打开所述堆叠结构的所述第一区域中的所述缝隙；
覆盖所述堆叠结构的所述第二区域中的所述缝隙；
通过所述堆叠结构的所述第一区域中的所述缝隙，去除所述堆叠结构的所述第一区域中的全部的所述第二电介质层；
打开所述堆叠结构的所述第二区域中的所述缝隙；以及
通过所述堆叠结构的所述第一区域和所述第二区域中的所述缝隙沉积所述导电层，以分别与所述堆叠结构的所述第二区域中的所述字线拾取结构的所述互连线接触。
19.根据权利要求16-18中任一项所述的方法，还包括在将全部的所述第二电介质层和所述第二电介质层的所述部分替换为所述导电层后，在所述缝隙中形成第一间隔体。
20.根据权利要求11-19中任一项所述的方法，其中，形成所述沟道结构包括依次形成高介电常数(高k)栅极电介质层、存储器层和沟道层。
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