CN118284052A - 三维存储器装置及其形成方法 - Google Patents

Abstract

公开了一种用于形成三维(3D)存储器装置的方法。形成包括交替的第一电介质层和第二电介质层的堆叠体结构。在该堆叠体结构的第一区域中形成穿过所述第一电介质层和第二电介质层延伸的沟道结构。采用导电层替代该堆叠体结构的第一区域中的所有第二电介质层和第二区域中的第二电介质层的部分。按照不同深度形成穿过该堆叠体结构的第二区域中的第一电介质层以及第二电介质层的其余部分延伸的字线拾取结构。将第二区域中的第二电介质层的最接近开口的部分转换成不同于第二电介质层的材料的电介质材料。

Description

三维存储器装置及其形成方法

技术领域

本公开涉及三维(3D)存储器装置及其制作方法。

背景技术

通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储器单元缩小到了更小的尺寸。但是，随着存储器单元的特征尺寸接近下限，平面加工和制作技术变得更加困难，而且成本更加高昂。因此，平面存储器单元的存储密度接近上限。

3D存储器架构能够解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制往返于存储器阵列的信号的外围器件。

发明内容

在一个方面中，公开了一种用于形成3D存储器装置的方法。形成包括交替的第一电介质层和第二电介质层的堆叠体结构。第一电介质层包括第一电介质材料，并且第二电介质层包括第二电介质材料。在该堆叠体结构的第一区域中形成穿过所述第一电介质层和第二电介质层延伸的沟道结构。采用导电层替代该堆叠体结构的第一区域中的所有第二电介质层和第二区域中的第二电介质层的部分。按照不同深度形成穿过该堆叠体结构的第二区域中的第一电介质层以及第二电介质层的其余部分延伸的字线拾取结构。每一字线拾取结构沿第二区域中的开口的侧壁延伸。将第二区域中的第二电介质层的最接近开口的部分转换成不同于第二电介质材料的第三电介质材料。

在一些实施方式中，为了形成字线拾取结构，按照不同深度形成穿过该堆叠体结构的第二区域中的第一电介质层以及第二电介质层的其余部分延伸的开口。在开口中的每者的底部处形成互连线，并且所述互连线分别与导电层接触。分别在各开口中形成与所述互连线接触的接触结构。

在一些实施方式中，在形成相应的接触结构之后在所述开口中的每者中形成填充物。

在一些实施方式中，为了形成字线拾取结构，在形成所述开口之后露出的所述第二电介质层的其余部分的至少一些中建立凹陷。采用第三电介质材料覆盖所述凹陷，以形成缓冲部。

在一些实施方式中，在采用第三电介质材料覆盖所述凹陷之后，采用第四电介质材料覆盖所述开口的侧壁，以形成接触间隔体。

在一些实施方式中，第四电介质材料与第三电介质材料相同。

在一些实施方式中，为了形成字线拾取结构，对所述第二电介质层的其余部分进行氧化，以形成缓冲部。

在一些实施方式中，缓冲部是由热氧化或湿法化学氧化之一形成的。

在一些实施方式中，为了形成字线拾取结构，分别对开口中的每者的底部进行蚀刻，以露出第二电介质层的部分。分别去除开口中的每者中的露出的第二电介质层的相应部分，而后在去除部分中形成互连线。

在一些实施方式中，通过干法蚀刻或湿法蚀刻中的至少一者蚀刻开口中的每者的底部。

在另一方面中，一种3D存储器装置包括：堆叠体结构的第一区域，该第一区域包括交替的导电层和第一电介质层；该堆叠体结构的第二区域，该第二区域包括交替的第二电介质层和第一电介质层；以及字线拾取结构，它们每者沿开口的侧壁延伸到该堆叠体结构的第二区域中。覆盖侧壁的缓冲部设置在第二电介质层和字线拾取结构之间。缓冲部的表面沿平行于侧壁的方向具有多个凸起。

在一些实施方式中，接触间隔体形成于缓冲部与所述字线拾取结构之间。

在一些实施方式中，接触间隔体和缓冲部每者包括选自由氧化硅、氮氧化硅以及氧化硅和氮氧化硅的混合物构成的集合的电介质材料。

在一些实施方式中，字线拾取结构中的每者包括：位于字线拾取结构的底部的互连线，所述互连线与导电层之一接触；电耦接至互连线的接触结构；以及填充所述开口的其余部分的填充物。

在一些实施方式中，所述多个凸起中的每者横向对应于该堆叠体结构的第二区域中的第一电介质层之一。

在一些实施方式中，缓冲部是通过薄膜沉积形成的。

在一些实施方式中，所述多个凸起中的每者横向对应于该堆叠体结构的第二区域中的第二电介质层之一。

在一些实施方式中，缓冲部是通过对所述的第二电介质层的其余部分进行氧化而形成的。

在一些实施方式中，接近字线拾取结构的底部的电介质层的厚度小于接近字线拾取结构的顶部的电介质层的厚度。

在一些实施方式中，电介质材料包括原生氧化物层。

在一些实施方式中，开口中的至少一个的侧壁具有侧壁肩状部。

在一些实施方式中，字线拾取结构按照不同深度延伸到堆叠体结构的第二区域中。

在又一方面中，一种系统包括被配置为存储数据的3D存储器装置以及耦接至该3D存储器装置并且被配置为控制该3D存储器装置的存储器控制器。该3D存储器装置包括：堆叠体结构的第一区域，该第一区域包括交替的导电层和第一电介质层；该堆叠体结构的第二区域，该第二区域包括交替的第二电介质层和第一电介质层；以及字线拾取结构，它们每者沿开口的侧壁延伸到该堆叠体结构的第二区域中。覆盖侧壁的缓冲部设置在第二电介质层和字线拾取结构之间。缓冲部的表面沿平行于侧壁的方向具有多个凸起。

在一些实施方式中，该系统进一步包括耦接至该存储器控制器并且被配置为发送或接收数据的主机。

附图说明

被并入本文并形成说明书的部分的附图例示了本公开的各个方面并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

图1示出了根据本公开的一些方面的具有字线拾取结构的3D存储器装置的平面图。

图2示出了根据本公开的一些方面的具有字线拾取结构的3D存储器装置的顶侧透视图。

图3示出了根据本公开的一些方面的具有字线拾取结构的3D存储器装置的放大顶侧透视图。

图4示出了根据本公开的一些方面的具有字线拾取结构的3D存储器装置的截面侧视图。

图5A示出了根据本公开的一些方面的具有字线拾取结构的3D存储器装置的截面侧视图。

图5B示出了根据本公开的一些方面的图5A中所示的3D存储器装置的截面侧视图的部分的放大图。

图6A示出了根据本公开的一些方面的具有字线拾取结构的另一3D存储器装置的截面侧视图。

图6B示出了根据本公开的一些方面的图6A中所示的3D存储器装置的截面侧视图的部分的放大图。

图7A–7H示出了根据本公开的一些方面的用于形成具有字线拾取结构的3D存储器装置的制作过程。

图8A–8G示出了根据本公开的一些方面的用于形成另一具有字线拾取结构的3D存储器装置的制作过程。

图9是根据本公开的一些方面的用于形成具有字线拾取结构的3D存储器装置的方法的流程图。

图10示出了根据本公开的一些方面的具有3D存储器装置的示例性系统的框图。

图11A示出了根据本公开的一些方面的具有3D存储器装置的示例性存储器卡的图示。

图11B示出了根据本公开的一些方面的具有3D存储器装置的示例性固态驱动器(SSD)的图示。

将参考附图描述本公开。

具体实施方式

尽管论述了具体配置和布置，但是应当理解该论述只是为了达到举例说明的目的。照此，可以使用其他配置和布置，而不脱离本公开的范围。而且，还可以在各种各样的其他应用中采用本公开。可以按照未在附图中具体示出的方式对本公开中描述的功能和结构特征做出相互组合、调整和修改，因而这些组合、调整和修改处于本公开的范围内。

一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中使用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。

应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上(over)”的含义，因而“在……上”不仅意味着直接位于某物上，还包含在某物上且其间具有中间特征或层的含义，“在……以上”或者“在……之上”不仅包含在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接位于某物上)。

此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下部”、“以上”、“上部”等，以描述一个元件或特征与其他(多个)元件或(多个)特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。设备可以具有其他取向(旋转90度或者处于其他取向上)，并且可以按照类似方式相应地解释文中采用的空间相对描述词。

如本文所用，“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底顶上的材料可以受到图案化，或者可以保持不受图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由非导电材料构成，诸如玻璃、塑料或者蓝宝石晶圆。

如本文所用，术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构的范围内延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何成对水平平面之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥变表面延伸。衬底可以是层，可以在其内包含一个或多个层，并且/或者可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线路和/或垂直接触部)以及一个或多个电介质层。

在一些3D存储器装置(例如，3D NAND存储器装置)中，用于存储数据的存储器单元在垂直沟道结构中穿过堆叠体结构(例如，存储器堆叠体)垂直堆叠设置。3D存储器装置往往包括形成于堆叠设置存储结构的一侧或多侧(边缘)或者中心处的阶梯结构，从而达到(例如)利用着落在阶梯结构的不同台阶/级上的字线接触部进行字线拾取/引出的目的。往往在形成3D NAND存储器装置的沟道结构的核心阵列区之外的区域(例如，具有阶梯结构的阶梯区)中形成穿过存储器堆叠体的虚设沟道结构，以提供对该堆叠体结构的机械支撑，尤其是在栅极替代工艺期间，该工艺通过跨越该堆叠体结构的核心阵列区和阶梯区的缝隙开口暂时去除该堆叠体结构的一些层。

随着3D NAND存储器装置的存储器单元密度的不断提高，诸如虚设沟道结构、字线接触部、阶梯结构、缝隙开口等的各种结构的集成无论是从器件设计的角度还是从制作工艺的角度来看都已P202102547-PA-CN1

经变得越来越具有挑战性。

此外，在字线拾取结构的形成期间，在字线拾取区域中形成开口。这些开口垂直地延伸到堆叠体结构中。这些开口是采用斩切过程形成的，其采用多个掩模，从而使开口能够抵达堆叠体结构内的不同深度。然而，由于采用各掩模(其间具有缝隙或叠覆)进行多次蚀刻，因此易于在开口中产生侧壁肩状部(例如，图7B中的侧壁肩状部711)。这样的肩状部可能使毗邻开口侧壁中的肩状部区域的电介质层易于在蚀刻之后露出。因而，在去除开口底部的氮化硅并用导电材料替代以形成互连线时，还会去除掉与侧壁毗连的露出电介质层，并用相同的导电材料替代。对侧壁上的电介质层的这一替代可能导致3D NAND存储器装置的字线泄漏和性能劣化。

为了解决上文提及的问题中的一者或多者，本公开介绍了一种解决方案，其保护与肩状部区域毗邻的电介质层，使之免于在蚀刻之后暴露。具体而言，在电介质层的至少一些与开口侧壁之间形成缓冲部。在一些实施方式中，可以通过采用电介质材料覆盖开口的侧壁而额外形成接触间隔体。缓冲部可以具有与接触间隔体相同的电介质材料。缓冲部可以是通过在电介质层中建立横向凹陷并且随后向横向凹陷内沉积电介质材料而形成的。替代性地，缓冲部可以是通过对电介质层进行氧化而形成的。因此，缓冲部的厚度足够大，以保护所述电介质层，使之免于因后续蚀刻而暴露于开口中并被导电层替代。与现有技术相比，根据本公开的3D存储器装置减少或者防止字线拾取结构中的泄漏电流，由此增强3D存储器装置的性能。

图1示出了根据本公开的一些方面的具有字线拾取结构106的3D存储器装置100的平面图。在一些实施方式中，3D存储器装置100是NAND闪速存储器装置，其中，存储器单元是以NAND存储串的阵列的形式提供的。要指出的是，在图1中包含x轴和y轴是为了例示晶圆平面内的两个正交(垂直)方向。x方向是3D存储器装置100的字线方向，y轴方向是3D存储器装置100的位线方向。

如图1中所示，3D存储器装置100可以包括在y方向(位线方向)中布置的通过平行的缝隙结构108(例如，栅极线缝隙(GLS))隔开的一个或多个块102。在3D存储器装置100是NAND闪速存储器装置的一些实施方式中，每一块102是NAND闪速存储器装置的最小可擦除单位。每一块102可以进一步在y方向上包括多个指状物104，这些指状物通过缝隙结构108中的一些具有“H”切口109的缝隙结构108隔开。

如图1中所示，3D存储器装置100可以被至少划分成形成沟道结构110的阵列的核心阵列区101以及形成字线拾取结构106的字线拾取区103。根据一些实施方式，核心阵列区101和字线拾取区103布置在x方向(字线方向)上。应当理解，尽管图1中仅例示了一个核心阵列区101和一个字线拾取区103，但是在其他示例中可以在3D存储器装置100中包含多个核心阵列区101和/或多个字线拾取区103，例如，在x方向上一个字线拾取区103位于两个核心阵列区101之间。还应当理解，图1仅示出了核心阵列区101的与字线拾取区103相邻的部分。

如下文详细所述，字线拾取区103可以包括在y方向上布置的导电部分105和电介质部分107。根据一些实施方式，如图1中所示，字线拾取结构106设置在电介质部分107中，而虚设沟道结构112则设置在字线拾取区103的导电部分105中，以提供机械支撑和/或负载均衡。在一些实施方式中(例如，如图1中所示)，虚设沟道结构112还设置在字线拾取区103的电介质部分107中，例如，在x方向上位于字线拾取结构106之间。在一些实施方式中，虚设沟道结构112不设置在字线拾取区103的电介质部分107中，即仅设置在字线拾取区103的导电部分105中。如图1中所示，3D存储器装置100的每一指状物104可以包括设置在字线拾取区103的电介质部分107中的一行字线拾取结构106。应当理解，字线拾取结构106的布局和布置以及每一字线拾取结构106的形状在不同示例中可以存在变化。

图2示出了根据本公开的一些方面的具有字线拾取结构106的3D存储器装置100的顶侧透视图。图3示出了根据本公开的一些方面的具有字线拾取结构106的3D存储器装置100的放大顶侧透视图。如图2和图3所示，堆叠体结构201可以形成于衬底203上，衬底203可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他适当材料。在一些实施方式中，衬底203包括单晶硅，其为晶圆的在上面制作3D存储器装置100的部分，其具有原本厚度或者被减薄。在一些实施方式中，衬底203包括(例如)多晶硅，其为替代晶圆的在上面制作3D存储器装置100的部分的半导体层。应当指出，在图2和图3中包含x轴、y轴和z轴是为了进一步例示3D存储器装置100中的部件的空间关系。3D存储器装置100的衬底203包括两个在x-y平面内横向延伸的横向表面：位于晶圆正面的能够在上面形堆叠体结构201的顶表面以及位于与晶圆正面相反的背面上的底表面。z轴垂直于x轴和y轴两者。如文中所使用的，当衬底203在z方向(垂直于所述x-y平面的垂直方向)内位于3D存储器装置100的最低平面内时，3D存储器装置100的一个部件(例如，层或器件)是位于另一部件(例如，层或器件)“上”、“以上”还是“以下”是在z方向上相对于该3D存储器装置100的衬底203确定的。在本公开中将通篇采用相同的概念来描述空间关系。

如图3中所示，堆叠体结构201可以包括垂直交替的第一材料层302和不同于第一材料层302的第二材料层304。第一材料层302和第二材料层304可以在垂直方向(例如，z向)上交替。在一些实施方式中，堆叠体结构201可以包括在z方向上垂直堆叠设置的多个材料层对，它们中的每者包括第一材料层302和第二材料层304。堆叠体结构201中的材料层对的数量决定着3D存储器装置100中的存储器单元的数量。

在一些实施方式中，3D存储器装置100是NAND闪速存储器装置并且堆叠体结构201是穿过其形成NAND存储器串的堆叠设置存储结构。如图3中所示，在3D存储器装置100的不同区域/部分中，第二材料层304可以具有不同材料。因而，为了便于对本公开进行描述，堆叠体结构201可以被视为具有若干堆叠体结构，它们具有不同的第二材料层304的材料。在一些实施方式中，核心阵列区101和字线拾取区103的导电部分105包括具有交替的导电层和第一电介质层的导电堆叠体结构。也就是说，堆叠体结构201的第二材料层304可以是核心阵列区101和字线拾取区103的导电部分105中的导电层。在一些实施方式中，字线拾取区103的电介质部分107包括具有交替的第二电介质层和第一电介质层的电介质堆叠体结构。也就是说，堆叠体结构201的第二材料层304可以是位于字线拾取区103的电介质部分107中的第二电介质层。堆叠体结构的第一材料层302在跨越核心阵列区101和字线拾取区103的导电堆叠体结构和电介质堆叠体结构中可以是相同的，即第一电介质层。如下文联系制作工艺更详细描述的，可以通过控制不同区域/部分中的栅极替代工艺的不同程度和范围实现在不同区域/部分中采用第二材料层304的不用材料形成堆叠体结构201。例如，堆叠体结构201可以在核心阵列区101中经历了完整的栅极替代工艺，从而采用导电层替代所有第二电介质层，但是在字线拾取区103中经历了部分栅极替代工艺，从而在导电部分105中采用导电层替代一些第二电介质层，但是留下电介质部分107中的其余第二电介质层。

在一些实施方式中，核心阵列区101和字线拾取区103的导电部分105中的导电堆叠体结构中的每一导电层起着核心阵列区101中的NAND存储器串(具有沟道结构110的形式)的栅极线的作用，并且起着从该栅极线横向延伸并且结束于字线拾取区103的导电部分105中的字线的作用，从而通过字线拾取结构106实现字线拾取/扇出。根据一些实施方式，导电堆叠体结构的不同深度/级上的字线(即导电层)每者在核心阵列区101和字线拾取区103的导电区105中横向延伸，但是在字线拾取区103的电介质部分107中是不连续的(例如，被第二电介质层替代)。

所述导电层可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、氮化钛(TiN)、多晶硅、掺杂硅、硅化物或其任何组合。所述电介质层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。第一电介质层和第二电介质层可以具有不同电介质材料，诸如氧化硅和氮化硅。在一些实施方式中，导电层包括金属，例如，钨，第一电介质层包括氧化硅，并且第二电介质层包括氮化硅。例如，堆叠体结构201的第一材料层302可以跨越核心阵列区101和字线拾取区103包括氧化硅，并且堆叠体结构201的第二材料层304可以在核心阵列区101和字线拾取区103的导电部分105中包括钨并且在字线拾取区103的电介质部分107中包P202102547-PA-CN1

括氮化硅。

根据一些实施方式，如图2和图3中所示，堆叠体结构201(例如，导电堆叠体结构和电介质堆叠体结构)的高度在核心阵列区101和字线拾取区103中是均匀的。不同于包括位于阶梯区(对应于用于字线拾取/扇出的字线拾取区103)中的一个或多个阶梯结构的一些3D存储器装置(其在阶梯区中具有堆叠体结构的各均匀高度)，3D存储器装置100可以消除阶梯结构，与此同时仍然利用字线拾取结构106实现字线拾取/扇出功能，如下文详细所述。

图4示出了根据本公开的一些方面的具有字线拾取结构106的3D存储器装置100的截面侧视图。该截面可以沿图1中的字线拾取区103的电介质部分107中的AA方向。根据一些实施方式，如图4中所示，字线拾取结构106沿z方向垂直延伸到堆叠体结构201(字线拾取区103的电介质部分107中的电介质堆叠体结构)中的不同深度上。不同字线拾取结构106的顶表面可以相互平齐，而不同字线拾取结构106的底表面可以延伸至不同级，例如，堆叠体结构201的不同第二材料层304。

在一些实施方式中，字线拾取结构106包括接触结构202、围绕接触结构202的接触间隔体204以及位于接触结构202以下并与之接触的互连线206。接触结构202和互连线206可以包括导体材料，其包括但不限于W、Co、Cu、Al、TiN、多晶硅、掺杂硅、硅化物或其任何组合。接触间隔体204可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，接触结构202和互连线206包括TiN/W，并且接触间隔体204包括氧化硅。

图5A示出了根据本公开的一些方面的具有字线拾取结构106的3D存储器装置100的截面侧视图。一个截面可以沿图1中的核心阵列区101中的BB方向。如图5A中所示，3D存储器装置100可以包括位于字线拾取区103的导电部分105中的虚设沟道结构112。每一虚设沟道结构112可以垂直地穿过堆叠体结构201的导电堆叠体结构的交替的导电层502和第一电介质层503延伸到衬底203中。在一些实施方式中，3D存储器装置100可以进一步包括垂直地穿过堆叠体结构201的导电堆叠体结构的交替的导电层502和第一电介质层503延伸到衬底203中的缝隙结构(图中未示出)。缝隙结构可以位于虚设沟道结构112之间，起着分割不同块102之间的导电层502(字线)的绝缘结构的作用。

作为具有阶梯结构和着落在阶梯结构的不同级/梯级上的字线接触部的替代，3D存储器装置100可以包括具有均匀高度的堆叠体结构201，并且具有位于字线拾取区103的电介质部分107中的字线拾取结构106，以实施字线拾取/引出。如图5A中所示，电介质部分107中的每一字线拾取结构106的互连线206可以在由x方向和y方向限定的平面中横向延伸，从而与导电部分105中的位于堆叠体结构201的同一级上的对应导电层502(字线)接触。根据一些实施方式，由于互连线206与字线拾取结构106的接触结构202接触，因而每一字线拾取结构106电连接至跨越字线拾取区103中的导电部分105和核心阵列区101的对应导电层502(字线)。换言之，字线拾取结构106可以垂直穿过堆叠体结构201分别延伸至不同深度处，从而电连接至不同级上的字线，由此实现字线拾取/扇出。

如下文详细所述，在栅极替代工艺期间，第二电介质层505(例如，氮化硅)中的一些保持完好，由此形成堆叠体结构201的位于字线拾取区103的电介质部分107中的电介质堆叠体结构，并且通过蚀刻字线拾取区103的电介质部分107中的第一和第二电介质层503和505形成字线拾取结构106。因此，字线拾取结构106延伸到电介质堆叠体结构的交替的第一和第二电介质层503和505中，并且被字线拾取区103的电介质部分107中的第一和第二电介质层503和505包围。可以使每一字线拾取区103的底部与对应的第二电介质层505(与第一电介质层503相对照)对齐，并且可以采用互连线206部分地替代对应的第二电介质层505，从而在字线拾取区103的接触结构202和对应的导电层502(字线)之间形成电连接。因而，在一些实施方式中，互连线206在字线拾取区103的电介质部分107中的电介质堆叠体结构中被夹在两个第一电介质层503(与两个第二电介质层505相对照)之间。

在一些实施方式中，如图5A中所示，由于与一些3D存储器装置中的字线接触部相比具有相对较大的临界尺寸的原因(由下文详细描述的其制作过程所导致的)，字线拾取结构106进一步包括被接触结构202围绕的填充物508。也就是说，字线拾取开口可以不完全被接触间隔体204和接触结构202填充，并且可以采用作为填充物508的电介质材料填充字线拾取开口的其余空间，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

如图5A中所示，一些字线拾取结构106具有肩状部512。肩状部512落在侧壁肩状部(例如，图7B中所示的侧壁肩状部711)上，侧壁肩状部是在3D存储器装置100的制造期间在开口(例如，图7B中所示的开口736)的侧壁上建立的。在一些实施方式中，侧壁(例如，图7D中所示的侧壁737)是在形成该开口(例如，图7D中所示的开口736)之后露出并且朝向开口的该堆叠体结构内的表面。侧壁大致沿z方向延伸(在z方向与其延伸方向之间具有小的角度)。侧壁作为采用各掩模(其间具有缝隙或叠覆)进行的多次蚀刻而容易地建立。它们可以是在不同深度上围绕侧壁的环状结构或者是在不同深度上从侧壁伸出的不规则凸起。在认识到了现有技术中的此类侧壁肩状部的不希望出现的后果(例如字线泄露)的情况下，本公开提供了设置在第二电介质层505和字线拾取结构106之间的缓冲部510，以避免这些不希望出现的后果。在一些实施方式中，可以在额外的过程中进一步形成位于缓冲部510和字线拾取结构106之间的接触间隔体514。尽管在图5A中仅示出了两个字线拾取结构106，并且将具有肩状部512的字线拾取结构106描述为本实施方式的主要示例，但是应当理解，在字线拾取区103的电介质部分107中可以存在图5A中未示出的其他字线拾取结构106，其也具有与本文描述的那些类似的缓冲部和接触间隔体。

在通过额外过程形成接触间隔体514的一些实施方式中，接触间隔体514和缓冲部510可以具有相同电介质材料，因而其间的边界可能不是可容易地分辨的。类似地，在接触间隔体514或缓冲部510的电介质材料与相邻的第一电介质层503的电介质材料相同时，其间的边界也可能不是可容易地分辨的。因而，图5A中所示的位于第一电介质层503、接触间隔体514和缓冲部510中的相邻的两者或更多者之间的边界仅用于例示目的，并且不应被解释为指明第一电介质层503、接触间隔体514和缓冲部510的电介质材料不能相同。这一点对于图7D-7H的第一电介质层706、接触间隔体714和缓冲部710中的任何相邻的两者或更多者之间的边界同样适用。

该电介质材料可以是通过下文结合图7A-7H描述的方法中的任何方法形成的。例如，该电介质材料可以是通过诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)或其任何组合的一种或多种薄膜沉积工艺形成的氧化硅。根据一些实施方式，在由x方向和y方向定义的垂直于z方向的横向平面上测得的缓冲部510中的电介质材料的厚度可以处于10nm和200nm之间。位于肩状部区附近的缓冲部510的部分在制造工艺期间可以受到更显著的蚀刻，因而具有比离肩状部区较远的缓冲部510的另一部分更小的厚度。即使如此，剩余的缓冲部510也可以保护第二电介质层免于在后续工艺中被导电层替代，因为这些第二电介质层未暴露至开口。

图5B示出了根据本公开的一些方面的图5A中所示的3D存储器装置100的截面侧视图的部分(矩形CC)的放大图。在一些实施方式中，缓冲部510的表面具有多个凸起515。凸起515可以是波浪式的并且沿平行于开口的侧壁(例如，图7D中的侧壁737)的方向形成。在通过薄膜沉积工艺在侧壁的表面上沉积电介质材料时，由于在第二电介质层505和字线拾取结构106之间建立的凹陷的存在，在该表面上不均匀地形成了薄膜。因此，在沿横向对应于第一电介质层503的位置上形成了凸起515。在一些实施方式中，凸起515中的每者沿横向对应于一个第一电介质层503，如图5B中所示。这里，横向意味着x-y平面上的方向。在一些实施方式中，在缓冲部510和字线拾取结构106之间形成接触间隔体514，因而接触间隔体514也可以在其表面上具有对应于缓冲部510的凸起515的多个凸起(未示出)。

应当指出，图5B中所示的凸起(例如，凸起515)对比图5B中所示的其他部件(例如，电介质层503和505或者接触结构202)的比例外形尺寸不代表实际比例外形尺寸，并且仅出于例示目的对凸起515做出了夸大尺寸的描绘。凸起515的实际外形尺寸显著小于其他部件的实际外形尺寸，因而在图5A中没有显著地示出凸起515。

图6A示出了根据本公开的一些方面的具有字线拾取结构106的3D存储器装置100’的截面侧视图。一个截面可以沿图1中的核心阵列区101中的BB方向。3D存储器装置100’一般具有与3D存储器装置100相同的结构和部件。它们之间的一个主要不同之处在于3D存储器装置100’中的缓冲部520和接触间隔体614是采用不同工艺形成的。尽管如此，在该工艺使得相同材料被用于缓冲部520和接触间隔体614时，其间的边界可能不是可容易地分辨的。类似地，在接触间隔体614或缓冲部520的电介质材料与相邻第一电介质层503的电介质材料相同时，其间的边界也可能不是可容易地分辨的。因而，图6A中所示的边界仅用于例示目的，并且不应被解释为指明第一电介质层503、接触间隔体614和缓冲部520的电介质材料不能相同。这一点对于图8C-8G的第一电介质层806、接触间隔体814和缓冲部810中的两者或更多者之间的边界同样适用。

在将结合图8A-8G描述的制造工艺期间，通过氧化第二电极层505的暴露至开口的部分而获得了缓冲部520。在一些实施方式中，接下来由具有相同材料的接触间隔体614覆盖缓冲部520。应当理解，第二电极层505的氧化部分已经变为另一种电介质材料(诸如氧化硅、氮氧化硅或者氧化硅和氮氧化硅的混合物)，因而第二电极层505的横向长度从开口回退；换言之，该横向长度短于氧化之前的原始横向长度。根据一些实施方式，与3D存储器装置100中的类似，缓冲部520中的电介质材料的厚度可以处于10nm和200nm之间。

图5A中所示的3D存储器装置100与图6A中所示的3D存储器装置100’之间的另一主要不同之处在于凸起的位置。图6B示出了根据本公开的一些方面的图6A中所示的3D存储器装置100’的截面侧视图的部分(矩形DD)的放大图。在一些实施方式中，缓冲部520的表面具有多个凸起525。凸起525可以是波浪式的并且沿平行于开口的侧壁(例如，图8D中的侧壁837)的方向形成。在第二电介质层505的部分受到氧化时，与第二电介质层505相邻的缓冲部520的生长超过与第一电介质层503相邻的缓冲部520的生长。因此，在侧壁上不均匀地形成了缓冲部520，其中，凸起525形成在沿横向对应于第二电介质层505的位置上，这与3D存储器装置100中的沿横向对应于第一电介质层503的位置形成了对照。在一些实施方式中，凸起525中的每者沿横向对应于一个第二电介质层505，如图6B中所示。与上文类似，横向意味着x-y平面上的方向上。在一些实施方式中，在缓冲部520和字线拾取结构106之间形成接触间隔体614，因而接触间隔体614也可以在其表面上具有对应于缓冲部520的凸起525的多个凸起(未示出)。

应当指出，图6B中所示的凸起(例如，凸起525)对比图6B中所示的其他部件(例如，电介质层503和505或者接触结构202)的比例外形尺寸不代表实际比例外形尺寸，并且仅出于例示目的对凸起525做出了夸大尺寸的描绘。凸起525的实际外形尺寸显著小于其他部件的实际外形尺寸，因而在图6A中没有显著地示出凸起525。

图10示出了根据本公开的一些方面的具有3D存储器装置的示例性系统1000的框图。系统1000可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者任何其他具有位于其内的存储设备的电子装置。如图10中所示，系统1000可以包括主机1008和存储器系统1002，存储器系统1002具有一个或多个3D存储器装置1004和存储器控制器1006。主机1008可以是电子装置的处理器，例如，中央处理单元(CPU)，或者可以是片上系统(SoC)，例如，应用处理器(AP)。主机1008可以被配置为向或从3D存储器装置1004发送或接收数据。

3D存储器装置1004可以是本文公开的任何3D存储器装置，诸如图1–6B中所示的3D存储器装置100和100’。在一些实施方式中，每一3D存储器装置1004包括NAND闪速存储器。根据本公开的范围，字线拾取结构可以代替阶梯结构和字线接触部来实现字线拾取/扇出功能，由此降低制造成本并且简化制作工艺。

根据一些实施方式，存储器控制器1006(又名控制器电路)耦接至3D存储器装置1004和主机1008，并且被配置为控制3D存储器装置1004。例如，存储器控制器1006可以被配置为通过字线操作多个沟道结构。存储器控制器1006可以管理存储在3D存储器装置1004中的数据，并且与主机1008通信。在一些实施方式中，存储器控制器1006被设计为在低占空比环境下工作，比如安全数字(SD)卡、紧致闪存(CF)卡、通用串行总线(USB)闪存驱动器或者在诸如个人计算机、数字相机、移动电话等的电子装置中使用的其他介质。在一些实施方式中，存储器控制器1006被设计为在高占空比环境下工作，比如SSD或嵌入式多媒体卡(eMMC)，其被用作诸如智能电话、平板电脑、膝上型计算机等的移动装置的数据存储设备以及企业存储阵列。存储器控制器1006可以被配置为控制3D存储器装置1004的操作，诸如读取、擦除和编程操作。存储器控制器1006还可以被配置为管理与存储在3D存储器装置1004中的或者将被存储到3D存储器装置件1004中的数据有关的各种功能，其包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器1006被进一步配置为处理与从3D存储器装置1004读取的或者被写入到3D存储器装置1004的数据有关的纠错码(ECC)。还可以由存储器控制器1006执行任何其他适当功能，例如，对3D存储器装置1004格式化。存储器控制器1006可以根据特定通信协议与外部装置(例如，主机1008)通信。例如，存储器控制器1006可以通过各种接口协议中的至少一种与外部装置通信，诸如USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器1006和一个或多个3D存储器装置1004可以被集成到各种类型的存储装置中，例如，被包含到同一封装(诸如通用闪速存储(UFS)封装或eMMC封装)内。也就是说，存储器系统1002可以被实施并且封装到不同类型的终端电子产品中。在如图11A中所示的一个示例中，存储器控制器1006和单个3D存储器装置1004可以被集成到存储器卡1102内。存储器卡1102可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡1102可以进一步包括将存储器卡1102与主机(例如，图10中的主机1008)电耦接起来的存储器卡连接器1104。在如图11B所示的另一示例中，存储器控制器1006和多个3D存储器制作1004可以被集成到SSD 1106内。SSD 1106可以进一步包括将SSD 1106与主机(例如，图10中的主机1008)电耦接起来的SSD连接器1108。在一些实施方式中，SSD 1106的存储容量和/或操作速度高于存储器卡1102的存储容量和/或操作速度。

图7A–7H示出了根据本公开的一些方面的用于形成具有字线拾取结构的3D存储器装置100的制作过程。图9示出了根据本公开的实施方式的用于形成具有字线拾取结构的示例性3D存储器装置100的方法900的流程图。图7A–7H以及图9中所示的3D存储器装置的示例包括图1–5B中所示的3D存储器装置100。将对图7A-7H和图9一起描述。应当理解，方法900中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图9所示的顺序执行的。

参考图9，方法900开始于操作902，在该操作中，形成包括交替的第一电介质层(例如，图3中的第一电介质层302)和第二电介质层(例如，图3中的第二电介质层304)的堆叠体结构。第一电介质层可以包括氧化硅，并且第二电介质层可以包括氮化硅。在一些实施方式中，为了形成该堆叠体结构，在衬底(图2中的衬底203)以上交替沉积第一电介质层和第二电介质层。该衬底可以是硅衬底。该堆叠体结构可以是通过包括但不限于ALD、CVD、PVD或其任何组合的一种或多种薄膜沉积工艺形成的。

方法900继续进行至操作904，如图9中所示，在该操作中，在该堆叠体结构的第一区域(例如，图1和图3中的核心阵列区101)中形成穿过第一电介质层和第二电介质层延伸的沟道结构(例如，图1中的沟道结构110)。在一些实施方式中，为了形成沟道结构，形成垂直地穿过该堆叠体结构延伸的沟道孔，并且接下来可以在沟道孔的侧壁之上顺次形成存储器层和沟道层。在一些实施方式中，为了形成沟道结构，形成垂直地穿过堆叠体结构延伸的沟道孔，并且在沟道孔的侧壁之上顺次形成高k栅极电介质层、存储器层和沟道层。在一些实施方式中，在形成沟道结构的同一过程中在堆叠体结构的第二区域中形成穿过第一电介质层和第二电介质层延伸的虚设沟道结构(例如，图1中的虚设沟道结构112)。也就是说，可以分别在堆叠体结构的第一区域和第二区域中同时形成穿过第一电介质层和第二电介质层的沟道结构和虚设沟道结构。

在一些实施方式中，为了形成沟道结构，打开多个沟道孔，使得每一沟道孔变为用于在后续工艺中生长个体沟道结构的位置。在一些实施方式中，用于形成沟道结构的沟道孔的制作工艺包括湿法蚀刻和/或干法蚀刻，例如，深离子反应蚀刻(DRIE)。接下来，沿沟道孔的侧壁和底表面按列举顺序顺次形成存储器层(包括阻挡层、存储层和隧穿层)和沟道层。在一些实施方式中，首先沿沟道孔的侧壁和底表面沉积存储器层，并且然后在存储器层之上沉积半导体沟道。接下来可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺按列举顺序沉积阻挡层、存储层和隧穿层，以形成存储器层。之后，可以通过采用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺在存储器层的隧穿层之上沉积半导体材料(例如，多晶硅)而形成沟道层。在一些实施方式中，接下来沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(SONO结构)，以形成沟道结构的存储器层和沟道层。

在一些实施方式中，在形成存储器层之前形成高k栅极电介质层。也就是说，可以沿沟道孔的侧壁和底表面按列举顺序顺次形成高k栅极电介质层、存储器层(包括阻挡层、存储层和隧穿层)和沟道层。在一些实施方式中，首先沿沟道孔的侧壁和底表面沉积高k栅极电介质层，之后在高k栅极电介质层之上沉积存储器层，并且在存储器层之上沉积半导体沟道。可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺沉积例如氧化铝的高k电介质材料而形成高k栅极电介质层。接下来可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺按列举顺序在高k栅极电介质层之上沉积阻挡层、存储层和隧穿层，以形成存储器层。之后，可以通过采用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺在存储器层的隧穿层之上沉积半导体材料(例如，多晶硅)而形成沟道层。在一些实施方式中，接下来沉积氧化铝层、第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(SONO结构)，以形成沟道结构的高k栅极电介质层、存储器层和沟道层。

在一些实施方式中，可以在形成沟道结构的同一过程中在堆叠体结构(例如，图2-3中的堆叠体结构201)的字线拾取区(例如，图1-3中的字线拾取区103)中形成虚设沟道结构(例如，图1中的虚设结构112)。为了形成每一虚设沟道结构，可以在字线拾取区中通过相同的湿法蚀刻和/或干法蚀刻(例如，DRIE)与沟道孔同时形成作为垂直地穿过该堆叠体结构延伸的另一开口的虚设沟道孔。之后，通过相同的诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的薄膜沉积工艺与沟道结构同时形成虚设沟道结构，所述工艺沉积存储器层(包括阻挡层、存储层和隧穿层)和沟道层或者高k栅极电介质层、存储器层(包括阻挡层、存储层和隧穿层)和沟道层。应当理解，在一些示例中，可以在与沟道结构分开的过程中形成虚设沟道结构。

方法900进行至操作906，如图9中所示，在该操作中，通过(例如)栅极替代工艺采用导电层替代该堆叠体结构的第一区域中的所有第二电介质层和第二区域中的第二电介质层的部分。导电层可以包括金属。

在栅极替代工艺的开始，形成跨越该堆叠体结构的第一区域和第二区域穿过第一电介质层和第二电介质层延伸的缝隙。在一些实施方式中，该缝隙也垂直地穿过局部接触层延伸。该缝隙还可以在x方向(字线方向)内跨越核心阵列区和字线拾取区横向延伸。在一些实施方式中，用于形成该缝隙的制作工艺包括对第一电介质层和第二电介质层的湿法蚀刻和/或干法蚀刻(例如，DRIE)。穿过该堆叠体结构的蚀刻工艺可以不停止在硅衬底的顶表面上，并且可以继续蚀刻掉硅衬底的部分，以确保该缝隙一直垂直穿过该堆叠体结构的所有第一电介质层和第二电介质层延伸。

而后，通过牺牲层覆盖该缝隙位于核心阵列区中的部分。在一些实施方式中，使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺向该缝隙内沉积诸如多晶硅层或碳层的不同于第一电介质层和第二电介质层的牺牲层，从而至少部分地填充该缝隙(覆盖该缝隙中的露出的第一电介质层和第二电介质层)。之后，采用光刻以及湿法蚀刻和/或干法蚀刻对该牺牲层图案化，以去除该牺牲层的位于字线拾取区中的部分，从而仅留下该牺牲层的位于核心阵列区的部分，使之仅覆盖该缝隙的位于核心阵列区中的部分。

接下来，通过位于该堆叠体结构的第二区域中的缝隙去除该堆叠体结构的第二区域中的第二电介质层的部分。具体地，通过位于该堆叠体结构的第二区域中的缝隙去除该堆叠体结构的第二区域(即字线拾取区)中的第二电介质层的部分。该去除可以通过湿法蚀刻执行，以形成横向凹陷，从而使第二电介质层的位于字线拾取区的电介质部分中的其余部分保持完好。在一些实施方式中，通过缝隙的位于字线拾取区中的未被该牺牲层覆盖的部分施加湿法蚀刻剂，由此对第二电介质层的部分进行湿法蚀刻，从而建立在第一电介质层之间交替的横向凹陷。湿法蚀刻剂可以包括用于蚀刻包括氮化硅的第二电介质层的磷酸。在一些实施方式中，对蚀刻速率和蚀刻时间之一或两者加以控制，从而仅去除第二电介质层的位于导电部分(例如，图1和图5中的导电部分105)中的部分，使第二电介质层的位于电介质部分(例如，图1和图5中的电介质部分107)中的其余部分保持完好。通过控制蚀刻时间，湿法蚀刻剂不会一直行进到完全去除字线拾取区中的第二电介质层，由此在字线拾取区中限定了两个部分，即去除了第二电介质层的电介质部分和保留了第二电介质层的电介质部分。由于缝隙的位于核心阵列区中的部分被对抗用于去除第二电介质层的蚀刻剂的牺牲层所覆盖，因而核心阵列区中的所有第二电介质层保持完好。

之后，打开该堆叠体结构的第一区域中的缝隙。具体地，通过去除牺牲层而重新打开缝隙的位于核心阵列区中的部分，从而露出第一电介质层和第二电介质层。在一些实施方式中，例如，在使用氢氧化钾(KOH)蚀刻具有多晶硅的牺牲层的情况下从缝隙的位于核心阵列区中的部分选择性地蚀刻掉牺牲层，从而打开缝隙的位于核心阵列区中的部分。

而后，覆盖堆叠体结构的第二区域中的缝隙。具体地，通过另一牺牲层覆盖字线拾取区中的缝隙的部分和横向凹陷。在一些实施方式中，使用诸如ALD、CVD、PVD或其任何组合的一种或多种薄膜沉积工艺向所述横向凹陷和缝隙内沉积诸如多晶硅层或碳层的不同于第一电介质层和第二电介质层的牺牲层，从而至少部分地填充该缝隙(覆盖该露出的第一电介质层和第二电介质层)。之后，采用光刻以及湿法蚀刻和/或干法蚀刻对该牺牲层图案化，以去除该牺牲层的位于核心阵列区中的部分，从而仅留下该牺牲层的位于字线拾取区中的部分，使之仅覆盖字线拾取区(而非核心阵列区)中的缝隙的部分和横向凹陷。应当理解，可以将所述横向凹陷视为字线拾取区中的缝隙的部分。因而，即使只有所述横向凹陷完全或部分地被牺牲层填充，仍然可以认为字线拾取区中的缝隙的部分受到了覆盖。

稍后，通过位于该堆叠体结构的第一区域中的缝隙去除该堆叠体结构的第一区域中的所有第二电介质层。具体地，通过湿法蚀刻将核心阵列区中的所有第二电介质层全部去除，以形成横向凹陷。在一些实施方式中，通过缝隙的位于核心阵列区中的未被该牺牲层覆盖的部分施加湿法蚀刻剂，由此对第二电介质层进行湿法蚀刻，从而建立在第一电介质层之间交替的横向凹陷。湿法蚀刻剂可以包括用于蚀刻包括氮化硅的第二电介质层的磷酸。在一些实施方式中，对蚀刻速率和蚀刻时间之一或两者加以控制，从而将核心阵列区中的所有第二电介质层全部蚀刻掉。由于缝隙的位于字线拾取区中的部分被对抗用于去除第二电介质层的蚀刻剂的牺牲层所覆盖，因而第二电介质层的位于字线拾取区的电介质部分中的其余部分保持完好。

而后，打开堆叠体结构的第二区域中的缝隙。具体地，通过去除牺牲层而重新打开缝隙的位于字线拾取区中的部分，从而露出字线拾取区中的第一电介质层以及第二电介质层的其余部分。在一些实施方式中，例如，在使用KOH蚀刻具有多晶硅的牺牲层的情况下从缝隙的位于字线拾取区中的部分选择性地蚀刻掉牺牲层，从而打开字线拾取区中的缝隙的部分(和所述横向凹陷)。

最后，在堆叠体结构的第一区域和第二区域中通过缝隙沉积导电层。具体地，通过缝隙将导电层沉积到核心阵列区和字线拾取区的导电部分中的横向凹陷中。在不向沟道结构中形成高k栅极电介质层的一些实施方式中，在导电层之前，高k栅极电介质层被沉积到横向凹陷中，使得导电层被沉积到高k栅极电介质层上并被其包围。在向沟道结构中形成高k栅极电介质层的一些实施方式中，在导电层之前不向横向凹陷中沉积高k栅极电介质层，使得导电层被沉积到第一电介质层上并被其包围。可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺沉积导电层，例如，金属层。

如上文所述，可以通过部分地覆盖核心阵列区或字线拾取区中的缝隙而允许按照不同范围来去除第二电介质层(例如，核心阵列区中完全去除，并且字线拾取区中部分去除)，从而单独在核心阵列区和字线拾取区中执行第二电介质层(堆叠体牺牲层，例如，具有氮化硅)的去除。应当理解，在另一栅极替代工艺中，可以首先在核心阵列区中，之后在字线拾取区中执行第二电介质层的去除。

在上文描述的栅极替代工艺之后，可以将该堆叠体结构重新定义成两个堆叠体结构，即位于核心阵列区以及字线拾取区的导电部分中的包括交替的导电层和第一电介质层的导电介质堆叠体结构以及位于字线拾取区的电介质部分中的包括交替的第一电介质层和第二电介质层的其余部分的电介质堆叠体结构。也就是说，根据一些实施方式，采用导电层替代该堆叠体结构的核心阵列区中的所有第二电介质层以及字线拾取区中的第二电介质层的部分。此外，在一些示例中，由于字线拾取区的电介质部分中的电介质堆叠体结构在栅极替代工艺期间保持完好(而没有去除其内的第二电介质层的其余部分)，因而可以不必在字线拾取区的电介质部分中形成在去除第二电介质层时提供机械支撑的虚设沟道结构。

重新参考图9，方法900进行至操作908，如图9中所示，在该操作中，按照不同深度形成穿过该堆叠体结构的第二区域中的第一电介质层和第二电介质层的剩余部分延伸的字线拾取结构。

在一些实施方式中，为了形成字线拾取结构，分别按照不同深度形成穿过该堆叠体结构的第二区域中的第一电介质层和第二电介质层的其余部分的字线拾取开口，从而露出该堆叠体结构的第二区域中的第二电介质层的其余部分。如图7A中所示，通过采用第一掩模进行蚀刻而形成多个开口735。所述多个开口735具有相同深度，从而全部垂直地穿过字线拾取区703的电介质部分727中的电介质堆叠体结构的若干对第一电介质层706和第二电介质层708延伸。对于该蚀刻而言，字线拾取区703的导电部分729则保持完好。

接下来，如图7B中所示，采用不同掩模来蚀刻开口735中的一些，以获得向电介质堆叠体结构中进一步垂直延伸的开口736。因而，开口736具有比开口735更大的深度。所述的形成具有不同深度的开口的方法又被称为斩切(chopping)过程。如本文所使用的，“斩切”过程是通过多个蚀刻循环提高穿过包括交替的第一和第二电介质层的电介质堆叠体结构延伸的一个或多个开口的深度的过程。每一蚀刻循环可以包括一种或多种干法蚀刻和/或湿法蚀刻工艺，其蚀刻一对第一和第二电介质层，亦即，使深度下降一个电介质层对。斩切过程的目的在于制作不同深度上的多个开口。相应地，依据开口的数量，可能需要某一数量的斩切过程连同若干斩切掩模。应当理解斩切掩模的数量、斩切掩模的顺序、每一斩切掩模的设计(例如，开口的数量和图案)和/或每一斩切过程的下降深度(例如，蚀刻循环的数量)可以影响该斩切过程之后每一开口的具体深度。对斩切过程的详细描述可以参照2022年5月22日提交的美国专利申请No.16/881,168和2022年5月22日提交的美国专利申请No.16/881,339，通过引用将两者全文并入本文。

应当理解，由于不同材料的蚀刻特性的原因，与包括交替的导电层和电介质层(例如，金属和氧化硅)的导电堆叠体结构相比，可以更容易地穿过包括交替的第一和第二电介质层(例如，氧化硅和氮化硅)的电介质堆叠体结构执行斩切过程。因而，根据一些实施方式，在栅极替代过程之后，在字线拾取区703的电介质部分727中保留的电介质堆叠体结构适于采用斩切过程形成处于不同深度上的用于字线拾取结构的开口735、736。尽管图7B-7H仅示出了两个开口735、736，但是应当理解，也可以通过该斩切过程形成具有相同或不同深度的更多开口。除非另外指出，否则下文结合图7B-7H所做的关于开口735、736的描述同样适用于3D存储器装置100中的所有其他此类开口。

该斩切过程倾向于建立侧壁肩状部，例如，图7B中所示的侧壁肩状部711。这些侧壁肩状部可能给后续制造过程造成威胁，因为以后在栅极替代工艺中蚀刻开口736的底部时，肩状部附近的第二电介质层708可能暴露至开口736。因而，露出的第二电介质层708会被导电层替代，但导电层应当仅替代位于开口736的正下方的第二电介质层708，以形成互连线(例如，图5A中的互连线206)。因此，字线拾取结构的接触结构(例如，图5A中的接触结构202)电连接至互连线和接近肩状部的新形成的导电层两者，从而在3D存储器装置100的操作期间导致字线泄漏。

为了缓解这一不希望出现的后果，本公开提供了将第二电介质层(例如，第二电介质层708)转换成另一电介质材料(即，第三电介质材料)的额外过程。受到转换的部分是第二电介质层的离开口(例如，开口736)最近的部分。第三电介质材料不同于第二电介质层的材料(即第二电介质材料)。第三电介质材料可以与第一电介质层(例如，第一电介质层706)的材料(即第一电介质材料)相同或不同。在一个示例中，第二电介质材料是氮化硅，并且第一和第三电介质材料均为氧化硅。图7A-7H演示了上文提及的转换的各种实施方式。

在一些实施方式中，如图7C中所示，在形成开口735、736之后露出的第二电介质层708中建立凹陷713。凹陷713一般是横向的，因为它们在垂直于z方向(垂直方向)的方向上延伸。在一些实施方式中，凹陷713可以是通过去除第二电介质层708的与开口735、736的侧壁(例如，图7D中的侧壁737)毗邻(并因而在形成字线拾取结构之后最接近字线拾取结构)的部分而形成的。该去除可以是通过湿法蚀刻(例如，将湿法蚀刻剂用于构成第二电介质层708的电介质材料(例如，氮化硅))和干法蚀刻之一或两者实现的。在完成去除之时，开口735、736的光滑表面(如图7B中所示)可以变成具有与未受蚀刻的第一电介质层706交替的凹陷713的跷跷板状表面，如图7C中所示。

在一些实施方式中，可以通过蚀刻速率和蚀刻时间之一或两者控制凹陷713的横向外形尺寸。可以将每一凹陷713的外形尺寸计算为第二电介质层708的毗连凹陷713的边缘与邻接该第二电介质层708的上部和下部第一电介质层706的平均边缘之间的横向距离。每一凹陷713的外形尺寸可以处于大约10nm和大约200nm之间，例如，处于10nm和200nm之间。一个特定凹陷713的外形尺寸可以是10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、120nm、140nm、160nm、180nm和200nm，处于由这些值中的任何值作为下端限定的任何范围内，或者处于这些值中的任何两个值限定的任何范围内。

而后，如图7D中所示，可以使用诸如ALD、CVD、PVD或其任何组合的一种或多种薄膜沉积工艺在开口735、736内沉积电介质材料。在一些实施方式中，该电介质材料是氧化硅并且该沉积工艺是ALD工艺。在某一时间周期内执行该沉积工艺之后，该电介质材料可以填充到凹陷713中。填充后的凹陷713因而变成了夹在第二电介质层708和开口735、736之间的缓冲部710。缓冲部710的外缘可以与它们各自的相邻第一电介质层706的外缘平齐，因而使开口735、736的侧壁737平滑化。侧壁肩状部711也可以至少部分地被缓冲部710覆盖。每一缓冲部710的厚度等于对应于该缓冲部710的每一凹陷713的外形尺寸。因而，缓冲部710的厚度可以处于大约10nm和大约200nm之间，例如，处于10nm和200nm之间。一个特定缓冲部710的厚度可以是10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、120nm、140nm、160nm、180nm和200nm，处于由这些值中的任何值作为下端限定的任何范围内，或者处于这些值中的任何两个值限定的任何范围内。形成缓冲部710的同一沉积工艺还可以形成位于开口735、736的底部以上的电介质材料层，其接下来将被蚀刻掉，以形成互连线，如下文所详细论述的。

在一些实施方式中，在形成缓冲部710之后，可以扩展该沉积工艺，以形成覆盖开口735、736的侧壁737和底部739的接触间隔体714。在该过程期间，还可以在侧壁肩状部711的表面上形成电介质材料，从而使侧壁肩状部711进一步被电介质材料所覆盖。在其他实施方式中，接触间隔体714可以由不同于形成缓冲部710的沉积工艺的工艺形成。例如，接触间隔体714可以是通过使用CVD或PVD工艺的第二沉积工艺形成的。在形成接触间隔体714的第二沉积工艺中沉积的材料(即第四电介质材料)可以与在形成缓冲部710的第一沉积工艺中沉积在凹陷713中的电介质材料(即第三电介质材料)相同或不同。在图5A中，接触间隔体714和缓冲部710具有相同电介质材料，如上文联系图5A所论述的，它们的边界可能不是可容易地分辨的。接触间隔体714的厚度可以处于大约5nm和大约40nm之间，例如，处于5nm和40nm之间。一个特定接触间隔体714的厚度可以是5nm、6nm、7nm、8nm、9nm、10nm、12nm、14nm、15nm、16nm、18nm、20nm、22nm、24nm、25nm、26nm、28nm、30nm、32nm、34nm、35nm、36nm、38nm和40nm，处于由这些值中的任何值作为下端限定的任何范围内，或者处于这些值中的任何两个值限定的任何范围内。因而，开口735、736的底部739和侧壁肩状部711两者均被具有大致相同厚度的电介质材料的接触间隔体714所覆盖。

在一些实施方式中，为了形成字线拾取结构，去除字线拾取开口的底部上的沉积层的部分，从而露出剩余的第二电介质层的相应部分。如图7E中所示，当在开口735、736的底部739之上形成接触间隔体714时，通过(例如)干法蚀刻将其与先前在形成缓冲部710的第一沉积工艺中形成的层一起去除，从而露出字线拾取区703的电介质部分727中的第二电介质层708的部分。在一些实施方式中，控制蚀刻速率、方向和持续时长中的一者或多者，从而仅蚀刻掉沉积层的位于开口735、736的底部739上的部分，而非位于侧壁737上的部分，即，沿z方向“冲穿”沉积层，从而仅从该底部露出对应的第二电介质层708，但是不从侧壁737露出其他第二电介质层708。

根据本公开，由于缓冲部710(连同一些实施方式中的接触间隔体714)形成于第二电介质层708和开口736之间，并且侧壁肩状部711(尤其是其上表面)由此被覆盖，因而对开口735、736的底部739上的沉积层的蚀刻将不因冲穿缓冲部710或接触间隔体714而露出与侧壁737相邻的第二电介质层708。只有位于开口735、736的底部739的下面的第二电介质层708露出。因而，在形成互连线的后续工艺中，将不采用导电层替代与侧壁737相邻的第二电介质层708。该结果消除了字线泄漏并且增强了根据本公开的3D存储器装置的性能。

在一些实施方式中，为了形成字线拾取结构，通过字线拾取开口采用互连线分别替代该堆叠体结构的第二区域中的第二电介质层的其余部分的部分，从而使这些互连线分别与该堆叠体结构的第二区域中的导电层接触。在一些实施方式中，为了采用互连线替代第二电介质层的部分，通过字线拾取开口蚀刻第二电介质层的剩余部分的露出部分，从而露出该堆叠体结构的第二区域中的相应导电层，并且通过字线拾取开口沉积相应的互连线，使之与该堆叠体结构的第二区域中的露出的相应导电层接触。

如图7F中所示，通过湿法蚀刻去除从开口735、736的底部739露出的第二电介质层708的部分以形成横向缝隙740，从而使字线拾取区703的电介质部分727中的同一级上的第二电介质层708的其余部分以及其他级上的其他第二电介质层708保持完好。在一些实施方式中，一些横向缝隙740可以露出字线拾取区703的导电部分729中的同一级上的对应导电层。在一些实施方式中，通过开口735、736应用湿法蚀刻剂对第二电介质层708的部分进行湿法蚀刻，从而建立夹在第一电介质层706之间的横向缝隙740。湿法蚀刻剂可以包括用于蚀刻可以包括氮化硅的第二电介质层708的磷酸。在一些实施方式中，对蚀刻速率和蚀刻时间之一或两者加以控制，从而仅去除第二电介质层708的部分，对所述部分的去除足以露出导电部分729的同一级上的对应导电层732。通过控制蚀刻时间，湿法蚀刻剂不会一直行进到完全去除电介质部分727中的第二电介质层708。因此，可以不必在字线拾取区703的电介质部分727中形成用以在去除第二电介质层708时提供机械支持的虚设沟道结构716。如图7F中所示，由于开口735、736的侧壁737仍然被接触间隔体714(例如，氧化硅)覆盖，并且第二电介质层708进一步被缓冲部710(例如，氧化硅)保护，它们两者均具有抵抗用于去除第二电介质层708(例如，氮化硅)的蚀刻剂的能力，因此电介质部分727中的其他级上的第二电介质层708保持完好。

如图7G中所示，通过开口735、736沉积导电层来填充横向缝隙740，由此形成互连线743。可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺沉积导电层，例如，金属层。可以对沉积速率和持续时长之一或两者加以控制，以确保互连线743可以与和横向缝隙740位于同一级上的露出的对应导电层732发生接触。换言之，从对应开口735、736的底部739露出的第二电介质层708可以部分地被字线拾取区703的电介质部分727中的对应互连线743替代，而电介质部分727中的其他级上的其他第二电介质层708则保持完好。

在一些实施方式中，为了形成字线拾取结构，分别在各字线拾取开口中形成与互连线接触的接触结构。如图7G中所示，接触结构742形成于开口735、736的侧壁737上并且与互连线743接触。可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺不仅向横向缝隙740中沉积导电层，还向开口735、736的侧壁737和底部739上沉积导电层而在形成互连线743的同一过程中形成接触结构742。

在一些实施方式中，为了形成字线拾取结构，在形成相应的接触结构之后在字线拾取开口中形成填充物。如图7H中所示，在开口735、736(如图7G中所示)中形成填充物744，使之完全或部分地填充开口735、736。可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺沉积如电介质层的填充物744。可以通过使用化学机械抛光(CMP)去除用于形成接触结构742和填充物744的导电层和电介质层的多余部分。

图8A–8G示出了根据本公开的一些方面的用于形成具有字线拾取结构的3D存储器装置100’的制作过程。图9中所示的方法900还适用于形成具有字线拾取结构的3D存储器装置100’。图8A-8G和图9中所示的3D存储器装置的示例包括图1-4和图6A-6B中所示的3D存储器装置100’。

形成3D存储器装置100’的操作902、904和906与上文描述的形成3D存储器装置100的操作相同，这里出于简洁的目的不再重复其细节。

在形成包括交替的第一电介质层和第二电介质层的堆叠体结构，形成穿过该堆叠体结构的第一区域中的第一和第二电介质层的沟道结构，并且采用导电层替代该堆叠体结构的第一区域中的所有第二电介质层和第二区域中的第二电介质层的部分之后，方法900进行至操作908，如图9中所示，在该操作中，按照不同深度形成穿过该堆叠体结构的第二区域中的第一电介质层和第二电介质层的其余部分延伸的字线拾取结构。

参考图8A和图8B，按照不同深度延伸到堆叠体结构中的字线拾取开口835、836(包括不希望出现的侧壁肩状部811)的形成与图7A和图7B中所示的相同，因而这里为了简洁起见不再对其加以重复。对于该蚀刻而言，字线拾取区803的导电部分829则保持完好。侧壁肩状部811可能给后续制造过程造成威胁，因为之后在栅极替代工艺中蚀刻开口836的底部时，肩状部附近的第二电介质层808可能暴露至开口836。因而，露出的第二电介质层808会被导电层替代，但导电层应当仅替代位于该开口底部的正下方的第二电介质层808，以形成互连线(例如，图6A中的互连线206)。因此，字线拾取结构的接触结构(例如，图6A中的接触结构202)电连接至互连线和接近肩状部的新形成的导电层两者，从而在3D存储器装置100’的操作期间导致字线泄漏。

为了缓解这一不希望出现的后果，本公开提供了将第二电介质层(例如，第二电介质层808)转换成另一电介质材料(即，第三电介质材料)的额外过程。受到转换的部分是第二电介质层的离开口(例如，开口836)最近的部分。第三电介质材料不同于第二电介质层的材料(即第二电介质材料)。第三电介质材料可以与第一电介质层(例如，第一电介质层806)的材料(即第一电介质材料)相同或不同。在一个示例中，第二电介质材料为氮化硅，第一电介质材料为氧化硅，并且第三材料为氧化硅、氮氧化硅或者氧化硅和氮氧化硅的混合物。图8A-8G演示了上文提及的转换的各种实施方式。

在一些实施方式中，如图8C中所示，采用氧化工艺改变字线拾取区803的电介质部分827中的第二电介质层808的部分的成分。该氧化过程可以具有在开口835、836的侧壁837上执行的任何适当方式，诸如热氧化或湿法化学氧化(例如，使用包含臭氧的化学物质)。与通过薄膜沉积形成的氧化物层相比，通过氧化形成的氧化物层是原生氧化物层，并且具有更高的质量(例如，更高的密度和/或更高的介电强度)和更干净的界面(例如，在界面处有更少的悬挂键)。氧化物层的厚度可以由取决于所应用的氧化工艺的类型的氧化温度和时间之一或两者来控制。可以采用使用分子氧作为氧化剂的干法氧化或者使用水蒸汽作为氧化剂的湿法氧化在(例如)不高于大约850℃的温度上形成原生氧化物层。

第二电介质层808的氧化部分是第二电介质层808的最接近字线拾取开口835、836(并因而在字线拾取结构形成之后最接近字线拾取结构)的末端。第二电介质层808的氧化部分可以起着缓冲部810的作用，其与图5A和图7D-7H中描绘的3D存储器装置100中的缓冲部710类似。因此，第二电介质层808的横向长度从开口835、836回退；换言之，氧化之后的横向长度比氧化之前的初始横向长度短。在一些实施方式中，通过湿法化学氧化工艺使第二电介质层808的最接近开口835、836的部分氧化。可以采用包括臭氧的湿法化学物质对第二电介质层808的最接近字线拾取开口835、836的部分氧化，以形成缓冲部810。在一些实施方式中，该湿法化学物质是氢氟酸和臭氧的混合物(例如，FOM)。例如，氢氟酸在超纯水中具有49％的浓度。所得到的原生氧化物层的厚度可以由湿法化学成分、温度和时间中的一者或多者控制。应当理解，原生氧化物层可以是采用任何其他适当工艺形成的，例如，原位水汽生成(ISSG)工艺，该工艺使用氧气和氢气生成具有蒸汽的形式的水。

在一些实施方式中，可以在大约500℃和大约850℃之间执行热氧化，例如，500℃和850℃之间(例如，500℃、550℃、600℃、650℃、700℃、750℃、800℃和850℃，处于由这些值中的任何值作为下端限定的任何范围内，或者处于这些值中的任何两个值限定的任何范围内)。在一些实施方式中，在大约700℃上，例如，在700℃上执行热氧化。由于热氧化物结合了从电介质堆叠体消耗的硅以及由环境提供的氧，因而可以在多个方向上生长原生氧化物层。因而，除了缓冲部810的形成之外，原生氧化物层还可以生长于开口835、836的侧壁837和底部839之上，从而变为接触间隔体814。与3D存储器装置100的缓冲部710类似，3D存储器装置100’的缓冲部810的厚度可以处于大约10nm和大约200nm之间，例如，10nm和200nm之间，并且一个特定缓冲部810的厚度可以是10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、120nm、140nm、160nm、180nm和200nm，处于由这些值中的任何值作为下端限定的任何范围内，或者处于这些值中的任何两个值限定的任何范围内。与3D存储器装置100的接触间隔体714类似，3D存储器装置100’的接触间隔体814的厚度可以处于大约5nm和大约40nm之间，例如，5nm和40nm之间，并且一个特定接触间隔体814的厚度可以是5nm、6nm、7nm、8nm、9nm、10nm、12nm、14nm、15nm、16nm、18nm、20nm、22nm、24nm、25nm、26nm、28nm、30nm、32nm、34nm、35nm、36nm、38nm和40nm，处于由这些值中的任何值作为下端限定的任何范围内，或者处于这些值中的任何两个值限定的任何范围内。在一些实施方式中，接近开口835、836的底部839的所述电介质层(包括缓冲部810以及一些实施方式中的接触间隔体814)的厚度小于接近开口835、836的顶部的所述电介质层的厚度，这是由具有大深度直径比的孔中的氧化导致的。

在一些实施方式中，接触间隔体814不仅包括在侧壁837之上生长的原生氧化物层，还包括来自第一电介质层806的氧化硅，因为原生氧化物层的成分和第一电介质层806的成分相同或者非常相似(例如，两者均包括氧化硅)。在原生氧化物层和第一电介质层806包括相同的氧化物材料时，变得难以对这两种类型的层之间的边界做出区分，在图6A和图8C-8G未对它们给出轮廓勾勒。也就是说，应当理解，依据氧化工艺(例如，从原生氧化物去除氮原子和离子的程度)，原生氧化物可以完全是氧化硅，完全是氮氧化硅，或者是氧化硅和氮氧化硅的混合物。因此，在其他实施方式中，缓冲部810和接触间隔体814中的每者包括氧化硅和氮氧化硅之一或两者。氧化硅和氮氧化硅两者均为电介质材料。

在一些实施方式中，为了形成字线拾取结构，去除字线拾取开口的底部上的氧化层的部分，从而露出剩余第二电介质层的相应部分。如图8D中所示，当在开口835、836的底部839之上形成接触间隔体814时，通过(例如)干法蚀刻将其与先前在形成缓冲部810的氧化工艺中形成的层一起去除，从而露出字线拾取区803的电介质部分827中的第二电介质层808的部分。这一“冲穿”过程与上文结合图7E描述的过程类似，因而这里为了简洁起见不对其加以重复。

P202102547-PA-CN1

在一些实施方式中，通过各向同性蚀刻(例如，湿法蚀刻)将位于开口835、836的底部839上的电介质层部分连同位于所述开口的侧壁837上的电介质层部分一起去除。由于沿侧壁837的电介质层(包括缓冲部810和一些实施方式中的接触间隔体814)比开口835、836的底部839上的电介质层(仅包括接触间隔体814)实质上更厚，因而在蚀穿了底部839上的电介质层的部分时，可以部分地蚀刻掉侧壁837上的电介质层的部分，从而留下仅覆盖侧壁837的电介质层。换言之，根据一些实施例，对沿侧壁837的加厚电介质层进行了回蚀，从而在侧壁837上留下更薄的电介质层。可以对任何适当各向同性蚀刻工艺的蚀刻速率或蚀刻时间加以控制，从而完全蚀穿开口835、836的底部839上的电介质层，但是对开口835、836的侧壁837上的电介质层进行部分回蚀。

根据图8E-8G的3D存储器装置100’的字线拾取结构的互连线843、接触结构842和填充物844的形成分别与根据图7F-7H的3D存储器装置100的字线拾取结构的互连线743、接触结构742和填充物744的形成类似，因而这里为了简洁起见不再对其加以重复。例如，通过开口835、836沉积导电层来填充横向缝隙840，由此形成互连线843。

对于根据本公开的3D存储器装置的每一具有位于字线拾取开口内的肩状部的字线拾取结构而言，在电介质层中的至少一些与开口的侧壁之间形成缓冲部。可以对缓冲部的厚度加以控制，使之大到足以保护与侧壁毗连的电介质层，使之免于因后续蚀刻而暴露至开口中并被导电层替代。与现有技术相比，根据本公开的3D存储器装置减少或者防止字线拾取结构中的泄漏电流，由此增强3D存储器装置的性能。

可以容易地针对各种应用修改和/或调整前文对具体的实施方式所做的描述。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施方式的含义以及等价方案的范围内。

本公开的广度和范围不应由上述示例性实施方式中的任何示例性实施方式限制，而是仅根据下述权利要求及其等价方案限定。

Claims (24)

1.一种用于形成三维(3D)存储器装置的方法，包括：

形成包括交替的第一电介质层和第二电介质层的堆叠体结构，所述第一电介质层包括第一电介质材料，并且所述第二电介质层包括不同于所述第一电介质材料的第二电介质材料；

在所述堆叠体结构的第一区域中形成穿过所述第一电介质层和所述第二电介质层延伸的沟道结构；

采用导电层替代所述堆叠体结构的第一区域中的所有所述第二电介质层和第二区域中的所述第二电介质层的部分；以及

按照不同深度形成穿过所述堆叠体结构的第二区域中的所述第一电介质层以及所述第二电介质层的其余部分延伸的字线拾取结构，每一字线拾取结构沿所述第二区域中的开口的侧壁延伸，

其中，在形成所述字线拾取结构时，将所述第二区域中的所述第二电介质层的最接近所述开口的部分转换成不同于所述第二电介质材料的第三电介质材料。

2.根据权利要求1所述的方法，其中，形成所述字线拾取结构包括：

按照不同深度形成穿过所述堆叠体结构的第二区域中的所述第一电介质层以及所述第二电介质层的其余部分延伸的开口；

在所述开口中的每者的底部处形成互连线，其中，所述互连线分别与所述导电层接触；以及

分别在所述开口中形成与所述互连线接触的接触结构。

3.根据权利要求2所述的方法，进一步包括：

在形成相应的接触结构之后在所述开口中的每者中形成填充物。

4.根据权利要求2或3所述的方法，其中，形成所述字线拾取结构进一步包括：

在形成所述开口之后暴露的所述第二电介质层的其余部分中的至少一些中建立凹陷；以及

采用所述第三电介质材料覆盖所述凹陷，以形成缓冲部。

5.根据权利要求4所述的方法，进一步包括：

在采用所述第三电介质材料覆盖所述凹陷之后，采用第四电介质材料覆盖所述开口的侧壁，以形成接触间隔体。

6.根据权利要求5所述的方法，其中，所述第四电介质材料与所述第三电介质材料相同。

7.根据权利要求2或3所述的方法，其中，形成所述字线拾取结构进一步包括：

对所述第二电介质层的其余部分进行氧化，以形成缓冲部。

8.根据权利要求7所述的方法，其中，所述缓冲部是由热氧化或湿法化学氧化之一形成的。

9.根据权利要求4-8中的任何一项所述的方法，其中，形成所述字线拾取结构进一步包括：

分别蚀刻掉所述开口中的每者的底部，从而露出所述第二电介质层的部分；以及

分别去除所述开口中的每者中的露出的第二电介质层的相应部分，而后在去除部分中形成所述互连线。

10.根据权利要求9所述的方法，其中，通过干法蚀刻或湿法蚀刻中的至少一者蚀刻所述开口中的每者的底部。

11.一种三维(3D)存储器装置，包括：

堆叠体结构的第一区域，所述第一区域包括交替的导电层和第一电介质层；

所述堆叠体结构的第二区域，所述第二区域包括交替的第二电介质层和所述第一电介质层；以及

字线拾取结构，均沿开口的侧壁延伸到所述堆叠体结构的第二区域中，

其中，覆盖所述侧壁的缓冲部设置在所述第二电介质层和所述字线拾取结构之间；并且

其中，所述缓冲部的表面沿平行于所述侧壁的方向具有多个凸起。

12.根据权利要求11所述的3D存储器装置，其中，接触间隔体形成于所述缓冲部与所述字线拾取结构之间。

13.根据权利要求12所述的3D存储器装置，其中，所述接触间隔体和所述缓冲部均包括选自由氧化硅、氮氧化硅以及氧化硅和氮氧化硅的混合物构成的集合的电介质材料。

14.根据权利要求11-13中的任何一项所述的3D存储器装置，其中，所述字线拾取结构中的每者包括：

位于所述字线拾取结构的底部的互连线，其中，所述互连线与所述导电层之一接触；

电耦接至所述互连线的接触结构；以及

填充所述开口的其余部分的填充物。

15.根据权利要求11-14中的任何一项所述的3D存储器装置，其中，所述多个凸起中的每者横向对应于所述堆叠体结构的第二区域中的所述第一电介质层之一。

16.根据权利要求15所述的3D存储器装置，其中，所述缓冲部是通过薄膜沉积形成的。

17.根据权利要求11-14中的任何一项所述的3D存储器装置，其中，所述多个凸起中的每者横向对应于所述堆叠体结构的第二区域中的所述第二电介质层之一。

18.根据权利要求17所述的3D存储器装置，其中，所述缓冲部是通过对所述第二电介质层的其余部分进行氧化而形成的。

19.根据权利要求17或18所述的3D存储器装置，其中，接近所述字线拾取结构的底部的电介质层的厚度小于接近所述字线拾取结构的顶部的电介质层的厚度。

20.根据权利要求17-19中的任何一项所述的3D存储器装置，其中，所述电介质材料包括原生氧化物层。

21.根据权利要求11-20中的任何一项所述的3D存储器装置，其中，所述开口中的至少一者的侧壁具有侧壁肩状部。

22.根据权利要求11-21中的任何一项所述的3D存储器装置，其中，所述字线拾取结构按照不同深度延伸到所述堆叠体结构的第二区域中。

23.一种系统，包括：

被配置为存储数据的三维(3D)存储器装置，所述3D存储器装置包括：

堆叠体结构的第一区域，所述第一区域包括交替的导电层和第一电介质层；

所述堆叠体结构的第二区域，所述第二区域包括交替的第二电介质层和所述第一电介质层；以及

字线拾取结构，均沿开口的侧壁延伸到所述堆叠体结构的第二区域中，

其中，覆盖所述侧壁的缓冲部设置在所述第二电介质层和所述字线拾取结构之间；并且

其中，所述缓冲部的表面沿平行于所述侧壁的方向具有多个凸起；以及

耦接至所述3D存储器装置并且被配置为控制所述3D存储器装置的存储器控制器。

24.根据权利要求23所述的系统，进一步包括耦接至所述存储器控制器并且被配置为发送或接收所述数据的主机。