KR20210137133A - 3차원 메모리 소자의 상호연결 구조체 - Google Patents

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KR20210137133A
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쿤 장
하오졔 송
쿤 바오
즈량 샤
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3D 메모리 소자 및 이를 형성하는 방법의 실시예가 개시된다. 일례에서, 3D 메모리 소자는 기판, 메모리 스택, 채널 구조체, 채널 국부 콘택트, 슬릿 구조체 및 계단 국부 콘택트를 포함한다. 상기 메모리 스택은 상기 기판 위의 인터리빙된 복수의 전도 층 및 유전체 층을 포함한다. 상기 채널 구조체는 상기 메모리 스택을 통해 수직으로 연장된다. 상기 채널 국부 콘택트는 상기 채널 구조체 위에 있고 상기 채널 구조체와 접촉한다. 상기 슬릿 구조체는 상기 메모리 스택을 통해 수직으로 연장된다. 상기 계단 국부 콘택트는 상기 메모리 스택의 에치 상의 계단 구조체에서 상기 도전 층 중 하나 위에 있고 상기 도전 층 중 하나에 접촉한다. 상기 채널 국부 콘택트의 상단, 상기 슬릿 구조체의 상단 및 상기 계단 국부 콘택트의 상단은 서로 동일 평면상에 있다.

Description

3차원 메모리 소자의 상호연결 구조체
본 개시의 실시예는 3차원(three-dimensional, 3D) 메모리 소자 및 그 제조 방법에 관한 것이다.
평면 메모리 셀(planar memory cell)은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 그러나 메모리 셀의 형상 크기(feature size)가 하한에 가까워짐에 따라, 평면 공정 및 제조 기술이 어렵고 비용이 많이 든다. 그 결과, 평면 메모리 셀의 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 소자(peripheral device)를 포함한다.
여기서는 3D 메모리 소자 및 이를 형성하는 방법의 실시예를 개시한다.
하나의 예에서, 3D 메모리 소자는 기판(substrate), 메모리 스택(memory stack), 채널 구조체(channel structure), 채널 국부 콘택트(channel local contact), 슬릿 구조체(slit structure) 및 계단 국부 콘택트(staircase local contact)를 포함한다. 상기 메모리 스택은 상기 기판 위의 인터리빙된(interleaved) 복수의 전도 층(conductive layer) 및 유전체 층(dielectric layer)을 포함한다. 상기 채널 구조체는 상기 메모리 스택을 통해 수직으로 연장된다. 상기 채널 국부 콘택트는 상기 채널 구조체 위에 있고 상기 채널 구조체와 접촉한다. 상기 슬릿 구조체는 상기 메모리 스택을 통해 수직으로 연장된다. 상기 계단 국부 콘택트는 상기 메모리 스택의 에지 상의 계단 구조체에서 상기 복수의 전도 층 중 하나 위에 있고 상기 복수의 전도 층 중 하나와 접촉한다. 상기 채널 국부 콘택트의 상단(upper end), 상기 슬릿 구조체의 상단 및 상기 계단 국부 콘택트의 상단은 서로 동일 평면상에 있다.
다른 예에서, 3D 메모리 소자는 기판, 메모리 스택, 채널 구조체, 채널 국부 콘택트, 슬릿 구조체 및 주변 국부 콘택트를 포함한다.
상기 메모리 스택은 상기 기판 위의 인터리빙된 복수의 전도 층 및 유전체 층을 포함한다. 상기 채널 구조체는 상기 메모리 스택을 통해 수직으로 연장된다. 상기 채널 국부 콘택트는 상기 채널 구조체 위에 있고 상기 채널 구조체와 접촉한다. 상기 슬릿 구조체는 상기 메모리 스택을 통해 수직으로 연장된다. 상기 주변 국부 콘택트는 상기 메모리 스택의 외부에서 상기 기판에 수직으로 연장되는 주변 국부 콘택트를 포함한다. 상기 채널 국부 콘택트의 상단, 상기 슬릿 구조체의 상단 및 상기 주변 국부 콘택트의 상단은 서로 동일 평면상에 있다.
또 다른 예에서, 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 위에 인터리빙된 복수의 희생 층 및 유전체 층을 포함하는 유전체 스택을 통해 수직으로 연장되는 채널 구조체가 형성된다. 상기 유전체 스택 상에 국부 유전체 층이 형성된다. 상기 국부 유전체 층 및 상기 유전체 스택을 통해 수직으로 연장되는 슬릿 개구부(slit opening)가 형성된다. 상기 슬릿 개구부를 통해, 상기 희생층을 전도 층으로 치환함으로써, 인터리빙된 복수의 전도 층 및 상기 유전체 층을 포함하는 메모리 스택이 형성된다. 상기 슬릿 개구부에 제1 소스 콘택트 부분이 형성된다. 상기 메모리 스택의 에지 상의 계단 구조체에 상기 국부 유전체 층을 통해 상기 채널 구조체를 노출시키기 위한 채널 국부 콘택트 개구부와 상기 국부 유전체 층을 통해 상기 전도 층 중 하나를 노출시키기 위한 계단 국부 콘택트 개구부가 동시에 형성된다. 상기 채널 국부 콘택트 개구부에 채널 국부 콘택트, 상기 슬릿 개구부에 상기 제1 소스 콘택트 부분 위의 제2 소스 콘택트 부분, 및 상기 계단 국부 콘택트 개구부에 계단 국부 콘택트가 동시에 형성된다.
본 출원에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 추가로 설명과 함께 본 개시의 원리를 설명하여 당업자가 본 개시를 실시 및 사용할 수 있게 한다.
도 1은 3차원 메모리 소자의 단면을 나타낸다.
도 2는 본 개시의 일부 실시예에 따른, 상호연결 구조체를 갖는 예시적인 3D 메모리 소자의 단면을 나타낸다.
도 3a ∼ 도 3h는 본 개시의 일부 실시예에 따른, 상호연결 구조체를 갖는 예시적인 3D 메모리 소자를 형성하기 위한 제조 공정을 나타낸다.
도 4는 본 개시의 일부 실시예에 따른, 상호연결 구조체를 갖는 예시적인 3D 메모리 소자를 형성하는 방법의 흐름도를 나타낸다.
특정 구성 및 배치가 논의되지만, 이는 단지 예시의 목적으로 행해진 것임을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배치가 사용될 수 있음을 인식할 것이다. 본 개시는 또한 다양한 다른 애플리케이션에서 사용될 수 있다는 것이 당업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정 특성, 구조 또는 특징을 포함할 수 있지만, 모든 실시예가 그러한 특정 특징, 구조 또는 특성을 반드시 포함하는 것은 아니다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특징이 실시예와 관련하여 설명될 때, 명시적으로 기술되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 가져오는 것은 관련 기술 분야의 숙련자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은 문맥에 따라 적어도 부분적으로는 단수 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나 복수 의미로 특징, 구조 또는 특성의 조합을 설명하는 데 사용될 수 있다. 또한, "~에 기초한"이라는 용어는 배타적 요인 세트를 전달하도록 반드시 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "상(on)에", "위에(above 및 over)"의 의미는, "상에"가 무언가 "바로 상에(directly on)"를 의미할 뿐만 아니라 그 사이에 중간 특징부(intermediate feature) 또는 층이 있는 무언가의 "상에"라는 의미를 포함하고, "위에(above 또는 over)"는 무언가의 "위에"의 의미를 의미할 뿐만 아니라 그 사이에 중간 특징부 또는 층이 없는(즉, 무언가의 바로 상에)의 의미 포함하도록 넓게 해석되어야 한다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면에 나타낸 바와 같이 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하기 위해 설명의 편의상 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향(orientation) 외에도 사용 또는 작동 시의 기기의 다른 방향을 포함하도록 의도된다. 장치는 그렇지 않으면 (90도 회전되거나 다른 방향으로) 배향되고 여기에 사용된 공간적으로 상대적인 설명자도 그에 따라 해석될 수 있다.
여기에서 사용된 바와 같이, 용어 "기판(substrate)"은 후속 재료 층(material layer)이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패턴화될 수 있다. 기판의 맨 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 남을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성의 재료로 만들어질 수 있다.
여기에서 사용되는 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 있는(underlying) 또는 위에 있는(overlying) 구조체 전체에 걸쳐 확장될 수 있거나, 아래에 있는 또는 위에 있는 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조체의 두께보다 얇은 두께를 갖는 균질 또는 비균질의 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면(top surface)과 하단 표면(bottom surface)에 또는 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼(tapered) 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 (상호연결 라인 및/또는 비아 콘택트가 형성되는) 하나 이상의 도체 및 콘택트 층 및 하나 이상의 유전체 층을 포함할 수 있다.
여기에서 사용된 바와 같이, 용어 "명목상/명목상으로(nominal/nominally)"은 제품 또는 공정의 설계 단계 동안 설정되는, 원하는 값의 위 및/또는 아래의 값 범위와 함께, 구성요소 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 또는 목표하는 값을 의미한다. 값의 범위는 제조 공정이나 허용오차의 약간의 변동으로 인해 발생할 수 있다. 여기에서 사용되는 바와 같이, 용어 "약(about)"은 대상 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 지시한다. 특정 기술 노드에 기초하여, "약"이라는 용어는, 예를 들어 값의 10-30% 내에서 변하는 주어진 양의 값을 지시할 수 있다(예: 값의 ±10%, ±20%, 또는 ±30%).
여기에서 사용되는 바와 같이, 용어 "3D 메모리 소자"는 메모리 셀 트랜지스터의 스트링이 기판에 대해 수직 방향으로 연장되도록, 횡 방향 기판(laterally-oriented substrate) 상에 직렬로 연결된 메모리 셀 트랜지스터의 수직 방향 스트링(vertically-oriented string)을 지칭한다. 여기에서 사용되는 바와 같이, 용어 "수직/수직으로(vertical/vertically)"는 기판의 횡 방향 표면에 명목상으로 수직인 것을 의미한다.
3D NAND 메모리 소자와 같은 일부 3D 메모리 소자에서, 슬릿 구조체는 메모리 어레이를 다수의 블록으로 분리하고, 게이트 치환 공정 동안 에칭액 및 화학 전구체(chemical precursor)에 대한 액세스를 제공하고, 메모리 어레이의 소스에 대한 전기적 연결을 제공하는 것을 포함한 다양한 기능에 사용된다. 도 1은 3D 메모리 소자(100)의 단면을 나타낸다. 도 1에 도시된 바와 같이, 3D 메모리 소자(100)는 기판(102) 위의 메모리 스택(104)을 포함한다.
3D 메모리 소자(100)는 또한 메모리 스택(104)을 통해 각각 수직으로 연장되는 채널 구조체(106)의 어레이와 슬릿 구조체(108)를 포함한다. 각각의 채널 구조체(106)는 NAND 메모리 스트링으로서 기능하고, 슬릿 구조체(108)는 NAND 메모리 스트링의 소스, 예를 들어, 채널 구조체(106)의 어레이의 어레이 공통 소스(array common source, ACS)에 대한 전기적 연결로서 기능한다.
3D 메모리 소자(100)는 메모리 스택(104) 위의 채널 구조체(106) 및 슬릿 구조체(108)를 위한 상호연결 구조체를 더 포함하며, 이는 메모리 스택(104) 상의 국부 콘택트 층(110) 및 국부 콘택트 층(110) 상의 상호연결 층(112)을 포함한다. 도 1에는 3D 메모리 소자(100)에서 구성요소의 공간적 관계를 나타내기 위해 x축, y축, 및 z축이 포함되어 있음에 유의한다. 기판(102)은 xy 평면에서 횡 방향으로 연장되는 두 개의 횡 방향 면: 웨이퍼의 앞쪽의 전면(front surface) 및 웨이퍼의 앞쪽에 반대쪽의 배면(back surface)을 포함한다. x 방향과 y 방향은 웨이퍼 평면에서 두 개의 직교 방향이다: x 방향은 워드 라인 방향이고, y 방향은 비트 라인 방향이다. z축은 x축과 y축 모두에 수직이다. 여기에서 사용되는 바와 같이, 하나의 구성요소(예: 층 또는 소자)가 반도체 소자(예: 3D 메모리 소자(100))의 다른 구성요소(예: 층 또는 소자)의 "상에", "위에" 또는 "아래"에 있는지는, 기판이 z 방향으로 반도체 소자의 가장 아래의 평면에 위치할 때, z 방향(x-y 평면에 직교하는 수직 방향)에서 반도체 소자의 기판(예: 기판(102))에 대해 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시의 전체에 걸쳐 적용된다.
국부 콘택트 층(110)은 채널 구조체(106)와 접촉하는 채널 국부 콘택트(116) 및 슬릿 구조체(108)와 접촉하는 슬릿 국부 콘택트(118)를 포함하는, 메모리 스택(104)의 구조체와 직접 접촉하는 국부 콘택트("C1"으로도 알려짐)를 포함한다. 일부 실시예에서, 3D 메모리 소자(100)는 메모리 스택(104)의 에지에서 각각의 계단 구조체(114)와 각각 접촉하는 계단 국부 콘택트(124)와 메모리 스택(104) 외부의 기판(102)과 접촉하는 주변 국부 콘택트(126)와 같은, 추가적인 국부 콘택트를 포함한다. 상호연결 층(112)은 각각 채널 국부 콘택트(116)와 접촉하는 채널 콘택트(120), 슬릿 국부 콘택트(118)와 접촉하는 슬릿 콘택트(122), 각각 계단 국부 콘택트(124)와 접촉하는 계단 콘택트(128), 및 각각 주변 국부 콘택트(126)와 접촉하는 주변 콘택트(130)와 같은, 국부 콘택트 층(110)과 접촉하는 콘택트("V0"로도 알려짐)를 포함한다.
3D 메모리 소자(100)에서, 채널 국부 콘택트(116)와 슬릿 국부 콘택트(118)는 상이한 깊이, 상이한 임계 치수, 및 상이한 재료 상에 있는데(예: 채널 국부 콘택트(116)는 채널 구조체(106)의 폴리실리콘 플러그 상에 있는 반면, 슬릿 국부 콘택트(118)는 슬릿 구조체(108)의 텅스텐 소스 콘택트 상에 있음), 이것은 국부 콘택트 층(110)의 제조를 더 어렵게 만든다. 더욱이, 상이한 유형의 국부 콘택트(예: 채널 국부 콘택트(116), 슬릿 국부 콘택트(118), 계단 국부 콘택트(124), 및 주변 국부 콘택트(126))의 상단은 서로 동일 평면상에 있지 않기 때문에(즉, z 방향으로 정렬되지 않음), 상호연결 층(112)의 상이한 유형의 콘택트(예: 채널 콘택트(120), 슬릿 콘택트(122), 계단 콘택트(128), 및 주변 콘택트(130))는 상이한 깊이를 가지는데, 이것은 상호연결 구조체 제조의 복잡도를 더욱 증가시킨다.
본 개시에 따른 다양한 실시예는 개선된 상호연결 구조체를 갖는 3D 메모리 소자를 제공한다. 슬릿 국부 콘택트를 제거하고 슬릿 소스 콘택트와 다양한 유형의 국부 콘택트, 예컨대, 채널 국부 콘택트, 계단 국부 콘택트 및/또는 주변 국부 콘택트의 금속 증착 단계를 병합함으로써, 수율을 증가시키면서, 공정 사이클 시간 및 제조 비용을 줄일 수 있다. 또한, 슬릿 소스 콘택트의 상단과 다양한 유형의 국부 콘택트의 상단이 서로 동일 평면상에 있을 수 있기 때문에, 상호 연결 구조체에서 서로 다른 유형의 V0 콘택트가 동일한 유형의 재료 상에 동일한 깊이로 놓일 수 있어, 제조 공정도 덜 어렵게 한다.
도 2는 본 개시의 일부 실시예에 따른, 상호연결 구조체를 갖는 예시적인 3D 메모리 소자(200)의 단면을 나타낸다. 3D 메모리 소자(200)는 실리콘(예: 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(silicon on insulator, SOI), 절연체 상의 게르마늄(germanium on insula, GOI), 또는 기타 적절한 재료를 포함할 수 있는 기판(202)을 포함할 수 있다. 일부 실시예에서, 기판(202)은 연삭(grinding), 에칭, 화학 기계적 연마(chemical mechanical polishing, CMP), 또는 이들의 임의의 조합에 의해 박형화된 박형 기판(예: 반도체 층)이다.
3D 메모리 소자(200)는 모놀리식 3D 메모리 소자의 일부일 수 있다. "모놀리식(monolithic)"이라는 용어는 3D 메모리 소자의 구성요소(예: 주변 소자 및 메모리 어레이 소자)가 단일 기판에 형성됨을 의미한다. 모놀리식 3D 메모리 소자의 경우, 주변 소자 처리 및 메모리 어레이 소자 처리의 콘볼루션(convolution)으로 인해 제조에 추가적인 제한이 발생한다. 예를 들어, 메모리 어레이 소자(예: NAND 메모리 스트링)의 제조는 동일한 기판 상에 형성되어 있거나 형성될 주변 소자와 관련된 열 예산에 의해 제약을 받는다.
대안적으로, 3D 메모리 소자(200)는 비모놀리식(non-monolithic) 3D 메모리 소자의 일부일 수 있으며, 여기서 구성요소(예: 주변 소자 및 메모리 어레이 소자)는 서로 다른 기판 상에 개별적으로 형성된 다음, 예를 들어 면대면 방식(face-to-face manner) 본딩될 수 있다. 일부 실시예에서, 메모리 어레이 소자 기판(예: 기판(202))은 본딩된(bonded) 비모놀리식 3D 메모리 소자의 기판으로 유지되고, 주변 소자(예: 페이지 버퍼, 디코더 및 래치와 같은, 3D 메모리 소자(200)의 작동을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함함; 미도시)는 하이브리드 본딩(hybrid bonding)을 위해 메모리 어레이 소자(예: NAND 메모리 스트링)를 향하여 뒤집혀 아래로 향하게 된다. 일부 실시예에서, 메모리 어레이 소자 기판(예: 기판(202))은 하이브리드 본딩을 위해 주변 소자(미도시)를 향해 뒤집혀 아래로 향하므로, 본딩된 비모놀리식 3D 메모리 소자에서, 메모리 어레이 소자는 주변 소자 위에 있다. 메모리 어레이 소자 기판(예: 기판(202))은 박형된 기판(본딩된 비모놀리식 3D 메모리 소자의 기판이 아님)이고, 모놀리식 3D 메모리 소자의 BEOL(Back-End-Of-Line) 인터커넥트(interconnect)는 박형 메모리 어레이 소자 기판의 배면에 형성될 수 있다.
일부 실시예에서, 3D 메모리 소자(200)는 메모리 셀이 기판(202) 위로 수직으로 각각 연장되는 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 소자이다. 메모리 어레이 소자는 NAND 메모리 스트링의 어레이로서 기능하는 채널 구조체(204)의 어레이를 포함할 수 있다. 도 2에 도시된 바와 같이, 채널 구조체(204)는 전도 층(206)과 유전체 층(208)을 각각 포함하는 복수의 쌍을 통해 수직으로 연장될 수 있다. 인터리빙된 전도 층(206) 및 유전체 층(208)은 메모리 스택(210)의 일부이다. 메모리 스택(210) 내의 전도 층(206)과 유전체 층(208)의 쌍의 수(예: 32, 64, 96 또는 128)는 3D 메모리 소자(200)에서 메모리 셀의 수를 결정한다. 일부 실시예에서, 메모리 스택(210)은 서로의 위에 적층된 복수의 메모리 데크를 포함하는 멀티덱크 아키텍처(미도시)을 가질 수 있다. 각각의 메모리 데크에서 전도 층(206)과 유전체 층(208) 쌍의 수는 동일하거나 상이할 수 있다.
메모리 스택(210)은 복수의 인터리빙된 전도 층(206) 및 유전체 층(208)을 포함할 수 있다. 메모리 스택(210)의 전도 층(206) 및 유전체 층(208)은 수직 방향으로 교대로 있을 수 있다. 다시 말해, 메모리 스택(210)의 맨 위 또는 맨 아래에 있는 것을 제외하고, 각각의 전도 층(206)은 양측에 두 개의 유전체 층(208)과 인접할 수 있고, 각각의 유전체 층(208)은 양측에 두 개의 전도 층(206)과 인접할 수 있다. 전도 층(206)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 각각의 전도 층(206)은 채널 구조체(204)를 둘러싸는 게이트 전극(게이트 라인)일 수 있고 워드 라인으로서 횡 방향으로 연장될 수 있다. 유전체 층(208)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에 따르면, ISSG(in-situ steam generation) 실리콘 산화물과 같은 실리콘 산화물 필름이 기판(202)(예: 실리콘 기판)과 메모리 스택(210) 사이에 형성될 수 있다는 것으로 이해된다.
도 2에 도시된 바와 같이, 채널 구조체(204)는 반도체 층(예: 반도체 채널(212)로서) 및 복합 유전체 층(예: 메모리 필름(214)으로서)으로 채워진 채널 구멍을 포함할 수 있다. 일부 실시예에서, 반도체 채널(212)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은, 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(214)은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐), 및 차단 층을 포함하는 복합 층이다. 채널 구조체(204)의 나머지 공간은 실리콘 산화물 및/또는 에어 갭(air gap)과 같은, 유전체 재료를 포함하는 캡핑 층(capping layer)으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조체(204)는 실린더 형상(예: 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 메모리 필름(214)의 캡핑 층, 반도체 채널(212), 터널링 층, 저장 층, 및 차단 층은 기둥의 중심으로부터 외부 표면을 향하여 차례로 방사상으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전율(high dielectric constant, high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 하나의 예에서, 메모리 필름(214)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시예에서, 채널 구조체(204)는 채널 구조체(204)의 하단 부분(bottom portion)(예: 하단에 있음) 반도체 플러그(218)를 더 포함한다. 여기서 사용된 바와 같이, 구성요소(예: 채널 구조체(204))의 "상단(upper end)"은 y 방향으로 기판(202)으로부터 더 멀리 떨어진 단부(end)이고, 구성요소(예: 채널 구조체(204))의 "하단(bottom end)"은 기판(202)이 3D 메모리 소자(200)의 가장 아래 평면에 위치할 때 y 방향으로 기판(202)에 가까운 단부이다. 반도체 플러그(218)는 기판(202)으로부터 임의의 적절한 방향으로 에피택셜 성장되는, 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 반도체 플러그(218)는 기판(202)과 동일한 재료인 단결정 실리콘을 포함하는 것으로 이해된다. 다시 말해, 반도체 플러그(218)는 기판(202)과 동일한 재료인 에피택셜 성장 반도체 층을 포함할 수 있다. 반도체 플러그(218)는 반도체 채널(212)의 하단 아래에 있고 반도체 채널(212)의 하단과 접촉할 수 있다. 반도체 플러그(218)는 NAND 메모리 스트링의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다.
일부 실시예에서, 채널 구조체(204)는 채널 구조체(204)의 상단 부분(예: 상단)에 채널 플러그(220)를 더 포함한다. 채널 플러그(220)는 반도체 채널(212)의 상단 위에 있고 도체 채널(212)의 상단과 접촉할 수 있다. 채널 플러그(220)는 반도체 재료(예: 폴리실리콘)를 포함할 수 있다. 3D 메모리 소자(200)를 제조하는 중에 채널 구조체(204)의 상단을 덮음으로써, 채널 플러그(220)는 실리콘 산화물 및 실리콘 질화물과 같은, 채널 구조체(204)에 채워진 유전체의 에칭을 방지하기 위한 에칭 정지 층(etch stop layer)으로서 기능할 수 있다. 일부 실시예에서, 채널 플러그(220)는 NAND 메모리 스트링의 드레인으로서 기능할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 소자(200)는 또한 상호연결 구조체의 일부로서 메모리 스택(210) 상의 국부 콘택트 층(222)을 포함한다. 일부 실시예에서, 국부 콘택트 층(222)은 채널 구조체(204)(즉, 채널 플러그(220))의 상단의 맨 위에 형성된다. 국부 콘택트 층(222)은 횡 방향 인터커넥트 라인 및 비아 콘택트를 포함하는, 복수의 인터커넥트(여기서는 "콘택트"라고도 함)을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "인터커넥트"는 MEOL(middle-end-of-line) 인터커넥트 및 BEOL(back-end-of-line) 인터커넥트와 같은, 임의의 적합한 유형의 인터커넥트를 광범위하게 포함할 수 있다. 국부 콘택트 층(222)의 인터커넥트는 여기서 "국부 콘택트"("C1"로도 알려짐)로 지칭되며, 이는 메모리 스택(210)의 구조체와 직접 접촉한다. 일부 실시예에서, 국부 콘택트 층(222)은 채널 구조체(204)(예: 채널 플러그(220))의 상단 위에 있고 채널 구조체(204)의 상단과 접촉하는 채널 국부 콘택트(224)를 포함한다.
국부 콘택트 층(222)은 국부 콘택트(예: 채널 국부 콘택트(224))가 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric, ILD) 층("금속간 유전체(intermetal dielectric, IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 일부 실시예에서, 국부 콘택트 층(222)은 하나 이상의 국부 유전체 층에 채널 국부 콘택트(224)를 포함한다. 국부 콘택트 층(222)의 채널 국부 콘택트(224)은 Cu, Al, W, Co, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 하나의 예에서, 채널 국부 콘택트(224)은 텅스텐으로 만들어진다. 국부 콘택트 층(222)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전율(low-k) 유전체 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 소자(200)는 메모리 스택(210)의 국부 콘택트 층(222)과 인터리빙된 전도 층(206) 및 유전체 층(208)을 통해 수직으로 연장되는 슬릿 구조체(226)를 더 포함한다. 슬릿 구조체(226)는 또한 횡 방향으로 연장되어(예: 도 2에서 비트 라인 방향/y 방향) 메모리 스택(210)을 다수의 블록으로 분리할 수 있다. 슬릿 구조체(226)는 전도 층(206)을 형성하기 위한 화학적 전구체에 대한 접근을 제공하는 슬릿 개구부를 포함할 수 있다. 일부 실시예에서, 슬릿 구조체(226)는 또한 기판(202)의 하단에 도핑된 영역(미도시)을 포함하여 ACS와의 전기 연결의 저항을 감소시킨다.
일부 실시예에서, 슬릿 구조체(226)는 NAND 메모리 스트링의 ACS를 소스 라인(미도시)과 같은 상호연결 구조체에 전기적으로 연결하기 위한 소스 콘택트(228)를 더 포함한다. 일부 실시예에서, 소스 콘택트(228)는 벽형 콘택트(wall-shaped contact)를 포함한다. 도 2에 도시된 바와 같이, 소스 콘택트(228)는 슬릿 구조체(226)의 하단 부분에(예: 도핑된 영역과 접촉함) 하부 소스 콘택트 부분(228-1) 및 슬릿 구조(226)의 상단 부분에 있는 상부 소스 콘택트 부분(228-2)을 포함할 수 있다. 일부 실시예에서, 상부 소스 콘택트 부분(228-2)은 하부 소스 콘택트 부분(228-1) 위에 있고 하부 소스 콘택트 부분(228-1)과 접촉하고 하부 소스 콘택트 부분(228-1)과 상이한 재료를 갖는다. 하부 소스 콘택트 부분(228-1)은 도핑된 영역과의 접촉 저항을 줄이기 위해, 도핑된 폴리실리콘과 같은 전도성 재료를 포함할 수 있다. 상부 소스 콘택트 부분(228-2)은 W, Co, Cu, Al, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 금속과 같은, 전도성 재료를 포함할 수 있다. 하나의 예에서, 상부 소스 콘택트 부분(228-2)은 텅스텐을 포함할 수 있다. 아래에서 상세히 설명하는 바와 같이, 슬릿 구조체(226)의 상부 소스 콘택트(228-2) 및 채널 국부 콘택트(224)의 전도성 재료는 동일한 공정으로 증착될 수 있으므로, 상부 소스 콘택트 부분(228-2)과 채널 국부 콘택트(224)는 동일한 금속과 같은, 전도성 재료를 포함한다. 하나의 예에서, 금속으로는 텅스텐을 포함할 수 있다.
슬릿 구조체(226)의 소스 콘택트(228)를 메모리 스택(210)의 전도 층(206)으로부터 전기적으로 절연시키기 위해, 슬릿 구조체(226)는 슬릿 개구부의 측벽을 따라 슬릿 개구부의 측벽에 인접한 에치 백 리세스(etch-back recesse)에 배치된 스페이서(spacer)(230)를 더 포함할 수 있다. 즉, 스페이서(230)는 소스 콘택트(228)와 메모리 스택(210)의 전도 층(206) 사이에 횡 방향으로 형성될 수 있다. 스페이서(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은, 유전체 재료의 하나 이상의 층을 포함할 수 있다.
도 2에 도시된 바와 같이, 측방향(x 방향 및/또는 y방향)의 적어도 하나의 에지 상에서, 메모리 스택(210)은 계단 구조체(240)를 포함할 수 있다. 계단 구조체(240)에서, 수직 방향(도 2의 z 방향)을 따른 도체/유전체 층의 대응하는 에지는 워드 라인 팬아웃(word line fan-out)을 위해 횡 방향으로 엇갈릴 수 있다. 계단 구조체(240)의 각각의 "레벨"은 하나 이상의 도체/유전체 층 쌍을 포함할 수 있으며, 각각은 한 쌍의 전도 층(206)(워드 라인으로서 x 방향에서 횡 방향으로 연장됨) 및 유전체 층(208)을 포함한다. 일부 실시예에서, 계단 구조체(240)의 레벨 각각의 상단 층은 수직 방향(예: 워드 라인 팬아웃)으로 상호연결을 위한 전도 층(206) 중 하나이다. 일부 실시예에서, 계단 구조체(240)의 두 개의 인접한 레벨마다 수직 방향으로 명목상 동일한 거리만큼 및 횡 방향으로 명목상 동일한 거리만큼 오프셋된다. 따라서 각각의 오프셋은 수직 방향에서 3D 메모리 소자(200)의 워드 라인과의 상호연결을 위한 "랜딩 영역(landing area)"을 형성할 수 있다.
일부 실시예에서, 3D 메모리 소자(200)는 메모리 스택(210)의 계단 구조체(240)에서 전도 층(워드 라인)(206) 중 각자의 전도 층 위에 있고 각자의 전도 층과 접촉하는 계단 국부 콘택트(242)("워드 라인 국부 콘택트"로도 알려짐)를 더 포함한다. 각각의 계단 국부 콘택트(242)는 국부 콘택트 층(222)의 ILD 층을 통해 또한 계단 구조체(240)를 덮는 ILD 층을 통해 수직으로 연장되어 메모리 스택(210)의 에지 상의 각자의 전도 층(워드 라인)(206)에 도달할 수 있다. 계단 국부 콘택트(242)는 W, Co, Cu, Al, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 금속과 같은, 전도성 재료를 포함할 수 있다. 하나의 예에서, 계단 국부 콘택트(242)는 텅스텐을 포함할 수 있다.
일부 실시예에서, 3D 메모리 소자(200)는 각각 메모리 스택(210) 외부의 기판(202)에 수직으로 연장되는 주변 국부 콘택트(244)를 더 포함한다. 각각의 주변 국부 콘택트(244)는 메모리 스택(210) 외부에 있는 주변 영역에서, 국부 콘택트 층(222)으로부터 기판(202)으로 수직으로 연장되도록 메모리 스택(210)의 깊이보다 깊은 깊이를 가질 수 있다. 일부 실시예에서, 주변 국부 콘택트(244)는 주변 회로 또는 도핑된 영역과의 전기 신호 전송을 위해 기판(202)에서 주변 회로(미도시) 또는 도핑된 영역(P 우물(well) 또는 N 우물, 미도시) 위에 있고 주변 회로 또는 도핑된 영역과 접촉한다. 일부 실시예에서, 주변 회로는 3D 메모리 소자(200)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변 회로를 포함한다. 예를 들어, 주변 회로는 페이지 버퍼, 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준, 또는 회로의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항기 또는 커패시터, 등)를 포함할 수 있다. 주변 국부 콘택트(244)는 W, Co, Cu, Al, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 금속과 같은, 전도성 재료를 포함할 수 있다. 하나의 예에서, 주변 국부 콘택트(244)는 텅스텐을 포함할 수 있다.
일부 실시예에서, 3D 메모리 소자(200)는 상이한 유전체 재료를 갖는, 인터리빙된 제1 유전체 층 및 제2 유전체 층을 포함하는 장벽 구조체(246)를 더 포함한다. 예를 들어, 제1 유전체 층 및 제2 유전체 층의 유전체 재료는 각각 실리콘 산화물 및 실리콘 질화물일 수 있다. 일부 실시예에서, 장벽 구조체(246)의 제1 유전체 층 및 제2 유전체 층은 상세하게 후술하는 게이트 치환 공정 후에 결국 메모리 스택(210)이 되는 유전체 스택을 형성하는 것과 동일하다. 일부 실시예에서, 주변 국부 콘택트(244) 중 하나 이상은 장벽 구조체(246)를 통해 연장된다. 즉, 장벽 구조체(246)는 주변 국부 콘택트(244)를 다른 인접 구조체로부터 분리하는 장벽으로서 주변 국부 콘택트(244)를 둘러쌀 수 있다. 일부 실시예에서, 주변 국부 콘택트(244)는 벽형 콘택트와 대조적으로, 비아 콘택트를 포함한다. 주변 국부 콘택트(244)(둘러싼 장벽 구조체(246)가 있거나 없음)가 도 2에 도시된 바와 같이 메모리 스택(210) 외부의 주변 영역에 위치하지만, 일부 실시예에서, 하나 이상의 주변 국부 콘택트(244)(둘러싼 장벽 구조체(246)가 있거나 없음)는 "어레이 콘택트를 통해"(TAC)로도 알려진, 메모리 스택(210) 내에 형성될 수 있는 것으로 이해된다.
슬릿 구조체(108) 위에 있고 슬릿 구조체(108)와 접촉하는 국부 콘택트 층(110)에 슬릿 국부 콘택트(118)을 포함하는 도 1의 3차원 메모리 소자(100)와 달리, 도 2의 3D 메모리 소자(200)는 국부 콘택트 층(222)에 슬릿 국부 콘택트를 포함하지 않는다. 대신에, 슬릿 구조체(226)(및 그 안의 상부 소스 콘택트 부분(228-2))는 국부 콘택트 층(222)을 통해 수직으로 더 연장될 수 있다. 슬릿 국부 콘택트를 연속으로, 벽형 콘택트(예: 소스 콘택트(228))치환함으로써, 국부 콘택트 층(222)의 국부 콘택트에 대한 오버레이 제어가 단순화될 수 있고, 상호연결 구조체의 저항이 감소될 수 있다. 더욱이, 슬릿 구조체(226)(및 그 안의 상부 소스 콘택트(228-2))의 상단은 채널 국부 콘택트(224)를 포함하는 로컬 콘택트의 각각의 상단, 계단 국부 콘택트(242)의 상단, 및 주변 국부 콘택트(244)의 상단은 동일 평면상에 있을 수 있고, 예컨대, 아래에서 상세히 설명하는 바와 같이 동일한 평탄화 공정 후에 동일한 평면에 있다. 즉, 일부 실시예에 따르면, 채널 국부 콘택트(224)의 상단, 슬릿 구조체(226)의 상단, 계단 국부 콘택트(242)의 상단, 및 주변 국부 콘택트(244)의 상단은 서로 동일 평면상에 있다. 일부 실시예에서, 상부 소스 콘택트 부분(228-2), 채널 국부 콘택트(224), 계단 국부 콘택트(242), 및 주변 국부 콘택트(244)은 예를 들어 아래에서 상세히 설명되는 것과 동일한 증착 프로세스에 의해 증착된 동일한 전도성 재료를 포함한다. 예를 들어, 상부 소스 콘택트 부분(228-2), 채널 국부 콘택트(224), 계단 국부 콘택트(242), 및 주변 국부 콘택트(244)는 텅스텐과 같은, 동일한 금속을 포함한다. 따라서, 도 2의 3D 메모리 소자(200)의 국부 콘택트의 설계는 제조 공정을 단순화하고 비용 및 공정 사이클을 줄일 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 소자(200)는 또한 상호연결 구조체의 일부로서 국부 콘택트 층(222) 상의 상호연결 층(234)을 포함한다. 상호연결 층(234)은 각각이 채널 국부 콘택트(224) 중 각자의 채널 국부 콘택트 위에 있고 각자의 채널 국부 콘택트와 접촉하는 채널 콘택트(236), 및 슬릿 구조체(226)(예: 그 안의 상부 소스 콘택트 부분(22802)) 위에 있고 슬릿 구조체(226)와 접촉하는 슬릿 콘택트(238)와 같은, 복수의 비아 콘택트("V0"으로도 알려짐)를 포함할 수 있다. 일부 실시예에서, 상호연결 층(234)은 각각이 계단 국부 콘택트(242) 중 각자의 계단 국부 콘택트의 상단 위에 있고 각자의 계단 국부 콘택트와 접촉하는 계단 콘택트(248)("워드 라인 콘택트"로도 알려짐), 및 주변 국부 콘택트(244) 중 각자의 주변 국부 콘택트 위에 있고 각자의 주변 국부 콘택트와 접촉하는 주변 콘택트(250)를 더 포함한다. 상호연결 층(234)은 하나 이상의 제1 유전체 층에 채널 콘택트(236), 슬릿 콘택트(238), 계단 콘택트(248), 및 주변 콘택트(250)를 더 포함할 수 있다. 즉, 상호연결 층(234)은 하나 이상의 제1 유전체 층에 채널 콘택트(236), 슬릿 콘택트(238), 계단 콘택트(248), 및 주변 콘택트(250)를 포함할 수 있다. 상호연결 층(234)에서의 채널 콘택트(236), 슬릿 콘택트(238), 계단 콘택트(248), 및 주변 콘택트(250)는 Cu, Al, W, Co, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 상호연결 층(234)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
상호연결 층(112)에서의 콘택트들이 상이한 깊이를 갖는 도 1의 3차원 메모리 소자(100)와 달리, 도 2의 3D 메모리 소자(200)의 상호연결 층(234)에서의 다양한 유형의 콘택트(예: 채널 콘택트(236), 슬릿 콘택트(238), 계단 콘택트(248), 및 주변 콘택트(250))는 동일한 깊이를 갖는다. 일부 실시예에서, 채널 콘택트(236)의 상단, 슬릿 콘택트(238)의 상단, 계단 콘택트(248)의 상단, 및 주변 콘택트(250)의 상단은 서로 동일 평면상에 있고, 채널 콘택트(236)의 하단, 슬릿 콘택트(238)의 하단, 계단 콘택트(248)의 하단 및 주변 콘택트(250)의 하단도 서로 동일 평면상에 있다. 그 결과, 상호연결 층(234)을 형성하기 위한 제조 고정은 덜 어려울 수 있다. 아래에서 상세히 설명되는 바와 같이, 동일한 증착 및 평탄화 공정이 상호연결 층(234)에 다양한 유형의 콘택트(예: 채널 콘택트(236), 슬릿 콘택트(238), 계단 콘택트(248), 및 주변 콘택트(250))를 형성하기 위해 사용될 수 있다. 따라서, 채널 콘택트(236), 슬릿 콘택트(238), 계단 콘택트(248) 및 주변 콘택트(250)는 텅스텐과 같은, 동일한 전도성 재료를 가질 수 있다.
3D 메모리 소자(200)에서 상호연결 층의 수는 도 2의 예로 한정되지 않는다는 것을 이해해야 한다. 추가적인 상호연결 층(들)이 3D 메모리 소자(200)의 원하는 상호연결 구조체를 제공하기 위해 형성될 수 있다. 그럼에도 불구하고, 국부 콘택트 층(222) 및 상호연결 층(234)은 기판(202)에서 채널 구조체(204), 슬릿 구조체(226), 전도 층(워드 라인)(206), 및 주변 회로/도핑 영역(미도시)과의 전기 신호를 전송을 위한 상호연결 구조체를 형성한다.
도 3a ∼ 도 3h는 본 개시의 일부 실시예에 따른, 상호연결 구조체를 갖는 예시적인 3D 메모리 소자를 형성하기 위한 제조 공정을 나타낸다. 도 4는 본 개시의 일부 실시예에 따른, 상호연결 구조체를 갖는 예시적인 3D 메모리 소자를 형성하는 방법(400)의 흐름도를 나타낸다. 도 3a ∼ 도 3h 및 도 4에 도시된 3차원 메모리 소자의 예는 도 2에 도시된 3D 메모리 소자(200)를 포함한다. 도 3a ∼ 도 3h를 함께 설명한다. 방법(400)에 도시된 작업(operation)은 총 망라한 것이 아니며 예시된 작업 중 임의의 것 이전, 이후 또는 사이에 다른 작업도 수행될 수 있음을 이해해야 한다. 또한, 일부 작업은 동시에 수행될 수도 있고, 도 4에 도시된 것과 다른 순서로 수행될 수도 있다.
도 4를 참조하면, 방법(400)은 작업(402)에서 시작하며, 유전체 스택은 기판 위의 인터리빙된 희생 층 및 유전체 층을 포함한다. 기판은 실리콘 기판일 수 있다. 도 3a를 참조하면, 복수의 희생 층(306)과 유전체 층(308)의 쌍(유전체/희생층 쌍)을 포함하는 유전체 스택(304)이 실리콘 기판(302) 위에 형성된다. 일부 실시예에 따르면, 유전체 층(308)은 인터리빙된 희생 층(306)과 유전체 층(308)을 포함한다. 유전체 층(308)과 희생 층(306)은 유전체 스택(304)을 형성하기 위해 실리콘 기판(302) 상에 교대로 증착될 수 있다. 일부 실시예에서, 각각의 유전체 층(308)은 실리콘 산화물의 층을 포함하고, 각각의 희생 층(306)은 실리콘 질화물의 층을 포함한다. 즉, 복수의 실리콘 질화물 층 및 복수의 실리콘 산화물 층이 실리콘 기판(302) 위에 교대로 증착되어 유전체 스택(304)을 형성할 수 있다. 일부 실시예에서, 인터리빙된 제1 유전체 층 및 제2 유전체 층을 포함하는 장벽 구조체(307)가 실리콘 기판(302) 위의 유전체 스택(304) 외부에 형성된다. 장벽 구조체(307)의 제1 유전체 층 및 제2 유전체 층은 유전체 스택(304)의 희생 층(306) 및 유전체 층(308)과 동일한 재료를 각각 포함할 수 있다. 유전체 스택(304) 및 장벽 구조체(307)는 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition, ALD), 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 함께 형성될 수 있다.
도 3a에 도시된 바와 같이, 계단 구조체(305)는 유전체 스택(304)의 에지 상에 형성될 수 있다. 계단 구조체(305)는 실리콘 기판(302)을 향해 유전체 스택(304)의 유전체/희생 층 쌍에 대해 복수의 소위 "트림 에칭(trim-etch)" 사이클을 수행함으로써 형성될 수 있다. 유전체 스택(304)의 유전체/희생 층 쌍에 대한 반복적인 트림 에칭 사이클로 인해, 유전체 스택(304)은 도 3a에 도시된 바와 같이, 기울어진 에지를 가지고 하단(bottom)의 유전체/희생 층 쌍보다 상단(top)의 유전체/희생 층이 짧다.
방법(400)은 도 4에 도시된 바와 같이, 작업(404)으로 진행하여, 유전체 스택을 통해 수직으로 연장되는 채널 구조가 형성된다. 일부 실시예에서, 채널 구조를 형성하기 위해, 유전체 스택을 통해 수직으로 연장되는 채널 구멍이 형성되고, 이어서 메모리 필름 및 반도체 채널이 채널 구멍의 측벽 위에 형성되고, 반도체 채널 위에 반도체 채널과 접촉하여 채널 플러그가 형성된다.
도 3a에 도시된 바와 같이, 채널 구멍은 유전체 스택(304)을 통해 수직으로 연장되는 개구부이다. 일부 실시예에서, 복수의 개구부가 유전체 스택(304)을 통해 형성되어 각각의 개구부가 나중의 공정에서 개별 채널 구조체(310)를 성장시키기 위한 장소가 되도록 한다. 일부 실시예에서, 채널 구조체(310)의 채널 구멍을 형성하기 위한 제조 공정은 습식 에칭 및/또는 심이온 반응성 에칭(deep-ion reactive etching, DRIE)과 같은 건식 에칭을 포함한다. 일부 실시예에서, 채널 구조체(310)의 채널 구멍은 실리콘 기판(302)의 상단 부분을 통해 더 연장된다. 유전체 스택(304)을 통한 에칭 공정은 실리콘 기판(302)의 상단 표면에서 멈추지 않을 수 있고 실리콘 기판(302)의 일부를 계속해서 에칭할 수 있다. 도 3a에 도시된 바와 같이, 반도체 플러그(312)는 채널 구멍의 하단 부분을 실리콘 기판(302)으로부터 임의의 적절한 방향(예: 하단 표면 및/또는 측면 표면으로부터)으로 에피택셜 성장된 단결정 실리콘으로 채움으로써 형성될 수 있다. 반도체 플러그(312)를 에피택시 성장시키기 위한 제조 공정은 기상 에피택시(vapor-phase epitaxy, VPE), 액상 에피택시(liquid-phase epitaxy, LPE), 분자빔 에피택시(molecular-beam epitaxy, MPE), 또는 이들의 임의의 조합을 포함할 수 있지만 이에 한정되지 않는다.
도 3a에 도시된 바와 같이, 메모리 필름(314)(차단 층, 저장 층, 터널링 층 포함) 및 반도체 채널(316)은 채널 구조체(310)의 채널 구멍 측벽을 따라 반도체 플러그(312) 위에 형성된다. 일부 실시예에서, 메모리 필름(314)이 먼저 채널 구멍의 측벽을 따라 반도체 플러그(312) 위에 증착된 다음, 반도체 채널(316)이 메모리 막(314) 위에 증착된다. 차단 층, 저장 층, 및 터널링 층은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 이 순서로 증착되어, 메모리 필름(314)을 형성할 수 있다. 그 다음, 반도체 채널(316)이 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 터널링 층 상에 폴리실리콘을 증착함으로써 형성될 수 있다. 반도체 채널(316)은 예를 들어 SONO 펀치 공정을 사용하여 반도체 플러그(312)와 접촉할 수 있다. 일부 실시예에서, 반도체 채널(316)은 채널 구멍을 완전히 채우지 않고 채널 구멍에 증착된다. 일부 실시예에서, 실리콘 산화물 층과 같은, 캡핑 층이 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 채널 구멍의 남은 공간을 완전히 또는 부분적으로 채우도록 채널 구멍에 형성된다.
도 3a에 도시된 바와 같이, 채널 플러그(320)는 채널 구조체(310)의 채널 구멍의 상단 부분에 형성된다. 일부 실시예에서, 유전체 스택(304)의 상단 표면 상에 있는 메모리 필름(314), 반도체 채널(316), 및 캡핑 층의 부분은 CMP, 습식 에칭 및/또는 건식 에칭에 의해 제거되고 평탄화된다. 그 다음, 반도체 채널(316) 및 캡핑 층의 부분을 습식 에칭 및/또는 건조 에칭함으로써 채널 구멍의 상단 부분에 리세스가 형성될 수 있다. 그 다음, 채널 플러그(320)가 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정에 의해 폴리실리콘과 같은 반도체 재료를 리세스 내로 증착함으로써 형성될 수 있다. 채널 구조체(310)는 이에 의해 유전체 스택(304)을 통해 형성된다.
방법(400)은 도 4에 도시된 바와 같이, 동작(406)으로 진행하여, 유전체 스택 상에 국부 유전체 층이 형성된다. 국부 유전체 층은 형성될 최종 3D 메모리 소자의 상호연결 구조체의 일부이다. 도 3b에 나타낸 바와 같이, 국부 유전체 층(322)이 유전체 스택(304) 상에 형성된다. 국부 유전체 층(322)은 CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 실리콘 산화물 및/또는 실리콘 질화물과 같은, 유전체 재료를 유전체 스택(304)의 상단 표면 상에 증착함으로써 형성될 수 있다. ,
방법(400)은 도 4에 도시된 바와 같이, 동작(408)으로 진행하여, 국부 유전체 층 및 유전체 스택을 통해 수직으로 연장되는 슬릿 개구부가 형성된다. 도 3c에 도시된 바와 같이, 슬릿 개구부(326)는 DRIE와 같은 습식 에칭 및/또는 건식 에칭을 사용하여 형성된다. 일부 실시예에서, 에칭 공정은 유전체 스택(304)의 국부 유전체 층(322) 및 인터리빙된 희생 층(306) 및 유전체 층(308)(예: 실리콘 질화물 층 및 실리콘 산화물 층)을 통해 슬릿 개구부(326)를 에칭하여 실리콘 기판(302)에 도달한다. 슬릿 개구부(326)는 포토리소그래피를 사용하여 에칭 마스크(예: 포토레지스트)에 의해 패터닝되어, 슬릿 구조가 형성될 위치에 슬릿 개구부(326)가 형성되도록 한다.
방법(400)은 도 4에 도시된 바와 같이, 작업(410)으로 진행하여, 슬릿 개구부를 통해 희생 층을 전도 층으로 치환함으로써(즉, 소위 "게이트 치환" 공정), 인터리빙된 전도 층 및 유전체 층을 포함하는 메모리 스택이 형성된다. 도 3d에 도시된 바와 같이, 희생 층(306)(도 3b에 도시됨)은 전도 층(332)으로 치환되고, 이에 의해 인터리빙된 전도 층(332) 및 유전체 층(308)을 포함하는 메모리 스택(334)이 형성된다. 게이트 치환 공정은 장벽 구조체(307)에 영향을 미치지 않을 수 있으며, 인터리빙된 제1 유전체 층 및 제2 유전체 층을 그 후 및 최종 3D 메모리 소자에 포함한다.
일부 실시예에서, 횡 방향 리세스(미도시)는 슬릿 개구부(326)를 통해 희생 층(306)을 제거함으로써 먼저 형성된다. 일부 실시예에서, 희생 층(306)은 희생 층(306)이 제거되도록, 슬릿 개구부(326)를 통해 에칭 용액을 도포함으로써 제거되어, 유전체 층(308)들 사이에 인터리빙된 횡 방향 리세스를 생성한다. 에칭 용액은 유전체 층(308)에 대해 선택적인 희생 층(306)을 에칭하는 임의의 적절한 에칭액을 포함할 수 있다. 도 3d에 도시된 바와 같이, 전도 층(332)은 슬릿 개구부(326)를 통해 횡 방향 리세스 내로 증착된다. 일부 실시예에서, 게이트 유전체 층은 전도 층 이전에 측 방향 리세스 내로 증착되어, 전도 층(332)이 게이트 유전체 층 상에 증착되도록 한다. 금속 층과 같은, 전도 층(332)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 증착될 수 있다.
방법(400)은 도 4에 도시된 바와 같이, 작업(412)으로 진행하여, 슬릿 개구부에 제1 소스 콘택트 부분이 형성된다. 일부 실시예에서, 제1 소스 콘택트 부분을 형성하기 위해, 스페이서가 슬릿 개구부의 측벽 위에 형성되고, 전도 층이 슬릿 개구부의 스페이서 위에 증착되고, 전도 층이 슬릿 개구부에서 에치백된다. 전도 층은 폴리실리콘을 포함할 수 있다.
도 3d에 도시된 바와 같이, 스페이서(338)는 슬릿 개구부(326)의 측벽 위에 형성될 수 있다. 일부 실시예에서, 이온 주입 및/또는 열 확산을 사용하여 슬릿 개구부(326)를 통해 노출된 실리콘 기판(302)의 일부 내로 P형 또는 N형 도펀트를 도핑하여 도핑된 영역(미도시)이 먼저 형성될 수 있다. 일부 실시예에서, 에치백 리세스(etch-back recess)는 슬릿 개구부(326)의 측벽과 접하는 각각의 전도 층(332)에 형성된다. 에치백 리세스는 슬릿 개구부(326)를 통한 습식 에칭 및/또는 건식 에칭 공정을 사용하여 에치백될 수 있다. 일부 실시예에 따르면, 실리콘 산화물 및 실리콘 질화물과 같은 하나 이상의 유전체 층을 포함하는 스페이서(338)는, ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 에치백 리세스 내로 그리고 슬릿 개구부(326)의 측벽을 따라 증착된다. 도 3d에 도시된 바와 같이, 하부 소스 콘택트 부분(342-1)은 슬릿 개구부(326)의 하단 부분에 형성된다. 일부 실시예에서, 예를 들어 도핑된 폴리실리콘을 포함하는 전도 층이 슬릿 개구부(326)의 스페이서(338) 위에 증착된다. 일부 실시예에서, 에치백 공정이 슬릿 개구부(326)의 상단 부분에서 전도 층의 일부를 제거하기 위해 수행되어, 슬릿 개구부(326)의 하단 부분에 하부 소스 콘택트 부분(342-1)을 남긴다. 예를 들어, 폴리실리콘은 습식 에칭 및/또는 건식 에칭을 사용하여 에칭될 수 있다.
방법(400)은 도 4에 도시된 바와 같이, 작업(414)으로 진행하여, 채널 구조체를 노출시키기 위해 국부 유전체 층을 통한 채널 국부 콘택트 개구, 메모리 스택의 에지 상의 계단 구조에서 전도 층 중 하나를 노출시키기 위해 국부 유전체 층을 통해 계단 국부 콘택트 개구부, 및 메모리 스택 외부의 기판에 수직으로 연장되는 주변 국부 콘택트 개구부가 동시에 형성된다. 일부 실시예에서, 채널 국부 콘택트 개구브, 계단 국부 콘택트 개구부, 및 주변 국부 콘택트 개구부의 동시 형성 전에 슬릿 개구부를 덮도록 하드 마스크가 형성된다.
도 3e에 도시된 바와 같이, 하드 마스크(336)는 국부 유전체 층(322) 및 슬릿 개구부(326)(도 3d에 도시됨)에 형성되어 슬릿 개구부(326)를 덮는다. 하드 마스크(336)는 포토리소그래피를 사용하여 패터닝될 수 있고, 이어서 건식 에칭 및/또는 습식 에칭 공정으로, 채널 국부 콘택트 개구부(324), 계단 국부 콘택트 개구부(325) 및 주변 국부 콘택트 개구부(327)를 형성하기 위한 개구부를 생성한다. 동일한 에칭 공정에서 채널 국부 콘택트 개구부(324), 계단 국부 콘택트 개구부(325), 및 주변 국부 콘택트 개구부(327)를 동시에 에칭하기 위한 하드 마스크(336)의 개구부를 통해, DRIE와 같은, 건식 에칭 및/또는 습식 에칭의 하나 이상의 사이클이 수행될 수 있다. 일부 실시예에서, 국부 유전체 층(322)은 채널 국부 콘택트 개구부(324)를 형성하도록 에칭되고, 채널 구조체(310)의 채널 플러그(320)에서 에칭이 정지되어 각각 채널 구조체(310)를 노출시킨다. 일부 실시예에서, 국부 유전체 층(322)은 계단 국부 콘택트 개구부(325)를 형성하도록 에칭되고, 메모리 스택(334)의 에지 상의 계단 구조체(305)에서 전도 층(332)(도 3d에 도시됨)에서 에칭이 정지되어 전도 층(332)을 각각 노출시킨다. 일부 실시예에서, 메모리 스택(334) 외부의 국부 유전체 층(322) 및 ILD 층은 주변 국부 콘택트 개구부(327)를 형성하도록 에칭되고, 실리콘 기판(302)에서 에칭이 정지된다. 일부 실시예에서, 장벽 구조체(307)의 인터리빙된 제1 유전체 층 및 제2 유전체 층이 실리콘 기판(302)까지 장벽 구조체(307)를 통해 수직으로 연장되는 주변 국부 콘택트 개구부(327)를 형성하도록 에칭된다.
방법(400)은 도 4에 도시된 바와 같이, 작업(416)으로 진행하여, 채널 국부 콘택트 개구부의 채널 국부 콘택트, 슬릿 개구부의 제1 소스 콘택트 부분 위의 제2 소스 콘택트 부분, 계단 국부 콘택트 개구부의 계단 국부 콘택트 및 주변 국부 콘택트 개구부의 주변 국부 콘택트가 동시에 형성된다. 일부 실시예에서, 채널 국부 콘택트, 제2 소스 콘택트 부분, 계단 국부 콘택트, 및 주변 국부 콘택트를 동시에 형성하기 위해, 채널 국부 콘택트 개구부, 슬릿 개구부, 계단 국부 콘택트 개구부, 및 주변 국부 콘택트 개구부에 전도 층이 동시에 증착되고, 채널 국부 콘택트의 상단, 제2 소스 콘택트 부분의 상단, 계단 국부 콘택트 의 상단, 및 주변 국부 콘택트의 상단이 서로 동일한 평면에 있도록, 증착된 전도 층이 평탄화된다. 전도 층은 텅스텐을 포함할 수 있다.
도 3f에 도시된 바와 같이, 하드 마스크(336)(도 3e에 도시됨)가 제거되고, 채널 국부 콘택트(340), 상부 소스 콘택트 부분(342-2), 계단 국부 콘택트(343), 및 주변 국부 콘택트(345)가 동시에 형성된다. 일부 실시예에서, 예를 들어 텅스텐을 포함하는 전도 층은 채널 국부 콘택트 개구부(324)(도 3e에 도시됨), 슬릿 개구부(326)의 나머지 공간(도 3d에 도시됨 마스크(336)가 제거됨), 계단 국부 콘택트 개구부(325)(도 3e에 도시됨), 및 주변 국부 콘택트 개구부(327)(도 3e에 도시됨) 내로 동일한 증착 공정에 의해 증착되어 채널 국부 콘택트(340), 상부 소스 콘택트 부분(342-2), 계단 국부 콘택트(343), 및 주변 국부 콘택트(345)를 동시에 형성한다. 증착 공정은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은, 박막 증착 공정을 포함할 수 있다. 과잉 전도 층을 제거하고 증착된 전도 층을 평탄화하기 위해, CMP와 같은 평탄화 공정이 수행될 수 있다. 따라서, 일부 실시예에 따르면, 채널 국부 콘택트(340)의 상단, 상부 소스 콘택트 부분(342-2)의 상단, 계단 국부 콘택트(343)의 상단, 및 주변 국부 콘택트(345)의 상단은 서로 동일 평면상에 있다. 소스 콘택트(342)(하부 소스 콘택트 부분(342-1) 및 상부 소스 콘택트 부분(342-2) 포함) 및 스페이서(338)를 포함하는 슬릿 구조체(344)가 또한 형성된다.
방법(400)은 도 4에 도시된 바와 같이, 작업(418)으로 진행하여, 국부 유전체 층 상에 상호연결 층이 형성된다. 상호연결 층은 채널 국부 콘택트 위에 있고 채널 국부 콘택트와 접촉하는 채널 콘택트, 제2 소스 콘택트 부분 위에 있고 제2 소스 콘택트 부분과 접촉하는 슬릿 콘택트, 계단 국부 콘택트 위에 있고 계단 국부 콘택트와 접촉하는 계단 콘택트; 및 주변 국부 콘택트 위에 있고 주변 국부 콘택트와 접촉하는 주변 콘택트를 포함한다. 일부 실시예에서, 상호연결 층을 형성하기 위해, 다른 유전체 층이 국부 유전체 층 상에 형성된다. 일부 실시예에서, 상호연결 층을 형성하기 위해, 다른 유전체 층을 통해 채널 국부 콘택트를 노출시키기 위한 채널 콘택트 개구부, 다른 유전체 층을 통해 제2 소스 콘택트 부분을 노출시키기 위한 슬릿 콘택트 개구부, 다른 유전체 층을 통해 계단 콘택트 개구부 노출시키기 위한 계단 콘택트 개구부 및 다른 유전체 층을 통해 주변 국부 콘택트를 노출시키기 위한 주변 국부 콘택트가 동시에 형성된다. 일부 실시예에서, 상호연결 층을 형성하기 위해, 채널 국부 콘택트 개구부에 채널 국부 콘택트가, 슬릿 개구부에 제1 소스 콘택트 부분 위의 제2 소스 콘택트 부분이, 그리고 계단 국부 콘택트 개구부에 계단 국부 콘택트가 동시에 형성된다.
도 3g에 도시된 바와 같이, 유전체 층(348)은 국부 유전체 층(322) 상에 형성된다. 유전체 층(348)은 국부 유전체 층(322)의 상단 표면의 맨 위에, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 실리콘 산화물 및/또는 실리콘 질화물과 같은, 유전체 재료를 증착함으로써 형성된다. 슬릿 콘택트 개구부, 채널 콘택트 개구부, 계단 콘택트 개구, 및 주변 접촉 개구부는 동일한 에칭 공정을 사용하여 유전체 층(348)을 통해 동시에 형성된다. 일부 실시예에서, 에칭 공정은 유전체 층(348)을 통해 채널 접촉 개구부를 에칭하여 채널 국부 콘택트(340)의 상단에서 에칭이 정지되어 채널 국부 콘택트(340)의 상단을 각각 노출시킨다. 일부 실시예에서, 동일한 에칭 공정은 유전체 층(348)을 통해 슬릿 접촉 개구부도 에칭하고 슬릿 구조체(344)의 상단에서 에칭이 정지되어 슬릿 구조체(344)의 상단을 각각 노출시킨다. 일부 실시예에서, 동일한 에칭 공정은 또한 유전체 층(348)을 통해 계단 국부 개구부를 에칭하고 계단 국부 콘택트(343)의 상단에서 에칭이 정지되어 계단 국부 콘택트(343)의 상단을 각각 노출시킨다. 일부 실시예에서, 동일한 에칭 공정은 또한 유전체 층(348)을 통해 주변 콘택트 개구부를 에칭하고 주변 국부 콘택트(345)의 상단에서 에칭이 정지하여 계단 국부 콘택트(343)의 상단을 각각 노출시킨다. 에칭 공정은 습식 에칭 및/또는 건식 에칭의 하나 이상의 사이클을 포함할 수 있다. 채널 콘택트 개구부, 계단 콘택트 개구부, 주변 콘택트 개구부 및 슬릿 콘택트 개구부는 포토리소그래피를 사용하여 에칭 마스크(예: 포토레지스트)에 의해 패터닝될 수 있으므로, 채널 콘택트 개구부, 계단 콘택트 개구부, 주변 콘택트 개구부 및 슬릿 콘택트 개구부는 채널 국부 콘택트(340), 계단 국부 콘택트(343), 주변 국부 콘택트(345), 및 슬릿 구조체(344)의 상부 소스 콘택트 부분(342-2)와 각각 정렬된다.
도 3h에 도시된 바와 같이, 예를 들어 텅스텐을 포함하는 전도 층은 동일한 증착 공정에 의해 채널 콘택트 개구부, 슬릿 콘택트 개구부, 계단 콘택트 개구부 및 주변 접촉 개구부 내로 증착되어 채널 콘택트(354), 슬릿 콘택트(356), 계단 콘택트(356) 및 주변 콘택트(359)를 동시에 형성한다. 이로써 채널 콘택트(354), 슬릿 콘택트(356), 계단 콘택트(357), 및 주변 콘택트(359)를 포함하는 상호연결 층이 형성된다. 과잉 전도 층을 제거하고 증착된 전도 층을 평탄화하기 위해, CMP와 같은 평탄화 공정이 수행될 수 있다. 따라서, 일부 실시예에 따르면, 채널 콘택트(354)의 상단, 슬릿 콘택트(356)의 상단, 계단 콘택트(357)의 상단, 및 주변 콘택트(359)의 상단은 서로 동일 평면상에 있다.
본 개시의 일 측면에 따르면, 3D 메모리 소자는 기판, 메모리 스택, 채널 구조체, 채널 국부 콘택트, 슬릿 구조체 및 계단 국부 콘택트를 포함한다. 메모리 스택은 기판 위의 인터리빙된 복수의 전도 층 및 유전체 층을 포함한다. 채널 구조체는 메모리 스택을 통해 수직으로 연장된다. 채널 국부 콘택트는 채널 구조체 위에 있고 채널 구조체와 접촉한다. 슬릿 구조체는 메모리 스택을 통해 수직으로 연장된다. 계단 국부 콘택트는 메모리 스택의 에지 상의 계단 구조체에서 복수의 전도 층 중 하나 위에 있고 복수의 전도 층 중 하나와 접촉한다. 채널 국부 콘택트의 상단, 슬릿 구조체의 상단 및 계단 국부 콘택트의 상단은 서로 동일 평면상에 있다.
일부 실시예에서, 3D 메모리 소자는 채널 국부 콘택트의 상단 위에 있고 채널 국부 콘택트의 상단과 접촉하는 채널 콘택트, 슬릿 구조체의 상단 위에 있고 슬릿 구조체의 상단과 접촉하는 슬릿 콘택트; 및 계단 국부 콘택트의 상단 위에 있고 계단 국부 콘택트의 상단과 접촉하는 계단 콘택트를 더 포함한다. 일부 실시에에 따르면, 채널 콘택트의 상단, 슬릿 콘택트의 상단 및 계단 콘택트의 상단은 서로 동일 평면상에 있다.
일부 실시예에서, 채널 콘택트, 슬릿 콘택트 및 계단 콘택트는 동일한 깊이를 가지며 동일한 전도성 재료를 포함한다.
일부 실시예에서, 슬릿 구조체는, 제1 소스 콘택트 부분 및 제1 소스 콘택트 부분 위에 있고 제1 소스 콘택트 부분과 상이한 재료를 갖는 제2 소스 콘택트 부분을 포함하는 소스 콘택트; 및 슬릿 구조체의 소스 콘택트와 메모리 스택의 전도 층 사이에 횡 방향으로 스페이서를 포함한다.
일부 실시예에서, 제2 소스 콘택트 부분, 채널 국부 콘택트 및 계단 국부 콘택트는 동일한 전도성 재료를 포함한다.
일부 실시예에서, 제1 소스 콘택트 부분은 폴리실리콘을 포함하고; 제2 소스 콘택트 부분, 채널 국부 콘택트, 및 계단 국부 콘택트는 동일한 금속을 포함한다. 금속으로는 텅스텐을 포함할 수 있다.
일부 실시예에서, 채널 구조체는 반도체 채널 및 메모리 필름을 포함한다.
일부 실시예에서, 채널 구조체는 채널 구조체의 상단 부분(top portion)에 있고 채널 국부 콘택트와 접촉하는 채널 플러그(channel plug)를 더 포함한다.
일부 실시예에서, 3D 메모리 소자는 메모리 스택의 외부에 기판에 수직으로 연장되는 주변 국부 콘택트를 더 포함한다. 일부 실시에에 따르면, 주변 국부 콘택트의 상단은 채널 국부 콘택트의 상단, 슬릿 구조체의 상단 및 계단 국부 콘택트의 상단과 동일 평면상에 있다.
일부 실시예에서, 3D 메모리 소자는 인터리빙된 제1 유전체 층 및 제2 유전체 층을 포함하는 장벽 구조체(barrier structure)를 더 포함한다. 일부 실시예에 따르면, 주변 국부 콘택트는 장벽 구조체를 통해 수직으로 연장된다.
본 개시의 다른 측면에 따르면, 3D 메모리 소자는 기판, 메모리 스택, 채널 구조체, 채널 국부 콘택트, 슬릿 구조체 및 주변 국부 콘택트를 포함한다. 메모리 스택은 기판 위의 인터리빙된 복수의 전도 층 및 유전체 층을 포함한다. 채널 구조체는 메모리 스택을 통해 수직으로 연장된다. 채널 국부 콘택트는 채널 구조체 위에 있고 채널 구조체와 접촉한다. 슬릿 구조체는 메모리 스택을 통해 수직으로 연장된다. 주변 국부 콘택트는 메모리 스택 외부의 기판에 수직으로 연장되는 주변 국부 콘택트를 포함한다. 채널 국부 콘택트의 상단, 슬릿 구조체의 상단 및 주변 국부 콘택트의 상단은 서로 동일 평면상에 있다.
일부 실시예에서, 3D 메모리 소자는 채널 국부 콘택트의 상단 위에 있고 채널 국부 콘택트의 상단과 접촉하는 채널 콘택트, 슬릿 구조체의 상단 위에 있고 슬릿 구조체의 상단과 접촉하는 슬릿 콘택트, 및 주변 국부 콘택트의 상단 위에 있고 주변 국부 콘택트의 상단과 접촉하는 주변 콘택트를 더 포함한다. 일부 실시예에 따르면, 채널 콘택트의 상단, 슬릿 콘택트의 상단 및 주변 콘택트의 상단은 서로 동일 평면상에 있다.
일부 실시예에서, 채널 콘택트, 슬릿 콘택트 및 주변 콘택트는 동일한 깊이를 갖고 동일한 전도성 재료를 포함한다.
일부 실시예에서, 슬릿 구조체는, 제1 소스 콘택트 부분 및 제1 소스 콘택트 부분 위에 있고 제1 소스 콘택트 부분과 상이한 재료를 갖는 제2 소스 콘택트; 및 슬릿 구조체의 소스 콘택트와 메모리 스택의 전도 층 사이의 횡방향으로 스페이서를 포함한다.
일부 실시예에서, 제2 소스 콘택트 부분, 채널 국부 콘택트 및 주변 계단 국부 콘택트는 동일한 전도성 재료를 포함한다.
일부 실시예에서, 제1 소스 콘택트 부분은 폴리실리콘을 포함하고, 제2 소스 콘택트 부분, 채널 국부 콘택트 및 주변 국부 콘택트는 동일한 금속을 포함한다. 금속으로는 텅스텐을 포함할 수 있다.
일부 실시예에서, 채널 구조체는 반도체 채널 및 메모리 필름을 포함한다.
일부 실시예에서, 채널 구조체는 채널 구조체의 상단 부분에 있고 채널 국부 콘택트와 접촉하는 채널 플러그를 더 포함한다.
일부 실시예에서, 3D 메모리 소자는 메모리 스택의 에지 상의 계단 구조체에서 복수의 전도 층 중 하나 위에 있고 복수의 전도 층 중 하나와 접촉하는 계단 국부 콘택트를 더 포함한다. 일부 실시예에 따르면, 계단 국부 콘택트의 상단은 채널 국부 콘택트의 상단, 슬릿 구조체의 상단 및 주변 국부 콘택트의 상단과 동일 평면상에 있다.
일부 실시예에서, 3D 메모리 소자는 인터리빙된 제1 유전체 층 및 제2 유전체 층을 포함하는 장벽 구조체를 더 포함한다. 주변 국부 콘택트는 장벽 구조체를 통해 수직으로 연장된다.
일부 실시예에서, 주변 국부 콘택트는 수직 상호연결 접근 (비아) 콘택트이다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 위에 인터리빙된 복수의 희생 층 및 유전체 층을 포함하는 유전체 스택을 통해 수직으로 연장되는 채널 구조체가 형성된다. 유전체 스택 상에 국부 유전체 층이 형성된다. 국부 유전체 층 및 유전체 스택을 통해 수직으로 연장되는 슬릿 개구부(가 형성된다. 슬릿 개구부를 통해, 희생층을 전도 층으로 치환함으로써, 인터리빙된 복수의 전도 층 및 유전체 층을 포함하는 메모리 스택이 형성된다. 슬릿 개구부에 제1 소스 콘택트 부분이 형성된다. 메모리 스택의 에지 상의 계단 구조체에 국부 유전체 층을 통해 채널 구조체를 노출시키기 위한 채널 국부 콘택트 개구부와 국부 유전체 층을 통해 전도 층 중 하나를 노출시키기 위한 계단 국부 콘택트 개구부가 동시에 형성된다. 채널 국부 콘택트 개구부에 채널 국부 콘택트, 슬릿 개구부에 제1 소스 콘택트 부분 위의 제2 소스 콘택트 부분, 및 계단 국부 콘택트 개구부에 계단 국부 콘택트가 동시에 형성된다.
일부 실시예에서, 채널 국부 콘택트 개구부와 계단 국부 콘택트 개구부를 동시에 형성하기 위해, 메모리 스택 외부의 기판에 수직으로 연장되는 (i) 채널 국부 콘택트 개구부, (ii) 계단 국부 콘택트 개구부, 및 (iii) 주변 국부 콘택트 개구부를 동시에 형성한다. 일부 실시예에서, 채널 국부 콘택트, 제2 소스 콘택트 부분 및 계단 국부 콘택트를 동시에 형성하기 위해, (i) 채널 국부 콘택트, (ii) 제2 소스 콘택트 부분, (iii) 계단 국부 콘택트, 및 (iv) 주변 국부 콘택트 개구부 내의 주변 국부 콘택트를 동시에 형성한다.
일부 실시예에서, 국부 유전체 층 상에 상호연결 층이 형성된다. 상호연결 층은 (i) 채널 국부 콘택트 위에 있고 채널 국부 콘택트와 접촉하는 채널 콘택트, (ii) 제2 소스 콘택트 부분 위에 있고 제2 소스 콘택트 부분과 접촉하는 슬릿 콘택트, (iii) 계단 국부 콘택트 위에 있고 계단 국부 콘택트와 접촉하는 계단 콘택트; 및 주변 국부 콘택트 위에 있고 주변 국부 콘택트와 접촉하는 주변 콘택트를 포함한다.
일부 실시예에서, 상호연결 층을 형성하기 위해, (i) 다른 유전체 층을 통해 채널 국부 콘택트를 노출시키기 위한 채널 콘택트 개구부, (ii) 다른 유전체 층을 통해 제2 소스 콘택트 부분을 노출시키기 위한 슬릿 콘택 개구부, (iii) 다른 유전체 층을 통해 계단 국부 콘택트를 노출시키기 위한 계단 콘택트 개구부, 및 (iv) 다른 유전체 층을 통해 주변 국부 콘택트를 노출시키기 위한 계단 콘택트 개구부를 동시에 형성되고, 채널 콘택트 개구부, 슬릿 콘택트 개구부, 계단 콘택트 개구부 및 주변 콘택트 개구부 내로 전도 층이 동시에 증착되고, 채널 콘택트의 상단, 슬릿 콘택트의 상단, 계단 콘택트의 상단 및 주변 콘택트의 상단이 서로 동일 평면상에 있도록, 증착된 전도 층이 평탄화된다.
일부 실시예에서, 채널 국부 콘택트, 제2 소스 콘택트 부분 및 계단 국부 콘택트를 동시에 형성하기 위해, 채널 국부 콘택트 개구부, 슬릿 개구부, 계단 국부 콘택트 개구부 및 주변 국부 콘택트 개구부에 전도 층이 동시에 증착되고,
채널 국부 콘택트의 상단, 제2 소스 콘택트 부분의 상단, 계단 국부 콘택트의 상단 및 주변 국부 콘택트의 상단이 서로 동일 평면상에 있도록, 증착된 전도 층이 평탄화된다. 일부 실시예에서, 전도 층은 텅스텐을 포함한다.
일부 실시예에서, 채널 구조체를 형성하기 위해, 유전체 스택을 통해 수직으로 연장되는 채널 구멍이 에칭되고, 후속하여 채널 구멍의 측벽 위에 메모리 필름 및 반도체 채널이 형성되고, 반도체 채널 위에 있고 반도체 채널과 접촉하는 채널 플러그가 형성된다.
구체적인 실시예에 대한 전술한 설명은 과도한 실험 없이, 본 개시의 일반적인 개념을 벗어나지 않으면서. 사람들이 해당 기술 분야의 기술 내에서 지식을 적용함으로써 특정 실시예와 같은 다양한 애플리케이션에 대해 용이하게 수정 및/또는 적응할 수 있도록 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 여기에 제시된 교시 및 지침에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 여기서의 어구 또는 용어는 설명의 목적을 위한 것이며 본 명세서의 용어 또는 어구는 교시 및 지침에 비추어 당업자에 의해 해석되어야 한다는 것을 이해해야 한다.
본 개시의 실시예는 특정 기능 및 이들의 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
발명의 내용 및 요약 부분은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 설명할 수 있으며, 따라서 본 개시 및 첨부된 청구범위를 어떤 식으로든 한정하는 것을 의도하지 않는다 .
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 한정되어서는 안 되며, 이하의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (30)

  1. 3차원(three-dimensional, 3D) 메모리 소자로서,
    기판;
    상기 기판 위의 인터리빙된(interleaved) 복수의 전도 층 및 유전체 층을 포함하는 메모리 스택(memory stack);
    상기 메모리 스택을 통해 수직으로 연장되는 채널 구조체(channel structure);
    상기 채널 구조체 위에 있고 상기 채널 구조체와 접촉하는 채널 국부 콘택트(channel local contact);
    상기 메모리 스택을 통해 수직으로 연장되는 슬릿 구조체(slit structure); 및
    상기 메모리 스택의 에지 상의 계단 구조체에서 상기 복수의 전도 층 중 하나 위에 있고 상기 복수의 전도 층 중 하나와 접촉하는 계단 국부 콘택트(staircase local contact)를 포함하고,
    상기 채널 국부 콘택트의 상단, 상기 슬릿 구조체의 상단 및 상기 계단 국부 콘택트의 상단은 서로 동일 평면상에 있는,
    3차원(3D) 메모리 소자.
  2. 제1항에 있어서,
    상기 채널 국부 콘택트의 상단 위에 있고 상기 채널 국부 콘택트의 상단과 접촉하는 채널 콘택트;
    상기 슬릿 구조체의 상단 위에 있고 상기 슬릿 구조체의 상단과 접촉하는 슬릿 콘택트; 및
    상기 계단 국부 콘택트의 상단 위에 있고 상기 계단 국부 콘택트의 상단과 접촉하는 계단 콘택트를 더 포함하고,
    상기 채널 콘택트의 상단, 상기 슬릿 콘택트의 상단 및 상기 계단 콘택트의 상단은 서로 동일 평면상에 있는, 3차원(3D) 메모리 소자.
  3. 제2항에 있어서,
    상기 채널 콘택트, 상기 슬릿 콘택트 및 상기 계단 콘택트는 동일한 깊이를 가지며 동일한 전도성 재료를 포함하는, 3차원(3D) 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 슬릿 구조체는,
    제1 소스 콘택트 부분 및 상기 제1 소스 콘택트 부분 위에 있고 상기 제1 소스 콘택트 부분과 상이한 재료를 갖는 제2 소스 콘택트 부분을 포함하는 소스 콘택트; 및
    상기 슬릿 구조체의 소스 콘택트와 상기 메모리 스택의 전도 층 사이에 횡 방향으로 스페이서를 포함하는, 3차원(3D) 메모리 소자.
  5. 제4항에 있어서,
    상기 제2 소스 콘택트 부분, 상기 채널 국부 콘택트 및 상기 계단 국부 콘택트는 동일한 전도성 재료를 포함하는, 3차원(3D) 메모리 소자.
  6. 제5항에 있어서,
    상기 제1 소스 콘택트 부분은 폴리실리콘을 포함하고;
    상기 제2 소스 콘택트 부분, 상기 채널 국부 콘택트, 및 상기 계단 국부 콘택트는 동일한 금속을 포함하는, 3차원(3D) 메모리 소자.
  7. 제6항에 있어서,
    상기 금속은 텅스텐을 포함하는, 3차원(3D) 메모리 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 채널 구조체는 반도체 채널 및 메모리 필름을 포함하는, 3차원(3D) 메모리 소자.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 채널 구조체는 상기 채널 구조체의 상단 부분(top portion)에 있고 상기 채널 국부 콘택트와 접촉하는 채널 플러그(channel plug)를 포함하는, 3차원(3D) 메모리 소자.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 메모리 스택의 외부에 상기 기판에 수직으로 연장되는 주변 국부 콘택트를 더 포함하고, 상기 주변 국부 콘택트의 상단은 상기 채널 국부 콘택트의 상단, 상기 슬릿 구조체의 상단 및 상기 계단 국부 콘택트의 상단과 동일 평면상에 있는, 3차원(3D) 메모리 소자.
  11. 제10항에 있어서,
    인터리빙된 제1 유전체 층 및 제2 유전체 층을 포함하는 장벽 구조체(barrier structure)를 더 포함하고, 상기 주변 국부 콘택트는 상기 장벽 구조체를 통해 수직으로 연장되는, 3차원(3D) 메모리 소자.
  12. 3차원(3D) 메모리 소자로서,
    기판;
    기판 위의 인터리빙된 복수의 전도 층 및 유전체 층을 포함하는 메모리 스택;
    상기 메모리 스택을 통해 수직으로 연장되는 채널 구조체;
    상기 채널 구조체 위에 있고 상기 채널 구조체와 접촉하는 채널 국부 콘택트;
    상기 메모리 스택을 통해 수직으로 연장되는 슬릿 구조체; 및
    상기 메모리 스택의 외부에서 상기 기판에 수직으로 연장되는 주변 국부 콘택트를 포함하고,
    상기 채널 국부 콘택트의 상단, 상기 슬릿 구조체의 상단 및 상기 주변 국부 콘택트의 상단은 서로 동일 평면상에 있는,
    3차원(3D) 메모리 소자.
  13. 제12항에 있어서,
    상기 채널 국부 콘택트의 상단 위에 있고 상기 채널 국부 콘택트의 상단과 접촉하는 채널 콘택트;
    상기 슬릿 구조체의 상단 위에 있고 상기 슬릿 구조체의 상단과 접촉하는 슬릿 콘택트; 및
    상기 주변 국부 콘택트의 상단 위에 있고 상기 주변 국부 콘택트의 상단과 접촉하는 주변 콘택트를 더 포함하고,
    상기 채널 콘택트의 상단, 상기 슬릿 콘택트의 상단 및 상기 주변 콘택트의 상단은 서로 동일 평면상에 있는, 3차원(3D) 메모리 소자.
  14. 제13항에 있어서,
    상기 채널 콘택트, 상기 슬릿 콘택트 및 상기 주변 콘택트는 동일한 깊이를 갖고 동일한 전도성 재료를 포함하는, 3차원(3D) 메모리 소자.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 슬릿 구조체는,
    제1 소스 콘택트 부분 및 상기 제1 소스 콘택트 부분 위에 있고 상기 제1 소스 콘택트 부분과 상이한 재료를 갖는 제2 소스 콘택트; 및
    상기 슬릿 구조체의 소스 콘택트와 상기 메모리 스택의 전도 층 사이의 횡방향으로 스페이서를 포함하는, 3차원(3D) 메모리 소자.
  16. 제15항에 있어서,
    상기 제2 소스 콘택트 부분, 상기 채널 국부 콘택트 및 주변 계단 국부 콘택트는 동일한 전도성 재료를 포함하는, 3차원(3D) 메모리 소자.
  17. 제16항에 있어서,
    상기 제1 소스 콘택트 부분은 폴리실리콘을 포함하고;
    상기 제2 소스 콘택트 부분, 상기 채널 국부 콘택트 및 상기 주변 국부 콘택트는 동일한 금속을 포함하는, 3차원(3D) 메모리 소자.
  18. 제17항에 있어서,
    상기 금속은 텅스텐을 포함하는, 3차원(3D) 메모리 소자.
  19. 제12항 내지 제18항 중 어느 한 항에 있어서,
    상기 채널 구조체는 반도체 채널 및 메모리 필름을 포함하는, 3차원(3D) 메모리 소자.
  20. 제12항 내지 제19항 중 어느 한 항에 있어서,
    상기 채널 구조체는 상기 채널 구조체의 상단 부분에 있고 상기 채널 국부 콘택트와 접촉하는 채널 플러그를 포함하는, 3차원(3D) 메모리 소자.
  21. 제12항 내지 제20항 중 어느 한 항에 있어서,
    상기 메모리 스택의 에지 상의 계단 구조체에서 상기 복수의 전도 층 중 하나 위에 있고 상기 복수의 전도 층 중 하나와 접촉하는 계단 국부 콘택트를 더 포함하고, 상기 계단 국부 콘택트의 상단은 상기 채널 국부 콘택트의 상단, 상기 슬릿 구조체의 상단 및 상기 주변 국부 콘택트의 상단과 동일 평면상에 있는, 3차원(3D) 메모리 소자.
  22. 제21항에 있어서,
    인터리빙된 제1 유전체 층 및 제2 유전체 층을 포함하는 장벽 구조체를 더 포함하고, 상기 주변 국부 콘택트는 상기 장벽 구조체를 통해 수직으로 연장되는, 3차원(3D) 메모리 소자.
  23. 제12항 내지 제22항 중 어느 한 항에 있어서,
    상기 주변 국부 콘택트는 수직 상호연결 접근 (비아) 콘택트인, 3차원(3D) 메모리 소자.
  24. 3차원(3D) 메모리 소자를 형성하는 방법으로서,
    기판 위의 인터리빙된 복수의 희생 층 및 유전체 층을 포함하는 유전체 스택을 통해 수직으로 연장되는 채널 구조체를 형성하는 단계;
    상기 유전체 스택 상에 국부 유전체 층을 형성하는 단계;
    상기 국부 유전체 층 및 상기 유전체 스택을 통해 수직으로 연장되는 슬릿 개구부(slit opening)를 형성하는 단계;
    상기 슬릿 개구부를 통해, 상기 희생층을 전도 층으로 치환함으로써, 인터리빙된 복수의 전도 층 및 상기 유전체 층을 포함하는 메모리 스택을 형성하는 단계;
    상기 슬릿 개구부에 제1 소스 콘택트 부분을 형성하는 단계;
    상기 메모리 스택의 에지 상의 계단 구조체에 (i) 상기 국부 유전체 층을 통해 상기 채널 구조체를 노출시키기 위한 채널 국부 콘택트 개구부와 (ii) 상기 국부 유전체 층을 통해 상기 전도 층 중 하나를 노출시키기 위한 계단 국부 콘택트 개구부를 동시에 형성하는 단계; 및
    (i) 상기 채널 국부 콘택트 개구부에 채널 국부 콘택트, (ii) 상기 슬릿 개구부에 상기 제1 소스 콘택트 부분 위의 제2 소스 콘택트 부분, 및 (iii) 상기 계단 국부 콘택트 개구부에 계단 국부 콘택트를 동시에 형성하는 단계
    를 포함하는 방법.
  25. 제24항에 있어서,
    상기 채널 국부 콘택트 개구부와 상기 계단 국부 콘택트 개구부를 동시에 형성하는 단계는, 상기 메모리 스택 외부의 상기 기판에 수직으로 연장되는 (i) 상기 채널 국부 콘택트 개구부, (ii) 상기 계단 국부 콘택트 개구부, 및 (iii) 주변 국부 콘택트 개구부를 동시에 형성하는 단계를 더 포함하고;
    상기 채널 국부 콘택트, 상기 제2 소스 콘택트 부분 및 상기 계단 국부 콘택트를 동시에 형성하는 단계는, (i) 상기 채널 국부 콘택트, (ii) 상기 제2 소스 콘택트 부분, (iii) 상기 계단 국부 콘택트, 및 (iv) 상기 주변 국부 콘택트 개구부 내의 주변 국부 콘택트를 동시에 형성하는 단계를 더 포함하는, 방법.
  26. 제25항에 있어서,
    상기 국부 유전체 층 상에 상호연결 층을 형성하는 단계를 더 포함하고, 상기 상호연결 층은 (i) 상기 채널 국부 콘택트 위에 있고 상기 채널 국부 콘택트와 접촉하는 채널 콘택트, (ii) 상기 제2 소스 콘택트 부분 위에 있고 상기 제2 소스 콘택트 부분과 접촉하는 슬릿 콘택트, (iii) 상기 계단 국부 콘택트 위에 있고 상기 계단 국부 콘택트와 접촉하는 계단 콘택트; 및 상기 주변 국부 콘택트 위에 있고 상기 주변 국부 콘택트와 접촉하는 주변 콘택트를 포함하는, 방법.
  27. 제26항에 있어서,
    상기 상호연결 층을 형성하는 단계는,
    상기 국부 유전체 층 상에 다른 유전체 층을 형성하는 단계;
    (i) 상기 다른 유전체 층을 통해 상기 채널 국부 콘택트를 노출시키기 위한 채널 콘택트 개구부, (ii) 상기 다른 유전체 층을 통해 상기 제2 소스 콘택트 부분을 노출시키기 위한 슬릿 콘택 개구부, (iii) 상기 다른 유전체 층을 통해 상기 계단 국부 콘택트를 노출시키기 위한 계단 콘택트 개구부, 및 (iv) 상기 다른 유전체 층을 통해 상기 주변 국부 콘택트를 노출시키기 위한 계단 콘택트 개구부를 동시에 형성하는 단계;
    상기 채널 콘택트 개구부, 상기 슬릿 콘택트 개구부, 상기 계단 콘택트 개구부 및 상기 주변 콘택트 개구부 내로 전도 층을 동시에 증착하는 단계; 및
    상기 채널 콘택트의 상단, 상기 슬릿 콘택트의 상단, 상기 계단 콘택트의 상단 및 상기 주변 콘택트의 상단이 서로 동일 평면상에 있도록, 상기 증착된 전도 층을 평탄화하는 단계를 포함하는, 방법.
  28. 제25항 내지 제27항 중 어느 한 항에 있어서,
    상기 채널 국부 콘택트, 상기 제2 소스 콘택트 부분 및 상기 계단 국부 콘택트를 동시에 형성하는 단계는,
    상기 채널 국부 콘택트 개구부, 상기 슬릿 개구부, 상기 계단 국부 콘택트 개구부 및 상기 주변 국부 콘택트 개구부에 전도 층을 동시에 증착하는 단계; 및
    상기 채널 국부 콘택트의 상단, 상기 제2 소스 콘택트 부분의 상단, 상기 계단 국부 콘택트의 상단 및 상기 주변 국부 콘택트의 상단이 서로 동일 평면상에 있도록, 증착된 전도 층을 평탄화하는 단계를 포함하는, 방법.
  29. 제28항에 있어서,
    상기 전도 층은 텅스텐을 포함하는, 방법.
  30. 제24항 내지 제29항 중 어느 한 항에 있어서,
    상기 채널 구조체를 형성하는 단계는,
    상기 유전체 스택을 통해 수직으로 연장되는 채널 구멍을 에칭하는 단계;
    상기 채널 구멍의 측벽 위에 메모리 필름 및 반도체 채널을 형성하는 단계; 및
    상기 반도체 채널 위에 있고 상기 반도체 채널과 접촉하는 채널 플러그를 형성하는 단계를 포함하는, 방법.
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