CN109473433B - 三维存储器及其制作方法 - Google Patents

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Abstract

本发明公开了一种三维存储器及其制作方法，在制作三维存储器时，通过第一平坦化处理，去除所述第一刻蚀阻挡层上的层结构，露出所述导电接触、所述沟道孔结构以及所述共源极导电接触，一次性平坦化处理同时露出所述导电接触、所述沟道孔结构以及所述共源极导电接触，可以在在后续工艺中同时形成与各个所述导电接触一一对应电接触的导电触点、与所述沟道孔结构电接触的第一接触端以及与所述共源极导电接触电接触的第二接触端，减少平坦化处理次数，简化了工艺步骤，降低了生产成本，提高了生产效率。

Description

三维存储器及其制作方法
技术领域
本发明涉及存储装置技术领域，更具体的说，涉及一种三维存储器(3D NAND)及其制作方法。
背景技术
随着科学技术的不断发展，越来越多的电子设备应用到人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。存储器是许多电子设备的一个重要器件，随着电子设备功能的越来越强大，其需要存储器的数据越来越多，要求存储器的存储器容量越来越大。
3D NAND将存储单元在垂直于衬底的方向上堆叠，能够在较小的面积上形成更多的存储单元，相对于传统二维存储器，具有更大的存储容量，是当前存储器领域的一个主要发展方向。
现有技术在制作3D NAND时，制作方法的工艺复杂，导致生产成本较高以及生产效率较低。
发明内容
为了解决上述问题，本发明技术方案提供了一种三维存储器(3D NAND)及其制作方法，简化了3D NAND的制作工艺，降低了制作成本，提高了生产效率。
为了实现上述目的，本发明提供如下技术方案：
一种三维存储器的制作方法，所述制作方法包括：
提供一衬底；
在所述衬底上形成功能结构，所述功能结构包括依次层叠设置在所述衬底上的第一堆叠层、第一刻蚀阻挡层、插塞层以及第二刻蚀阻挡层；所述第一堆叠层包括多层交替层叠设置的栅极层以及绝缘介质层；所述功能结构具有沟道孔结构以及共源极导电接触，所述沟道孔结构穿过所述第一刻蚀阻挡层延伸至所述衬底，所述共源极导电接触穿过所述第二刻蚀阻挡层延伸至所述衬底；
形成露出各个所述栅极层的接触孔，在所述接触孔内形成导电接触；
通过第一平坦化处理，去除所述第一刻蚀阻挡层上的层结构，露出所述导电接触、所述沟道孔结构以及所述共源极导电接触；
同时形成与各个所述导电接触一一对应电接触的导电触点、与所述沟道孔结构电接触的第一接触端以及与所述共源极导电接触电接触的第二接触端。
优选的，在上述制作方法中，所述在所述衬底上形成功能结构包括：
在所述衬底上形成第二堆叠层，在所述第二堆叠层表面形成所述第一刻蚀阻挡层，所述第二堆叠层包括多层交替层叠设置的假栅层以及所述绝缘介质层；
在所述第一刻蚀阻挡层表面形成沟道孔，所述沟道孔贯穿所述第二堆叠层，露出所述衬底的第一区域；
在所述沟道孔内形成所述沟道孔结构，去除所述第一刻蚀阻挡层上的层结构，损耗部分所述第一刻蚀阻挡层，在所述第一刻蚀阻挡层表面形成所述插塞层，所述插塞层填充所述沟道孔顶部的部分作为所述沟道孔结构的插塞结构；
在所述插塞层表面形成所述第二刻蚀阻挡层，在所述第二刻蚀阻挡层表面形成沟槽，露出所述衬底的第二区域；
通过所述沟槽去除所述假栅层，以在去除的所述假栅层的区域形成所述栅极层，进而形成所述第一堆叠层；
在所述沟槽内形成共源极导电接触。
优选的，在上述制作方法中，所述在所述沟道孔内形成所述沟道孔结构包括：
在所述沟道孔的底部形成外延层；
在所述外延层的表面以及所述沟道的侧壁形成叠层结构，所述叠层结构至少包括存储层和保护层，所述存储层位于所述保护层与所述外延层之间；
去除所述外延层表面的所述叠层结构，露出所述沟道孔的侧壁的存储层；
在所述存储层表面形成半导体通道层后，填充隔离层；
通过第二平坦化处理，去除所述第一刻蚀阻挡层上的层结构；
去除所述沟道孔顶部的部分隔离层，形成凹槽，在所述凹槽内填充导电材料，形成插塞层。
优选的，在上述制作方法中，所述在所述沟槽内形成共源极导电接触包括：
去除所述沟槽侧壁以及底部的导电材料，该导电材料用于制备所述栅极层，在所述沟槽侧壁形成间隔层；
在所述沟槽内填充导电材料，形成所述共源极导电接触；
通过第三平坦化处理，去除所述第二刻蚀阻挡层上的层结构。
优选的，在上述制作方法中，所述形成露出各个所述栅极层的接触孔，在所述接触孔内形成导电接触包括：
在所述第二刻蚀阻挡层表面形成第三刻蚀阻挡层；
在所述第三刻蚀阻挡层表面形成露出各个所述栅极层的接触孔；
在所述接触孔内填充导电材料，以形成所述导电接触。
优选的，在上述制作方法中，所述形成与各个所述导电接触一一对应电接触的导电触点、与所述沟道孔结构电接触的第一接触端以及与所述共源极导电接触电接触的第二接触端包括：
在所述第一刻蚀阻挡层表面形成第四刻蚀阻挡层；
在所述第四刻蚀阻挡层对应各个所述导电接触、所述沟道孔结构以及所述共源极导电接触的位置分别形成接触孔；
在所述接触孔内填充导电材料，以形成所述导电触点、所述第一接触端以及所述第二接触端；
通过第四平坦化处理，去除所述第四刻蚀阻挡层上的层结构。
优选的，在上述制作方法中，所述第一刻蚀阻挡层包括至少包括：
位于所述第一堆叠层表面上的第一子层，以及位于所述第一子层背离所述衬底一侧的第二子层，所述第二子层用于作为所述第一平坦化处理的停止层，通过所述第一平坦化处理后，去除第二子层及其上方的层结构。
优选的，在上述制作方法中，所述第二子层为多晶硅层。
本发明还提供了一种三维存储器，所述三维存储器包括：
衬底；
设置在所述衬底上的功能结构，所述功能结构包括依次层叠设置在所述衬底上的第一堆叠层以及第一刻蚀阻挡层；所述第一堆叠层包括多层交替层叠设置的栅极层以及绝缘介质层；所述功能结构具有沟道孔结构以及共源极导电接触，所述沟道孔结构以及所述共源极导电接触均穿过所述第一刻蚀阻挡层延伸至所述衬底；
露出各个所述栅极层的接触孔，设置在所述接触孔内的导电接触；
与各个所述导电接触一一对应电接触的导电触点、与所述沟道孔结构电接触的第一接触端以及与所述共源极导电接触电接触的第二接触端。
优选的，在上述三维存储器中，所述第一刻蚀阻挡层包括至少包括：
位于所述第一堆叠层表面上的第一子层，以及位于所述第一子层背离所述衬底一侧的第二子层，所述第二子层用于作为第一平坦化处理的停止层，以通过所述第一平坦化处理，去除所述第二子层及其上方的层结构，使得所述导电接触、所述沟道孔结构以及所述共源极导电接触均露出，以同时形成所述导电触点、所述第一接触端以及所述第二接触端。
优选的，在上述三维存储器中，所述第二子层为多晶硅层。
优选的，在上述三维存储器中，所述第一刻蚀阻挡层表面覆盖有第四刻蚀阻挡层，所述第四刻蚀阻挡层具有露出接多个接触孔，用于分别设置所述导电触点、所述第一接触端以及所述第二接触端。
通过上述描述可知，本发明技术方案提供的3D NAND及其制作方法中，通过第一平坦化处理，去除所述第一刻蚀阻挡层上的层结构，露出所述导电接触、所述沟道孔结构以及所述共源极导电接触，一次性平坦化处理同时露出所述导电接触、所述沟道孔结构以及所述共源极导电接触，可以在在后续工艺中同时形成与各个所述导电接触一一对应电接触的导电触点、与所述沟道孔结构电接触的第一接触端以及与所述共源极导电接触电接触的第二接触端。可见，本发明技术方案可以减少一次平坦化处理，简化了工艺步骤，制作方法简单，降低了生产成本，提高了生产效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1-图15为一种3D NAND制作方法的流程示意图；
图16-图31为本发明实施例提供的一种3D NAND制作方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参考图1-图15，图1-图15为一种3D NAND制作方法的流程示意图，该制作方法包括：
首先，如图1所示，在衬底11表面依次形成层叠设置的堆叠层1以及第一刻蚀阻挡层2。堆叠层1包括多层交替层叠设置的第一绝缘层3以及第二绝缘层4。第一刻蚀阻挡层2设置在堆叠层1背离衬底11的一侧表面。
然后，如图2所示，刻蚀堆叠层1以及第一刻蚀阻挡层2，形成沟道孔16，露出衬底11。
再如图3-图6所示，在沟道孔16内形成沟道孔结构5，在该过程中，如图3所示在沟道孔16的底部形成外延层01，并进一步在外延层01表面以及沟道孔16的侧壁形成叠层结构，该叠层结构包括存储层和保护层。存储层位于保护层与外延层01之间。如图4所示，刻蚀去除外延层01表面的叠层结构，露出外延层01，去除保护层后形成覆盖存储层和外延层01的半导体通道层，并向沟道孔16内填充隔离层02，之后，需要进行第一次平坦化处理去除第一刻蚀阻挡层2上的层结构，并损耗部分第一刻蚀阻挡层2。如图5所示，去除沟道孔16顶部的隔离层02，在沟道孔16顶部形成凹槽，在凹槽内填充导电材料，形成插塞层9。如图6所示，需要通过第二次平坦化处理，去除第一刻蚀阻挡层2上的插塞层9，并损耗部分第一刻蚀阻挡层2，保留在沟道孔16内的插塞层9形成插塞结构91。
再如图7-图11所示，形成沟槽17，去除堆叠层1中的第二绝缘层4，在去除的第二绝缘层4后形成的区域4a形成栅极4b，在沟槽17内形成共源极导电接触6，在该过程中，如图7所示，在形成沟槽17之前，在第一刻蚀阻挡层2表面形成第二刻蚀阻挡层18，刻蚀形成贯穿第一刻蚀阻挡层2、第二刻蚀阻挡层18和堆叠层1直至衬底11的沟槽17。如图8，通过沟槽17刻蚀去除第二绝缘层4，形成区域4a。如图9所示，向区域4a中填充导电材料，形成栅极4b。如图10所示，刻蚀去除沟槽17的侧壁和底部的导电材料，使不同层的导电材料相互断开，在沟槽17的侧壁形成间隔层03。如图11所示，向沟槽17内填充导电材料，之后，需要通过第三次平坦化处理去除第二刻蚀阻挡层18上的层结构。
再如图12所示，形成与各个栅极4b接触的导电接触7，该过程中需要先在第二刻蚀阻挡层18表面形成第一介质层19，再形成露出各个栅极4b的接触孔，然后在对应接触孔中填充导电材料，再通过第四次平坦化处理去除第一介质层19上的导电材料，以形成导电接触7。
最后，如图13-图15所示，形成与各个导电接触7接触的导电触点，形成与沟道孔结构5接触的第一接触端，形成与共源极导电接触6接触的第二接触端。该过程中，如图13所示，需要先在第一介质层19表面形成第三刻蚀阻挡层10，形成分别露出沟道孔结构5以及共源极导电接触6的接触孔，如图14所示，向露出沟道孔结构5以及共源极导电接触6的接触孔内填充导电材料，以分别形成第一接触端和第二接触端位于下方的第一部分，需要通过第五次平坦化处理去除第三刻蚀阻挡层10上的导电材料。露出第三刻蚀阻挡层10后，如图15所示，在第三刻蚀阻挡层10表面形成第二介质层8，形成分别露出各个导电接触、第一接触端的第一部分以及第二接触端的第一部分的接触孔，向接触孔内填充导电材料，以形成导电触点、第一接触端和第二接触端位于上方的第二部分，需要通过第六次平坦化处理去除第二介质层8上的导电材料，露出第二介质层8。
由图1-图15所示制作方法可知，在制作3D NAND时，需要通过六次平坦化处理，特别的，在形成沟道孔结构5后，由于第一刻蚀阻挡层2通常包括层叠的氮化硅以及二氧化硅层，故需要单独的一次平坦化处理工艺(上述第二次平坦化处理)去除沟道孔16外的插塞层9(通常由多晶硅构成)，多次平坦化处理工艺导致3D NAND的制作工艺复杂，使得生产成本较高，生产效率较低。而且，在形成导电接触7时，如图12所示，通过第四次平坦化处理仅是露出了接触孔内的导电接触7，并未露出沟道孔结构5以及共源极导电接触6，后续工艺需要将第一接触端以及第二接触端均分为第一部分以及第二部分，分别形成，在形成第一接触端以及第二接触端位于上方的第二部分时，同步形成导电触点，使得最终形成的器件中，导电接触上端连接的导电触点高度较大，第一接触端以及第二接触端均是两节，高度较大，进而导致器件厚度较大，制作工艺复杂，制作成本低。
为了解决上述问题，本发明实施例提供了一种3D NAND的制作方法，如图16-图31所示，图16-图31为本发明实施例提供的一种3D NAND制作方法的流程示意图，该制作方法包括：
步骤S11：如图16所示，提供一衬底31。
所示衬底31为半导体衬底，例如，衬底31可以为硅衬底。为了避免杂质影响器件性能，需要对衬底31进行清洗处理。
步骤S12：如图17-图26b，在衬底31上形成功能结构。
如图26a所示，功能结构包括依次层叠设置在衬底31上的第一堆叠层21、第一刻蚀阻挡层40、插塞层44以及第二刻蚀阻挡层45。第一刻蚀阻挡层40至少包括覆盖第一堆叠层21表面的第一子层41。可选的，第一子层41以及第二刻蚀阻挡层45可以均为二氧化硅层。第一堆叠层21包括多层交替层叠设置的栅极层33a以及绝缘介质层32。本发明实施例中，各层结构的形成可以根据需求选择外延工艺或是沉积工艺，对此不作具体限定。
如图26a所示，功能结构还具有沟道孔结构51以及共源极导电接触52，沟道孔结构51穿过第一刻蚀阻挡层40延伸至衬底31，共源极导电接触52穿过第二刻蚀阻挡层45延伸至衬底31。
在步骤S12中，在衬底上31形成功能结构包括：
步骤S21:如图17所示，在衬底31表面形成第二堆叠层22，在第二堆叠层22背离衬底31的一侧表面形成第一刻蚀阻挡层40。可选的，第一刻蚀阻挡层40包括多层层叠的子层，第一刻蚀阻挡层40包括依次形成的第一子层以及第二子层43。可选的，第一子层包括两层绝缘介质层41、42，绝缘介质层41、42可以为二氧化硅层。第二子层43表面可以覆盖绝缘介质层48，绝缘介质层48可以为二氧化硅层。为了减少平坦化处理次数，可以设置第二子层43为多晶硅层。
其中，第二堆叠层22包括多层交替层叠设置的假栅层33以及绝缘介质层32。可选的，假栅层33为氮化硅层，绝缘介质层32为二氧化硅层。
步骤S22:如图18所示，在第一刻蚀阻挡层40表面形成沟道孔56，沟道孔56贯穿第二堆叠层22，沟道孔56延伸至衬底31，露出衬底31的第一区域。
步骤S23：如图19a-图21所示，在沟道孔56内形成沟道孔结构51，去除第一刻蚀阻挡层40上的层结构，损耗部分第一刻蚀阻挡层40，在第一刻蚀阻挡层40表面形成插塞层44，插塞层44填充沟道孔56顶部的部分作为沟道孔结构51的插塞结构441。
该步骤中，在沟道孔56内形成沟道孔结构51包括：
首先，如图19a和图19b所示，在沟道孔56的底部形成外延层61。可选的，外延层61可以为导电单晶硅。然后，在外延层61表面以及沟道孔56的侧壁形成叠层结构60，该叠层结构60至少包括存储层和保护层。存储层位于保护层与外延层61之间。可选的，叠层结构60包括依次形成的电荷阻挡层62(例如为氧化硅)、电荷存储层63(例如为氮化硅)、遂穿层64(例如为氧化硅)和保护层。可选的，保护层可以由隔离层65(例如可以为多晶硅)以及蚀刻阻挡层66(例如可以为氧化硅)构成，电荷阻挡层62、电荷存储层63以及遂穿层64构成存储层。其中，图19b为图19a在沟道孔56底部的局部放大图。
再如图20a和图20b所示，去除外延层61表面的叠层结构60，露出沟道孔56侧壁的存储层。在外延层61表面的叠层结构60形成通孔，露出部分外延层61，可以通过刻蚀工艺形成该通孔，在形成通孔的过程中去除沟道孔56侧壁的保护层，露出存储层。其中，图20b为图20a在沟道孔56底部的局部放大图。
进一步，在存储层表面形成半导体通道层65’(例如可以为多晶硅)，并在沟道孔56内填充隔离层66’(例如可以为氧化硅)。可选的，填充隔离层66’位于沟道孔56内的部分在沟道孔56的下部具有间隙K1，间隙K1的上端高度不超出堆叠层22中最上层绝缘介质层32，隔离层66’在沟道孔56的上端部分完全填充沟道孔56。可选的，隔离层66’可以为二氧化硅。
之后，通过第二平坦化处理，去除第一刻蚀阻挡层40上的层结构，该过程损耗部分第一刻蚀阻挡层40，如通过第二平坦化处理可以去除绝缘介质层48及其上方层结构。如通过第二平坦化处理，可以去除第一刻蚀阻挡层40中的绝缘介质层48及其上方层结构，露出第二子层43。
最后，如图21所示，去除沟道孔56顶部的部分隔离层66’，在位于道孔56内的隔离层66’的顶部形成凹槽，在凹槽内填充导电材料，形成插塞层44。插塞层44延伸至沟道孔56的外部，覆盖第一刻蚀阻挡层40，插塞层44填充沟道孔56顶部的部分作为沟道孔结构51的插塞结构441。。可选的，该插塞层44可以为多晶硅层，覆盖第二子层43，二者可以通过同一次平坦化处理去除。
步骤S24:如图22所示，在插塞层44表面形成第二刻蚀阻挡层45，在第二刻蚀阻挡层45表面形成沟槽57，沟槽57延伸至衬底31，露出衬底31的第二区域；第二区域与第一区域不交叠。
步骤S25:如图23-图24b所示，通过沟槽57去除假栅层33，以在去除的假栅层33的区域33b形成栅极层33a，进而形成第一堆叠层21。
该步骤中，首先，如图23所示，通过沟槽57刻蚀去除假栅层33，形成区域33b。
再如图24a和图24b所示，向区域33b内填充导电材料，在假栅层33对应的区域33b形成栅极层33a。在去除假栅层33后，在形成栅极层33a之前，还包括：对外延层61的侧壁表面进行氧化，在该氧化过程中，可以使得沟槽57底部露出的衬底31被氧化。其中，图24b为图24a在沟槽57底部的局部放大图。该过程中，在假栅层33对应区域33b填充导电材料，形成栅极层33a包括：依次形成层叠的高K绝缘阻挡层62’、过渡层63’以及金属层64’。金属64’包括但不局限于金属钨。K绝缘阻挡层62’包括但不局限于氧化铝。过渡层63’用于提高金属层64’的附着力，包括但不局限于氮化钛。
步骤S26:如图25-图26b所示，在沟槽57内形成共源极导电接触52。
该步骤首先，如图25所示，去除沟槽57侧壁和底部的导电材料，使不同层的导电材料相互断开，在沟槽57的侧壁形成间隔层58。该导电材料为形成栅极层33a过程中覆盖在沟槽57侧壁和底部的导电材料。可选的，间隔层58可以为二氧化硅层。间隔层58在沟槽57底部具有通孔，以露出沟槽57底部的衬底31。
再如图26a和图26b，在沟槽57内填充到导电材料，以形成共源极导电接触52，之后，通过第三平坦化处理，去除第二刻蚀阻挡层45上的层结构，露出第二刻蚀阻挡层45。图26b为图26a在沟槽57底部的局部放大图。
在图26a和图26b对应工艺步骤中，例如，在沟槽57内填充导电材料包括：在沟槽57侧壁的间隔层58表面形成氮化钛层59，氮化钛层59覆盖间隔层58以及沟槽57底部的衬底31。之后，在第二沟道孔57内依次填充多晶硅插塞71以及金属层72。金属层72包括但不局限于金属钨。多晶硅插塞71的上端不超过最上层金属层64’。
步骤S13：如图27和图28所示，形成露出各个栅极层33a的接触孔53，在接触孔53内形成导电接触54。
本发明实施例中，插塞结构441需要进行掺杂以增加导电性。可以直接形成掺杂的插塞层44，使得插塞结构441具有掺杂离子；或，还可以形成未掺杂的插塞层44，在形成接触孔53之前，在对应插塞结构441的位置进行离子注入；或，还可以形成未掺杂的插塞层44，在完成第一平坦化处理后，对保留在沟道孔结构51上端的插塞结构441进行离子注入。
该步骤中，形成露出各个栅极层33a的接触孔53，在接触孔53内形成导电接触54包括：如图27所示，在第二刻蚀阻挡层45表面形成第三刻蚀阻挡层46，之后，在第三刻蚀阻挡层46表面形成露出各个栅极层33a的接触孔53，再如图28所示，在接触孔53内填充导电材料，以形成导电接触54。可选的，第三刻蚀阻挡层46可以为二氧化硅层；接触孔53与栅极层33a一一对应。可以通过沉积工艺在第二刻蚀阻挡层45背离衬底31的一侧表面形成第三刻蚀阻挡层46。
步骤S14：如图29所示，通过第一平坦化处理，去除第一刻蚀阻挡层40上的层结构，露出导电接触54、沟道孔结构51以及共源极导电接触52。该过程保留在接触孔53内的材料构成导电接触54。该过程损耗部分第一刻蚀阻挡层40，如通过第一平坦化处理，去除第二子层43及其上方结构。
可选的，可以设置第一刻蚀阻挡层40至少包括位于第一堆叠层表面上的第一子层41、以及位于第一子层41背离衬底31一侧的第二子层43。第二子层43用于作为第一平坦化处理的停止层，通过第一平坦化处理后，去除第二子层43及其上方的层结构。例如，第二子层43为多晶硅层，第二子层43与插塞层44材料相同，可以同时通过一次平坦化处理(第一平坦化处理)去除，而现有技术一般采用氮化硅作为第二子层，其与插塞层需要分别通过一次平坦化处理。
步骤S15：如图30和图31所示，同时形成与各个导电接触54一一对应电接触的导电触点54、与沟道孔结构51电接触的第一接触端81以及与共源极导电接触52电接触的第二接触端82。
该步骤包括：如图30所示，在第一刻蚀阻挡层40表面形成第四刻蚀阻挡层47，在第四刻蚀阻挡层47对应各个导电接触54、沟道孔结构51以及共源极导电接触52的位置分别形成接触孔73，再如图31所示，在接触孔73内填充导电材料，以形成导电触点55、第一接触端81以及第二接触端82，通过第四平坦化处理，去除第四刻蚀阻挡层47上的层结构。可选的，第四刻蚀阻挡层47可以为二氧化硅层。
在接触孔73内填充导电材料包括：首先形成氮化钛层，该氮化钛层覆盖第四刻蚀阻挡层47的表面、接触孔73的侧壁以及底部，然后，形成金属层，金属层覆盖氮化钛层，最后通过第四平坦化处理露出第四刻蚀阻挡层47。该金属层同样包括不限于W。导电接触54的填充导电与导电触点55相同。
通过上述描述可知，本发明实施例制作方法中，可以通过一次平坦化处理同时去除第二子层43和插塞层44，整个工艺过程仅需要四次平坦化处理，相对图1-图15所示方式，减少了平坦化处理工艺步骤，简化了工艺步骤，制作工艺简单，制作成本低，生产效率高。而且可以通同步骤同时形成导电触点55、第一接触端81以及第二接触端82，降低了导电触点55、第一接触端81以及第二接触端82的高度，降低了器件厚度，同时，进一步简化了工艺步骤，降低了制作成本低，提高了生产效率高。
基于上述制作方法，本发明另一实施例还提供了一种3D NAND，可以通过上述制作方法制备，3D NAND可以如图31所示，3D NAND包括：衬底31以及设置在衬底31上的功能结构。
功能结构包括依次层叠设置在衬底上的第一堆叠层21以及第一刻蚀阻挡层40。第一堆叠层21包括多层交替层叠设置的栅极层33a以及绝缘介质层32。
功能结构还包括：沟道孔结构51以及共源极导电接触52，沟道孔结构51以及共源极导电接触52均穿过第一刻蚀阻挡层40延伸至衬底。
该3D NAND还包括露出各个栅极层33a的接触孔，设置在接触孔内的导电接触54；多个接触孔与栅极层33a一一对应，接触孔用于露出所对应的栅极层33a。
该3D NAND还包括：与各个导电接触54一一对应电接触的导电触点55、与沟道孔结构51电接触的第一接触端81以及与共源极导电接触52电接触的第二接触端82。
第一刻蚀阻挡层40包括至少包括：位于第一堆叠层21表面上的第一子层41，以及位于第一子层41背离衬底31一侧的第二子层43，第二子层43用于作为第一平坦化处理的停止层，以通过第一平坦化处理，去除第二子层42及其上方的层结构，使得导电接触54、沟道孔结构51以及共源极导电接触52均露出，以同时形成导电触点55、第一接触端81以及第二接触端82。
具体的，第一刻蚀阻挡层40表面设置有第四刻蚀阻挡层47；第四刻蚀阻挡层47表面具有多个接触孔，用于分别设置导电触点55、第一接触端81以及第二接触端82。导电接触54、沟道孔结构51以及共源极导电接触52均分别对应一个接触孔。
本发明实施例3D NAND采用上述实施例制作方法制备，制作工艺简单，制作成本低。而且，本发明实施例3D NAND相对于图15所示结构，第一刻蚀阻挡层40表面仅有一层第四刻蚀阻挡层47，导电触点55、第一接触端81以及第二接触端82均是同时通过相同工艺步骤形成一节导电结构，制作工艺简单，制作成本低，器件厚度较薄。
而图15所示方式中，沟道结构上端需要分两次形成两节接触端，不但导致厚度大，而且需要多次刻蚀过程，在每次刻蚀过程中均需要曝光对位设置，导致具有较大的对位差，使得器件关键尺寸的准确性控制较差。本发明仅需要在顶部形成一节导电结构，对位差小，器件关键尺寸准确性高。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的3D NAND而言，由于其与实施例公开的制作方法相对应，所以描述的比较简单，相关之处参见制作方法对应部分说明即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种三维存储器的制作方法，其特征在于，所述制作方法包括：
提供一衬底；
在所述衬底上形成功能结构，所述功能结构包括依次层叠设置在所述衬底上的第一堆叠层、第一刻蚀阻挡层、插塞层以及第二刻蚀阻挡层；所述第一堆叠层包括多层交替层叠设置的栅极层以及绝缘介质层；所述功能结构具有沟道孔结构以及共源极导电接触，所述沟道孔结构穿过所述第一刻蚀阻挡层延伸至所述衬底，所述共源极导电接触穿过所述第二刻蚀阻挡层延伸至所述衬底；
形成露出各个所述栅极层的接触孔，在所述接触孔内形成导电接触；
通过第一平坦化处理，去除所述第一刻蚀阻挡层上的层结构，露出所述导电接触、所述沟道孔结构以及所述共源极导电接触；
同时形成与各个所述导电接触一一对应电接触的导电触点、与所述沟道孔结构电接触的第一接触端以及与所述共源极导电接触电接触的第二接触端。
2.根据权利要求1所述的制作方法，其特征在于，所述在所述衬底上形成功能结构包括：
在所述衬底上形成第二堆叠层，在所述第二堆叠层表面形成所述第一刻蚀阻挡层，所述第二堆叠层包括多层交替层叠设置的假栅层以及所述绝缘介质层；
在所述第一刻蚀阻挡层表面形成沟道孔，所述沟道孔贯穿所述第二堆叠层，露出所述衬底的第一区域；
在所述沟道孔内形成所述沟道孔结构，去除所述第一刻蚀阻挡层上的层结构，损耗部分所述第一刻蚀阻挡层，在所述第一刻蚀阻挡层表面形成所述插塞层，所述插塞层填充所述沟道孔顶部的部分作为所述沟道孔结构的插塞结构；
在所述插塞层表面形成所述第二刻蚀阻挡层，在所述第二刻蚀阻挡层表面形成沟槽，露出所述衬底的第二区域；
通过所述沟槽去除所述假栅层，以在去除的所述假栅层的区域形成所述栅极层，进而形成所述第一堆叠层；
在所述沟槽内形成共源极导电接触。
3.根据权利要求2所述的制作方法，其特征在于，所述在所述沟道孔内形成所述沟道孔结构包括：
在所述沟道孔的底部形成外延层；
在所述外延层的表面以及所述沟道的侧壁形成叠层结构，所述叠层结构至少包括存储层和保护层，所述存储层位于所述保护层与所述外延层之间；
去除所述外延层表面的所述叠层结构，露出所述沟道孔的侧壁的存储层；
在所述存储层表面形成半导体通道层后，填充隔离层；
通过第二平坦化处理，去除所述第一刻蚀阻挡层上的层结构；
去除所述沟道孔顶部的部分隔离层，形成凹槽，在所述凹槽内填充导电材料，形成插塞层。
4.根据权利要求2所述的制作方法，其特征在于，所述在所述沟槽内形成共源极导电接触包括：
去除所述沟槽侧壁以及底部的导电材料，该导电材料用于制备所述栅极层，在所述沟槽侧壁形成间隔层；
在所述沟槽内填充导电材料，形成所述共源极导电接触；
通过第三平坦化处理，去除所述第二刻蚀阻挡层上的层结构。
5.根据权利要求1所述的制作方法，其特征在于，所述形成露出各个所述栅极层的接触孔，在所述接触孔内形成导电接触包括：
在所述第二刻蚀阻挡层表面形成第三刻蚀阻挡层；
在所述第三刻蚀阻挡层表面形成露出各个所述栅极层的接触孔；
在所述接触孔内填充导电材料，以形成所述导电接触。
6.根据权利要求1所述的制作方法，其特征在于，所述形成与各个所述导电接触一一对应电接触的导电触点、与所述沟道孔结构电接触的第一接触端以及与所述共源极导电接触电接触的第二接触端包括：
在所述第一刻蚀阻挡层表面形成第四刻蚀阻挡层；
在所述第四刻蚀阻挡层对应各个所述导电接触、所述沟道孔结构以及所述共源极导电接触的位置分别形成接触孔；
在所述接触孔内填充导电材料，以形成所述导电触点、所述第一接触端以及所述第二接触端；
通过第四平坦化处理，去除所述第四刻蚀阻挡层上的层结构。
7.根据权利要求1所述的制作方法，其特征在于，所述第一刻蚀阻挡层包括至少包括：
位于所述第一堆叠层表面上的第一子层，以及位于所述第一子层背离所述衬底一侧的第二子层，所述第二子层用于作为所述第一平坦化处理的停止层，通过所述第一平坦化处理后，去除第二子层及其上方的层结构。
8.根据权利要求7所述的制作方法，其特征在于，所述第二子层为多晶硅层。
9.一种三维存储器，其特征在于，所述三维存储器包括：
衬底；
设置在所述衬底上的功能结构，所述功能结构包括依次层叠设置在所述衬底上的第一堆叠层以及第一刻蚀阻挡层；所述第一堆叠层包括多层交替层叠设置的栅极层以及绝缘介质层；所述功能结构具有沟道孔结构以及共源极导电接触，所述沟道孔结构以及所述共源极导电接触均穿过所述第一刻蚀阻挡层延伸至所述衬底；
露出各个所述栅极层的接触孔，设置在所述接触孔内的导电接触；
与各个所述导电接触一一对应电接触的导电触点、与所述沟道孔结构电接触的第一接触端以及与所述共源极导电接触电接触的第二接触端；
其中，所述第一刻蚀阻挡层表面覆盖有第四刻蚀阻挡层，所述第四刻蚀阻挡层表面具有多个接触孔，用于分别设置所述导电触点、所述第一接触端以及所述第二接触端。
10.根据权利要求9所述的三维存储器，其特征在于，所述第一刻蚀阻挡层包括至少包括：
位于所述第一堆叠层表面上的第一子层，以及位于所述第一子层背离所述衬底一侧的第二子层，所述第二子层用于作为第一平坦化处理的停止层，以通过所述第一平坦化处理，去除所述第二子层及其上方的层结构，使得所述导电接触、所述沟道孔结构以及所述共源极导电接触均露出，以同时形成所述导电触点、所述第一接触端以及所述第二接触端。
11.根据权利要求10所述的三维存储器，其特征在于，所述第二子层为多晶硅层。
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