KR20230106130A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR20230106130A
KR20230106130A KR1020227044925A KR20227044925A KR20230106130A KR 20230106130 A KR20230106130 A KR 20230106130A KR 1020227044925 A KR1020227044925 A KR 1020227044925A KR 20227044925 A KR20227044925 A KR 20227044925A KR 20230106130 A KR20230106130 A KR 20230106130A
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빙제 얀
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 개시 내용의 양태는 메모리 시스템, 반도체 디바이스 및 반도체 디바이스의 제조 방법을 제공한다. 반도체 디바이스는 게이트 층 및 절연 층을 갖는 메모리 스택을 포함하고, 게이트 층 및 절연 층은 교대로 적층된다. 반도체 디바이스는 또한 메모리 스택의 제1 채널 홀에 형성되는 제1 채널 구조를 포함한다. 제1 채널 구조는 제1 채널 구조의 채널 층과 연결되는 채널 플러그를 포함한다. 반도체 디바이스는 또한 랜딩 라이너 층 및 격리 층을 포함하는 격리 스택을 포함한다. 랜딩 라이너 층의 제1 부분이 채널 플러그 상에 놓인다. 반도체 디바이스는 격리 스택에 형성된 제1 컨택트 구조를 포함한다. 제1 컨택트 구조는 랜딩 라이너 층의 제1 부분에서 개구를 통해 채널 플러그에 연결된다.

Description

반도체 디바이스 및 그 제조 방법
본 출원은 일반적으로 메모리 시스템, 반도체 디바이스 및 반도체 디바이스의 제조 공정과 관련된 실시예를 설명한다.
반도체 제조는 더 작은 트랜지스터를 필요로 하지 않고 더 높은 트랜지스터 밀도를 달성하기 위해 3차원(3D) NAND 플래시 메모리 기술 등과 같은 수직 디바이스 기술(vertical device technologies)을 개발하였다. 일부 예에서, 3D NAND 메모리 디바이스는 수직 메모리 셀 스트링(vertical momory cell strings)의 어레이를 포함한다. 각각의 수직 메모리 셀 스트링은 직렬로 연결된 다수의 메모리 셀을 포함한다. 수직 메모리 셀 스트링에서 메모리 셀의 수를 증가시키는 것은 데이터 저장 밀도를 증가시킬 수 있다.
본 개시 내용의 양태는 반도체 디바이스를 제공한다. 반도체 디바이스는 게이트 층(gate layers) 및 절연 층(insulating layers)을 갖는 메모리 스택(memory stack)을 포함하고, 게이트 층 및 절연 층은 교대로 적층된다. 반도체 디바이스는 또한 메모리 스택의 제1 채널 홀(channel hole)에 형성된 제1 채널 구조를 포함한다. 제1 채널 구조는 제1 채널 구조의 채널 층과 연결된 채널 플러그(channel plug)를 포함한다. 반도체 디바이스는 또한 랜딩 라이너 층(landing liner layer) 및 격리 층(isolation layer)을 포함하는 격리 스택(isolation stack)을 포함한다. 랜딩 라이너 층의 제1 부분이 채널 플러그 상에 놓인다. 반도체 디바이스는 격리 스택에 형성된 제1 컨택트 구조를 포함한다. 제1 컨택트 구조는 랜딩 라이너 층의 제1 부분에서 개구를 통해 채널 플러그에 연결된다.
일부 실시예에서, 랜딩 라이너 층은 제1 채널 홀의 상단으로부터 제1 채널 구조의 리세스에 놓인다. 랜딩 라이너 층의 제1 부분은 리세스의 바닥에 놓인다. 일 예에서, 리세스는 채널 플러그와 정렬된다. 다른 예에서, 리세스는 채널 플러그보다 넓다.
일부 실시예에서, 제1 채널 구조는 블로킹(blocking) 절연 층, 전하 저장 층, 및 제1 채널 구조의 채널 층과 메모리 스택의 상단 게이트 층 사이의 터널링(tunneling) 절연 층을 포함한다.
일부 다른 실시예에서, 제1 채널 구조는 제1 채널 구조의 채널 층과 메모리 스택의 상단 게이트 층 사이에 절연 층을 포함한다. 일부 예에서, 제1 채널 구조는 블로킹 절연 층, 전하 저장 층, 및 제1 채널 구조의 채널 층과 메모리 스택의 다른 게이트 층 사이의 터널링 절연 층을 포함한다.
일부 예에서, 격리 층과 랜딩 라이너 층의 에칭 선택도(etch selectivity)가 10 초과이다. 일 예에서, 격리 층은 실리콘 산화물로 형성되고, 랜딩 라이너 층은 실리콘 질화물 및/또는 질소 도핑 탄소(nitrogen-doped carbon)(NDC)로 형성된다.
일부 예에서, 랜딩 라이너 층의 제2 부분이 메모리 스택의 상단 게이트 층 위의 상단 절연 층 상에 놓인다. 반도체 디바이스는 랜딩 라이너 층의 제2 부분에 랜딩된 바닥을 갖고 격리 스택에 형성된 제2 컨택트 구조를 포함한다. 제2 컨택트 구조는 메모리 스택의 상단 절연 층에 의해 상단 게이트 층으로부터 격리된다.
본 개시 내용의 양태는 반도체 디바이스의 제조 방법을 제공한다. 방법은 게이트 층 및 절연 층의 메모리 스택을 형성하는 단계를 포함한다. 게이트 층 및 절연 층은 교대로 적층된다. 방법은 메모리 스택의 제1 채널 홀에 제1 채널 구조를 형성하는 단계를 추가로 포함한다. 제1 채널 구조는 제1 채널 구조의 채널 층과 연결되는 채널 플러그를 포함한다. 방법은 또한 랜딩 라이너 층 및 격리 층을 포함하는 격리 스택을 형성하는 단계를 포함한다. 랜딩 라이너 층의 제1 부분이 채널 플러그 상에 놓인다. 방법은 또한 격리 스택에 제1 컨택트 구조를 형성하는 단계를 포함한다. 제1 컨택트 구조는 랜딩 라이너 층의 제1 부분에서 개구를 통해 채널 플러그에 연결된다.
격리 스택을 형성하기 위해, 일부 실시예에서, 방법은 리세스를 형성하기 위해 제1 채널 홀의 상단으로부터 채널 플러그를 리세싱(recessing)하는 단계 및 리세스의 바닥에 랜딩 라이너 층의 제1 부분을 놓는 단계를 포함한다. 일 예에서, 방법은 리세스를 확대하기 위해 리세스의 측벽 부분을 제거하는 단계를 추가로 포함한다.
일 예에서, 채널 플러그를 리세싱하기 위해, 방법은 터널링 절연 층, 전하 저장 층 및 블로킹 절연 층으로 둘러싸인 채널 플러그를 리세싱하는 단계를 추가로 포함한다.
다른 예에서, 채널 플러그를 리세싱하기 위해, 방법은 메모리 스택의 상단 선택 게이트(TSG) 스택에 형성된 채널 플러그를 리세싱하는 단계를 추가로 포함한다.
일 실시예에서, 격리 스택을 형성하기 위해, 방법은 랜딩 라이너 층으로서 실리콘 질화물 층을 증착하는 단계를 포함한다. 다른 실시예에서, 방법은 랜딩 라이너 층으로서 질소 도핑 탄소(NDC) 층을 증착하는 단계를 포함한다.
일부 실시예에서, 제1 컨택트 구조를 형성하기 위해, 방법은 격리 층에 제1 컨택트 홀을 형성하는 단계를 포함한다. 제1 컨택트 홀은 랜딩 라이너 층의 제1 부분 상에 랜딩된다. 방법은 제1 컨택트 홀에 기초하여 랜딩 라이너 층의 제1 부분에 개구를 형성하는 단계를 추가로 포함한다. 개구는 채널 플러그를 노출시킨다. 방법은 채널 플러그에 대한 개구를 갖는 제1 컨택트 홀에 제1 컨택트 구조를 형성하는 단계를 추가로 포함한다.
제1 컨택트 홀을 형성하기 위해, 일부 예에서, 방법은 랜딩 라이너 층에 대한 격리 층의 에칭 선택도가 10 초과인 상태에서 격리 층을 에칭하는 단계를 포함한다.
본 개시 내용의 양태는 반도체 디바이스의 데이터 저장 동작을 제어하도록 구성되는 메모리 컨트롤러를 포함하는 메모리 시스템 디바이스를 제공한다.
본 개시 내용의 양태는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라 다양한 특징부가 축척에 맞게 그려지지 않는다는 점에 유의한다. 사실, 논의의 명료성을 위해 다양한 특징부의 치수가 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시 내용의 일부 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 2는 관련 예에서 연결 부분의 단면도를 도시한다.
도 3은 본 개시 내용의 일부 실시예에 따른 반도체 디바이스의 연결 부분의 단면도를 도시한다.
도 4는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스의 다른 연결 부분의 단면도를 도시한다.
도 5는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 6은 반도체 디바이스를 제조하기 위한 공정 예를 개략적으로 설명하는 흐름도를 도시한다.
도 7a 내지 도 7h는 본 개시 내용의 일부 실시예에 따른 제조의 다양한 중간 단계에서 반도체 디바이스의 단면도를 도시한다.
도 8a 내지 도 8f는 본 개시 내용의 일부 실시예에 따른 제조의 다양한 중간 단계에서 다른 반도체 디바이스의 단면도를 도시한다.
도 9는 본 개시 내용의 일부 예에 따른 메모리 시스템 디바이스의 블록도를 도시한다.
이하의 개시 내용은 제공된 주제의 상이한 특징을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 구성요소 및 배열의 구체적인 예가 본 개시 내용을 단순화하기 위해 아래에서 설명된다. 물론 이는 단지 예일 뿐이며 제한하려는 의도가 아니다. 예를 들어, 후속하는 설명에서 제2 특징부 위에 또는 그 상에 제1 특징부의 형성은 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않을 수 있도록 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 게다가, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것이며 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어가 도면에 예시된 것과 같은 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하기 위해 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 또는 동작 중인 디바이스의 다양한 배향을 포함하도록 의도된다. 디바이스는 달리 배향될 수 있고(90 도 회전 또는 다른 배향으로) 본 명세서에서 사용된 공간적으로 상대적인 서술어는 마찬가지로 그에 따라 해석될 수 있다.
3차원(3D) NAND 플래시 메모리의 수직 메모리 셀 스트링은 일반적으로 메모리 셀 트랜지스터, 하나 이상의 상단 선택 트랜지스터(top select transistors) 및 하나 이상의 하단 선택 트랜지스터(bottom select transistors)를 포함한다. 상단 선택 트랜지스터(들)는 상단 선택 트랜지스터(들)의 상단 선택 게이트(들)(TSG) 상에 인가된 제어 신호(들)에 기초하여 비트 라인(bit line)에 메모리 셀을 결합(couple) 또는 결합 해제(decouple)할 수 있다. 하단 선택 트랜지스터(들)는 하단 선택 트랜지스터(들)의 하단 선택 게이트(들)(BSG) 상에 인가된 제어 신호(들)에 기초하여 수직 메모리 셀 스트링의 어레이를 위한 어레이 공통 소스(array common source)(ACS) 단자에 메모리 셀을 결합 또는 결합 해제할 수 있다.
메모리 셀 트랜지스터, 상단 선택 트랜지스터, 및 하단 선택 트랜지스터 등과 같은 수직 메모리 셀 스트링의 트랜지스터는 직렬로 연결되며, 트랜지스터의 채널은 수직 메모리 셀 스트링에 대응하는 채널 구조 내에서 수직으로 연장되는 채널 층으로서 형성될 수 있다. 채널 층은 수직 메모리 셀 스트링의 소스 단자 및 수직 메모리 셀 스트링의 드레인 단자에 각각 대응하는 2개의 단부를 갖는다. 수직 메모리 셀 스트링의 소스 단자는 어레이 공통 소스에 연결될 수 있고 수직 메모리 셀 스트링의 드레인 단자는 비트 라인에 연결될 수 있다. 설명의 편의를 위해, 비트 라인과 연결된 채널 층의 단부는 채널 층의 드레인 단자로서 참조되고, 어레이 공통 소스와 연결된 채널 층의 단부는 채널 층의 소스 단자로서 참조된다.
일반적으로, 채널 층의 드레인 단자는 채널 컨택트 구조로서 참조될 수 있는 컨택트 구조에 의해 비트 라인에 연결된다. 드레인 단자는 일부 예에서 채널 플러그의 형태로 형성될 수 있다. 채널 컨택트 구조는 리소그래피 공정 동안 채널 컨택트 구조의 채널 플러그와 채널 컨택트 구조를 위한 패턴의 정렬에 기초하여 형성될 수 있다. 스트레스로 인해, 웨이퍼 표면이 불균일할 수 있다. 불균일성은 리소그래피 공정 중에 정렬 오프셋 또는 오정렬을 유발할 수 있다. 일부 예에서, 채널 플러그에 대한 채널 컨택트 구조의 패턴에 의한 정렬 오프셋 또는 오정렬은 채널 컨택트 구조의 적어도 일부가 예를 들어 상단 선택 게이트 층 상에 랜딩하는 것을 유발할 수 있고, 따라서 비트 라인과 상단 선택 게이트 층 사이에 전기적 단락(또한 단락으로 참조됨)을 유발할 수 있다. 일부 예에서, 상단 선택 게이트 층은 상단 선택 트랜지스터에 게이트 제어 신호를 제공하기 위해 어레이의 수직 메모리 셀 스트링에 의해 공유된다. 전기적 단락은 수직 메모리 셀 스트링(예컨대, 상단 선택 게이트 층을 공유하는 수직 메모리 셀 스트링)의 어레이의 불량을 유발하고, 생산 수율을 감소시킬 수 있다.
또한, 일부 예에서, 채널 구조는 하부 데크, 중간 데크 및 TSG 데크를 포함하는 3-데크 아키텍처(3-deck architecture)와 같은 다중 데크를 사용하여 형성된다. TSG 데크를 사용하는 예에서, TSG 데크의 채널 구조의 부분은 TSG 절단 구조(TSG cut structures)를 위한 공간을 만들기 위해 하부 데크 및 중간 데크의 채널 구조의 부분에 비해 감소된 중요한 치수(critical dimension)(CD)(예컨대, 직경)를 갖는다. 더 작은 CD는 채널 플러그에 대한 채널 컨택트 구조의 정렬에 추가적인 어려움을 유발할 수 있다.
본 개시 내용의 일부 양태는 3D NAND 플래시 메모리 기술에서 채널 컨택트 구조를 형성하기 위한 기술을 제공한다. 일부 예에서, 채널 컨택트 구조와 상단 선택 게이트 층 사이의 단락을 피하고, 따라서 수율 손실을 감소시키기 위한 기술이 사용될 수 있다. 일부 예에서, 채널 컨택트 구조를 대응하는 채널 구조(예컨대, 채널 구조의 채널 플러그)에 정렬하는 것을 돕기 위한 기술이 사용될 수 있다.
구체적으로, 일부 예에서, 랜딩 라이너 층(landing liner layer)이 채널 컨택트 구조를 위한 격리 스택(isolation stack)에 사용된다. 예를 들어, 격리 스택은 랜딩 라이너 층과 일반적인 컨택트 격리 층(또한 격리 층이라고 참조됨)을 포함한다. 랜딩 라이너 층은 일반적인 컨택트 격리 층에 대한 상당한 에칭 속도(etch rate) 차이를 갖는 재료로 형성된다. 예를 들어, 랜딩 라이너 층에 대한 일반적인 컨택트 격리 층의 에칭 선택도(etch selectivity)는, 예에서 20과 같은, 10 초과이다. 랜딩 라이너 층은 채널 컨택트 구조를 위한 컨택트 홀을 형성하기 위한 에칭 공정 동안 상단 선택 게이트 층 상의 절연 층이 에칭되는 것을 방지할 수 있다. 따라서, 상단 선택 게이트 층 상의 절연 층은 채널 컨택트 구조가 대응하는 채널 구조에 오프셋(offset)되어 상단 선택 게이트와 중첩되는 구역에 랜딩할 때 채널 컨택트 구조로부터 상단 선택 게이트 층을 격리시킬 수 있다.
또한, 일부 예에서, 랜딩 라이너 층은 채널 플러그의 리세스에 라이너(liner)를 형성할 수 있다. 리세스는 채널 플러그에 대한 자기 정렬(self-alignment)로 형성될 수 있다. 랜딩 라이너 층은 리세스의 측벽 및 바닥에 형성될 수 있다. 리세스의 바닥에서 랜딩 라이너 층은 채널 층의 드레인 단자(예컨대, 채널 플러그)를 덮을 수 있다. 심지어 정렬 오프셋을 갖더라도, 컨택트 홀의 일부가 리세스의 바닥에 랜딩되는 한, 컨택트 홀에 기초하여 리세스의 바닥의 랜딩 라이너 층에 개구가 형성될 수 있다. 그런 후, 컨택트 홀에 채널 컨택트 구조가 형성될 때, 채널 컨택트 구조는 리세스의 바닥에서 랜딩 라이너 층의 개구를 통해 드레인 단자(예컨대, 채널 플러그)에 연결될 수 있다. 리세스의 측벽 상의 부분과 같은 랜딩 라이너 층의 다른 부분이 3D NAND 플래시 메모리의 다른 구조로부터 채널 컨택트 구조를 절연할 수 있다. 따라서, 랜딩 라이너 층은 대응하는 채널 구조(예컨대, 채널 플러그)에 대한 채널 컨택트 구조의 자기 정렬을 도울 수 있다.
도 1은 본 개시 내용의 일부 실시예에 따른 반도체 디바이스(100)의 단면도를 도시한다. 반도체 디바이스(100)는 게이트 층 및 절연 층의 메모리 스택(120)에 형성된 수직 메모리 셀 스트링(181)(예컨대, 181A 및 181B로 도시됨)의 어레이를 포함하고, 격리 층의 격리 스택(195)에 형성된 채널 컨택트 구조(190)(예컨대, 190A 및 190B로 도시됨)를 포함한다. 채널 컨택트 구조(190)는 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 등과 같은 도전성 재료로 형성되고, 수직 메모리 셀 스트링(181)을 비트 라인에 연결하기 위해 사용된다. 격리 스택(195)은 채널 컨택트 구조(190)와 메모리 스택(120)의 상단 게이트 층(예컨대, 123T) 사이의 단락을 피하기 위해 랜딩 라이너 층(196)을 포함한다. 또한, 랜딩 라이너 층(196)은 본 개시 내용의 일부 실시예에 따른 채널 구조(예컨대, 채널 플러그)에 대한 채널 컨택트 구조(190)의 자기 정렬을 도울 수 있다.
반도체 디바이스(100)는 임의의 적합한 디바이스, 예를 들어 메모리 회로, 반도체 다이 상에 형성된 메모리 회로를 갖는 반도체 다이, 반도체 웨이퍼 상에 형성된 다수의 반도체 다이를 갖는 반도체 웨이퍼, 함께 접합된 반도체 다이의 스택을 갖는 반도체 칩, 패키지 기판 상에 조립된 하나 이상의 반도체 다이 또는 칩을 포함하는 반도체 패키지 등일 수 있다는 점에 유의한다.
또한, 수직 메모리 셀 스트링(181)의 어레이 외에, 반도체 디바이스(100)는, 수직 메모리 셀 스트링(181)의 어레이와 동일한 다이 또는 다른 다이 상에 형성된, 논리 회로, 전력 회로, 주변 회로(예컨대, 어드레스 디코딩 회로, 페이지 버퍼 회로, 데이터 I/O 회로, 전압 생성기, 컨트롤러 등) 등과 같은 다른 회로(도시되지 않음)를 포함할 수 있고, 다른 회로는 수직 메모리 셀 스트링(181)의 어레이와 적절하게 결합된다는 점에 유의한다.
일반적으로, 반도체 디바이스(100)는 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판 및/또는 실리콘-온-절연체(silicon-on-insulator)(SOI) 기판과 같은 기판에 기초하여 제조된다. 일부 예에서, 기판은 반도체 디바이스(100)의 최종 제품에 있을 수 있다. 일부 다른 예에서, 기판은 제조 공정 동안 제거될 수 있고 따라서 기판은 반도체 디바이스(100)의 최종 제품에 있지 않다. 간단함을 위해, 기판의 주요 표면은 X-Y 평면으로 참조되고, 주요 표면에 수직인 방향은 Z 방향으로 참조된다.
반도체 디바이스는 반도체 층(103)을 포함한다. 일 예에서, 반도체 층(103)은 실리콘 기판일 수 있다. 다른 예에서, 반도체 층(103)은 기판 상에 형성된 에피택셜 층일 수 있다. 다른 예에서, 반도체 층(103)은 원래의 기판이 제거된 후 반도체 디바이스(100)의 후방 측면으로부터 형성된 폴리실리콘 층이다.
도 1의 예에서, 수직 메모리 셀 스트링(181)은 3차원(3D) NAND 메모리 셀 스트링(181)이고, 반도체 층(103)은 수직 메모리 셀 스트링(181)의 어레이를 위한 소스 단자를 형성할 수 있다. 소스 단자는 어레이 공통 소스(ACS)로서 참조될 수 있다.
일부 예에서, 수직 메모리 셀 스트링(181)은 코어 영역에 형성된다. 코어 영역 외에, 반도체 디바이스(100)는 예를 들어 수직 메모리 셀 스트링 내의 메모리 셀의 게이트, 선택 트랜지스터의 게이트 등에 대한 연결을 용이하게 하기 위해 계단실(staircase) 영역(도시되지 않음)을 포함한다. 수직 메모리 셀 스트링(181) 내의 메모리 셀의 게이트는 NAND 메모리 아키텍처를 위한 워드 라인(word lines)에 대응할 수 있다.
도 1의 예에서, 2개의 수직 메모리 셀 스트링(181A 및 181B)은 코어 영역에 형성된 수직 메모리 셀 스트링의 어레이의 표현으로서 도시되어 있다. 도 1은 또한 수직 메모리 셀 스트링(181)에 대응하는 수직 메모리 셀 스트링(181')의 개략적인 심볼 버전을 도시한다. 수직 메모리 셀 스트링(181)은 층들의 메모리 스택(120)에 형성된다. 메모리 스택(120)은 교대로 적층된 게이트 층(123)과 절연 층(121)을 포함하고, 메모리 스택(120)의 채널 홀(131로 도시됨)에는 채널 구조(130)(130A 및 130B로 도시됨)가 형성되어 있다. 메모리 스택(120) 및 채널 구조(130)는 수직으로 적층된 트랜지스터를 형성하도록 구성된다. 일부 예에서, 트랜지스터의 스택은 메모리 셀 및 하나 이상의 하단 선택 트랜지스터, 하나 이상의 상단 선택 트랜지스터 등과 같은 선택 트랜지스터를 포함한다. 일부 예에서, 트랜지스터의 스택은 하나 이상의 더미(dummy) 선택 트랜지스터를 포함할 수 있다. 게이트 층(123)은 트랜지스터의 게이트에 해당한다. 게이트 층(123)은 고유전율(high-k) 게이트 절연체 층, 금속 게이트(MG) 전극 등과 같은 게이트 스택 재료로 이루어진다. 절연 층(121)은 실리콘 질화물, 실리콘 이산화물 등과 같은 절연 재료(들)로 만들어진다.
본 개시 내용의 일부 양태에 따르면, 수직 메모리 셀 스트링(181)의 채널 부분은 층의 메모리 스택(120) 내로 수직으로(Z 방향) 연장되는 채널 구조(130)로 형성된다. 채널 구조(130)는 X-Y 평면에서 서로로부터 분리되어 배치될 수 있다. 일부 실시예에서, 채널 구조(130)는 게이트 라인 절단 구조(gate line cut structures)(도시되지 않음) 사이에 어레이의 형태로 배치된다. 게이트 라인 절단 구조는 게이트-라스트 공정(gate-last process)에서 희생 층의 게이트 층(123)으로의 교체를 용이하게 하기 위해 사용될 수 있다. 채널 구조(130)의 어레이는 X 방향 및 Y 방향을 따른 매트릭스 어레이 형상, X 또는 Y 방향을 따른 지그재그 어레이 형상, 벌집(예컨대, 육각형) 어레이 형상 등과 같은 임의의 적합한 어레이 형상을 가질 수 있다. 일부 실시예에서, 각각의 채널 구조(130)는 X-Y 평면에서 원형 형상을, 그리고 X-Z 평면 및 Y-Z 평면에서 기둥 형상(pillar shape)을 갖는다. 일부 실시예에서, 게이트 라인 절단 구조 사이의 채널 구조의 수량 및 배열은 제한되지 않는다.
이하의 설명이 채널 구조(130A)를 예로 사용하지만, 채널 구조(130B)와 같은 다른 채널 구조는 채널 구조(130A)와 유사하게 구성될 수 있다.
채널 구조(130A)를 예로서 사용하면, 일부 실시예에서, 채널 구조(130A)는 주요 표면(X-Y 평면)의 방향에 수직인 Z 방향으로 연장되는 기둥 형상을 갖는다. 일 실시예에서, 채널 구조(130A)는 X-Y 평면에서 원형 형상(또는 타원형 형상 또는 다각형 형상)의 재료에 의해 형성되고, Z 방향으로 연장된다. 예를 들어, 채널 구조(130A)는, X-Y 평면에서 원형 형상(또는 타원형 형상 또는 다각형 형상)을 갖고 Z 방향으로 연장되는, 블로킹 절연 층(133)(예컨대, 실리콘 산화물), 전하 저장 층(134)(예컨대, 실리콘 질화물), 터널링 절연 층(135)(예컨대, 실리콘 산화물), 채널 층(136) 및 절연 층(137)과 같은 기능 층을 포함한다. 일 예에서, 채널 구조(130A)를 위한 채널 홀(131)의 측벽에 블로킹 절연 층(133)(예컨대, 실리콘 산화물)이 형성된 후, 전하 저장 층(134)(예컨대, 실리콘 질화물), 터널링 절연 층(135), 채널 층(136) 및 절연 층(137)이 측벽으로부터 순차적으로 적층된다. 채널 층(136)은 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적합한 반도체 재료일 수 있고, 반도체 재료는 도핑되지 않을 수 있거나 p형 또는 n형 도펀트를 포함할 수 있다. 채널 층(136)은 또한 일부 예에서 반도체 층으로 참조된다. 일부 예에서, 반도체 재료는 도핑되지 않은 진성 실리콘 재료이다. 그러나, 결함으로 인해, 진성 실리콘 재료는 일부 예에서 1010 cm-3 정도의 캐리어 밀도(carrier density)를 가질 수 있다. 절연 층(137)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 절연 재료로 형성되거나, 그리고/또는 에어 갭(air gap)으로서 형성될 수 있다.
본 개시 내용의 일부 양태에 따르면, 채널 구조(130) 및 층의 메모리 스택(120)은 함께 메모리 셀 스트링(181)을 형성한다.
예로서 채널 구조(130A)를 사용하면, 채널 층(136)은 수직 메모리 셀 스트링(181A)의 트랜지스터를 위한 채널 부분에 대응하고, 게이트 층(123)은 메모리 셀 스트링(181A)의 트랜지스터의 게이트에 대응한다. 일반적으로, 트랜지스터는 채널을 제어하는 게이트를 갖고, 채널의 각각의 측면에는 드레인과 소스를 갖는다. 단순화를 위해, 도 1의 예에서, 도 1의 트랜지스터를 위한 채널의 상부 측면은 드레인으로서 참조되고, 도 1의 트랜지스터를 위한 채널의 바닥 측면은 소스로서 참조된다. 드레인과 소스는 특정 구동 구성 하에서 전환될 수 있다는 점에 유의한다. 도 1의 예에서, 채널 층(136)은 트랜지스터의 연결된 채널에 해당한다. 특정 트랜지스터의 경우, 특정 트랜지스터의 드레인은 특정 트랜지스터 위의 상위 트랜지스터의 소스에 연결되고, 특정 트랜지스터의 소스는 특정 트랜지스터 아래의 하위 트랜지스터의 드레인에 연결된다. 따라서, 수직 메모리 셀 스트링(181A)의 트랜지스터는 직렬로 연결된다. 일 예에서, 수직 메모리 셀 스트링(181A)의 최상단 트랜지스터의 드레인은 수직 메모리 셀 스트링(181A)의 드레인 단자로서 참조되고, 수직 메모리 셀 스트링(181)의 최하단 트랜지스터의 소스는 수직 메모리 셀 스트링(181A)의 소스 단자로서 참조된다.
수직 메모리 셀 스트링(181A)은 메모리 셀 트랜지스터(또는 메모리 셀로서 참조됨)를 포함한다. 메모리 셀 트랜지스터는 메모리 셀 트랜지스터의 플로팅 게이트(floating gate)에 대응하는 전하 저장 층(134)의 일부에서 캐리어 트래핑(carrier trappings)에 기초하여 다양한 문턱 전압(threshold voltages)을 가질 수 있다. 예를 들어, 메모리 셀 트랜지스터의 플로팅 게이트에 상당한 양의 정공이 트랩(저장)되면, 메모리 셀 트랜지스터의 문턱 전압은 미리 정의된 값보다 낮아져서, 메모리 셀 트랜지스터는 논리 "1"에 해당하는 프로그래밍되지 않은(un-programed) 상태(또한 소거 상태로 참조됨)가 된다. 정공이 플로팅 게이트로부터 방출될 때, 메모리 셀 트랜지스터의 문턱 전압은 미리 정의된 값보다 높으므로, 일부 예에서 메모리 셀 트랜지스터는 논리 "0"에 대응하는 프로그래밍된 상태에 있다.
수직 메모리 셀 스트링(181A)은 수직 메모리 셀 스트링(181A)의 메모리 셀을 비트 라인에 결합/결합 해제하도록 구성된 하나 이상의 상단 선택 트랜지스터를 포함하고, 수직 메모리 셀 스트링(181A)의 메모리 셀을 일 예에서 반도체 층(103)과 같은 어레이 공통 소스(ACS)에 결합/결합 해제하도록 구성된 하나 이상의 하단 선택 트랜지스터를 포함한다.
상단 선택 트랜지스터는 상단 선택 게이트(TSG)에 의해 제어된다. 예를 들어, TSG 전압(TSG에 인가되는 전압)이 상단 선택 트랜지스터의 문턱 전압보다 클 때, 상단 선택 트랜지스터는 턴 온되고(turned on) 메모리 셀은 비트 라인에 결합되고; 그리고 TSG 전압(TSG에 인가되는 전압)이 상단 선택 트랜지스터의 문턱 전압보다 작을 때, 상단 선택 트랜지스터는 턴 오프되고(turned on) 메모리 셀은 비트 라인과 결합 해제된다.
마찬가지로, 하단 선택 트랜지스터는 하단 선택 게이트(BSG)에 의해 제어된다. 예를 들어, BSG 전압(BSG에 인가되는 전압)이 하단 선택 트랜지스터의 문턱 전압보다 클 때, 하단 선택 트랜지스터는 턴 온되고 메모리 셀은 ACS에 결합되고; BSG 전압(BSG에 인가되는 전압)이 하단 선택 트랜지스터의 문턱 전압보다 작을 때, 하단 선택 트랜지스터는 턴 오프되고 메모리 셀은 ACS에 결합 해제된다.
도 1의 예에서, 채널 구조(130A)에서, 채널 층(136)은 채널 구조(130)의 소스 측면으로부터 수직으로 연장되고, 채널 플러그(140A)와 도전적으로(conductively) 연결된다. 채널 플러그(140A)는 수직 메모리 셀 스트링(181A)의 드레인 단자로서 구성된다. 일부 예에서, 채널 플러그(140A)는 도핑된(p형 도핑 또는 n형 도핑) 폴리실리콘 등과 같은 반도체 재료로 형성된다. 예를 들어, 채널 플러그(140A)는 폴리실리콘 플러그로 형성되고 채널 층(136)과 도전성 연결 상태에 있다.
도 1의 예에서, 반도체 디바이스(100)는 수직 메모리 셀 스트링(181)의 드레인 단자를 비트 라인에 연결하기 위한 구성을 나타내는 연결 부분(101)(101A 및 101B로서 도시됨)을 포함한다. 각각의 연결 부분(101)은 채널 컨택트 구조(190)(190A 및 190B로 도시됨) 및 채널 구조에서 대응하는 채널 플러그(140A 및 140B로 도시됨)를 포함한다. 일부 채널 컨택트 구조는 연결 부분(101A)에 의해 도시된 바와 같이 대응하는 채널 플러그와 도전적으로 연결되고; 일부 채널 컨택트 구조는 연결 부분(101B)에 의해 도시된 바와 같이 대응하는 채널 플러그와 도전적으로 연결되지 못한다.
본 개시 내용의 일 양태에 따르면, 채널 컨택트 구조(190)는 메모리 스택(120) 위의 격리 스택(195)에 형성된다. 도 1의 예에서, 메모리 스택(120)의 최상단 게이트 층(123T로 도시됨)은 상단 게이트 층(123T)으로 참조된다. 메모리 스택(120)은 상단 게이트 층(123T) 상에 절연 층(125)(예컨대, 실리콘 이산화물)을 포함한다. 일부 예에서, 상단 게이트 층(123T)은 수직 메모리 셀 스트링(181)의 상단 선택 트랜지스터를 위한 게이트 제어 신호를 제공하도록 구성된다. 상단 게이트 층(123T)은 일부 예에서 어레이로 다수의 수직 메모리 셀 스트링에 의해 공유될 수 있다.
격리 스택(195)은 절연 층(125) 위에 형성될 수 있다. 격리 스택(195)은 채널 컨택트 구조들 사이에 절연을 제공하고 금속 와이어 라우팅[도시되지 않음, 예컨대, 격리 스택(195) 위]으로부터 채널 구조에 절연을 제공하기 위해 사용된다. 격리 스택(195)은 랜딩 라이너 층(196) 및 격리 층(197)을 포함한다. 격리 층(197)은 다양한 증착 공정에 의해 형성된 실리콘 이산화물과 같은 일반적인 절연 재료로 형성될 수 있다. 랜딩 라이너 층(196)은 격리 층(197)과 상당한 에칭 속도 차이의 절연 재료로 형성된다.
예를 들어, 컨택트 홀[예컨대, 채널 컨택트 구조(190)를 위한 컨택트 홀]을 형성하기 위한 에칭 공정은 컨택트 홀 에칭 공정으로서 참조된다. 일부 예에서, 컨택트 홀 에칭 공정은 반응성 이온 에칭(reactive ion etching)(RIE) 에칭 공정을 사용할 수 있다. RIE 에칭 공정의 파라미터는 랜딩 라이너 층(196)의 에칭 속도에 대한 격리 층(197)의 에칭 속도가, 예에서 약 20과 같이, 10 초과이도록 적절하게 조정될 수 있다. 절연 재료(197)의 두께와 랜딩 라이너 층(196)의 두께의 비율은, 랜딩 라이너 층(196) 상에서 컨택트 홀 에칭 공정이 정지될 수 있도록 적절히 결정될 수 있고, 랜딩 라이너 층(196)은 컨택트 홀 에칭 공정이 절연 층(125) 등과 같은 랜딩 라이너 층(196) 아래의 층을 에칭하는 것을 방지할 수 있다. 일 예에서, 랜딩 라이너 층(196)은 실리콘 질화물(SiN)로 형성된다. 다른 예에서, 랜딩 라이너 층(196)은 질소 도핑 탄소(NDC)로 형성된다.
도 1에서, 연결 부분(101A)은 채널 컨택트 구조(190A) 및 채널 플러그(140A)를 포함한다. 채널 컨택트 구조(190A)와 채널 플러그(140A)는 성공적으로 도전적으로 연결된다. 채널 컨택트 구조(190A)는 수직 메모리 셀 스트링(181A)의 드레인 단자를 비트 라인(BL)에 연결할 수 있다.
구체적으로, 일부 예에서, 채널 플러그(140A)는 랜딩 라이너 층(196)의 증착 전에 채널 홀(131)의 상단으로부터 리세싱된다. 예를 들어, 원래는, 채널 플러그(140)는 채널 홀(131)의 상단까지 연장되고, 그런 후 채널 홀(131)의 상단에서 채널 플러그(140A)의 일부가 제거되어 있다. 채널 홀(131)의 상단으로부터 채널 플러그(140A)의 리세싱된(recessed) 공간은 리세스(191A)로 참조된다.
랜딩 라이너 층(196)이 증착될 때, 랜딩 라이너 층(196)은 리세스(191A) 내에, 예를 들어 리세스(191A)의 측벽 상에 및 리세스(191A)의 바닥 상에 놓이게 된다. 리세스(191A)의 바닥에서의 랜딩 라이너 층(196)의 일부는 196B로 도시되어 있고, 절연 층(125) 상의 랜딩 라이너 층의 일부는 196T로 도시되어 있다. 채널 컨택트 구조(190A)는 격리 스택(195A)에 형성되고, 채널 컨택트 구조(190A)의 적어도 일부는 리세스(191A)에 랜딩되고 랜딩 라이너 층의 부분(196B)의 개구(198)를 통해 채널 플러그(140A)에 연결된다. 랜딩 라이너 층(196B)의 개구(198)는 물리적 아르곤 이온 충격(physical argon ion bombardment)에 기초한 에칭 공정을 사용하여 형성될 수 있고, 에칭 공정은 일부 예에서 펀치 공정(punch process)으로서 참조된다.
랜딩 라이너 층(196)은 리세스(191A)의 바닥에서 채널 플러그(140A)와 접촉해 있고, 리세스(191A)의 바닥에서 랜딩 라이너 층(196B)의 개구(198)는 채널 플러그(140A)를 노출시킬 수 있고, 따라서 채널 컨택트 구조(190A)가 형성된 때, 채널 컨택트 구조(190A)는 랜딩 라이너 층(196B)의 개구(198)를 통해 채널 플러그(140A)와 연결될 수 있다는 점에 유의한다.
본 개시 내용의 일 양태에 따르면, 리세스(191A)는 폴리실리콘 습식 에칭 공정과 같은 폴리실리콘 플러그 리세스 공정에 의해 형성되고, 리세스(191A)는 채널 플러그(140A)와 자기 정렬된다. 랜딩 라이너 층(196)이 증착될 때, 리세스(191A) 내의 랜딩 라이너 층(196)의 일부(196B)는 채널 플러그(140A)와 자기 정렬된다. 컨택트 홀 에칭 공정 동안, 예를 들어, 컨택트 홀의 일부가 리세스(191A) 내에서 랜딩 라이너 층(196)의 바닥 부분(196B)에 랜딩되는 한, 펀치 공정은 개구(198)를 형성하고 채널 플러그(140A)를 노출시킬 수 있다. 컨택트 홀에 채널 컨택트 구조(190A)가 형성된 때, 채널 컨택트 구조(190A)는 랜딩 라이너 층(196)의 개구(198)를 통해 채널 플러그(140A)와 도전적으로 연결될 수 있다. 리세스(191A) 및 랜딩 라이너 층(196)의 부분(196B)은 채널 플러그(140A)에 대한 채널 컨택트 구조(190A)의 자기 정렬을 도울 수 있다.
본 개시 내용의 일 양태에 따르면, 불균일한 표면(예컨대, 스트레스 관련)로 인해, 채널 컨택트 구조가 대응하는 채널 플러그와 정렬되지 못할 수 있고, 채널 컨택트 구조는 연결 부분(101B)으로 도시된 바와 같은 대응하는 채널 플러그와 도전적으로 연결되지 못할 수 있다.
구체적으로, 연결 부분(101B)은 채널 컨택트 구조(190B) 및 채널 구조(130B)의 채널 플러그(140B)를 포함한다. 채널 컨택트 구조(190B)와 채널 플러그(140B)는 도전적으로 연결되지 못한다. 채널 컨택트 구조(190B)는 예를 들어 스트레스 관련 불균일한 표면으로 인해, 대응하는 채널 구조(130B)에 대해 오프셋되고, 따라서 채널 컨택트 구조(190B)는 채널 구조(130B)의 채널 플러그(140B)와 연결되지 못한다.
채널 구조(130B)는 채널 구조(130A)와 유사하게 구성된다. 채널 플러그(140B)는 채널 플러그(140A)와 유사하게 구성된다. 채널 구조 및 채널 플러그의 설명은 위에서 제공되었으며 여기서는 명확성을 위해 생략될 것이다.
일부 예에서, 불균일한 표면으로 인해, 리소그래피 공정 동안 채널 컨택트 구조(190B)를 위한 컨택트 홀 패턴이 채널 구조(130B)와 오정렬된다. 그런 후, 컨택트 홀 패턴에 따라 컨택트 홀을 형성하기 위한 컨택트 홀 에칭 공정 동안, 랜딩 라이너 층(196)의 일부(196T)와 같은 랜딩 라이너 층(196)이 절연 층(125) 내로의 에칭을 방지할 수 있다. 컨택트 구조(190B)가 채널 구조(130B)와 오정렬된 컨택트 홀에 형성된 때, 절연 층(125)은 채널 컨택트 구조(190B)와 상단 게이트 층(123T)을 격리하여, 채널 컨택트 구조(190B)와 상단 게이트 층(123T) 사이의 단락을 회피할 수 있다.
채널 컨택트 구조(190B)는 채널 구조(130B)의 채널 플러그(140B)와 연결되지 못하고, 따라서 수직 메모리 셀 스트링(181B)의 메모리 셀은 데이터 저장 동작에 실패할 것이다.
본 개시 내용의 일 양태에 따르면, 채널 컨택트 구조(190B)와 채널 구조(130B)의 오정렬은 수직 메모리 셀 스트링(181B)의 불량을 유발할 수 있지만, 상단 게이트 층(123T)을 수직 메모리 셀 스트링(181B)과 공유하는, 수직 메모리 셀 스트링(181A)와 같은 다른 수직 메모리 셀 스트링의 동작에는 영향을 미치지 않는다(예컨대, 다른 수직 메모리 셀 스트링은 오정렬 문제를 갖지 않음).
일부 예에서, 3D NAND 플래시 메모리 다이와 같은 반도체 디바이스(100)는 대응하는 채널 구조(예컨대, 채널 플러그)에 대한 채널 컨택트 구조의 오정렬로 인해 불량일 수 있는, 0.1 ％ 미만과 같은 작은 수의 수직 메모리 셀 스트링을 가질 수 있다. 반도체 디바이스(100)는 0.1 ％ 미만의 불량 수직 메모리 셀 스트링을 대체할 수 있는 충분한 여분의(redundant) 수직 메모리 셀 스트링을 갖도록 설계될 수 있다. 따라서, 반도체 디바이스(100)는 양호한 다이로 간주될 수 있으며, 채널 컨택트 구조의 해당 채널 구조에 대한 오정렬은 생산 수율 손실을 유발하지 않는다.
관련 3D NAND 플래시 메모리 다이 예에서, 채널 구조에 대한 채널 컨택트 구조의 오정렬은 채널 구조에 해당하는 수직 메모리 셀 스트링의 불량을 유발할 뿐만 아니라, 채널 컨택트 구조와 상단 게이트 층 사이의 단락으로 인해 상단 게이트 층을 공유하는 다수의 수직 메모리 셀 스트링이 불량이 되도록 할 수 있다. 상단 게이트 층을 공유하는 수직 메모리 셀 스트링의 수는 1K 초과와 같이 클 수 있다. 관련 3D NAND 플래시 메모리 다이 상의 여분의 수직 메모리 셀 스트링이 많은 수의 불량 수직 메모리 셀 스트링을 교체할 정도로 충분하지 않은 때, 관련 3D NAND 플래시 메모리 다이는 불량 다이로 계산되며, 채널 구조에 대한 채널 컨택트 구조의 오정렬은 수율 손실을 유발한다.
도 2는 관련된 예에서 관련된 3D NAND 플래시 메모리 다이의 연결 부분(201)의 단면도를 도시한다. 연결 부분(201)은 채널 컨택트 구조(290)와 대응하는 채널 구조(230)의 채널 플러그(240)를 포함한다. 채널 컨택트 구조(290)와 채널 플러그(240)는 도전적으로 연결되지 않는다. 도 2의 예에서, 채널 컨택트 구조(290)는 채널 구조(230)와 오정렬된다. 채널 구조(230)는 층의 메모리 스택(220)에 형성된다. 메모리 스택(220)은 교대로 적층된 게이트 층(223)과 절연 층(221)을 포함하고, 상단 게이트 층(223)(223T로 도시됨)을 덮는 절연 층(225)을 포함한다. 채널 컨택트 구조(290)는 격리 스택(295)에 형성된다. 격리 스택(295)은 격리 층(297)을 포함하고, 랜딩 라이너 층(196)과 유사한 에칭 정지 층을 포함하지 않는다. 에칭 정지 층이 없으면, 채널 컨택트 구조(290)의 채널 구조(230)에 대한 오정렬은 상단 게이트 층(223T)을 공유하는 수직 메모리 셀 스트링이 불량이 되도록 할 수 있다.
예를 들어, 불균일한 표면으로 인해, 채널 컨택트 구조(290)를 위한 컨택트 홀 패턴은 채널 구조(230)와 오정렬된다. 컨택트 홀 패턴에 따라 컨택트 홀을 형성하기 위한 컨택트 홀 에칭 공정 동안, 에칭 정지 층 없이, 컨택트 홀은 격리 층(297)과 절연 층(225)을 통해 에칭될 수 있다. 일부 예에서, 동일한 재료가 격리 층(297) 및 절연 층(225)을 위해 사용된다. 컨택드 홀 에칭 공정은 일부 예에서 상단 게이트 층(223T)에서 정지될 수 있다. 컨택트 구조(290)가 채널 구조(230)와 오정렬된 컨택트 홀에 형성된 때, 컨택트 구조(290)는 상단 게이트 층(223T)과 단락된다. 상단 게이트 층(223T)은 어레이 내의 다수의 수직 메모리 셀 스트링에 의해 공유된다. 따라서, 채널 컨택트 구조(290)의 채널 구조(230)에 대한 오정렬은 어레이 내의 수직 메모리 셀 스트링의 불량을 유발할 수 있고, 수율 손실을 유발할 수 있다.
도 1에 도시된 연결 부분(101A)이 도 3 및 도 4에 도시된 바와 같이 적절히 변형될 수 있다는 점에 유의한다.
도 3은 본 개시 내용의 일부 실시예에 따른 연결 부분(301)의 단면도를 도시한다. 연결 부분(301)은 도 1의 리세스(191A)에 비해 더 넓은 리세스(391)를 갖는다. 일부 예에서, 반도체 디바이스(100)에서 연결 부분(101A)과 같은 연결 부분은 연결 부분(301)에 따라 구성될 수 있다.
일부 예에서, 채널 플러그(340)의 리세스 공정[예컨대, 채널 홀(331)의 상단으로부터 채널 플러그(340)의 에칭] 후에, 리세스(391)를 확대하기 위해 습식 에칭 공정이 사용되어 리세스의 측벽 상의 일부 절연 재료를 제거할 수 있다. 더 넓은 리세스(391)는 채널 플러그(340)에 대한 채널 컨택트 구조(390)의 랜딩을 용이하게 할 수 있다.
도 3의 예에서, 랜딩 라이너 층(196)은, 채널 홀 패턴이 채널 구조(330)에 오정렬된 때 채널 컨택트 구조(390)를 위한 컨택트 홀을 형성하기 위한 에칭 공정 동안 상단 게이트 층(123T) 상의 절연 층(125)이 에칭되는 것을 방지할 수 있다. 따라서, 절연 층(125)은 채널 컨택트 구조(390)가 대응하는 채널 구조(330)에 오정렬된 때 상단 게이트 층(123T)을 채널 컨택트 구조(390)로부터 격리시킬 수 있다.
도 4는 본 개시 내용의 일부 실시예에 따른 연결 부분(401)의 단면도를 도시한다. 연결 부분(401)은 채널 홀(431)의 상단으로부터 채널 플러그(440)를 리세싱하지 않는다. 일부 예에서, 반도체 디바이스(100)에서 연결 부분(101A)과 같은 연결 부분은 연결 부분(401)에 따라 구성될 수 있다.
도 4의 예에서, 랜딩 라이너 층(196)은 채널 홀 패턴이 채널 구조(430)에 오정렬된 때 채널 컨택트 구조(490)를 위한 컨택트 홀을 형성하기 위한 에칭 공정 동안 상단 게이트 층(123T) 상의 절연 층(125)이 에칭되는 것을 방지할 수 있다. 따라서, 절연 층(125)은 채널 컨택트 구조(490)가 대응하는 채널 구조(430)에 오정렬된 때 채널 컨택트 구조(490)로부터 상단 게이트 층(123T)을 격리시킬 수 있다.
본 개시 내용의 일부 양태에 따르면, 다중 데크 기술을 사용하여 채널 구조가 형성될 수 있다. 일부 예에서, 채널 구조는 하부 데크에 형성된 하부 부분, 중간 데크에 형성된 중간 부분 및 상부 데크에 형성된 상부 부분을 포함할 수 있다. 일 예에서, 채널 구조의 상부 부분은 상단 선택 트랜지스터(들)만을 포함하고, 상부 데크는 TSG 데크로서 참조된다. 채널 구조의 상부 부분은 하부 부분 및/또는 중간 부분과 다른 구조로 형성될 수 있다. 단락을 방지하기 위해 랜딩 라이너 층을 사용하는 것, 자기 정렬을 위해 채널 플러그 리세스를 사용하는 것 등과 같은 위에서 사용된 기술은 TSG 데크 및 채널 구조의 상부 부분에 유사하게 사용될 수 있다.
도 5는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스(500)의 단면도를 도시한다. 반도체 디바이스(500)는 게이트 층 및 절연 층의 메모리 스택(520)에 형성되는 수직 메모리 셀 스트링(581)(예컨대, 581A 및 581B로 도시됨)의 어레이를 포함하고, 격리 층의 격리 스택(595)에 형성된 채널 컨택트 구조(590)(예컨대, 590A 및 590B로 도시됨)를 포함한다. 채널 컨택트 구조(590)는 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 등과 같은 도전성 재료로 형성되며, 수직 메모리 셀 스트링(581)을 비트 라인에 연결하는데 사용된다. 격리 스택(595)은 채널 컨택트 구조(590)와 메모리 스택(520)의 상단 게이트 층 사이의 단락을 피하기 위해 랜딩 라이너 층(596)을 포함한다. 또한, 랜딩 라이너 층(596)은 본 개시 내용의 일부 실시예에 따라 채널 컨택트 구조(590)의 채널 구조에 대한 자기 정렬을 도울 수 있다.
반도체 디바이스(500)는 임의의 적합한 디바이스, 예를 들어 메모리 회로, 반도체 다이 상에 형성된 메모리 회로를 갖는 반도체 다이, 반도체 웨이퍼 상에 형성된 다수의 반도체 다이를 갖는 반도체 웨이퍼, 함께 접합된 반도체 다이의 스택을 갖는 반도체 칩, 패키지 기판 상에 조립된 하나 이상의 반도체 다이 또는 칩을 포함하는 반도체 패키지 등일 수 있다는 점에 유의한다.
또한, 수직 메모리 셀 스트링(581)의 어레이 외에, 반도체 디바이스(500)는 수직 메모리 셀 스트링(581)의 어레이와 동일한 다이, 또는 다른 다이 상에 형성되고 수직 메모리 셀 스트링(581)의 어레이와 적절하게 결합될 수 있는 논리 회로, 전력 회로, 주변 회로 등과 같은 다른 적절한 회로(도시되지 않음)를 포함할 수 있다는 점에 유의한다.
일반적으로, 반도체 디바이스(500)는 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(Si-Ge) 기판 및/또는 실리콘-온-절연체(SOI) 기판과 같은 기판에 기초하여 제조된다. 일부 예에서, 기판은 반도체 디바이스(500)의 최종 제품에 있을 수 있다. 일부 다른 예에서, 기판은 제조 처리 동안 제거될 수 있고 따라서 기판은 반도체 디바이스(500)의 최종 제품에 있지 않다. 간단함을 위해, 기판의 주요 표면은 X-Y 평면으로 참조되고, 주요 표면에 수직인 방향은 Z 방향으로 참조된다.
반도체 디바이스는 반도체 층(503)을 포함한다. 일 예에서, 반도체 층(503)은 실리콘 기판일 수 있다. 다른 예에서, 반도체 층(503)은 기판 상에 형성된 에피택셜 층일 수 있다. 다른 예에서, 반도체 층(503)은 원래의 기판이 제거된 후 반도체 디바이스(500)의 후방 측면으로부터 형성된 폴리실리콘 층이다.
도 5의 예에서, 수직 메모리 셀 스트링(581)은 3차원(3D) NAND 메모리 셀 스트링(581)이고, 반도체 층(503)은 3D NAND 메모리 셀 스트링을 위한 소스 단자를 형성할 수 있다. 소스 단자는 어레이 공통 소스(ACS)로 참조될 수 있다.
일부 예에서, 수직 어레이 셀 스트링(581)은 코어 영역에 형성된다. 코어 영역 외에, 반도체 디바이스(500)는 예를 들어 수직 메모리 셀 스트링 내의 메모리 셀의 게이트, 선택 트랜지스터의 게이트 등에 대한 연결을 용이하게 하기 위해 계단실 영역(도시되지 않음)을 포함한다. 수직 메모리 셀 스트링(581) 내의 메모리 셀의 게이트는 NAND 메모리 아키텍처를 위한 워드 라인에 대응할 수 있다.
도 5의 예에서, 2개의 수직 메모리 셀 스트링(581A 및 581B)은 코어 영역에 형성된 수직 메모리 셀 스트링(581)의 어레이의 표현으로서 도시되어 있다. 수직 메모리 셀 스트링(181')의 개략적 심볼 버전은 수직 메모리 셀 스트링(581)에 대응하는 데에도 사용될 수 있다는 점에 유의한다. 수직 메모리 셀 스트링(581)은 도 5의 3-데크와 같은 멀티-데크 아키텍처를 사용하여 형성된다.
수직 메모리 셀 스트링(581)은 메모리 스택(520)에서 채널 구조(530)(530A 및 530B로 도시됨)에 의해 형성된다. 메모리 스택(520)은 교대로 적층된 게이트 층과 절연 층을 포함한다. 메모리 스택(520)은 게이트 층 및 절연 층의 하부 스택(520L), 게이트 층 및 절연 층의 중간 스택(520M) 및 게이트 층 및 절연 층의 상부 스택(520U)을 포함한다. 채널 구조(530A)와 같은 채널 구조(530)는 게이트 층 및 절연 층의 하부 스택(520L)에 형성된 하부 부분(530L), 게이트 층 및 절연 층의 중간 스택(520M)에 형성된 중간 부분(530M), 및 게이트 층 및 절연 층의 상부 스택(520U)에 형성된 상부 부분(530U)을 포함한다.
이하의 설명은 채널 구조(530A)를 예로서 사용하지만, 채널 구조(530B)와 같은 다른 채널 구조는 채널 구조(530A)와 유사하게 구성될 수 있다.
일부 실시예에서, 게이트 층 및 절연 층의 하부 스택(520L)은 교대로 적층된 게이트 층(523L) 및 절연 층(521L)을 포함한다. 게이트 층(523L)과 절연 층(521L)은 수직으로 적층된 제1 트랜지스터를 형성하도록 구성된다. 일부 예에서, 하부 스택(520L)에 형성된 제1 트랜지스터는 메모리 셀 및 하나 이상의 하단 선택 트랜지스터를 포함한다. 일부 예에서, 제1 트랜지스터는 하나 이상의 더미(dummy) 선택 트랜지스터를 포함할 수 있다. 게이트 층(523L)은 제1 트랜지스터의 게이트에 해당한다. 게이트 층(523L)은 고유전율(high-k) 게이트 절연체 층, 금속 게이트(MG) 전극 등과 같은 게이트 스택 재료로 만들어진다. 절연 층(521L)은 실리콘 질화물, 실리콘 이산화물 등과 같은 절연 재료(들)로 만들어진다. 일부 예에서, 게이트 층(523L)은 약 300 Å과 같은 공정 변동 내에서 동일한 두께이고, 절연 층(521L)은 약 200 Å과 같은 공정 변동 내에서 동일한 두께이다.
또한, 채널 구조(330)의 하부 부분(530L)은 게이트 층 및 절연 층의 하부 스택(520L)에 형성되며 하부 스택(520L) 내로 수직(Z 방향)으로 연장된다. 일부 실시예에서, 하부 부분(530L)은 기판(도시되지 않음)의 주요 표면의 방향에 수직인 Z 방향으로 연장되는 기둥 형상을 갖는다. 일 실시예에서, 채널 구조(530A)의 하부 부분(530L)은 X-Y 평면에서 원형 형상으로 재료에 의해 형성되고, Z 방향으로 연장된다.
유사하게는, 일부 실시예에서, 게이트 층 및 절연 층의 중간 스택(520M)은 교대로 적층된 게이트 층(523M) 및 절연 층(521M)을 포함한다. 게이트 층(523M)과 절연 층(521M)은 수직으로 적층된 제2 트랜지스터를 형성하도록 구성된다. 일부 예에서, 중간 스택(520M)에 형성된 제2 트랜지스터는 메모리 셀을 포함한다. 일부 예에서, 제2 트랜지스터는 메모리 셀 및 하나 이상의 상단 선택 트랜지스터 또는 더미 선택 트랜지스터를 포함할 수 있다. 게이트 층(523M)은 제2 트랜지스터의 게이트에 해당한다. 게이트 층(523M)은 고유전율(high-k) 게이트 절연체 층, 금속 게이트(MG) 전극 등과 같은 게이트 스택 재료로 만들어진다. 절연 층(521M)은 실리콘 질화물, 실리콘 이산화물 등과 같은 절연 재료(들)로 만들어진다. 일부 예에서, 게이트 층(523M)은 약 300 Å 과 같은 공정 변동 내에서 동일한 두께이고, 절연 층(521M)은 약 200 Å과 같은 공정 변동 내에서 동일한 두께이다.
또한, 채널 구조(530)의 중간 부분(530M)은 게이트 층 및 절연 층의 중간 스택(520M)에 형성되며 중간 스택(520M)에서 수직(Z 방향)으로 연장된다. 일부 실시예에서, 중간 부분(530M)은 예를 들어 웨이퍼 기판의 주요 표면의 방향에 수직인 Z 방향으로 연장하는 기둥 형상을 갖는다. 일 실시예에서, 채널 구조(530A)의 중간 부분(530M)은 X-Y 평면에서 원형 형상으로 재료에 의해 형성되고, Z 방향으로 연장된다.
일부 예에 따르면, 채널 구조(530A)의 하부 부분(530L) 및 중간 부분(530M)은 X-Y 평면에서 원형 형상을 갖고 Z 방향으로 연장되는 블로킹 절연 층(533)(예컨대, 실리콘 이산화물), 전하 저장 층(예컨대, 실리콘 질화물)(534), 터널링 절연 층(535)(예컨대, 실리콘 이산화물), 채널 층(536) 및 절연 층(537)과 같은 기능 층을 포함한다.
일부 예에서, 채널 구조(530A)의 하부 부분(530L) 및 중간 부분(530M)을 형성하기 위해, 게이트 층 및 절연 층의 하부 스택(520L)에 대응하는 희생 층 및 절연 층의 초기 하부 스택이 형성된다(희생 층은 이후의 공정에서 게이트 층으로 대체될 것이다). 그런 후, 채널 구조(530A)의 하부 부분(530L)을 위한 개구가 초기 하부 스택 내에 형성될 수 있고, 개구는 하부 부분(530L)을 위한 하부 채널 홀로서 참조된다.
일부 예에서, 하부 부분(530L)을 위한 하부 채널 홀은 초기에 희생 폴리실리콘과 같은 희생 채널 구조로 채워진다. 그런 후, 게이트 층 및 절연 층의 중간 스택(520M)에 대응하는 희생 층 및 절연 층의 초기 중간 스택이 형성된다(희생 층은 이후 공정에서 게이트 층으로 대체될 것이다). 초기 중간 스택에 채널 구조(530A)의 중간 부분(530M)을 위한 개구(중간 채널 홀)가 형성된 후, 하부 채널 홀의 희생 채널 구조가 노출되어 하부 채널 홀에서 제거될 수 있고, 따라서 하부 채널 홀은 중간 채널 홀과 조합되어 조합된 채널 홀이 된다. 일 예에서, 블로킹 절연 층(533)(예컨대, 실리콘 이산화물)은 조합된 채널 홀의 측벽에 형성되고, 그런 후 전하 저장 층(예컨대, 실리콘 질화물)(534), 터널링 절연 층(535), 채널 층(536), 및 절연 층(537)은 조합된 채널 홀의 측벽으로부터 순차적으로 적층된다. 채널 층(536)은 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적합한 반도체 재료일 수 있고, 반도체 재료는 도핑되지 않을 수 있거나 p형 또는 n형 도펀트를 포함할 수 있다. 일부 예에서, 반도체 재료는 도핑되지 않은 진성 실리콘 재료이다. 그러나, 결함으로 인해, 진성 실리콘 재료는 일부 예에서 1010 cm-3 정도의 캐리어 밀도를 가질 수 있다. 절연 층(537)은 실리콘 이산화물 및/또는 실리콘 질화물과 같은 절연 재료로 형성되거나, 그리고/또는 에어 갭으로서 형성될 수 있다.
도 5의 예에서, 중간 채널 플러그(541)는 채널 구조(530A)의 중간 부분(530M)의 상단에 형성된다. 중간 채널 플러그(541)를 형성하기 위해, 일 예에서, 절연 층(537)의 상단 부분이 제거되어 리세스를 형성하고, 그런 후 리세스를 채우기 위해 중간 채널 플러그(541)를 위한 반도체 재료가 증착될 수 있고, 그런 후 과잉의(excess) 반도체 재료가 예를 들어 화학 기계적 연마 공정에 의해 제거될 수 있다.
일부 실시예에서, 게이트 층 및 절연 층의 상부 스택(520U)은 교대로 적층된 게이트 층(523U) 및 절연 층(521U)을 포함한다. 게이트 층(523U)과 절연 층(521U)은 수직으로 적층된 제3 트랜지스터를 형성하도록 구성된다. 일부 예에서, 상부 스택(520U)에 형성된 제3 트랜지스터는 하나 이상의 상단 선택 트랜지스터를 포함한다. 게이트 층(523U)은 제3 트랜지스터의 게이트에 해당한다. 일부 예에서, 게이트 층(523U)은 고유전율(high-k) 게이트 절연체 층, 금속 게이트(MG) 전극 등과 같은 게이트 스택 재료로 제조된다. 일부 예에서, 게이트 층(523U)은 폴리실리콘으로 제조된다. 절연 층(521U)은 실리콘 질화물, 실리콘 이산화물 등과 같은 절연 재료(들)로 제조된다. 상부 스택(520U)은 또한 TSG 스택(520U)으로 참조된다.
TSG 스택(520U)에서, 최상단 게이트 층(523)은 523T로 도시되고, TSG 스택(520U)은 게이트 층(523T) 상에 절연 층(525)을 포함한다.
일부 예에서, 채널 구조(530A)의 상부 부분(530U)은 채널 구조(530)의 중간 부분(530M) 및/또는 하부 부분(530L)과 상이한 구조를 갖는다. 일부 실시예에서, 채널 구조(530)의 상부 부분(530U)은 주요 표면 X-Y 평면의 방향에 수직인 Z 방향으로 연장되는 기둥 형상을 갖는다. 일 실시예에서, 상부 부분(530U)은 X-Y 평면에서 원형 형상(또는 타원형 형상 또는 다각형 형상)으로 재료로 형성되고, Z 방향으로 연장된다. 예를 들어, 채널 구조(530)의 상부 부분(530U)은 X-Y 평면에서 원형 형상(또는 타원형 형상 또는 다각형 형상)을 갖고 Z 방향으로 연장되는 절연 층(538)(예컨대, 실리콘 산화물) 및 채널 플러그(540A)와 같은 기능 층을 포함한다. 일 예에서, 절연 층(538)(예컨대, 실리콘 산화물)은 상부 부분(530U)을 위한 상부 채널 홀(531U)의 측벽에 형성되고, 그런 후 채널 플러그(540A)가 형성될 수 있다. 채널 플러그(540A)는 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적합한 반도체 재료로 형성될 수 있고, 반도체 재료는 도핑되지 않을 수 있거나 p형 또는 n형 도펀트를 포함할 수 있다.
일부 예에서, 채널 플러그(540A)는 도핑(p형 도핑 또는 n형 도핑)된 폴리실리콘 등과 같은 반도체 재료로 형성된다. 채널 플러그(540A)는 중간 채널 플러그(541) 상에 형성된다.
본 개시 내용의 일 양태에 따르면, 반도체 디바이스(500)는 게이트 층(523T)과 같은 상단 선택 게이트 층(들)을 별도의 부분으로 나누고, 따라서 수직 메모리 셀 스트링(581)의 어레이를 서브 어레이로 분할하는 데 사용되는 TSG 절단 구조(570)를 포함한다. 그런 후, 서브 어레이 기반 동작을 수행하기 위해 별도의 제어 신호가 게이트 층(523T)의 별도의 부분에 제공될 수 있다. TSG 절단 구조(570)를 위한 공간을 만들기 위해, 일부 예에서, 상부 부분(530U)의 중요한 치수 크기(예컨대, 직경)는 중간 부분(530M) 및 하부 부분(530L)에 비해 감소된다.
도 5의 예에서, 반도체 디바이스(500)는 수직 메모리 셀 스트링(581)의 드레인 단자를 비트 라인에 연결하기 위한 구성을 도시하는 연결 부분(501)(501A 및 501B로서 도시됨)을 포함한다. 각각의 연결 부분(501)은 채널 컨택트 구조(590)(590A 및 590B로 도시됨) 및 채널 구조에서 대응하는 채널 플러그(540A 및 540B로 도시됨)를 포함한다. 일부 채널 컨택트 구조는 연결 부분(501A)에 의해 도시된 바와 같이 대응하는 채널 플러그와 도전적으로 연결된다; 일부 채널 컨택트 구조는 연결 부분(501B)에 의해 도시된 바와 같이 대응하는 채널 플러그와 도전적으로 연결되지 못한다.
본 개시 내용의 일 양태에 따르면, 채널 컨택트 구조(590)는 메모리 스택(520) 위의 격리 스택(595)에 형성된다. 도 5의 예에서, 메모리 스택(520)은 상단 게이트 층(523T) 상에 절연 층(525)(예컨대, 실리콘 이산화물)을 포함한다. 일부 예에서, 상단 게이트 층(523T)은 수직 메모리 셀 스트링(581)의 상단 선택 트랜지스터를 위한 게이트 제어 신호를 제공하도록 구성된다. 상단 게이트 층(523T)은 일부 예에서 서브 어레이로 다수의 수직 메모리 셀 스트링에 의해 공유될 수 있다.
격리 스택(595)은 절연 층(525) 위에 형성될 수 있다. 격리 스택(595)은 채널 컨택트 구조들 사이에 절연을 제공하고 금속 와이어 라우팅[도시되지 않음, 예컨대, 격리 스택(595) 위]으로부터 채널 구조에 절연을 제공하는 데 사용된다. 격리 스택(595)은 랜딩 라이너 층(596) 및 격리 층(597)을 포함한다. 격리 층(597)은 다양한 증착 공정에 의해 형성되는, 실리콘 이산화물과 같은 일반적인 절연 재료로 형성될 수 있다. 랜딩 라이너 층(596)은 격리 층(597)에 대해 상당한 에칭 속도 차이를 갖는 절연 재료로 형성된다.
예를 들어, 컨택트 홀[예컨대, 채널 컨택트 구조(590)를 위한 컨택트 홀]을 형성하기 위한 에칭 공정은 컨택트 홀 에칭 공정으로 참조된다. 일부 예에서, 컨택트 홀 에칭 공정은 반응성 이온 에칭(RIE) 에칭 공정을 사용할 수 있다. RIE 에칭 공정의 파라미터는, 랜딩 라이너 층(596)의 에칭 속도에 대한 격리 층(597)의 에칭 속도가, 예에서 약 20과 같이, 10 초과이도록 적절하게 조정될 수 있다. 절연 재료(597)의 두께와 랜딩 라이너 층(596)의 두께의 비율은, 컨택트 홀 에칭 공정이 랜딩 라이너 층(596)에서 정지될 수 있고, 컨택트 홀 에칭 공정이 절연 층(525) 등과 같은 랜딩 라이너 층(596) 아래의 층을 에칭하는 것을 랜딩 라이너 층(596)이 방지할 수 있도록 적절하게 결정될 수 있다. 일 예에서, 랜딩 라이너 층(596)은 실리콘 질화물(SiN)로 형성된다. 다른 예에서, 랜딩 라이너 층(596)은 질소 도핑 탄소(NDC)로 형성된다.
도 5에서, 연결 부분(501A)은 채널 컨택트 구조(590A) 및 채널 플러그(540A)를 포함한다. 채널 컨택트 구조(590A)와 채널 플러그(540A)는 성공적으로 도전적으로 연결된다. 채널 컨택트 구조(590A)는 수직 메모리 셀 스트링(581A)의 드레인 단자를 비트 라인(BL)에 연결할 수 있다.
구체적으로, 일부 예에서, 채널 플러그(540A)는 랜딩 라이너 층(596)의 증착 전에 채널 홀(531U)의 상단으로부터 리세싱된다. 예를 들어, 원래, 채널 플러그(540A)는 채널 홀(531U)의 상단까지 연장된다. 그런 후, 채널 홀(531U)의 상단으로부터 채널 플러그(540A)의 일부가 제거되었다. 채널 홀(531U)의 상단으로부터 채널 플러그(540A)의 리세싱된 공간은 리세스(591A)로서 참조된다.
랜딩 라이너 층(596)이 증착될 때, 랜딩 라이너 층(596)은 리세스(591A) 내에, 예를 들어 리세스(591A)의 측벽 상에 그리고 리세스(591A)의 바닥 상에 놓이게 된다. 리세스(591A)의 바닥에서 랜딩 라이너 층(596)의 일부는 596B로 도시되어 있고, 절연 층(525) 상의 랜딩 라이너 층의 일부는 596T로 도시되어 있다. 채널 컨택트 구조(590A)는 격리 스택(595A)에 형성되고, 채널 컨택트 구조(590A)의 적어도 일부는 리세스(591A)에 랜딩되고 랜딩 라이너 층(596B)의 개구(598)를 통해 채널 플러그(540A)에 연결된다. 랜딩 라이너 층(596B)의 개구(598)는 일부 예에서 펀치 공정으로 참조되는 물리적 아르곤 이온 충격 기반 에칭 공정을 사용하여 형성될 수 있다.
랜딩 라이너 층(596)은 리세스(591A)의 바닥에서 채널 플러그(540A)와 접촉해 있고, 리세스(591A)의 바닥에서 랜딩 라이너 층(596B)의 개구(598)는 채널 플러그(540A)를 노출시킬 수 있고, 따라서 채널 컨택트 구조(590A)가 형성된 때, 채널 컨택트 구조(590A)는 랜딩 라이너 층(596B)의 개구(598)를 통해 채널 플러그(540A)와 연결될 수 있다는 점에 유의한다.
본 개시 내용의 일 양태에 따르면, 리세스(591A)는 폴리실리콘 습식 에칭 공정과 같은 폴리실리콘 플러그 리세스 공정에 의해 형성되고, 리세스(591A)는 채널 플러그(540A)와 자기 정렬된다. 랜딩 라이너 층(596)이 증착될 때, 리세스(591A) 내의 랜딩 라이너 층(596)의 일부(596B)는 채널 플러그(540A)와 자기 정렬된다. 컨택트 홀 에칭 공정 동안, 예를 들어, 컨택트 홀의 일부가 리세스(591A)에서 랜딩 라이너 층(596)의 바닥 부분(596B)에 랜딩되는 한, 펀치 공정은 개구(598)를 형성하고 채널 플러그(540A)를 노출시킬 수 있다. 채널 컨택트 구조(590A)가 컨택트 홀에 형성된 때, 채널 컨택트 구조(590A)는 랜딩 라이너 층(596B)의 개구(598)를 통해 채널 플러그(540A)와 도전적으로 연결될 수 있다. 리세스(591A) 및 랜딩 라이너 층(596)의 부분(596B)은 채널 플러그(540A)에 대한 채널 컨택트 구조(590A)의 자기 정렬을 도울 수 있다.
본 개시 내용의 일 양태에 따르면, 불균일한 표면(예컨대, 스트레스 관련)으로 인해, 채널 컨택트 구조가 해당 채널 플러그와 정렬되지 못할 수 있고, 채널 컨택트 구조가 연결 부분(501B)에 의해 도시된 바와 같은 대응하는 채널 플러그와 도전적으로 연결되지 못할 수 있다.
구체적으로, 연결 부분(501B)은 채널 컨택트 구조(590B) 및 채널 구조(530B)의 채널 플러그(540B)를 포함한다. 채널 컨택트 구조(590B)와 채널 플러그(540B)는 도전적으로 연결되지 못한다. 채널 컨택트 구조(590B)는 예를 들어 스트레스 관련 불균일한 표면으로 인해 대응하는 채널 구조(530B)에 대해 오프셋되고, 따라서 채널 컨택트 구조(590B)는 채널 구조(530B)의 채널 플러그(540B)와 연결되지 못한다.
채널 구조(530B)는 채널 구조(530A)와 유사하게 구성된다. 채널 플러그(540B)는 채널 플러그(540A)와 유사하게 구성된다. 채널 구조 및 채널 플러그에 대한 설명은 위에서 제공되었으며 여기서는 명확성을 위해 생략될 것이다.
일부 예에서, 불균일한 표면으로 인해, 리소그래피 공정 동안 채널 컨택트 구조(590B)를 위한 컨택트 홀 패턴이 채널 구조(530B)와 오정렬된다. 그런 후, 컨택트 홀 패턴에 따라 컨택트 홀을 형성하기 위한 컨택트 홀 에칭 공정 동안, 랜딩 라이너 층(596)의 일부(596T)와 같은 랜딩 라이너 층(596)은 절연 층(525) 내로 에칭되는 것을 방지할 수 있다. 채널 컨택트 구조(590B)가 채널 구조(530B)와 오정렬된 컨택트 홀에 형성된 때, 절연 층(525)은 채널 컨택트 구조(590B)와 상단 게이트 층(523T)을 격리하여, 채널 컨택트 구조(590B)와 상단 게이트 층(523T) 사이의 단락을 방지할 수 있다.
채널 컨택트 구조(590B)는 채널 구조(530B)의 채널 플러그(540B)와 연결되지 못하고, 따라서 수직 메모리 셀 스트링(581B)의 메모리 셀은 데이터 저장 동작에 실패할 것이다.
본 개시 내용의 일 양태에 따르면, 채널 컨택트 구조(590B)와 채널 구조(530B)의 오정렬은 수직 메모리 셀 스트링(581B)의 불량을 유발할 수 있지만, 상단 게이트 층(523T)의 일부를 수직 메모리 셀 스트링(581B)과 공유하는, 수직 메모리 셀 스트링(581B)과 같은 서브 어레이 내의 다른 수직 메모리 셀 스트링의 동작에는 영향을 미치지 않는다(예컨대, 다른 수직 메모리 셀 스트링은 오정렬 문제를 갖지 않음).
일부 예에서, 3D NAND 플래시 메모리 다이와 같은 반도체 디바이스(500)는 대응하는 채널 구조에 대한 채널 컨택트 구조의 오정렬로 인해 불량이 될 수 있는, 0.1 ％ 미만과 같은 적은 수의 수직 메모리 셀 스트링을 가질 수 있다. 반도체 디바이스(500)는 0.1 ％ 미만의 불량 수직 메모리 셀 스트링을 대체할 수 있는 충분한 여분의 수직 메모리 셀 스트링을 갖도록 설계될 수 있다. 따라서, 반도체 디바이스(500)는 양호한 다이로 간주될 수 있으며, 채널 컨택트 구조의 해당 채널 구조에 대한 오정렬은 생산 수율 손실을 유발하지 않는다.
예를 들어 채널 컨택트 구조(590A)를 위한 채널 홀 패턴의 채널 구조의 상부 부분(530U)에 대한 정렬을 더 쉽게 할 수 있도록, 일부 예에서, 리세스(591A)는 폴리실리콘 리세스 공정 후에 확대될 수 있다는 점에 유의한다. 예를 들어, 채널 플러그(540A)의 리세스 공정(예컨대, 채널 플러그의 일부의 폴리실리콘 에칭) 후에, 리세스(591A)를 넓히기 위해 습식 에칭 공정이 사용되어 리세스의 측벽 상의 일부 절연 재료를 제거할 수 있다. 더 넓은 리세스(591A)는 채널 컨택트 구조(590A)를 위한 컨택트 홀 패턴의 채널 구조의 상부 부분(530U)에 대한 정렬을 용이하게 할 수 있다.
도 6은 반도체 디바이스(100), 반도체 디바이스(500) 등과 같은 반도체 디바이스를 제조하기 위한 공정 예를 개략적으로 설명하는 흐름도를 도시한다.
S610에서, 게이트 층과 절연 층의 메모리 스택이 형성된다. 반도체 디바이스(100)의 예에서, 메모리 스택(120)이 형성된다. 일부 실시예에서, 희생 층 및 절연 층(121)을 포함하는 초기 메모리 스택이 형성될 수 있다. 그 다음, 메모리 스택(120)은 이후의 공정에서 희생 층을 게이트 층(123)으로 대체함으로써 형성될 수 있다.
반도체 디바이스(500)의 예에서, 메모리 스택(520)은 하부 스택(520L), 중간 스택(520M) 및 TSG 스택(520U)의 조합으로서 형성된다. 일 실시예에서, 희생 층 및 절연 층(521L)을 포함하는 초기 하부 스택이 형성될 수 있다; 희생 층 및 절연 층(521M)을 포함하는 초기 중간 스택이 형성될 수 있다; 희생 층 및 절연 층(521U 및 525)을 포함하는 초기 TSG 스택이 형성될 수 있다. 그 다음, 메모리 스택(520)은 이후의 공정에서 희생 층을 게이트 층(523L, 523M, 523U)으로 교체함으로써 형성될 수 있다. 다른 실시예에서, 희생 층 및 절연 층(521L)을 포함하는 초기 하부 스택이 형성될 수 있다; 희생 층 및 절연 층(521M)을 포함하는 초기 중간 스택이 형성될 수 있다; 게이트 층(523U) 및 절연 층(521U, 525)을 포함하는 TSG 스택(520U)이 형성될 수 있다. 그 다음, 메모리 스택(520)은 이후의 공정에서 초기 하부 스택 및 중간 스택의 희생 층을 게이트 층(523L, 523M)으로 교체함으로써 형성될 수 있다.
S620에서, 제1 채널 구조가 형성된다. 제1 채널 구조는 메모리 스택의 제1 채널 홀을 통해 연장된다. 제1 채널 구조는 제1 채널 구조의 채널 층과 연결된 채널 플러그를 포함한다. 반도체 디바이스(100)의 예에서, 채널 구조(130A)는 메모리 스택(120)에 형성된다. 채널 구조(130A)는 채널 구조(130A)의 채널 층과 연결되는 채널 플러그(140A)를 포함한다. 반도체 디바이스(500)의 예에서, 채널 구조(530A)는 메모리 스택(520)에 형성된다. 반도체 디바이스(500)는 채널 구조(530A)의 채널 층과 연결된 채널 플러그(540A)를 포함한다.
S630에서, 격리 스택이 형성된다. 격리 스택은 랜딩 라이너 층과 격리 층을 포함한다. 랜딩 라이너 층의 제1 부분이 채널 플러그 상에 놓인다. 일부 예에서, 격리 층은 실리콘 산화물로 형성되고, 랜딩 라이너 층은 실리콘 질화물 및/또는 질소 도핑 탄소(NDC)로 형성된다. 반도체 디바이스(100)의 예에서, 격리 스택(195)은 랜딩 라이너 층(196) 및 격리 층(197)을 포함한다. 랜딩 라이너 층(196)은 채널 플러그(140A) 상에 놓이는 부분(196B)을 포함한다. 반도체 디바이스(500)의 예에서, 격리 스택(595)은 랜딩 라이너 층(596) 및 격리 층(597)을 포함한다. 랜딩 라이너 층(596)은 채널 플러그(540A) 상에 놓이는 부분(596B)을 포함한다.
일부 예에서, 제1 채널 구조는 제1 채널 홀에서 리세싱되고, 랜딩 라이너 층은 제1 채널 구조에 의해 리세스의 측벽과 바닥을 덮고 랜딩 라이너 층의 제1 부분은 리세스의 바닥에서 채널 플러그 상에 놓인다. 반도체 디바이스(100)의 예에서, 리세스(191A)는 채널 플러그(140A)를 리세싱함으로써 형성된다. 랜딩 라이너 층(196)은 리세스(191A)의 측벽 및 바닥을 덮을 수 있다. 반도체 디바이스(500)의 예에서, 리세스(591A)는 채널 플러그(540A)를 리세싱함으로써 형성된다. 랜딩 라이너 층(596)은 리세스(591A)의 측벽 및 바닥을 덮을 수 있다.
일 예에서, 리세스는 도 1에 도시된 바와 같이 채널 플러그와 정렬된다. 다른 예에서, 리세스는 도 3 및 도 5에 도시된 바와 같이 채널 플러그보다 더 넓다.
일부 예에서, 제1 채널 구조는 도 1에 도시된 바와 같이 블로킹 절연 층, 전하 저장 층, 및 제1 채널 구조의 채널 층과 메모리 스택의 상단 게이트 층 사이의 터널링 절연 층을 포함한다. 일부 다른 예에서, 제1 채널 구조는 도 5에 도시된 바와 같이 제1 채널 구조의 채널 층과 메모리 스택의 상단 게이트 층 사이에 절연 층을 포함한다.
S640에서, 격리 스택에 제1 컨택트 구조가 형성된다. 제1 컨택트 구조는 채널 플러그 상의 랜딩 라이너 층의 제1 부분 내의 개구를 통해 채널 플러그에 연결된다. 반도체 디바이스(100)의 예에서, 채널 컨택트 구조(190A)는 격리 스택(195)에 형성된다. 채널 컨택트 구조(190A)는 랜딩 라이너 층(196)의 부분(196B) 내의 개구(198)를 통해 채널 플러그(140A)에 연결된다. 반도체 디바이스(500)의 예에서, 채널 컨택트 구조(590A)는 격리 스택(595)에 형성된다. 채널 컨택트 구조(590A)는 랜딩 라이너 층(596)의 부분(596B) 내의 개구(598)를 통해 채널 플러그(540A)에 연결된다.
일부 예에서, 랜딩 라이너 층은 메모리 스택의 상단 게이트 층 상의 상단 절연 층 상의 제2 부분을 포함한다. 오정렬로 인해, 바닥이 랜딩 라이너 층의 제2 부분에 랜딩된 격리 스택에 제2 컨택트 구조가 형성될 수 있다. 제2 컨택트 구조는 메모리 스택의 상단 절연 층에 의해 상단 게이트 층으로부터 격리된다. 반도체 디바이스(100)의 예에서, 채널 컨택트 구조(190B)는 채널 구조(130B)와 오정렬되어, 랜딩 라이너 층(196)의 부분(196T)에 랜딩될 수 있다. 반도체 디바이스(500)의 예에서, 채널 컨택트 구조(590B)는 채널 구조(530B)와 오정렬되어, 랜딩 라이너 층(596)의 부분(596T)에 랜딩될 수 있다.
S650에서, 반도체 디바이스에 추가적인 구조가 형성될 수 있다.
공정(600)은 적절하게 적응될 수 있다는 점에 유의한다. 공정(600)의 단계(들)는 수정 및/또는 생략될 수 있다. 추가적인 단계(들)가 추가될 수 있다. 임의의 적합한 구현 순서가 사용될 수 있다.
도 7a 내지 도 7h는 본 개시 내용의 일부 실시예에 따른 웨이퍼 레벨 제조의 다양한 중간 단계에서 반도체 디바이스(100)와 같은 반도체 디바이스의 단면도를 도시한다.
도 7a는 기판(103') 상에 층의 초기 메모리 스택(120')을 증착한 후의 반도체 디바이스(100)의 단면도를 도시한다. 도 7a의 예에서, 초기 메모리 스택(120')은 기판(103') 상에 교대로 적층된 희생 층(122) 및 절연 층(121)을 포함한다. 기판(103')은 실리콘(Si) 기판, 폴리실리콘, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, IV족 반도체, III-V족 화합물 반도체 등과 같은 임의의 적절한 기판일 수 있다. 기판(103')은 벌크 웨이퍼 또는 에피택셜 층일 수 있다. 일부 예에서, 기판(103')은 최종 반도체 디바이스(100)의 반도체 층(103)이다. 일부 예에서, 기판(103')은 제조 동안 제거되고, 반도체 층(103)은 최종 반도체 디바이스(100)에 형성된다.
일부 예에서, 희생 층(122)은 실리콘 질화물로 형성되고, 절연 층(121)은 실리콘 이산화물로 형성된다. 희생 층(122)은 이후의 공정에서 게이트 층(123)으로 대체될 수 있다.
도 7a의 예에서, 메모리 스택의 상단 희생 층은 상단 희생 층(122T)에 의해 도시되어 있고, 이후의 공정에서 상단 게이트 층(123T)에 의해 대체될 수 있다. 초기 메모리 스택(120')은 상단 희생 층(122T) 상에 절연 층(125)을 포함한다. 일부 예에서, 절연 층(125)은 개개의 절연 층(121)보다 두꺼운 두께를 갖는다.
도 7b는 초기 메모리 스택(120')에 채널 구조(130)가 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다.
일부 예에서, 채널 구조(130)를 위한 채널 홀(131)이 초기 메모리 스택(120')에 형성되고 채널 구조(130)는 채널 홀(131)에 형성된다. 일 예에서, 채널 구조(130)를 위한 패턴이 포토레지스트 또는 하드 마스크 층에 정의될 수 있고, 그 다음 패턴은 적절한 에칭 공정을 사용하여 채널 홀(131)로서 초기 메모리 스택(120') 내로 전사될 수 있다.
또한, 일부 예에서, 블로킹 절연 층(133)(예컨대, 실리콘 산화물)은 채널 홀(131)의 측벽에 형성되고, 그런 후 전하 저장 층(134)(예컨대, 실리콘 질화물), 터널링 절연 층(135), 채널 층(136), 및 절연 층(137)은 측벽으로부터 순차적으로 적층된다. 채널 층(136)은 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적합한 반도체 재료일 수 있고, 반도체 재료는 도핑되지 않을 수 있거나 p형 또는 n형 도펀트를 포함할 수 있다. 채널 층(136)은 또한 일부 예에서 반도체 층으로서 참조된다. 일부 예에서, 반도체 재료는 도핑되지 않은 진성 실리콘 재료이다. 그러나, 결함으로 인해, 진성 실리콘 재료는 일부 예에서 1010 cm-3 정도의 캐리어 밀도를 가질 수 있다. 절연 층(137)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 절연 재료로 형성되거나, 그리고/또는 에어 갭으로서 형성될 수 있다.
또한, 일부 실시예에서, 채널 플러그(140)는 채널 홀(131)의 상단 부분에 형성된다. 채널 플러그(140)는 도핑(p형 도핑 또는 n형 도핑)된 폴리실리콘 등과 같은 반도체 재료로 형성된다. 일 예에서, 절연 층(137)의 상단 부분이 채널 플러그(140)를 위한 리세스를 형성하기 위해 제거되고, 그런 후 채널 플러그(140)를 위한 반도체 재료가 리세스를 채우기 위해 증착될 수 있고, 그런 후 과잉의 반도체 재료가 예를 들어 화학 기계적 연마 공정에 의해 제거될 수 있다.
도 7c는 채널 플러그(140)에 리세스(191)가 각각 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예에서, 실리콘 이산화물에 대한 폴리실리콘의 상대적으로 큰 선택도를 갖는 에칭 공정(예컨대, 폴리실리콘의 에칭 속도는 실리콘 이산화물의 에칭 속도보다 10배 이상 더 큼)과 같은 적절한 에칭 공정이 리세스(191)를 형성하기 위해 사용될 수 있다. 일 예에서, 습식 에칭이 사용될 수 있다. 리세스(191)는 대응하는 채널 플러그(140)에 자기 정렬된다.
도 7d는 랜딩 라이너 층(196)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일 예에서, 랜딩 라이너 층(196)은 실리콘 질화물로 형성된다. 다른 예에서, 랜딩 라이너 층(196)은 질소 도핑 탄소(NDC)로 형성된다. 랜딩 라이너 층(196)은 원자 층 증착(ALD) 공정 등과 같은 임의의 적합한 증착 공정에 의해 형성될 수 있다. 랜딩 라이너 층(196)은 리세스(191)의 바닥에서 채널 플러그(140) 상에 놓인다. 랜딩 라이너 층(196)은 또한 리세스(191)의 측벽 상에 그리고 절연 층(125) 상에 형성된다. 랜딩 라이너 층(196)은 리세스(191)의 바닥에서 채널 플러그(140) 상에 놓이는 부분(196B)을 포함하고, 절연 층(125) 상에 놓이는 부분(196T)을 포함한다.
도 7e는 (컨택트) 격리 층(197)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일 예에서, 격리 층(197)은 실리콘 이산화물로 형성되며, 임의의 적절한 증착 공정을 사용하여 형성될 수 있다. 리세스(191)는 격리 층(197)에 의해 채워질 수 있다는 점에 유의한다. 또한, 표면을 평탄화하기 위해 CMP 공정과 같은 추가적인 공정이 수행될 수 있다는 점에 유의한다.
도 7f는 격리 층(197)에 컨택트 홀(192)(192A 및 192B로 도시됨)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일 예에서, 컨택트 홀(192)의 패턴이 포토레지스트 또는 하드 마스크 층에 정의될 수 있고, 패턴은 에칭 공정을 사용하여 격리 층(197) 내로 전사될 수 있다. 일부 예에서, 랜딩 라이너 층(196)에 대한 격리 층(197)의 상대적으로 큰 선택도를 갖는 에칭 공정[예컨대, 격리 층(197)의 에칭 속도는 랜딩 라이너 층(196)의 에칭 속도의 약 15 배, 20 배 또는 30 배와 같은 랜딩 라이너 층(196)의 에칭 속도보다 10 배 초과임]과 같은 적절한 에칭 공정이 격리 층(197)에 컨택트 홀(192)을 형성하는 데 사용될 수 있다. 에칭은 랜딩 라이너 층(196)에서 정지될 수 있다.
본 개시 내용의 일 양태에 따르면, 컨택트 홀(192)의 패턴이 채널 구조(130)와 잘 정렬될 때, 192A로 도시된 바와 같은 컨택트 홀(192)은 랜딩 라이너 층(196)의 부분(196B) 상에 랜딩될 수 있다. 일부 예에서, 컨택트 홀의 패턴이 대응하는 채널 구조(130)와 오정렬될 때, 192B로 도시된 바와 같은 컨택트 홀(192)은 랜딩 라이너 층(196)의 일부(196T) 상에 랜딩될 수 있다.
도 7g는 컨택트 홀(192)에 기초하여 랜딩 라이너 층(196)에 개구(198)가 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예에서, 개구(198)는 펀치 공정으로서 참조되는 물리적 아르곤 이온 충격 기반 에칭 공정에 의해 형성된다. 펀치 공정은 컨택트 홀(192)에 의해 노출된 랜딩 라이너 층(196)의 일부를 제거할 수 있다. 펀치 공정 동안, 격리 층(197)은 마스크 층으로 사용되어 채널 플러그(140)에 대한 자기 정렬을 달성하기 위해 컨택트 홀(192)에 의해 노출된 랜딩 라이너 층(196)의 일부를 에칭한다. 개구(198)는 컨택트 홀(192)이 채널 구조(130)와 정렬될 때 채널 플러그(140)를 노출시킬 수 있다.
도 7h는 채널 컨택트 구조(190)(190A 및 190B로 도시됨)가 컨택트 홀에 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예에서, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 등과 같은 적절한 도전성 재료가 컨택트 홀에 증착되고, 그런 후 과잉의 도전성 재료가 예를 들어 CMP 공정에 의해 제거되어 채널 컨택트 구조(190)를 형성할 수 있다. 채널 컨택트 구조(190A)에 의해 도시된 바와 같은 채널 컨택트 구조(190)는 개구(198)에 기초하여 채널 플러그(140)에 연결될 수 있다.
채널 홀(192)이 채널 구조(130)와 오정렬된 때, 절연 층(125)은 채널 컨택트 구조(190B)와 같은 채널 컨택트 구조(190)를 이후의 공정에서 상단 게이트 층(123T)으로 대체될 상단 희생 층(122T)으로부터 격리시킬 수 있다는 점에 유의한다.
희생 층(122)의 게이트 층(123)으로의 대체, ACS를 형성하는 것 등의 추가적인 처리가 도 1에 도시된 최종 반도체 디바이스(100)를 생성하기 위해 수행될 수 있다는 점에 유의한다.
도 8a 내지 도 8f는 본 개시 내용의 일부 실시예에 따른 웨이퍼 레벨 제조의 다양한 중간 단계에서 반도체 디바이스(500)와 같은 반도체 디바이스의 단면도를 도시한다.
도 8a는 리세스(591)가 대응하는 채널 플러그(540)에 형성된 후의 반도체 디바이스(500)의 단면도를 도시한다.
일부 예에서, 초기 메모리 스택(520')이 형성되고 채널 구조(530)가 초기 메모리 스택(520')에 형성된다. 일 실시예에서, 희생 층(522L) 및 절연 층(521L)을 포함하는 초기 하부 스택(520L')이 형성될 수 있고, 초기 하부 스택(520L')에 하부 채널 홀이 형성될 수 있다. 하부 채널 홀은 예에서 희생 재료로 채워진다. 그런 후, 희생 층(522M) 및 절연 층(521M)을 포함하는 초기 중간 스택(520M')이 형성될 수 있다. 중간 채널 홀이 초기 중간 스택(520M')에 형성될 수 있다. 중간 채널 홀은 하부 채널 홀의 희생 재료를 노출시킬 수 있다. 희생 재료는 제거될 수 있고, 중간 채널 홀과 하부 채널 홀은 조합된 채널 홀으로 조합될 수 있다. 그런 후, 중간 부분(530M)과 하부 부분(530L)이 조합된 채널 홀에 형성될 수 있다. 일 예에서, 블로킹 절연 층(533)(예컨대, 실리콘 이산화물)이 조합된 채널 홀의 측벽 상에 형성되고, 그런 후 전하 저장 층(예컨대, 실리콘 질화물)(534), 터널링 절연 층(535), 채널 층(536) 및 절연 층(537)은 조합된 채널 홀의 측벽으로부터 순차적으로 적층된다.
또한, 일부 예에서, 중간 채널 플러그(541)는 채널 구조(530)의 중간 부분(530M)의 상단에 형성될 수 있다. 중간 채널 플러그(541)를 형성하기 위해, 일 예에서, 절연 층(537)의 상부 부분이 제거되어 리세스를 형성하고, 그런 후 리세스를 채우기 위해 중간 채널 플러그(541)를 위한 반도체 재료가 증착될 수 있고, 그런 후 과잉의 반도체 재료가 예를 들어 화학 기계적 연마 공정에 의해 제거될 수 있다.
일 실시예에서, 희생 층(522) 및 절연 층(521U, 525)을 포함하는 초기 TSG 스택(520U')이 형성될 수 있다. 희생 층(522)은 이후의 공정에서 게이트 층(523)으로 교체될 수 있다. 다른 실시예에서, 게이트 층(523U) 및 절연 층(521U, 525)을 포함하는 TSG 스택(520U)이 형성될 수 있다. 그런 후, 상부 부분(530U)은 초기 TSG 스택(520U') 또는 TSG 스택(520)에 형성될 수 있다. 일 예에서, 상부 채널 홀은 초기 TSG 스택(520U') 또는 TSG 스택(520U) 내로 에칭될 수 있다. 상부 채널 홀은 중간 채널 플러그(542)를 노출시킬 수 있다. 일 예에서, 절연 층(538)(예컨대, 실리콘 산화물)은 상부 부분(530U)을 위한 상부 채널 홀(531U)의 측벽에 형성되고, 그런 후 채널 플러그(540)가 형성될 수 있다. 일 예에서, 채널 플러그(540)를 형성하기 위해, 폴리실리콘이 증착하고, 과잉의 폴리실리콘이 CMP 공정에 의해 제거될 수 있다. 채널 플러그(540)는 중간 채널 플러그(541)와 연결된다.
일부 예에서, 실리콘 이산화물에 대한 실리콘의 상대적으로 큰 선택도를 갖는 에칭 공정(예컨대, 실리콘의 에칭 속도는 실리콘 이산화물의 에칭 속도보다 10 배 초과 더 큼)과 같은 적절한 에칭 공정이 사용되어 리세스(591)를 형성할 수 있다. 일 예에서, 습식 에칭이 사용될 수 있다. 리세스(591)는 대응하는 채널 플러그(540)에 자기 정렬된다.
일부 예에서, 채널 플러그(540)의 리세스 공정 후에, 리세스(591)를 확대하기 위해 리세스(591)의 측벽 상의 일부 절연 재료를 제거하기 위해 습식 에칭 공정이 사용될 수 있다.
일부 예에서, TSG 절단 구조(570)는 리세스(591)의 형성 전에 형성될 수 있다는 점에 유의한다. 일부 다른 예에서, TSG 절단 구조(570)는 이후의 단계에서 형성될 수 있다.
도 8b는 랜딩 라이너 층(596)이 형성된 후의 반도체 디바이스(500)의 단면도를 도시한다. 일 예에서, 랜딩 라이너 층(596)은 실리콘 질화물로 형성된다. 다른 예에서, 랜딩 라이너 층(596)은 질소 도핑 탄소(NDC)로 형성된다. 랜딩 라이너 층(596)은 원자 층 증착(ALD) 공정 등과 같은 임의의 적합한 증착 공정에 의해 형성될 수 있다. 랜딩 라이너 층(596)은 리세스(591)의 바닥에서 채널 플러그(540) 상에 놓인다. 랜딩 라이너 층(596)은 또한 리세스(591)의 측벽 상에 그리고 절연 층(525) 상에 형성된다. 랜딩 라이너 층(596)은 리세스(591)의 바닥에서 채널 플러그(540) 상에 놓이는 부분(596B)을 포함하고, 절연 층(525) 상에 놓이는 부분(596T)을 포함한다.
도 8c는 (컨택트) 격리 층(597)이 형성된 후의 반도체 디바이스(500)의 단면도를 도시한다. 일 예에서, 격리 층(597)은 실리콘 이산화물로 형성되며, 임의의 적합한 증착 공정을 사용하여 형성될 수 있다. 리세스(591)는 격리 층(597)에 의해 채워질 수 있다는 점에 유의한다. 또한, 표면을 평탄화하기 위해 CMP 공정과 같은 추가적인 공정이 수행될 수 있다는 점에 유의한다.
도 8d는 컨택트 홀(592)(592A 및 592B로 도시됨)이 격리 층(597)에 형성된 후의 반도체 디바이스(500)의 단면도를 도시한다. 일 예에서, 컨택트 홀(592)의 패턴이 포토레지스트 또는 하드 마스크 층에 정의될 수 있고, 그런 후 패턴은 에칭 공정을 사용하여 격리 층(597) 내로 전사될 수 있다. 일부 예에서, 랜딩 라이너 층(596)에 대한 격리 층(597)의 상대적으로 큰 선택도를 갖는 에칭 공정[예컨대, 격리 층(597)의 에칭 속도는 랜딩 라이너 층(596)의 에칭 속도보다 10 배 초과 더 큼]과 같은 적절한 에칭 공정이 격리 층(597)에 컨택트 홀(592)을 형성하기 위해 사용될 수 있다. 에칭은 랜딩 라이너 층(596)에서 정지될 수 있다.
본 개시 내용의 일 양태에 따르면, 컨택트 홀(592)의 패턴이 채널 구조(530)와 잘 정렬된 때, 592A로 도시된 바와 같은 컨택트 홀(592)은 랜딩 라이너 층(596)의 부분(596B) 상에 랜딩될 수 있다. 일부 예에서, 컨택트 홀의 패턴이 대응하는 채널 구조(530)와 오정렬된 때, 592B로 도시된 바와 같은 컨택트 홀(592)은 랜딩 라이너 층(596)의 부분(596T) 상에 랜딩될 수 있다.
도 8e는 컨택트 홀(592)에 기초하여 랜딩 라이너 층(596)에 개구(598)가 형성된 후의 반도체 디바이스(500)의 단면도를 도시한다. 일부 예에서, 개구(598)는 펀치 공정으로 참조되는 물리적 아르곤 이온 충격 기반 에칭 공정에 의해 형성된다. 펀치 공정은 컨택트 홀(592)에 의해 노출된 랜딩 라이너 층(596)의 일부를 제거할 수 있다. 펀치 공정 동안, 격리 층(597)은 채널 플러그(540)에 대한 자기 정렬을 달성하기 위해 컨택트 홀(592)에 의해 노출되는 랜딩 라이너 층(596)의 일부를 에칭하기 위한 마스크 층으로서 사용된다. 개구(598)는 컨택트 홀(592)이 채널 구조(530)와 정렬된 때 채널 플러그(540)를 노출시킬 수 있다.
도 8f는 채널 컨택트 구조(590)(590A 및 590B로 도시됨)가 컨택트 홀에 형성된 후의 반도체 디바이스(500)의 단면도를 도시한다. 일부 예에서, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 등과 같은 적절한 도전성 재료가 컨택트 홀에 증착되고, 그런 후 과잉의 도전성 재료가 예를 들어 CMP 공정에 의해 제거되어 채널 컨택트 구조(590)를 형성할 수 있다. 채널 컨택트 구조(590A)에 의해 도시된 바와 같은 채널 컨택트 구조(590)는 개구(598)에 기초하여 채널 플러그(540)에 연결될 수 있다.
채널 홀(592)이 채널 구조(530)와 오정렬된 때, 절연 층(525)은 채널 컨택트 구조(590B)와 같은 채널 컨택트 구조(590)를 이후의 공정에서 상단 게이트 층(523T)으로 대체될 상단 희생 층(522T)으로부터 격리시킬 수 있다는 점에 유의한다.
희생 층(522L, 522M, 522U)을 게이트 층(523L, 523M, 523U)으로 대체하는 것과 같은 추가적인 처리, ACS를 형성하는 것 등이 수행되어 도 5에 도시된 최종 반도체 디바이스(500)를 생성할 수 있다는 점에 유의한다.
도 9는 본 개시 내용의 일부 예에 따른 메모리 시스템 디바이스(900)의 블록도를 도시한다. 메모리 시스템 디바이스(900)는 반도체 디바이스(100), 반도체 디바이스(500)와 각각 유사하게 구성된 반도체 메모리 디바이스(911 내지 914)로 도시된 것과 같은 하나 이상의 반도체 메모리 디바이스를 포함한다. 일부 예에서, 메모리 시스템 디바이스(900)는 솔리드 스테이트 드라이브(SSD)이다.
메모리 시스템 디바이스(900)는 다른 적절한 구성요소를 포함한다. 예를 들어, 메모리 시스템 디바이스(900)는 도 9에 도시된 바와 같이 함께 결합된 인터페이스(901) 및 마스터 메모리 컨트롤러(902)를 포함한다. 메모리 시스템 디바이스(900)는 마스터 메모리 컨트롤러(902)를 반도체 메모리 디바이스(911 내지 914)와 결합시키는 버스(920)를 포함할 수 있다. 또한, 마스터 메모리 컨트롤러(902)는 개개의 제어 라인(921 내지 924)에 의해 도시된 바와 같이 반도체 메모리 디바이스(911 내지 914)와 각각 연결된다.
인터페이스(901)는 메모리 시스템 디바이스(900)와 호스트 디바이스 사이를 연결하기 위해 기계적으로 그리고 전기적으로 적절하게 구성되며, 메모리 시스템 디바이스(900)와 호스트 디바이스 사이에서 데이터를 전송하기 위해 사용될 수 있다.
마스터 메모리 컨트롤러(902)는 개개의 반도체 메모리 디바이스(911 내지 914)를 데이터 전송을 위한 인터페이스(901)에 연결하도록 구성된다. 예를 들어, 마스터 메모리 컨트롤러(902)는 데이터 전송을 위해 하나 이상의 반도체 메모리 디바이스(911 내지 914)를 활성화하기 위해 반도체 메모리 디바이스(911 내지 914)에 각각 인에이블/디스에이블(enable/disable) 신호를 제공하도록 구성된다.
마스터 메모리 컨트롤러(902)는 메모리 시스템 디바이스(900) 내부의 다양한 명령의 완료를 담당한다. 예를 들어, 마스터 메모리 컨트롤러(902)는 배드 블록 관리(bad block management), 오류 검사 및 정정, 불요 정보 정리(garbage collection) 등을 수행할 수 있다.
전술한 내용은 해당 기술 분야의 숙련자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 예의 특징을 개략적으로 설명한다. 해당 기술 분야의 숙련자는 동일한 목적을 수행하고 및/또는 본 명세서에 소개된 예의 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시 내용을 쉽게 사용할 수 있음을 인식해야 한다. 또한, 해당 기술 분야의 숙련자는 그러한 등가 구성이 본 개시 내용의 기술 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 기술 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 치환 및 변경을 이룰 수 있다는 것을 자각해야 한다.
전술한 내용은 해당 기술 분야의 숙련자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 해당 기술 분야의 숙련자는 동일한 목적을 수행하고 그리고/또는 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시 내용을 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 해당 기술 분야의 숙련자는 그러한 등가 구성이 본 개시 내용의 기술 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 기술 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 치환 및 변경을 이룰 수 있다는 것을 자각해야 한다.

Claims (20)

  1. 반도체 디바이스로서,
    교대로 적층된 게이트 층 및 절연 층을 포함하는 메모리 스택(memory stack);
    상기 메모리 스택의 제1 채널 홀에 형성되는 제1 채널 구조;
    랜딩 라이너 층(landing liner layer) 및 격리 층(isolation layer)을 포함하는 격리 스택;
    상기 격리 스택에 형성된 제1 컨택트 구조;
    를 포함하고,
    상기 제1 채널 구조는 상기 제1 채널 구조의 채널 층과 연결되는 채널 플러그를 포함하고,
    상기 랜딩 라이너 층의 제1 부분이 상기 채널 플러그 상에 놓이고,
    상기 제1 컨택트 구조는 상기 랜딩 라이너 층의 제1 부분에서 개구를 통해 상기 채널 플러그에 연결되는,
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 랜딩 라이너 층은 상기 제1 채널 홀의 상단으로부터 상기 제1 채널 구조의 리세스에 놓이고, 상기 랜딩 라이너 층의 제1 부분은 상기 리세스의 바닥에 놓이는, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 리세스는 상기 채널 플러그와 정렬되는, 반도체 디바이스.
  4. 제2항에 있어서,
    상기 리세스는 상기 채널 플러그보다 넓은, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 채널 구조는:
    블로킹(blocking) 절연 층, 전하 저장 층, 및 상기 제1 채널 구조의 채널 층과 상기 메모리 스택의 상단 게이트 층 사이의 터널링(tunneling) 절연 층을 포함하는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 채널 구조는:
    상기 제1 채널 구조의 채널 층과 상기 메모리 스택의 상단 게이트 층 사이에 절연 층을 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 채널 구조는:
    블로킹 절연 층, 전하 저장 층, 및 상기 제1 채널 구조의 채널 층과 상기 메모리 스택의 다른 게이트 층 사이의 터널링 절연 층을 포함하는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 격리 층과 상기 랜딩 라이너 층의 에칭 선택도(etch selectivity)가 10 초과인, 반도체 디바이스.
  9. 제1항에 있어서,
    상기 격리 층은 실리콘 산화물로 형성되고, 상기 랜딩 라이너 층은 실리콘 질화물 및/또는 질소 도핑 탄소(nitrogen-doped carbon)(NDC)로 형성되는, 반도체 디바이스.
  10. 제1항에 있어서,
    상기 메모리 스택의 상단 게이트 층 위의 상단 절연 층 상에 놓이는 상기 랜딩 라이너 층의 제2 부분; 및
    상기 랜딩 라이너 층의 제2 부분에 랜딩된 바닥을 갖고 격리 스택에 형성된 제2 컨택트 구조를 추가로 포함하고,
    상기 제2 컨택트 구조는 상기 메모리 스택의 상단 절연 층에 의해 상단 게이트 층으로부터 격리되는, 반도체 디바이스.
  11. 반도체 디바이스의 제조 방법이며,
    교대로 적층된 게이트 층 및 절연 층의 메모리 스택을 형성하는 단계;
    상기 메모리 스택의 제1 채널 홀에 제1 채널 구조를 형성하는 단계;
    랜딩 라이너 층 및 격리 층을 포함하는 격리 스택을 형성하는 단계; 및
    상기 격리 스택에 제1 컨택트 구조를 형성하는 단계를 추가로 포함하고,
    상기 제1 채널 구조는 상기 제1 채널 구조의 채널 층과 연결되는 채널 플러그를 포함하고,
    상기 랜딩 라이너 층의 제1 부분이 상기 채널 플러그 상에 놓이고,
    상기 제1 컨택트 구조는 상기 랜딩 라이너 층의 제1 부분에서 개구를 통해 상기 채널 플러그에 연결되는,
    반도체 디바이스의 제조 방법.
  12. 제11항에 있어서,
    상기 격리 스택을 형성하는 단계는:
    리세스를 형성하기 위해 상기 제1 채널 홀의 상단으로부터 채널 플러그를 리세싱(recessing)하는 단계; 및
    상기 리세스의 바닥에 랜딩 라이너 층의 제1 부분을 놓는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  13. 제12항에 있어서,
    상기 리세스를 확대하기 위해 상기 리세스의 측벽 부분을 제거하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  14. 제12항에 있어서,
    상기 채널 플러그를 리세싱하는 단계는:
    터널링 절연 층, 전하 저장 층 및 블로킹 절연 층으로 둘러싸인 채널 플러그를 리세싱하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  15. 제12항에 있어서,
    상기 채널 플러그를 리세싱하는 단계는:
    상기 메모리 스택의 상단 선택 게이트(TSG) 스택에 형성된 채널 플러그를 리세싱하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  16. 제11항에 있어서,
    상기 격리 스택을 형성하는 단계는:
    상기 랜딩 라이너 층으로서 실리콘 질화물 층을 증착하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  17. 제11항에 있어서,
    상기 격리 스택을 형성하는 단계는:
    상기 랜딩 라이너 층으로서 질소 도핑 탄소(NDC) 층을 증착하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  18. 제11항에 있어서,
    상기 제1 컨택트 구조를 형성하는 단계는:
    상기 격리 층에, 상기 랜딩 라이너 층의 제1 부분 상에 랜딩되는 제1 컨택트 홀을 형성하는 단계;
    상기 채널 플러그에 대한 개구의 자기 정렬(self-alignment)을 달성하기 위해 제1 컨택트 홀을 갖는 격리 층을 마스크 층으로서 사용하여 상기 랜딩 라이너 층의 상기 제1 부분에 개구를 형성하는 단계; 및
    상기 채널 플러그에 대한 개구를 갖는 상기 제1 컨택트 홀에 상기 제1 컨택트 구조를 형성하는 단계를 추가로 포함하고,
    상기 개구는 상기 채널 플러그를 노출시키는, 반도체 디바이스의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 컨택트 홀을 형성하는 단계는:
    상기 랜딩 라이너 층에 대한 격리 층의 에칭 선택도가 10 초과인 상태로 격리 층을 에칭하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  20. 메모리 시스템 디바이스로서,
    반도체 메모리 디바이스의 데이터 저장 동작을 제어하도록 구성되는 메모리 컨트롤러; 및
    상기 반도체 메모리 디바이스를 포함하고,
    상기 반도체 메모리 디바이스는:
    교대로 적층된 게이트 층 및 절연 층을 포함하는 메모리 스택;
    상기 메모리 스택의 제1 채널 홀에 형성되는 제1 채널 구조;
    랜딩 라이너 층 및 격리 층을 포함하는 격리 스택;
    상기 격리 스택에 형성된 제1 컨택트 구조;을 포함하고,
    상기 제1 채널 구조는 상기 제1 채널 구조의 채널 층과 연결되는 채널 플러그를 포함하고,
    상기 랜딩 라이너 층의 제1 부분이 상기 채널 플러그 상에 놓이고,
    상기 제1 컨택트 구조는 상기 랜딩 라이너 층의 제1 부분에서 개구를 통해 상기 채널 플러그에 연결되는,
    메모리 시스템 디바이스.
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